アクティブマトリクス基板およびその製造方法
【課題】従来よりも高い効率で製造することが可能な、コンタクトホールの段差部における画素電極の断線を防止したアクティブマトリクス基板およびその製造方法を提供する。
【解決手段】ゲート電極１０と、ゲート電極を覆うように形成されたゲート絶縁層５０と、ゲート絶縁層の上に形成された半導体層４０と、半導体層と接触するように形成されたソース電極１１およびドレイン電極１２と、ソース電極およびドレイン電極の上に形成された第１層間絶縁層５４と、第１層間絶縁層の上に形成された画素電極２０と、第１層間絶縁層に形成された第１コンタクトホール５１と、第１コンタクトホール内に形成された第１金属層５５であって、厚さが第１コンタクトホールの深さより小さく、且つ、第１コンタクトホール内においてドレイン電極と電気的に接続された第１金属層５５とを備え、画素電極は第１コンタクトホール５１内で第１金属層に接触している。
【解決手段】ゲート電極１０と、ゲート電極を覆うように形成されたゲート絶縁層５０と、ゲート絶縁層の上に形成された半導体層４０と、半導体層と接触するように形成されたソース電極１１およびドレイン電極１２と、ソース電極およびドレイン電極の上に形成された第１層間絶縁層５４と、第１層間絶縁層の上に形成された画素電極２０と、第１層間絶縁層に形成された第１コンタクトホール５１と、第１コンタクトホール内に形成された第１金属層５５であって、厚さが第１コンタクトホールの深さより小さく、且つ、第１コンタクトホール内においてドレイン電極と電気的に接続された第１金属層５５とを備え、画素電極は第１コンタクトホール５１内で第１金属層に接触している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置のアクティブマトリクス基板およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置に用いられるアクティブマトリクス基板は、画素毎にスイッチング素子を有している。スイッチング素子としては、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）が広く用いられている。ＴＦＴには、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」という。）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」という。）が用いられている。
【０００３】
多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜におけるよりも高く、多結晶シリコンＴＦＴのオン電流は、アモルファスシリコンＴＦＴよりも高い。しかしながら、多結晶シリコンＴＦＴを作製するためには、アモルファスシリコン膜を結晶化させ多結晶シリコン膜を得るためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、製造コストが高いという問題がある。一方、アモルファスシリコンＴＦＴは、製造コストは低いものの、移動度が低いので、高性能化には限界がある。
【０００４】
そこで、製造コストを抑えつつ、より高性能なＴＦＴを実現するために、近年、微結晶シリコン（μｃ−Ｓｉ）膜を用いたＴＦＴ（以下、「微結晶シリコンＴＦＴ」という。）が注目されている（例えば、特許文献１、２）。なお、微結晶シリコンは、マイクロクリスタルシリコン、あるいは、セミアモルファスシリコンと呼ばれることもある。微結晶シリコン膜は、微細な結晶粒（結晶相）とアモルファス相とを有している。各結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。
【０００５】
微結晶シリコン膜は、原料ガスとして水素ガス（Ｈ2ガス）で希釈したシランガス（ＳｉＨ4ガス）を用いて、プラズマＣＶＤ法などの薄膜堆積法によって形成され得る。多結晶シリコン膜を形成する場合のように、薄膜堆積法によって形成されたアモルファスシリコン膜を結晶化する必要がない。したがって、微結晶シリコンＴＦＴは、従来のアモルファスシリコンＴＦＴを製造するための設備を用いて製造することができるという利点を有している。
【０００６】
微結晶シリコン膜は、アモルファスシリコン膜よりも移動度は高いので、微結晶シリコンＴＦＴはアモルファスシリコンＴＦＴよりもオン電流が大きいという特長を有している。例えば、特許文献１には、微結晶シリコンＴＦＴがアモルファスシリコンＴＦＴの１．５倍のオン電流を有すると記載されている。しかしながら、微結晶シリコンＴＦＴはオフ電流（リーク電流）が大きく、実用化の障害となっている。
【０００７】
そこで、特許文献２および３には、微結晶シリコン膜とアモルファスシリコン膜との積層構造を用いることによってオフ電流を低減させたＴＦＴが記載されている。なお、特許文献２および３のいずれに記載のＴＦＴにおいても、ゲート電極側に微結晶シリコン膜が設けられている。
【０００８】
さらに、画素の開口率を高めるために層間絶縁層を介して画素電極の端部をソースバスラインと重ねた構造が知られている。このような構造において、ソースバスラインと画素電極との間の寄生容量が大きいと、クロストークという表示不良が発生することがあるの
で、十分に厚い層間絶縁層を形成することが好ましい。
【０００９】
しかしながら、厚い層間絶縁層を形成すると、画素電極とＴＦＴのドレイン電極とを接続するために層間絶縁層に形成されるコンタクトホールが深くなるので、コンタクトホールの段差部で画素電極が分断されるという問題が発生する。
【００１０】
そこで特許文献４には、層間絶縁層に形成されたコンタクトホールを金属層で埋めることによって、層間絶縁層の上面を平坦にし、画素電極の分断を防止する技術が開示されている。金属層はスパッタリング法を用いて形成される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−１９６７０１号公報
【特許文献２】特開２００８−１４０９８４号公報
【特許文献３】特開２００５−３２２８４５号公報
【特許文献４】特開平４−２６４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献４に記載の技術によると、比較的厚い層間絶縁層に形成されたコンタクトホールと同程度の膜厚を有する金属層をスパッタリング法で形成するので、生産効率が悪いという問題がある。
【００１３】
本発明は上記課題を解決するためになされたものであり、その目的は、従来よりも高い効率で製造することが可能な、コンタクトホールの段差部における画素電極の断線を防止したアクティブマトリクス基板およびその製造方法を提供することにある。本発明の他の目的は、ＴＦＴの活性層として微結晶シリコン膜を用いた場合にも、オフ電流を低減できる、アクティブマトリクス基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明のアクティブマトリクス基板は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記半導体層と接触するように形成されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、前記第１層間絶縁層の上に形成された画素電極と、前記第１層間絶縁層に形成された第１コンタクトホールと、前記第１コンタクトホール内に形成された第１金属層であって、前記第１金属層の厚さは、前記第１コンタクトホールの深さより小さく、且つ、前記第１コンタクトホール内において、前記ドレイン電極と電気的に接続された第１金属層とを備え、前記画素電極は、前記第１コンタクトホール内で、前記第１金属層に接触している、アクティブマトリクス基板。
【００１５】
ある好ましい実施形態において、前記基板上に形成された第１導電層と、前記第１導電層を覆うように形成された絶縁層と、前記絶縁層の上に形成された第２導電層と、前記第２導電層の上に形成された第２層間絶縁層と、前記第２層間絶縁層の上に形成された透明導電層と、前記第２層間絶縁層に形成された第２コンタクトホールと、前記第２コンタクトホール内に形成された第２金属層であって、前記第２金属層の厚さは、前記第２コンタクトホールの深さより小さく、且つ、前記第２コンタクトホール内において、前記第２導電層と電気的に接続された第２金属層とを備え、前記透明導電層は、前記第２コンタクトホール内で、前記第２金属層に接触している。
【００１６】
ある好ましい実施形態において、前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、前記透明導電層は、前記画素電極と同じ導電膜から形成されている。
【００１７】
ある好ましい実施形態において、前記半導体層は、微結晶シリコン膜で形成されている。
【００１８】
本発明によるアクティブマトリクス基板の製造方法は、上記のいずれかに記載のアクティブマトリクス基板の製造方法であって、前記第１および第２金属層をインクジェット法で形成する工程を包含する。
【００１９】
本発明による他のアクティブマトリクス基板は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記半導体層と接触するように形成されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、前記第１層間絶縁層の上に形成された画素電極と、前記第１層間絶縁層に形成された第１コンタクトホールと、を備え、前記ゲート絶縁層は、前記第１コンタクトホール内にあな（貫通孔または窪み）を有し、前記あなには絶縁材料が充填されている。
【００２０】
ある好ましい実施形態において、前記基板上に形成された第１導電層と、前記第１導電層を覆うように形成された絶縁層と、前記絶縁層の上に形成された第２導電層と、前記第２導電層の上に形成された第２層間絶縁層と、前記第２層間絶縁層の上に形成された透明導電層と、前記第２層間絶縁層に形成された第２コンタクトホールと、を備え前記第１導電層は、前記第２コンタクトホール内にあなを有し、前記あなには絶縁材料が充填されている。
【００２１】
ある好ましい実施形態において、前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、前記透明導電層は、前記画素電極と同じ導電膜から形成されている。
【００２２】
ある好ましい実施形態において、前記半導体層は、微結晶シリコン膜で形成されている。
【００２３】
本発明による他のアクティブマトリクス基板の製造方法は、上記のいずれかに記載のアクティブマトリクス基板の製造方法であって、前記絶縁材料をインクジェット法で形成する工程を包含する。
【発明の効果】
【００２４】
本発明によると、従来よりも高い効率で製造することが可能な、コンタクトホールの段差部における画素電極の断線を防止したアクティブマトリクス基板およびその製造方法が提供される。また、本発明によると、ＴＦＴの活性層として微結晶シリコン膜を用いた場合にも、オフ電流を低減できる、アクティブマトリクス基板およびその製造方法が提供される。
【図面の簡単な説明】
【００２５】
【図１】（ａ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部のゲート電極を形成した後の断面図である。（ｂ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部のゲート絶縁層、微結晶シリコン膜、ｎ+ａ−Ｓｉ層を形成した後の断面図である。
【図２】（ａ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部のソース電極、ドレイン電極、チャネル部を形成した後の断面図である。（ｂ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部の保護層及び層間絶縁層を形成した後の断面図である。
【図３】本発明による実施形態のアクティブマトリクス基板のＴＦＴ、補助容量電極および端子部のコンタクトホールを形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図４】本発明による実施形態のアクティブマトリクス基板のＴＦＴ、補助容量電極、端子部の金属層および画素電極を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図５】本発明による実施形態の他のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極および端子部の第１導電層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の絶縁層、微結晶シリコン膜、およびｎ+ａ−Ｓｉ層を形成した後の断面図である。
【図６】本発明による実施形態の他のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極、端子部の第２導電層、および半導体層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の保護層および層間絶縁層を形成した後の断面図である。
【図７】本発明による実施形態の他のアクティブマトリクス基板のＴＦＴ、補助容量電極、端子部のコンタクトホールおよび絶縁層を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図８】本発明による実施形態の他のアクティブマトリクス基板のＴＦＴと補助容量電極および端子部の透明導電層を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図９】比較例のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極および端子部の第１導電層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の絶縁層、微結晶シリコン膜、ｎ+ａ−Ｓｉ層を形成した後の断面図である。
【図１０】比較例のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極、端子部の第２導電層および半導体層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の保護層および層間絶縁層を形成した後の断面図である。
【図１１】比較例のアクティブマトリクス基板のＴＦＴ、補助容量電極および端子部のコンタクトホールを形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図１２】比較例のアクティブマトリクス基板のＴＦＴと補助容量電極、端子部の透明導電層を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図１３】公知のアクティブマトリクス基板の模式的な平面図である。
【図１４】インクジェット法に用いる装置を模式的に示す斜視図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して、本発明による実施形態のアクティブマトリクス基板およびその製造方法を説明する。
【００２７】
その前に、図９〜図１３を参照して、微結晶シリコンＴＦＴを備える比較例のアクティブマトリクス基板の構造および製造方法を説明する。図１３は、比較例のアクティブマトリクス基板の平面図であり、図９〜１２は、比較例のアクティブマトリクス基板の製造方法を説明するための断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【００２８】
以下、ＴＦＴ３０の製造工程を説明するが、補助容量３１および端子部３２も同じ製造工程で形成される。すなわち、補助容量３１や端子部３２を構成する導電層および絶縁層等はすべて、ＴＦＴ３０を構成する導電層および絶縁層等と同じ膜である。ここで、端子部３２は、例えばゲート配線の端子部であり、端子部３２の導電層をゲート電極と呼ぶことがある。
【００２９】
比較例のアクティブマトリクス基板は、下記の工程（Ａ）〜（Ｅ）を経て作製される。
【００３０】
（Ａ）図９（ａ）に示すように、まずスパッタリング法によりガラス基板１上に、例えば、チタン層１０ａ／アルミニウム層１０ｂ／チタン層１０ａ（Ｔｉ／Ａｌ／Ｔｉ）の３層構造金属膜１０を成膜する。図９（ａ）において、ＴＦＴ、補助容量および端子部が形成される部分を、それぞれ参照符号３０、３１および３２で示している。次に、Ｔｉ／Ａｌ／Ｔｉ層１０をフォトリソグラフィ法等によりパターニングしてゲート電極１０等を形成する。この時、図１３に示すゲートバスライン８および補助容量線（不図示）が同時に形成される。
【００３１】
次に、図９（ｂ）に示すように、プラズマＣＶＤ法等により、ガラス基板１上にゲート電極１０を覆うようにして、例えば窒化シリコン（ＳｉＮx）膜からなるゲート絶縁層５０を形成する。その後、微結晶シリコン（μｃ−Ｓｉ）膜からなる半導体層４０および、リン（Ｐ）をドーピングしたｎ+ａ−Ｓｉ層４１を積層し、これを図示する断面形状にパターニングする。
【００３２】
（Ｂ）続いて、図１０（ａ）に示すように、ガラス基板１上にスパッタリング法等により、アルミニウム層１２ｂ／チタン層１２ａ（Ａｌ／Ｔｉ）の２層構造金属膜を成膜する。次に、２層構造金属膜をパターニングしてソース電極１１およびドレイン電極１２を得る。この時、図１３に示されるソースバスライン９が同時に形成される。続いて、ソース電極１１およびドレイン電極１２をマスクとして、ｎ+ａ−Ｓｉ層４１をエッチング除去することにより、チャネル部を形成する（チャネルエッチング）。
【００３３】
このとき、補助容量および端子部の半導体層４０は、後に、保護層５３をドライエッチングで除去する際に、ゲート絶縁層５０が薄くなり過ぎないようにするための犠牲層として残されている。半導体層４０が薄すぎると、補助容量を形成する半導体層４０を間に介して対向する２つの電極（補助容量電極とドレイン電極）の間にリーク不良が発生することがある。半導体層４０が厚すぎると、ＴＦＴのリーク電流が増大する。半導体層４０として微結晶シリコン膜を用いるＴＦＴでは特に深刻な問題となる。
【００３４】
（Ｃ）続いて、図１０（ｂ）に示すように、ソース電極１１およびドレイン電極１２上に、ＣＶＤ法等を用いて、窒化シリコン（ＳｉＮx）膜からなる保護層５３を形成する。保護層５３上に、フォトリソグラフィ法等を用いて、透明樹脂層（層間絶縁層）５４を形成する。透明樹脂層５４にはコンタクトホール（５１）が形成されている。
【００３５】
（Ｄ）続いて、図１１に示すように、ドレイン電極１２および透明樹脂層５４をマスクとして、透明樹脂層５４のコンタクトホール５１内の、保護層５３をドライエッチングで除去する。透明樹脂層５４のコンタクトホール５１内に露出されている半導体層４０が、ゲート絶縁層５０が除去されないように、犠牲層として機能する。
【００３６】
続いて、補助容量のドレイン電極１２および端子部のソース電極１１の上層のアルミニウム層１２ｂをエッチングによって除去する。画素電極２０（図１２参照）等を構成するＩＴＯ膜がアルミニウム層と接触すると、電解腐食が起こるからである。このようにして、補助容量のコンタクトホール５１内に、ドレイン電極１２のチタン層１２ａが露出され、端子部のコンタクトホール５１内に、ソース電極１１のチタン層１２ａが露出される。
【００３７】
（Ｅ）続いて、図１２に示すように、透明樹脂層５４上にＩＴＯ等からなる透明導電膜をスパッタリング法等により堆積し、パターニングすることによって、ＴＦＴおよび補助容量の上に画素電極２０を、端子部に端子電極２０を形成する。このようにして、従来の一般的なアクティブマトリクス基板が作製される。
【００３８】
このようにして得られた従来のアクティブマトリクス基板においては、コンタクトホール５１が深いので、画素電極２０（および端子電極２０）がコンタクトホール５１の段差部において断線し易いという問題がある。
【００３９】
以下、本発明による実施形態のアクティブマトリクス基板およびその製造方法を説明する。
【００４０】
（実施形態１）
図１〜図４を参照して、本発明による実施形態１のアクティブマトリクス基板およびその製造方法を説明する。図１〜図４は、先の図９〜図１２に対応する図であり、簡単のために、共通する構成要素は共通の参照を付し、説明を省略する。
【００４１】
実施形態１のアクティブマトリクス基板は、例えば、下記の工程（Ａ）〜（Ｅ）を経て作製される。
【００４２】
（Ａ）図１（ａ）に示すように、まずスパッタリング法によりガラス基板１上に、例えば、チタン層１０ａ／アルミニウム層１０ｂ／チタン層１０ａ（Ｔｉ／Ａｌ／Ｔｉ）の３層構造金属膜１０を成膜する。各層の厚さは例えば１５０／２５０／３０ｎｍである。３層構造金属膜１０に代えて、純金属や不純物が添加された単層金属膜やその他の複層構造金属膜でもよい。次に、Ｔｉ／Ａｌ／Ｔｉ層１０をフォトリソグラフィ法等によりパターニングしてゲート電極１０等を形成する。この時、図１３に示すゲートバスライン８および補助容量線（不図示）が同時に形成される。
【００４３】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法等により、ガラス基板１上にゲート電極１０を覆うようにして、例えば窒化シリコン（ＳｉＮx）膜（例えば厚さ４００ｎｍ）からなるゲート絶縁層５０を形成する。その後、微結晶シリコン（μｃ−Ｓｉ）膜（例えば厚さ１００ｎｍ）からなる半導体層４０および、リン（Ｐ）をドーピングしたｎ+ａ−Ｓｉ層４１（例えば厚さ５０ｎｍ）を積層し、これを図示する断面形状にパターニングする。
【００４４】
（Ｂ）続いて、図２（ａ）に示すように、ガラス基板１上にスパッタリング法等により
、アルミニウム層１２ｂ／チタン層１２ａ（Ａｌ／Ｔｉ）の２層構造金属膜を成膜する。各層の厚さは例えば２５０／４０ｎｍである。２層構造金属膜に代えて、純金属または不純物を添加した単層金属膜や多層構造金属膜でもよい。次に、２層構造金属膜をパターニングしてソース電極１１およびドレイン電極１２を得る。本実施形態では、補助容量および端子部においては、半導体層４０およびｎ+ａ−Ｓｉ層４１の上の２層構造金属膜を残
す。この時、図１３に示されるソースバスライン９が同時に形成される。ソース電極１１およびドレイン電極１２をマスクとして、ｎ+ａ−Ｓｉ層４１をエッチング除去することにより、チャネル部を形成する。
【００４５】
（Ｃ）続いて、図２（ｂ）に示すように、ソース電極１１およびドレイン電極１２上に、ＣＶＤ法等を用いて、例えば窒化シリコン（ＳｉＮx）層（例えば厚さ１５０ｎｍ）を成膜し、保護層５３を形成する。保護層５３上に、フォトリソグラフィ法等を用いて、透明樹脂層（層間絶縁層）５４（例えば厚さ３０００ｎｍ）を形成する。透明樹脂層５４にはコンタクトホール（５１）が形成されている。
【００４６】
（Ｄ）続いて、図３に示すように、透明樹脂層５４をマスクとして、保護層５３をエッチングで除去することによって、補助容量のコンタクトホール５１内に、ドレイン電極１２のアルミニウム層１２ｂが露出され、端子部のコンタクトホール５１内に、ソース電極１１のアルミニウム層１２ｂが露出される。本実施形態では、補助容量のドレイン電極１２および端子部のソース電極１１の上層のアルミニウム層１２ｂを除去しない。
【００４７】
（Ｅ）続いて、図４に示すように、透明樹脂層５４上にＩＴＯ等からなる透明導電膜（例えば厚さ１３０ｎｍ）をスパッタリング法等により堆積し、パターニングすることによって、ＴＦＴおよび補助容量の上に画素電極２０を、端子部に端子電極２０を形成する。
【００４８】
本実施形態では、コンタクトホール５１の段差による断線の発生を防止するために、透明導電膜を堆積する前に、コンタクトホール５１内に露出されたアルミニウム層１２ｂ上に、導電性金属溶液などをインクジェット法で付与し、加熱処理等を施して、金属層５５を形成する。金属層５５の厚さは、コンタクトホールの深さよりも小さくてよく、例えば５００ｎｍである。インクジェット法を用いると、特許文献４に記載されている方法に比べて、簡単に比較的厚い金属層５５を形成することができる。また、コンタクトホール５１の厚さが例えば３０００ｎｍのとき、金属層５５の厚さは３０ｎｍ以上（コンタクトホールより厚くなってもよい。）の範囲内にあれば段差による断線を防止することが出来る。
【００４９】
インクジェット法を用いた金属層５５の形成は、図１４に示すような、形成する層の材料を吐出あるいは滴下するパターン形成装置を用いて行うことができる。このパターン形成装置は、基板６１を載置する載置台６２を備え、インクジェットヘッド６３と、インクジェットヘッド６３をＸ方向に移動させるＸ方向駆動部６４、およびＹ方向に移動させるＹ方向駆動部６５とが設けられている。インクジェットヘッド６３は、載置台６２上の基板６１に対して、例えば導電性金属溶液（以下、インクということがある。）の液滴を吐出する。
【００５０】
また、上記パターン形成装置には、インクジェットヘッド６３にインクを供給するインク供給システム６６と、インクジェットヘッド６３の吐出制御、Ｘ方向駆動部６４およびＹ方向駆動部６５の駆動制御等の各種制御を行うコントロールユニット６７とが設けられている。コントロールユニット６７からは、ＸおよびＹ方向駆動部６４、６５に対して塗布位置情報が出力され、インクジェットヘッド６３の不図示のヘッドドライバに対して吐出情報が出力される。これにより、ＸおよびＹ方向駆動部６４，６５に連動してインクジェットヘッド６３が動作し、基板６１上の目的位置に目的量の液滴が供給される。上記のインクジェットヘッド６３は、ピエゾアクチュエータを使用するピエゾ方式のもの、ヘッド内にヒータを有するバブル方式のもの、あるいはその他の方式のものであってもよい。インクジェットヘッド６３からのインク吐出量の制御は、印加電圧の制御により可能である。また、液滴吐出手段は、インクジェットヘッド６３に代えて、単に液滴を滴下させる方式のもの等、液滴を供給可能なものであれば方式は問わない。
【００５１】
インクジェット方式により金属層５５を形成するための導電性金属溶液としては、例えば、ＡｇやＡｕ、ＺｎＯなどのナノ粒子を溶媒中に分散させたものを用いることができる
。これらは、基板上の所定の場所に付与された後、焼成等の処理を経て、金属層５５が形成される。このように導電性金属溶液を調製できる金属としては、ＡｇやＡｕ以外に、ＰｄやＰｔを挙げられる。これらの金属は、ドレイン電極、画素電極等とオーミック接続が可能である。
【００５２】
上述したように、本実施形態のアクティブマトリクス基板の製造方法によると、特許文献４に記載されている方法に比べて、簡単な工程で、コンタクトホールの段差による画素電極等の断線を防止することが出来る。
【００５３】
また、上述の比較例の製造方法のように、チャネルエッチング後に、ゲート絶縁層５０をエッチングする必要がなく、半導体層４０を犠牲層として残す必要も無い。従って、ＴＦＴ特性だけを考慮して半導体層４０の厚さを調整すればよいので、ＴＦＴ特性を向上させることができる。さらに、コンタクトホール５１内に露出されたドレイン電極１２等のアルミニウム層１２ｂを除去する必要がないので、製造プロセスを単純にできるという利点がある。
【００５４】
（実施形態２）
図５〜図８を参照して、本発明による実施形態２のアクティブマトリクス基板およびその製造方法を説明する。図５〜図８は、先の図９〜図１２に対応する図であり、簡単のために、共通する構成要素は共通の参照を付し、説明を省略する。
【００５５】
実施形態２のアクティブマトリクス基板は、例えば、下記の工程（Ａ）〜（Ｅ）を経て作製される。
【００５６】
（Ａ）図５（ａ）および図５（ｂ）に示すように、実施形態１と同様にして、ゲート電極１０等、ゲート絶縁層５０、半導体層４０およびｎ+ａ−Ｓｉ層４１を形成する。
【００５７】
（Ｂ）続いて、図６（ａ）に示すように、実施形態１と同様にして、アルミニウム層１２ｂ／チタン層１２ａ（Ａｌ／Ｔｉ）の２層構造金属膜を成膜する。この後、２層構造金属膜をパターニングしてソース電極１１およびドレイン電極１２を得る。続いて、ソース電極１１およびドレイン電極１２をマスクとして、ｎ+ａ−Ｓｉ層４１をエッチング除去することにより、チャネル部を形成する。このとき、本実施形態では、上述の比較例と同様に、補助容量および端子部の半導体層４０は、後に、保護層５３をドライエッチングで除去する際に、ゲート絶縁層５０が薄くなり過ぎないようにするための犠牲層として残す。
【００５８】
（Ｃ）続いて、図６（ｂ）に示すように、実施形態１と同様に、ソース電極１１およびドレイン電極１２上に、ＣＶＤ法等を用いて、例えば窒化シリコン（ＳｉＮx）層（例えば厚さ１５０ｎｍ）を成膜し、保護層５３を形成する。保護層５３上に、フォトリソグラフィ法等を用いて、透明樹脂層（層間絶縁層）５４（例えば厚さ３０００ｎｍ）を形成する。透明樹脂層５４にはコンタクトホール（５１）が形成されている。
【００５９】
（Ｄ）続いて、図７に示すように、ドレイン電極１２および透明樹脂層５４をマスクとして、透明樹脂層５４のコンタクトホール５１内の、保護層５３をドライエッチングで除去する。このとき、コンタクトホール５１内のゲート絶縁層５０がエッチングされ、ゲート絶縁層５０にあな（孔（貫通孔）だけでなく窪み（凹部）も含む）が形成される。このあなに絶縁材料を充填することによって絶縁層５６を形成する。ゲート絶縁層５０のあなに絶縁材料を充填することによって、補助容量を構成する２つの電極（補助容量電極とドレイン電極）の間のリーク不良を防止することができる。絶縁層５６は、絶縁性溶液などをインクジェット法で付与し、加熱処理等を施して硬化させることによって形成される。絶縁層５６の厚さは、例えば１５０ｎｍである。インクジェット法を用いると、薄膜堆積技術を用いるよりも、簡単に比較的厚い絶縁層５６を形成することができる。従って、特許文献４に記載の方法よりも簡単なプロセスで、コンタクトホール５１における段差を低減することができる。
【００６０】
続いて、補助容量のドレイン電極１２および端子部のソース電極１１の上層のアルミニウム層１２ｂをエッチングによって除去する。画素電極２０等を構成するＩＴＯ膜がアルミニウム層１２ｂと接触すると、電解腐食が起こるからである。このようにして、補助容量のコンタクトホール５１内にドレイン電極１２のチタン層１２ａが露出され、端子部のコンタクトホール５１内にソース電極１１のチタン層１２ａが露出される。
【００６１】
（Ｅ）続いて、図８に示すように、透明樹脂層５４上にＩＴＯ等からなる透明導電膜をスパッタリング法等により堆積し、パターニングすることによって、ＴＦＴおよび補助容量の上に画素電極２０を、端子部に端子電極２０を形成する。
【００６２】
上述したように、本実施形態のアクティブマトリクス基板の製造方法によると、特許文献４に記載されている方法に比べて、簡単な工程で、コンタクトホールの段差による画素電極等の断線を防止することが出来る。
【産業上の利用可能性】
【００６３】
本発明は、一般的に用いられているアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機エレクトロルミネッセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー等の撮像装置、および密着型画像入力装置、指紋読み取り装置等の画像入力装置に用いられる。
【符号の説明】
【００６４】
１ ガラス基板
８ ゲートバスライン
９ ソースバスライン
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
２０ 画素電極、端子電極
３０ ＴＦＴ
３１ 補助容量
３２ 端子部
４０ 微結晶シリコン膜（半導体層）
４１ ｎ+ａ−Ｓｉ層
５０ ゲート絶縁層
５１ コンタクトホール
５３ 保護層
５４ 透明樹脂層（層間絶縁層）
５５ 金属層
５６ 絶縁層
【技術分野】
【０００１】
本発明は、表示装置のアクティブマトリクス基板およびその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置に用いられるアクティブマトリクス基板は、画素毎にスイッチング素子を有している。スイッチング素子としては、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）が広く用いられている。ＴＦＴには、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」という。）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」という。）が用いられている。
【０００３】
多結晶シリコン膜における電子および正孔の移動度はアモルファスシリコン膜におけるよりも高く、多結晶シリコンＴＦＴのオン電流は、アモルファスシリコンＴＦＴよりも高い。しかしながら、多結晶シリコンＴＦＴを作製するためには、アモルファスシリコン膜を結晶化させ多結晶シリコン膜を得るためのレーザー結晶化工程の他、熱アニール工程、イオンドーピング工程などの複雑な工程を行う必要があり、製造コストが高いという問題がある。一方、アモルファスシリコンＴＦＴは、製造コストは低いものの、移動度が低いので、高性能化には限界がある。
【０００４】
そこで、製造コストを抑えつつ、より高性能なＴＦＴを実現するために、近年、微結晶シリコン（μｃ−Ｓｉ）膜を用いたＴＦＴ（以下、「微結晶シリコンＴＦＴ」という。）が注目されている（例えば、特許文献１、２）。なお、微結晶シリコンは、マイクロクリスタルシリコン、あるいは、セミアモルファスシリコンと呼ばれることもある。微結晶シリコン膜は、微細な結晶粒（結晶相）とアモルファス相とを有している。各結晶粒のサイズは、多結晶シリコン膜に含まれる結晶粒のサイズよりも小さい。
【０００５】
微結晶シリコン膜は、原料ガスとして水素ガス（Ｈ2ガス）で希釈したシランガス（ＳｉＨ4ガス）を用いて、プラズマＣＶＤ法などの薄膜堆積法によって形成され得る。多結晶シリコン膜を形成する場合のように、薄膜堆積法によって形成されたアモルファスシリコン膜を結晶化する必要がない。したがって、微結晶シリコンＴＦＴは、従来のアモルファスシリコンＴＦＴを製造するための設備を用いて製造することができるという利点を有している。
【０００６】
微結晶シリコン膜は、アモルファスシリコン膜よりも移動度は高いので、微結晶シリコンＴＦＴはアモルファスシリコンＴＦＴよりもオン電流が大きいという特長を有している。例えば、特許文献１には、微結晶シリコンＴＦＴがアモルファスシリコンＴＦＴの１．５倍のオン電流を有すると記載されている。しかしながら、微結晶シリコンＴＦＴはオフ電流（リーク電流）が大きく、実用化の障害となっている。
【０００７】
そこで、特許文献２および３には、微結晶シリコン膜とアモルファスシリコン膜との積層構造を用いることによってオフ電流を低減させたＴＦＴが記載されている。なお、特許文献２および３のいずれに記載のＴＦＴにおいても、ゲート電極側に微結晶シリコン膜が設けられている。
【０００８】
さらに、画素の開口率を高めるために層間絶縁層を介して画素電極の端部をソースバスラインと重ねた構造が知られている。このような構造において、ソースバスラインと画素電極との間の寄生容量が大きいと、クロストークという表示不良が発生することがあるの
で、十分に厚い層間絶縁層を形成することが好ましい。
【０００９】
しかしながら、厚い層間絶縁層を形成すると、画素電極とＴＦＴのドレイン電極とを接続するために層間絶縁層に形成されるコンタクトホールが深くなるので、コンタクトホールの段差部で画素電極が分断されるという問題が発生する。
【００１０】
そこで特許文献４には、層間絶縁層に形成されたコンタクトホールを金属層で埋めることによって、層間絶縁層の上面を平坦にし、画素電極の分断を防止する技術が開示されている。金属層はスパッタリング法を用いて形成される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平６−１９６７０１号公報
【特許文献２】特開２００８−１４０９８４号公報
【特許文献３】特開２００５−３２２８４５号公報
【特許文献４】特開平４−２６４５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献４に記載の技術によると、比較的厚い層間絶縁層に形成されたコンタクトホールと同程度の膜厚を有する金属層をスパッタリング法で形成するので、生産効率が悪いという問題がある。
【００１３】
本発明は上記課題を解決するためになされたものであり、その目的は、従来よりも高い効率で製造することが可能な、コンタクトホールの段差部における画素電極の断線を防止したアクティブマトリクス基板およびその製造方法を提供することにある。本発明の他の目的は、ＴＦＴの活性層として微結晶シリコン膜を用いた場合にも、オフ電流を低減できる、アクティブマトリクス基板およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明のアクティブマトリクス基板は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記半導体層と接触するように形成されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、前記第１層間絶縁層の上に形成された画素電極と、前記第１層間絶縁層に形成された第１コンタクトホールと、前記第１コンタクトホール内に形成された第１金属層であって、前記第１金属層の厚さは、前記第１コンタクトホールの深さより小さく、且つ、前記第１コンタクトホール内において、前記ドレイン電極と電気的に接続された第１金属層とを備え、前記画素電極は、前記第１コンタクトホール内で、前記第１金属層に接触している、アクティブマトリクス基板。
【００１５】
ある好ましい実施形態において、前記基板上に形成された第１導電層と、前記第１導電層を覆うように形成された絶縁層と、前記絶縁層の上に形成された第２導電層と、前記第２導電層の上に形成された第２層間絶縁層と、前記第２層間絶縁層の上に形成された透明導電層と、前記第２層間絶縁層に形成された第２コンタクトホールと、前記第２コンタクトホール内に形成された第２金属層であって、前記第２金属層の厚さは、前記第２コンタクトホールの深さより小さく、且つ、前記第２コンタクトホール内において、前記第２導電層と電気的に接続された第２金属層とを備え、前記透明導電層は、前記第２コンタクトホール内で、前記第２金属層に接触している。
【００１６】
ある好ましい実施形態において、前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、前記透明導電層は、前記画素電極と同じ導電膜から形成されている。
【００１７】
ある好ましい実施形態において、前記半導体層は、微結晶シリコン膜で形成されている。
【００１８】
本発明によるアクティブマトリクス基板の製造方法は、上記のいずれかに記載のアクティブマトリクス基板の製造方法であって、前記第１および第２金属層をインクジェット法で形成する工程を包含する。
【００１９】
本発明による他のアクティブマトリクス基板は、基板と、前記基板上に形成されたゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された半導体層と、前記半導体層と接触するように形成されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、前記第１層間絶縁層の上に形成された画素電極と、前記第１層間絶縁層に形成された第１コンタクトホールと、を備え、前記ゲート絶縁層は、前記第１コンタクトホール内にあな（貫通孔または窪み）を有し、前記あなには絶縁材料が充填されている。
【００２０】
ある好ましい実施形態において、前記基板上に形成された第１導電層と、前記第１導電層を覆うように形成された絶縁層と、前記絶縁層の上に形成された第２導電層と、前記第２導電層の上に形成された第２層間絶縁層と、前記第２層間絶縁層の上に形成された透明導電層と、前記第２層間絶縁層に形成された第２コンタクトホールと、を備え前記第１導電層は、前記第２コンタクトホール内にあなを有し、前記あなには絶縁材料が充填されている。
【００２１】
ある好ましい実施形態において、前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、前記透明導電層は、前記画素電極と同じ導電膜から形成されている。
【００２２】
ある好ましい実施形態において、前記半導体層は、微結晶シリコン膜で形成されている。
【００２３】
本発明による他のアクティブマトリクス基板の製造方法は、上記のいずれかに記載のアクティブマトリクス基板の製造方法であって、前記絶縁材料をインクジェット法で形成する工程を包含する。
【発明の効果】
【００２４】
本発明によると、従来よりも高い効率で製造することが可能な、コンタクトホールの段差部における画素電極の断線を防止したアクティブマトリクス基板およびその製造方法が提供される。また、本発明によると、ＴＦＴの活性層として微結晶シリコン膜を用いた場合にも、オフ電流を低減できる、アクティブマトリクス基板およびその製造方法が提供される。
【図面の簡単な説明】
【００２５】
【図１】（ａ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部のゲート電極を形成した後の断面図である。（ｂ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部のゲート絶縁層、微結晶シリコン膜、ｎ+ａ−Ｓｉ層を形成した後の断面図である。
【図２】（ａ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部のソース電極、ドレイン電極、チャネル部を形成した後の断面図である。（ｂ）本発明のアクティブマトリクス基板の実施例１を示す図１３のＡ−Ａ’線に相当するＴＦＴと補助容量電極及び端子部の保護層及び層間絶縁層を形成した後の断面図である。
【図３】本発明による実施形態のアクティブマトリクス基板のＴＦＴ、補助容量電極および端子部のコンタクトホールを形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図４】本発明による実施形態のアクティブマトリクス基板のＴＦＴ、補助容量電極、端子部の金属層および画素電極を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図５】本発明による実施形態の他のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極および端子部の第１導電層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の絶縁層、微結晶シリコン膜、およびｎ+ａ−Ｓｉ層を形成した後の断面図である。
【図６】本発明による実施形態の他のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極、端子部の第２導電層、および半導体層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の保護層および層間絶縁層を形成した後の断面図である。
【図７】本発明による実施形態の他のアクティブマトリクス基板のＴＦＴ、補助容量電極、端子部のコンタクトホールおよび絶縁層を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図８】本発明による実施形態の他のアクティブマトリクス基板のＴＦＴと補助容量電極および端子部の透明導電層を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図９】比較例のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極および端子部の第１導電層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の絶縁層、微結晶シリコン膜、ｎ+ａ−Ｓｉ層を形成した後の断面図である。
【図１０】比較例のアクティブマトリクス基板の図１３のＡ−Ａ’線に相当する線に沿った断面図であり、（ａ）はＴＦＴ、補助容量電極、端子部の第２導電層および半導体層を形成した後の断面図であり、（ｂ）はＴＦＴ、補助容量電極、端子部の保護層および層間絶縁層を形成した後の断面図である。
【図１１】比較例のアクティブマトリクス基板のＴＦＴ、補助容量電極および端子部のコンタクトホールを形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図１２】比較例のアクティブマトリクス基板のＴＦＴと補助容量電極、端子部の透明導電層を形成した後の断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【図１３】公知のアクティブマトリクス基板の模式的な平面図である。
【図１４】インクジェット法に用いる装置を模式的に示す斜視図である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して、本発明による実施形態のアクティブマトリクス基板およびその製造方法を説明する。
【００２７】
その前に、図９〜図１３を参照して、微結晶シリコンＴＦＴを備える比較例のアクティブマトリクス基板の構造および製造方法を説明する。図１３は、比較例のアクティブマトリクス基板の平面図であり、図９〜１２は、比較例のアクティブマトリクス基板の製造方法を説明するための断面図であり、図１３のＡ−Ａ’線に相当する線に沿った断面図である。
【００２８】
以下、ＴＦＴ３０の製造工程を説明するが、補助容量３１および端子部３２も同じ製造工程で形成される。すなわち、補助容量３１や端子部３２を構成する導電層および絶縁層等はすべて、ＴＦＴ３０を構成する導電層および絶縁層等と同じ膜である。ここで、端子部３２は、例えばゲート配線の端子部であり、端子部３２の導電層をゲート電極と呼ぶことがある。
【００２９】
比較例のアクティブマトリクス基板は、下記の工程（Ａ）〜（Ｅ）を経て作製される。
【００３０】
（Ａ）図９（ａ）に示すように、まずスパッタリング法によりガラス基板１上に、例えば、チタン層１０ａ／アルミニウム層１０ｂ／チタン層１０ａ（Ｔｉ／Ａｌ／Ｔｉ）の３層構造金属膜１０を成膜する。図９（ａ）において、ＴＦＴ、補助容量および端子部が形成される部分を、それぞれ参照符号３０、３１および３２で示している。次に、Ｔｉ／Ａｌ／Ｔｉ層１０をフォトリソグラフィ法等によりパターニングしてゲート電極１０等を形成する。この時、図１３に示すゲートバスライン８および補助容量線（不図示）が同時に形成される。
【００３１】
次に、図９（ｂ）に示すように、プラズマＣＶＤ法等により、ガラス基板１上にゲート電極１０を覆うようにして、例えば窒化シリコン（ＳｉＮx）膜からなるゲート絶縁層５０を形成する。その後、微結晶シリコン（μｃ−Ｓｉ）膜からなる半導体層４０および、リン（Ｐ）をドーピングしたｎ+ａ−Ｓｉ層４１を積層し、これを図示する断面形状にパターニングする。
【００３２】
（Ｂ）続いて、図１０（ａ）に示すように、ガラス基板１上にスパッタリング法等により、アルミニウム層１２ｂ／チタン層１２ａ（Ａｌ／Ｔｉ）の２層構造金属膜を成膜する。次に、２層構造金属膜をパターニングしてソース電極１１およびドレイン電極１２を得る。この時、図１３に示されるソースバスライン９が同時に形成される。続いて、ソース電極１１およびドレイン電極１２をマスクとして、ｎ+ａ−Ｓｉ層４１をエッチング除去することにより、チャネル部を形成する（チャネルエッチング）。
【００３３】
このとき、補助容量および端子部の半導体層４０は、後に、保護層５３をドライエッチングで除去する際に、ゲート絶縁層５０が薄くなり過ぎないようにするための犠牲層として残されている。半導体層４０が薄すぎると、補助容量を形成する半導体層４０を間に介して対向する２つの電極（補助容量電極とドレイン電極）の間にリーク不良が発生することがある。半導体層４０が厚すぎると、ＴＦＴのリーク電流が増大する。半導体層４０として微結晶シリコン膜を用いるＴＦＴでは特に深刻な問題となる。
【００３４】
（Ｃ）続いて、図１０（ｂ）に示すように、ソース電極１１およびドレイン電極１２上に、ＣＶＤ法等を用いて、窒化シリコン（ＳｉＮx）膜からなる保護層５３を形成する。保護層５３上に、フォトリソグラフィ法等を用いて、透明樹脂層（層間絶縁層）５４を形成する。透明樹脂層５４にはコンタクトホール（５１）が形成されている。
【００３５】
（Ｄ）続いて、図１１に示すように、ドレイン電極１２および透明樹脂層５４をマスクとして、透明樹脂層５４のコンタクトホール５１内の、保護層５３をドライエッチングで除去する。透明樹脂層５４のコンタクトホール５１内に露出されている半導体層４０が、ゲート絶縁層５０が除去されないように、犠牲層として機能する。
【００３６】
続いて、補助容量のドレイン電極１２および端子部のソース電極１１の上層のアルミニウム層１２ｂをエッチングによって除去する。画素電極２０（図１２参照）等を構成するＩＴＯ膜がアルミニウム層と接触すると、電解腐食が起こるからである。このようにして、補助容量のコンタクトホール５１内に、ドレイン電極１２のチタン層１２ａが露出され、端子部のコンタクトホール５１内に、ソース電極１１のチタン層１２ａが露出される。
【００３７】
（Ｅ）続いて、図１２に示すように、透明樹脂層５４上にＩＴＯ等からなる透明導電膜をスパッタリング法等により堆積し、パターニングすることによって、ＴＦＴおよび補助容量の上に画素電極２０を、端子部に端子電極２０を形成する。このようにして、従来の一般的なアクティブマトリクス基板が作製される。
【００３８】
このようにして得られた従来のアクティブマトリクス基板においては、コンタクトホール５１が深いので、画素電極２０（および端子電極２０）がコンタクトホール５１の段差部において断線し易いという問題がある。
【００３９】
以下、本発明による実施形態のアクティブマトリクス基板およびその製造方法を説明する。
【００４０】
（実施形態１）
図１〜図４を参照して、本発明による実施形態１のアクティブマトリクス基板およびその製造方法を説明する。図１〜図４は、先の図９〜図１２に対応する図であり、簡単のために、共通する構成要素は共通の参照を付し、説明を省略する。
【００４１】
実施形態１のアクティブマトリクス基板は、例えば、下記の工程（Ａ）〜（Ｅ）を経て作製される。
【００４２】
（Ａ）図１（ａ）に示すように、まずスパッタリング法によりガラス基板１上に、例えば、チタン層１０ａ／アルミニウム層１０ｂ／チタン層１０ａ（Ｔｉ／Ａｌ／Ｔｉ）の３層構造金属膜１０を成膜する。各層の厚さは例えば１５０／２５０／３０ｎｍである。３層構造金属膜１０に代えて、純金属や不純物が添加された単層金属膜やその他の複層構造金属膜でもよい。次に、Ｔｉ／Ａｌ／Ｔｉ層１０をフォトリソグラフィ法等によりパターニングしてゲート電極１０等を形成する。この時、図１３に示すゲートバスライン８および補助容量線（不図示）が同時に形成される。
【００４３】
次に、図１（ｂ）に示すように、プラズマＣＶＤ法等により、ガラス基板１上にゲート電極１０を覆うようにして、例えば窒化シリコン（ＳｉＮx）膜（例えば厚さ４００ｎｍ）からなるゲート絶縁層５０を形成する。その後、微結晶シリコン（μｃ−Ｓｉ）膜（例えば厚さ１００ｎｍ）からなる半導体層４０および、リン（Ｐ）をドーピングしたｎ+ａ−Ｓｉ層４１（例えば厚さ５０ｎｍ）を積層し、これを図示する断面形状にパターニングする。
【００４４】
（Ｂ）続いて、図２（ａ）に示すように、ガラス基板１上にスパッタリング法等により
、アルミニウム層１２ｂ／チタン層１２ａ（Ａｌ／Ｔｉ）の２層構造金属膜を成膜する。各層の厚さは例えば２５０／４０ｎｍである。２層構造金属膜に代えて、純金属または不純物を添加した単層金属膜や多層構造金属膜でもよい。次に、２層構造金属膜をパターニングしてソース電極１１およびドレイン電極１２を得る。本実施形態では、補助容量および端子部においては、半導体層４０およびｎ+ａ−Ｓｉ層４１の上の２層構造金属膜を残
す。この時、図１３に示されるソースバスライン９が同時に形成される。ソース電極１１およびドレイン電極１２をマスクとして、ｎ+ａ−Ｓｉ層４１をエッチング除去することにより、チャネル部を形成する。
【００４５】
（Ｃ）続いて、図２（ｂ）に示すように、ソース電極１１およびドレイン電極１２上に、ＣＶＤ法等を用いて、例えば窒化シリコン（ＳｉＮx）層（例えば厚さ１５０ｎｍ）を成膜し、保護層５３を形成する。保護層５３上に、フォトリソグラフィ法等を用いて、透明樹脂層（層間絶縁層）５４（例えば厚さ３０００ｎｍ）を形成する。透明樹脂層５４にはコンタクトホール（５１）が形成されている。
【００４６】
（Ｄ）続いて、図３に示すように、透明樹脂層５４をマスクとして、保護層５３をエッチングで除去することによって、補助容量のコンタクトホール５１内に、ドレイン電極１２のアルミニウム層１２ｂが露出され、端子部のコンタクトホール５１内に、ソース電極１１のアルミニウム層１２ｂが露出される。本実施形態では、補助容量のドレイン電極１２および端子部のソース電極１１の上層のアルミニウム層１２ｂを除去しない。
【００４７】
（Ｅ）続いて、図４に示すように、透明樹脂層５４上にＩＴＯ等からなる透明導電膜（例えば厚さ１３０ｎｍ）をスパッタリング法等により堆積し、パターニングすることによって、ＴＦＴおよび補助容量の上に画素電極２０を、端子部に端子電極２０を形成する。
【００４８】
本実施形態では、コンタクトホール５１の段差による断線の発生を防止するために、透明導電膜を堆積する前に、コンタクトホール５１内に露出されたアルミニウム層１２ｂ上に、導電性金属溶液などをインクジェット法で付与し、加熱処理等を施して、金属層５５を形成する。金属層５５の厚さは、コンタクトホールの深さよりも小さくてよく、例えば５００ｎｍである。インクジェット法を用いると、特許文献４に記載されている方法に比べて、簡単に比較的厚い金属層５５を形成することができる。また、コンタクトホール５１の厚さが例えば３０００ｎｍのとき、金属層５５の厚さは３０ｎｍ以上（コンタクトホールより厚くなってもよい。）の範囲内にあれば段差による断線を防止することが出来る。
【００４９】
インクジェット法を用いた金属層５５の形成は、図１４に示すような、形成する層の材料を吐出あるいは滴下するパターン形成装置を用いて行うことができる。このパターン形成装置は、基板６１を載置する載置台６２を備え、インクジェットヘッド６３と、インクジェットヘッド６３をＸ方向に移動させるＸ方向駆動部６４、およびＹ方向に移動させるＹ方向駆動部６５とが設けられている。インクジェットヘッド６３は、載置台６２上の基板６１に対して、例えば導電性金属溶液（以下、インクということがある。）の液滴を吐出する。
【００５０】
また、上記パターン形成装置には、インクジェットヘッド６３にインクを供給するインク供給システム６６と、インクジェットヘッド６３の吐出制御、Ｘ方向駆動部６４およびＹ方向駆動部６５の駆動制御等の各種制御を行うコントロールユニット６７とが設けられている。コントロールユニット６７からは、ＸおよびＹ方向駆動部６４、６５に対して塗布位置情報が出力され、インクジェットヘッド６３の不図示のヘッドドライバに対して吐出情報が出力される。これにより、ＸおよびＹ方向駆動部６４，６５に連動してインクジェットヘッド６３が動作し、基板６１上の目的位置に目的量の液滴が供給される。上記のインクジェットヘッド６３は、ピエゾアクチュエータを使用するピエゾ方式のもの、ヘッド内にヒータを有するバブル方式のもの、あるいはその他の方式のものであってもよい。インクジェットヘッド６３からのインク吐出量の制御は、印加電圧の制御により可能である。また、液滴吐出手段は、インクジェットヘッド６３に代えて、単に液滴を滴下させる方式のもの等、液滴を供給可能なものであれば方式は問わない。
【００５１】
インクジェット方式により金属層５５を形成するための導電性金属溶液としては、例えば、ＡｇやＡｕ、ＺｎＯなどのナノ粒子を溶媒中に分散させたものを用いることができる
。これらは、基板上の所定の場所に付与された後、焼成等の処理を経て、金属層５５が形成される。このように導電性金属溶液を調製できる金属としては、ＡｇやＡｕ以外に、ＰｄやＰｔを挙げられる。これらの金属は、ドレイン電極、画素電極等とオーミック接続が可能である。
【００５２】
上述したように、本実施形態のアクティブマトリクス基板の製造方法によると、特許文献４に記載されている方法に比べて、簡単な工程で、コンタクトホールの段差による画素電極等の断線を防止することが出来る。
【００５３】
また、上述の比較例の製造方法のように、チャネルエッチング後に、ゲート絶縁層５０をエッチングする必要がなく、半導体層４０を犠牲層として残す必要も無い。従って、ＴＦＴ特性だけを考慮して半導体層４０の厚さを調整すればよいので、ＴＦＴ特性を向上させることができる。さらに、コンタクトホール５１内に露出されたドレイン電極１２等のアルミニウム層１２ｂを除去する必要がないので、製造プロセスを単純にできるという利点がある。
【００５４】
（実施形態２）
図５〜図８を参照して、本発明による実施形態２のアクティブマトリクス基板およびその製造方法を説明する。図５〜図８は、先の図９〜図１２に対応する図であり、簡単のために、共通する構成要素は共通の参照を付し、説明を省略する。
【００５５】
実施形態２のアクティブマトリクス基板は、例えば、下記の工程（Ａ）〜（Ｅ）を経て作製される。
【００５６】
（Ａ）図５（ａ）および図５（ｂ）に示すように、実施形態１と同様にして、ゲート電極１０等、ゲート絶縁層５０、半導体層４０およびｎ+ａ−Ｓｉ層４１を形成する。
【００５７】
（Ｂ）続いて、図６（ａ）に示すように、実施形態１と同様にして、アルミニウム層１２ｂ／チタン層１２ａ（Ａｌ／Ｔｉ）の２層構造金属膜を成膜する。この後、２層構造金属膜をパターニングしてソース電極１１およびドレイン電極１２を得る。続いて、ソース電極１１およびドレイン電極１２をマスクとして、ｎ+ａ−Ｓｉ層４１をエッチング除去することにより、チャネル部を形成する。このとき、本実施形態では、上述の比較例と同様に、補助容量および端子部の半導体層４０は、後に、保護層５３をドライエッチングで除去する際に、ゲート絶縁層５０が薄くなり過ぎないようにするための犠牲層として残す。
【００５８】
（Ｃ）続いて、図６（ｂ）に示すように、実施形態１と同様に、ソース電極１１およびドレイン電極１２上に、ＣＶＤ法等を用いて、例えば窒化シリコン（ＳｉＮx）層（例えば厚さ１５０ｎｍ）を成膜し、保護層５３を形成する。保護層５３上に、フォトリソグラフィ法等を用いて、透明樹脂層（層間絶縁層）５４（例えば厚さ３０００ｎｍ）を形成する。透明樹脂層５４にはコンタクトホール（５１）が形成されている。
【００５９】
（Ｄ）続いて、図７に示すように、ドレイン電極１２および透明樹脂層５４をマスクとして、透明樹脂層５４のコンタクトホール５１内の、保護層５３をドライエッチングで除去する。このとき、コンタクトホール５１内のゲート絶縁層５０がエッチングされ、ゲート絶縁層５０にあな（孔（貫通孔）だけでなく窪み（凹部）も含む）が形成される。このあなに絶縁材料を充填することによって絶縁層５６を形成する。ゲート絶縁層５０のあなに絶縁材料を充填することによって、補助容量を構成する２つの電極（補助容量電極とドレイン電極）の間のリーク不良を防止することができる。絶縁層５６は、絶縁性溶液などをインクジェット法で付与し、加熱処理等を施して硬化させることによって形成される。絶縁層５６の厚さは、例えば１５０ｎｍである。インクジェット法を用いると、薄膜堆積技術を用いるよりも、簡単に比較的厚い絶縁層５６を形成することができる。従って、特許文献４に記載の方法よりも簡単なプロセスで、コンタクトホール５１における段差を低減することができる。
【００６０】
続いて、補助容量のドレイン電極１２および端子部のソース電極１１の上層のアルミニウム層１２ｂをエッチングによって除去する。画素電極２０等を構成するＩＴＯ膜がアルミニウム層１２ｂと接触すると、電解腐食が起こるからである。このようにして、補助容量のコンタクトホール５１内にドレイン電極１２のチタン層１２ａが露出され、端子部のコンタクトホール５１内にソース電極１１のチタン層１２ａが露出される。
【００６１】
（Ｅ）続いて、図８に示すように、透明樹脂層５４上にＩＴＯ等からなる透明導電膜をスパッタリング法等により堆積し、パターニングすることによって、ＴＦＴおよび補助容量の上に画素電極２０を、端子部に端子電極２０を形成する。
【００６２】
上述したように、本実施形態のアクティブマトリクス基板の製造方法によると、特許文献４に記載されている方法に比べて、簡単な工程で、コンタクトホールの段差による画素電極等の断線を防止することが出来る。
【産業上の利用可能性】
【００６３】
本発明は、一般的に用いられているアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機エレクトロルミネッセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー等の撮像装置、および密着型画像入力装置、指紋読み取り装置等の画像入力装置に用いられる。
【符号の説明】
【００６４】
１ ガラス基板
８ ゲートバスライン
９ ソースバスライン
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
２０ 画素電極、端子電極
３０ ＴＦＴ
３１ 補助容量
３２ 端子部
４０ 微結晶シリコン膜（半導体層）
４１ ｎ+ａ−Ｓｉ層
５０ ゲート絶縁層
５１ コンタクトホール
５３ 保護層
５４ 透明樹脂層（層間絶縁層）
５５ 金属層
５６ 絶縁層
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成された半導体層と、
前記半導体層と接触するように形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、
前記第１層間絶縁層の上に形成された画素電極と、
前記第１層間絶縁層に形成された第１コンタクトホールと、
前記第１コンタクトホール内に形成された第１金属層であって、前記第１金属層の厚さは、前記第１コンタクトホールの深さより小さく、且つ、前記第１コンタクトホール内において、前記ドレイン電極と電気的に接続された第１金属層と
を備え、
前記画素電極は、前記第１コンタクトホール内で、前記第１金属層に接触している、アクティブマトリクス基板。
【請求項２】
前記基板上に形成された第１導電層と、
前記第１導電層を覆うように形成された絶縁層と、
前記絶縁層の上に形成された第２導電層と、
前記第２導電層の上に形成された第２層間絶縁層と、
前記第２層間絶縁層の上に形成された透明導電層と、
前記第２層間絶縁層に形成された第２コンタクトホールと、
前記第２コンタクトホール内に形成された第２金属層であって、前記第２金属層の厚さは、前記第２コンタクトホールの深さより小さく、且つ、前記第２コンタクトホール内において、前記第２導電層と電気的に接続された第２金属層と
を備え、
前記透明導電層は、前記第２コンタクトホール内で、前記第２金属層に接触している、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、
前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、
前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、
前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、
前記透明導電層は、前記画素電極と同じ導電膜から形成されている、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記半導体層は、微結晶シリコン膜で形成されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
請求項１から４のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記第１および第２金属層をインクジェット法で形成する工程を包含する、アクティブマトリクス基板の製造方法。
【請求項６】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成された半導体層と、
前記半導体層と接触するように形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、
前記第１層間絶縁層の上に形成された画素電極と、
前記第１層間絶縁層に形成された第１コンタクトホールと、を備え、
前記ゲート絶縁層は、前記第１コンタクトホール内にあなを有し、前記あなには絶縁材料が充填されている、アクティブマトリクス基板。
【請求項７】
前記基板上に形成された第１導電層と、
前記第１導電層を覆うように形成された絶縁層と、
前記絶縁層の上に形成された第２導電層と、
前記第２導電層の上に形成された第２層間絶縁層と、
前記第２層間絶縁層の上に形成された透明導電層と、
前記第２層間絶縁層に形成された第２コンタクトホールと、
を備え
前記第１導電層は、前記第２コンタクトホール内にあなを有し、前記あなには絶縁材料が充填されている、請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、
前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、
前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、
前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、
前記透明導電層は、前記画素電極と同じ導電膜から形成されている、請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記半導体層は、微結晶シリコン膜で形成されている、請求項６から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
請求項６から９のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記絶縁材料をインクジェット法で形成する工程を包含する、アクティブマトリクス基板の製造方法。
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成された半導体層と、
前記半導体層と接触するように形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、
前記第１層間絶縁層の上に形成された画素電極と、
前記第１層間絶縁層に形成された第１コンタクトホールと、
前記第１コンタクトホール内に形成された第１金属層であって、前記第１金属層の厚さは、前記第１コンタクトホールの深さより小さく、且つ、前記第１コンタクトホール内において、前記ドレイン電極と電気的に接続された第１金属層と
を備え、
前記画素電極は、前記第１コンタクトホール内で、前記第１金属層に接触している、アクティブマトリクス基板。
【請求項２】
前記基板上に形成された第１導電層と、
前記第１導電層を覆うように形成された絶縁層と、
前記絶縁層の上に形成された第２導電層と、
前記第２導電層の上に形成された第２層間絶縁層と、
前記第２層間絶縁層の上に形成された透明導電層と、
前記第２層間絶縁層に形成された第２コンタクトホールと、
前記第２コンタクトホール内に形成された第２金属層であって、前記第２金属層の厚さは、前記第２コンタクトホールの深さより小さく、且つ、前記第２コンタクトホール内において、前記第２導電層と電気的に接続された第２金属層と
を備え、
前記透明導電層は、前記第２コンタクトホール内で、前記第２金属層に接触している、請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、
前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、
前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、
前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、
前記透明導電層は、前記画素電極と同じ導電膜から形成されている、請求項２に記載のアクティブマトリクス基板。
【請求項４】
前記半導体層は、微結晶シリコン膜で形成されている、請求項１から３のいずれかに記載のアクティブマトリクス基板。
【請求項５】
請求項１から４のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記第１および第２金属層をインクジェット法で形成する工程を包含する、アクティブマトリクス基板の製造方法。
【請求項６】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁層と、
前記ゲート絶縁層の上に形成された半導体層と、
前記半導体層と接触するように形成されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の上に形成された第１層間絶縁層と、
前記第１層間絶縁層の上に形成された画素電極と、
前記第１層間絶縁層に形成された第１コンタクトホールと、を備え、
前記ゲート絶縁層は、前記第１コンタクトホール内にあなを有し、前記あなには絶縁材料が充填されている、アクティブマトリクス基板。
【請求項７】
前記基板上に形成された第１導電層と、
前記第１導電層を覆うように形成された絶縁層と、
前記絶縁層の上に形成された第２導電層と、
前記第２導電層の上に形成された第２層間絶縁層と、
前記第２層間絶縁層の上に形成された透明導電層と、
前記第２層間絶縁層に形成された第２コンタクトホールと、
を備え
前記第１導電層は、前記第２コンタクトホール内にあなを有し、前記あなには絶縁材料が充填されている、請求項６に記載のアクティブマトリクス基板。
【請求項８】
前記第１導電層は前記ゲート電極と同じ導電膜から形成されており、
前記絶縁層は前記ゲート絶縁層と同じ絶縁膜から形成されており、
前記第２導電層は、前記ソース電極および前記ドレイン電極と同じ導電膜から形成されており、
前記第２層間絶縁層は前記第１層間絶縁層と同じ絶縁膜から形成されており、
前記透明導電層は、前記画素電極と同じ導電膜から形成されている、請求項７に記載のアクティブマトリクス基板。
【請求項９】
前記半導体層は、微結晶シリコン膜で形成されている、請求項６から８のいずれかに記載のアクティブマトリクス基板。
【請求項１０】
請求項６から９のいずれかに記載のアクティブマトリクス基板の製造方法であって、
前記絶縁材料をインクジェット法で形成する工程を包含する、アクティブマトリクス基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１０−２８２１２５（Ｐ２０１０−２８２１２５Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３７２０３（Ｐ２００９−１３７２０３）
【出願日】平成２１年６月８日（２００９．６．８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月８日（２００９．６．８）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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