半導体装置の製造方法
【課題】半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置の製造方法は、半導体基板(101)にアイソレーション溝(105)を形成する工程と、前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜(106)を埋め込む工程と、300℃以上700℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、を含む。
【解決手段】本発明の一形態の半導体装置の製造方法は、半導体基板(101)にアイソレーション溝(105)を形成する工程と、前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜(106)を埋め込む工程と、300℃以上700℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シャロートレンチアイソレーション(Shallow Trench Isolation:STI)を用いる半導体装置の製造方法に関する。
【背景技術】
【0002】
LSIの微細化は、高集積化による素子の性能向上(動作速度向上及び低消費電力化)及び製造コストの抑制を目的として進められており、既に最小加工寸法90nmのデバイスの量産が始まっている。今後も引き続き最小加工寸法65nm、45nm、32nmと微細化が着実に進んでいくことが予測されている。
【0003】
一方、このような急激な素子の微細化には多くの克服しなければならない問題がある。トランジスタを形成するFEOL(フロントエンドオブライン)開発段階では、ゲート絶縁膜の薄膜化、ゲート電極の低抵抗化、極薄拡散層の形成等多くの課題があるが、素子間絶縁領域であるシャロートレンチアイソレーション(STI)領域の縮小も大きな課題の一つである。
【0004】
なぜなら、STI幅は通常最小加工寸法と同等に微細化されるが、最小加工寸法45nmや32nmの世代では、従来STI埋め込みに用いられてきた高密度プラズマCVDシリコン酸化膜の埋め込みが困難になるからである。HDP(High Density Plasma enhanced)−CVD膜は、堆積とエッチングとの比率を制御することで異方性埋め込みを実現しており、また、高温のプラズマ中で成膜されることによる良好な膜質から、STIの埋め込みに用いられてきた。
【0005】
しかし、45nm程度まで微細化が進むと、STI上部が堆積膜で瞬時に塞がってしまうために、十分な膜厚をSTI底部に形成することが困難になる。また、素子の微細化が進むと素子領域端部のSTI形状の制御が困難になるという問題がでてきている。その理由は以下である。これまでは、素子領域上に形成されるCMPストッパーとなるシリコン窒化膜を適宜プルバックしておくことにより、STIの最終形状では素子領域端のSTIが基板表面よりも落ち込まないようにする技術が用いられてきた。しかし、素子領域の幅自体が45nm程度まで微細化されると、シリコン窒化膜のプルバックを行うことで孤立の素子領域のシリコン窒化膜の幅が狭くなりすぎるため、本来のCMPのストッパーとしての用をなさなくなる。従って、上述のシリコン窒化膜のプルバックの採用が困難になるという問題があるからである。
【0006】
そこで、ゲート絶縁膜とゲート電極とをあらかじめ形成しておいてから、STIのアイソレーション溝を形成し、絶縁膜を埋め込んでSTIを形成するゲート先作りが有望になるが、この場合、さらにSTIの埋め込みアスペクト比が大きくなってしまうという問題があった。現在、標準的なSTIへの絶縁膜埋め込み技術として用いられている高密度プラズマ(High Density Plasma enhanced:HDP)CVDで形成されたシリコン酸化膜による埋め込みにとって、0.1ミクロン世代以下のSTI埋め込みでは、前述のアスペクト比が3以上に達するために、ボイド(未充填)を生成しない埋め込みは非常に困難なものになる。
【0007】
特許文献1には、STIに関し、HD−PECVD(High Density−Plasma Enhanced CVD)により第1の酸化膜が溝に完全に充填され、CMP後にスピン・コート法により第2の酸化シリコン膜が形成され、900℃〜950℃のドライO2雰囲気で熱処理が施され、この熱処理により酸化シリコン膜が緻密化されると共に十分な脱水とR基の遊離とが行われる技術が開示されている。
【0008】
特許文献2には、STI構造に関し、STI溝にポリシラザンを埋め込み、CMPによりポリシラザン膜を選択的に除去し、2段階のBOX酸化によりポリシラザン膜をSiO2膜に変換し、酸化性雰囲気又は不活性ガス雰囲気中で、例えば900℃程度で30分程度の熱処理を行い、熱処理によりSiO2膜に残留しているNH3やH2Oが放出されてSiO2が緻密化する技術が開示されている。
【0009】
特許文献3には、STI構造に関し、ポリシラザンをSTI溝に埋め込み、酸化性雰囲気、又は窒素等の不活性ガス雰囲気で850℃程度の窒素雰囲気で30分程度熱処理を行い、ポリシラザン膜から変換されたSiO2膜に残留しているNH3やH2Oを放出させてSiO2膜の緻密化処理を行う技術が開示されている。
【特許文献1】特開2001−267411号公報
【特許文献2】特開2004−179614号公報
【特許文献3】特開2005−166700号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明の目的は、半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明の一形態の半導体装置の製造方法は、半導体基板にアイソレーション溝を形成する工程と、前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜を埋め込む工程と、300℃以上700℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、を含む。
【発明の効果】
【0012】
本発明によれば、半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【0013】
(第1の実施の形態)
図1〜図3は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。本第1の実施の形態は、初めに半導体基板にSTIを形成する場合の例である。
【0014】
微細化の進んだSTIへの絶縁膜埋め込み技術としては、スピンコーティング法で形成するSOG膜、あるいはO3/TEOS等の流動性のある膜で埋め込みを行う技術、あるいは実績のあるHDP−CVDシリコン酸化膜と前述の流動性のある膜とを組み合わせて埋め込む技術が有望になると考えられており、多くの機関で精力的な検討が行われている。
【0015】
特に、流動性を有する膜でSTIのアイソレーション溝を底上げして、STI上部に従来から用いられてきたHDP−CVDシリコン酸化膜を埋め込む技術は、トランジスタ近傍に従来と同じ膜質で同じ加工耐性を有する膜を埋め込むという点で、従来のプロセスインテグレーションの大幅な変更を伴わない技術として有望視されている。
【0016】
ところが、SOG膜、あるいはO3/TEOS膜のような成膜過程で流動する絶縁膜をSTIに埋め込んだ場合、以下のような問題点があることが判明した。これらの流動性のある膜は成膜プロセス起因で膜中に多くの水分やOH基を含んでいる。また、これらの膜の膜密度自体が低いので、成膜直後にはあまり水分を含んでいなくても、その膜が置かれている環境の雰囲気中の水分を吸湿して、膜中に多くの水分を含んでしまう傾向にある。
【0017】
このような吸着水分は、後工程の高温工程、例えば高温のアニール工程や高密度プラズマCVD中に放出され、水蒸気酸化を引き起こす。水蒸気酸化はシリコン酸化膜中の酸化種の拡散速度が速いため、素子領域が酸化されて細くなってしまう変換差拡大の問題、また、特にゲート先作り構造においてSTI形成時に、ゲート酸化膜にバーズビーク酸化が起こってしまい、ゲート酸化膜の膜厚が増大してしまう問題、あるいはゲート酸化膜の増大によって素子の信頼性が劣化する等の問題があった。
【0018】
本第1の実施の形態では、半導体基板に高い流動性を有するSiH4/H2O2による凝縮CVD(Chemical Vapor Deposition)膜を埋め込んだ後に、真空中での低温アニールを行ってから、連続的にプラズマCVDシリコン酸化膜を埋め込んでSTIを形成する方法について示す。
【0019】
まず図1に示すように、半導体基板101上に熱酸化膜102を膜厚5nmで形成し、熱酸化膜102上にCMPの研磨ストッパーとなるシリコン窒化膜103を膜厚150nm形成する。
【0020】
次に、基板全面に反応性イオンエッチング(RIE)のマスクとなるCVDシリコン酸化膜(不図示)を形成し、さらにフォトレジスト膜(不図示)を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、RIEによりCVDシリコン酸化膜を加工してハードマスクを形成する。ここで、AA(Active Area)部の最小加工寸法は45nmである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【0021】
次に、CVDシリコン酸化膜のハードマスクを用いて、RIEによりシリコン窒化膜103、熱酸化膜102、半導体基板101を順次加工して、半導体基板101にエッチング深さ300nmの溝を形成する。続いて弗酸蒸気によって、マスク材のCVDシリコン酸化膜を選択除去する。次に、熱燐酸中でシリコン窒化膜103を5nm程度エッチングして後退させる。続いて、溝内面を熱酸化して膜厚4nmの熱酸化膜104を形成する。以上でシャロートレンチアイソレーション(STI)のためのアイソレーション溝105が形成された。
【0022】
次に、基板全面に凝縮CVD膜106を形成する。本実施の形態で使用する製造装置は、凝縮CVDチャンバー、アニールチャンバー、及びプラズマCVDチャンバーを有するクラスターツールであり、各チャンバー間では基板を真空のトランスファーチャンバーを介して大気解放することなく搬送することが可能である。
【0023】
凝縮CVD膜106の成膜条件は、成膜圧力が200Pa、成膜温度が5℃である。凝縮CVDの反応は以下のようなものである。CVDチャンバー内の温度制御プレート上で5℃に冷却された基板上にSiH4及びH2O2を導入することにより、以下の反応に示される高い流動性を有する中間体が形成される。
【0024】
SiH4+H2O2→SiH3(OH)+H2O
2SiH3(OH)→SiH3−O−SiH3+H2O
SiH3−O−SiH3+H2O2→SiH3−O−SiH2(OH)+H2O
SiH3−O−SiH2(OH)+SiH3(OH)→
SiH3−O−SiH3−O−SiH3+H2O
凝縮CVD膜106を用いることで、図1に示すように、アイソレーション溝105をボイド(未充填)なく埋め込むことができる。
【0025】
以上の反応機構からわかるように、本反応では脱水縮合に伴い水分が生成されていくうえで、凝縮CVD膜106は低温で成膜された低密度な膜であるために、膜中に多量の水分(〜1E21cm−3)が吸着される。また、膜中に残存するOH基(シラノール基)も、600℃以上の高温では容易に脱水縮合反応に基づき水分を放出するため、凝縮CVD膜106に対して熱処理を行うと膜中から水蒸気が放出されることになる。後述するように、膜中から放出される水蒸気は半導体基板101近傍に供給される酸化種であるために、基板の酸化によるAAの変換差拡大を引き起こすことになる。
【0026】
次に、300℃未満の温度のアニールチャンバー中に前記基板を搬送した後、膜の脱水と緻密化を目的として、アニールチャンバー内のホットプレートでアニールを行う。アニール条件を以下に示す。アニールは350℃に設定されたホットプレート上で行う。アニール雰囲気は真空であり、ターボモリキュラーポンプによりチャンバー圧力は1Pa以下に保たれる。アニール時間は5分間である。なお、Referenceとして、アニールを行わないサンプル、及び500℃、700℃の真空アニールをやはり5分間行ったサンプルを作成した。上記500℃、700℃の真空アニールでは500℃、700℃に制御されたホットプレート上に被処理基板を載せる方式を用いるので、被処理基板はアニール温度まで10秒程度で一気に昇温される。次に、プラズマCVDチャンバーに基板を搬送し、図2に示すように、SiH4/O2で形成されるプラズマCVDシリコン酸化膜107でアイソレーション溝105を完全に埋め込んだ。プラズマCVDの成膜温度は350℃である。
【0027】
次にCMP技術により、シリコン窒化膜103をストッパーとして、プラズマCVDシリコン酸化膜107及び凝縮CVD膜106を研磨して、アイソレーション溝105内部にのみ残存せしめる。
【0028】
次に、ホット燐酸中でシリコン窒化膜103を除去し、図3に示すように、トランジスタ108、層間絶縁膜109、110、111、112、113、多層配線114、115、116、117を周知の手法により形成する。
【0029】
このときの各アニール条件に対するAA幅の設定値と実測値の関係を、表1に示す。
【表1】
【0030】
本実施の形態のアニールでは、設定値と実測値とがほぼ一致するのに対して、アニールなし、及び500℃、700℃のアニールを行ったサンプルでは、実測値のAA幅が設定値よりも細くなってしまっており、変換差がついてしまっていることが分かる。これは、アニール時、またはプラズマCVD成膜後のトランジスタ形成時等の高温工程時に凝縮CVD膜中から放出された水分により、シリコン基板が水蒸気酸化された結果として、AA幅が細くなってしまったのである。500℃で相対的にAA幅減少の程度が小さいのは、500℃では水の酸化力が低いためである。温度が高くなるにしたがって、AA幅が細くなり、700℃以上ではアニールを行わない場合に比べてもAA幅がさらに細くなり、高温で一気に水蒸気を放出させることで水蒸気酸化によるAA幅減少が大きくなることがわかる。
【0031】
以下に本凝縮CVD膜の水の放出特性(温度依存性)を示す。
【0032】
基本的に水(H2O)の放出Peakは350℃付近(膜中の空隙に物理吸着しているH2Oの放出に起因)と600℃付近(SiOHの形態で膜に結合しているH2Oの放出に起因)であり、300℃以上700℃未満のアニールを行うことで吸湿している水分をほぼ完全に除去することが可能である。この場合、一気に加熱を行うと凝縮CVD膜中の水分は本来の放出温度よりも高い温度で放出されるために、アクティブエリアの酸化等をひきおこす可能性が高くなる。図4に示すように、本凝縮CVD膜の場合、350℃付近で放出される水分が放出水の過半を占めているために、350℃の熱処理を採用している。
【0033】
この熱処理温度を700℃以上に高めるほど、本来の放出温度よりも高い温度で放出される水分によるアクティブエリアの酸化が、より起こりやすくなる。
【0034】
すなわち、本実施の形態のアニールを行うことにより、基板の酸化を伴うことなく凝縮CVD膜中の水分を抜き取ることができるので、微細なAAの形成が可能になる。このような効果は表1から明らかなように、AA幅が60nm以下になると非常に顕著になる。
【0035】
なお、本実施の形態では、埋め込み膜として凝縮CVD膜を用いた例を示したが、SOG(Spin On Glass)膜を用いる場合も効果は同様であり、本実施の形態と同様の300℃以上700℃未満の真空または不活性ガス雰囲気中でのアニールを行うことで、上述したような効果が得られる。
【0036】
(第2の実施の形態)
図5〜図8は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。本第2の実施の形態は、あらかじめ半導体基板にゲート酸化膜とゲート電極が形成されている場合の例である。あらかじめゲート電極を形成しておくことで、ゲート端部での電界集中等を抑制することが可能になるという利点がある反面、STI形成時にゲート酸化膜端部でのバーズビーク発生が問題になりやすい。本第2の実施の形態では、半導体基板にHDP−CVDシリコン酸化膜とSOG膜の一種である過水素化ポリシラザン膜とのハイブリッド埋め込みを行う。過水素化ポリシラザン膜はウエットエッチバックの過程で吸湿してしまうために、本第2の実施の形態では低温での熱処理を行う。
【0037】
まず図5に示すように、半導体基板201上にゲート酸化膜202を形成し、ゲート酸化膜202上にゲート電極となるPドープ多結晶シリコン膜203を形成し、Pドープ多結晶シリコン膜203上にCMPの研磨ストッパーとなるシリコン窒化膜204を形成する。
【0038】
次に、基板全面に反応性イオンエッチング(RIE)のマスクとなるCVDシリコン酸化膜(不図示)を形成し、さらにフォトレジスト膜(不図示)を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、RIEによりCVDシリコン酸化膜を加工してハードマスクを形成する。ここで、素子領域の最小加工幅は55nmである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【0039】
次に、CVDシリコン酸化膜のハードマスクを用いて、RIEによりシリコン窒化膜204、Pドープ多結晶シリコン膜203、ゲート酸化膜202、半導体基板201を順次加工して、半導体基板201にエッチング深さ200nmの溝を形成する。続いて弗酸蒸気によって、マスク材のCVDシリコン酸化膜を除去する。続いて、溝内面を熱酸化して膜厚4nmの熱酸化膜205を形成する。
【0040】
次に、基板全面にLPCVD法によりTEOS(Tetraethoxysilane)膜206を膜厚15nmで形成する。続いて、アニールを800℃で20分間施して、TEOS膜206を緻密化する。以上でSTIとなるアイソレーション溝207が形成された。
【0041】
次に、基板全面にポリシラザン膜208をスピンコーティング法により形成する。ポリシラザン膜の形成は以下のように行う。
【0042】
過水素化シラザン(パーハイドロシラザン)重合体[(SiH2NH)n]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により、基板表面に塗布する。液体の塗布であるために、高アスペクト比のアイソレーション溝207内部にもボイド(未充填)やシーム(継ぎ目状の未充填)を生じることなく、過水素化シラザン重合体が埋め込まれる。
【0043】
スピンコーティング法の条件は、例えば半導体基板201の回転速度1000rpm、回転時間30秒、過水素化シラザン重合体溶液の滴下量2cc等で、狙い塗布膜厚600nmである。
【0044】
過水素化シラザン重合体溶液を塗布した後、塗膜に対して所定の熱処理を行うことにより、低不純物濃度の過水素化ポリシラザン膜208に変化させる。まず、塗膜を形成した基板をホットプレート上で180℃に加熱し、不活性ガス雰囲気中で3分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態で、塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存している。
【0045】
次に280℃から320℃の水蒸気雰囲気中で塗膜を酸化して、膜中の不純物炭素や炭化水素を除去するとともに、膜中のSi−N結合の大部分をSi−O結合に転換する。この反応は典型的には以下に示すように進行する。
【0046】
SiH2NH+2O→SiO2+NH3
上記のような温度範囲で熱処理されたポリシラザン膜は低密度なシリコン酸化膜となる。このシリコン酸化膜は、溝幅に依らずほぼ一様なウエットエッチングレートを示すという性質がある。
【0047】
次にCMP技術により、シリコン窒化膜204をストッパーとして、ポリシラザン膜208及びTEOS膜206を研磨して、アイソレーション溝207内部にのみ残存せしめる。
【0048】
次に、200:1の希薄弗酸水溶液を用いて、ポリシラザン膜208をエッチバックする。既に述べたように、このときポリシラザン膜208はアイソレーション溝幅に依らず、ほぼ等速にエッチバックされるが、ポリシラザン膜は非常に低密度の膜であるため、ウエットエッチングの過程で吸湿して水を含んだ膜に変質する。SIMSによって吸湿した水の量を見積もった結果、1×1021cm−3の水分がポリシラザン膜中に含まれるようになったことがわかった。
【0049】
次に、吸湿した水を脱水するためのアニールを行う。アニール手順は以下のような2Step処理である。アニールチャンバーはバッチ式の炉であり、200℃(巻き込み酸素の影響を防ぐために300℃未満で被処理基板をロードできるようにしている)に設定され窒素パージされた炉内に、石英ボートに積載された該基板を導入する。次に、200℃の窒素雰囲気中で10分間パージして、炉内に入った巻き込み酸素をパージアウトする。窒素流量は、炉内雰囲気の完全置換が10分間で2回以上行える流量とする。本実施の形態の場合、炉の体積は100Lであったので、窒素流量は20SLMとした(置換回数は10分間で3.91回)。次に窒素流量を保って、炉内を昇温速度10℃/minで20分をかけて400℃まで昇温し、400℃で30分間保持して第1番目のアニール(熱処理)のステップを行う。以上の低温での熱処理過程で、ポリシラザン中に吸収あるいは吸着していた水分は膜中から放出され、速やかに炉外に排出された。
【0050】
次に、同一のチャンバー内で連続的に、あるいは真空中で上記ポリシラザン膜を塗布した基板を搬送可能な別のアニールチャンバー内で、該基板を昇温速度50℃/minで800℃まで昇温し、15分間熱処理する2番目のアニール(熱処理)のステップを行った後、25℃/minで200℃まで降温し、炉内から基板を取り出した。以上のアニール処理により、ポリシラザン膜208中の水分が離脱するとともに、ポリシラザン膜208が約12%の膜収縮を起こすことによって緻密化された。このように緻密化されたポリシラザン膜208は、後工程でのウエット処理等に対して十分な耐性を示すとともに、吸湿をほとんど起こさない膜へと変質したことになる。
【0051】
次に、図6に示すように、ポリシラザン膜208上にHDP−CVDシリコン酸化膜209を形成し、ポリシラザン膜208をウエットエッチバックすることによって生じた空隙部を完全に埋め込む。
【0052】
またリファレンスとして、ウエットエッチバック後、ポリシラザン膜に通常の拡散炉で800℃の窒素アニールを15分間施してから、ポリシラザン膜上にHDP−CVDシリコン酸化膜を形成したサンプル、及びアニールを一切行わないで、HDP−CVDシリコン酸化膜を形成したサンプルを作成した。ここで、窒素アニールでの炉内へのロード温度は700℃、またHDP−CVDシリコン酸化膜の成膜温度は約650℃である。
【0053】
次に、シリコン窒化膜204をストッパーとして、再度CMPを行い、HDP−CVDシリコン酸化膜209をアイソレーション溝207内にのみ残存せしめる。
【0054】
次に、図7に示すように、ホット燐酸中でシリコン窒化膜204を除去する。次に、反応性イオンエッチング技術によりHDP−CVDシリコン酸化膜209の高さを調整することによりSTI部が形成される。
【0055】
続いて、図8に示すように、インターポリ絶縁膜[IPD膜]であるONO膜210をLPCVD法により形成し、コントロールゲートとなる、Pドープ多結晶シリコン膜211を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により加工してゲート電極を形成する。さらに、層間絶縁膜212、213、214、多層配線215、216を形成してフラッシュメモリが製造される。
【0056】
本実施の形態で作成されたサンプルのゲート酸化膜202のEOT(Equivalent Oxide Thickness)をマスク設計上のAA幅毎に表2に示す。
【表2】
【0057】
表2から分かるように、各条件とも、AA幅が100nm以上では明確な差異は見られないが、AA幅が60nm以下では、本実施の形態以外の方法では、EOTが本実施の形態の方法に比べて厚くなっていることが分かる。このときのゲートの断面をTEMで調べた結果、本実施の形態以外の方法では、バーズビーク酸化がゲート電極の両端から侵入することによってゲート酸化膜が厚くなっていること、及びAA領域自体が酸化されて幅が狭くなっていることが分かる。EOTには、
【数1】
【0058】
の関係が成り立つので、幅Wが減少し、膜厚Tが増大したことにより、EOTが低下したことがわかる。
【0059】
これは、ポリシラザン膜から放出された水分による水蒸気酸化が原因である。水蒸気酸化のレートは温度に対して指数関数的に増大するが、400℃付近ではほとんどシリコンの酸化レートがない。従って、本実施の形態のように低温でのアニール工程で水分を放出させてから、不活性ガス雰囲気中で昇温すれば、シリコン基板の水蒸気酸化はおこりえないが、吸湿したポリシラザン膜を直接高温の炉に導入して一気に昇温する場合、あるいはHDP−CVDチャンバーでプラズマによって瞬間的(通常数秒程度)に昇温する場合には、昇温によって放出された水分の一部がシリコン基板を酸化してしまうのである。
【0060】
上記3条件について、104回のWrite/Erase Cycleを繰り返した後のVthの変動を表3に示す
【表3】
【0061】
本実施の形態では1.5V程度の変動しか見られないのに対して、他の水準では3V以上の変動が起こっていることが分かる。これは、実際のフラッシュメモリの動作上はデータ保持が困難になり、不揮発性を維持できなくなっていることを意味する。すなわち、本実施の形態を適用することで、ポリシラザン膜を用いた狭いSTI部のボイドレス埋め込みと、ゲート酸化膜の信頼性確保の両立が実現できることが分かる。
【0062】
なお、本実施の形態では、埋め込み膜としてHDP−CVDシリコン酸化膜とポリシラザン膜とを用いた例を示したが、ポリシラザン膜単層埋め込みの場合でも同様の効果が得られる。また、ポリシラザン膜の代わりに、他のSOG膜あるいはO3/TEOS膜、あるいは第1の実施の形態と同様にSiH4/H2O2を用いて形成される凝縮CVD膜を用いることも可能である。ライナー酸化膜としてTEOS膜の代わりにHTO膜を用いることも可能である。また、ポリシラザン膜として600℃程度の高温の水蒸気雰囲気での処理を行い、膜中のNを除去して、シリコン酸化膜に変えた場合についても同様の効果が得られる。
【0063】
なお、本実施の形態としては本実施例記載のアニール条件に限定されるものではなく、アニールチャンバー内への被処理基板の搬送と雰囲気の置換を300℃未満の温度で行い、一番目のステップのアニールを300℃以上700℃未満の真空または不活性ガス雰囲気中で行い、かつ連続的に、二番目のステップのアニールを700℃以上の真空または不活性ガス雰囲気中で行うことで、上述の例と同等の効果が得られる。
【0064】
本実施例の効果の適用範囲をより明確にするために以下の実験を行った。
【0065】
上記電気特性を評価した試料と同じ構造のSampleを評価し、以下の表4に示すような熱処理をRTPを用いて行い、熱処理終了後に弗酸系のウエットエッチングでSTI中の埋め込み膜を全剥してから、寸法SEMでAA幅を測定した。但しRTAを二回行う場合は二回のRTA間での吸湿がおこらないように、RTA処理は連続的に行うこととした。各RTAの処理時間は5分である。
【表4】
【0066】
その結果を図9に示す。
【0067】
図9は表4に示す1stRTA温度に対してAA幅をプロットしたもので、AA幅が大きいほど放出水分による酸化を受けていないことを示す。なお、RTAは拡散炉よりも昇温速度が大きく、Single StepのRTA温度またはSequentialの1stRTA温度が700℃以上の場合は、拡散炉にて同じ温度のアニール処理を行った場合に比べて、H2O放出による酸化が起こりやすくなる。
【0068】
図9より以下の傾向がわかる。
【0069】
(1)Single Stepの場合、RTA温度が300℃以下でAA幅減少が見られる。これはHDP−CVD工程でのH2O放出による酸化起因と思われる。
【0070】
(2)Single Stepの場合にはRTA温度が500℃以上でRTA温度とともにAA幅が減少する傾向が見られるが特に700℃以上でAA幅の減少が大きい。これはRTA工程中、及びHDP−CVD工程でのポリシラザンからの放出水による酸化及び起因と思われる。
【0071】
(3)Sequential(異なる温度で2回RTAを行う)の場合、全条件でSingle StepよりもAA幅の減少の改善が見られる。これは800℃の2ndRTAでH2Oを放出しきった結果として、HDP−CVD工程でのポリシラザンからの放出水による酸化がなくなったためと考えられる。
【0072】
以上の実験結果からは、300℃以上700℃未満の熱処理、さらに好ましくは650℃以下が放出水による酸化抑制に効果的であり、更に最初の熱処理よりも高温の700℃以上の熱処理さらに好ましくは800℃以上の熱処理を追加することで後工程での放出水による酸化抑制効果が高まることがわかる。
【0073】
(第3の実施の形態)
図5〜図8、及び図10は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。本第3の実施の形態も、あらかじめ半導体基板にゲート酸化膜とゲート電極が形成されている場合の例である。本第3の実施の形態は、基本的に第2の実施の形態と同じであるが、過水素化ポリシラザン膜がゲート電極加工後のダメージに伴い吸湿した水分を除去するために、低温での熱処理を行う。
【0074】
第2の実施の形態と同様に、まず図5に示すように、半導体基板201上にゲート酸化膜202を形成し、ゲート酸化膜202上にゲート電極となるPドープ多結晶シリコン膜203を形成し、Pドープ多結晶シリコン膜203上にCMPの研磨ストッパーとなるシリコン窒化膜204を形成する。
【0075】
次に、基板全面に反応性イオンエッチング(RIE)のマスクとなるCVDシリコン酸化膜(不図示)を形成し、さらにフォトレジスト膜(不図示)を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、RIEによりシリコン酸化膜を加工してハードマスクを形成する。ここで、素子領域の最小加工幅は55nmである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【0076】
次に、CVDシリコン酸化膜のハードマスクを用いて、RIEによりシリコン窒化膜204、Pドープ多結晶シリコン膜203、ゲート酸化膜202、半導体基板201を順次加工して、半導体基板201にエッチング深さ200nmの溝を形成する。続いて弗酸蒸気によって、マスク材のCVDシリコン酸化膜を除去する。続いて、溝内面を熱酸化して膜厚4nmの熱酸化膜205を形成する。
【0077】
次に、基板全面にLPCVD法によりTEOS膜206を膜厚15nmで形成する。続いて、アニールを800℃で20分間施して、TEOS膜206を緻密化する。以上でSTIとなるアイソレーション溝207が形成された。次に、基板全面にポリシラザン膜208をスピンコーティング法により形成する。
【0078】
次にCMP技術により、シリコン窒化膜204をストッパーとして、ポリシラザン膜208及びTEOS膜206を研磨して、アイソレーション溝207内部にのみ残存せしめる。
【0079】
次に、200:1の希薄弗酸水溶液を用いて、ポリシラザン膜208をエッチバックし、第2の実施の形態と同様に吸湿した水を脱水するためのアニールを行い、ポリシラザン膜208中の水分が離脱するとともに、ポリシラザン膜208が約12%の膜収縮を起こすことによって緻密化された。このように緻密化されたポリシラザン膜208は、後工程でのウエット処理等に対して十分な耐性を示すとともに、吸湿をほとんど起こさない膜へと変質したことになる。
【0080】
次に、図6に示すように、ポリシラザン膜208上にHDP−CVDシリコン酸化膜209を形成し、ポリシラザン膜208をウエットエッチバックすることによって生じた空隙部を完全に埋め込む。
【0081】
次に、シリコン窒化膜204をストッパーとして、再度CMPを行い、HDP−CVDシリコン酸化膜209をアイソレーション溝207内にのみ残存せしめる。
【0082】
次に、図7に示すように、ホット燐酸中でシリコン窒化膜204を除去する。次に、反応性イオンエッチング技術によりHDP−CVDシリコン酸化膜209の高さを調整することによりSTI部が形成される。
【0083】
続いて、図8の(a)(b)に示すように、インターポリ絶縁膜[IPD膜]であるONO膜210をLPCVD法により形成し、コントロールゲートとなる、Pドープ多結晶シリコン膜211を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により加工してゲート電極を形成する。なお、図8の(a)はSTI部の断面図であり、図8の(b)はAA部の断面図である。
【0084】
しかし、ゲート電極加工時のオーバーエッチングによりSTI部は大きく陥没し、HDP−CVDシリコン酸化膜209は除去されてしまい、反応性イオンエッチングダメージの入ったポリシラザン膜208の表面が露出することになる。エッチング後には、堆積物を除去するためにアッシング及び希釈弗酸水溶液でのエッチングを行う。本工程で、加工ダメージの入ったポリシラザン膜208上部が吸湿しやすくなるので、この状態で500℃窒素中10分間の熱処理を行う。
【0085】
上記熱処理の目的を図11を用いて説明する。図11は、250℃、400℃、500℃で各10分間温度を一定に保持してTDS(Thermal Desorption Spectroscopy)を評価している。図11より吸着水に起因する放出水分は500℃以下で消滅すること、複数のH2Oの放出ピークは存在するものの、それぞれのピークでのH2Oは10分以内で放出しきる(TDSのピークの右側が垂直になっているのは同一温度で保持している間にH2Oが出きったため)ことが分かる。図11に示すように、ポリシラザンの吸湿した水分の殆どは500℃で除去可能であるため、本熱処理により、ゲート電極加工に伴う吸着水分を、バーズビーク酸化を引き起こさない低温で除去できることになる。なお、500℃以上での水の放出のピーク位置は図より650℃程度であり、この温度よりも高温側、例えば700℃で急激な熱処理を行うと、急激な水の放出に伴うバーズビーク酸化がおこりやすくなるという問題が生じる。
【0086】
さらに、図10に示すように、層間絶縁膜212、213、214、多層配線215、216を形成してフラッシュメモリが製造される。
【0087】
本実施の形態で作成されたサンプルのゲート酸化膜202のEOT(Equivalent Oxide Thickness)をマスク設計上のAA幅毎に表5に示す。
【表5】
【0088】
表5から、第2の実施の形態と同等の特性が得られることがわかる。
【0089】
上記3条件について、104回のWrite/Erase Cycleを繰り返した後のVthの変動を表6に示す
【表6】
【0090】
本第3の実施の形態では、第2の実施の形態の1.5V程度の変動に対して、さらに0.23Vの改善が見られており、これは水蒸気酸化によるトンネル酸化膜の劣化が緩和されたためと考えられる。すなわち、本第3の実施の形態を適用することで、ポリシラザン膜を用いた狭いSTI部のボイドレス埋め込みと、ゲート酸化膜の信頼性確保の両立が実現でき、信頼性をさらに改善できることが分かる。
【0091】
なお、本実施の形態では、埋め込み膜としてHDP−CVDシリコン酸化膜とポリシラザン膜とを用いた例を示したが、ポリシラザン膜単層埋め込みの場合でも同様の効果が得られる。また、ポリシラザン膜の代わりに、他のSOG膜あるいはO3/TEOS膜、あるいは第1の実施の形態と同様にSiH4/H2O2を用いて形成される凝縮CVD膜を用いることも可能である。ライナー酸化膜としてTEOS膜の代わりにHTO膜を用いることも可能である。また、ポリシラザン膜として600℃程度の高温の水蒸気雰囲気での処理を行い、膜中のNを除去して、シリコン酸化膜に変えた場合についても同様の効果が得られる。
【0092】
以上のように本発明の実施の形態は、半導体装置のシャロートレンチアイソレーション(STI)の埋め込み絶縁膜の一部、または全部としてSOG膜またはO3/TEOS膜やSiH4/H2O2膜等の凝縮CVD膜を埋め込む半導体装置の製造方法であり、該埋め込み絶縁膜をCMP技術によって平坦化し、エッチバックして高さ調整を行った後に、300℃以上700℃未満の不活性ガス雰囲気中または真空中で熱処理することにより、膜中に吸着されている水分の脱離を促進し、以降の高温工程、例えばアニール工程や高密度プラズマCVD工程での素子領域変換差の拡大、あるいは素子特性の悪化を抑制する。
【0093】
すなわち、埋め込み絶縁膜中に吸収または吸着している水分の放出による水蒸気酸化を引き起こすことなく、埋め込み絶縁膜中から水分を放出させることができる。したがって、水蒸気酸化によってAA幅に変換差が生じる問題を抑止することができる。また、STIの埋め込み絶縁膜には高温の緻密化アニールが必要であるが、本実施の形態のシーケンスを用いることによって、工程数の増大を招くことがない。さらに、脱水のためのアニールの後、連続的に高温アニールを行うことにより、アニール後に再度水が吸着することを抑止できる。
【0094】
また、埋め込み絶縁膜として用いるSOG膜あるいは凝縮CVD膜は、流動性を有し、狭いアイソレーション溝へも埋め込み可能であるため、STIの微細化が可能である。ゲート電極先作り構造は、ゲート酸化膜形成時の前処理の弗酸系のウエットエッチング時にSTI端部がエッチングされる問題がなくなるため、素子の微細化に有利である。その反面、ゲート電極があらかじめ形成されてしまっているために、STIの埋め込み絶縁膜に起因するバーズビーク酸化に弱いが、本実施の形態のアニールと併用することで、微細化しても良好な素子特性を得ることが可能になる。
【0095】
このように本発明の実施の形態によれば、STIに流動性を有する埋め込み絶縁膜を用いた時に起こる素子領域の変換差拡大、あるいはゲート先作り素子の信頼性劣化等の問題を克服することができるため、非常に微細なSTIをデバイス特性への影響を抑制して形成することが可能になり、半導体装置の一層の微細化による性能向上が可能になる。
【0096】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【0097】
【図1】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図2】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図4】本発明の第1の実施の形態に係る水の放出特性を示す図。
【図5】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図6】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図7】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図8】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図9】本発明の第2の実施の形態に係るRTA温度に対するAA幅を示す図。
【図10】本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図11】本発明の第3の実施の形態に係るTDS評価温度に対する放出水量を示すグラフ。
【符号の説明】
【0098】
101…半導体基板 102…熱酸化膜 103…シリコン窒化膜 104…熱酸化膜 105…アイソレーション溝 106…凝縮CVD膜 107…プラズマCVDシリコン酸化膜 108…トランジスタ 109、110、111、112、113…層間絶縁膜 114、115、116、117…多層配線 201…半導体基板 202…ゲート酸化膜 203…Pドープ多結晶シリコン膜 204…シリコン窒化膜 205…熱酸化膜 206…TEOS膜 207…アイソレーション溝 208…過水素化ポリシラザン膜 209…HDP−CVDシリコン酸化膜 210…ONO膜 211…Pドープ多結晶シリコン膜、212、213、214…層間絶縁膜 215、216…多層配線
【技術分野】
【0001】
本発明は、シャロートレンチアイソレーション(Shallow Trench Isolation:STI)を用いる半導体装置の製造方法に関する。
【背景技術】
【0002】
LSIの微細化は、高集積化による素子の性能向上(動作速度向上及び低消費電力化)及び製造コストの抑制を目的として進められており、既に最小加工寸法90nmのデバイスの量産が始まっている。今後も引き続き最小加工寸法65nm、45nm、32nmと微細化が着実に進んでいくことが予測されている。
【0003】
一方、このような急激な素子の微細化には多くの克服しなければならない問題がある。トランジスタを形成するFEOL(フロントエンドオブライン)開発段階では、ゲート絶縁膜の薄膜化、ゲート電極の低抵抗化、極薄拡散層の形成等多くの課題があるが、素子間絶縁領域であるシャロートレンチアイソレーション(STI)領域の縮小も大きな課題の一つである。
【0004】
なぜなら、STI幅は通常最小加工寸法と同等に微細化されるが、最小加工寸法45nmや32nmの世代では、従来STI埋め込みに用いられてきた高密度プラズマCVDシリコン酸化膜の埋め込みが困難になるからである。HDP(High Density Plasma enhanced)−CVD膜は、堆積とエッチングとの比率を制御することで異方性埋め込みを実現しており、また、高温のプラズマ中で成膜されることによる良好な膜質から、STIの埋め込みに用いられてきた。
【0005】
しかし、45nm程度まで微細化が進むと、STI上部が堆積膜で瞬時に塞がってしまうために、十分な膜厚をSTI底部に形成することが困難になる。また、素子の微細化が進むと素子領域端部のSTI形状の制御が困難になるという問題がでてきている。その理由は以下である。これまでは、素子領域上に形成されるCMPストッパーとなるシリコン窒化膜を適宜プルバックしておくことにより、STIの最終形状では素子領域端のSTIが基板表面よりも落ち込まないようにする技術が用いられてきた。しかし、素子領域の幅自体が45nm程度まで微細化されると、シリコン窒化膜のプルバックを行うことで孤立の素子領域のシリコン窒化膜の幅が狭くなりすぎるため、本来のCMPのストッパーとしての用をなさなくなる。従って、上述のシリコン窒化膜のプルバックの採用が困難になるという問題があるからである。
【0006】
そこで、ゲート絶縁膜とゲート電極とをあらかじめ形成しておいてから、STIのアイソレーション溝を形成し、絶縁膜を埋め込んでSTIを形成するゲート先作りが有望になるが、この場合、さらにSTIの埋め込みアスペクト比が大きくなってしまうという問題があった。現在、標準的なSTIへの絶縁膜埋め込み技術として用いられている高密度プラズマ(High Density Plasma enhanced:HDP)CVDで形成されたシリコン酸化膜による埋め込みにとって、0.1ミクロン世代以下のSTI埋め込みでは、前述のアスペクト比が3以上に達するために、ボイド(未充填)を生成しない埋め込みは非常に困難なものになる。
【0007】
特許文献1には、STIに関し、HD−PECVD(High Density−Plasma Enhanced CVD)により第1の酸化膜が溝に完全に充填され、CMP後にスピン・コート法により第2の酸化シリコン膜が形成され、900℃〜950℃のドライO2雰囲気で熱処理が施され、この熱処理により酸化シリコン膜が緻密化されると共に十分な脱水とR基の遊離とが行われる技術が開示されている。
【0008】
特許文献2には、STI構造に関し、STI溝にポリシラザンを埋め込み、CMPによりポリシラザン膜を選択的に除去し、2段階のBOX酸化によりポリシラザン膜をSiO2膜に変換し、酸化性雰囲気又は不活性ガス雰囲気中で、例えば900℃程度で30分程度の熱処理を行い、熱処理によりSiO2膜に残留しているNH3やH2Oが放出されてSiO2が緻密化する技術が開示されている。
【0009】
特許文献3には、STI構造に関し、ポリシラザンをSTI溝に埋め込み、酸化性雰囲気、又は窒素等の不活性ガス雰囲気で850℃程度の窒素雰囲気で30分程度熱処理を行い、ポリシラザン膜から変換されたSiO2膜に残留しているNH3やH2Oを放出させてSiO2膜の緻密化処理を行う技術が開示されている。
【特許文献1】特開2001−267411号公報
【特許文献2】特開2004−179614号公報
【特許文献3】特開2005−166700号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明の目的は、半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明の一形態の半導体装置の製造方法は、半導体基板にアイソレーション溝を形成する工程と、前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜を埋め込む工程と、300℃以上700℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、を含む。
【発明の効果】
【0012】
本発明によれば、半導体装置の微細化に伴う性能向上を図る半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【0013】
(第1の実施の形態)
図1〜図3は、本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図である。本第1の実施の形態は、初めに半導体基板にSTIを形成する場合の例である。
【0014】
微細化の進んだSTIへの絶縁膜埋め込み技術としては、スピンコーティング法で形成するSOG膜、あるいはO3/TEOS等の流動性のある膜で埋め込みを行う技術、あるいは実績のあるHDP−CVDシリコン酸化膜と前述の流動性のある膜とを組み合わせて埋め込む技術が有望になると考えられており、多くの機関で精力的な検討が行われている。
【0015】
特に、流動性を有する膜でSTIのアイソレーション溝を底上げして、STI上部に従来から用いられてきたHDP−CVDシリコン酸化膜を埋め込む技術は、トランジスタ近傍に従来と同じ膜質で同じ加工耐性を有する膜を埋め込むという点で、従来のプロセスインテグレーションの大幅な変更を伴わない技術として有望視されている。
【0016】
ところが、SOG膜、あるいはO3/TEOS膜のような成膜過程で流動する絶縁膜をSTIに埋め込んだ場合、以下のような問題点があることが判明した。これらの流動性のある膜は成膜プロセス起因で膜中に多くの水分やOH基を含んでいる。また、これらの膜の膜密度自体が低いので、成膜直後にはあまり水分を含んでいなくても、その膜が置かれている環境の雰囲気中の水分を吸湿して、膜中に多くの水分を含んでしまう傾向にある。
【0017】
このような吸着水分は、後工程の高温工程、例えば高温のアニール工程や高密度プラズマCVD中に放出され、水蒸気酸化を引き起こす。水蒸気酸化はシリコン酸化膜中の酸化種の拡散速度が速いため、素子領域が酸化されて細くなってしまう変換差拡大の問題、また、特にゲート先作り構造においてSTI形成時に、ゲート酸化膜にバーズビーク酸化が起こってしまい、ゲート酸化膜の膜厚が増大してしまう問題、あるいはゲート酸化膜の増大によって素子の信頼性が劣化する等の問題があった。
【0018】
本第1の実施の形態では、半導体基板に高い流動性を有するSiH4/H2O2による凝縮CVD(Chemical Vapor Deposition)膜を埋め込んだ後に、真空中での低温アニールを行ってから、連続的にプラズマCVDシリコン酸化膜を埋め込んでSTIを形成する方法について示す。
【0019】
まず図1に示すように、半導体基板101上に熱酸化膜102を膜厚5nmで形成し、熱酸化膜102上にCMPの研磨ストッパーとなるシリコン窒化膜103を膜厚150nm形成する。
【0020】
次に、基板全面に反応性イオンエッチング(RIE)のマスクとなるCVDシリコン酸化膜(不図示)を形成し、さらにフォトレジスト膜(不図示)を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、RIEによりCVDシリコン酸化膜を加工してハードマスクを形成する。ここで、AA(Active Area)部の最小加工寸法は45nmである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【0021】
次に、CVDシリコン酸化膜のハードマスクを用いて、RIEによりシリコン窒化膜103、熱酸化膜102、半導体基板101を順次加工して、半導体基板101にエッチング深さ300nmの溝を形成する。続いて弗酸蒸気によって、マスク材のCVDシリコン酸化膜を選択除去する。次に、熱燐酸中でシリコン窒化膜103を5nm程度エッチングして後退させる。続いて、溝内面を熱酸化して膜厚4nmの熱酸化膜104を形成する。以上でシャロートレンチアイソレーション(STI)のためのアイソレーション溝105が形成された。
【0022】
次に、基板全面に凝縮CVD膜106を形成する。本実施の形態で使用する製造装置は、凝縮CVDチャンバー、アニールチャンバー、及びプラズマCVDチャンバーを有するクラスターツールであり、各チャンバー間では基板を真空のトランスファーチャンバーを介して大気解放することなく搬送することが可能である。
【0023】
凝縮CVD膜106の成膜条件は、成膜圧力が200Pa、成膜温度が5℃である。凝縮CVDの反応は以下のようなものである。CVDチャンバー内の温度制御プレート上で5℃に冷却された基板上にSiH4及びH2O2を導入することにより、以下の反応に示される高い流動性を有する中間体が形成される。
【0024】
SiH4+H2O2→SiH3(OH)+H2O
2SiH3(OH)→SiH3−O−SiH3+H2O
SiH3−O−SiH3+H2O2→SiH3−O−SiH2(OH)+H2O
SiH3−O−SiH2(OH)+SiH3(OH)→
SiH3−O−SiH3−O−SiH3+H2O
凝縮CVD膜106を用いることで、図1に示すように、アイソレーション溝105をボイド(未充填)なく埋め込むことができる。
【0025】
以上の反応機構からわかるように、本反応では脱水縮合に伴い水分が生成されていくうえで、凝縮CVD膜106は低温で成膜された低密度な膜であるために、膜中に多量の水分(〜1E21cm−3)が吸着される。また、膜中に残存するOH基(シラノール基)も、600℃以上の高温では容易に脱水縮合反応に基づき水分を放出するため、凝縮CVD膜106に対して熱処理を行うと膜中から水蒸気が放出されることになる。後述するように、膜中から放出される水蒸気は半導体基板101近傍に供給される酸化種であるために、基板の酸化によるAAの変換差拡大を引き起こすことになる。
【0026】
次に、300℃未満の温度のアニールチャンバー中に前記基板を搬送した後、膜の脱水と緻密化を目的として、アニールチャンバー内のホットプレートでアニールを行う。アニール条件を以下に示す。アニールは350℃に設定されたホットプレート上で行う。アニール雰囲気は真空であり、ターボモリキュラーポンプによりチャンバー圧力は1Pa以下に保たれる。アニール時間は5分間である。なお、Referenceとして、アニールを行わないサンプル、及び500℃、700℃の真空アニールをやはり5分間行ったサンプルを作成した。上記500℃、700℃の真空アニールでは500℃、700℃に制御されたホットプレート上に被処理基板を載せる方式を用いるので、被処理基板はアニール温度まで10秒程度で一気に昇温される。次に、プラズマCVDチャンバーに基板を搬送し、図2に示すように、SiH4/O2で形成されるプラズマCVDシリコン酸化膜107でアイソレーション溝105を完全に埋め込んだ。プラズマCVDの成膜温度は350℃である。
【0027】
次にCMP技術により、シリコン窒化膜103をストッパーとして、プラズマCVDシリコン酸化膜107及び凝縮CVD膜106を研磨して、アイソレーション溝105内部にのみ残存せしめる。
【0028】
次に、ホット燐酸中でシリコン窒化膜103を除去し、図3に示すように、トランジスタ108、層間絶縁膜109、110、111、112、113、多層配線114、115、116、117を周知の手法により形成する。
【0029】
このときの各アニール条件に対するAA幅の設定値と実測値の関係を、表1に示す。
【表1】
【0030】
本実施の形態のアニールでは、設定値と実測値とがほぼ一致するのに対して、アニールなし、及び500℃、700℃のアニールを行ったサンプルでは、実測値のAA幅が設定値よりも細くなってしまっており、変換差がついてしまっていることが分かる。これは、アニール時、またはプラズマCVD成膜後のトランジスタ形成時等の高温工程時に凝縮CVD膜中から放出された水分により、シリコン基板が水蒸気酸化された結果として、AA幅が細くなってしまったのである。500℃で相対的にAA幅減少の程度が小さいのは、500℃では水の酸化力が低いためである。温度が高くなるにしたがって、AA幅が細くなり、700℃以上ではアニールを行わない場合に比べてもAA幅がさらに細くなり、高温で一気に水蒸気を放出させることで水蒸気酸化によるAA幅減少が大きくなることがわかる。
【0031】
以下に本凝縮CVD膜の水の放出特性(温度依存性)を示す。
【0032】
基本的に水(H2O)の放出Peakは350℃付近(膜中の空隙に物理吸着しているH2Oの放出に起因)と600℃付近(SiOHの形態で膜に結合しているH2Oの放出に起因)であり、300℃以上700℃未満のアニールを行うことで吸湿している水分をほぼ完全に除去することが可能である。この場合、一気に加熱を行うと凝縮CVD膜中の水分は本来の放出温度よりも高い温度で放出されるために、アクティブエリアの酸化等をひきおこす可能性が高くなる。図4に示すように、本凝縮CVD膜の場合、350℃付近で放出される水分が放出水の過半を占めているために、350℃の熱処理を採用している。
【0033】
この熱処理温度を700℃以上に高めるほど、本来の放出温度よりも高い温度で放出される水分によるアクティブエリアの酸化が、より起こりやすくなる。
【0034】
すなわち、本実施の形態のアニールを行うことにより、基板の酸化を伴うことなく凝縮CVD膜中の水分を抜き取ることができるので、微細なAAの形成が可能になる。このような効果は表1から明らかなように、AA幅が60nm以下になると非常に顕著になる。
【0035】
なお、本実施の形態では、埋め込み膜として凝縮CVD膜を用いた例を示したが、SOG(Spin On Glass)膜を用いる場合も効果は同様であり、本実施の形態と同様の300℃以上700℃未満の真空または不活性ガス雰囲気中でのアニールを行うことで、上述したような効果が得られる。
【0036】
(第2の実施の形態)
図5〜図8は、本発明の第2の実施の形態に係る半導体装置の製造工程を示す断面図である。本第2の実施の形態は、あらかじめ半導体基板にゲート酸化膜とゲート電極が形成されている場合の例である。あらかじめゲート電極を形成しておくことで、ゲート端部での電界集中等を抑制することが可能になるという利点がある反面、STI形成時にゲート酸化膜端部でのバーズビーク発生が問題になりやすい。本第2の実施の形態では、半導体基板にHDP−CVDシリコン酸化膜とSOG膜の一種である過水素化ポリシラザン膜とのハイブリッド埋め込みを行う。過水素化ポリシラザン膜はウエットエッチバックの過程で吸湿してしまうために、本第2の実施の形態では低温での熱処理を行う。
【0037】
まず図5に示すように、半導体基板201上にゲート酸化膜202を形成し、ゲート酸化膜202上にゲート電極となるPドープ多結晶シリコン膜203を形成し、Pドープ多結晶シリコン膜203上にCMPの研磨ストッパーとなるシリコン窒化膜204を形成する。
【0038】
次に、基板全面に反応性イオンエッチング(RIE)のマスクとなるCVDシリコン酸化膜(不図示)を形成し、さらにフォトレジスト膜(不図示)を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、RIEによりCVDシリコン酸化膜を加工してハードマスクを形成する。ここで、素子領域の最小加工幅は55nmである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【0039】
次に、CVDシリコン酸化膜のハードマスクを用いて、RIEによりシリコン窒化膜204、Pドープ多結晶シリコン膜203、ゲート酸化膜202、半導体基板201を順次加工して、半導体基板201にエッチング深さ200nmの溝を形成する。続いて弗酸蒸気によって、マスク材のCVDシリコン酸化膜を除去する。続いて、溝内面を熱酸化して膜厚4nmの熱酸化膜205を形成する。
【0040】
次に、基板全面にLPCVD法によりTEOS(Tetraethoxysilane)膜206を膜厚15nmで形成する。続いて、アニールを800℃で20分間施して、TEOS膜206を緻密化する。以上でSTIとなるアイソレーション溝207が形成された。
【0041】
次に、基板全面にポリシラザン膜208をスピンコーティング法により形成する。ポリシラザン膜の形成は以下のように行う。
【0042】
過水素化シラザン(パーハイドロシラザン)重合体[(SiH2NH)n]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により、基板表面に塗布する。液体の塗布であるために、高アスペクト比のアイソレーション溝207内部にもボイド(未充填)やシーム(継ぎ目状の未充填)を生じることなく、過水素化シラザン重合体が埋め込まれる。
【0043】
スピンコーティング法の条件は、例えば半導体基板201の回転速度1000rpm、回転時間30秒、過水素化シラザン重合体溶液の滴下量2cc等で、狙い塗布膜厚600nmである。
【0044】
過水素化シラザン重合体溶液を塗布した後、塗膜に対して所定の熱処理を行うことにより、低不純物濃度の過水素化ポリシラザン膜208に変化させる。まず、塗膜を形成した基板をホットプレート上で180℃に加熱し、不活性ガス雰囲気中で3分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態で、塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存している。
【0045】
次に280℃から320℃の水蒸気雰囲気中で塗膜を酸化して、膜中の不純物炭素や炭化水素を除去するとともに、膜中のSi−N結合の大部分をSi−O結合に転換する。この反応は典型的には以下に示すように進行する。
【0046】
SiH2NH+2O→SiO2+NH3
上記のような温度範囲で熱処理されたポリシラザン膜は低密度なシリコン酸化膜となる。このシリコン酸化膜は、溝幅に依らずほぼ一様なウエットエッチングレートを示すという性質がある。
【0047】
次にCMP技術により、シリコン窒化膜204をストッパーとして、ポリシラザン膜208及びTEOS膜206を研磨して、アイソレーション溝207内部にのみ残存せしめる。
【0048】
次に、200:1の希薄弗酸水溶液を用いて、ポリシラザン膜208をエッチバックする。既に述べたように、このときポリシラザン膜208はアイソレーション溝幅に依らず、ほぼ等速にエッチバックされるが、ポリシラザン膜は非常に低密度の膜であるため、ウエットエッチングの過程で吸湿して水を含んだ膜に変質する。SIMSによって吸湿した水の量を見積もった結果、1×1021cm−3の水分がポリシラザン膜中に含まれるようになったことがわかった。
【0049】
次に、吸湿した水を脱水するためのアニールを行う。アニール手順は以下のような2Step処理である。アニールチャンバーはバッチ式の炉であり、200℃(巻き込み酸素の影響を防ぐために300℃未満で被処理基板をロードできるようにしている)に設定され窒素パージされた炉内に、石英ボートに積載された該基板を導入する。次に、200℃の窒素雰囲気中で10分間パージして、炉内に入った巻き込み酸素をパージアウトする。窒素流量は、炉内雰囲気の完全置換が10分間で2回以上行える流量とする。本実施の形態の場合、炉の体積は100Lであったので、窒素流量は20SLMとした(置換回数は10分間で3.91回)。次に窒素流量を保って、炉内を昇温速度10℃/minで20分をかけて400℃まで昇温し、400℃で30分間保持して第1番目のアニール(熱処理)のステップを行う。以上の低温での熱処理過程で、ポリシラザン中に吸収あるいは吸着していた水分は膜中から放出され、速やかに炉外に排出された。
【0050】
次に、同一のチャンバー内で連続的に、あるいは真空中で上記ポリシラザン膜を塗布した基板を搬送可能な別のアニールチャンバー内で、該基板を昇温速度50℃/minで800℃まで昇温し、15分間熱処理する2番目のアニール(熱処理)のステップを行った後、25℃/minで200℃まで降温し、炉内から基板を取り出した。以上のアニール処理により、ポリシラザン膜208中の水分が離脱するとともに、ポリシラザン膜208が約12%の膜収縮を起こすことによって緻密化された。このように緻密化されたポリシラザン膜208は、後工程でのウエット処理等に対して十分な耐性を示すとともに、吸湿をほとんど起こさない膜へと変質したことになる。
【0051】
次に、図6に示すように、ポリシラザン膜208上にHDP−CVDシリコン酸化膜209を形成し、ポリシラザン膜208をウエットエッチバックすることによって生じた空隙部を完全に埋め込む。
【0052】
またリファレンスとして、ウエットエッチバック後、ポリシラザン膜に通常の拡散炉で800℃の窒素アニールを15分間施してから、ポリシラザン膜上にHDP−CVDシリコン酸化膜を形成したサンプル、及びアニールを一切行わないで、HDP−CVDシリコン酸化膜を形成したサンプルを作成した。ここで、窒素アニールでの炉内へのロード温度は700℃、またHDP−CVDシリコン酸化膜の成膜温度は約650℃である。
【0053】
次に、シリコン窒化膜204をストッパーとして、再度CMPを行い、HDP−CVDシリコン酸化膜209をアイソレーション溝207内にのみ残存せしめる。
【0054】
次に、図7に示すように、ホット燐酸中でシリコン窒化膜204を除去する。次に、反応性イオンエッチング技術によりHDP−CVDシリコン酸化膜209の高さを調整することによりSTI部が形成される。
【0055】
続いて、図8に示すように、インターポリ絶縁膜[IPD膜]であるONO膜210をLPCVD法により形成し、コントロールゲートとなる、Pドープ多結晶シリコン膜211を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により加工してゲート電極を形成する。さらに、層間絶縁膜212、213、214、多層配線215、216を形成してフラッシュメモリが製造される。
【0056】
本実施の形態で作成されたサンプルのゲート酸化膜202のEOT(Equivalent Oxide Thickness)をマスク設計上のAA幅毎に表2に示す。
【表2】
【0057】
表2から分かるように、各条件とも、AA幅が100nm以上では明確な差異は見られないが、AA幅が60nm以下では、本実施の形態以外の方法では、EOTが本実施の形態の方法に比べて厚くなっていることが分かる。このときのゲートの断面をTEMで調べた結果、本実施の形態以外の方法では、バーズビーク酸化がゲート電極の両端から侵入することによってゲート酸化膜が厚くなっていること、及びAA領域自体が酸化されて幅が狭くなっていることが分かる。EOTには、
【数1】
【0058】
の関係が成り立つので、幅Wが減少し、膜厚Tが増大したことにより、EOTが低下したことがわかる。
【0059】
これは、ポリシラザン膜から放出された水分による水蒸気酸化が原因である。水蒸気酸化のレートは温度に対して指数関数的に増大するが、400℃付近ではほとんどシリコンの酸化レートがない。従って、本実施の形態のように低温でのアニール工程で水分を放出させてから、不活性ガス雰囲気中で昇温すれば、シリコン基板の水蒸気酸化はおこりえないが、吸湿したポリシラザン膜を直接高温の炉に導入して一気に昇温する場合、あるいはHDP−CVDチャンバーでプラズマによって瞬間的(通常数秒程度)に昇温する場合には、昇温によって放出された水分の一部がシリコン基板を酸化してしまうのである。
【0060】
上記3条件について、104回のWrite/Erase Cycleを繰り返した後のVthの変動を表3に示す
【表3】
【0061】
本実施の形態では1.5V程度の変動しか見られないのに対して、他の水準では3V以上の変動が起こっていることが分かる。これは、実際のフラッシュメモリの動作上はデータ保持が困難になり、不揮発性を維持できなくなっていることを意味する。すなわち、本実施の形態を適用することで、ポリシラザン膜を用いた狭いSTI部のボイドレス埋め込みと、ゲート酸化膜の信頼性確保の両立が実現できることが分かる。
【0062】
なお、本実施の形態では、埋め込み膜としてHDP−CVDシリコン酸化膜とポリシラザン膜とを用いた例を示したが、ポリシラザン膜単層埋め込みの場合でも同様の効果が得られる。また、ポリシラザン膜の代わりに、他のSOG膜あるいはO3/TEOS膜、あるいは第1の実施の形態と同様にSiH4/H2O2を用いて形成される凝縮CVD膜を用いることも可能である。ライナー酸化膜としてTEOS膜の代わりにHTO膜を用いることも可能である。また、ポリシラザン膜として600℃程度の高温の水蒸気雰囲気での処理を行い、膜中のNを除去して、シリコン酸化膜に変えた場合についても同様の効果が得られる。
【0063】
なお、本実施の形態としては本実施例記載のアニール条件に限定されるものではなく、アニールチャンバー内への被処理基板の搬送と雰囲気の置換を300℃未満の温度で行い、一番目のステップのアニールを300℃以上700℃未満の真空または不活性ガス雰囲気中で行い、かつ連続的に、二番目のステップのアニールを700℃以上の真空または不活性ガス雰囲気中で行うことで、上述の例と同等の効果が得られる。
【0064】
本実施例の効果の適用範囲をより明確にするために以下の実験を行った。
【0065】
上記電気特性を評価した試料と同じ構造のSampleを評価し、以下の表4に示すような熱処理をRTPを用いて行い、熱処理終了後に弗酸系のウエットエッチングでSTI中の埋め込み膜を全剥してから、寸法SEMでAA幅を測定した。但しRTAを二回行う場合は二回のRTA間での吸湿がおこらないように、RTA処理は連続的に行うこととした。各RTAの処理時間は5分である。
【表4】
【0066】
その結果を図9に示す。
【0067】
図9は表4に示す1stRTA温度に対してAA幅をプロットしたもので、AA幅が大きいほど放出水分による酸化を受けていないことを示す。なお、RTAは拡散炉よりも昇温速度が大きく、Single StepのRTA温度またはSequentialの1stRTA温度が700℃以上の場合は、拡散炉にて同じ温度のアニール処理を行った場合に比べて、H2O放出による酸化が起こりやすくなる。
【0068】
図9より以下の傾向がわかる。
【0069】
(1)Single Stepの場合、RTA温度が300℃以下でAA幅減少が見られる。これはHDP−CVD工程でのH2O放出による酸化起因と思われる。
【0070】
(2)Single Stepの場合にはRTA温度が500℃以上でRTA温度とともにAA幅が減少する傾向が見られるが特に700℃以上でAA幅の減少が大きい。これはRTA工程中、及びHDP−CVD工程でのポリシラザンからの放出水による酸化及び起因と思われる。
【0071】
(3)Sequential(異なる温度で2回RTAを行う)の場合、全条件でSingle StepよりもAA幅の減少の改善が見られる。これは800℃の2ndRTAでH2Oを放出しきった結果として、HDP−CVD工程でのポリシラザンからの放出水による酸化がなくなったためと考えられる。
【0072】
以上の実験結果からは、300℃以上700℃未満の熱処理、さらに好ましくは650℃以下が放出水による酸化抑制に効果的であり、更に最初の熱処理よりも高温の700℃以上の熱処理さらに好ましくは800℃以上の熱処理を追加することで後工程での放出水による酸化抑制効果が高まることがわかる。
【0073】
(第3の実施の形態)
図5〜図8、及び図10は、本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図である。本第3の実施の形態も、あらかじめ半導体基板にゲート酸化膜とゲート電極が形成されている場合の例である。本第3の実施の形態は、基本的に第2の実施の形態と同じであるが、過水素化ポリシラザン膜がゲート電極加工後のダメージに伴い吸湿した水分を除去するために、低温での熱処理を行う。
【0074】
第2の実施の形態と同様に、まず図5に示すように、半導体基板201上にゲート酸化膜202を形成し、ゲート酸化膜202上にゲート電極となるPドープ多結晶シリコン膜203を形成し、Pドープ多結晶シリコン膜203上にCMPの研磨ストッパーとなるシリコン窒化膜204を形成する。
【0075】
次に、基板全面に反応性イオンエッチング(RIE)のマスクとなるCVDシリコン酸化膜(不図示)を形成し、さらにフォトレジスト膜(不図示)を塗布する。次に、通常のリソグラフィ技術によってフォトレジスト膜を加工し、加工されたフォトレジスト膜をマスクとして、RIEによりシリコン酸化膜を加工してハードマスクを形成する。ここで、素子領域の最小加工幅は55nmである。フォトレジスト膜はアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する。
【0076】
次に、CVDシリコン酸化膜のハードマスクを用いて、RIEによりシリコン窒化膜204、Pドープ多結晶シリコン膜203、ゲート酸化膜202、半導体基板201を順次加工して、半導体基板201にエッチング深さ200nmの溝を形成する。続いて弗酸蒸気によって、マスク材のCVDシリコン酸化膜を除去する。続いて、溝内面を熱酸化して膜厚4nmの熱酸化膜205を形成する。
【0077】
次に、基板全面にLPCVD法によりTEOS膜206を膜厚15nmで形成する。続いて、アニールを800℃で20分間施して、TEOS膜206を緻密化する。以上でSTIとなるアイソレーション溝207が形成された。次に、基板全面にポリシラザン膜208をスピンコーティング法により形成する。
【0078】
次にCMP技術により、シリコン窒化膜204をストッパーとして、ポリシラザン膜208及びTEOS膜206を研磨して、アイソレーション溝207内部にのみ残存せしめる。
【0079】
次に、200:1の希薄弗酸水溶液を用いて、ポリシラザン膜208をエッチバックし、第2の実施の形態と同様に吸湿した水を脱水するためのアニールを行い、ポリシラザン膜208中の水分が離脱するとともに、ポリシラザン膜208が約12%の膜収縮を起こすことによって緻密化された。このように緻密化されたポリシラザン膜208は、後工程でのウエット処理等に対して十分な耐性を示すとともに、吸湿をほとんど起こさない膜へと変質したことになる。
【0080】
次に、図6に示すように、ポリシラザン膜208上にHDP−CVDシリコン酸化膜209を形成し、ポリシラザン膜208をウエットエッチバックすることによって生じた空隙部を完全に埋め込む。
【0081】
次に、シリコン窒化膜204をストッパーとして、再度CMPを行い、HDP−CVDシリコン酸化膜209をアイソレーション溝207内にのみ残存せしめる。
【0082】
次に、図7に示すように、ホット燐酸中でシリコン窒化膜204を除去する。次に、反応性イオンエッチング技術によりHDP−CVDシリコン酸化膜209の高さを調整することによりSTI部が形成される。
【0083】
続いて、図8の(a)(b)に示すように、インターポリ絶縁膜[IPD膜]であるONO膜210をLPCVD法により形成し、コントロールゲートとなる、Pドープ多結晶シリコン膜211を形成し、公知のリソグラフィ技術及び反応性イオンエッチング技術により加工してゲート電極を形成する。なお、図8の(a)はSTI部の断面図であり、図8の(b)はAA部の断面図である。
【0084】
しかし、ゲート電極加工時のオーバーエッチングによりSTI部は大きく陥没し、HDP−CVDシリコン酸化膜209は除去されてしまい、反応性イオンエッチングダメージの入ったポリシラザン膜208の表面が露出することになる。エッチング後には、堆積物を除去するためにアッシング及び希釈弗酸水溶液でのエッチングを行う。本工程で、加工ダメージの入ったポリシラザン膜208上部が吸湿しやすくなるので、この状態で500℃窒素中10分間の熱処理を行う。
【0085】
上記熱処理の目的を図11を用いて説明する。図11は、250℃、400℃、500℃で各10分間温度を一定に保持してTDS(Thermal Desorption Spectroscopy)を評価している。図11より吸着水に起因する放出水分は500℃以下で消滅すること、複数のH2Oの放出ピークは存在するものの、それぞれのピークでのH2Oは10分以内で放出しきる(TDSのピークの右側が垂直になっているのは同一温度で保持している間にH2Oが出きったため)ことが分かる。図11に示すように、ポリシラザンの吸湿した水分の殆どは500℃で除去可能であるため、本熱処理により、ゲート電極加工に伴う吸着水分を、バーズビーク酸化を引き起こさない低温で除去できることになる。なお、500℃以上での水の放出のピーク位置は図より650℃程度であり、この温度よりも高温側、例えば700℃で急激な熱処理を行うと、急激な水の放出に伴うバーズビーク酸化がおこりやすくなるという問題が生じる。
【0086】
さらに、図10に示すように、層間絶縁膜212、213、214、多層配線215、216を形成してフラッシュメモリが製造される。
【0087】
本実施の形態で作成されたサンプルのゲート酸化膜202のEOT(Equivalent Oxide Thickness)をマスク設計上のAA幅毎に表5に示す。
【表5】
【0088】
表5から、第2の実施の形態と同等の特性が得られることがわかる。
【0089】
上記3条件について、104回のWrite/Erase Cycleを繰り返した後のVthの変動を表6に示す
【表6】
【0090】
本第3の実施の形態では、第2の実施の形態の1.5V程度の変動に対して、さらに0.23Vの改善が見られており、これは水蒸気酸化によるトンネル酸化膜の劣化が緩和されたためと考えられる。すなわち、本第3の実施の形態を適用することで、ポリシラザン膜を用いた狭いSTI部のボイドレス埋め込みと、ゲート酸化膜の信頼性確保の両立が実現でき、信頼性をさらに改善できることが分かる。
【0091】
なお、本実施の形態では、埋め込み膜としてHDP−CVDシリコン酸化膜とポリシラザン膜とを用いた例を示したが、ポリシラザン膜単層埋め込みの場合でも同様の効果が得られる。また、ポリシラザン膜の代わりに、他のSOG膜あるいはO3/TEOS膜、あるいは第1の実施の形態と同様にSiH4/H2O2を用いて形成される凝縮CVD膜を用いることも可能である。ライナー酸化膜としてTEOS膜の代わりにHTO膜を用いることも可能である。また、ポリシラザン膜として600℃程度の高温の水蒸気雰囲気での処理を行い、膜中のNを除去して、シリコン酸化膜に変えた場合についても同様の効果が得られる。
【0092】
以上のように本発明の実施の形態は、半導体装置のシャロートレンチアイソレーション(STI)の埋め込み絶縁膜の一部、または全部としてSOG膜またはO3/TEOS膜やSiH4/H2O2膜等の凝縮CVD膜を埋め込む半導体装置の製造方法であり、該埋め込み絶縁膜をCMP技術によって平坦化し、エッチバックして高さ調整を行った後に、300℃以上700℃未満の不活性ガス雰囲気中または真空中で熱処理することにより、膜中に吸着されている水分の脱離を促進し、以降の高温工程、例えばアニール工程や高密度プラズマCVD工程での素子領域変換差の拡大、あるいは素子特性の悪化を抑制する。
【0093】
すなわち、埋め込み絶縁膜中に吸収または吸着している水分の放出による水蒸気酸化を引き起こすことなく、埋め込み絶縁膜中から水分を放出させることができる。したがって、水蒸気酸化によってAA幅に変換差が生じる問題を抑止することができる。また、STIの埋め込み絶縁膜には高温の緻密化アニールが必要であるが、本実施の形態のシーケンスを用いることによって、工程数の増大を招くことがない。さらに、脱水のためのアニールの後、連続的に高温アニールを行うことにより、アニール後に再度水が吸着することを抑止できる。
【0094】
また、埋め込み絶縁膜として用いるSOG膜あるいは凝縮CVD膜は、流動性を有し、狭いアイソレーション溝へも埋め込み可能であるため、STIの微細化が可能である。ゲート電極先作り構造は、ゲート酸化膜形成時の前処理の弗酸系のウエットエッチング時にSTI端部がエッチングされる問題がなくなるため、素子の微細化に有利である。その反面、ゲート電極があらかじめ形成されてしまっているために、STIの埋め込み絶縁膜に起因するバーズビーク酸化に弱いが、本実施の形態のアニールと併用することで、微細化しても良好な素子特性を得ることが可能になる。
【0095】
このように本発明の実施の形態によれば、STIに流動性を有する埋め込み絶縁膜を用いた時に起こる素子領域の変換差拡大、あるいはゲート先作り素子の信頼性劣化等の問題を克服することができるため、非常に微細なSTIをデバイス特性への影響を抑制して形成することが可能になり、半導体装置の一層の微細化による性能向上が可能になる。
【0096】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【0097】
【図1】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図2】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図3】本発明の第1の実施の形態に係る半導体装置の製造工程を示す断面図。
【図4】本発明の第1の実施の形態に係る水の放出特性を示す図。
【図5】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図6】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図7】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図8】本発明の第2及び第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図9】本発明の第2の実施の形態に係るRTA温度に対するAA幅を示す図。
【図10】本発明の第3の実施の形態に係る半導体装置の製造工程を示す断面図。
【図11】本発明の第3の実施の形態に係るTDS評価温度に対する放出水量を示すグラフ。
【符号の説明】
【0098】
101…半導体基板 102…熱酸化膜 103…シリコン窒化膜 104…熱酸化膜 105…アイソレーション溝 106…凝縮CVD膜 107…プラズマCVDシリコン酸化膜 108…トランジスタ 109、110、111、112、113…層間絶縁膜 114、115、116、117…多層配線 201…半導体基板 202…ゲート酸化膜 203…Pドープ多結晶シリコン膜 204…シリコン窒化膜 205…熱酸化膜 206…TEOS膜 207…アイソレーション溝 208…過水素化ポリシラザン膜 209…HDP−CVDシリコン酸化膜 210…ONO膜 211…Pドープ多結晶シリコン膜、212、213、214…層間絶縁膜 215、216…多層配線
【特許請求の範囲】
【請求項1】
半導体基板にアイソレーション溝を形成する工程と、
前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜を埋め込む工程と、
300℃以上700℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記アニールを行う工程の後、連続的に、700℃以上の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記アニールを行う工程は、
300℃未満で真空パージまたは不活性ガスパージされたアニールチャンバー内に導入後300℃以上700℃未満の所定温度まで昇温し、前記所定温度でアニールを所定時間行う過程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記埋め込み絶縁膜は、水分を含む、あるいは水分を吸着したSOG膜または凝縮CVD膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記半導体基板に、あらかじめゲート絶縁膜及びゲート電極が形成されていることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項1】
半導体基板にアイソレーション溝を形成する工程と、
前記アイソレーション溝中に単一または複数の絶縁膜からなる埋め込み絶縁膜を埋め込む工程と、
300℃以上700℃未満の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記アニールを行う工程の後、連続的に、700℃以上の真空または不活性ガス雰囲気中で前記埋め込み絶縁膜に対してアニールを行う工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記アニールを行う工程は、
300℃未満で真空パージまたは不活性ガスパージされたアニールチャンバー内に導入後300℃以上700℃未満の所定温度まで昇温し、前記所定温度でアニールを所定時間行う過程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項4】
前記埋め込み絶縁膜は、水分を含む、あるいは水分を吸着したSOG膜または凝縮CVD膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記半導体基板に、あらかじめゲート絶縁膜及びゲート電極が形成されていることを特徴とする請求項1に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−221058(P2007−221058A)
【公開日】平成19年8月30日(2007.8.30)
【国際特許分類】
【出願番号】特願2006−42703(P2006−42703)
【出願日】平成18年2月20日(2006.2.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年8月30日(2007.8.30)
【国際特許分類】
【出願日】平成18年2月20日(2006.2.20)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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