電気光学装置の製造方法、電気光学装置および電子機器
【課題】保持容量の単位面積当たりの容量値を高めるための構成を利用して、ゲート絶縁
層の下層側に形成された下層側導電層への電気的な接続を効率よく行うことのできる電気
光学装置の製造方法、電気光学装置、およびこの電気光学装置を備えた電子機器を提供す
ること。
【解決手段】液晶装置の素子基板１０を構成するにあたって、ゲート絶縁層４の厚い下層
側ゲート絶縁層４ａを形成した後、ドライエッチングにより下電極３ｃと重なる部分およ
び下層側導電層層接続用コンタクトホール８９の形成領域の下層側ゲート絶縁層４ａを除
去する。次に、薄い上層側ゲート絶縁層４ｂを形成し、この上層側ゲート絶縁層４ｂを保
持容量１ｈの誘電体層４ｃとして用いる。
層の下層側に形成された下層側導電層への電気的な接続を効率よく行うことのできる電気
光学装置の製造方法、電気光学装置、およびこの電気光学装置を備えた電子機器を提供す
ること。
【解決手段】液晶装置の素子基板１０を構成するにあたって、ゲート絶縁層４の厚い下層
側ゲート絶縁層４ａを形成した後、ドライエッチングにより下電極３ｃと重なる部分およ
び下層側導電層層接続用コンタクトホール８９の形成領域の下層側ゲート絶縁層４ａを除
去する。次に、薄い上層側ゲート絶縁層４ｂを形成し、この上層側ゲート絶縁層４ｂを保
持容量１ｈの誘電体層４ｃとして用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子基板上に薄膜トランジスタおよび保持容量を備えた電気光学装置の製造
方法、電気光学装置および電子機器に関するものである。
【背景技術】
【０００２】
各種の電気光学装置のうち、アクティブマトリクス型の液晶装置では、例えば、図１９
（ａ）、（ｂ）に示す素子基板１０と対向基板（図示せず）との間に液晶が保持されてい
る。素子基板１０において、ゲート線３ａ（走査線）とソース線６ａ（データ線）との交
差に対応する複数の画素領域１ｅの各々には、画素スイッチング用の薄膜トランジスタ１
ｃ、およびこの薄膜トランジスタ１ｃのドレイン領域に電気的に接続された画素電極２ａ
が形成されており、ソース線６ａから薄膜トランジスタ１ｃを介して画素電極２ａに印加
された画像信号により液晶の配向を画素毎に制御する。また、画素領域１ｅには、容量線
３ｂの一部などを下電極３ｃとし、ドレイン電極６ｂの延設部分などを上電極６ｃとする
保持容量１ｈが形成されており、保持容量１ｈでは、薄膜トランジスタ１ｃのゲート絶縁
層４を誘電体層４ｃとして利用することが多い。ここで、保持容量１ｈの単位面積当たり
の容量値を高めれば、電荷の保持特性が向上する。また、保持容量１ｈの単位面積当たり
の容量値を高めれば、占有面積を縮小し、画素開口率を高めることができる。それには、
ゲート絶縁層４を薄くすればよいが、その場合、薄膜トランジスタ１ｃのゲート耐電圧が
低下してしまう。
【０００３】
そこで、ゲート電極、ゲート絶縁層、および半導体層が下層側から順に積層されたボト
ムゲート構造の薄膜トランジスタを形成するにあたって、ゲート絶縁層を形成した後、ゲ
ート絶縁層の上層に半導体層を島状に形成し、次に、ゲート絶縁層のうち、保持容量の下
電極と重なる部分に深さ方向の途中位置までエッチングを行い、エッチングにより、膜厚
を薄くした部分を保持容量の誘電体層として用いる構成が提案されている（特許文献１参
照）。
【０００４】
また、半導体層、ゲート絶縁層、およびゲート電極が下層側から順に積層されたトップ
ゲート構造の薄膜トランジスタを形成するにあたって、半導体層に対する熱酸化により形
成したシリコン酸化膜からなる第１の絶縁膜と、ＣＶＤ法により形成したシリコン窒化膜
からなる第２の絶縁膜との積層膜をゲート絶縁層として形成した後、ゲート絶縁層のうち
、チャネル領域と重なる領域をレジストマスクで覆って第２の絶縁膜をエッチングにより
除去し、ゲート絶縁層において膜厚を薄くした部分を保持容量の誘電体層として用いる構
成が提案されている（特許文献２参照）。
【特許文献１】特許第２５８４２９０号公報
【特許文献２】特許第３１０６５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また、素子基板１０では、ゲート絶縁層４の下層側に形成された下層側導電層に対して
ゲート絶縁層４および層間絶縁膜８を貫通する下層側導電層接続用コンタクトホールを介
して電気的な接続が行う場合がある。例えば、図１９（ｂ）の左端部、および図１９（ｃ
）にコンタクト部１ｓの一例を示すように、ゲート線３ａと同時形成された下層側導電層
３ｓとソース線６ａと同時形成された上層側導電層６ｓとを、画素電極２ａと同時形成さ
れた導電パターン２ｓで電気的に接続することがある。このような場合、パッシベーショ
ン膜８に対して画素電極接続用コンタクトホール８１を形成する際、上層側導電層６ｓと
導電パターン２ｓとを電気的に接続する上層側導電層接続用コンタクトホール８９を同時
形成する。
【０００６】
しかしながら、下層側導電層接続用コンタクトホール８９については、パッシベーショ
ン膜８およびゲート絶縁層４の双方を貫通させる必要があるため、コンタクトホール８１
、８６と同時形成するのは困難である。従って、コンタクトホール８９を形成するには、
パッシベーション膜８を貫通させた後、ゲート絶縁層４を貫通させるためのエッチングが
必要であるが、ゲート絶縁層４を貫通させるだけでもエッチングに長時間を要し、スルー
プットが低いという問題点がある。また、下層側導電層接続用コンタクトホール８９の形
成にドライエッチングを採用した場合には、ゲート絶縁層４が厚い場合、ゲート絶縁層４
が静電気やプラズマに長い時間、晒されるので、ゲート絶縁層４に欠陥が多数、発生する
。その結果、ゲート絶縁層４の膜厚を薄くして誘電体層として用いた保持容量１ｈでは耐
電圧の低下や絶縁破壊（ショート）が発生するという問題点がある。
【０００７】
以上の問題点に鑑みて、保持容量の単位面積当たりの容量値を高めるための構成を利用
して、ゲート絶縁層の下層側に形成された下層側導電層への電気的な接続を効率よく行う
ことのできる電気光学装置の製造方法、電気光学装置、およびこの電気光学装置を備えた
電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、素子基板上の複数の各画素領域の各々に、薄
膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄膜トラ
ンジスタのゲート絶縁層を挟んで対向する下電極および上電極を備えた保持容量とを有す
るとともに、前記素子基板では、前記ゲート絶縁層の下層側に形成された下層側導電層に
対して前記ゲート絶縁層および層間絶縁膜を貫通する下層側導電層接続用コンタクトホー
ルを介して電気的な接続が行われている電気光学装置の製造方法において、前記薄膜トラ
ンジスタのゲート電極、前記下電極および前記下層側導電層を形成するゲート電極形成工
程と、前記ゲート絶縁層を形成するゲート絶縁層形成工程と、前記薄膜トランジスタの半
導体層を形成する半導体層形成工程と、前記薄膜トランジスタのソースおよびドレイン電
極を形成するソース・ドレイン電極形成工程と、前記層間絶縁膜を形成する層間絶縁膜形
成工程と、前記層間絶縁膜をエッチングして画素電極接続用コンタクトホール、および前
記下層側導電層接続用コンタクトホールを形成するコンタクトホール形成工程と、前記画
素電極を形成する画素電極形成工程とを有し、さらに、前記上電極と前記下電極とが重な
る領域および前記下層側導電層接続用コンタクトホールを形成すべき領域の前記ゲート絶
縁層をエッチングして膜厚を薄くする薄膜化工程を有していることを特徴とする。
【０００９】
このような方法で製造した電気光学装置は、例えば、素子基板上の複数の各画素領域の
各々に、ゲート電極、ゲート絶縁層および半導体層が下層側から順に形成された構造の薄
膜トランジスタと、該薄膜トランジスタを覆う層間絶縁膜に形成された画素電極接続用コ
ンタクトホールを介して当該薄膜トランジスタのドレイン領域に電気的に接続された画素
電極と、前記ゲート絶縁層を挟んで対向する下電極および上電極を備えた保持容量とを有
するとともに、前記素子基板では、前記ゲート絶縁層の下層側に形成された下層側導電層
に対して前記ゲート絶縁層および前記層間絶縁膜を貫通する下層側導電層接続用コンタク
トホールを介して電気的な接続が行われている。また、前記ゲート絶縁層は、前記下電極
および前記上電極と重なる領域、および前記下層側導電層接続用コンタクトホールが形成
された領域に前記ゲート電極と前記半導体層とに重なる領域よりも膜厚が薄い第１の薄膜
部分および第２の薄膜部分を各々備え、前記下層側導電層接続用コンタクトホールは、前
記第２の薄膜部分を貫通する下側ホールと、前記層間絶縁膜を貫通する上側ホールと、を
備えていることを特徴とする。
【００１０】
本発明では、ゲート絶縁層を薄くした第１の薄膜部分を保持容量の誘電体層として用い
るため、薄膜トランジスタのゲート耐電圧を低下させることなく、また、薄膜トランジス
タに大きな容量を寄生させることなく、保持容量の単位面積当たりの静電容量を高めるこ
とができる。また、ゲート絶縁層を薄くして第１の薄膜部分を形成する際、下層側導電層
接続用コンタクトホールを形成すべき領域でも、ゲート絶縁層を薄くして第２の薄膜部分
を形成する。このため、コンタクトホール形成工程において、層間絶縁膜をエッチングし
て下層側導電層接続用コンタクトホールを形成する際、下層側導電層接続用コンタクトホ
ールの上側ホールを形成した時点で底部に残るゲート絶縁層の膜厚が薄い。従って、下層
側導電層接続用コンタクトホールを下層側導電層まで貫通させる際にゲート絶縁層をエッ
チングするのに要する時間が短いので、スループットを向上することができる。また、下
層側導電層接続用コンタクトホールの形成にドライエッチングを採用した場合には、エッ
チング時間が短い分、ゲート絶縁層が静電気やプラズマに晒される時間が短いので、ゲー
ト絶縁層に欠陥が発生することを防止することができる。それ故、ゲート絶縁層の膜厚を
薄くして誘電体層として用いた保持容量であっても耐電圧の低下や絶縁破壊（ショート）
が発生しない。
【００１１】
本発明に係る電気光学装置の製造方法おいて、前記ゲート絶縁層形成工程では、前記ゲ
ート絶縁層の下層側部分を構成する１層乃至複数層の絶縁膜からなる下層側絶縁層を形成
する下層側ゲート絶縁層形成工程と、前記ゲート絶縁層の上層側部分を構成する１層乃至
複数層の絶縁膜からなる上層側ゲート絶縁層を形成する上層側ゲート絶縁層形成工程とを
行い、前記下層側ゲート絶縁層形成工程の後、前記上層側ゲート絶縁層形成工程の前に前
記薄膜化工程を行うことが好ましい。
【００１２】
このような方法で製造した電気光学装置では、前記ゲート絶縁層が、１層乃至複数層の
絶縁膜からなる下層側ゲート絶縁層と、１層乃至複数層の絶縁膜からなる上層側ゲート絶
縁層とを備え、前記下層側ゲート絶縁層の除去部分によって前記第１の薄膜部分および前
記第２の薄膜部分が構成されている。
【００１３】
このような構成を採用すると、上層側ゲート絶縁層と半導体層とを連続して成膜できる
ので、ゲート絶縁層と半導体層との間に清浄な界面を構成することができ、薄膜トランジ
スタの信頼性を向上することができる。また、ゲート絶縁層を部分的に薄くした部分を保
持容量の誘電体層として用いるにあたって、下層側ゲート絶縁層を残さず、上層側ゲート
絶縁層のみで誘電体層を構成するため、ゲート絶縁層を深さ方向の途中位置までエッチン
グするという構成を採用する必要がない。それ故、エッチング深さのばらつきに起因する
保持容量の容量ばらつきを防止することができる。さらに、下層側ゲート絶縁層および上
層側ゲート絶縁層のうち、下層側ゲート絶縁層を除去し、上層側ゲート絶縁層を保持容量
の誘電体層として用いており、かかる上層側ゲート絶縁層であれば、下層側ゲート絶縁層
を部分的にドライエッチングする際の静電気やプラズマに晒されることがないので、上層
側ゲート絶縁層に、表面の損傷や欠陥が発生することを防止することができる。また、上
層側ゲート絶縁層は、下層側ゲート絶縁層を部分的にウエットエッチングした際のエッチ
ング液に接触することもないので、上層側ゲート絶縁層にはピンホールも発生しない。そ
れ故、保持容量の耐電圧が低下することを防止することができる。
【００１４】
本発明において、前記ゲート絶縁層形成工程を真空雰囲気中で行った後、前記半導体層
形成工程を開始するまで前記素子基板を真空雰囲気中に保持し続けることが好ましい。
【００１５】
本発明において、前記コンタクトホール形成工程では、前記下層側導電層接続用コンタ
クトホールが前記下層側導電層に到達するまでエッチングを連続して行うことが好ましい
。本発明では、下層側導電層接続用コンタクトホールを形成する箇所のゲート絶縁層の膜
厚が薄いので、下層側導電層接続用コンタクトホールが下層側導電層に到達するまでエッ
チングを連続して行ってスループットの向上を図った場合でも、画素電極接続用コンタク
トホールの底部に位置する電極が大きく損傷することがない。
【００１６】
本発明は、前記コンタクトホール形成工程でドライエッチングを行う場合に適用すると
効果的である。
【００１７】
本発明において、前記画素電極形成工程では、前記下層側導電層接続用コンタクトホー
ルを介して前記下層側導電層に電気的に接続する導電パターンを前記画素電極と同時形成
することがある。この場合、前記ソース・ドレイン電極形成工程では、上層側導電層を前
記ソースおよび前記ドレイン電極と同時形成し、前記コンタクトホール形成工程では、前
記層間絶縁膜を貫通して前記上層側導電層に至る上層側導電層接続用コンタクトホールを
形成し、前記画素電極形成工程では、前記上層側導電層接続用コンタクトホールを介して
前記上層側導電層に電気的に接続するように前記導電パターンを形成してもよい。
【００１８】
本発明において、前記素子基板に対して、対向基板の導電層が形成された面を貼り合わ
せる貼り合わせ工程を有し、当該貼り合わせ工程では、前記素子基板と前記対向基板との
間に導電材を介在させて、前記下層側導電層接続用コンタクトホール内で前記下層側導電
層と前記対向基板の導電層とを電気的に接続させることがある。
【００１９】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用
いることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各
図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に
縮尺を相違させてある。また、以下の説明では、図１９に示した例との対応が明確になる
ように、共通する機能を有する部分には同一の符号を付して説明する。
【００２１】
［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構
成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ
）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔ
ｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では
、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１
ｆが保持されている。
【００２２】
素子基板１０において、シール材２２の外側に位置する端部領域には、データ線駆動用
ＩＣ６０、および走査線駆動用ＩＣ３０がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装さ
れているとともに、基板辺に沿って実装端子１２が形成されている。シール材２２は、素
子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性
樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー
、あるいはガラスビーズ等のギャップ材が配合されている。シール材２２には、その途切
れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、封止材２６により封
止されている。
【００２３】
詳しくは後述するが、素子基板１０には薄膜トランジスタ１ｃや画素電極２ａがマトリ
クス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール
材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成さ
れ、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、
各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストラ
イプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２
９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基
板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成
され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどと
いった電子機器のカラー表示装置として用いることができる。
【００２４】
なお、図１（ａ）に模式的に示すように、素子基板１０と対向基板２０との間では、後
述するように、シール材２２に配合された基板間導通用の導電材２３により、素子基板１
０に形成された定電位配線と、対向基板２０の対向電極２８とが電気的に接続されている
。
【００２５】
（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。図２に示
すように、素子基板１０には、画像表示領域１ａに相当する領域に複数のソース線６ａ（
データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配
線の交差部分に対応する位置に画素１ｂが構成されている。ゲート線３ａは走査線駆動用
ＩＣ３０から延びており、ソース線６ａはデータ線駆動用ＩＣ６０から延びている。また
、素子基板１０には、液晶１ｆの駆動を制御するための画素スイッチング用の薄膜トラン
ジスタ１ｃが各画素１ｂに形成され、薄膜トランジスタ１ｃのソースにはソース線６ａが
電気的に接続され、薄膜トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続され
ている。
【００２６】
さらに、素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されている。本
形態では、薄膜トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１
ｇが直列に接続されているとともに、液晶容量１ｇに対して並列に保持容量１ｈが接続さ
れている。ここで、容量線３ｂは、走査線駆動用ＩＣ３０に接続されているが、定電位に
保持されている。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合が
あり、この場合、容量線３ｂは省略できる。
【００２７】
このように構成した液晶装置１では、薄膜トランジスタ１ｃを一定期間だけそのオン状
態とすることにより、ソース線６ａから供給される画像信号を各画素１ｂの液晶容量１ｇ
に所定のタイミングで書き込む。液晶容量１ｇに書き込まれた所定レベルの画像信号は、
液晶容量１ｇで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｇに保持され
た画像信号がリークするのを防止している。
【００２８】
（各画素の構成）
図３（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の
平面図、Ａ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図、およびコンタク
ト部の平面図である。図４は、液晶装置のコンタクト部の説明図である。図３（ａ）では
、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実
線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を
細くて短い点線で示してある。また、保持容量を構成するゲート絶縁層のうち、薄膜部分
については細い二点鎖線で示し、コンタクトホールについては、ゲート線などと同様、細
い実線で示してある。
【００２９】
図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた
画素領域１ｅに画素１ｂを構成する以下の要素が構成されている。まず、画素領域１ｅに
は、ボトムゲート型の薄膜トランジスタ１ｃの能動層を構成するアモルファスシリコン膜
からなる半導体層７ａが形成されている。また、ゲート線３ａからの突出部分によってゲ
ート電極が形成されている。半導体層７ａのうち、ソース側の端部には、ソース線６ａが
ソース電極として重なっており、ドレイン側の端部にはドレイン電極６ｂが重なっている
。また、ゲート線３ａと並列して容量線３ｂが形成されている。
【００３０】
また、画素領域１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極
６ｂからの延設部分を上電極６ｃとする保持容量１ｈが形成されている。また、上電極６
ｃに対しては、コンタクトホール８１、９１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）からなる画素電極２ａが電気的に接続されており、コンタクトホール８１
は、本発明における画素電極接続用コンタクトホールに相当する。
【００３１】
このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表され
る。まず、ガラス基板や石英基板からなる絶縁基板１１上には、ゲート線３ａ（ゲート電
極）、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている。本形態におい
て、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオジウム含有のア
ルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層構造になってい
る。
【００３２】
本形態において、ゲート線３ａの上層側にはゲート線３ａを覆うようにゲート絶縁層４
が形成されている。ゲート絶縁層４の上層のうち、ゲート線３ａの突出部分（ゲート電極
）と部分的に重なる領域には、薄膜トランジスタ１ｃの能動層を構成する半導体層７ａが
形成されている。半導体層７ａのうち、ソース領域の上層には、ドープトシリコン膜から
なるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層
には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６
ｂが形成され、薄膜トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設
部分によって保持容量１ｈの上電極６ｃが形成されている。本形態において、半導体層７
ａは、膜厚が１５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタク
ト層７ｂ、７ｃは、リンがドープされた膜厚が５０ｎｍのｎ+型のアモルファスシリコン
膜からなる。ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側か
ら上層側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５００ｎｍのアルミニウム膜
、および膜厚が５０ｎｍのモリブデン膜を積層した３層構造を備えている。
【００３３】
ソース線６ａ、ドレイン電極６ｂ、および上電極６ｃの上層側には、シリコン窒化膜な
どからなるパッシベーション膜８（層間絶縁膜）、およびアクリル樹脂などの感光性樹脂
層からなる平坦化膜９が形成されており、平坦化膜９の上層には画素電極２ａが形成され
ている。画素電極２ａは、平坦化膜９に形成されたコンタクトホール９１、およびパッシ
ベーション膜８に形成されたコンタクトホール８１を介して上電極６ｃに電気的に接続し
、上電極６ｃおよびドレイン電極６ｂを介して薄膜トランジスタ１ｃのドレイン領域に電
気的に接続している。画素電極２ａの表面には配向膜１９が形成されている。本形態にお
いて、パッシベーション膜８は、膜厚が２５０ｎｍのシリコン窒化膜からなり、画素電極
２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。
【００３４】
このように構成された素子基板１０に対向するように対向基板２０が配置され、素子基
板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色の
カラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと
対向電極２８との間に液晶容量１ｇ（図２参照）が構成される。なお、対向基板２０の側
にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略す
る。
【００３５】
液晶装置１では、図４を参照して説明する各種のコンタクト部１ｓが構成されており、
このようなコンタクト部１ｓのうち、典型的な構成を図３（ｂ）の左端部および図３（ｃ
）に示してある。図４に示すコンタクト部１ｓのうち、図４（ａ）に示すコンタクト部１
ｓは、素子基板１０上において、２つの薄膜トランジスタを用いて、図４（ｂ）に示す双
方向ダイオード（静電保護素子）を構成する領域の平面図である。ここで、２つの薄膜ト
ランジスタは、画素スイッチング用の薄膜トランジスタ１ｃと同時形成されたものであり
、半導体層７ａと同時形成された半導体層７ｓを備えるなど、画素スイッチング用の薄膜
トランジスタ１ｃと同一構造を備えている。但し、ソース・ドレイン電極のうちの一方を
ゲート電極とを電気的に接続することによりダイオードして機能する。このようなダイオ
ードを構成するには、ゲート線３ａと同時形成された下層側導電層３ｓと、ソース線６ａ
と同時形成された上層側導電層６ｓとを電気的に接続する必要がある。そこで、本形態で
は、図３（ｂ）、図３（ｃ）および図４（ａ）に示すように、画素電極２ａと同時形成さ
れた導電パターン２ｓをパッシベーション膜８およびゲート絶縁層４を貫通する下層側導
電層接続用コンタクトホール８９を介して下層側導電層３ｓに電気的に接続するとともに
、パッシベーション膜８を貫通する上層側導電層接続用コンタクトホール８６を介して上
層側導電層６ｓに電気的に接続してある。
【００３６】
また、図４（ｃ）、（ｄ）に示すコンタクト部１ｓは、素子基板１０上において、図１
の実装端子１２や、データ線駆動用ＩＣ６０および走査線駆動用ＩＣ３０のバンプを実装
するための端子を構成しており、ゲート線３ａと同時形成された下層側導電層３ｓに対し
て、画素電極２ａと同時形成された導電パターン２ｓを、パッシベーション膜８およびゲ
ート絶縁層４を貫通する下層側導電層接続用コンタクトホール８９を介して電気的に接続
し、導電パターン２ｓにより端子を構成している。
【００３７】
さらに、図４（ｅ）、（ｆ）に示すコンタクト部１ｓは、素子基板１０において、ゲー
ト線３ａと同時形成された下層側導電層３ｓに対して、図１（ａ）を参照して説明した導
通材２３を介して対向基板２０の対向電極２８を電気的に接続する部分であり、下層側導
電層３ｓは、パッシベーション膜８およびゲート絶縁層４を貫通する上層側導電層接続用
コンタクトホール８９によって上方が開放状態にある。
【００３８】
なお、図４（ｃ）〜（ｆ）に示すコンタクト部１ｓの構成は、図３（ｂ）、（ｃ）およ
び図４（ａ）、（ｂ）に示すコンタクト部１ｓの構成を変形することにより実現できるの
で、以下、図３（ｂ）、（ｃ）および図４（ａ）、（ｂ）に示すコンタクト部１ｓの構成
を中心に説明する。
【００３９】
（ゲート絶縁層、誘電体層、およびコンタクト部の詳細構成）
再び図３（ｂ）において、ゲート絶縁層４は、下層側の厚いシリコン窒化膜からなる下
層側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との
２層構造になっている。本形態において、下層側ゲート絶縁層４ａの膜厚は、薄膜トラン
ジスタの寄生容量の影響を小さくする厚さに形成され、上層側ゲート絶縁膜の膜厚は下層
側ゲート絶縁膜よりも薄く形成される。例えば下層側ゲート絶縁膜は２５０〜５００ｎｍ
で好ましくは３００ｎｍであり、上層側ゲート絶縁層４ｂの膜厚は５０〜２００ｎｍで好
ましくは１００ｎｍである。これらの膜厚は、薄膜トランジスタの書き込み能力、寄生容
量及び保持容量のバランスを考慮した上で最適化して決められる。例えば、高精細で画素
１ｂの寸法が小さな構造の場合（例えば１画素の短辺が４０um以下）、画素１ｂにおける
保持容量１ｈ、液晶容量１ｇが小さくなるが、薄膜トランジスタ１ｃの最小寸法はフォト
リソグラフィの解像度で律則される。このためこのような高精細画素では、薄膜トランジ
スタ１ｃの寄生容量が１画素全体の容量に占める割合が高くなる。この寄生容量の割合(
以下、寄生容量比)が大きくなると、電気光学装置１はフリッカや、クロストーク、焼き
付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくな
るように設計を行うのが一般的である。しかしながら、前記のような高精細なレイアウト
によって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難で
ある。しかるに本発明の構造、プロセスを用いれば、薄膜トランジスタ１ｃのゲート絶縁
膜の膜厚を保持容量１ｈの側とは全く独立に設定・製造できる。すなわち、前記の高精細
画素においては、ゲート絶縁膜を標準的な条件よりも厚く設定することにより、薄膜トラ
ンジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このよ
うな条件設定においては、薄膜トランジスタ１ｃの電流駆動能力（画素への信号書き込み
能力）が低下するが、高精細画素は、書き込む画素容量そのものが小さくなっているため
、このようにゲート絶縁膜厚を厚くしても書き込み能力的には問題を生じないように設計
をおこなうことができる。
【００４０】
本形態では、ゲート絶縁層４において下層側ゲート絶縁層４ａは、保持容量１ｈの下電
極３ｃおよび上電極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開
口４１が形成されている。これに対して、上層側ゲート絶縁層４ｂは、略全面に形成され
ている。このため、ゲート絶縁層４は、下電極３ｃおよび上電極６ｃと平面的に重なる領
域（開口４１と平面的に重なる領域）に、上層側ゲート絶縁層４ｂのみからなる膜厚の薄
い第１の薄膜部分４ｃを備えており、かかる第１の薄膜部分４ｃによって保持容量１ｈの
誘電体層が構成されている。ここで、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿
ってはゲート絶縁層４と同一厚の厚い部分が残っており、誘電体層４ｃは、この厚い絶縁
膜で囲まれている。このため、下電極３ｃの縁部分や上電極６ｃの縁部分で発生しやすい
耐電圧低下を防止することができる。
【００４１】
また、本形態では、コンタクト部１ｓでも、下層側導電層接続用コンタクトホール８９
の形成領域では、ゲート絶縁層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって
除去され、開口４３が形成されている。ここで、開口４３は、下層側導電層接続用コンタ
クトホール８９の周りを囲む広い範囲にわたって形成されているが、下層側導電層３ｓが
形成されている領域内に位置している。これに対して、上層側ゲート絶縁層４ｂは、開口
４３の内側にも形成されている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層
に上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えている。従
って、下層側導電層接続用コンタクトホール８９は、パッシベーション膜を貫通する上側
ホール８７と、ゲート絶縁層４のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い
第２の薄膜部分４ｄを貫通する下側ホール４６とを備えている。
【００４２】
（液晶装置１の製造方法）
図５（ａ）〜（ｇ）、および図６（ａ）〜（ｅ）は、本形態の液晶装置１に用いた素子
基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子
基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、
大型基板についても素子基板１０として説明する。
【００４３】
まず、図５（ａ）に示すゲート電極形成工程において、大型のガラス基板などの絶縁基
板１１の表面に金属膜（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎｍのモ
リブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパター
ニングし、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電
層３ｓを同時形成する。
【００４４】
次に、図５（ｂ）に示すように、ゲート絶縁層形成工程（下層側ゲート絶縁層形成工程
）において、プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚い下層側ゲ
ート絶縁層４ａを形成する。本形態において、下層側ゲート絶縁層４ａは、膜厚が約３０
０ｎｍのシリコン窒化膜からなる。
【００４５】
次に、図５（ｃ）に示す薄膜化工程では、フォトリソグラフィ技術を用いて、下電極３
ｃと平面的に重なる領域、およびコンタクト部１ｓに開口を備えたレジストマスク（図示
せず）を形成した後、下層側ゲート絶縁層４ａに対して、ＳＦ6などのフッ素系のエッチ
ングガスによる反応性イオンエッチング（ドライエッチング）を行い、開口４１、４３を
形成する。このような反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラ
ジカルの化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い
生産性が得られる。
【００４６】
次に、図５（ｄ）に示すゲート絶縁層形成工程（上層側ゲート絶縁層形成工程）では、
プラズマＣＶＤ法により、ゲート絶縁層４の上層側を構成する薄い上層側ゲート絶縁層４
ｂを形成する。本形態において、上層側ゲート絶縁層４ｂは、膜厚が約１００ｎｍのシリ
コン窒化膜からなる。その結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側
ゲート絶縁層４ａと、薄い上層側ゲート絶縁層４ｂとからなるゲート絶縁層４が形成され
る。これに対して、開口４１と平面的に重なる領域には、上層側ゲート絶縁層４ｂのみか
らなる第１の薄膜部分４ｃが形成され、開口４３と平面的に重なる領域には、上層側ゲー
ト絶縁層４ｂのみからなる第２の薄膜部分４ｄが形成される。
【００４７】
次に、図５（ｅ）に示す半導体層形成工程では、プラズマＣＶＤ法により、膜厚が１５
０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜
７ｅを連続して形成する。その際、図５（ｄ）に示す上層側ゲート絶縁層形成工程を行っ
た素子基板１０を真空雰囲気中に保持したまま、図５（ｅ）に示す半導体層形成工程を行
い、素子基板１０を大気と接触させない。それにより、ゲート絶縁層４（上層側ゲート絶
縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００４８】
次に、図５（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の半導体層７ａ、お
よび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフ
ッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００４９】
次に、図５（ｇ）に示すソース・ドレイン電極形成工程では、金属膜（膜厚が５ｎｍの
モリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデ
ン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソース
線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側導電層６ｓを形成する。続いて、
ソース線６ａおよびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電
極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分
離を行う。その結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域から
ｎ+型シリコン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。そ
の際、半導体層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型
の画素スイッチング用の薄膜トランジスタ１ｃが形成されるとともに、保持容量１ｈが形
成される。
【００５０】
次に、図６（ａ）に示す層間絶縁膜形成工程において、プラズマＣＶＤ法により、膜厚
が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成する。
【００５１】
次に、図６（ｂ）に示す平坦化膜形成工程では、スピンコート法により、アクリル樹脂
などの感光性樹脂を塗布した後、露光、現像して、コンタクトホール９１を備えた平坦化
膜９を形成する。
【００５２】
次に、図６（ｃ）に示すコンタクトホール形成工程において、フォトリソグラフィ技術
を用いてパッシベーション膜８に対してエッチングを行い、画素電極接続用コンタクトホ
ール８１、上層側導電層接続用コンタクトホール８６、および下層側導電層接続用コンタ
クトホール８９を形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチ
ングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５３】
その際、画素電極接続用コンタクトホール８１および上層側導電層接続用コンタクトホ
ール８６は、パッシベーション膜８を貫通するだけであるため、同時形成されるが、下層
側導電層接続用コンタクトホール８９は、パッシベーション膜８およびゲート絶縁層４を
貫通する必要があるため、下層側導電層接続用コンタクトホール８９について、パッシベ
ーション膜８を貫通する上側ホール８７のみが形成される。
【００５４】
従って、コンタクトホール形成工程では、フォトリソグラフィ技術を用いて別のマスク
を形成し、図６（ｄ）に示すように、上側ホール８７の底部に位置するゲート絶縁層４（
上層側ゲート絶縁層４ｂ／第２の薄膜部分４ｄ）を除去する。その結果、ゲート絶縁層４
に下側ホール４６が形成され、下層側導電層接続用コンタクトホール８９は、下層側導電
層３ｓに到達する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガス
を用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５５】
次に、図６（ｅ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍ
のＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用して
パターニングし、画素電極２ａを形成する。その結果、画素電極２ａは、コンタクトホー
ル９１、８１を介して上電極６ｃに電気的に接続される。続いて、図３に示す配向膜１９
を形成するためのポリイミド膜を形成した後、ラビング処理を施す。
【００５６】
このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切
断する。それにより、液晶注入口２５が開口するので、液状注入口２５から素子基板１０
と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止
する。
【００５７】
（本形態の主な効果）
以上説明したように、本形態の液晶装置１では、ゲート絶縁層４を薄くした第１の薄膜
部分４ｃを保持容量１ｈの誘電体層として用いるため、薄膜トランジスタ１ｃのゲート耐
電圧を低下させることなく、保持容量１ｈの単位面積当たりの静電容量を高めることがで
きる。しかも、誘電体層４ｃを構成する上層側ゲート絶縁層４ｂは、シリコン窒化膜（比
誘電率が約７〜８）であり、シリコン酸化膜より誘電率が高いので、保持容量１ｈは、単
位面積当たりの静電容量が高い。それ故、保持容量１ｈは、電荷の保持特性が高い一方、
単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高める
ことができる。
【００５８】
また、本形態では、ゲート絶縁層４を薄くして第１の薄膜部分４ｃを形成する際、下層
側導電層接続用コンタクトホール８９を形成すべき領域でも、ゲート絶縁層４を薄くして
第２の薄膜部分４ｄを形成する。このため、コンタクトホール形成工程において、パッシ
ベーション膜８をエッチングして下層側導電層接続用コンタクトホール８９を形成する際
、下層側導電層接続用コンタクトホール８９の上側ホール８７を形成した時点で底部に残
るゲート絶縁層４の膜厚が薄い。従って、下層側導電層接続用コンタクトホール８９を下
層側導電層３ｓまで貫通させる際にゲート絶縁層４をエッチングするのに要する時間が短
いので、スループットを向上することができる。
【００５９】
さらに、本形態では、下層側導電層接続用コンタクトホール８９の形成にドライエッチ
ングを採用したが、下層側導電層接続用コンタクトホール８９を形成する箇所のゲート絶
縁層４の膜厚が薄い。従って、ドライエッチングの時間が短い分、ゲート絶縁層が静電気
やプラズマに晒される時間が短いので、ゲート絶縁層４に欠陥が発生することを防止する
ことができる。それ故、ゲート絶縁層４の膜厚を薄くして誘電体層として用いた保持容量
１ｈであっても耐電圧の低下や絶縁破壊（ショート）の発生を防止することができる。
【００６０】
また、本形態では、薄膜トランジスタ１ｃをボトムゲート構造で構成したため、上層側
ゲート絶縁層４ｂ、能動層（半導体層７ａ）を構成するための真性のアモルファスシリコ
ン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成するためのｎ+型シリコン膜
７ｅを連続成膜できるので、清浄な上層側ゲート絶縁層４ｂの上層にアモルファスシリコ
ン膜７ｄを形成することができる。しかも、本形態では、上層側ゲート絶縁層４ｂ、アモ
ルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成する際、素子
基板１０を真空雰囲気中に保持し続けるため、上層側ゲート絶縁層４ｂの表面の汚染を確
実に防止することができる。それ故、ゲート絶縁層４と半導体層７ａとの界面が清浄であ
り、薄膜トランジスタ１ｃの信頼性が高い。
【００６１】
さらに、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体
層４ｃとして用いるにあたって、下層側ゲート絶縁層４ａを残さず、上層側ゲート絶縁層
４ｂのみで誘電体層４ｃを構成したため、下層側ゲート絶縁層４ａを部分的に残す場合と
違って、エッチング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止するこ
とができる。しかも、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１
ｈの誘電体層４ｃとして用いるにあたって、下層側ゲート絶縁層４ａおよび上層側ゲート
絶縁層４ｂのうち、下層側ゲート絶縁層４ａを除去し、この下層側ゲート絶縁層４ａの上
層に形成した上層側ゲート窒化膜４ｂを保持容量１ｈの誘電体層４ｃとして用いる。この
ような上層側ゲート絶縁層４ｂであれば、下層側ゲート絶縁層４ａをドライエッチングに
より除去する際の静電気やプラズマに晒されることがないので、上層側ゲート絶縁層４ｂ
の欠陥密度が低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の発生を防
止することができる。
【００６２】
なお、本形態では、下層側ゲート絶縁層４ａに対してドライエッチングを行って開口４
１を形成したが、ウエットエッチングを行って開口４１を形成してもよい。このような場
合でも、上層側ゲート絶縁層４ｂは、下層側ゲート絶縁層４ａに対するエッチング液に接
触することもないので、上層側ゲート絶縁層４ｂにピンホールが発生することがない。そ
れ故、保持容量１ｈの耐電圧がばらつくことを防止することができる。
【００６３】
［実施の形態１の改良例］
実施の形態１では、図６（ｃ）に示すコンタクトホール形成工程において、下層側導電
層接続用コンタクトホール８９の上側ホール８７を形成した後、別のエッチング工程にお
いて、図６（ｄ）に示すように、上側ホール８７の底部に位置するゲート絶縁層４（上層
側ゲート絶縁層４ｂ／第２の薄膜部分４ｄ）を除去して下側ホール４６を形成したが、本
形態では、上電極６ｃおよび上層側導電層６ｓの膜厚が厚く、下層側導電層接続用コンタ
クトホール８９を形成する箇所のゲート絶縁層４の膜厚が薄い。従って、実施の形態１と
同様な方法で、図７（ａ）に示す層間絶縁膜形成工程、および図７（ｂ）に示す平坦化膜
形成工程を行った後、図７（ｃ）に示すコンタクトホール形成工程において、コンタクト
ホール８１、８６、８９を同時形成し、しかる後に、図７（ｄ）に示す画素電極形成工程
を行ってもよい。
【００６４】
なお、本形態は、実施の形態１に限らず、以下に説明するいずれの実施の形態に対して
も適用することができる。
【００６５】
［実施の形態２］
図８（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の
平面図、Ａ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図、およびコンタク
ト部の平面図である。図９（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０
の製造工程のうち、ソース・ドレイン電極を形成するまでの工程を示す工程断面図である
。本形態および以下に説明するいずれの実施の形態でも、平面図では、画素電極を太くて
長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース線
およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を細くて短い点線で示
し、保持容量を構成するゲート絶縁層のうち、薄膜部分については細い二点鎖線で示し、
コンタクトホールについては、ゲート線などと同様、細い実線で示してある。また、本形
態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態
１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略
する。
【００６６】
図８（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂか
らの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を上電極６ｃとしてい
る。ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層
側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２
層構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電
極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１
の薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃ
の上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成さ
れており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【００６７】
また、本形態でも、実施の形態１と同様、図８（ｂ）、（ｃ）に示すように、コンタク
ト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁層
４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成され
ている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層４
ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コンタ
クトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４の
うち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する下
側ホール４６とを備えている。
【００６８】
本形態では、半導体層７ａの上層側のうち、ソース線６ａ（ソース電極）の端部とドレ
イン電極６ｂの端部との間に挟まれた領域にエッチングストッパ層７ｘが形成されており
、エッチングストッパ層７ｘの上層に被さるようにオーミックコンタクト層７ｂ、７ｃが
形成されている。本形態において、エッチングストッパ層７ｘは、膜厚が１５０ｎｍのシ
リコン窒化膜からなる。その他の構成は、実施の形態１と同様であるため、説明を省略す
る。
【００６９】
このような構成の素子基板１０を製造するには、図９（ａ）に示すゲート電極形成工程
において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層膜
）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線３
ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層３ｓを形成する。
【００７０】
次に、実施の形態１と同様、図９（ｂ）に示す下層側ゲート絶縁層形成工程において、
プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚いシリコン窒化膜（下層
側ゲート絶縁層４ａ）を形成した後、薄膜化工程において、下層側ゲート絶縁層４ａに対
してエッチングを行い、開口４１、４３を形成する。次に、図９（ｃ）に示す上層側ゲー
ト絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜（上
層側ゲート絶縁層４ｂ）を形成する。その結果、ゲート絶縁層４には、第１の薄膜部分４
ｃと第２の薄膜部分４ｄが形成される。
【００７１】
次に、図９（ｄ）に示す半導体層形成工程において、プラズマＣＶＤ法により、真性の
アモルファスシリコン膜７ｄを形成する。その際、図９（ｃ）に示す上層側ゲート絶縁層
形成工程を行った素子基板１０については、真空雰囲気中に保持したまま、図９（ｄ）に
示す半導体層形成工程を行い、素子基板１０を大気と接触させない。それにより、ゲート
絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄ
（能動層）を積層できる。次に、アモルファスシリコン膜７ｄの上層側に、膜厚が１５０
ｎｍのシリコン窒化膜を形成した後、シリコン窒化膜をエッチングし、エッチングストッ
パ層７ｘを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガ
スを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００７２】
次に、図９（ｅ）に示すように、エッチングストッパ層７ｘの上層側にｎ+型シリコン
膜７ｅを形成する。次に、図９（ｆ）に示すように、アモルファスシリコン膜７ｄおよび
ｎ+型シリコン膜７ｅに対してフォトリソグラフィ技術を利用してドライエッチングを行
い、島状の半導体層７ａおよびｎ+型シリコン膜７ｅを形成する。
【００７３】
次に、図９（ｇ）に示すソース・ドレイン電極形成工程では、金属膜（モリブデン膜、
アルミニウム膜、およびモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術
を用いてパターニングし、ソース線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側
導電層６ｓを形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用
いて、ソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングによ
り除去し、ソース・ドレインの分離を行う。その結果、ソース線６ａおよびドレイン電極
６ｂが形成されていない領域からｎ+型シリコン膜７ｅが除去されてオーミックコンタク
ト層７ｂ、７ｃが形成される。その際、エッチングストッパ層７ｘは、半導体層７ａを保
護する機能を担う。このようにして、ボトムゲート型の画素スイッチング用の薄膜トラン
ジスタ１ｃが形成されるとともに、保持容量１ｈが形成される。それ以降の工程は、実施
の形態１と同様であるため、説明を省略する。
【００７４】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【００７５】
また、図９（ｄ）に示すように、エッチングストッパ層７ｘを形成する際、アモルファ
スシリコン膜７ｄは、上層側ゲート絶縁層４ｂを保護する機能を担う。それ故、エッチン
グストッパ層７ｘを形成した場合でも、誘電体層４ｃとして用いられる上層側ゲート絶縁
層４ｂに欠陥が発生するのを防止できる。
【００７６】
［実施の形態３］
図１０（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分
の平面図、Ａ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。図１１（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板
１０の製造工程のうち、ソース・ドレイン電極を形成するまでの工程を示す工程断面図で
ある。
【００７７】
図１０（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。
【００７８】
本形態において、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている
点では実施の形態１と同様である。但し、保持容量１ｈの上電極５ａは、ゲート絶縁層４
とドレイン電極６ｂの層間に形成されたＩＴＯ膜によって構成されており、上電極５ａは
、ドレイン電極６ｂとの部分的な重なり部分によりドレイン電極６ｂに電気的に接続され
ている。本形態において、上電極５ａを構成するＩＴＯ膜の膜厚は５０ｎｍである。なお
、上電極５ａに対しては、コンタクトホール８１、９１を介して、平坦化膜９の上層に形
成された画素電極２ａが電気的に接続されている。
【００７９】
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
５ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１の
薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの
上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成され
ており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【００８０】
また、本形態でも、実施の形態１と同様、図１０（ｂ）、（ｃ）に示すように、コンタ
クト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁
層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成さ
れている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層
４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コン
タクトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４
のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する
下側ホール４６とを備えている。その他の構成は、実施の形態１と同様であるため、説明
を省略する。
【００８１】
このような構成の素子基板１０を製造するには、図１１（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）および下層側導電層３ｓを形成する。
【００８２】
次に、実施の形態１と同様、図１１（ｂ）に示す下層側ゲート絶縁層形成工程において
、プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚いシリコン窒化膜（下
層側ゲート絶縁層４ａ）を形成した後、薄膜化工程において、下層側ゲート絶縁層４ａに
対してエッチングを行い、開口４１、４３を形成する。次に、図１１（ｃ）に示す上層側
ゲート絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜
（上層側ゲート絶縁層４ｂ）を形成する。その結果、ゲート絶縁層４には、第１の薄膜部
分４ｃと第２の薄膜部分４ｄが形成される。
【００８３】
次に、図１１（ｄ）に示す半導体層形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ+型シリコン膜７ｅを順次、形成する。その際、図１１（ｃ）に示す上層
側ゲート絶縁層形成工程を行った素子基板１０については、真空雰囲気中に保持したまま
、図１１（ｄ）に示す半導体層形成工程を行い、素子基板１０を大気と接触させない。そ
れにより、ゲート絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファ
スシリコン膜７ｄ（能動層）を積層できる。
【００８４】
次に、図１１（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ+型シリコン膜７ｅにドライエッチングを行い、島状の半導体層
７ａ、および島状のｎ+型シリコン膜７ｅを形成する。
【００８５】
次に、図１１（ｆ）に示す上電極形成工程において、スパッタ法により、膜厚が５０ｎ
ｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いて、ＩＴＯ膜にウエットエッ
チングを行い、上電極５ａを形成する。このようにして、保持容量１ｈが形成される。
【００８６】
次に、図１１（ｇ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側導電層６ｓを形成する。続
いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレ
イン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレイ
ンの分離を行う。その結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領
域からｎ+型シリコン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成され
る。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形
成される。それ以降の工程は、実施の形態１と同様であるため、説明を省略する。
【００８７】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【００８８】
また、上電極５ａとしてＩＴＯ膜（透明電極）を用いたため、ドレイン電極６ｂの延設
部分を上電極として用いた場合と比較して、画素開口率を高めることができる。
【００８９】
［実施の形態４］
図１２（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分
の平面図、Ａ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。図１３（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板
１０の製造工程のうち、パッシベーション膜にコンタクトホールを形成するまでの工程を
示す工程断面図である。
【００９０】
図１２（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜３と
違って、本形態では、平坦化膜が形成されておらず、画素電極２ａは、パッシベーション
膜８の上層に形成され、パッシベーション膜８に形成された画素電極接続用コンタクトホ
ール８１を介してドレイン電極６ｂに電気的に接続されている。
【００９１】
また、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている点では実施
の形態１と同様である。但し、保持容量１ｈの上電極は、画素電極２ａのうち、下電極３
ｃと平面的に重なる部分によって構成されている。
【００９２】
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび画素電
極２ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１
の薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃ
の上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成さ
れており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【００９３】
また、本形態でも、実施の形態１と同様、図１２（ｂ）、（ｃ）に示すように、コンタ
クト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁
層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成さ
れている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層
４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コン
タクトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４
のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する
下側ホール４６とを備えている。その他の構成は、実施の形態１と同様であるため、説明
を省略する。
【００９４】
このような構成の素子基板１０を製造するには、図１３（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層３ｓを形成する。
【００９５】
次に、実施の形態１と同様、図１３（ｂ）に示す下層側ゲート絶縁層形成工程において
、プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚いシリコン窒化膜（下
層側ゲート絶縁層４ａ）を形成した後、薄膜化工程において、下層側ゲート絶縁層４ａに
対してエッチングを行い、下電極３ｃと重なる位置に開口４１、４３を形成する。次に、
図１３（ｃ）に示す上層側ゲート絶縁層成膜工程において、ゲート絶縁層４の上層側を構
成する薄いシリコン窒化膜（上層側ゲート絶縁層４ｂ）を形成する。その結果、ゲート絶
縁層４には、第１の薄膜部分４ｃと第２の薄膜部分４ｄが形成される。
【００９６】
次に、図１３（ｄ）に示す半導体層形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ+型シリコン膜７ｅを順次、形成する。その際、図１３（ｃ）に示す上層
側ゲート絶縁層形成工程を行った素子基板１０については、真空雰囲気中に保持したまま
、図１３（ｄ）に示す半導体層形成工程を行い、素子基板１０を大気と接触させない。そ
れにより、ゲート絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファ
スシリコン膜７ｄ（能動層）を積層できる。
【００９７】
次に、図１３（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ+型シリコン膜７ｅにドライエッチングを行い、島状の半導体層
７ａ、および島状のｎ+型シリコン膜７ｅを形成する。
【００９８】
次に、図１３（ｆ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側導電層６ｓを形成する。続
いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレ
イン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレイ
ンの分離を行う。その結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領
域からｎ+型シリコン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成され
る。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形
成される。
【００９９】
次に、図１３（ｇ）に示すように、層間絶縁膜形成工程において、プラズマＣＶＤ法に
より、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、
コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション
膜８に対してエッチングを行い、画素電極接続用コンタクトホール８１、上層側導電層接
続用コンタクトホール８６、および下層側導電層接続用コンタクトホール８９を形成する
。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イ
オンエッチング（ドライエッチング）を行う。それ以降の工程は、実施の形態１と同様で
あるため、説明を省略する。
【０１００】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【０１０１】
［実施の形態５］
図１４（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分
の平面図、Ａ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。
【０１０２】
図１４（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜４と
違って、本形態では、容量線が形成されておらず、走査方向（ゲート線３ａの延在方向と
交差する方向／ソース線６ａの延在方向）における前段側のゲート線３ａの一部によって
保持容量１ｈの下電極３ｃが構成されている。
【０１０３】
また、保持容量１hでは、下電極３ｃと重なる領域に上電極６ｄが形成されており、本
形態では、上電極６ｄとしては、ソース線６ａやドレイン電極６ｂと同時形成された金属
層が用いられている。ここで、上電極６ｄは、ドレイン電極６ｂと分離して形成されてい
る。このため、平坦化膜９の上層に形成された画素電極２ａは、パッシベーション膜８の
コンタクトホール８１、および平坦化膜９のコンタクトホール９１を介して上電極６ｄに
電気的に接続し、パッシベーション膜８のコンタクトホール８２、および平坦化膜９のコ
ンタクトホール９２を介してドレイン電極６ｂに電気的に接続している。
【０１０４】
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
６ｄと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１の
薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの
上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成され
ており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【０１０５】
また、本形態でも、実施の形態１と同様、図１４（ｂ）、（ｃ）に示すように、コンタ
クト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁
層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成さ
れている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層
４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コン
タクトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４
のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する
下側ホール４６とを備えている。その他の構成は、実施の形態１と同様であるため、説明
を省略する。
【０１０６】
このような構成の素子基板１０は、基本的には実施の形態１と同様な方法で製造できる
。すなわち、図５（ａ）に示すゲート電極形成工程では、容量線を形成しないとともに、
ゲート線３ａを図１４（ａ）に示す平面形状に形成する。また、図５（ｇ）に示すソース
・ドレイン電極形成工程においてソース線６ａおよびドレイン電極６ｂを形成する際、上
電極６ｄを形成する。さらに、図６（ｂ）に示す平坦化膜形成工程では、コンタクトホー
ル９１、９２を備えた平坦化膜９を形成するとともに、図６（ｃ）に示すコンタクトホー
ル形成工程では、フォトリソグラフィ技術を用いてパッシベーション膜８に対してエッチ
ングを行う際、コンタクトホール９１、９２と重なる位置にコンタクトホール８１、８２
を形成する。また、コンタクト部１ｓにコンタクトホール８９を形成する。
【０１０７】
［実施の形態６］
図１５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分
の平面図、Ａ６−Ｂ６に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。図１６（ａ）〜（ｅ）は、本形態の液晶装置１に用いた素子基板
１０の製造工程のうち、ソース・ドレイン電極を形成するまでの工程を示す工程断面図で
ある。
【０１０８】
上記実施の形態１〜５では、下層側ゲート絶縁層４ａを除去して第１の薄膜部分４ｃお
よび第２の薄膜部分４ｄを形成したが、図１５（ａ）、（ｂ）、（ｃ）に示すように、本
形態では、上層側ゲート絶縁層４ｂを除去して凹部４２、４４を形成し、第１の薄膜部分
４ｃおよび第２の薄膜部分４ｄを形成してある。その他の構成は、実施の形態１と同様で
あるため、詳細な説明を省略する。
【０１０９】
このような構成の素子基板１０を製造するには、図１５（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層３ｓを形成する。
【０１１０】
次、図１５（ｂ）に示すゲート絶縁層形成工程において、ゲート絶縁層４の下層側を構
成する薄い下層側ゲート絶縁層４ａ、およびゲート絶縁層４の上層側を構成する厚い上層
側ゲート絶縁層４ｂを形成する。続いて、半導体層形成工程において、能動層を構成する
ための真性のアモルファスシリコン膜７ｄ、およびオーミックコンタクト層を構成するた
めのｎ+型シリコン膜７ｅを順次形成した後、エッチングを行い、図１５（ｃ）に示すよ
うに、能動層を構成する半導体層７ａおよびｎ+型シリコン膜７ｅを島状にパターニング
する。次に、図１５（ｄ）に示す薄膜化工程において、上層側ゲート絶縁層４ａに対して
エッチングを行って上層側ゲート絶縁層４ｂを除去し、凹部４２、４４を形成する。次に
、ソース・ドレイン電極形成工程において、導電膜を形成した後、エッチングを行い、ソ
ース電極（ソース線６ａ）およびドレイン電極６ｂを形成する。続いて、ｎ+型シリコン
膜７ｅにエッチングを行い、オーミックコンタクト層７ｂ、７ｃを形成する。その結果、
薄膜トランジスタ１ｃが形成される。また、下層側ゲート絶縁層４ａを誘電体層４ｃとし
、ドレイン電極６ｂの延設部分を上電極６ｃとする保持容量１ｈが形成される。それ以降
の工程は、実施の形態１と同様であるため、説明を省略する。
【０１１１】
このような構成の素子基板１０でも、下層側導電層接続用コンタクトホール８９を形成
する箇所のゲート絶縁層４の膜厚が薄いので、ドライエッチングの時間が短い分、ゲート
絶縁層が静電気やプラズマに晒される時間が短縮できるなどの効果を奏する。
【０１１２】
［実施の形態７］
図１７（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分
の平面図、Ａ７−Ｂ７に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。
【０１１３】
上記実施の形態１〜６では、ゲート絶縁層４を下層側ゲート絶縁層４ａと上層側ゲート
絶縁層４ｂの２層構造を採用するとともに、上層側ゲート絶縁層４ｂを除去して第１の薄
膜部分４ｃおよび第２の薄膜部分４ｄを形成したが、図１７（ａ）、（ｂ）、（ｃ）に示
すように、本形態では、ゲート絶縁層４を１層の絶縁膜で構成するとともに、ゲート絶縁
層４を厚さ方向の途中位置までエッチングにより除去して第１の薄膜部分４ｃおよび第２
の薄膜部分４ｄを形成してある。その他の構成は、実施の形態１と同様であるため、詳細
な説明を省略する。このような構成の素子基板１０は、実施の形態６と同様な方法で製造
できるので説明を省略するが、下層側導電層接続用コンタクトホール８９を形成する箇所
のゲート絶縁層４の膜厚が薄いので、ドライエッチングの時間が短い分、ゲート絶縁層が
静電気やプラズマに晒される時間が短縮できるなどの効果を奏する。
【０１１４】
［その他の実施の形態］
上記実施の形態１〜６では、ゲート絶縁層４を構成する下層側ゲート絶縁層４ａおよび
上層側ゲート絶縁層４ｂのいずれもが同一の絶縁膜からなる構成であったが、下層側ゲー
ト絶縁層４ａおよび上層側ゲート絶縁層４ｂが異なる絶縁膜からなる構成であってもよい
。この場合、ゲート絶縁層４をシリコン酸化膜とシリコン窒化膜とによって構成する場合
、誘電体層４ｃとして利用する上層側ゲート絶縁層４ｂについては誘電率の高いシリコン
窒化膜により構成することが好ましい。また、上記実施の形態では、下層側ゲート絶縁層
４ａおよび上層側ゲート絶縁層４ｂは各々、１層の絶縁膜からなる構成であったが、下層
側ゲート絶縁層４ａおよび上層側ゲート絶縁層４ｂが各々、複数層の絶縁膜からなる構成
であってもよい。
【０１１５】
上記実施の形態１〜５では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの
誘電体層４ｃとして用いるにあたって、下電極３ｃの外周縁より内側領域のみで下層側ゲ
ート絶縁層４ａを除去して開口４１を形成したが、下電極３ｃの縁部分や上電極の縁部分
で発生しやすい耐電圧低下が問題とならない場合や、他の対策が施されている場合には、
下電極３ｃや上電極よりも広い領域にわたって下層側ゲート絶縁層４ａを除去してもよい
。
【０１１６】
上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜を
用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜を用いたが、これらの配
線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜
を用いてもよい。また、上記実施の形態では半導体層７ａとして真性のアモルファスシリ
コン膜を用いたが、その他のシリコン膜や、有機半導体膜、酸化亜鉛などの透明半導体膜
を用いてもよい。
【０１１７】
また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶
装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮ
モード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明し
たが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置（電気光学装
置）に本発明を適用してもよい。
【０１１８】
さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネ
ッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素領域
に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄
膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるの
で、かかる有機ＥＬ装置に本発明を適用してもよい。
【０１１９】
［電子機器の実施形態］
図１８は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実
施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機など
であり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミング
ジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５お
よび駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報
出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージ
ユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ
１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号
等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、
シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路
、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、
その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は
、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【０１２０】
【図１】（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【図２】図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。
【図３】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図４】本発明が適用された液晶装置のコンタクト部の説明図である。
【図５】（ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｅ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図７】（ａ）〜（ｄ）は、本発明の実施の形態１に係る液晶装置用いた素子基板の別の製造方法を示す工程断面図である。
【図８】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図９】（ａ）〜（ｇ）は、図８に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１０】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１１】（ａ）〜（ｇ）は、図１０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１２】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１３】（ａ）〜（ｇ）は、図１２０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１４】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１５】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ６−Ｂ６に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１６】（ａ）〜（ｅ）は、図１５に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１７】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１８】本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。
【図１９】（ａ）、（ｂ）、（ｃ）はそれぞれ、従来の液晶装置の画素１つ分の平面図、Ａ１１−Ｂ１１に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【符号の説明】
【０１２１】
１・・液晶装置（電気光学装置）、１ｂ・・画素、１ｃ・・薄膜トランジスタ、１ｅ・・
画素領域、１ｆ・・液晶、１ｇ・・液晶容量、１ｈ・・保持容量、１ｓ・・コンタクト部
、２ａ・・画素電極、３ａ・・ゲート線（ゲート電極／走査線）、３ｂ・・容量線、３ｃ
・・保持容量の下電極、３ｓ・・下層側導電層、４・・ゲート絶縁層、４ａ・・下層側ゲ
ート絶縁層、４ｂ・・上層側ゲート絶縁層、４ｃ・・第１の薄膜部分、４ｄ・・第２の薄
膜部分、５ａ、６ｃ、６ｄ・・保持容量の上電極、６ａ・・ソース線（データ線）、６ｂ
・・ドレイン電極、６ｓ・・上層側導電層、４１、４３・・開口、４２、４４・・凹部、
４６・・下層側導電層接続用コンタクトホールの下側ホール、８１・・画素電極接続用コ
ンタクトホール、８６・・上層側導電層接続用コンタクトホール、８７・・下層側導電層
接続用コンタクトホールの上側ホール、８９・・下層側導電層接続用コンタクトホール
【技術分野】
【０００１】
本発明は、素子基板上に薄膜トランジスタおよび保持容量を備えた電気光学装置の製造
方法、電気光学装置および電子機器に関するものである。
【背景技術】
【０００２】
各種の電気光学装置のうち、アクティブマトリクス型の液晶装置では、例えば、図１９
（ａ）、（ｂ）に示す素子基板１０と対向基板（図示せず）との間に液晶が保持されてい
る。素子基板１０において、ゲート線３ａ（走査線）とソース線６ａ（データ線）との交
差に対応する複数の画素領域１ｅの各々には、画素スイッチング用の薄膜トランジスタ１
ｃ、およびこの薄膜トランジスタ１ｃのドレイン領域に電気的に接続された画素電極２ａ
が形成されており、ソース線６ａから薄膜トランジスタ１ｃを介して画素電極２ａに印加
された画像信号により液晶の配向を画素毎に制御する。また、画素領域１ｅには、容量線
３ｂの一部などを下電極３ｃとし、ドレイン電極６ｂの延設部分などを上電極６ｃとする
保持容量１ｈが形成されており、保持容量１ｈでは、薄膜トランジスタ１ｃのゲート絶縁
層４を誘電体層４ｃとして利用することが多い。ここで、保持容量１ｈの単位面積当たり
の容量値を高めれば、電荷の保持特性が向上する。また、保持容量１ｈの単位面積当たり
の容量値を高めれば、占有面積を縮小し、画素開口率を高めることができる。それには、
ゲート絶縁層４を薄くすればよいが、その場合、薄膜トランジスタ１ｃのゲート耐電圧が
低下してしまう。
【０００３】
そこで、ゲート電極、ゲート絶縁層、および半導体層が下層側から順に積層されたボト
ムゲート構造の薄膜トランジスタを形成するにあたって、ゲート絶縁層を形成した後、ゲ
ート絶縁層の上層に半導体層を島状に形成し、次に、ゲート絶縁層のうち、保持容量の下
電極と重なる部分に深さ方向の途中位置までエッチングを行い、エッチングにより、膜厚
を薄くした部分を保持容量の誘電体層として用いる構成が提案されている（特許文献１参
照）。
【０００４】
また、半導体層、ゲート絶縁層、およびゲート電極が下層側から順に積層されたトップ
ゲート構造の薄膜トランジスタを形成するにあたって、半導体層に対する熱酸化により形
成したシリコン酸化膜からなる第１の絶縁膜と、ＣＶＤ法により形成したシリコン窒化膜
からなる第２の絶縁膜との積層膜をゲート絶縁層として形成した後、ゲート絶縁層のうち
、チャネル領域と重なる領域をレジストマスクで覆って第２の絶縁膜をエッチングにより
除去し、ゲート絶縁層において膜厚を薄くした部分を保持容量の誘電体層として用いる構
成が提案されている（特許文献２参照）。
【特許文献１】特許第２５８４２９０号公報
【特許文献２】特許第３１０６５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
また、素子基板１０では、ゲート絶縁層４の下層側に形成された下層側導電層に対して
ゲート絶縁層４および層間絶縁膜８を貫通する下層側導電層接続用コンタクトホールを介
して電気的な接続が行う場合がある。例えば、図１９（ｂ）の左端部、および図１９（ｃ
）にコンタクト部１ｓの一例を示すように、ゲート線３ａと同時形成された下層側導電層
３ｓとソース線６ａと同時形成された上層側導電層６ｓとを、画素電極２ａと同時形成さ
れた導電パターン２ｓで電気的に接続することがある。このような場合、パッシベーショ
ン膜８に対して画素電極接続用コンタクトホール８１を形成する際、上層側導電層６ｓと
導電パターン２ｓとを電気的に接続する上層側導電層接続用コンタクトホール８９を同時
形成する。
【０００６】
しかしながら、下層側導電層接続用コンタクトホール８９については、パッシベーショ
ン膜８およびゲート絶縁層４の双方を貫通させる必要があるため、コンタクトホール８１
、８６と同時形成するのは困難である。従って、コンタクトホール８９を形成するには、
パッシベーション膜８を貫通させた後、ゲート絶縁層４を貫通させるためのエッチングが
必要であるが、ゲート絶縁層４を貫通させるだけでもエッチングに長時間を要し、スルー
プットが低いという問題点がある。また、下層側導電層接続用コンタクトホール８９の形
成にドライエッチングを採用した場合には、ゲート絶縁層４が厚い場合、ゲート絶縁層４
が静電気やプラズマに長い時間、晒されるので、ゲート絶縁層４に欠陥が多数、発生する
。その結果、ゲート絶縁層４の膜厚を薄くして誘電体層として用いた保持容量１ｈでは耐
電圧の低下や絶縁破壊（ショート）が発生するという問題点がある。
【０００７】
以上の問題点に鑑みて、保持容量の単位面積当たりの容量値を高めるための構成を利用
して、ゲート絶縁層の下層側に形成された下層側導電層への電気的な接続を効率よく行う
ことのできる電気光学装置の製造方法、電気光学装置、およびこの電気光学装置を備えた
電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、素子基板上の複数の各画素領域の各々に、薄
膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄膜トラ
ンジスタのゲート絶縁層を挟んで対向する下電極および上電極を備えた保持容量とを有す
るとともに、前記素子基板では、前記ゲート絶縁層の下層側に形成された下層側導電層に
対して前記ゲート絶縁層および層間絶縁膜を貫通する下層側導電層接続用コンタクトホー
ルを介して電気的な接続が行われている電気光学装置の製造方法において、前記薄膜トラ
ンジスタのゲート電極、前記下電極および前記下層側導電層を形成するゲート電極形成工
程と、前記ゲート絶縁層を形成するゲート絶縁層形成工程と、前記薄膜トランジスタの半
導体層を形成する半導体層形成工程と、前記薄膜トランジスタのソースおよびドレイン電
極を形成するソース・ドレイン電極形成工程と、前記層間絶縁膜を形成する層間絶縁膜形
成工程と、前記層間絶縁膜をエッチングして画素電極接続用コンタクトホール、および前
記下層側導電層接続用コンタクトホールを形成するコンタクトホール形成工程と、前記画
素電極を形成する画素電極形成工程とを有し、さらに、前記上電極と前記下電極とが重な
る領域および前記下層側導電層接続用コンタクトホールを形成すべき領域の前記ゲート絶
縁層をエッチングして膜厚を薄くする薄膜化工程を有していることを特徴とする。
【０００９】
このような方法で製造した電気光学装置は、例えば、素子基板上の複数の各画素領域の
各々に、ゲート電極、ゲート絶縁層および半導体層が下層側から順に形成された構造の薄
膜トランジスタと、該薄膜トランジスタを覆う層間絶縁膜に形成された画素電極接続用コ
ンタクトホールを介して当該薄膜トランジスタのドレイン領域に電気的に接続された画素
電極と、前記ゲート絶縁層を挟んで対向する下電極および上電極を備えた保持容量とを有
するとともに、前記素子基板では、前記ゲート絶縁層の下層側に形成された下層側導電層
に対して前記ゲート絶縁層および前記層間絶縁膜を貫通する下層側導電層接続用コンタク
トホールを介して電気的な接続が行われている。また、前記ゲート絶縁層は、前記下電極
および前記上電極と重なる領域、および前記下層側導電層接続用コンタクトホールが形成
された領域に前記ゲート電極と前記半導体層とに重なる領域よりも膜厚が薄い第１の薄膜
部分および第２の薄膜部分を各々備え、前記下層側導電層接続用コンタクトホールは、前
記第２の薄膜部分を貫通する下側ホールと、前記層間絶縁膜を貫通する上側ホールと、を
備えていることを特徴とする。
【００１０】
本発明では、ゲート絶縁層を薄くした第１の薄膜部分を保持容量の誘電体層として用い
るため、薄膜トランジスタのゲート耐電圧を低下させることなく、また、薄膜トランジス
タに大きな容量を寄生させることなく、保持容量の単位面積当たりの静電容量を高めるこ
とができる。また、ゲート絶縁層を薄くして第１の薄膜部分を形成する際、下層側導電層
接続用コンタクトホールを形成すべき領域でも、ゲート絶縁層を薄くして第２の薄膜部分
を形成する。このため、コンタクトホール形成工程において、層間絶縁膜をエッチングし
て下層側導電層接続用コンタクトホールを形成する際、下層側導電層接続用コンタクトホ
ールの上側ホールを形成した時点で底部に残るゲート絶縁層の膜厚が薄い。従って、下層
側導電層接続用コンタクトホールを下層側導電層まで貫通させる際にゲート絶縁層をエッ
チングするのに要する時間が短いので、スループットを向上することができる。また、下
層側導電層接続用コンタクトホールの形成にドライエッチングを採用した場合には、エッ
チング時間が短い分、ゲート絶縁層が静電気やプラズマに晒される時間が短いので、ゲー
ト絶縁層に欠陥が発生することを防止することができる。それ故、ゲート絶縁層の膜厚を
薄くして誘電体層として用いた保持容量であっても耐電圧の低下や絶縁破壊（ショート）
が発生しない。
【００１１】
本発明に係る電気光学装置の製造方法おいて、前記ゲート絶縁層形成工程では、前記ゲ
ート絶縁層の下層側部分を構成する１層乃至複数層の絶縁膜からなる下層側絶縁層を形成
する下層側ゲート絶縁層形成工程と、前記ゲート絶縁層の上層側部分を構成する１層乃至
複数層の絶縁膜からなる上層側ゲート絶縁層を形成する上層側ゲート絶縁層形成工程とを
行い、前記下層側ゲート絶縁層形成工程の後、前記上層側ゲート絶縁層形成工程の前に前
記薄膜化工程を行うことが好ましい。
【００１２】
このような方法で製造した電気光学装置では、前記ゲート絶縁層が、１層乃至複数層の
絶縁膜からなる下層側ゲート絶縁層と、１層乃至複数層の絶縁膜からなる上層側ゲート絶
縁層とを備え、前記下層側ゲート絶縁層の除去部分によって前記第１の薄膜部分および前
記第２の薄膜部分が構成されている。
【００１３】
このような構成を採用すると、上層側ゲート絶縁層と半導体層とを連続して成膜できる
ので、ゲート絶縁層と半導体層との間に清浄な界面を構成することができ、薄膜トランジ
スタの信頼性を向上することができる。また、ゲート絶縁層を部分的に薄くした部分を保
持容量の誘電体層として用いるにあたって、下層側ゲート絶縁層を残さず、上層側ゲート
絶縁層のみで誘電体層を構成するため、ゲート絶縁層を深さ方向の途中位置までエッチン
グするという構成を採用する必要がない。それ故、エッチング深さのばらつきに起因する
保持容量の容量ばらつきを防止することができる。さらに、下層側ゲート絶縁層および上
層側ゲート絶縁層のうち、下層側ゲート絶縁層を除去し、上層側ゲート絶縁層を保持容量
の誘電体層として用いており、かかる上層側ゲート絶縁層であれば、下層側ゲート絶縁層
を部分的にドライエッチングする際の静電気やプラズマに晒されることがないので、上層
側ゲート絶縁層に、表面の損傷や欠陥が発生することを防止することができる。また、上
層側ゲート絶縁層は、下層側ゲート絶縁層を部分的にウエットエッチングした際のエッチ
ング液に接触することもないので、上層側ゲート絶縁層にはピンホールも発生しない。そ
れ故、保持容量の耐電圧が低下することを防止することができる。
【００１４】
本発明において、前記ゲート絶縁層形成工程を真空雰囲気中で行った後、前記半導体層
形成工程を開始するまで前記素子基板を真空雰囲気中に保持し続けることが好ましい。
【００１５】
本発明において、前記コンタクトホール形成工程では、前記下層側導電層接続用コンタ
クトホールが前記下層側導電層に到達するまでエッチングを連続して行うことが好ましい
。本発明では、下層側導電層接続用コンタクトホールを形成する箇所のゲート絶縁層の膜
厚が薄いので、下層側導電層接続用コンタクトホールが下層側導電層に到達するまでエッ
チングを連続して行ってスループットの向上を図った場合でも、画素電極接続用コンタク
トホールの底部に位置する電極が大きく損傷することがない。
【００１６】
本発明は、前記コンタクトホール形成工程でドライエッチングを行う場合に適用すると
効果的である。
【００１７】
本発明において、前記画素電極形成工程では、前記下層側導電層接続用コンタクトホー
ルを介して前記下層側導電層に電気的に接続する導電パターンを前記画素電極と同時形成
することがある。この場合、前記ソース・ドレイン電極形成工程では、上層側導電層を前
記ソースおよび前記ドレイン電極と同時形成し、前記コンタクトホール形成工程では、前
記層間絶縁膜を貫通して前記上層側導電層に至る上層側導電層接続用コンタクトホールを
形成し、前記画素電極形成工程では、前記上層側導電層接続用コンタクトホールを介して
前記上層側導電層に電気的に接続するように前記導電パターンを形成してもよい。
【００１８】
本発明において、前記素子基板に対して、対向基板の導電層が形成された面を貼り合わ
せる貼り合わせ工程を有し、当該貼り合わせ工程では、前記素子基板と前記対向基板との
間に導電材を介在させて、前記下層側導電層接続用コンタクトホール内で前記下層側導電
層と前記対向基板の導電層とを電気的に接続させることがある。
【００１９】
本発明に係る電気光学装置は、携帯電話機やモバイルコンピュータなどの電子機器に用
いることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各
図では、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に
縮尺を相違させてある。また、以下の説明では、図１９に示した例との対応が明確になる
ように、共通する機能を有する部分には同一の符号を付して説明する。
【００２１】
［実施の形態１］
（液晶装置の全体構成）
図１（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構
成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。図１（ａ
）、（ｂ）において、本形態の液晶装置１は、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）
モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎ
ｇｅｎｃｅ）モード、あるいはＶＡＮ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｅｄ Ｎｅｍａｔ
ｉｃ）モードの透過型のアクティブマトリクス型の液晶装置である。この液晶装置１では
、シール材２２を介して素子基板１０と対向基板２０とが貼り合わされ、その間に液晶１
ｆが保持されている。
【００２２】
素子基板１０において、シール材２２の外側に位置する端部領域には、データ線駆動用
ＩＣ６０、および走査線駆動用ＩＣ３０がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装さ
れているとともに、基板辺に沿って実装端子１２が形成されている。シール材２２は、素
子基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性
樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー
、あるいはガラスビーズ等のギャップ材が配合されている。シール材２２には、その途切
れ部分によって液晶注入口２５が形成され、液晶１ｆを注入した後、封止材２６により封
止されている。
【００２３】
詳しくは後述するが、素子基板１０には薄膜トランジスタ１ｃや画素電極２ａがマトリ
クス状に形成され、その表面に配向膜１９が形成されている。対向基板２０には、シール
材２２の内側領域に遮光性材料からなる額縁２４（図１（ｂ）では図示を省略）が形成さ
れ、その内側が画像表示領域１ａになっている。対向基板２０には、図示を省略するが、
各画素の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストラ
イプなどと称せられる遮光膜が形成され、その上層側には、対向電極２８および配向膜２
９が形成されている。図１（ｂ）では図示を省略するが、対向基板２０において、素子基
板１０の各画素に対向する領域には、ＲＧＢのカラーフィルタがその保護膜とともに形成
され、それにより、液晶装置１をモバイルコンピュータ、携帯電話機、液晶テレビなどと
いった電子機器のカラー表示装置として用いることができる。
【００２４】
なお、図１（ａ）に模式的に示すように、素子基板１０と対向基板２０との間では、後
述するように、シール材２２に配合された基板間導通用の導電材２３により、素子基板１
０に形成された定電位配線と、対向基板２０の対向電極２８とが電気的に接続されている
。
【００２５】
（素子基板１０の構成）
図２は、図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。図２に示
すように、素子基板１０には、画像表示領域１ａに相当する領域に複数のソース線６ａ（
データ線）およびゲート線３ａ（走査線）が互いに交差する方向に形成され、これらの配
線の交差部分に対応する位置に画素１ｂが構成されている。ゲート線３ａは走査線駆動用
ＩＣ３０から延びており、ソース線６ａはデータ線駆動用ＩＣ６０から延びている。また
、素子基板１０には、液晶１ｆの駆動を制御するための画素スイッチング用の薄膜トラン
ジスタ１ｃが各画素１ｂに形成され、薄膜トランジスタ１ｃのソースにはソース線６ａが
電気的に接続され、薄膜トランジスタ１ｃのゲートにはゲート線３ａが電気的に接続され
ている。
【００２６】
さらに、素子基板１０には、ゲート線３ａと並行して容量線３ｂが形成されている。本
形態では、薄膜トランジスタ１ｃに対して、対向基板２０との間に構成された液晶容量１
ｇが直列に接続されているとともに、液晶容量１ｇに対して並列に保持容量１ｈが接続さ
れている。ここで、容量線３ｂは、走査線駆動用ＩＣ３０に接続されているが、定電位に
保持されている。なお、保持容量１ｈは、前段のゲート線３ａとの間に構成される場合が
あり、この場合、容量線３ｂは省略できる。
【００２７】
このように構成した液晶装置１では、薄膜トランジスタ１ｃを一定期間だけそのオン状
態とすることにより、ソース線６ａから供給される画像信号を各画素１ｂの液晶容量１ｇ
に所定のタイミングで書き込む。液晶容量１ｇに書き込まれた所定レベルの画像信号は、
液晶容量１ｇで一定期間保持されるとともに、保持容量１ｈは、液晶容量１ｇに保持され
た画像信号がリークするのを防止している。
【００２８】
（各画素の構成）
図３（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態１に係る液晶装置の画素１つ分の
平面図、Ａ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図、およびコンタク
ト部の平面図である。図４は、液晶装置のコンタクト部の説明図である。図３（ａ）では
、画素電極を太くて長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実
線で示し、ソース線およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を
細くて短い点線で示してある。また、保持容量を構成するゲート絶縁層のうち、薄膜部分
については細い二点鎖線で示し、コンタクトホールについては、ゲート線などと同様、細
い実線で示してある。
【００２９】
図３（ａ）に示すように、素子基板１０では、ゲート線３ａとソース線６ａで囲まれた
画素領域１ｅに画素１ｂを構成する以下の要素が構成されている。まず、画素領域１ｅに
は、ボトムゲート型の薄膜トランジスタ１ｃの能動層を構成するアモルファスシリコン膜
からなる半導体層７ａが形成されている。また、ゲート線３ａからの突出部分によってゲ
ート電極が形成されている。半導体層７ａのうち、ソース側の端部には、ソース線６ａが
ソース電極として重なっており、ドレイン側の端部にはドレイン電極６ｂが重なっている
。また、ゲート線３ａと並列して容量線３ｂが形成されている。
【００３０】
また、画素領域１ｅには、容量線３ｂからの突出部分を下電極３ｃとし、ドレイン電極
６ｂからの延設部分を上電極６ｃとする保持容量１ｈが形成されている。また、上電極６
ｃに対しては、コンタクトホール８１、９１を介して、ＩＴＯ膜（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）からなる画素電極２ａが電気的に接続されており、コンタクトホール８１
は、本発明における画素電極接続用コンタクトホールに相当する。
【００３１】
このように構成した素子基板１０のＡ１−Ｂ１断面は、図３（ｂ）に示すように表され
る。まず、ガラス基板や石英基板からなる絶縁基板１１上には、ゲート線３ａ（ゲート電
極）、および容量線３ｂ（保持容量１ｈの下電極３ｃ）が形成されている。本形態におい
て、ゲート線３ａおよび容量線３ｂはいずれも、膜厚が１５０ｎｍのネオジウム含有のア
ルミニウム合金膜の上層に膜厚が２０ｎｍのモリブデン膜を積層した２層構造になってい
る。
【００３２】
本形態において、ゲート線３ａの上層側にはゲート線３ａを覆うようにゲート絶縁層４
が形成されている。ゲート絶縁層４の上層のうち、ゲート線３ａの突出部分（ゲート電極
）と部分的に重なる領域には、薄膜トランジスタ１ｃの能動層を構成する半導体層７ａが
形成されている。半導体層７ａのうち、ソース領域の上層には、ドープトシリコン膜から
なるオーミックコンタクト層７ｂ、およびソース線６ａが積層され、ドレイン領域の上層
には、ドープトシリコン膜からなるオーミックコンタクト層７ｃ、およびドレイン電極６
ｂが形成され、薄膜トランジスタ１ｃが構成されている。また、ドレイン電極６ｂの延設
部分によって保持容量１ｈの上電極６ｃが形成されている。本形態において、半導体層７
ａは、膜厚が１５０ｎｍの真性のアモルファスシリコン膜からなり、オーミックコンタク
ト層７ｂ、７ｃは、リンがドープされた膜厚が５０ｎｍのｎ+型のアモルファスシリコン
膜からなる。ソース線６ａおよびドレイン電極６ｂ（上電極６ｃ）はいずれも、下層側か
ら上層側に向けて、膜厚が５ｎｍのモリブデン膜、膜厚が１５００ｎｍのアルミニウム膜
、および膜厚が５０ｎｍのモリブデン膜を積層した３層構造を備えている。
【００３３】
ソース線６ａ、ドレイン電極６ｂ、および上電極６ｃの上層側には、シリコン窒化膜な
どからなるパッシベーション膜８（層間絶縁膜）、およびアクリル樹脂などの感光性樹脂
層からなる平坦化膜９が形成されており、平坦化膜９の上層には画素電極２ａが形成され
ている。画素電極２ａは、平坦化膜９に形成されたコンタクトホール９１、およびパッシ
ベーション膜８に形成されたコンタクトホール８１を介して上電極６ｃに電気的に接続し
、上電極６ｃおよびドレイン電極６ｂを介して薄膜トランジスタ１ｃのドレイン領域に電
気的に接続している。画素電極２ａの表面には配向膜１９が形成されている。本形態にお
いて、パッシベーション膜８は、膜厚が２５０ｎｍのシリコン窒化膜からなり、画素電極
２ａは、膜厚が１００ｎｍのＩＴＯ膜からなる。
【００３４】
このように構成された素子基板１０に対向するように対向基板２０が配置され、素子基
板１０と対向基板２０との間には液晶１ｆが保持されている。対向基板２０には、各色の
カラーフィルタ２７、対向電極２８および配向膜２９が形成されており、画素電極２ａと
対向電極２８との間に液晶容量１ｇ（図２参照）が構成される。なお、対向基板２０の側
にはブラックマトリクスや保護膜などが形成される場合があるが、それらの図示を省略す
る。
【００３５】
液晶装置１では、図４を参照して説明する各種のコンタクト部１ｓが構成されており、
このようなコンタクト部１ｓのうち、典型的な構成を図３（ｂ）の左端部および図３（ｃ
）に示してある。図４に示すコンタクト部１ｓのうち、図４（ａ）に示すコンタクト部１
ｓは、素子基板１０上において、２つの薄膜トランジスタを用いて、図４（ｂ）に示す双
方向ダイオード（静電保護素子）を構成する領域の平面図である。ここで、２つの薄膜ト
ランジスタは、画素スイッチング用の薄膜トランジスタ１ｃと同時形成されたものであり
、半導体層７ａと同時形成された半導体層７ｓを備えるなど、画素スイッチング用の薄膜
トランジスタ１ｃと同一構造を備えている。但し、ソース・ドレイン電極のうちの一方を
ゲート電極とを電気的に接続することによりダイオードして機能する。このようなダイオ
ードを構成するには、ゲート線３ａと同時形成された下層側導電層３ｓと、ソース線６ａ
と同時形成された上層側導電層６ｓとを電気的に接続する必要がある。そこで、本形態で
は、図３（ｂ）、図３（ｃ）および図４（ａ）に示すように、画素電極２ａと同時形成さ
れた導電パターン２ｓをパッシベーション膜８およびゲート絶縁層４を貫通する下層側導
電層接続用コンタクトホール８９を介して下層側導電層３ｓに電気的に接続するとともに
、パッシベーション膜８を貫通する上層側導電層接続用コンタクトホール８６を介して上
層側導電層６ｓに電気的に接続してある。
【００３６】
また、図４（ｃ）、（ｄ）に示すコンタクト部１ｓは、素子基板１０上において、図１
の実装端子１２や、データ線駆動用ＩＣ６０および走査線駆動用ＩＣ３０のバンプを実装
するための端子を構成しており、ゲート線３ａと同時形成された下層側導電層３ｓに対し
て、画素電極２ａと同時形成された導電パターン２ｓを、パッシベーション膜８およびゲ
ート絶縁層４を貫通する下層側導電層接続用コンタクトホール８９を介して電気的に接続
し、導電パターン２ｓにより端子を構成している。
【００３７】
さらに、図４（ｅ）、（ｆ）に示すコンタクト部１ｓは、素子基板１０において、ゲー
ト線３ａと同時形成された下層側導電層３ｓに対して、図１（ａ）を参照して説明した導
通材２３を介して対向基板２０の対向電極２８を電気的に接続する部分であり、下層側導
電層３ｓは、パッシベーション膜８およびゲート絶縁層４を貫通する上層側導電層接続用
コンタクトホール８９によって上方が開放状態にある。
【００３８】
なお、図４（ｃ）〜（ｆ）に示すコンタクト部１ｓの構成は、図３（ｂ）、（ｃ）およ
び図４（ａ）、（ｂ）に示すコンタクト部１ｓの構成を変形することにより実現できるの
で、以下、図３（ｂ）、（ｃ）および図４（ａ）、（ｂ）に示すコンタクト部１ｓの構成
を中心に説明する。
【００３９】
（ゲート絶縁層、誘電体層、およびコンタクト部の詳細構成）
再び図３（ｂ）において、ゲート絶縁層４は、下層側の厚いシリコン窒化膜からなる下
層側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との
２層構造になっている。本形態において、下層側ゲート絶縁層４ａの膜厚は、薄膜トラン
ジスタの寄生容量の影響を小さくする厚さに形成され、上層側ゲート絶縁膜の膜厚は下層
側ゲート絶縁膜よりも薄く形成される。例えば下層側ゲート絶縁膜は２５０〜５００ｎｍ
で好ましくは３００ｎｍであり、上層側ゲート絶縁層４ｂの膜厚は５０〜２００ｎｍで好
ましくは１００ｎｍである。これらの膜厚は、薄膜トランジスタの書き込み能力、寄生容
量及び保持容量のバランスを考慮した上で最適化して決められる。例えば、高精細で画素
１ｂの寸法が小さな構造の場合（例えば１画素の短辺が４０um以下）、画素１ｂにおける
保持容量１ｈ、液晶容量１ｇが小さくなるが、薄膜トランジスタ１ｃの最小寸法はフォト
リソグラフィの解像度で律則される。このためこのような高精細画素では、薄膜トランジ
スタ１ｃの寄生容量が１画素全体の容量に占める割合が高くなる。この寄生容量の割合(
以下、寄生容量比)が大きくなると、電気光学装置１はフリッカや、クロストーク、焼き
付きといった表示品位の劣化を招くことが知られており、この寄生容量比が極力小さくな
るように設計を行うのが一般的である。しかしながら、前記のような高精細なレイアウト
によって寄生容量比が制約を受ける場合、従来の手法では、これを改善することが困難で
ある。しかるに本発明の構造、プロセスを用いれば、薄膜トランジスタ１ｃのゲート絶縁
膜の膜厚を保持容量１ｈの側とは全く独立に設定・製造できる。すなわち、前記の高精細
画素においては、ゲート絶縁膜を標準的な条件よりも厚く設定することにより、薄膜トラ
ンジスタ１ｃの寄生容量を低減し、寄生容量比を小さくすることができる。なお、このよ
うな条件設定においては、薄膜トランジスタ１ｃの電流駆動能力（画素への信号書き込み
能力）が低下するが、高精細画素は、書き込む画素容量そのものが小さくなっているため
、このようにゲート絶縁膜厚を厚くしても書き込み能力的には問題を生じないように設計
をおこなうことができる。
【００４０】
本形態では、ゲート絶縁層４において下層側ゲート絶縁層４ａは、保持容量１ｈの下電
極３ｃおよび上電極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開
口４１が形成されている。これに対して、上層側ゲート絶縁層４ｂは、略全面に形成され
ている。このため、ゲート絶縁層４は、下電極３ｃおよび上電極６ｃと平面的に重なる領
域（開口４１と平面的に重なる領域）に、上層側ゲート絶縁層４ｂのみからなる膜厚の薄
い第１の薄膜部分４ｃを備えており、かかる第１の薄膜部分４ｃによって保持容量１ｈの
誘電体層が構成されている。ここで、下電極３ｃの上層側のうち、下電極３ｃの端縁に沿
ってはゲート絶縁層４と同一厚の厚い部分が残っており、誘電体層４ｃは、この厚い絶縁
膜で囲まれている。このため、下電極３ｃの縁部分や上電極６ｃの縁部分で発生しやすい
耐電圧低下を防止することができる。
【００４１】
また、本形態では、コンタクト部１ｓでも、下層側導電層接続用コンタクトホール８９
の形成領域では、ゲート絶縁層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって
除去され、開口４３が形成されている。ここで、開口４３は、下層側導電層接続用コンタ
クトホール８９の周りを囲む広い範囲にわたって形成されているが、下層側導電層３ｓが
形成されている領域内に位置している。これに対して、上層側ゲート絶縁層４ｂは、開口
４３の内側にも形成されている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層
に上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えている。従
って、下層側導電層接続用コンタクトホール８９は、パッシベーション膜を貫通する上側
ホール８７と、ゲート絶縁層４のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い
第２の薄膜部分４ｄを貫通する下側ホール４６とを備えている。
【００４２】
（液晶装置１の製造方法）
図５（ａ）〜（ｇ）、および図６（ａ）〜（ｅ）は、本形態の液晶装置１に用いた素子
基板１０の製造方法を示す工程断面図である。なお、素子基板１０を製造するには、素子
基板１０を多数取りできる大型基板の状態で以下の工程が行われるが、以下の説明では、
大型基板についても素子基板１０として説明する。
【００４３】
まず、図５（ａ）に示すゲート電極形成工程において、大型のガラス基板などの絶縁基
板１１の表面に金属膜（膜厚が１５０ｎｍのアルミニウム合金膜と、膜厚が２０ｎｍのモ
リブデン膜との積層膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパター
ニングし、ゲート線３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電
層３ｓを同時形成する。
【００４４】
次に、図５（ｂ）に示すように、ゲート絶縁層形成工程（下層側ゲート絶縁層形成工程
）において、プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚い下層側ゲ
ート絶縁層４ａを形成する。本形態において、下層側ゲート絶縁層４ａは、膜厚が約３０
０ｎｍのシリコン窒化膜からなる。
【００４５】
次に、図５（ｃ）に示す薄膜化工程では、フォトリソグラフィ技術を用いて、下電極３
ｃと平面的に重なる領域、およびコンタクト部１ｓに開口を備えたレジストマスク（図示
せず）を形成した後、下層側ゲート絶縁層４ａに対して、ＳＦ6などのフッ素系のエッチ
ングガスによる反応性イオンエッチング（ドライエッチング）を行い、開口４１、４３を
形成する。このような反応性イオンエッチングは、イオンの物理的なスパッタ効果と、ラ
ジカルの化学的なエッチング効果の相乗効果を利用するため、異方性に優れ、かつ、高い
生産性が得られる。
【００４６】
次に、図５（ｄ）に示すゲート絶縁層形成工程（上層側ゲート絶縁層形成工程）では、
プラズマＣＶＤ法により、ゲート絶縁層４の上層側を構成する薄い上層側ゲート絶縁層４
ｂを形成する。本形態において、上層側ゲート絶縁層４ｂは、膜厚が約１００ｎｍのシリ
コン窒化膜からなる。その結果、ゲート線３ａ（ゲート電極）の上層側には、厚い下層側
ゲート絶縁層４ａと、薄い上層側ゲート絶縁層４ｂとからなるゲート絶縁層４が形成され
る。これに対して、開口４１と平面的に重なる領域には、上層側ゲート絶縁層４ｂのみか
らなる第１の薄膜部分４ｃが形成され、開口４３と平面的に重なる領域には、上層側ゲー
ト絶縁層４ｂのみからなる第２の薄膜部分４ｄが形成される。
【００４７】
次に、図５（ｅ）に示す半導体層形成工程では、プラズマＣＶＤ法により、膜厚が１５
０ｎｍの真性のアモルファスシリコン膜７ｄ、および膜厚が５０ｎｍのｎ+型シリコン膜
７ｅを連続して形成する。その際、図５（ｄ）に示す上層側ゲート絶縁層形成工程を行っ
た素子基板１０を真空雰囲気中に保持したまま、図５（ｅ）に示す半導体層形成工程を行
い、素子基板１０を大気と接触させない。それにより、ゲート絶縁層４（上層側ゲート絶
縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄを積層できる。
【００４８】
次に、図５（ｆ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシリ
コン膜７ｄ、およびｎ+型シリコン膜７ｅにエッチングを行い、島状の半導体層７ａ、お
よび島状のｎ+型シリコン膜７ｅを形成する。このエッチングにおいても、ＳＦ6などのフ
ッ素系のエッチングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００４９】
次に、図５（ｇ）に示すソース・ドレイン電極形成工程では、金属膜（膜厚が５ｎｍの
モリブデン膜、膜厚が１５００ｎｍのアルミニウム膜、および膜厚が５０ｎｍのモリブデ
ン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、ソース
線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側導電層６ｓを形成する。続いて、
ソース線６ａおよびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレイン電
極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレインの分
離を行う。その結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領域から
ｎ+型シリコン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成される。そ
の際、半導体層７ａの表面の一部がエッチングされる。このようにして、ボトムゲート型
の画素スイッチング用の薄膜トランジスタ１ｃが形成されるとともに、保持容量１ｈが形
成される。
【００５０】
次に、図６（ａ）に示す層間絶縁膜形成工程において、プラズマＣＶＤ法により、膜厚
が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成する。
【００５１】
次に、図６（ｂ）に示す平坦化膜形成工程では、スピンコート法により、アクリル樹脂
などの感光性樹脂を塗布した後、露光、現像して、コンタクトホール９１を備えた平坦化
膜９を形成する。
【００５２】
次に、図６（ｃ）に示すコンタクトホール形成工程において、フォトリソグラフィ技術
を用いてパッシベーション膜８に対してエッチングを行い、画素電極接続用コンタクトホ
ール８１、上層側導電層接続用コンタクトホール８６、および下層側導電層接続用コンタ
クトホール８９を形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチ
ングガスを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５３】
その際、画素電極接続用コンタクトホール８１および上層側導電層接続用コンタクトホ
ール８６は、パッシベーション膜８を貫通するだけであるため、同時形成されるが、下層
側導電層接続用コンタクトホール８９は、パッシベーション膜８およびゲート絶縁層４を
貫通する必要があるため、下層側導電層接続用コンタクトホール８９について、パッシベ
ーション膜８を貫通する上側ホール８７のみが形成される。
【００５４】
従って、コンタクトホール形成工程では、フォトリソグラフィ技術を用いて別のマスク
を形成し、図６（ｄ）に示すように、上側ホール８７の底部に位置するゲート絶縁層４（
上層側ゲート絶縁層４ｂ／第２の薄膜部分４ｄ）を除去する。その結果、ゲート絶縁層４
に下側ホール４６が形成され、下層側導電層接続用コンタクトホール８９は、下層側導電
層３ｓに到達する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガス
を用いた反応性イオンエッチング（ドライエッチング）を行う。
【００５５】
次に、図６（ｅ）に示す画素電極形成工程では、スパッタ法により、膜厚が１００ｎｍ
のＩＴＯ膜を形成した後、フォトリソグラフィ技術およびウエットエッチングを利用して
パターニングし、画素電極２ａを形成する。その結果、画素電極２ａは、コンタクトホー
ル９１、８１を介して上電極６ｃに電気的に接続される。続いて、図３に示す配向膜１９
を形成するためのポリイミド膜を形成した後、ラビング処理を施す。
【００５６】
このようにして大型基板の状態で各種配線やＴＦＴを形成した素子基板１０については
、別途形成した大型の対向基板２０とシール材２２で貼り合わせた後、所定のサイズに切
断する。それにより、液晶注入口２５が開口するので、液状注入口２５から素子基板１０
と対向基板２０との間に液晶１ｆを注入した後、液晶注入口２５を封止材２６により封止
する。
【００５７】
（本形態の主な効果）
以上説明したように、本形態の液晶装置１では、ゲート絶縁層４を薄くした第１の薄膜
部分４ｃを保持容量１ｈの誘電体層として用いるため、薄膜トランジスタ１ｃのゲート耐
電圧を低下させることなく、保持容量１ｈの単位面積当たりの静電容量を高めることがで
きる。しかも、誘電体層４ｃを構成する上層側ゲート絶縁層４ｂは、シリコン窒化膜（比
誘電率が約７〜８）であり、シリコン酸化膜より誘電率が高いので、保持容量１ｈは、単
位面積当たりの静電容量が高い。それ故、保持容量１ｈは、電荷の保持特性が高い一方、
単位面積当たりの容量値が高くなった分、その占有面積を縮小すれば画素開口率を高める
ことができる。
【００５８】
また、本形態では、ゲート絶縁層４を薄くして第１の薄膜部分４ｃを形成する際、下層
側導電層接続用コンタクトホール８９を形成すべき領域でも、ゲート絶縁層４を薄くして
第２の薄膜部分４ｄを形成する。このため、コンタクトホール形成工程において、パッシ
ベーション膜８をエッチングして下層側導電層接続用コンタクトホール８９を形成する際
、下層側導電層接続用コンタクトホール８９の上側ホール８７を形成した時点で底部に残
るゲート絶縁層４の膜厚が薄い。従って、下層側導電層接続用コンタクトホール８９を下
層側導電層３ｓまで貫通させる際にゲート絶縁層４をエッチングするのに要する時間が短
いので、スループットを向上することができる。
【００５９】
さらに、本形態では、下層側導電層接続用コンタクトホール８９の形成にドライエッチ
ングを採用したが、下層側導電層接続用コンタクトホール８９を形成する箇所のゲート絶
縁層４の膜厚が薄い。従って、ドライエッチングの時間が短い分、ゲート絶縁層が静電気
やプラズマに晒される時間が短いので、ゲート絶縁層４に欠陥が発生することを防止する
ことができる。それ故、ゲート絶縁層４の膜厚を薄くして誘電体層として用いた保持容量
１ｈであっても耐電圧の低下や絶縁破壊（ショート）の発生を防止することができる。
【００６０】
また、本形態では、薄膜トランジスタ１ｃをボトムゲート構造で構成したため、上層側
ゲート絶縁層４ｂ、能動層（半導体層７ａ）を構成するための真性のアモルファスシリコ
ン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成するためのｎ+型シリコン膜
７ｅを連続成膜できるので、清浄な上層側ゲート絶縁層４ｂの上層にアモルファスシリコ
ン膜７ｄを形成することができる。しかも、本形態では、上層側ゲート絶縁層４ｂ、アモ
ルファスシリコン膜７ｄ、およびオーミックコンタクト層７ｂ、７ｃを構成する際、素子
基板１０を真空雰囲気中に保持し続けるため、上層側ゲート絶縁層４ｂの表面の汚染を確
実に防止することができる。それ故、ゲート絶縁層４と半導体層７ａとの界面が清浄であ
り、薄膜トランジスタ１ｃの信頼性が高い。
【００６１】
さらに、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの誘電体
層４ｃとして用いるにあたって、下層側ゲート絶縁層４ａを残さず、上層側ゲート絶縁層
４ｂのみで誘電体層４ｃを構成したため、下層側ゲート絶縁層４ａを部分的に残す場合と
違って、エッチング深さのばらつきに起因する保持容量１ｈの容量ばらつきを防止するこ
とができる。しかも、本形態では、ゲート絶縁層４を部分的に薄くした部分を保持容量１
ｈの誘電体層４ｃとして用いるにあたって、下層側ゲート絶縁層４ａおよび上層側ゲート
絶縁層４ｂのうち、下層側ゲート絶縁層４ａを除去し、この下層側ゲート絶縁層４ａの上
層に形成した上層側ゲート窒化膜４ｂを保持容量１ｈの誘電体層４ｃとして用いる。この
ような上層側ゲート絶縁層４ｂであれば、下層側ゲート絶縁層４ａをドライエッチングに
より除去する際の静電気やプラズマに晒されることがないので、上層側ゲート絶縁層４ｂ
の欠陥密度が低い。それ故、保持容量１ｈの耐電圧の低下などといった不具合の発生を防
止することができる。
【００６２】
なお、本形態では、下層側ゲート絶縁層４ａに対してドライエッチングを行って開口４
１を形成したが、ウエットエッチングを行って開口４１を形成してもよい。このような場
合でも、上層側ゲート絶縁層４ｂは、下層側ゲート絶縁層４ａに対するエッチング液に接
触することもないので、上層側ゲート絶縁層４ｂにピンホールが発生することがない。そ
れ故、保持容量１ｈの耐電圧がばらつくことを防止することができる。
【００６３】
［実施の形態１の改良例］
実施の形態１では、図６（ｃ）に示すコンタクトホール形成工程において、下層側導電
層接続用コンタクトホール８９の上側ホール８７を形成した後、別のエッチング工程にお
いて、図６（ｄ）に示すように、上側ホール８７の底部に位置するゲート絶縁層４（上層
側ゲート絶縁層４ｂ／第２の薄膜部分４ｄ）を除去して下側ホール４６を形成したが、本
形態では、上電極６ｃおよび上層側導電層６ｓの膜厚が厚く、下層側導電層接続用コンタ
クトホール８９を形成する箇所のゲート絶縁層４の膜厚が薄い。従って、実施の形態１と
同様な方法で、図７（ａ）に示す層間絶縁膜形成工程、および図７（ｂ）に示す平坦化膜
形成工程を行った後、図７（ｃ）に示すコンタクトホール形成工程において、コンタクト
ホール８１、８６、８９を同時形成し、しかる後に、図７（ｄ）に示す画素電極形成工程
を行ってもよい。
【００６４】
なお、本形態は、実施の形態１に限らず、以下に説明するいずれの実施の形態に対して
も適用することができる。
【００６５】
［実施の形態２］
図８（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分の
平面図、Ａ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図、およびコンタク
ト部の平面図である。図９（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板１０
の製造工程のうち、ソース・ドレイン電極を形成するまでの工程を示す工程断面図である
。本形態および以下に説明するいずれの実施の形態でも、平面図では、画素電極を太くて
長い点線で示し、ゲート線およびそれと同時形成された薄膜を細い実線で示し、ソース線
およびそれと同時形成された薄膜を細い一点鎖線で示し、半導体層を細くて短い点線で示
し、保持容量を構成するゲート絶縁層のうち、薄膜部分については細い二点鎖線で示し、
コンタクトホールについては、ゲート線などと同様、細い実線で示してある。また、本形
態および以下に説明するいずれの実施の形態でも、本形態の基本的な構成は、実施の形態
１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略
する。
【００６６】
図８（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０に
おいて、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の薄
膜トランジスタ１ｃと保持容量１ｈとが形成されている。保持容量１ｈは、容量線３ｂか
らの突出部分を下電極３ｃとし、ドレイン電極６ｂからの延設部分を上電極６ｃとしてい
る。ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層
側ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２
層構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電
極６ｃと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１
の薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃ
の上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成さ
れており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【００６７】
また、本形態でも、実施の形態１と同様、図８（ｂ）、（ｃ）に示すように、コンタク
ト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁層
４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成され
ている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層４
ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コンタ
クトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４の
うち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する下
側ホール４６とを備えている。
【００６８】
本形態では、半導体層７ａの上層側のうち、ソース線６ａ（ソース電極）の端部とドレ
イン電極６ｂの端部との間に挟まれた領域にエッチングストッパ層７ｘが形成されており
、エッチングストッパ層７ｘの上層に被さるようにオーミックコンタクト層７ｂ、７ｃが
形成されている。本形態において、エッチングストッパ層７ｘは、膜厚が１５０ｎｍのシ
リコン窒化膜からなる。その他の構成は、実施の形態１と同様であるため、説明を省略す
る。
【００６９】
このような構成の素子基板１０を製造するには、図９（ａ）に示すゲート電極形成工程
において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層膜
）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線３
ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層３ｓを形成する。
【００７０】
次に、実施の形態１と同様、図９（ｂ）に示す下層側ゲート絶縁層形成工程において、
プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚いシリコン窒化膜（下層
側ゲート絶縁層４ａ）を形成した後、薄膜化工程において、下層側ゲート絶縁層４ａに対
してエッチングを行い、開口４１、４３を形成する。次に、図９（ｃ）に示す上層側ゲー
ト絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜（上
層側ゲート絶縁層４ｂ）を形成する。その結果、ゲート絶縁層４には、第１の薄膜部分４
ｃと第２の薄膜部分４ｄが形成される。
【００７１】
次に、図９（ｄ）に示す半導体層形成工程において、プラズマＣＶＤ法により、真性の
アモルファスシリコン膜７ｄを形成する。その際、図９（ｃ）に示す上層側ゲート絶縁層
形成工程を行った素子基板１０については、真空雰囲気中に保持したまま、図９（ｄ）に
示す半導体層形成工程を行い、素子基板１０を大気と接触させない。それにより、ゲート
絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファスシリコン膜７ｄ
（能動層）を積層できる。次に、アモルファスシリコン膜７ｄの上層側に、膜厚が１５０
ｎｍのシリコン窒化膜を形成した後、シリコン窒化膜をエッチングし、エッチングストッ
パ層７ｘを形成する。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガ
スを用いた反応性イオンエッチング（ドライエッチング）を行う。
【００７２】
次に、図９（ｅ）に示すように、エッチングストッパ層７ｘの上層側にｎ+型シリコン
膜７ｅを形成する。次に、図９（ｆ）に示すように、アモルファスシリコン膜７ｄおよび
ｎ+型シリコン膜７ｅに対してフォトリソグラフィ技術を利用してドライエッチングを行
い、島状の半導体層７ａおよびｎ+型シリコン膜７ｅを形成する。
【００７３】
次に、図９（ｇ）に示すソース・ドレイン電極形成工程では、金属膜（モリブデン膜、
アルミニウム膜、およびモリブデン膜の積層膜）を形成した後、フォトリソグラフィ技術
を用いてパターニングし、ソース線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側
導電層６ｓを形成する。続いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用
いて、ソース線６ａとドレイン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングによ
り除去し、ソース・ドレインの分離を行う。その結果、ソース線６ａおよびドレイン電極
６ｂが形成されていない領域からｎ+型シリコン膜７ｅが除去されてオーミックコンタク
ト層７ｂ、７ｃが形成される。その際、エッチングストッパ層７ｘは、半導体層７ａを保
護する機能を担う。このようにして、ボトムゲート型の画素スイッチング用の薄膜トラン
ジスタ１ｃが形成されるとともに、保持容量１ｈが形成される。それ以降の工程は、実施
の形態１と同様であるため、説明を省略する。
【００７４】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【００７５】
また、図９（ｄ）に示すように、エッチングストッパ層７ｘを形成する際、アモルファ
スシリコン膜７ｄは、上層側ゲート絶縁層４ｂを保護する機能を担う。それ故、エッチン
グストッパ層７ｘを形成した場合でも、誘電体層４ｃとして用いられる上層側ゲート絶縁
層４ｂに欠陥が発生するのを防止できる。
【００７６】
［実施の形態３］
図１０（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態２に係る液晶装置の画素１つ分
の平面図、Ａ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。図１１（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板
１０の製造工程のうち、ソース・ドレイン電極を形成するまでの工程を示す工程断面図で
ある。
【００７７】
図１０（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。
【００７８】
本形態において、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている
点では実施の形態１と同様である。但し、保持容量１ｈの上電極５ａは、ゲート絶縁層４
とドレイン電極６ｂの層間に形成されたＩＴＯ膜によって構成されており、上電極５ａは
、ドレイン電極６ｂとの部分的な重なり部分によりドレイン電極６ｂに電気的に接続され
ている。本形態において、上電極５ａを構成するＩＴＯ膜の膜厚は５０ｎｍである。なお
、上電極５ａに対しては、コンタクトホール８１、９１を介して、平坦化膜９の上層に形
成された画素電極２ａが電気的に接続されている。
【００７９】
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
５ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１の
薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの
上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成され
ており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【００８０】
また、本形態でも、実施の形態１と同様、図１０（ｂ）、（ｃ）に示すように、コンタ
クト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁
層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成さ
れている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層
４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コン
タクトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４
のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する
下側ホール４６とを備えている。その他の構成は、実施の形態１と同様であるため、説明
を省略する。
【００８１】
このような構成の素子基板１０を製造するには、図１１（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）および下層側導電層３ｓを形成する。
【００８２】
次に、実施の形態１と同様、図１１（ｂ）に示す下層側ゲート絶縁層形成工程において
、プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚いシリコン窒化膜（下
層側ゲート絶縁層４ａ）を形成した後、薄膜化工程において、下層側ゲート絶縁層４ａに
対してエッチングを行い、開口４１、４３を形成する。次に、図１１（ｃ）に示す上層側
ゲート絶縁層成膜工程において、ゲート絶縁層４の上層側を構成する薄いシリコン窒化膜
（上層側ゲート絶縁層４ｂ）を形成する。その結果、ゲート絶縁層４には、第１の薄膜部
分４ｃと第２の薄膜部分４ｄが形成される。
【００８３】
次に、図１１（ｄ）に示す半導体層形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ+型シリコン膜７ｅを順次、形成する。その際、図１１（ｃ）に示す上層
側ゲート絶縁層形成工程を行った素子基板１０については、真空雰囲気中に保持したまま
、図１１（ｄ）に示す半導体層形成工程を行い、素子基板１０を大気と接触させない。そ
れにより、ゲート絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファ
スシリコン膜７ｄ（能動層）を積層できる。
【００８４】
次に、図１１（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ+型シリコン膜７ｅにドライエッチングを行い、島状の半導体層
７ａ、および島状のｎ+型シリコン膜７ｅを形成する。
【００８５】
次に、図１１（ｆ）に示す上電極形成工程において、スパッタ法により、膜厚が５０ｎ
ｍのＩＴＯ膜を形成した後、フォトリソグラフィ技術を用いて、ＩＴＯ膜にウエットエッ
チングを行い、上電極５ａを形成する。このようにして、保持容量１ｈが形成される。
【００８６】
次に、図１１（ｇ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側導電層６ｓを形成する。続
いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレ
イン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレイ
ンの分離を行う。その結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領
域からｎ+型シリコン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成され
る。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形
成される。それ以降の工程は、実施の形態１と同様であるため、説明を省略する。
【００８７】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【００８８】
また、上電極５ａとしてＩＴＯ膜（透明電極）を用いたため、ドレイン電極６ｂの延設
部分を上電極として用いた場合と比較して、画素開口率を高めることができる。
【００８９】
［実施の形態４］
図１２（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態４に係る液晶装置の画素１つ分
の平面図、Ａ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。図１３（ａ）〜（ｇ）は、本形態の液晶装置１に用いた素子基板
１０の製造工程のうち、パッシベーション膜にコンタクトホールを形成するまでの工程を
示す工程断面図である。
【００９０】
図１２（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜３と
違って、本形態では、平坦化膜が形成されておらず、画素電極２ａは、パッシベーション
膜８の上層に形成され、パッシベーション膜８に形成された画素電極接続用コンタクトホ
ール８１を介してドレイン電極６ｂに電気的に接続されている。
【００９１】
また、保持容量１ｈは、容量線３ｂからの突出部分を下電極３ｃとしている点では実施
の形態１と同様である。但し、保持容量１ｈの上電極は、画素電極２ａのうち、下電極３
ｃと平面的に重なる部分によって構成されている。
【００９２】
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび画素電
極２ａと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成され
ている。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１
の薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃ
の上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成さ
れており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【００９３】
また、本形態でも、実施の形態１と同様、図１２（ｂ）、（ｃ）に示すように、コンタ
クト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁
層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成さ
れている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層
４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コン
タクトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４
のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する
下側ホール４６とを備えている。その他の構成は、実施の形態１と同様であるため、説明
を省略する。
【００９４】
このような構成の素子基板１０を製造するには、図１３（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層３ｓを形成する。
【００９５】
次に、実施の形態１と同様、図１３（ｂ）に示す下層側ゲート絶縁層形成工程において
、プラズマＣＶＤ法により、ゲート絶縁層４の下層側を構成する厚いシリコン窒化膜（下
層側ゲート絶縁層４ａ）を形成した後、薄膜化工程において、下層側ゲート絶縁層４ａに
対してエッチングを行い、下電極３ｃと重なる位置に開口４１、４３を形成する。次に、
図１３（ｃ）に示す上層側ゲート絶縁層成膜工程において、ゲート絶縁層４の上層側を構
成する薄いシリコン窒化膜（上層側ゲート絶縁層４ｂ）を形成する。その結果、ゲート絶
縁層４には、第１の薄膜部分４ｃと第２の薄膜部分４ｄが形成される。
【００９６】
次に、図１３（ｄ）に示す半導体層形成工程において、真性のアモルファスシリコン膜
７ｄ、およびｎ+型シリコン膜７ｅを順次、形成する。その際、図１３（ｃ）に示す上層
側ゲート絶縁層形成工程を行った素子基板１０については、真空雰囲気中に保持したまま
、図１３（ｄ）に示す半導体層形成工程を行い、素子基板１０を大気と接触させない。そ
れにより、ゲート絶縁層４（上層側ゲート絶縁層４ｂ）の表面が清浄な状態でアモルファ
スシリコン膜７ｄ（能動層）を積層できる。
【００９７】
次に、図１３（ｅ）に示すように、フォトリソグラフィ技術を用いて、アモルファスシ
リコン膜７ｄ、およびｎ+型シリコン膜７ｅにドライエッチングを行い、島状の半導体層
７ａ、および島状のｎ+型シリコン膜７ｅを形成する。
【００９８】
次に、図１３（ｆ）に示すように、金属膜（モリブデン膜、アルミニウム膜、およびモ
リブデン膜の積層膜）を形成した後、フォトリソグラフィ技術を用いてパターニングし、
ソース線６ａ、ドレイン電極６ｂ、上電極６ｃ、および上層側導電層６ｓを形成する。続
いて、ソース線６ａおよびドレイン電極６ｂをマスクとして用いて、ソース線６ａとドレ
イン電極６ｂとの間のｎ+型シリコン膜７ｅをエッチングにより除去し、ソース・ドレイ
ンの分離を行う。その結果、ソース線６ａおよびドレイン電極６ｂが形成されていない領
域からｎ+型シリコン膜７ｅが除去されてオーミックコンタクト層７ｂ、７ｃが形成され
る。このようにして、ボトムゲート型の画素スイッチング用の薄膜トランジスタ１ｃが形
成される。
【００９９】
次に、図１３（ｇ）に示すように、層間絶縁膜形成工程において、プラズマＣＶＤ法に
より、膜厚が２５０ｎｍのシリコン窒化膜からなるパッシベーション膜８を形成した後、
コンタクトホール形成工程において、フォトリソグラフィ技術を用いてパッシベーション
膜８に対してエッチングを行い、画素電極接続用コンタクトホール８１、上層側導電層接
続用コンタクトホール８６、および下層側導電層接続用コンタクトホール８９を形成する
。このエッチングにおいても、ＳＦ6などのフッ素系のエッチングガスを用いた反応性イ
オンエッチング（ドライエッチング）を行う。それ以降の工程は、実施の形態１と同様で
あるため、説明を省略する。
【０１００】
このように本形態では、保持容量１ｈの基本的な構成が実施の形態１と同様であるため
、信頼性が高い薄膜トランジスタ１ｃを形成できるとともに、容量が多くて耐電圧が安定
した保持容量１ｈを形成できるなど、実施の形態１と同様な効果を奏する。
【０１０１】
［実施の形態５］
図１４（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態５に係る液晶装置の画素１つ分
の平面図、Ａ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。
【０１０２】
図１４（ａ）、（ｂ）に示すように、本形態でも、実施の形態１と同様、素子基板１０
において、ゲート線３ａとソース線６ａで囲まれた画素領域１ｅには、ボトムゲート型の
薄膜トランジスタ１ｃと、保持容量１ｈとが形成されている。但し、実施の形態１〜４と
違って、本形態では、容量線が形成されておらず、走査方向（ゲート線３ａの延在方向と
交差する方向／ソース線６ａの延在方向）における前段側のゲート線３ａの一部によって
保持容量１ｈの下電極３ｃが構成されている。
【０１０３】
また、保持容量１hでは、下電極３ｃと重なる領域に上電極６ｄが形成されており、本
形態では、上電極６ｄとしては、ソース線６ａやドレイン電極６ｂと同時形成された金属
層が用いられている。ここで、上電極６ｄは、ドレイン電極６ｂと分離して形成されてい
る。このため、平坦化膜９の上層に形成された画素電極２ａは、パッシベーション膜８の
コンタクトホール８１、および平坦化膜９のコンタクトホール９１を介して上電極６ｄに
電気的に接続し、パッシベーション膜８のコンタクトホール８２、および平坦化膜９のコ
ンタクトホール９２を介してドレイン電極６ｂに電気的に接続している。
【０１０４】
ゲート絶縁層４は、実施の形態１と同様、下層側の厚いシリコン窒化膜からなる下層側
ゲート絶縁層４ａと、上層側の薄いシリコン窒化膜からなる上層側ゲート絶縁層との２層
構造になっている。下層側ゲート絶縁層４ａは、保持容量１ｈの下電極３ｃおよび上電極
６ｄと平面的に重なる領域で厚さ方向の全体にわたって除去され、開口４１が形成されて
いる。このため、保持容量１ｈの誘電体層は、ゲート絶縁層４のうち、膜厚の薄い第１の
薄膜部分４ｃ（下層側ゲート絶縁層４ａ）によって構成されている。なお、下電極３ｃの
上層側のうち、下電極３ｃの端縁に沿ってはゲート絶縁層４と同一厚の絶縁膜が形成され
ており、誘電体層４ｃは、この厚い絶縁膜で囲まれている。
【０１０５】
また、本形態でも、実施の形態１と同様、図１４（ｂ）、（ｃ）に示すように、コンタ
クト部１ｓでも、下層側導電層接続用コンタクトホール８９の形成領域では、ゲート絶縁
層４の下層側ゲート絶縁層４ａが厚さ方向の全体にわたって除去され、開口４３が形成さ
れている。このため、ゲート絶縁層４は、下層側導電層３ｓの上層に上層側ゲート絶縁層
４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを備えており、下層側導電層接続用コン
タクトホール８９は、パッシベーション膜を貫通する上側ホール８７と、ゲート絶縁層４
のうち、上層側ゲート絶縁層４ｂのみからなる膜厚の薄い第２の薄膜部分４ｄを貫通する
下側ホール４６とを備えている。その他の構成は、実施の形態１と同様であるため、説明
を省略する。
【０１０６】
このような構成の素子基板１０は、基本的には実施の形態１と同様な方法で製造できる
。すなわち、図５（ａ）に示すゲート電極形成工程では、容量線を形成しないとともに、
ゲート線３ａを図１４（ａ）に示す平面形状に形成する。また、図５（ｇ）に示すソース
・ドレイン電極形成工程においてソース線６ａおよびドレイン電極６ｂを形成する際、上
電極６ｄを形成する。さらに、図６（ｂ）に示す平坦化膜形成工程では、コンタクトホー
ル９１、９２を備えた平坦化膜９を形成するとともに、図６（ｃ）に示すコンタクトホー
ル形成工程では、フォトリソグラフィ技術を用いてパッシベーション膜８に対してエッチ
ングを行う際、コンタクトホール９１、９２と重なる位置にコンタクトホール８１、８２
を形成する。また、コンタクト部１ｓにコンタクトホール８９を形成する。
【０１０７】
［実施の形態６］
図１５（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態６に係る液晶装置の画素１つ分
の平面図、Ａ６−Ｂ６に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。図１６（ａ）〜（ｅ）は、本形態の液晶装置１に用いた素子基板
１０の製造工程のうち、ソース・ドレイン電極を形成するまでの工程を示す工程断面図で
ある。
【０１０８】
上記実施の形態１〜５では、下層側ゲート絶縁層４ａを除去して第１の薄膜部分４ｃお
よび第２の薄膜部分４ｄを形成したが、図１５（ａ）、（ｂ）、（ｃ）に示すように、本
形態では、上層側ゲート絶縁層４ｂを除去して凹部４２、４４を形成し、第１の薄膜部分
４ｃおよび第２の薄膜部分４ｄを形成してある。その他の構成は、実施の形態１と同様で
あるため、詳細な説明を省略する。
【０１０９】
このような構成の素子基板１０を製造するには、図１５（ａ）に示すゲート電極形成工
程において、絶縁基板１１の表面に金属膜（アルミニウム合金膜とモリブデン膜との積層
膜）を形成した後、フォトリソグラフィ技術を用いて金属膜をパターニングし、ゲート線
３ａ（ゲート電極）、容量線３ｂ（下電極３ｃ）、および下層側導電層３ｓを形成する。
【０１１０】
次、図１５（ｂ）に示すゲート絶縁層形成工程において、ゲート絶縁層４の下層側を構
成する薄い下層側ゲート絶縁層４ａ、およびゲート絶縁層４の上層側を構成する厚い上層
側ゲート絶縁層４ｂを形成する。続いて、半導体層形成工程において、能動層を構成する
ための真性のアモルファスシリコン膜７ｄ、およびオーミックコンタクト層を構成するた
めのｎ+型シリコン膜７ｅを順次形成した後、エッチングを行い、図１５（ｃ）に示すよ
うに、能動層を構成する半導体層７ａおよびｎ+型シリコン膜７ｅを島状にパターニング
する。次に、図１５（ｄ）に示す薄膜化工程において、上層側ゲート絶縁層４ａに対して
エッチングを行って上層側ゲート絶縁層４ｂを除去し、凹部４２、４４を形成する。次に
、ソース・ドレイン電極形成工程において、導電膜を形成した後、エッチングを行い、ソ
ース電極（ソース線６ａ）およびドレイン電極６ｂを形成する。続いて、ｎ+型シリコン
膜７ｅにエッチングを行い、オーミックコンタクト層７ｂ、７ｃを形成する。その結果、
薄膜トランジスタ１ｃが形成される。また、下層側ゲート絶縁層４ａを誘電体層４ｃとし
、ドレイン電極６ｂの延設部分を上電極６ｃとする保持容量１ｈが形成される。それ以降
の工程は、実施の形態１と同様であるため、説明を省略する。
【０１１１】
このような構成の素子基板１０でも、下層側導電層接続用コンタクトホール８９を形成
する箇所のゲート絶縁層４の膜厚が薄いので、ドライエッチングの時間が短い分、ゲート
絶縁層が静電気やプラズマに晒される時間が短縮できるなどの効果を奏する。
【０１１２】
［実施の形態７］
図１７（ａ）、（ｂ）、（ｃ）は、本発明の実施の形態７に係る液晶装置の画素１つ分
の平面図、Ａ７−Ｂ７に相当する位置で液晶装置を切断したときの断面図、およびコンタ
クト部の平面図である。
【０１１３】
上記実施の形態１〜６では、ゲート絶縁層４を下層側ゲート絶縁層４ａと上層側ゲート
絶縁層４ｂの２層構造を採用するとともに、上層側ゲート絶縁層４ｂを除去して第１の薄
膜部分４ｃおよび第２の薄膜部分４ｄを形成したが、図１７（ａ）、（ｂ）、（ｃ）に示
すように、本形態では、ゲート絶縁層４を１層の絶縁膜で構成するとともに、ゲート絶縁
層４を厚さ方向の途中位置までエッチングにより除去して第１の薄膜部分４ｃおよび第２
の薄膜部分４ｄを形成してある。その他の構成は、実施の形態１と同様であるため、詳細
な説明を省略する。このような構成の素子基板１０は、実施の形態６と同様な方法で製造
できるので説明を省略するが、下層側導電層接続用コンタクトホール８９を形成する箇所
のゲート絶縁層４の膜厚が薄いので、ドライエッチングの時間が短い分、ゲート絶縁層が
静電気やプラズマに晒される時間が短縮できるなどの効果を奏する。
【０１１４】
［その他の実施の形態］
上記実施の形態１〜６では、ゲート絶縁層４を構成する下層側ゲート絶縁層４ａおよび
上層側ゲート絶縁層４ｂのいずれもが同一の絶縁膜からなる構成であったが、下層側ゲー
ト絶縁層４ａおよび上層側ゲート絶縁層４ｂが異なる絶縁膜からなる構成であってもよい
。この場合、ゲート絶縁層４をシリコン酸化膜とシリコン窒化膜とによって構成する場合
、誘電体層４ｃとして利用する上層側ゲート絶縁層４ｂについては誘電率の高いシリコン
窒化膜により構成することが好ましい。また、上記実施の形態では、下層側ゲート絶縁層
４ａおよび上層側ゲート絶縁層４ｂは各々、１層の絶縁膜からなる構成であったが、下層
側ゲート絶縁層４ａおよび上層側ゲート絶縁層４ｂが各々、複数層の絶縁膜からなる構成
であってもよい。
【０１１５】
上記実施の形態１〜５では、ゲート絶縁層４を部分的に薄くした部分を保持容量１ｈの
誘電体層４ｃとして用いるにあたって、下電極３ｃの外周縁より内側領域のみで下層側ゲ
ート絶縁層４ａを除去して開口４１を形成したが、下電極３ｃの縁部分や上電極の縁部分
で発生しやすい耐電圧低下が問題とならない場合や、他の対策が施されている場合には、
下電極３ｃや上電極よりも広い領域にわたって下層側ゲート絶縁層４ａを除去してもよい
。
【０１１６】
上記実施の形態では、ゲート線３ａにアルミニウム合金膜とモリブデン膜との多層膜を
用い、ソース線６ａにアルミニウム膜とモリブデン膜との多層膜を用いたが、これらの配
線にはその他の金属膜を用いることができ、さらには、シリサイド膜などといった導電膜
を用いてもよい。また、上記実施の形態では半導体層７ａとして真性のアモルファスシリ
コン膜を用いたが、その他のシリコン膜や、有機半導体膜、酸化亜鉛などの透明半導体膜
を用いてもよい。
【０１１７】
また、上記実施の形態では、透過型の液晶装置を例に説明したが、半透過反射型の液晶
装置や全反射型の液晶装置に本発明を適用してもよい。また、上記実施の形態では、ＴＮ
モード、ＥＣＢモード、ＶＡＮモードのアクティブマトリクス型の液晶装置を例に説明し
たが、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードの液晶装置（電気光学装
置）に本発明を適用してもよい。
【０１１８】
さらに、電気光学装置として液晶装置に限らず、例えば、有機ＥＬ（エレクトロルミネ
ッセンス）装置でも、有機ＥＬ膜を電気光学物質として保持する素子基板上の各画素領域
に、薄膜トランジスタと、該薄膜トランジスタに電気的に接続された画素電極と、前記薄
膜トランジスタのゲート絶縁層より下層側に下電極を具備する保持容量とが形成されるの
で、かかる有機ＥＬ装置に本発明を適用してもよい。
【０１１９】
［電子機器の実施形態］
図１８は、本発明に係る液晶装置を各種の電子機器の表示装置として用いる場合の一実
施形態を示している。ここに示す電子機器は、パーソナルコンピュータや携帯電話機など
であり、表示情報出力源１７０、表示情報処理回路１７１、電源回路１７２、タイミング
ジェネレータ１７３、そして液晶装置１を有する。また、液晶装置１は、パネル１７５お
よび駆動回路１７６を有しており、前述した液晶装置１を用いることができる。表示情報
出力源１７０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等といったメモリ、各種ディスク等といったストレージ
ユニット、デジタル画像信号を同調出力する同調回路等を備え、タイミングジェネレータ
１７３によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号
等といった表示情報を表示情報処理回路１７１に供給する。表示情報処理回路１７１は、
シリアル−パラレル変換回路や、増幅・反転回路、ローテーション回路、ガンマ補正回路
、クランプ回路等といった周知の各種回路を備え、入力した表示情報の処理を実行して、
その画像信号をクロック信号ＣＬＫと共に駆動回路１７６へ供給する。電源回路１７２は
、各構成要素に所定の電圧を供給する。
【図面の簡単な説明】
【０１２０】
【図１】（ａ）、（ｂ）はそれぞれ、液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。
【図２】図１に示す液晶装置の素子基板の電気的な構成を示す説明図である。
【図３】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態１に係る液晶装置の画素１つ分の平面図、Ａ１−Ｂ１に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図４】本発明が適用された液晶装置のコンタクト部の説明図である。
【図５】（ａ）〜（ｇ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図６】（ａ）〜（ｅ）は、図３に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図７】（ａ）〜（ｄ）は、本発明の実施の形態１に係る液晶装置用いた素子基板の別の製造方法を示す工程断面図である。
【図８】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態２に係る液晶装置の画素１つ分の平面図、Ａ２−Ｂ２に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図９】（ａ）〜（ｇ）は、図８に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１０】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態３に係る液晶装置の画素１つ分の平面図、Ａ３−Ｂ３に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１１】（ａ）〜（ｇ）は、図１０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１２】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態４に係る液晶装置の画素１つ分の平面図、Ａ４−Ｂ４に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１３】（ａ）〜（ｇ）は、図１２０に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１４】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態５に係る液晶装置の画素１つ分の平面図、Ａ５−Ｂ５に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１５】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態６に係る液晶装置の画素１つ分の平面図、Ａ６−Ｂ６に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１６】（ａ）〜（ｅ）は、図１５に示す液晶装置に用いた素子基板の製造方法を示す工程断面図である。
【図１７】（ａ）、（ｂ）、（ｃ）はそれぞれ、本発明の実施の形態７に係る液晶装置の画素１つ分の平面図、Ａ７−Ｂ７に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【図１８】本発明に係る液晶装置を各種の電子機器の表示装置として用いた場合の説明図である。
【図１９】（ａ）、（ｂ）、（ｃ）はそれぞれ、従来の液晶装置の画素１つ分の平面図、Ａ１１−Ｂ１１に相当する位置で液晶装置を切断したときの断面図、およびコンタクト部の平面図である。
【符号の説明】
【０１２１】
１・・液晶装置（電気光学装置）、１ｂ・・画素、１ｃ・・薄膜トランジスタ、１ｅ・・
画素領域、１ｆ・・液晶、１ｇ・・液晶容量、１ｈ・・保持容量、１ｓ・・コンタクト部
、２ａ・・画素電極、３ａ・・ゲート線（ゲート電極／走査線）、３ｂ・・容量線、３ｃ
・・保持容量の下電極、３ｓ・・下層側導電層、４・・ゲート絶縁層、４ａ・・下層側ゲ
ート絶縁層、４ｂ・・上層側ゲート絶縁層、４ｃ・・第１の薄膜部分、４ｄ・・第２の薄
膜部分、５ａ、６ｃ、６ｄ・・保持容量の上電極、６ａ・・ソース線（データ線）、６ｂ
・・ドレイン電極、６ｓ・・上層側導電層、４１、４３・・開口、４２、４４・・凹部、
４６・・下層側導電層接続用コンタクトホールの下側ホール、８１・・画素電極接続用コ
ンタクトホール、８６・・上層側導電層接続用コンタクトホール、８７・・下層側導電層
接続用コンタクトホールの上側ホール、８９・・下層側導電層接続用コンタクトホール
【特許請求の範囲】
【請求項１】
素子基板上の複数の各画素領域の各々に、薄膜トランジスタと、該薄膜トランジスタに
電気的に接続された画素電極と、前記薄膜トランジスタのゲート絶縁層を挟んで対向する
下電極および上電極を備えた保持容量とを有するとともに、前記素子基板では、前記ゲー
ト絶縁層の下層側に形成された下層側導電層に対して前記ゲート絶縁層および層間絶縁膜
を貫通する下層側導電層接続用コンタクトホールを介して電気的な接続が行われている電
気光学装置の製造方法において、
前記薄膜トランジスタのゲート電極、前記下電極および前記下層側導電層を形成するゲ
ート電極形成工程と、
前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
前記薄膜トランジスタの半導体層を形成する半導体層形成工程と、
前記薄膜トランジスタのソース電極およびドレイン電極を形成するソース・ドレイン電
極形成工程と、
前記層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜をエッチングして画素電極接続用コンタクトホール、および前記下層側
導電層接続用コンタクトホールを形成するコンタクトホール形成工程と、
前記画素電極を形成する画素電極形成工程とを有し、
さらに、前記上電極と前記下電極とが重なる領域および前記下層側導電層接続用コンタ
クトホールを形成すべき領域の前記ゲート絶縁層をエッチングして膜厚を薄くする薄膜化
工程を有していることを特徴とする電気光学装置の製造方法。
【請求項２】
前記ゲート絶縁層形成工程では、前記ゲート絶縁層の下層側部分を構成する１層乃至複
数層の絶縁膜からなる下層側絶縁層を形成する下層側ゲート絶縁層形成工程と、前記ゲー
ト絶縁層の上層側部分を構成する１層乃至複数層の絶縁膜からなる上層側ゲート絶縁層を
形成する上層側ゲート絶縁層形成工程とを行い、
前記下層側ゲート絶縁層形成工程の後、前記上層側ゲート絶縁層形成工程の前に前記薄
膜化工程を行うことを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記上層側ゲート絶縁層形成工程を真空雰囲気中で行った後、前記半導体層形成工程を
開始するまで前記素子基板を真空雰囲気中に保持し続けることを特徴とする請求項２に記
載の電気光学装置の製造方法。
【請求項４】
前記コンタクトホール形成工程では、前記下層側導電層接続用コンタクトホールが前記
下層側導電層に到達するまでエッチングを連続して行うことを特徴とする請求項１乃至３
の何れか一項に記載の電気光学装置の製造方法。
【請求項５】
前記コンタクトホール形成工程ではドライエッチングを行うことを特徴とする請求項１
乃至４の何れか一項に記載の電気光学装置の製造方法。
【請求項６】
前記画素電極形成工程では、前記下層側導電層接続用コンタクトホールを介して前記下
層側導電層に電気的に接続する導電パターンを前記画素電極と同時形成することを特徴と
する請求項１乃至５の何れか一項に記載の電気光学装置の製造方法。
【請求項７】
前記ソース・ドレイン電極形成工程では、上層側導電層を前記ソース電極および前記ド
レイン電極と同時形成し、
前記コンタクトホール形成工程では、前記層間絶縁膜を貫通して前記上層側導電層に至
る上層側導電層接続用コンタクトホールを形成し、
前記画素電極形成工程では、前記上層側導電層接続用コンタクトホールを介して前記上
層側導電層に電気的に接続するように前記導電パターンを形成することを特徴とする請求
項６に記載の電気光学装置の製造方法。
【請求項８】
前記素子基板に対して、対向基板の導電層が形成された面を貼り合わせる貼り合わせ工
程を有し、
当該貼り合わせ工程では、前記素子基板と前記対向基板との間に導電材を介在させて、
前記下層側導電層接続用コンタクトホール内で前記下層側導電層と前記対向基板の導電層
とを電気的に接続させることを特徴とする請求項１乃至５の何れか一項に記載の電気光学
装置の製造方法。
【請求項９】
素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層および半導体層が
下層側から順に形成された構造の薄膜トランジスタと、該薄膜トランジスタを覆う層間絶
縁膜に形成された画素電極接続用コンタクトホールを介して当該薄膜トランジスタのドレ
イン領域に電気的に接続された画素電極と、前記ゲート絶縁層を挟んで対向する下電極お
よび上電極を備えた保持容量とを有するとともに、前記素子基板では、前記ゲート絶縁層
の下層側に形成された下層側導電層に対して前記ゲート絶縁層および前記層間絶縁膜を貫
通する下層側導電層接続用コンタクトホールを介して電気的な接続が行われている電気光
学装置において、
前記ゲート絶縁層は、前記下電極および前記上電極と重なる領域、および前記下層側導
電層接続用コンタクトホールが形成された領域に前記ゲート電極と前記半導体層とに重な
る領域よりも膜厚が薄い第１の薄膜部分および第２の薄膜部分を各々備え、
前記下層側導電層接続用コンタクトホールは、前記第２の薄膜部分を貫通する下側ホー
ルと、前記層間絶縁膜を貫通する上側ホールと、を備えていることを特徴とする電気光学
装置。
【請求項１０】
前記ゲート絶縁層は、１層乃至複数層の絶縁膜からなる下層側ゲート絶縁層と、１層乃
至複数層の絶縁膜からなる上層側ゲート絶縁層とを備え、
前記下層側ゲート絶縁層の除去部分によって前記第１の薄膜部分および前記第２の薄膜
部分が構成されていることを特徴とする請求項９に記載の電気光学装置。
【請求項１１】
請求項９または１０に記載の電気光学装置を備えていることを特徴とする電子機器。
【請求項１】
素子基板上の複数の各画素領域の各々に、薄膜トランジスタと、該薄膜トランジスタに
電気的に接続された画素電極と、前記薄膜トランジスタのゲート絶縁層を挟んで対向する
下電極および上電極を備えた保持容量とを有するとともに、前記素子基板では、前記ゲー
ト絶縁層の下層側に形成された下層側導電層に対して前記ゲート絶縁層および層間絶縁膜
を貫通する下層側導電層接続用コンタクトホールを介して電気的な接続が行われている電
気光学装置の製造方法において、
前記薄膜トランジスタのゲート電極、前記下電極および前記下層側導電層を形成するゲ
ート電極形成工程と、
前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
前記薄膜トランジスタの半導体層を形成する半導体層形成工程と、
前記薄膜トランジスタのソース電極およびドレイン電極を形成するソース・ドレイン電
極形成工程と、
前記層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜をエッチングして画素電極接続用コンタクトホール、および前記下層側
導電層接続用コンタクトホールを形成するコンタクトホール形成工程と、
前記画素電極を形成する画素電極形成工程とを有し、
さらに、前記上電極と前記下電極とが重なる領域および前記下層側導電層接続用コンタ
クトホールを形成すべき領域の前記ゲート絶縁層をエッチングして膜厚を薄くする薄膜化
工程を有していることを特徴とする電気光学装置の製造方法。
【請求項２】
前記ゲート絶縁層形成工程では、前記ゲート絶縁層の下層側部分を構成する１層乃至複
数層の絶縁膜からなる下層側絶縁層を形成する下層側ゲート絶縁層形成工程と、前記ゲー
ト絶縁層の上層側部分を構成する１層乃至複数層の絶縁膜からなる上層側ゲート絶縁層を
形成する上層側ゲート絶縁層形成工程とを行い、
前記下層側ゲート絶縁層形成工程の後、前記上層側ゲート絶縁層形成工程の前に前記薄
膜化工程を行うことを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記上層側ゲート絶縁層形成工程を真空雰囲気中で行った後、前記半導体層形成工程を
開始するまで前記素子基板を真空雰囲気中に保持し続けることを特徴とする請求項２に記
載の電気光学装置の製造方法。
【請求項４】
前記コンタクトホール形成工程では、前記下層側導電層接続用コンタクトホールが前記
下層側導電層に到達するまでエッチングを連続して行うことを特徴とする請求項１乃至３
の何れか一項に記載の電気光学装置の製造方法。
【請求項５】
前記コンタクトホール形成工程ではドライエッチングを行うことを特徴とする請求項１
乃至４の何れか一項に記載の電気光学装置の製造方法。
【請求項６】
前記画素電極形成工程では、前記下層側導電層接続用コンタクトホールを介して前記下
層側導電層に電気的に接続する導電パターンを前記画素電極と同時形成することを特徴と
する請求項１乃至５の何れか一項に記載の電気光学装置の製造方法。
【請求項７】
前記ソース・ドレイン電極形成工程では、上層側導電層を前記ソース電極および前記ド
レイン電極と同時形成し、
前記コンタクトホール形成工程では、前記層間絶縁膜を貫通して前記上層側導電層に至
る上層側導電層接続用コンタクトホールを形成し、
前記画素電極形成工程では、前記上層側導電層接続用コンタクトホールを介して前記上
層側導電層に電気的に接続するように前記導電パターンを形成することを特徴とする請求
項６に記載の電気光学装置の製造方法。
【請求項８】
前記素子基板に対して、対向基板の導電層が形成された面を貼り合わせる貼り合わせ工
程を有し、
当該貼り合わせ工程では、前記素子基板と前記対向基板との間に導電材を介在させて、
前記下層側導電層接続用コンタクトホール内で前記下層側導電層と前記対向基板の導電層
とを電気的に接続させることを特徴とする請求項１乃至５の何れか一項に記載の電気光学
装置の製造方法。
【請求項９】
素子基板上の複数の各画素領域の各々に、ゲート電極、ゲート絶縁層および半導体層が
下層側から順に形成された構造の薄膜トランジスタと、該薄膜トランジスタを覆う層間絶
縁膜に形成された画素電極接続用コンタクトホールを介して当該薄膜トランジスタのドレ
イン領域に電気的に接続された画素電極と、前記ゲート絶縁層を挟んで対向する下電極お
よび上電極を備えた保持容量とを有するとともに、前記素子基板では、前記ゲート絶縁層
の下層側に形成された下層側導電層に対して前記ゲート絶縁層および前記層間絶縁膜を貫
通する下層側導電層接続用コンタクトホールを介して電気的な接続が行われている電気光
学装置において、
前記ゲート絶縁層は、前記下電極および前記上電極と重なる領域、および前記下層側導
電層接続用コンタクトホールが形成された領域に前記ゲート電極と前記半導体層とに重な
る領域よりも膜厚が薄い第１の薄膜部分および第２の薄膜部分を各々備え、
前記下層側導電層接続用コンタクトホールは、前記第２の薄膜部分を貫通する下側ホー
ルと、前記層間絶縁膜を貫通する上側ホールと、を備えていることを特徴とする電気光学
装置。
【請求項１０】
前記ゲート絶縁層は、１層乃至複数層の絶縁膜からなる下層側ゲート絶縁層と、１層乃
至複数層の絶縁膜からなる上層側ゲート絶縁層とを備え、
前記下層側ゲート絶縁層の除去部分によって前記第１の薄膜部分および前記第２の薄膜
部分が構成されていることを特徴とする請求項９に記載の電気光学装置。
【請求項１１】
請求項９または１０に記載の電気光学装置を備えていることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００７−２９３０７２（Ｐ２００７−２９３０７２Ａ）
【公開日】平成１９年１１月８日（２００７．１１．８）
【国際特許分類】
【出願番号】特願２００６−１２１６４３（Ｐ２００６−１２１６４３）
【出願日】平成１８年４月２６日（２００６．４．２６）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
【公開日】平成１９年１１月８日（２００７．１１．８）
【国際特許分類】
【出願日】平成１８年４月２６日（２００６．４．２６）
【出願人】（３０４０５３８５４）エプソンイメージングデバイス株式会社 (2,386)
【Ｆターム（参考）】
[ Back to top ]