半導体装置の製造方法、半導体装置、及び半導体ウエハ構造
【課題】コンタクト不良を防止して半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法、半導体装置、及び半導体ウエハ構造を提供すること。
【解決手段】シリコン基板10の上方に第1絶縁膜25を形成する工程と、第1絶縁膜25のうち、膜厚が基準値ΔT1よりも厚い肉厚部25xを選択的に薄くする工程と、薄くされた部分の第1絶縁膜25にコンタクトホール38c、38dを形成する工程と、コンタクトホール38c、38d内に導電性プラグ40c、40dを形成する工程とを有する半導体装置の製造方法による。
【解決手段】シリコン基板10の上方に第1絶縁膜25を形成する工程と、第1絶縁膜25のうち、膜厚が基準値ΔT1よりも厚い肉厚部25xを選択的に薄くする工程と、薄くされた部分の第1絶縁膜25にコンタクトホール38c、38dを形成する工程と、コンタクトホール38c、38d内に導電性プラグ40c、40dを形成する工程とを有する半導体装置の製造方法による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法、半導体装置、及び半導体ウエハ構造に関する。
【背景技術】
【0002】
LSI等の半導体装置では、層間の電気的な接続を行うため、絶縁膜に多数のコンタクトホールが形成される。そのコンタクトホールには導電性プラグが埋め込まれ、この導電性プラグにより、半導体基板の表層に形成されたMOSトランジスタのソース/ドレイン領域と、その上方の金属配線とが接続されることになる。
【0003】
ここで、コンタクトホールが未開口であると、導電性プラグがソース/ドレイン領域に至らなくなり、ソース/ドレイン領域と金属配線とが電気的に接続されなくなる。このような不良はコンタクト不良と呼ばれ、半導体装置の歩留まりを低下させる一因となる。
【0004】
なお、本発明に関連する技術が下記の特許文献1、2に開示されている。
【特許文献1】特開2002−43237号公報
【特許文献2】特許第3556437号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、コンタクト不良を防止して半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法、半導体装置、及び半導体ウエハ構造を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、前記薄くされた部分の絶縁膜にホールを形成する工程と、前記ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。
【0007】
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、前記絶縁膜のホールに形成された導電性プラグとを有し、前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成された半導体装置が提供される。
【0008】
更に、本発明の他の観点によれば、円形の半導体基板と、前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、前記絶縁膜のホールに形成された導電性プラグとを有し、前記段差部が、前記半導体基板と同心円をなす円形である半導体ウエハ構造が提供される。
【0009】
次に、本発明の作用について説明する。
【0010】
本発明によれば、膜厚が基準値よりも厚い肉厚部を選択的に薄くした後、薄くされた部分の絶縁膜にホールを形成する。このため、絶縁膜の成膜条件に起因して基板面内における絶縁膜の膜厚分布が大きく変動している場合であっても、肉厚部におけるホールが未開口となるのを防止でき、ホール内に形成される導電性プラグにコンタクト不良が発生するのが抑制され、半導体装置の歩留まりを向上させることが可能となる。
【発明の効果】
【0011】
本発明によれば、絶縁膜の肉厚部を薄くした後にホールを形成するので、ホールが未開口とならず、ホール内の導電性プラグにコンタクト不良が発生するのを防止でき、半導体装置の歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【0012】
(1)本発明に至るまでの経緯
本発明の実施の形態について説明する前に、本発明に至るまでの経緯について説明する。
【0013】
図1〜図3は、一般的な半導体装置の製造途中の断面図であって、半導体基板の周辺領域を拡大したものである。この半導体装置は次のようにして製造される。
【0014】
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
【0015】
まず、n型又はp型のシリコン(半導体)基板10の表面を熱酸化することにより素子分離絶縁膜11を形成し、この素子分離絶縁膜11でトランジスタの活性領域を画定する。素子分離絶縁膜11の膜厚は、例えば、シリコン基板10の上面から測って約200nm程度である。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【0016】
次いで、シリコン基板10の活性領域にp型不純物、例えばボロンを導入して第1、第2pウェル12、13を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜14となる熱酸化膜を約6〜7nmの厚さに形成する。
【0017】
続いて、シリコン基板10の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板10上にゲート電極15を形成すると共に、素子分離絶縁膜11上に配線16を形成する。
【0018】
ゲート電極15のゲート長は、例えば360μm程度である。
【0019】
更に、ゲート電極15をマスクにするイオン注入により、ゲート電極15の横のシリコン基板10にn型不純物としてリンを導入し、第1〜第3ソース/ドレインエクステンション17a〜17cを形成する。
【0020】
その後に、シリコン基板10の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極15と配線16の横に絶縁性スペーサ18として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を45nmの厚さに形成する。
【0021】
続いて、この絶縁性スペーサ18とゲート電極15をマスクにしながら、シリコン基板10に砒素等のn型不純物を再びイオン注入することにより、ゲート電極15の側方のシリコン基板10に第1〜第3ソース/ドレイン領域(不純物拡散領域)19a〜19cを形成する。
【0022】
更に、シリコン基板10の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1〜第3ソース/ドレイン領域19a〜19cにおけるシリコン基板10上にコバルトシリサイド層等の高融点シリサイド層22を形成し、各ソース/ドレイン領域19a〜19cを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極15や配線16の表層にも形成される。
【0023】
その後に、素子分離絶縁膜11の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【0024】
ここまでの工程により、シリコン基板10の活性領域には、ゲート絶縁膜14、ゲート電極15、及び第1〜第3ソース/ドレイン領域19a〜19c等によって構成される第1〜第3MOSトランジスタTR1〜TR3が形成されたことになる。
【0025】
次に、図1(b)に示すように、シリコン基板10の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それをエッチングストッパ膜24とする。
【0026】
更に、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、目標膜厚を600nmにして、このエッチングストッパ膜24の上に第1絶縁膜25として酸化シリコン(SiO2)膜を形成する。
【0027】
この第1絶縁膜25の成膜条件は、最終的な製品の種類に応じて最適化される。
【0028】
例えば、その製品がFeRAM(Ferroelectric Random Access Memory)である場合は、FeRAMの強誘電体キャパシタを構成するキャパシタ誘電体膜が水分で劣化するのを防止すべく、膜中の水分量が十分に低減される成膜条件で酸化シリコンよりなる第1絶縁膜25を形成する。そのような成膜条件は、酸素の流量を、TEOSガスを酸化するのに必要な量よりも多くすることで得られる。
【0029】
図4は、このような条件に従って形成された第1絶縁膜25の成膜直後の厚さの面内分布を示すグラフである。図4の横軸は半導体基板における位置を示し、縦軸はその位置における第1絶縁膜25の厚さを示す。
【0030】
図4に示すように、FeRAM用に最適化された成膜条件では、点線で示す通常のロジック品と比較して第1絶縁膜25の厚さが基板面内で大きく変動し、特に、基板周辺領域での膜厚が厚くなる。
【0031】
例えば、酸素ガスの流量を2980sccm、TEOSガスの流量を450sccm、ヘリウムガス(TEOSのキャリアガス)の流量を480sccmとするFeRAM用の条件では、第1絶縁膜25の膜厚の面内均一性は5.0%と大きな値となった。なお、面内均一性は、面内における第1絶縁膜25の最大(最小)膜厚をTmax(Tmin)として、100×(Tmax−Tmin)/(Tmax+Tmin)で定義される。また、このFeRAM用の条件では、成膜圧力を9Torrにすると共に、基板温度を390℃、プラズマ化用の高周波電力(周波数:13.56MHz)のパワーを400Wとしている。
【0032】
このように面内均一性が悪く、第1絶縁膜25に膜厚が厚い部分があると、その部分の第1絶縁膜25に後で形成されるコンタクトホールが未開口となる恐れがある。
【0033】
そこで、次の工程では、図2(a)に示すように、第1絶縁膜25の上面を平坦化するために、CMP(Chemical Mechanical Polishing)によりその上面を研磨する。
【0034】
しかしながら、第1絶縁膜25の膜厚の元々の面内分布が既述のように悪いため、このようにCMPを施したとしても第1絶縁膜25の上面は完全には平坦とはならず、膜厚の面内均一性は3.1〜3.4と大きな値となる。
【0035】
図5は、このCMPを行った後の第1絶縁膜25の厚さの面内分布を示すグラフであって、横軸と縦軸の意味は図4で説明したのと同様である。
【0036】
図5に示されるようにCMPを行うことで、基板の中央付近では平坦性が改善されるものの、膜厚が元々厚い基板周辺領域では、CMPを行っても膜厚が均一化されず、膜厚が他の部分よりも厚い肉厚部25xが第1絶縁膜25に残存してしまう。
【0037】
このようにCMPを行った後は、図2(b)に示すように、第1絶縁膜25の上に第1レジストパターン87を形成する。
【0038】
そして、この第1レジストパターン87の第1〜第4窓87a〜87dを通じて第1絶縁膜25とエッチングストッパ膜24とをエッチングすることにより、これらの窓の下に第1〜第4コンタクトホール38a〜38dを形成する。
【0039】
ここで、既述のように、シリコン基板10の周辺領域では肉厚部25xが形成されている。その肉厚部25xでは、第3、第4コンタクトホール38c、38dを形成するためのエッチング量が他の領域よりも多いため、第1、第2コンタクトホール38a、38bにエッチング時間を合わせたのでは、第3、第4コンタクトホール38c、38dは未開口となってしまう。
【0040】
次に、図3に示すように、上記の第1レジストパターン87を除去した後、第1〜第4コンタクトホール38a〜38d内に第1〜第4導電性プラグ40a〜40dを形成する。
【0041】
上記のように、第3、第4コンタクトホール38c、38dは未開口となっているため、第3導電性プラグ40cは第3ソース/ドレイン領域19cと電気的に接続されない。同様に、第4導電性プラグ40dも配線16と電気的に接続されない。
【0042】
このように、上記の方法に従って半導体装置を製造したのでは、第3、第4導電性プラグ40c、40dにコンタクト不良が発生してしまう。
【0043】
図6(a)〜(c)は、上記の第1〜第4導電性プラグ40a〜40dと同じプロセスで形成された導電性プラグ40xのSEM(Scanning Electron Microscope)による断面像である。特に、図6(a)は、電気的な検査により不良チップと判断されたチップ内でのSEM像である。また、図6(b)はこの不良チップの隣の正常チップ内でのSEM像、そして図6(c)はシリコン基板10の中央付近の正常チップでのSEM像である。
【0044】
図6(b)、(c)の正常チップでは導電性プラグ40xがシリコン基板10に到達しているのに対し、図6(a)の不良チップでは導電性プラグ40xがシリコン基板10に到達しておらず、コンタクト不良が発生している。
【0045】
この例では、シリコン基板10の中央付近の正常チップ(図6(c))でのコンタクトホールの深さが1450nmであるのに対し、不良チップ(図6(a))では、それよりも290nmも深い1740nmの深さにコンタクトホールを形成したにも関わらずコンタクト不良を起こしている。
【0046】
図7は、上記した電気的な検査の結果を可視化して得られたウエハマップである。この例では、ICタグや小メモリのセキュリティ用の小型の半導体チップがシリコン基板10に集積形成れている。
【0047】
図7に示されるように、シリコン基板10の外周付近に不良チップが集中しており、このことから、肉厚部25xによるコンタクト不良が半導体装置の歩留まりに大きな影響を与えることが明らかとなった。
【0048】
図8は、一辺の長さが数センチの比較的大きな半導体チップが集積形成されるシリコン基板10の拡大平面図である。
【0049】
同図において、第1絶縁膜25の肉厚部25xよりも外側の領域Reは、エッジカット領域と呼ばれ、成膜装置の能力の限界によって、第1絶縁膜25や他の膜の膜厚が大きく変動する領域である。このエッジカット領域Reが、半導体チップに対応するチップ領域Rcに重複すると、半導体チップがほぼ確実に不良となるので、通常はエッジカット領域Reよりも内側の領域から半導体チップが切り出されることになる。
【0050】
しかし、エッジカット領域Reの内側には肉厚部25xがあるので、この肉厚部25xがチップ領域Rcに重複することで、チップ領域Rcにコンタクト不良が発生する恐れがある。
【0051】
但し、この例のように半導体チップが比較的大きな場合は、導電性プラグ40xや、RAM部81及びロジック部82のようなチップの主要部分が肉厚部25xと重ならないことで、偶然的に半導体チップが不良にならないこともある。
【0052】
これに対し、図9は、一辺の長さが1mm以下の極小チップが集積形成される場合のシリコン基板10の拡大平面図である。このような極小チップは、FeRAMを用いたICタグや小メモリのセキュリティ用の製品に良く見られる。
【0053】
このような極小チップでは、シリコン基板10の周辺領域において、一つのチップ領域Rcの大部分が肉厚部25xと重なるため、このチップ領域Rcに対応する半導体チップは、コンタクト不良によってほぼ確実に不良チップとなる。
【0054】
このように、肉厚部25xによるコンタクト不良は、半導体装置の歩留まりを低下させる大きな要因となっており、特に図9に示したような極小チップを製造する場合には致命的となる。
【0055】
本願発明者は、これらの点を鑑み、以下に説明するような本発明の実施の形態に想到した。
【0056】
(2)第1実施形態
図10〜図49は、本発明の第1実施形態に係る半導体ウエハ構造の製造途中の断面図である。
【0057】
この半導体ウエハ構造は、強誘電体キャパシタを備えたFeRAMが半導体装置として多面取りされるものであり、次のようにして製造される。
【0058】
まず、上記した図1(a)〜図2(a)の工程を行うことにより、図10(a)に示すように、周辺領域Iと中心領域IIとを備えたシリコン基板10の上方に設定された第1絶縁膜25を形成する。
【0059】
既述のように、その第1絶縁膜25を構成する酸化シリコンは、TEOSガスと酸素との混合ガスを使用するプラズマCVD法により形成される。そして、第1絶縁膜21中の成膜条件としては、強誘電体キャパシタを劣化させる水分が膜中に含まれ難くなるFeRAM用の条件が採用される。
【0060】
そのような条件は、酸素の流量を、TEOSガスを酸化するのに必要な量よりも多くすることで得られる。例えば、本実施形態では、酸素の流量を2980sccm、TEOSのガス流量を450sccm、そしてヘリウムガス(TEOSのキャリアガス)の流量を480sccmとする。また、成膜圧力を9Torrにすると共に、基板温度を390℃、プラズマ化用の高周波電力(周波数:13.56MHz)のパワーを400Wとする。
【0061】
このような低水分の条件では、既述のように第1絶縁膜25の膜厚分布の変動が基板面内で大きくなり、シリコン基板10の周辺領域Iにおける第1絶縁膜25に肉厚部25xが形成される。
【0062】
また、第1絶縁膜25に対しては、図2(a)で説明したようなCMPが行われるが、肉厚部25xの元々の膜厚が厚いため、このCMPでも肉厚部25xは除去されずに残存する。
【0063】
肉厚部25xが厚すぎるとコンタクト不良が発生してしまう。そこで、本実施形態では、コンタクト不良が発生しない上限の膜厚を基準膜厚ΔT1として設定し、この基準膜厚ΔT1よりも厚い部分の第1絶縁膜25が露出する第1レジストパターン23を該第1絶縁膜25の上に形成する。
【0064】
図50は、第1レジストパターン23が形成された状態のシリコン基板30の全体平面図である。
【0065】
図50に示されるように、第1レジストパターン23の平面形状は、円形のシリコン基板30と同心円をなし、且つシリコン基板10の中心領域IIを覆う円形である。そして、第1レジストパターン23の縁は、幅W1が5mm程度のエッジカット領域Reよりも更に1mm程度の幅W2だけ内側に後退した領域に位置する。
【0066】
次いで、図10(b)に示すように、第1レジストパターン23で覆われていない肉厚部25xを20〜150nmの厚さだけエッチングすることにより、この肉厚部25xを選択的に薄くする。
【0067】
このエッチングは、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。
【0068】
そのうち、ドライエッチングは、ICP(Inductively Coupled Plasma)型エッチング装置においてRIE(Reactive Ion Etching)により行われ、そのエッチングガスとしてはハロゲンを含む混合ガス、例えばC4F8、O2、及びArの混合ガスが使用される。また、エッチングの条件としては、次の条件が採用される:
・ソースパワー(周波数13.56MHz):約2000W
・バイアスパワー(周波数13.56MHz):約1000W
・反応圧力:約10mTorr
・ガス流量:C4F8…20sccm、O2…12sccm、Ar…500sccm、
・エッチング速度:500nm/分
また、スパッタエッチングは、ICP型エッチング装置を用いて次の条件で行うことができる:
・ソースパワー:約2000W
・バイアスパワー:約1000W
・反応圧力:約10mTorr
・アルゴン流量:約100sccm
・エッチング速度:500nm/分
一方、ウエットウエットエッチングは、0.5wt%のフッ酸溶液をエッチング液として用いて行われる。この濃度のフッ酸溶液では、酸化シリコンよりなる第1絶縁膜25は100〜300nm/分のエッチング速度でエッチングされる。
【0069】
なお、これら三つのエッチング方法のいずれを使用する場合であっても、エッチング時間はそれぞれの条件のエッチング速度によって決定される。例えば、ドライエッチングの条件ではエッチング速度が500nm/分であるため、エッチング量を100nmとする場合には12秒程度のエッチング時間となる。
【0070】
このようなエッチングにより、第1レジストパターン23の側面の下の第1絶縁膜25には図示のような段差部Aが形成されることになる。
【0071】
このようなエッチングを終了後、第1レジストパターン23は除去される。
【0072】
図51は、第1レジストパターン23を除去した後のシリコン基板10の全体平面図である。
【0073】
これに示されるように、段差部Aは、円形の第1レジストパターン23(図50参照)を反映し、シリコン基板10と同心円の円形となる。
【0074】
次に、図11(a)に示すように、第1絶縁膜25の上面を100〜200nm程度の深さだけエッチングし、段差部Aの角を面取りする。このドライエッチングは、アルゴンガスを用いるスパッタエッチング、又はエッチングガス中にハロゲンガスを含むRIEにより行われる。
【0075】
このうち、スパッタエッチングはICP型エッチング装置を用いて次のエッチング条件で行われる:
・ソースパワー:約2000W
・バイアスパワー:約1000W
・反応圧力:約10mTorr
・アルゴン流量:約100sccm
・エッチング速度:500nm/分
一方、RIEでは、例えばC4F8、O2、及びArの混合ガスをエッチングガスとして用い、ICP型エッチング装置において次のエッチング条件が採用される:
・ソースパワー(周波数13.56MHz):約2000W
・バイアスパワー(周波数13.56MHz):約1000W
・反応圧力:約10mTorr
・ガス流量:C4F8…20sccm、O2…12sccm、Ar…500sccm、
・エッチング速度:500nm/分
なお、このようなエッチングに代えて、第1絶縁膜25の上面に対してCMP(Chemical Mechanical Polishing)を施すことにより段差部Aの面取りを行ってもよい。
【0076】
また、段差部Aの面取りは必須の工程ではなく、場合によっては省いてもよい。
【0077】
更に、この面取り工程の後に、第1絶縁膜25に対する脱水処理として、基板温度350℃、処理時間5分の条件でN2Oプラズマ処理を行ってもよい。このようなN2Oプラズマ処理により、第1絶縁膜25が脱水されると共に、第1絶縁膜25の上面が窒化されて水分の再吸着が防止される。
【0078】
このN2Oプラズマ処理に代えてNH3プラズマ処理を行ってもよい。この場合の処理条件は、例えば、基板温度が350℃で処理時間が10分である。
【0079】
次いで、図11(b)に示すように、TEOSガスを使用するプラズマCVD法により、この第1絶縁膜25の上に再びシリコン酸化膜を厚さ20〜150nm、より好ましくは70〜100nmの厚さに形成し、このシリコン酸化膜をキャップ絶縁膜26とする。
【0080】
このキャップ絶縁膜26により、第1絶縁膜25の段差部A付近の上面の凹凸が埋め込まれ、絶縁膜25、26の積層膜としての平坦性を改善することができる。
【0081】
なお、CMPによりこのキャップ絶縁膜26の上面を研磨することにより、平坦性を更に向上させてもよい。
【0082】
そして、これらの絶縁膜25、26の脱水処理として、窒素雰囲気中において基板温度を約650℃とするアニールを約30分間行った後、キャップ絶縁膜26上にスパッタ法により第1アルミナ膜20を厚さ約20nmに形成する。
【0083】
その後、この第1アルミナ膜20に対し、基板温度を650℃、処理時間を60秒とするRTA(Rapid Thermal Anneal)を行う。
【0084】
次に、図12(a)に示す断面構造を得るまでの工程について説明する。
【0085】
まず、第1アルミナ膜20の上に、スパッタ法により第1導電膜27としてプラチナ膜を形成する。この第1導電膜27は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約155nmである。
【0086】
更に、第1絶縁膜27の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZr1-xTixO3)膜を150〜200nmの厚さに形成して、このPZT膜を強誘電体膜28とする。
【0087】
なお、強誘電体膜28の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜28の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜28を構成してもよい。
【0088】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜28を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が0.025リットル/分の酸素含有雰囲気中で基板温度を約585℃とするRTA(Rapid Thermal Anneal)を約90秒間行う。なお、MOCVD法で強誘電体膜28を形成する場合は、この結晶化アニールは不要である。
【0089】
次に、上記の強誘電体膜28の上に、スパッタ法で第1酸化イリジウム(IrO2)膜を厚さ約50nmに形成し、この第1酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が0.025リットル/分の酸素含有雰囲気中で基板温度を725℃、処理時間を20秒とする。
【0090】
その後に、第1酸化イリジウム膜の上にスパッタ法により第2酸化イリジウム膜を厚さ約200nmに形成し、これら第1、第2酸化イリジウム膜よりなる積層膜を第2導電膜29とする。
【0091】
ここで、第1アルミナ膜20の上に第1導電膜27を形成することにより、第1アルミナ膜20を省いてキャップ絶縁膜26の上に第1導電膜27を直接形成する場合と比較して、第1導電膜27を構成するプラチナの配向性が良好となる。その第1導電膜27の配向の作用によって、強誘電体膜28を構成するPZTの配向が揃えられ、強誘電体膜28の強誘電体特性が向上する。
【0092】
次に、図12(b)に示す断面構造を得るまでの工程について説明する。
【0093】
まず、フォトリソグラフィにより第2導電膜29をパターニングして上部電極29aを形成する。そして、このパターニングにより強誘電体膜28が受けたダメージを回復させるために、強誘電体膜28に対する一回目の回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が20リットル/分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度650℃、処理時間60分である。
【0094】
次いで、フォトリソグラフィで強誘電体膜28をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜28aを形成する。このパターニングでキャパシタ誘電体膜28aが受けたダメージは二回目の回復アニールによって回復される。この二回目の回復アニールは、一回目と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量20リットル/分、基板温度350℃、及び処理時間60分が採用される。
【0095】
続いて、シリコン基板10の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜28aを保護するための第2アルミナ膜31をスパッタ法で厚さ約50nmに形成する。そして、スパッタによりキャパシタ誘電体膜28aが受けたダメージを回復させるために、酸素流量が20リットル/分の酸素含有雰囲気中で基板温度を550℃とする三回目の回復アニールを約60分間行う。この回復アニールは、一回目及び二回目と同様に、縦型炉を用いて行われる。
【0096】
次に、図13(a)に示すように、フォトリソグラフィで第1導電膜27と第2アルミナ膜31とをパターニングすることにより、キャパシタ誘電体膜28aの下の第1導電膜27を下部電極27aにすると共に、この下部電極27aを覆うように第2アルミナ膜31を残す。
【0097】
その後に、プロセス中にキャパシタ誘電体28aが受けたダメージを回復させるために、基板温度650℃、処理時間60分の条件で、酸素流量が20リットル/分の酸素含有雰囲気中においてキャパシタ誘電体膜28aに四回目の回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
【0098】
ここまでの工程により、シリコン基板10の上方には、下部電極27a、キャパシタ誘電体膜28a、及び上部電極29aをこの順に積層してなるキャパシタQが形成されたことになる。
【0099】
続いて、図13(b)に示すように、シリコン基板10の上側全面に、キャパシタ誘電体膜28aを保護するための第3アルミナ膜33をスパッタ法で約20nmの厚さに形成する。この第3アルミナ膜33は、その下の第2アルミナ膜31と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜28aに至るのを防止し、キャパシタ誘電体膜28aが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【0100】
そして、基板温度550℃、処理時間60分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜28aに対して五回目の回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が20リットル/分である。
【0101】
次いで、TEOSガスを使用するプラズマCVD法により、上記の第3アルミナ膜33上に酸化シリコン膜を1500nmの目標膜厚で形成し、その酸化シリコン膜を第2絶縁膜35とする。
【0102】
ここで、第2絶縁膜35の含有水分量が多いと、水分によってキャパシタ誘電体膜28aが還元され、キャパシタ誘電体膜28の強誘電体特性が劣化してしまう。
【0103】
そのため、第2絶縁膜35の成膜条件としては、第1絶縁膜25の成膜条件と同様に、含有水分量が低減されるような条件が採用される。その条件は、第1絶縁膜25のそれと同じなのでここでは省略する。
【0104】
但し、このような成膜条件で形成された第2絶縁膜35は、中心領域IIよりも周辺領域Iにおいて厚くなる傾向があり、周辺領域Iにコンタクト不良の原因となる肉厚部35xが形成される。
【0105】
次に、図14(a)に示す断面構造を得るまでの工程について説明する。
【0106】
まず、上記の肉厚部35xを除去するため、第2絶縁膜35の上面をCMP法により研磨する。このようにCMPを行っても、低水分の成膜条件で形成された第2絶縁膜35の膜厚分布が基板面内で大きく変動しているので、肉厚部35xを完全に除去することはできない。
【0107】
次いで、コンタクト不良が発生しない第2絶縁膜35の膜厚の上限を基準膜厚ΔT2として設定し、この基準膜厚ΔT2よりも厚い部分の第2絶縁膜35が露出する第2レジストパターン36を第2絶縁膜36の上に形成する。
【0108】
次いで、図15に示すように、第2レジストパターン36で覆われていない領域の第2絶縁膜35を20〜150nmの厚さだけエッチングすることにより、上記の肉厚部35xを選択的に薄くする。
【0109】
このエッチングは、第1絶縁膜25に対するエッチング(図10(b))と同様に、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。なお、これらのエッチング条件は図10(b)で説明したのと同じなので、ここでは省略する。
【0110】
また、このエッチングにより、第2レジストパターン35の側面の下の第2絶縁膜35には図示のような段差部Bが形成される。
【0111】
この後に、第2レジストパターン36は除去される。
【0112】
次いで、図16に示すように、アルゴンガスを用いるスパッタエッチングにより第2絶縁膜35の上面を100〜200nm程度の深さだけエッチングすることにより、上記の段差部Bの角を面取りする。
【0113】
なお、スパッタエッチングに代えて、エッチングガス中にハロゲンガスを含むRIEによりこの面取りを行ってもよい。スパッタエッチング及びRIEのいずれであっても、そのエッチング条件としては図11(a)で説明した条件を採用し得る。更に、これらのエッチングに代えて、第2絶縁膜35に対してCMPを施すことにより段差部Bの面取りを行ってもよい。
【0114】
また、段差部Bの面取りは必須の工程ではなく、場合によっては省いてもよい。
【0115】
更に、上記の面取りの後に第2絶縁膜35に対して脱水処理を行ってもよい。その脱水処理としては、CVD装置を用いたN2Oプラズマ処理がある。この場合、基板温度は350℃に設定され、処理時間は2分とされる。
【0116】
このようなN2Oプラズマにより第2絶縁膜35が脱水されると共に、第2絶縁膜35の上面が窒化された水分の再吸着を防止することができる。
【0117】
更に、このN2Oプラズマ処理に代えてNH3プラズマ処理を行ってもよい。この場合の処理条件は、例えば、基板温度が350℃で処理時間が10分である。
【0118】
次に、図17に示すように、シリコン基板10を回転させながら、第2絶縁膜35の上にスピンコートにより第1フォトレジスト37を塗布する。
【0119】
このスピンコートの際、フォトレジストは、遠心力によって図の矢印のように中心領域IIから周辺領域Iに流れるが、上記のように段差部Bを予め面取りしたため、段差部Bの近くにフォトレジストの吹き溜まりや気泡が形成されず、基板面内における厚さが均一な第1フォトレジスト37を形成することができる。
【0120】
続いて、図18に示すように、第1フォトレジスト37を露光、現像することにより第3レジストパターン37fを形成する。
【0121】
ここで、上記のように段差部Bの面取りをしたことで第1フォトレジスト37の厚さが均一となっているため、露光時の焦点ずれに起因したパターン崩れが第3レジストパターン37fに形成されず、設計通りの形状の第1〜第4窓37a〜37dを備えた第3レジストパターン37fを形成することができる。
【0122】
次いで、この第3レジストパターン37をマスクに用いながら、第2絶縁膜35からエッチングストッパ膜24までをドライエッチングすることにより、第1〜第4窓37a〜37dの下のこれらの絶縁膜に第1〜第4コンタクトホール38a〜38dを形成する。
【0123】
このドライエッチングは、平行平板型プラズマエッチング装置(不図示)において3ステップのエッチングで行われる。その第1ステップのエッチングでは、C4F8、O2、及びArの混合ガスをエッチングガスとして使用し、第2絶縁膜35から第1絶縁膜25までをエッチングする。このエッチングはエッチングストッパ膜24上で停止し、エッチングストッパ膜24はエッチングされない。
【0124】
次の第2ステップでは、エッチングガスとしてO2とArとの混合ガスを用い、これらのガスのスパッタ作用により、第1ステップでホール内に生じたエッチング生成物を除去する。
【0125】
そして、第3ステップのエッチングでは、C4F8、CF4、O2、及びArの混合ガスをエッチングガスにしてエッチングストッパ膜24がエッチングされる。
【0126】
上記のエッチングが終了後、第3レジストパターン37fは除去される。
【0127】
ここで、第1絶縁膜25と第2絶縁膜35のそれぞれの肉厚部25x、35x(図10(b)、図15参照)を予め薄くしてあるので、周辺領域Iにおけるエッチング量を中心領域IIのそれと略同じにすることができる。そのため、周辺領域Iの第3、第4コンタクトホール37c、37dが第3ソース/ドレイン領域19cや配線16に到達することができ、これらのコンタクトホールが未開口になるのを防止できる。
【0128】
次に、図19に示す断面構造を得るまでの工程について説明する。
【0129】
まず、第1〜第4コンタクトホール38a〜38dの内面と第2絶縁膜35の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ20nm、50nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を500nmの厚さに形成し、このタングステン膜で第1〜第4コンタクトホール38a〜38dを完全に埋め込む。
【0130】
その後に、第2絶縁膜35上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第1〜第4コンタクトホール38a〜38d内にそれぞれ第1〜第4導電性プラグ40a〜40dとして残す。
【0131】
これらの導電性プラグのうち、第1、第2導電性プラグ40a、40bは、それぞれ第1、第2ソース/ドレイン領域19a、19bと電気的に接続される。
【0132】
また、周辺領域Iに形成された第3、第4導電性プラグ40c、40dは、上記のように第3、第4コンタクトホール38c、38dが完全に開口されているため、第3ソース/ドレイン領域19cと配線16にそれぞれ電気的に良好に接続され、これらの導電性プラグ40c、40dがコンタクト不良を起こすのを防止することが可能となる。
【0133】
なお、第1〜第3導電性プラグ40a〜40cを形成した後に、CVD装置を用いたN2Oプラズマ処理を第2絶縁膜38に対して行い、第2絶縁膜38の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を350℃、処理時間を2分とする条件で行われる。
【0134】
ところで、第1〜第3導電性プラグ40a〜40cは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【0135】
そこで、これら第1〜第4導電性プラグ40a〜40dが酸化するのを防止するために、これらのプラグと第2絶縁膜35のそれぞれの上面に、酸化防止絶縁膜41としてCVD法により酸窒化シリコン膜を厚さ約100nmに形成する。
【0136】
次に、図20に示す断面構造を得るまでの工程について説明する。
【0137】
まず、酸化防止絶縁膜41上にフォトレジストを塗布し、それを露光、現像して第4レジストパターン43とする。図示のように、上部電極29aと下部電極27aのそれぞれの上の第2レジストパターン43には、ホール形状の第5、第6窓43a、43bが形成される。
【0138】
次いで、第4レジストパターン43をマスクにしながら、酸化防止絶縁膜41、第2絶縁膜35、及び第2、第3アルミナ膜31、33をエッチングすることにより、上部電極29aの上に第1ホール35aを形成すると共に、下部電極27aのコンタクト領域上に第2ホール35bを形成する。
【0139】
そして、第4レジストパターン43を除去した後、ここまでの工程でキャパシタ誘電体膜28aが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板10を入れ、基板温度500℃、処理時間60分の条件で、キャパシタ誘電体膜28aに対して六回目の回復アニールを施す。このとき、酸素の流量は例えば20リットル/分とされる。
【0140】
その後に、酸化防止絶縁膜41をエッチバックして除去する。
【0141】
次に、図21に示す断面構造を得るまでの工程について説明する。
【0142】
まず、第2絶縁膜35と第1〜第4導電性プラグ40a〜40dのそれぞれの上面、及び第1、第2ホール35a、35bの内面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約150nmの厚さの窒化チタン膜、約550nmの厚さの銅含有アルミニウム膜、約5nmの厚さのチタン膜、及び約150nmの厚さの窒化チタン膜をこの順に形成する。
【0143】
そして、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、第2絶縁膜35の上に一層目金属配線45を形成する。その一層目金属配線45のうち、キャパシタQの上に形成されたものは、上記の第1、第2ホール35a、35bを通じてそれぞれ上部電極29a、下部電極27aと電気的に接続される。
【0144】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度350℃、N2流量20リットル/分、及び処理時間30分の条件で第2絶縁膜35をアニールして脱水する。
【0145】
続いて、図22に示すように、一層目金属配線45と第2絶縁膜35とを覆う第1キャパシタ保護絶縁膜46として、スパッタ法によりアルミナ膜を20nmの厚さに形成する。
【0146】
この第1キャパシタ保護絶縁膜46は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜28aを保護する機能を有する。このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜があり、これらの単層膜又は積層膜で第1キャパシタ保護絶縁膜46を構成してもよい。
【0147】
次いで、図23に示すように、反応ガスとしてTEOSガスと酸素とを使用するプラズマCVD法により、第1キャパシタ保護絶縁膜46上に酸化シリコン膜を形成し、この酸化シリコン膜を第3絶縁膜48とする。この第1絶縁膜48の目標膜厚は、例えば一層目金属配線45上で約2600nmである。
【0148】
水分によってキャパシタ誘電体膜28aが劣化するのを防止するため、第1、第2絶縁膜25、35と同様、この第3絶縁膜48も膜中の含有水分量が低減される成膜条件、すなわち酸素の流量をTEOSガスの酸化に必要な量よりも多くして形成される。
【0149】
このような成膜条件により、周辺領域Iにおける第3絶縁膜48の膜厚が中心領域IIよりも厚くなり、図示のような第3絶縁膜48の肉厚部48xが形成されることになる。
【0150】
次に、図24に示す断面構造を得るまでの工程について説明する。
【0151】
まず、第3絶縁膜48の上面を平坦化すべく、CMPによりその上面を研磨する。
【0152】
但し、低水分条件で形成された第3絶縁膜48は、上記のように膜厚が基板面内で大きく変動しているため、CMPを行っても第3絶縁膜48の上面は完全には平坦にならず、周辺領域Iにおいて第3絶縁膜48の肉厚部48xが形成された状態となる。
【0153】
その肉厚部48xが厚すぎると、既述のように層間のコンタクト不良の原因となる。
【0154】
次いで、コンタクト不良が発生しない第3絶縁膜48の上限の膜厚を基準膜厚ΔT3として設定し、この基準膜厚ΔT3よりも厚い部分の第3絶縁膜48が露出する第5レジストパターン47を該第3絶縁膜48の上に形成する。なお、この基準膜厚ΔT3は、一層目金属配線45上での厚さである。
【0155】
続いて、図25に示すように、第5レジストパターン47で覆われていない肉厚部48xを20〜150nmの厚さだけエッチングすることにより、この肉厚部48xを選択的に薄くする。
【0156】
このエッチングは、図10(b)で説明したエッチング条件により、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。
【0157】
この後に、第5レジストパターン47は除去される。
【0158】
なお、第5レジストパターン47を除去後の第3絶縁膜48には、上記のエッチング時に形成された段差部Cが残存する。
【0159】
次に、図26に示すように、アルゴンガスを用いるスパッタエッチング、又はエッチングガス中にハロゲンガスを含むRIEにより第3絶縁膜48の上面を100〜200nm程度の深さだけエッチングして、上記の段差部Cの面取りを行う。なお、これらのエッチングの条件は、段差部Aの面取り(図10(b)参照)と同じ条件なのでここでは省略する。また、これらのエッチングに代えて、第3絶縁膜48の上面に対してCMPを行うことにより段差部Cの面取りを行ってもよい。
【0160】
また、段差部Cの面取りは必須ではなく、場合によっては省いてもよい。
【0161】
次いで、図27に示すように、基板温度約350℃、処理時間約4分の条件で、CVD装置内において第1絶縁膜48の表面に対してN2Oプラズマ処理を行う。このようなN2Oプラズマ処理により、第3絶縁膜48は脱水されると共に、その表面が窒化されて、水との親和性が高い酸化シリコンが水分を吸湿するのが防止される。
【0162】
なお、N2Oプラズマ処理に代えて、基板温度を350℃、処理時間を10分とするNH3プラズマ処理を行ってもよい。
【0163】
次に、図28に示すように、TEOSガスを使用するプラズマCVD法により、第1絶縁膜48の上にキャップ絶縁膜49として酸化シリコン膜を厚さ約100nmに形成する。
【0164】
このキャップ絶縁膜49により、第3絶縁膜48の段差部C付近の上面の凹凸が埋め込まれ、絶縁膜48、49の積層膜としての平坦性を改善することができる。
【0165】
また、CMPによりキャップ絶縁膜49の上面を研磨してもよい。これにより、平坦性が更に改善される。
【0166】
ところで、段差部Cの面取り工程(図26)を省く場合には、第3絶縁膜48に対するCMP(図24参照)においてCMP装置のパッドとの接触で発生した微細な傷(マイクロスクラッチ)48aが、第5レジストパターン47で覆われていなかった領域の第3絶縁膜48の上面に形成された状態となっている。上記のキャップ絶縁膜49は、この傷48aを埋め込む役割をも果たす。
【0167】
続いて、図29に示すように、CVD装置内においてN2Oプラズマ処理を再び行い、キャップ絶縁膜49を脱水すると共に、キャップ絶縁膜49の表面を窒化して水分の再吸着を防止する。このN2Oプラズマ処理は、例えば基板温度350℃、処理時間2分の条件で行われる。
【0168】
次に、図30に示すように、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜28aに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法でキャップ絶縁膜49上に形成し、このアルミナ膜を第2キャパシタ保護絶縁膜50とする。
【0169】
この第2キャパシタ保護絶縁膜50の厚さは特に限定されないが、後でエッチングによりホールを形成するのが容易となるように、キャップ絶縁膜49よりも薄く、例えば50nmの厚さに形成するのが好ましい。
【0170】
第2キャパシタ保護絶縁膜50はアルミナ膜に限定されない。第1キャパシタ保護絶縁膜46と同様に、第2キャパシタ保護絶縁膜50は、アルミナ膜、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜の単層膜又は積層膜で構成されればよい。
【0171】
上記のように、第2キャパシタ保護絶縁膜50を形成する前に、CMP時に第3絶縁膜48に発生した傷48aや、段差部C付近の凹凸をキャップ絶縁膜49によって埋め込んだので、膜厚が約50nmと薄い第2キャパシタ保護絶縁膜50がキャップ絶縁膜49上に均一な厚さで形成される。
【0172】
これに対し、キャップ絶縁膜49を形成せずに第3絶縁膜48の上に第2キャパシタ保護絶縁膜50を形成すると、傷48aや段差部C付近での第2キャパシタ保護絶縁膜50の厚さが不足し、水素等がキャパシタ誘電体膜28aに到達する恐れがある。
【0173】
次に、図31に示すように、TEOSガスを使用するプラズマCVD法により、第2キャパシタ保護絶縁膜50の上に酸化シリコン膜を形成して、この酸化シリコン膜を第1カバー絶縁膜51とする。この第1カバー絶縁膜51の厚さは、例えば約100nmである。
【0174】
次いで、図32に示すように、基板温度350℃、処理時間2分の条件で第1カバー絶縁膜51に対してN2Oプラズマ処理を行い、この第1カバー絶縁膜51を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【0175】
続いて、図33に示すように、シリコン基板10を回転させながら、第1カバー絶縁膜51の上にスピンコートにより第2フォトレジスト53を塗布する。
【0176】
このスピンコートでは、遠心力によってフォトレジストが図の矢印のように中心領域IIから周辺領域Iに流れる。しかし、図27の工程で段差部Cを予め面取りしたため、段差部Cの近くにフォトレジストの吹き溜まりや気泡が形成され難い。これにより、基板面内で均一な厚さの第2フォトレジスト53を形成することが可能となる。
【0177】
また、キャップ絶縁膜49により段差部C付近の凹凸を埋め込んだことにより、フォトレジストが第1カバー絶縁膜51上をスムーズに流れるようになり、気泡やフォトレジストの吹き溜まりの発生を更に効果的に防止することができる。
【0178】
次に、図34に示す断面構造を得るまでの工程について説明する。
【0179】
まず、第2フォトレジスト53を露光、現像することにより、一層目金属配線45の上にホール形状の第7窓53aを備えた第6レジストパターン53fを形成する。
【0180】
上記のような段差部Cの面取りにより第2フォトレジスト53の厚さが均一となっているため、露光時の焦点ずれに起因したパターン崩れが第6レジストパターン53fに形成されず、設計通りの形状の第7窓53aを備えた第6レジストパターン53fを形成することができる。
【0181】
次いで、C4F8、Ar、及びO2の混合ガスをエッチングガスにする平行平板型プラズマエッチングチャンバ(不図示)を用い、第7窓53aの下の各絶縁膜46、48〜51をエッチングすることにより、一層目金属配線45の上に第3ホール54aを形成する。
【0182】
ここで、周辺領域Iでは、図25の工程において第3絶縁膜48の肉厚部48xを薄くしてあるので、第3ホール54aが未開口になるのを防止することができる。
【0183】
このエッチングが終了後、第6レジストパターン53fは除去される。
【0184】
次に、図35に示すように、基板温度を約200℃に保持しながら、第3ホール54aの内面と第3キャップ絶縁膜51の上面にスパッタ法により窒化チタン膜を厚さ約150nmに形成し、それを第1グルー膜56とする。
【0185】
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、この第1グルー膜56の上に、第3ホール54aを完全に埋め込む厚さ、例えば約650nmの厚さのタングステン膜57aを形成する。
【0186】
次いで、図36に示すように、上記のタングステン膜57aをエッチバックして第1カバー絶縁膜51の上面から除去し、第3ホール54a内のみに残す。これにより、第3ホール54a内には、一層目金属配線45と電気的に接続され且つタングステンを主にして構成される第5導電性プラグ57が形成されたことになる。
【0187】
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
【0188】
既述のように、第3絶縁膜48の肉厚部48xを薄くしたことで第3ホール54aが完全に開口しているので、その第5導電性プラグ45は一層目金属配線45と良好に接続され、第5導電性プラグ45にはコンタクト不良が発生し難い。
【0189】
次に、図37に示す断面構造を得るまでの工程について説明する。
【0190】
まず、上記の第5導電性プラグ57と第1グルー膜56のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約550nmの銅含有アルミニウム膜、厚さ約5nmのチタン膜、そして厚さ約150nmの窒化チタン膜である。
【0191】
その後に、フォトリソグラフィによりこの金属積層膜と第1グルー膜56とをパターニングして、これらの膜で構成される二層目金属配線58を第1カバー絶縁膜51上に形成する。
【0192】
このパターニングでは、第1カバー絶縁膜51上にエッチングの残膜を残さないために、上記の金属積層膜と第1グルー膜56に対するエッチングをオーバーエッチとする。このようにオーバーエッチとしても、第2キャパシタ保護絶縁膜50は第1カバー絶縁膜51で覆われているので、上記のパターニングの際に第2キャパシタ保護絶縁膜50がエッチングされてその膜厚が薄くなるのが防止される。これにより、上記のパターニングを終了した後でも第2キャパシタ保護絶縁膜50の厚さを十分に維持でき、水素等の還元性物質を第2キャパシタ保護絶縁膜50で効果的にブロックすることができる。
【0193】
続いて、図38に示すように、第1カバー絶縁膜51と二層目金属配線58のそれぞれの上に、TEOSガスと酸素との混合ガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約2200nmに形成し、この酸化シリコン膜を第4絶縁膜62とする。
【0194】
ところで、第1〜第3絶縁膜25、35、48は、キャパシタ誘電体膜28aが水分で劣化するのを防止するため、膜中の水分量が低減される成膜条件、すなわち、TEOSガスの酸化に必要な量よりも多い流量の酸素を供給して形成された。
【0195】
これに対し、第4絶縁膜62は、キャパシタ誘電体膜28aから離れているうえ、その下に第1、第2キャパシタ保護絶縁膜46、50が形成されているため、第4絶縁膜621中の水分によってキャパシタ誘電体膜28aが劣化することは殆ど無い。
【0196】
従って、第4絶縁膜62については、含有水分量の低下よりも膜厚分布の改善を優先させることにし、第1〜第3絶縁膜25、35、48を形成したときよりも酸素流量を低減する。例えば、本実施形態では、その酸素流量を700sccmとし、TEOSガスの流量を460sccmとする。また、この成膜条件では、成膜圧力を9Torrにすると共に、ヘリウムガス(TEOSのキャリアガス)を480sccmとし、基板温度を390℃、プラズマ化用の高周波電力(周波数:13.56MHz)のパワーを400Wとする。
【0197】
このような条件によれば、基板面内における第4絶縁膜62の膜厚の均一性は約2.1%ととなり、第1〜第3絶縁膜25、35、48の膜厚の均一性(5.0%)よりも大きく改善され、周辺領域Iにおいて第4絶縁膜62が厚く形成され難くなる。
【0198】
その後に、CMP法により第4絶縁膜62の上面を研磨することで、第4絶縁膜62の膜厚の不均一性を更に改善する。
【0199】
続いて、図39に示すように、基板温度350℃、処理時間4分の条件で第4絶縁膜62に対してN2Oプラズマ処理を行い、この第4絶縁膜62を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【0200】
次いで、図40に示すように、TEOSガスを使用するプラズマCVD法により、第4絶縁膜62の上にキャップ絶縁膜63として酸化シリコン膜を厚さ約100nmに形成する。
【0201】
ここで、第4絶縁膜62に対するCMPの際(図38)、CMP装置のパッドとの接触に起因した傷(マイクロスクラッチ)62aが第4絶縁膜62の上面に形成されているが、このキャップ絶縁膜63によって傷62aを完全に埋め込むことができる。これにより、キャップ絶縁膜63の上面の平坦性が良好となり、キャップ絶縁膜63上に薄膜をカバレッジ良く形成し易くなる。
【0202】
その後に、図41に示すように、脱水処理と吸湿防止処理のためのN2Oプラズマ処理をキャップ絶縁膜63に対して行う。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件として基板温度350℃、処理時間2分が採用される。
【0203】
そして、図42に示すように、還元性物質からキャパシタ誘電体膜28aを保護するための第3キャパシタ保護絶縁膜64として、キャップ絶縁膜63の上にスパッタ法でアルミナ膜を約50nmの厚さに形成する。
【0204】
既述のように、キャップ絶縁膜63により傷62aを埋め込んだことで、シリコン基板10の全面にわたって第3キャパシタ保護絶縁膜64の膜厚が均一となり、第3キャパシタ保護絶縁膜64の全ての部分において還元性物質を阻止することが可能となる。
【0205】
なお、第3キャパシタ保護絶縁膜64はアルミナ膜に限定されない。第1、第2キャパシタ保護絶縁膜46、50と同様に、アルミナ膜、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜の単層膜又は積層膜で第3キャパシタ保護絶縁膜64は構成され得る。
【0206】
次に、図43に示すように、TEOSガスを使用するプラズマCVD法により、第3キャパシタ保護絶縁膜64の上に酸化シリコン膜を厚さ約100nmに形成し、この酸化シリコン膜を第2カバー絶縁膜65とする。
【0207】
続いて、図44に示すように、基板温度350℃、処理時間2分の条件で第2カバー絶縁膜65に対してN2Oプラズマ処理を行い、この第2カバー絶縁膜65を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【0208】
次に、図45に示す断面構造を得るまでの工程について説明する。
【0209】
まず、第2カバー絶縁膜65の上にフォトレジストを塗布し、それを露光、現像することにより、二層目金属配線58の上にホール形状の第8窓68aを備えた第7レジストパターン68を形成する。
【0210】
そして、平行平板型プラズマエッチングチャンバ内において、第7レジストパターン68をマスクにしながら各絶縁膜62〜65をエッチングすることにより、二層目金属配線58上のこれらの絶縁膜に第4ホール67aを形成する。そのエッチングでは、例えば、C4F8、Ar、及びO2の混合ガスがエッチングガスとして使用される。
【0211】
このエッチングが終了後、第7レジストパターン68は除去される。
【0212】
続いて、図46に示すように、第4ホール67aの内面と第2カバー絶縁膜65の上面に、基板温度を約200℃とする条件で、第2グルー膜70としてスパッタ法により窒化チタン膜を厚さ約50nmに形成する。そして、第2グルー膜70の上にCVD法でタングステン膜71aを形成し、このタングステン膜71aで第4ホール67aを完全に埋め込む。そのタングステン膜71aは、例えば基板温度を約430℃として約650nmの厚さに形成される。
【0213】
次に、図47に示すように、第2カバー絶縁膜65の上の余分なタングステン膜71aをエッチバックして除去し、第4ホール67a内にのみタングステン膜71aを第6導電性プラグ71として残す。なお、エッチバックに代えて、CMP法でタングステン膜71aを除去するようにしてもよい。
【0214】
次に、図48に示す断面構造を得るまでの工程について説明する。
【0215】
まず、第2グルー膜70と第6導電性プラグ71のそれぞれの上面に、下から厚さ約500nmの銅含有アルミニウム膜、及び厚さ約150nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第2グルー膜70とをパターニングして、第2カバー絶縁膜65の上に三層目金属配線72を形成する。
【0216】
ここで、図37を参照して説明したのと同じ理由により、第2カバー絶縁膜65を形成したことで三層目金属配線72のパターニングに伴う第3キャパシタ保護絶縁膜64の膜減りを防止でき、第3キャパシタ保護絶縁膜64における還元性物質の阻止能力を良好に維持することが可能となる。
【0217】
続いて、図49に示すように、第2カバー絶縁膜65と三層目金属配線72のそれぞれの上に、第1パッシベーション膜75としてCVD法で酸化シリコン膜を約100nmの厚さに形成する。
【0218】
なお、第1パッシベーション膜75に対し、脱水処理と吸湿防止処理のためのN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件は基板温度が350℃、処理時間が2分である。
【0219】
更に、この第1パッシベーション膜75上に、第2パッシベーション膜76として厚さが約350nmの窒化シリコン膜をCVD法で形成する。
【0220】
そして、これら第1、第2パッシベーション膜75、76をパターニングして、三層目金属配線72と同一面内に形成されたボンディングパッド(不図示)が露出する開口を形成する。
【0221】
次いで、シリコン基板10の上側全面に、感光性ポリイミドを約3μmの厚さに形成し、ポリイミド塗膜よりなる保護層77を形成する。次に、保護層77を露光、現像し、ボンディングパッドが露出する窓(不図示)を保護層77に形成する。その後に、基板温度310℃、N2流量100リットル/分、処理時間40分の条件で保護層77を熱硬化して、この半導体ウエハ構造の基本構造を完成させる。
【0222】
図52は、この半導体ウエハ構造の拡大平面図である。
【0223】
図示のように、シリコン基板10には一辺の長さが1mm以下の極めて小さなチップ領域Rcが画定されている。そして、この後の工程では、各チップ領域Rcの間のスクライブ領域に沿ってダイシングを行うことにより、ICタグや小メモリのセキュリティ用の製品に有用な小型のFeRAMが半導体装置として切り出されることになる。
【0224】
以上説明した本実施形態によれば、図10(b)の工程において、周辺領域Iにおける第1絶縁膜25の肉厚部25xを選択的に薄くした。そのため、図18の工程で周辺領域Iに第3、第4コンタクトホール38c、38dを形成する際、これらのコンタクトホール38c、38dが第1絶縁膜25とエッチングストッパ膜24とを貫いて、第3ソース/ドレイン領域19cや配線16に至るようになる。
【0225】
その結果、図19の工程において、これらのコンタクトホール38c、38dに第3、第4導電性プラグ40c、40dを形成しても、各導電性プラグ40c、40dが第3ソース/ドレイン領域19cと配線16に良好に接続されるようになる。
【0226】
これにより、各導電性プラグ40c、40dのコンタクト抵抗が低い値で安定化すると共に、これらの導電性プラグがコンタクト不良を起こすのを防止でき、半導体装置の歩留まりを向上させることができる。
【0227】
そして、第2絶縁膜35に対してもその肉厚部35xを薄くしたので(図15)、コンタクトホール38c、38dが未開口となるのをより効果的に防止でき、各導電性プラグ40c、40dのコンタクト不良をより一層防止し易くなる。
【0228】
更に、一層目金属配線45の上の第3絶縁膜48についても肉厚部48xを薄くしたため(図25)、一層目金属配線45上の第3ホール54a(図36)がエッチングにより完全に開口し、一層目金属配線45と第5導電性プラグ57とが確実に接続され、第5導電性プラグ57のコンタクト不良を防止できる。
【0229】
ところで、本実施形態では、図52に示したように、シリコン基板10に極めて小さなチップ領域Rcが複数画定されている。このうち、最外周のチップ領域Rc(X)は、段差部A〜Cによって二つの領域E、Fに分けられることになる。
【0230】
なお、本明細書において、最外周のチップ領域Rc(X)とは、自身の四辺のうち少なくとも一辺に隣接するチップ領域Rcが存在しないものを言う。また、上記のように小さなチップ領域が画定される半導体ウエハ構造は、最外周のチップ領域Rc(X)と、これに隣接する複数のチップ領域Rc(Y)の少なくとも一つとが、共に段差部A〜Cに重なるということによって特徴付けられる。
【0231】
ここで、チップサイズが小さいと、段差部A〜Cがチップ領域Rc(X)の中央付近を横断する可能性が高くなるため、各領域E、Fの大きさに違いが生じ難くなる。そのため、二つの領域E、Fのうち、外側の領域Eにコンタクトホール38c、38dが形成される可能性が高くなる。
【0232】
本実施形態を採用しない場合では、領域Eにおける第1〜第3絶縁膜25、35、48の膜厚は領域Fにおけるよりも厚いため、領域Eにおいてコンタクト不良が発生し易くなる。
【0233】
これに対し、本実施形態では、領域Eにおける第1〜第3絶縁膜25、35、48の膜厚の厚さを薄くしたので、このようにチップサイズが小さい場合でも、領域Eにおけるコンタクトホール38c、38dが完全に開口し、最外周のチップ領域Rc(X)から切り出される半導体装置がコンタクト不良によって不良品となるのを防止できる。
【0234】
但し、本実施形態がチップサイズの小さな半導体装置に限定されるという訳ではない。
【0235】
図53は、上記よりも大きなチップ領域Rcが画定される半導体ウエハ構造の拡大平面図である。このようにチップサイズの大きな半導体ウエハ構造は、最外周のチップ領域Rc(X)に隣接する全てのチップ領域Rc(Y)が段差部A〜Cに重ならないという点で特徴付けられる。
【0236】
このようにチップ領域Rcが大きい場合には、最外周のチップ領域Rc(X)の隅の近くを段差部A〜Cが横断するため、領域Eの大きさが小さくなり、領域Eにコンタクトホール38c、38dが形成される可能性が低くなる。しかし、その可能性が完全に無くなるということは無いため、このようにチップ領域Rcが大きな半導体ウエハ構造であっても、本実施形態を適用することで、コンタクト不良を未然に防ぐことができる。
【0237】
(2)第2実施形態
上記した第1実施形態では、第1〜第3絶縁膜25、35、48の肉厚部25x、35x、48xをエッチングする際、マスクとして第1、第2、第5レジストパターン23、36、47を用いた。
【0238】
本実施形態では、このようなレジストパターン23、36、47の形成方法について説明する。
【0239】
レジストパターン23、36、47は、ステッパやスキャナー等の縮小投影型の露光装置でフォトレジストを露光することによっても形成され得るが、露光装置を用いたのでは半導体装置の製造コストが上昇するので、以下の第1〜第3例のような簡便な方法を用いることによりコストダウンを図ることができる。
【0240】
なお、以下では、これらのレジストパターンを代表して第1レジストパターン23の形成方法について説明するが、残りの第2、第5レジストパターン36、47も以下の方法に従って形成し得る。
【0241】
第1例
図54は、本例で使用される露光装置100の構成図である。
【0242】
その露光装置100は、シリコン基板10が載せられるステージ101と、フォトレジスト23fが感光する波長の露光光Lを発する光源103とを有する。そして、光源103とステージ101との間には、シリコン基板10よりも平面サイズが小さな円形の遮蔽板102が置かれる。
【0243】
このような露光装置100では、遮蔽板102の直下のフォトレジスト23fは感光せず、遮蔽板102からはみ出た露光光Lによって周辺領域IIにおけるフォトレジスト23fのみを選択的に感光させることができる。
【0244】
本例では、フォトレジスト23fとしてポジ型フォトレジストを採用し、上記の露光装置100による露光の後、このフォトレジスト23fを現像することにより、既述の第1レジストパターン23を形成する。
【0245】
第2例
図55は、本例で使用される露光装置105の構成図である。
【0246】
この露光装置105が第1例に係る露光装置100と異なる点は、遮蔽板102の直径がシリコン基板10の直径以上であり、且つ、遮蔽板102の中央にシリコン基板10と同心円をなす円形の開口102aを設け、該開口102aから露光光Lを選択的に通すようにした点である。
【0247】
このような露光装置105を用いると、周辺領域Iにおけるフォトレジスト23fが感光するのを防ぎながら、開口102aの直下の中心領域IIにおけるフォトレジスト23fのみを選択的に露光することができる。
【0248】
本例では、フォトレジスト23fとしてネガ型フォトレジストを採用し、この露光装置105による露光の後、このフォトレジスト23fを現像することにより、上記の第1レジストパターン23を形成する。
【0249】
第3例
図56は、本例におけるレジストパターンの形成方法について示す斜視図である。
【0250】
本例では、スンピンナー106の上にシリコン基板10を載せ、シリコン基板10を回転させながら、周辺領域におけるフォトレジスト23fに有機溶剤107を滴下する。その有機溶剤107は特に限定されないが、本実施形態では日本ゼオン社製のZS-50、東京応化製のVFRシンナー、或いは酢酸ブチルなどの溶剤を使用する。
【0251】
これにより、周辺領域におけるフォトレジスト23fが選択的に除去されて第1レジストパターン23を得ることができる。
【0252】
上記した第1〜第3例では、いずれも縮小投影型の露光装置を使用しないので、製造コストの上昇を抑えながら第1、第2、第5レジストパターン23、36、47を形成することが可能となる。
【0253】
(3)第3実施形態
第1実施形態では、第1絶縁膜25に対してCMPを行い(図2(a))、次いで第1絶縁膜25の肉厚部25xを薄くした(図10(b))。
【0254】
これら二つの工程順は特に限定されず、以下のように第1実施形態とは逆の工程順で行ってもよい。
【0255】
図57(a)、(b)は、本実施形態に係る半導体装置の製造途中の断面図である。
【0256】
本実施形態では、まず、図57(a)に示すように、CMPを行う前の第1絶縁膜25の上に既述の第1レジストパターン23を形成する。第1絶縁膜25の肉厚部25xにおいて、コンタクト不良が発生しない上限の膜厚である基準膜厚ΔT1よりも厚い部分は、この第1レジストパターン23で覆われずに露出する。
【0257】
そして、この第1レジストパターン23をマスクにしながら、第1レジストパターン23fで覆われていない肉厚部25xを20〜150nmの厚さだけエッチングすることにより、この肉厚部25xを選択的に薄くする。
【0258】
このエッチングは、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行われ、これらのエッチング条件としては第1実施形態と同じ条件が採用される。
【0259】
この後に、第1レジストパターン23は除去される。
【0260】
次に、図57(b)に示すように、CMPにより第1絶縁膜25の上面を研磨することにより、第1絶縁膜25の膜厚の面内均一性を更に向上させる。
【0261】
この後は、第1実施形態で説明した図11(a)〜図49と同じ工程を行うことにより、図49に示したような半導体装置の基本構造を完成させる。
【0262】
このように、肉厚部25xの薄厚化(図57(a))と第1絶縁膜25に対するCMP工程(図57(b))の工程順を第1実施形態の逆にしても、第1実施形態と同じように第3、第4導電性プラグ40c、40dのコンタクト不良を防止できる。
【0263】
更に、肉厚部25xの薄厚化(図57(a))の後にCMP工程(図57(b))を行うため、肉厚部25xの薄厚化の際に第1絶縁膜25に形成された段差部AがCMP工程によって面取りされ、図11(a)のような面取り工程を省くこともできる。
【0264】
(4)第4実施形態
第1実施形態では、FeRAMのキャパシタ誘電体膜26aが水分で還元されるのを防止すべく、膜中の水分量が低減されるような成膜条件で第1〜第3絶縁膜25、35、48を形成したため、これらの絶縁膜25、35、48は周辺領域Iにおいて厚く形成された。
【0265】
これに対し、膜中の水分量についてFeRAMほど懸念する必要の無いロジック品等の半導体装置や、FeRAMであっても水分量が問題にならない場合には、第1実施形態とは異なる成膜条件で絶縁膜25、35、48を形成することがある。その結果、これらの絶縁膜25、35、48の膜厚分布の傾向が、第1実施形態とは逆に、周辺領域Iよりも中心領域IIの方が絶縁膜の膜厚が厚くなることもある。本実施形態では、このような場合に導電性プラグのコンタクト不良を防止し得る半導体装置の製造方法について説明する。
【0266】
図58(a)〜(c)は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図では、第1絶縁膜25と第1レジストパターン23の膜厚を誇張している。
【0267】
図58(a)に示すように、本実施形態では、第1絶縁膜25の膜厚が周辺領域Iよりも中心領域IIにおいて厚くなり、中心領域IIに第1絶縁膜25の肉厚部25xが形成される。
【0268】
次に、図58(b)に示すように、基板面内における第1絶縁膜25の膜厚分布を改善するため、CMPによりこの第1絶縁膜25の上面を研磨する。このようなCMPにより第1絶縁膜25の平坦性はある程度向上するが、第1絶縁膜25の上面は完全には平坦化されず、通常は中心領域IIに肉厚部25xが残存した状態となる。
【0269】
続いて、図58(c)に示すように、コンタクト不良が発生しない下限の膜厚である基準膜厚ΔT1よりも厚い部分の肉厚部25xが露出するように、第1絶縁膜25の上に第1レジストパターン23を形成する。
【0270】
図59は、本実施形態における第1レジストパターン23の平面図である。これに示されるように、第1レジストパターン23は、上記の肉厚部25xが露出する輪帯状の平面形状を有する。
【0271】
そして、この第1レジストパターン23をマスクにして第1絶縁膜25をエッチングすることにより、図58(c)に示されるように、基準膜厚ΔT1よりも厚い部分の肉厚部25xを薄くする。
【0272】
このエッチングは、第1実施形態と同じ条件の下で、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行われる。
【0273】
そして、エッチングを終了した後に、第1レジストパターン23は除去される。
【0274】
この後は、第1実施形態で説明した図11(a)〜図49と同じ工程が行われる。
【0275】
以上説明した本実施形態でも、第1絶縁膜25の肉厚部25xがエッチングによって薄くされるので、図18の工程で第1〜第4コンタクトホール38a〜38dが肉厚部25xによって未開口となるのを防止でき、これらのコンタクトホール38a〜38dに埋め込まれる第1〜第4導電性プラグ40a〜40d(図19参照)にコンタクト不良が発生するのを抑制することが可能となる。
【0276】
以下に、本発明の特徴を付記する。
【0277】
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、
前記薄くされた部分の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0278】
(付記2) 前記絶縁膜の前記肉厚部を薄くする工程は、該肉厚部以外の該絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンで覆われずに露出している前記肉厚部を選択的にエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする付記1に記載の半導体装置の製造方法。
【0279】
(付記3) 前記絶縁膜は、前記半導体基板の中心領域から周辺領域に向かって膜厚が増大し、
レジストパターンは、前記半導体基板の前記中心領域を覆う円形の平面形状を有することを特徴とする付記2に記載の半導体装置の製造方法。
【0280】
(付記4) 前記絶縁膜は、TEOSガスと酸素ガスとの混合ガスを使用し、且つ、前記酸素の流量を、前記TEOSガスを酸化するのに必要な量よりも多くするプラズマCVD法により形成されることを特徴とする付記3に記載の半導体装置の製造方法。
【0281】
(付記5) 前記レジストパターンを形成する工程は、
前記絶縁膜の上にポジ型フォトレジストを塗布する工程と、
前記ポジ型フォトレジストの上方に、前記半導体基板よりも平面サイズが小さな遮蔽板を置きながら、前記遮蔽板の上方から露光光を照らして、前記遮蔽板からはみ出た該露光光により前記ポジ型フォトレジストの前記周辺領域のみを露光する工程と、
前記ポジ型フォトレジストを現像して前記レジストパターンにする工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0282】
(付記6) 前記レジストパターンを形成する工程は、
前記絶縁膜の上にネガ型フォトレジストを形成する工程と、
前記ネガ型フォトレジストの上方に、該ネガ型フォトレジストの前記中心領域に選択的に露光光を通す開口を備えた遮蔽板を置きながら、前記ネガ型フォトレジストの前記中心領域のみを選択的に露光する工程と、
前記ネガ型フォトレジストを現像して前記レジストパターンにする工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0283】
(付記7) 前記レジストパターンを形成する工程は、
前記絶縁膜の上にフォトレジストを形成する工程と、
前記半導体基板を回転させながら、前記周辺領域におけるフォトレジストに溶剤を滴下することにより、前記周辺領域における前記フォトレジストを選択的に除去して前記レジストパターンとする工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0284】
(付記8) 前記絶縁膜は、前記半導体基板の周辺領域から中心領域に向かって膜厚が増大し、
前記レジストパターンは、前記周縁領域を覆う輪帯状の平面形状を有することを特徴とする付記2に記載の半導体装置の製造方法。
【0285】
(付記9) 前記レジストパターンを除去した後、前記肉厚部を薄くする工程において前記絶縁膜の上面に形成された段差部を面取りする工程を更に有することを特徴とする付記2に記載の半導体装置の製造方法。
【0286】
(付記10) 前記段差部を面取りする工程は、前記絶縁膜の上面をエッチングするか、或いは前記上面を研磨して行われることを特徴とする付記9に記載の半導体装置の製造方法。
【0287】
(付記11) 前記肉厚部を薄くする工程の前又は後に、前記絶縁膜の上面を研磨する工程を更に有することを特徴とする付記1に記載の半導体装置の製造方法。
【0288】
(付記12) 前記肉厚部を薄くする工程の後に、前記絶縁膜の上にキャップ絶縁膜を形成する工程を更に有し、
前記ホールを形成する工程において、前記キャップ絶縁膜にも該ホールを形成することを特徴とする付記1に記載の半導体装置の製造方法。
【0289】
(付記13) 前記キャップ絶縁膜の上に、還元性物質の侵入を防ぎ、且つ該キャップ絶縁膜よりも薄い保護絶縁膜を形成する工程を更に有することを特徴とする付記12に記載の半導体装置の製造方法。
【0290】
(付記14) 前記絶縁膜を形成する工程の前に、前記半導体基板に不純物拡散領域を形成する工程を更に有し、
前記ホールを形成する工程において、前記不純物拡散領域の上に該ホールを形成すると共に、
前記導電性プラグを形成する工程において、該導電性プラグを前記不純物拡散領域と電気的に接続することを特徴とする付記1に記載の半導体装置の製造方法。
【0291】
(付記15) 前記絶縁膜を形成する工程の前に、前記半導体基板の上方に金属配線を形成する工程を更に有し、
前記絶縁膜を形成する工程において、前記金属配線の上に該絶縁膜を形成し、
前記ホールを形成する工程において、前記金属配線の上の前記絶縁膜に該ホールを形成すると共に、
前記導電性プラグを形成する工程において、該導電性プラグを前記金属配線と電気的に接続することを特徴とする付記1に記載の半導体装置の製造方法。
【0292】
(付記16)下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記1に記載の半導体装置の製造方法。
【0293】
(付記17) 半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成されたことを特徴とする半導体装置。
【0294】
(付記18) 前記絶縁膜の前記段差部が面取りされたことを特徴とする付記17に記載の半導体装置。
【0295】
(付記19) 円形の半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記段差部が、前記半導体基板と同心円をなす円形であることを特徴とする半導体ウエハ構造。
【0296】
(付記20) 前記半導体基板に複数のチップ領域が画定され、
最外周の前記チップ領域と、これに隣接するチップ領域の少なくとも一つとが、前記段差部に重なることを特徴とする付記19に記載の半導体ウエハ構造。
【図面の簡単な説明】
【0297】
【図1】図1(a)、(b)は、一般的な半導体装置の製造途中の断面図(その1)である。
【図2】図2(a)、(b)は、一般的な半導体装置の製造途中の断面図(その2)である。
【図3】図3は、一般的な半導体装置の製造途中の断面図(その3)である。
【図4】図4は、第1絶縁膜の成膜直後の厚さの面内分布を示すグラフである。
【図5】図5は、CMPを行った後の第1絶縁膜の厚さの面内分布を示すグラフである。
【図6】図6(a)〜(c)は、導電性プラグのSEMによる断面像である。
【図7】図7は、電気的な検査の結果を可視化して得られたウエハマップである。
【図8】図8は、一辺の長さが数センチの比較的大きな半導体チップが集積形成されるシリコン基板の拡大平面図である。
【図9】図9は、一辺の長さが1mm以下の極小チップが集積形成される場合のシリコン基板の拡大平面図である。
【図10】図10(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図11】図11(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図12】図12(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図13】図13(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図14】図14は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図15】図15は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図16】図16は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図17】図17は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その8)である。
【図18】図18は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その9)である。
【図19】図19は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その10)である。
【図20】図20は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図21】図21は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その12)である。
【図22】図22は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その13)である。
【図23】図23は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その14)である。
【図24】図24は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その15)である。
【図25】図25は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その16)である。
【図26】図26は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その17)である。
【図27】図27は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その18)である。
【図28】図28は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その19)である。
【図29】図29は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その20)である。
【図30】図30は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その21)である。
【図31】図31は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その22)である。
【図32】図32は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その23)である。
【図33】図33は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その24)である。
【図34】図34は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その25)である。
【図35】図35は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その26)である。
【図36】図36は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その27)である。
【図37】図37は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その28)である。
【図38】図38は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その29)である。
【図39】図39は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その30)である。
【図40】図40は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その31)である。
【図41】図41は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その32)である。
【図42】図42は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その33)である。
【図43】図43は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その34)である。
【図44】図44は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その35)である。
【図45】図45は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その36)である。
【図46】図46は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その37)である。
【図47】図47は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その38)である。
【図48】図48は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その39)である。
【図49】図49は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その40)である。
【図50】図50は、本発明の第1実施形態において、第1レジストパターンが形成された状態のシリコン基板の全体平面図である。
【図51】図51は、本発明の第1実施形態において、第1レジストパターンを除去した後のシリコン基板の全体平面図である。
【図52】図52は、本発明の第1実施形態に係る半導体ウエハ構造の拡大平面図である。
【図53】図53は、図52の場合よりも大きなチップ領域が画定される半導体ウエハ構造の拡大平面図である。
【図54】図54は、本発明の第2実施形態の第1例で使用される露光装置の構成図である。
【図55】図55は、本発明の第2実施形態の第2例で使用される露光装置の構成図である。
【図56】図55は、本発明の第2実施形態の第3例においてレジストパターンを形成する方法について示す斜視図である。
【図57】図57(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図である。
【図58】図58(a)〜(c)は、本発明の第4実施形態に係る半導体装置の製造途中の断面図である。
【図59】図59は、本発明の第4実施形態における第1レジストパターンの平面図である。
【符号の説明】
【0298】
10…シリコン基板、11…素子分離絶縁膜、12、13…第1、第2pウェル、14…ゲート絶縁膜、15…ゲート電極、16…配線、17a〜17c…第1〜第3ソース/ドレインエクステンション、18…絶縁性サイドウォール、19a〜19c…第1〜第3ソース/ドレイン領域、20…第1アルミナ膜、22…高融点シリサイド層、23…第1レジストパターン、24…カバー絶縁膜、25…第1絶縁膜、25x…肉厚部、26…キャップ絶縁膜、27…第1導電膜、27a…下部電極、28…強誘電体膜、28a…キャパシタ誘電体膜、29…第2導電膜、29a…上部電極、31…第2アルミナ膜、33…第3アルミナ膜、35…第2絶縁膜、35a、35b…第1、第2ホール、35x…肉厚部、36…第2レジストパターン、37…第1フォトレジスト、37a〜37d…第1〜第4窓、37f…第3レジストパターン37f、38a〜38d…第1〜第4コンタクトホール、40a〜40d…第1〜第4導電性プラグ、40x…導電性プラグ、41…酸化防止絶縁膜、43…第4レジストパターン、43a、43b…第5、第6窓、45…一層目金属配線、46…第1キャパシタ保護絶縁膜、47…第5レジストパターン、48…第3絶縁膜、48a…傷、48x…肉厚部、49…キャップ絶縁膜、50…第2キャパシタ保護絶縁膜、51…第1カバー絶縁膜、53…第2フォトレジスト、53f…第6レジストパターン、53a…第7窓、54a…第3ホール、56…第1グルー膜、57a…タングステン膜、57…第5導電性プラグ、58…二層目金属配線、62…第4絶縁膜、62a…傷、63…キャップ絶縁膜、64…第3保護絶縁膜、65…第2カバー絶縁膜、67a…第4ホール、68…第7レジストパターン、68a…第8窓、70…第2グルー膜、71a…タングステン膜、72…三層目金属配線、75…第1パッシベーション膜、76…第2パッシベーション膜、77…保護層、87…第1レジストパターン、87a〜87d…第1〜第4窓、81…RAM部、82…ロジック部、100、105…露光装置、101…ステージ、102…遮蔽板、102a…開口、103…光源、106…スピンナー、107…有機溶剤、A〜C…段差部、Re…エッジカット領域、Rc…チップ領域、Rc(x)…最外周のチップ領域。
【技術分野】
【0001】
本発明は、半導体装置の製造方法、半導体装置、及び半導体ウエハ構造に関する。
【背景技術】
【0002】
LSI等の半導体装置では、層間の電気的な接続を行うため、絶縁膜に多数のコンタクトホールが形成される。そのコンタクトホールには導電性プラグが埋め込まれ、この導電性プラグにより、半導体基板の表層に形成されたMOSトランジスタのソース/ドレイン領域と、その上方の金属配線とが接続されることになる。
【0003】
ここで、コンタクトホールが未開口であると、導電性プラグがソース/ドレイン領域に至らなくなり、ソース/ドレイン領域と金属配線とが電気的に接続されなくなる。このような不良はコンタクト不良と呼ばれ、半導体装置の歩留まりを低下させる一因となる。
【0004】
なお、本発明に関連する技術が下記の特許文献1、2に開示されている。
【特許文献1】特開2002−43237号公報
【特許文献2】特許第3556437号明細書
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明の目的は、コンタクト不良を防止して半導体装置の歩留まりを向上させることが可能な半導体装置の製造方法、半導体装置、及び半導体ウエハ構造を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、前記薄くされた部分の絶縁膜にホールを形成する工程と、前記ホール内に導電性プラグを形成する工程とを有する半導体装置の製造方法が提供される。
【0007】
また、本発明の別の観点によれば、半導体基板と、前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、前記絶縁膜のホールに形成された導電性プラグとを有し、前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成された半導体装置が提供される。
【0008】
更に、本発明の他の観点によれば、円形の半導体基板と、前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、前記絶縁膜のホールに形成された導電性プラグとを有し、前記段差部が、前記半導体基板と同心円をなす円形である半導体ウエハ構造が提供される。
【0009】
次に、本発明の作用について説明する。
【0010】
本発明によれば、膜厚が基準値よりも厚い肉厚部を選択的に薄くした後、薄くされた部分の絶縁膜にホールを形成する。このため、絶縁膜の成膜条件に起因して基板面内における絶縁膜の膜厚分布が大きく変動している場合であっても、肉厚部におけるホールが未開口となるのを防止でき、ホール内に形成される導電性プラグにコンタクト不良が発生するのが抑制され、半導体装置の歩留まりを向上させることが可能となる。
【発明の効果】
【0011】
本発明によれば、絶縁膜の肉厚部を薄くした後にホールを形成するので、ホールが未開口とならず、ホール内の導電性プラグにコンタクト不良が発生するのを防止でき、半導体装置の歩留まりを向上させることが可能となる。
【発明を実施するための最良の形態】
【0012】
(1)本発明に至るまでの経緯
本発明の実施の形態について説明する前に、本発明に至るまでの経緯について説明する。
【0013】
図1〜図3は、一般的な半導体装置の製造途中の断面図であって、半導体基板の周辺領域を拡大したものである。この半導体装置は次のようにして製造される。
【0014】
最初に、図1(a)に示す断面構造を得るまでの工程について説明する。
【0015】
まず、n型又はp型のシリコン(半導体)基板10の表面を熱酸化することにより素子分離絶縁膜11を形成し、この素子分離絶縁膜11でトランジスタの活性領域を画定する。素子分離絶縁膜11の膜厚は、例えば、シリコン基板10の上面から測って約200nm程度である。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【0016】
次いで、シリコン基板10の活性領域にp型不純物、例えばボロンを導入して第1、第2pウェル12、13を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜14となる熱酸化膜を約6〜7nmの厚さに形成する。
【0017】
続いて、シリコン基板10の上側全面に、厚さ約50nmの非晶質シリコン膜と厚さ約150nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板10上にゲート電極15を形成すると共に、素子分離絶縁膜11上に配線16を形成する。
【0018】
ゲート電極15のゲート長は、例えば360μm程度である。
【0019】
更に、ゲート電極15をマスクにするイオン注入により、ゲート電極15の横のシリコン基板10にn型不純物としてリンを導入し、第1〜第3ソース/ドレインエクステンション17a〜17cを形成する。
【0020】
その後に、シリコン基板10の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極15と配線16の横に絶縁性スペーサ18として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を45nmの厚さに形成する。
【0021】
続いて、この絶縁性スペーサ18とゲート電極15をマスクにしながら、シリコン基板10に砒素等のn型不純物を再びイオン注入することにより、ゲート電極15の側方のシリコン基板10に第1〜第3ソース/ドレイン領域(不純物拡散領域)19a〜19cを形成する。
【0022】
更に、シリコン基板10の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第1〜第3ソース/ドレイン領域19a〜19cにおけるシリコン基板10上にコバルトシリサイド層等の高融点シリサイド層22を形成し、各ソース/ドレイン領域19a〜19cを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極15や配線16の表層にも形成される。
【0023】
その後に、素子分離絶縁膜11の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【0024】
ここまでの工程により、シリコン基板10の活性領域には、ゲート絶縁膜14、ゲート電極15、及び第1〜第3ソース/ドレイン領域19a〜19c等によって構成される第1〜第3MOSトランジスタTR1〜TR3が形成されたことになる。
【0025】
次に、図1(b)に示すように、シリコン基板10の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約200nmに形成し、それをエッチングストッパ膜24とする。
【0026】
更に、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、目標膜厚を600nmにして、このエッチングストッパ膜24の上に第1絶縁膜25として酸化シリコン(SiO2)膜を形成する。
【0027】
この第1絶縁膜25の成膜条件は、最終的な製品の種類に応じて最適化される。
【0028】
例えば、その製品がFeRAM(Ferroelectric Random Access Memory)である場合は、FeRAMの強誘電体キャパシタを構成するキャパシタ誘電体膜が水分で劣化するのを防止すべく、膜中の水分量が十分に低減される成膜条件で酸化シリコンよりなる第1絶縁膜25を形成する。そのような成膜条件は、酸素の流量を、TEOSガスを酸化するのに必要な量よりも多くすることで得られる。
【0029】
図4は、このような条件に従って形成された第1絶縁膜25の成膜直後の厚さの面内分布を示すグラフである。図4の横軸は半導体基板における位置を示し、縦軸はその位置における第1絶縁膜25の厚さを示す。
【0030】
図4に示すように、FeRAM用に最適化された成膜条件では、点線で示す通常のロジック品と比較して第1絶縁膜25の厚さが基板面内で大きく変動し、特に、基板周辺領域での膜厚が厚くなる。
【0031】
例えば、酸素ガスの流量を2980sccm、TEOSガスの流量を450sccm、ヘリウムガス(TEOSのキャリアガス)の流量を480sccmとするFeRAM用の条件では、第1絶縁膜25の膜厚の面内均一性は5.0%と大きな値となった。なお、面内均一性は、面内における第1絶縁膜25の最大(最小)膜厚をTmax(Tmin)として、100×(Tmax−Tmin)/(Tmax+Tmin)で定義される。また、このFeRAM用の条件では、成膜圧力を9Torrにすると共に、基板温度を390℃、プラズマ化用の高周波電力(周波数:13.56MHz)のパワーを400Wとしている。
【0032】
このように面内均一性が悪く、第1絶縁膜25に膜厚が厚い部分があると、その部分の第1絶縁膜25に後で形成されるコンタクトホールが未開口となる恐れがある。
【0033】
そこで、次の工程では、図2(a)に示すように、第1絶縁膜25の上面を平坦化するために、CMP(Chemical Mechanical Polishing)によりその上面を研磨する。
【0034】
しかしながら、第1絶縁膜25の膜厚の元々の面内分布が既述のように悪いため、このようにCMPを施したとしても第1絶縁膜25の上面は完全には平坦とはならず、膜厚の面内均一性は3.1〜3.4と大きな値となる。
【0035】
図5は、このCMPを行った後の第1絶縁膜25の厚さの面内分布を示すグラフであって、横軸と縦軸の意味は図4で説明したのと同様である。
【0036】
図5に示されるようにCMPを行うことで、基板の中央付近では平坦性が改善されるものの、膜厚が元々厚い基板周辺領域では、CMPを行っても膜厚が均一化されず、膜厚が他の部分よりも厚い肉厚部25xが第1絶縁膜25に残存してしまう。
【0037】
このようにCMPを行った後は、図2(b)に示すように、第1絶縁膜25の上に第1レジストパターン87を形成する。
【0038】
そして、この第1レジストパターン87の第1〜第4窓87a〜87dを通じて第1絶縁膜25とエッチングストッパ膜24とをエッチングすることにより、これらの窓の下に第1〜第4コンタクトホール38a〜38dを形成する。
【0039】
ここで、既述のように、シリコン基板10の周辺領域では肉厚部25xが形成されている。その肉厚部25xでは、第3、第4コンタクトホール38c、38dを形成するためのエッチング量が他の領域よりも多いため、第1、第2コンタクトホール38a、38bにエッチング時間を合わせたのでは、第3、第4コンタクトホール38c、38dは未開口となってしまう。
【0040】
次に、図3に示すように、上記の第1レジストパターン87を除去した後、第1〜第4コンタクトホール38a〜38d内に第1〜第4導電性プラグ40a〜40dを形成する。
【0041】
上記のように、第3、第4コンタクトホール38c、38dは未開口となっているため、第3導電性プラグ40cは第3ソース/ドレイン領域19cと電気的に接続されない。同様に、第4導電性プラグ40dも配線16と電気的に接続されない。
【0042】
このように、上記の方法に従って半導体装置を製造したのでは、第3、第4導電性プラグ40c、40dにコンタクト不良が発生してしまう。
【0043】
図6(a)〜(c)は、上記の第1〜第4導電性プラグ40a〜40dと同じプロセスで形成された導電性プラグ40xのSEM(Scanning Electron Microscope)による断面像である。特に、図6(a)は、電気的な検査により不良チップと判断されたチップ内でのSEM像である。また、図6(b)はこの不良チップの隣の正常チップ内でのSEM像、そして図6(c)はシリコン基板10の中央付近の正常チップでのSEM像である。
【0044】
図6(b)、(c)の正常チップでは導電性プラグ40xがシリコン基板10に到達しているのに対し、図6(a)の不良チップでは導電性プラグ40xがシリコン基板10に到達しておらず、コンタクト不良が発生している。
【0045】
この例では、シリコン基板10の中央付近の正常チップ(図6(c))でのコンタクトホールの深さが1450nmであるのに対し、不良チップ(図6(a))では、それよりも290nmも深い1740nmの深さにコンタクトホールを形成したにも関わらずコンタクト不良を起こしている。
【0046】
図7は、上記した電気的な検査の結果を可視化して得られたウエハマップである。この例では、ICタグや小メモリのセキュリティ用の小型の半導体チップがシリコン基板10に集積形成れている。
【0047】
図7に示されるように、シリコン基板10の外周付近に不良チップが集中しており、このことから、肉厚部25xによるコンタクト不良が半導体装置の歩留まりに大きな影響を与えることが明らかとなった。
【0048】
図8は、一辺の長さが数センチの比較的大きな半導体チップが集積形成されるシリコン基板10の拡大平面図である。
【0049】
同図において、第1絶縁膜25の肉厚部25xよりも外側の領域Reは、エッジカット領域と呼ばれ、成膜装置の能力の限界によって、第1絶縁膜25や他の膜の膜厚が大きく変動する領域である。このエッジカット領域Reが、半導体チップに対応するチップ領域Rcに重複すると、半導体チップがほぼ確実に不良となるので、通常はエッジカット領域Reよりも内側の領域から半導体チップが切り出されることになる。
【0050】
しかし、エッジカット領域Reの内側には肉厚部25xがあるので、この肉厚部25xがチップ領域Rcに重複することで、チップ領域Rcにコンタクト不良が発生する恐れがある。
【0051】
但し、この例のように半導体チップが比較的大きな場合は、導電性プラグ40xや、RAM部81及びロジック部82のようなチップの主要部分が肉厚部25xと重ならないことで、偶然的に半導体チップが不良にならないこともある。
【0052】
これに対し、図9は、一辺の長さが1mm以下の極小チップが集積形成される場合のシリコン基板10の拡大平面図である。このような極小チップは、FeRAMを用いたICタグや小メモリのセキュリティ用の製品に良く見られる。
【0053】
このような極小チップでは、シリコン基板10の周辺領域において、一つのチップ領域Rcの大部分が肉厚部25xと重なるため、このチップ領域Rcに対応する半導体チップは、コンタクト不良によってほぼ確実に不良チップとなる。
【0054】
このように、肉厚部25xによるコンタクト不良は、半導体装置の歩留まりを低下させる大きな要因となっており、特に図9に示したような極小チップを製造する場合には致命的となる。
【0055】
本願発明者は、これらの点を鑑み、以下に説明するような本発明の実施の形態に想到した。
【0056】
(2)第1実施形態
図10〜図49は、本発明の第1実施形態に係る半導体ウエハ構造の製造途中の断面図である。
【0057】
この半導体ウエハ構造は、強誘電体キャパシタを備えたFeRAMが半導体装置として多面取りされるものであり、次のようにして製造される。
【0058】
まず、上記した図1(a)〜図2(a)の工程を行うことにより、図10(a)に示すように、周辺領域Iと中心領域IIとを備えたシリコン基板10の上方に設定された第1絶縁膜25を形成する。
【0059】
既述のように、その第1絶縁膜25を構成する酸化シリコンは、TEOSガスと酸素との混合ガスを使用するプラズマCVD法により形成される。そして、第1絶縁膜21中の成膜条件としては、強誘電体キャパシタを劣化させる水分が膜中に含まれ難くなるFeRAM用の条件が採用される。
【0060】
そのような条件は、酸素の流量を、TEOSガスを酸化するのに必要な量よりも多くすることで得られる。例えば、本実施形態では、酸素の流量を2980sccm、TEOSのガス流量を450sccm、そしてヘリウムガス(TEOSのキャリアガス)の流量を480sccmとする。また、成膜圧力を9Torrにすると共に、基板温度を390℃、プラズマ化用の高周波電力(周波数:13.56MHz)のパワーを400Wとする。
【0061】
このような低水分の条件では、既述のように第1絶縁膜25の膜厚分布の変動が基板面内で大きくなり、シリコン基板10の周辺領域Iにおける第1絶縁膜25に肉厚部25xが形成される。
【0062】
また、第1絶縁膜25に対しては、図2(a)で説明したようなCMPが行われるが、肉厚部25xの元々の膜厚が厚いため、このCMPでも肉厚部25xは除去されずに残存する。
【0063】
肉厚部25xが厚すぎるとコンタクト不良が発生してしまう。そこで、本実施形態では、コンタクト不良が発生しない上限の膜厚を基準膜厚ΔT1として設定し、この基準膜厚ΔT1よりも厚い部分の第1絶縁膜25が露出する第1レジストパターン23を該第1絶縁膜25の上に形成する。
【0064】
図50は、第1レジストパターン23が形成された状態のシリコン基板30の全体平面図である。
【0065】
図50に示されるように、第1レジストパターン23の平面形状は、円形のシリコン基板30と同心円をなし、且つシリコン基板10の中心領域IIを覆う円形である。そして、第1レジストパターン23の縁は、幅W1が5mm程度のエッジカット領域Reよりも更に1mm程度の幅W2だけ内側に後退した領域に位置する。
【0066】
次いで、図10(b)に示すように、第1レジストパターン23で覆われていない肉厚部25xを20〜150nmの厚さだけエッチングすることにより、この肉厚部25xを選択的に薄くする。
【0067】
このエッチングは、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。
【0068】
そのうち、ドライエッチングは、ICP(Inductively Coupled Plasma)型エッチング装置においてRIE(Reactive Ion Etching)により行われ、そのエッチングガスとしてはハロゲンを含む混合ガス、例えばC4F8、O2、及びArの混合ガスが使用される。また、エッチングの条件としては、次の条件が採用される:
・ソースパワー(周波数13.56MHz):約2000W
・バイアスパワー(周波数13.56MHz):約1000W
・反応圧力:約10mTorr
・ガス流量:C4F8…20sccm、O2…12sccm、Ar…500sccm、
・エッチング速度:500nm/分
また、スパッタエッチングは、ICP型エッチング装置を用いて次の条件で行うことができる:
・ソースパワー:約2000W
・バイアスパワー:約1000W
・反応圧力:約10mTorr
・アルゴン流量:約100sccm
・エッチング速度:500nm/分
一方、ウエットウエットエッチングは、0.5wt%のフッ酸溶液をエッチング液として用いて行われる。この濃度のフッ酸溶液では、酸化シリコンよりなる第1絶縁膜25は100〜300nm/分のエッチング速度でエッチングされる。
【0069】
なお、これら三つのエッチング方法のいずれを使用する場合であっても、エッチング時間はそれぞれの条件のエッチング速度によって決定される。例えば、ドライエッチングの条件ではエッチング速度が500nm/分であるため、エッチング量を100nmとする場合には12秒程度のエッチング時間となる。
【0070】
このようなエッチングにより、第1レジストパターン23の側面の下の第1絶縁膜25には図示のような段差部Aが形成されることになる。
【0071】
このようなエッチングを終了後、第1レジストパターン23は除去される。
【0072】
図51は、第1レジストパターン23を除去した後のシリコン基板10の全体平面図である。
【0073】
これに示されるように、段差部Aは、円形の第1レジストパターン23(図50参照)を反映し、シリコン基板10と同心円の円形となる。
【0074】
次に、図11(a)に示すように、第1絶縁膜25の上面を100〜200nm程度の深さだけエッチングし、段差部Aの角を面取りする。このドライエッチングは、アルゴンガスを用いるスパッタエッチング、又はエッチングガス中にハロゲンガスを含むRIEにより行われる。
【0075】
このうち、スパッタエッチングはICP型エッチング装置を用いて次のエッチング条件で行われる:
・ソースパワー:約2000W
・バイアスパワー:約1000W
・反応圧力:約10mTorr
・アルゴン流量:約100sccm
・エッチング速度:500nm/分
一方、RIEでは、例えばC4F8、O2、及びArの混合ガスをエッチングガスとして用い、ICP型エッチング装置において次のエッチング条件が採用される:
・ソースパワー(周波数13.56MHz):約2000W
・バイアスパワー(周波数13.56MHz):約1000W
・反応圧力:約10mTorr
・ガス流量:C4F8…20sccm、O2…12sccm、Ar…500sccm、
・エッチング速度:500nm/分
なお、このようなエッチングに代えて、第1絶縁膜25の上面に対してCMP(Chemical Mechanical Polishing)を施すことにより段差部Aの面取りを行ってもよい。
【0076】
また、段差部Aの面取りは必須の工程ではなく、場合によっては省いてもよい。
【0077】
更に、この面取り工程の後に、第1絶縁膜25に対する脱水処理として、基板温度350℃、処理時間5分の条件でN2Oプラズマ処理を行ってもよい。このようなN2Oプラズマ処理により、第1絶縁膜25が脱水されると共に、第1絶縁膜25の上面が窒化されて水分の再吸着が防止される。
【0078】
このN2Oプラズマ処理に代えてNH3プラズマ処理を行ってもよい。この場合の処理条件は、例えば、基板温度が350℃で処理時間が10分である。
【0079】
次いで、図11(b)に示すように、TEOSガスを使用するプラズマCVD法により、この第1絶縁膜25の上に再びシリコン酸化膜を厚さ20〜150nm、より好ましくは70〜100nmの厚さに形成し、このシリコン酸化膜をキャップ絶縁膜26とする。
【0080】
このキャップ絶縁膜26により、第1絶縁膜25の段差部A付近の上面の凹凸が埋め込まれ、絶縁膜25、26の積層膜としての平坦性を改善することができる。
【0081】
なお、CMPによりこのキャップ絶縁膜26の上面を研磨することにより、平坦性を更に向上させてもよい。
【0082】
そして、これらの絶縁膜25、26の脱水処理として、窒素雰囲気中において基板温度を約650℃とするアニールを約30分間行った後、キャップ絶縁膜26上にスパッタ法により第1アルミナ膜20を厚さ約20nmに形成する。
【0083】
その後、この第1アルミナ膜20に対し、基板温度を650℃、処理時間を60秒とするRTA(Rapid Thermal Anneal)を行う。
【0084】
次に、図12(a)に示す断面構造を得るまでの工程について説明する。
【0085】
まず、第1アルミナ膜20の上に、スパッタ法により第1導電膜27としてプラチナ膜を形成する。この第1導電膜27は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約155nmである。
【0086】
更に、第1絶縁膜27の上に、スパッタ法によりPZT(Lead Zirconate Titanate: PbZr1-xTixO3)膜を150〜200nmの厚さに形成して、このPZT膜を強誘電体膜28とする。
【0087】
なお、強誘電体膜28の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜28の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜28を構成してもよい。
【0088】
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜28を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が0.025リットル/分の酸素含有雰囲気中で基板温度を約585℃とするRTA(Rapid Thermal Anneal)を約90秒間行う。なお、MOCVD法で強誘電体膜28を形成する場合は、この結晶化アニールは不要である。
【0089】
次に、上記の強誘電体膜28の上に、スパッタ法で第1酸化イリジウム(IrO2)膜を厚さ約50nmに形成し、この第1酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が0.025リットル/分の酸素含有雰囲気中で基板温度を725℃、処理時間を20秒とする。
【0090】
その後に、第1酸化イリジウム膜の上にスパッタ法により第2酸化イリジウム膜を厚さ約200nmに形成し、これら第1、第2酸化イリジウム膜よりなる積層膜を第2導電膜29とする。
【0091】
ここで、第1アルミナ膜20の上に第1導電膜27を形成することにより、第1アルミナ膜20を省いてキャップ絶縁膜26の上に第1導電膜27を直接形成する場合と比較して、第1導電膜27を構成するプラチナの配向性が良好となる。その第1導電膜27の配向の作用によって、強誘電体膜28を構成するPZTの配向が揃えられ、強誘電体膜28の強誘電体特性が向上する。
【0092】
次に、図12(b)に示す断面構造を得るまでの工程について説明する。
【0093】
まず、フォトリソグラフィにより第2導電膜29をパターニングして上部電極29aを形成する。そして、このパターニングにより強誘電体膜28が受けたダメージを回復させるために、強誘電体膜28に対する一回目の回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が20リットル/分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度650℃、処理時間60分である。
【0094】
次いで、フォトリソグラフィで強誘電体膜28をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜28aを形成する。このパターニングでキャパシタ誘電体膜28aが受けたダメージは二回目の回復アニールによって回復される。この二回目の回復アニールは、一回目と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量20リットル/分、基板温度350℃、及び処理時間60分が採用される。
【0095】
続いて、シリコン基板10の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜28aを保護するための第2アルミナ膜31をスパッタ法で厚さ約50nmに形成する。そして、スパッタによりキャパシタ誘電体膜28aが受けたダメージを回復させるために、酸素流量が20リットル/分の酸素含有雰囲気中で基板温度を550℃とする三回目の回復アニールを約60分間行う。この回復アニールは、一回目及び二回目と同様に、縦型炉を用いて行われる。
【0096】
次に、図13(a)に示すように、フォトリソグラフィで第1導電膜27と第2アルミナ膜31とをパターニングすることにより、キャパシタ誘電体膜28aの下の第1導電膜27を下部電極27aにすると共に、この下部電極27aを覆うように第2アルミナ膜31を残す。
【0097】
その後に、プロセス中にキャパシタ誘電体28aが受けたダメージを回復させるために、基板温度650℃、処理時間60分の条件で、酸素流量が20リットル/分の酸素含有雰囲気中においてキャパシタ誘電体膜28aに四回目の回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
【0098】
ここまでの工程により、シリコン基板10の上方には、下部電極27a、キャパシタ誘電体膜28a、及び上部電極29aをこの順に積層してなるキャパシタQが形成されたことになる。
【0099】
続いて、図13(b)に示すように、シリコン基板10の上側全面に、キャパシタ誘電体膜28aを保護するための第3アルミナ膜33をスパッタ法で約20nmの厚さに形成する。この第3アルミナ膜33は、その下の第2アルミナ膜31と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜28aに至るのを防止し、キャパシタ誘電体膜28aが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【0100】
そして、基板温度550℃、処理時間60分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜28aに対して五回目の回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が20リットル/分である。
【0101】
次いで、TEOSガスを使用するプラズマCVD法により、上記の第3アルミナ膜33上に酸化シリコン膜を1500nmの目標膜厚で形成し、その酸化シリコン膜を第2絶縁膜35とする。
【0102】
ここで、第2絶縁膜35の含有水分量が多いと、水分によってキャパシタ誘電体膜28aが還元され、キャパシタ誘電体膜28の強誘電体特性が劣化してしまう。
【0103】
そのため、第2絶縁膜35の成膜条件としては、第1絶縁膜25の成膜条件と同様に、含有水分量が低減されるような条件が採用される。その条件は、第1絶縁膜25のそれと同じなのでここでは省略する。
【0104】
但し、このような成膜条件で形成された第2絶縁膜35は、中心領域IIよりも周辺領域Iにおいて厚くなる傾向があり、周辺領域Iにコンタクト不良の原因となる肉厚部35xが形成される。
【0105】
次に、図14(a)に示す断面構造を得るまでの工程について説明する。
【0106】
まず、上記の肉厚部35xを除去するため、第2絶縁膜35の上面をCMP法により研磨する。このようにCMPを行っても、低水分の成膜条件で形成された第2絶縁膜35の膜厚分布が基板面内で大きく変動しているので、肉厚部35xを完全に除去することはできない。
【0107】
次いで、コンタクト不良が発生しない第2絶縁膜35の膜厚の上限を基準膜厚ΔT2として設定し、この基準膜厚ΔT2よりも厚い部分の第2絶縁膜35が露出する第2レジストパターン36を第2絶縁膜36の上に形成する。
【0108】
次いで、図15に示すように、第2レジストパターン36で覆われていない領域の第2絶縁膜35を20〜150nmの厚さだけエッチングすることにより、上記の肉厚部35xを選択的に薄くする。
【0109】
このエッチングは、第1絶縁膜25に対するエッチング(図10(b))と同様に、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。なお、これらのエッチング条件は図10(b)で説明したのと同じなので、ここでは省略する。
【0110】
また、このエッチングにより、第2レジストパターン35の側面の下の第2絶縁膜35には図示のような段差部Bが形成される。
【0111】
この後に、第2レジストパターン36は除去される。
【0112】
次いで、図16に示すように、アルゴンガスを用いるスパッタエッチングにより第2絶縁膜35の上面を100〜200nm程度の深さだけエッチングすることにより、上記の段差部Bの角を面取りする。
【0113】
なお、スパッタエッチングに代えて、エッチングガス中にハロゲンガスを含むRIEによりこの面取りを行ってもよい。スパッタエッチング及びRIEのいずれであっても、そのエッチング条件としては図11(a)で説明した条件を採用し得る。更に、これらのエッチングに代えて、第2絶縁膜35に対してCMPを施すことにより段差部Bの面取りを行ってもよい。
【0114】
また、段差部Bの面取りは必須の工程ではなく、場合によっては省いてもよい。
【0115】
更に、上記の面取りの後に第2絶縁膜35に対して脱水処理を行ってもよい。その脱水処理としては、CVD装置を用いたN2Oプラズマ処理がある。この場合、基板温度は350℃に設定され、処理時間は2分とされる。
【0116】
このようなN2Oプラズマにより第2絶縁膜35が脱水されると共に、第2絶縁膜35の上面が窒化された水分の再吸着を防止することができる。
【0117】
更に、このN2Oプラズマ処理に代えてNH3プラズマ処理を行ってもよい。この場合の処理条件は、例えば、基板温度が350℃で処理時間が10分である。
【0118】
次に、図17に示すように、シリコン基板10を回転させながら、第2絶縁膜35の上にスピンコートにより第1フォトレジスト37を塗布する。
【0119】
このスピンコートの際、フォトレジストは、遠心力によって図の矢印のように中心領域IIから周辺領域Iに流れるが、上記のように段差部Bを予め面取りしたため、段差部Bの近くにフォトレジストの吹き溜まりや気泡が形成されず、基板面内における厚さが均一な第1フォトレジスト37を形成することができる。
【0120】
続いて、図18に示すように、第1フォトレジスト37を露光、現像することにより第3レジストパターン37fを形成する。
【0121】
ここで、上記のように段差部Bの面取りをしたことで第1フォトレジスト37の厚さが均一となっているため、露光時の焦点ずれに起因したパターン崩れが第3レジストパターン37fに形成されず、設計通りの形状の第1〜第4窓37a〜37dを備えた第3レジストパターン37fを形成することができる。
【0122】
次いで、この第3レジストパターン37をマスクに用いながら、第2絶縁膜35からエッチングストッパ膜24までをドライエッチングすることにより、第1〜第4窓37a〜37dの下のこれらの絶縁膜に第1〜第4コンタクトホール38a〜38dを形成する。
【0123】
このドライエッチングは、平行平板型プラズマエッチング装置(不図示)において3ステップのエッチングで行われる。その第1ステップのエッチングでは、C4F8、O2、及びArの混合ガスをエッチングガスとして使用し、第2絶縁膜35から第1絶縁膜25までをエッチングする。このエッチングはエッチングストッパ膜24上で停止し、エッチングストッパ膜24はエッチングされない。
【0124】
次の第2ステップでは、エッチングガスとしてO2とArとの混合ガスを用い、これらのガスのスパッタ作用により、第1ステップでホール内に生じたエッチング生成物を除去する。
【0125】
そして、第3ステップのエッチングでは、C4F8、CF4、O2、及びArの混合ガスをエッチングガスにしてエッチングストッパ膜24がエッチングされる。
【0126】
上記のエッチングが終了後、第3レジストパターン37fは除去される。
【0127】
ここで、第1絶縁膜25と第2絶縁膜35のそれぞれの肉厚部25x、35x(図10(b)、図15参照)を予め薄くしてあるので、周辺領域Iにおけるエッチング量を中心領域IIのそれと略同じにすることができる。そのため、周辺領域Iの第3、第4コンタクトホール37c、37dが第3ソース/ドレイン領域19cや配線16に到達することができ、これらのコンタクトホールが未開口になるのを防止できる。
【0128】
次に、図19に示す断面構造を得るまでの工程について説明する。
【0129】
まず、第1〜第4コンタクトホール38a〜38dの内面と第2絶縁膜35の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ20nm、50nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を500nmの厚さに形成し、このタングステン膜で第1〜第4コンタクトホール38a〜38dを完全に埋め込む。
【0130】
その後に、第2絶縁膜35上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第1〜第4コンタクトホール38a〜38d内にそれぞれ第1〜第4導電性プラグ40a〜40dとして残す。
【0131】
これらの導電性プラグのうち、第1、第2導電性プラグ40a、40bは、それぞれ第1、第2ソース/ドレイン領域19a、19bと電気的に接続される。
【0132】
また、周辺領域Iに形成された第3、第4導電性プラグ40c、40dは、上記のように第3、第4コンタクトホール38c、38dが完全に開口されているため、第3ソース/ドレイン領域19cと配線16にそれぞれ電気的に良好に接続され、これらの導電性プラグ40c、40dがコンタクト不良を起こすのを防止することが可能となる。
【0133】
なお、第1〜第3導電性プラグ40a〜40cを形成した後に、CVD装置を用いたN2Oプラズマ処理を第2絶縁膜38に対して行い、第2絶縁膜38の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を350℃、処理時間を2分とする条件で行われる。
【0134】
ところで、第1〜第3導電性プラグ40a〜40cは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【0135】
そこで、これら第1〜第4導電性プラグ40a〜40dが酸化するのを防止するために、これらのプラグと第2絶縁膜35のそれぞれの上面に、酸化防止絶縁膜41としてCVD法により酸窒化シリコン膜を厚さ約100nmに形成する。
【0136】
次に、図20に示す断面構造を得るまでの工程について説明する。
【0137】
まず、酸化防止絶縁膜41上にフォトレジストを塗布し、それを露光、現像して第4レジストパターン43とする。図示のように、上部電極29aと下部電極27aのそれぞれの上の第2レジストパターン43には、ホール形状の第5、第6窓43a、43bが形成される。
【0138】
次いで、第4レジストパターン43をマスクにしながら、酸化防止絶縁膜41、第2絶縁膜35、及び第2、第3アルミナ膜31、33をエッチングすることにより、上部電極29aの上に第1ホール35aを形成すると共に、下部電極27aのコンタクト領域上に第2ホール35bを形成する。
【0139】
そして、第4レジストパターン43を除去した後、ここまでの工程でキャパシタ誘電体膜28aが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板10を入れ、基板温度500℃、処理時間60分の条件で、キャパシタ誘電体膜28aに対して六回目の回復アニールを施す。このとき、酸素の流量は例えば20リットル/分とされる。
【0140】
その後に、酸化防止絶縁膜41をエッチバックして除去する。
【0141】
次に、図21に示す断面構造を得るまでの工程について説明する。
【0142】
まず、第2絶縁膜35と第1〜第4導電性プラグ40a〜40dのそれぞれの上面、及び第1、第2ホール35a、35bの内面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約150nmの厚さの窒化チタン膜、約550nmの厚さの銅含有アルミニウム膜、約5nmの厚さのチタン膜、及び約150nmの厚さの窒化チタン膜をこの順に形成する。
【0143】
そして、フォトリソグラフィによりこの金属積層膜をパターニングすることにより、第2絶縁膜35の上に一層目金属配線45を形成する。その一層目金属配線45のうち、キャパシタQの上に形成されたものは、上記の第1、第2ホール35a、35bを通じてそれぞれ上部電極29a、下部電極27aと電気的に接続される。
【0144】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度350℃、N2流量20リットル/分、及び処理時間30分の条件で第2絶縁膜35をアニールして脱水する。
【0145】
続いて、図22に示すように、一層目金属配線45と第2絶縁膜35とを覆う第1キャパシタ保護絶縁膜46として、スパッタ法によりアルミナ膜を20nmの厚さに形成する。
【0146】
この第1キャパシタ保護絶縁膜46は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜28aを保護する機能を有する。このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜があり、これらの単層膜又は積層膜で第1キャパシタ保護絶縁膜46を構成してもよい。
【0147】
次いで、図23に示すように、反応ガスとしてTEOSガスと酸素とを使用するプラズマCVD法により、第1キャパシタ保護絶縁膜46上に酸化シリコン膜を形成し、この酸化シリコン膜を第3絶縁膜48とする。この第1絶縁膜48の目標膜厚は、例えば一層目金属配線45上で約2600nmである。
【0148】
水分によってキャパシタ誘電体膜28aが劣化するのを防止するため、第1、第2絶縁膜25、35と同様、この第3絶縁膜48も膜中の含有水分量が低減される成膜条件、すなわち酸素の流量をTEOSガスの酸化に必要な量よりも多くして形成される。
【0149】
このような成膜条件により、周辺領域Iにおける第3絶縁膜48の膜厚が中心領域IIよりも厚くなり、図示のような第3絶縁膜48の肉厚部48xが形成されることになる。
【0150】
次に、図24に示す断面構造を得るまでの工程について説明する。
【0151】
まず、第3絶縁膜48の上面を平坦化すべく、CMPによりその上面を研磨する。
【0152】
但し、低水分条件で形成された第3絶縁膜48は、上記のように膜厚が基板面内で大きく変動しているため、CMPを行っても第3絶縁膜48の上面は完全には平坦にならず、周辺領域Iにおいて第3絶縁膜48の肉厚部48xが形成された状態となる。
【0153】
その肉厚部48xが厚すぎると、既述のように層間のコンタクト不良の原因となる。
【0154】
次いで、コンタクト不良が発生しない第3絶縁膜48の上限の膜厚を基準膜厚ΔT3として設定し、この基準膜厚ΔT3よりも厚い部分の第3絶縁膜48が露出する第5レジストパターン47を該第3絶縁膜48の上に形成する。なお、この基準膜厚ΔT3は、一層目金属配線45上での厚さである。
【0155】
続いて、図25に示すように、第5レジストパターン47で覆われていない肉厚部48xを20〜150nmの厚さだけエッチングすることにより、この肉厚部48xを選択的に薄くする。
【0156】
このエッチングは、図10(b)で説明したエッチング条件により、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行うことができる。
【0157】
この後に、第5レジストパターン47は除去される。
【0158】
なお、第5レジストパターン47を除去後の第3絶縁膜48には、上記のエッチング時に形成された段差部Cが残存する。
【0159】
次に、図26に示すように、アルゴンガスを用いるスパッタエッチング、又はエッチングガス中にハロゲンガスを含むRIEにより第3絶縁膜48の上面を100〜200nm程度の深さだけエッチングして、上記の段差部Cの面取りを行う。なお、これらのエッチングの条件は、段差部Aの面取り(図10(b)参照)と同じ条件なのでここでは省略する。また、これらのエッチングに代えて、第3絶縁膜48の上面に対してCMPを行うことにより段差部Cの面取りを行ってもよい。
【0160】
また、段差部Cの面取りは必須ではなく、場合によっては省いてもよい。
【0161】
次いで、図27に示すように、基板温度約350℃、処理時間約4分の条件で、CVD装置内において第1絶縁膜48の表面に対してN2Oプラズマ処理を行う。このようなN2Oプラズマ処理により、第3絶縁膜48は脱水されると共に、その表面が窒化されて、水との親和性が高い酸化シリコンが水分を吸湿するのが防止される。
【0162】
なお、N2Oプラズマ処理に代えて、基板温度を350℃、処理時間を10分とするNH3プラズマ処理を行ってもよい。
【0163】
次に、図28に示すように、TEOSガスを使用するプラズマCVD法により、第1絶縁膜48の上にキャップ絶縁膜49として酸化シリコン膜を厚さ約100nmに形成する。
【0164】
このキャップ絶縁膜49により、第3絶縁膜48の段差部C付近の上面の凹凸が埋め込まれ、絶縁膜48、49の積層膜としての平坦性を改善することができる。
【0165】
また、CMPによりキャップ絶縁膜49の上面を研磨してもよい。これにより、平坦性が更に改善される。
【0166】
ところで、段差部Cの面取り工程(図26)を省く場合には、第3絶縁膜48に対するCMP(図24参照)においてCMP装置のパッドとの接触で発生した微細な傷(マイクロスクラッチ)48aが、第5レジストパターン47で覆われていなかった領域の第3絶縁膜48の上面に形成された状態となっている。上記のキャップ絶縁膜49は、この傷48aを埋め込む役割をも果たす。
【0167】
続いて、図29に示すように、CVD装置内においてN2Oプラズマ処理を再び行い、キャップ絶縁膜49を脱水すると共に、キャップ絶縁膜49の表面を窒化して水分の再吸着を防止する。このN2Oプラズマ処理は、例えば基板温度350℃、処理時間2分の条件で行われる。
【0168】
次に、図30に示すように、外部雰囲気に含まれる水素や水分等の還元性物質がキャパシタ誘電体膜28aに至るのを防ぐために、これらの物質に対するブロック性に優れたアルミナ膜をスパッタ法でキャップ絶縁膜49上に形成し、このアルミナ膜を第2キャパシタ保護絶縁膜50とする。
【0169】
この第2キャパシタ保護絶縁膜50の厚さは特に限定されないが、後でエッチングによりホールを形成するのが容易となるように、キャップ絶縁膜49よりも薄く、例えば50nmの厚さに形成するのが好ましい。
【0170】
第2キャパシタ保護絶縁膜50はアルミナ膜に限定されない。第1キャパシタ保護絶縁膜46と同様に、第2キャパシタ保護絶縁膜50は、アルミナ膜、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜の単層膜又は積層膜で構成されればよい。
【0171】
上記のように、第2キャパシタ保護絶縁膜50を形成する前に、CMP時に第3絶縁膜48に発生した傷48aや、段差部C付近の凹凸をキャップ絶縁膜49によって埋め込んだので、膜厚が約50nmと薄い第2キャパシタ保護絶縁膜50がキャップ絶縁膜49上に均一な厚さで形成される。
【0172】
これに対し、キャップ絶縁膜49を形成せずに第3絶縁膜48の上に第2キャパシタ保護絶縁膜50を形成すると、傷48aや段差部C付近での第2キャパシタ保護絶縁膜50の厚さが不足し、水素等がキャパシタ誘電体膜28aに到達する恐れがある。
【0173】
次に、図31に示すように、TEOSガスを使用するプラズマCVD法により、第2キャパシタ保護絶縁膜50の上に酸化シリコン膜を形成して、この酸化シリコン膜を第1カバー絶縁膜51とする。この第1カバー絶縁膜51の厚さは、例えば約100nmである。
【0174】
次いで、図32に示すように、基板温度350℃、処理時間2分の条件で第1カバー絶縁膜51に対してN2Oプラズマ処理を行い、この第1カバー絶縁膜51を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【0175】
続いて、図33に示すように、シリコン基板10を回転させながら、第1カバー絶縁膜51の上にスピンコートにより第2フォトレジスト53を塗布する。
【0176】
このスピンコートでは、遠心力によってフォトレジストが図の矢印のように中心領域IIから周辺領域Iに流れる。しかし、図27の工程で段差部Cを予め面取りしたため、段差部Cの近くにフォトレジストの吹き溜まりや気泡が形成され難い。これにより、基板面内で均一な厚さの第2フォトレジスト53を形成することが可能となる。
【0177】
また、キャップ絶縁膜49により段差部C付近の凹凸を埋め込んだことにより、フォトレジストが第1カバー絶縁膜51上をスムーズに流れるようになり、気泡やフォトレジストの吹き溜まりの発生を更に効果的に防止することができる。
【0178】
次に、図34に示す断面構造を得るまでの工程について説明する。
【0179】
まず、第2フォトレジスト53を露光、現像することにより、一層目金属配線45の上にホール形状の第7窓53aを備えた第6レジストパターン53fを形成する。
【0180】
上記のような段差部Cの面取りにより第2フォトレジスト53の厚さが均一となっているため、露光時の焦点ずれに起因したパターン崩れが第6レジストパターン53fに形成されず、設計通りの形状の第7窓53aを備えた第6レジストパターン53fを形成することができる。
【0181】
次いで、C4F8、Ar、及びO2の混合ガスをエッチングガスにする平行平板型プラズマエッチングチャンバ(不図示)を用い、第7窓53aの下の各絶縁膜46、48〜51をエッチングすることにより、一層目金属配線45の上に第3ホール54aを形成する。
【0182】
ここで、周辺領域Iでは、図25の工程において第3絶縁膜48の肉厚部48xを薄くしてあるので、第3ホール54aが未開口になるのを防止することができる。
【0183】
このエッチングが終了後、第6レジストパターン53fは除去される。
【0184】
次に、図35に示すように、基板温度を約200℃に保持しながら、第3ホール54aの内面と第3キャップ絶縁膜51の上面にスパッタ法により窒化チタン膜を厚さ約150nmに形成し、それを第1グルー膜56とする。
【0185】
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、この第1グルー膜56の上に、第3ホール54aを完全に埋め込む厚さ、例えば約650nmの厚さのタングステン膜57aを形成する。
【0186】
次いで、図36に示すように、上記のタングステン膜57aをエッチバックして第1カバー絶縁膜51の上面から除去し、第3ホール54a内のみに残す。これにより、第3ホール54a内には、一層目金属配線45と電気的に接続され且つタングステンを主にして構成される第5導電性プラグ57が形成されたことになる。
【0187】
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
【0188】
既述のように、第3絶縁膜48の肉厚部48xを薄くしたことで第3ホール54aが完全に開口しているので、その第5導電性プラグ45は一層目金属配線45と良好に接続され、第5導電性プラグ45にはコンタクト不良が発生し難い。
【0189】
次に、図37に示す断面構造を得るまでの工程について説明する。
【0190】
まず、上記の第5導電性プラグ57と第1グルー膜56のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約550nmの銅含有アルミニウム膜、厚さ約5nmのチタン膜、そして厚さ約150nmの窒化チタン膜である。
【0191】
その後に、フォトリソグラフィによりこの金属積層膜と第1グルー膜56とをパターニングして、これらの膜で構成される二層目金属配線58を第1カバー絶縁膜51上に形成する。
【0192】
このパターニングでは、第1カバー絶縁膜51上にエッチングの残膜を残さないために、上記の金属積層膜と第1グルー膜56に対するエッチングをオーバーエッチとする。このようにオーバーエッチとしても、第2キャパシタ保護絶縁膜50は第1カバー絶縁膜51で覆われているので、上記のパターニングの際に第2キャパシタ保護絶縁膜50がエッチングされてその膜厚が薄くなるのが防止される。これにより、上記のパターニングを終了した後でも第2キャパシタ保護絶縁膜50の厚さを十分に維持でき、水素等の還元性物質を第2キャパシタ保護絶縁膜50で効果的にブロックすることができる。
【0193】
続いて、図38に示すように、第1カバー絶縁膜51と二層目金属配線58のそれぞれの上に、TEOSガスと酸素との混合ガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約2200nmに形成し、この酸化シリコン膜を第4絶縁膜62とする。
【0194】
ところで、第1〜第3絶縁膜25、35、48は、キャパシタ誘電体膜28aが水分で劣化するのを防止するため、膜中の水分量が低減される成膜条件、すなわち、TEOSガスの酸化に必要な量よりも多い流量の酸素を供給して形成された。
【0195】
これに対し、第4絶縁膜62は、キャパシタ誘電体膜28aから離れているうえ、その下に第1、第2キャパシタ保護絶縁膜46、50が形成されているため、第4絶縁膜621中の水分によってキャパシタ誘電体膜28aが劣化することは殆ど無い。
【0196】
従って、第4絶縁膜62については、含有水分量の低下よりも膜厚分布の改善を優先させることにし、第1〜第3絶縁膜25、35、48を形成したときよりも酸素流量を低減する。例えば、本実施形態では、その酸素流量を700sccmとし、TEOSガスの流量を460sccmとする。また、この成膜条件では、成膜圧力を9Torrにすると共に、ヘリウムガス(TEOSのキャリアガス)を480sccmとし、基板温度を390℃、プラズマ化用の高周波電力(周波数:13.56MHz)のパワーを400Wとする。
【0197】
このような条件によれば、基板面内における第4絶縁膜62の膜厚の均一性は約2.1%ととなり、第1〜第3絶縁膜25、35、48の膜厚の均一性(5.0%)よりも大きく改善され、周辺領域Iにおいて第4絶縁膜62が厚く形成され難くなる。
【0198】
その後に、CMP法により第4絶縁膜62の上面を研磨することで、第4絶縁膜62の膜厚の不均一性を更に改善する。
【0199】
続いて、図39に示すように、基板温度350℃、処理時間4分の条件で第4絶縁膜62に対してN2Oプラズマ処理を行い、この第4絶縁膜62を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【0200】
次いで、図40に示すように、TEOSガスを使用するプラズマCVD法により、第4絶縁膜62の上にキャップ絶縁膜63として酸化シリコン膜を厚さ約100nmに形成する。
【0201】
ここで、第4絶縁膜62に対するCMPの際(図38)、CMP装置のパッドとの接触に起因した傷(マイクロスクラッチ)62aが第4絶縁膜62の上面に形成されているが、このキャップ絶縁膜63によって傷62aを完全に埋め込むことができる。これにより、キャップ絶縁膜63の上面の平坦性が良好となり、キャップ絶縁膜63上に薄膜をカバレッジ良く形成し易くなる。
【0202】
その後に、図41に示すように、脱水処理と吸湿防止処理のためのN2Oプラズマ処理をキャップ絶縁膜63に対して行う。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件として基板温度350℃、処理時間2分が採用される。
【0203】
そして、図42に示すように、還元性物質からキャパシタ誘電体膜28aを保護するための第3キャパシタ保護絶縁膜64として、キャップ絶縁膜63の上にスパッタ法でアルミナ膜を約50nmの厚さに形成する。
【0204】
既述のように、キャップ絶縁膜63により傷62aを埋め込んだことで、シリコン基板10の全面にわたって第3キャパシタ保護絶縁膜64の膜厚が均一となり、第3キャパシタ保護絶縁膜64の全ての部分において還元性物質を阻止することが可能となる。
【0205】
なお、第3キャパシタ保護絶縁膜64はアルミナ膜に限定されない。第1、第2キャパシタ保護絶縁膜46、50と同様に、アルミナ膜、酸化チタン膜、窒化シリコン膜、及び酸窒化シリコン膜の単層膜又は積層膜で第3キャパシタ保護絶縁膜64は構成され得る。
【0206】
次に、図43に示すように、TEOSガスを使用するプラズマCVD法により、第3キャパシタ保護絶縁膜64の上に酸化シリコン膜を厚さ約100nmに形成し、この酸化シリコン膜を第2カバー絶縁膜65とする。
【0207】
続いて、図44に示すように、基板温度350℃、処理時間2分の条件で第2カバー絶縁膜65に対してN2Oプラズマ処理を行い、この第2カバー絶縁膜65を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
【0208】
次に、図45に示す断面構造を得るまでの工程について説明する。
【0209】
まず、第2カバー絶縁膜65の上にフォトレジストを塗布し、それを露光、現像することにより、二層目金属配線58の上にホール形状の第8窓68aを備えた第7レジストパターン68を形成する。
【0210】
そして、平行平板型プラズマエッチングチャンバ内において、第7レジストパターン68をマスクにしながら各絶縁膜62〜65をエッチングすることにより、二層目金属配線58上のこれらの絶縁膜に第4ホール67aを形成する。そのエッチングでは、例えば、C4F8、Ar、及びO2の混合ガスがエッチングガスとして使用される。
【0211】
このエッチングが終了後、第7レジストパターン68は除去される。
【0212】
続いて、図46に示すように、第4ホール67aの内面と第2カバー絶縁膜65の上面に、基板温度を約200℃とする条件で、第2グルー膜70としてスパッタ法により窒化チタン膜を厚さ約50nmに形成する。そして、第2グルー膜70の上にCVD法でタングステン膜71aを形成し、このタングステン膜71aで第4ホール67aを完全に埋め込む。そのタングステン膜71aは、例えば基板温度を約430℃として約650nmの厚さに形成される。
【0213】
次に、図47に示すように、第2カバー絶縁膜65の上の余分なタングステン膜71aをエッチバックして除去し、第4ホール67a内にのみタングステン膜71aを第6導電性プラグ71として残す。なお、エッチバックに代えて、CMP法でタングステン膜71aを除去するようにしてもよい。
【0214】
次に、図48に示す断面構造を得るまでの工程について説明する。
【0215】
まず、第2グルー膜70と第6導電性プラグ71のそれぞれの上面に、下から厚さ約500nmの銅含有アルミニウム膜、及び厚さ約150nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第2グルー膜70とをパターニングして、第2カバー絶縁膜65の上に三層目金属配線72を形成する。
【0216】
ここで、図37を参照して説明したのと同じ理由により、第2カバー絶縁膜65を形成したことで三層目金属配線72のパターニングに伴う第3キャパシタ保護絶縁膜64の膜減りを防止でき、第3キャパシタ保護絶縁膜64における還元性物質の阻止能力を良好に維持することが可能となる。
【0217】
続いて、図49に示すように、第2カバー絶縁膜65と三層目金属配線72のそれぞれの上に、第1パッシベーション膜75としてCVD法で酸化シリコン膜を約100nmの厚さに形成する。
【0218】
なお、第1パッシベーション膜75に対し、脱水処理と吸湿防止処理のためのN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件は基板温度が350℃、処理時間が2分である。
【0219】
更に、この第1パッシベーション膜75上に、第2パッシベーション膜76として厚さが約350nmの窒化シリコン膜をCVD法で形成する。
【0220】
そして、これら第1、第2パッシベーション膜75、76をパターニングして、三層目金属配線72と同一面内に形成されたボンディングパッド(不図示)が露出する開口を形成する。
【0221】
次いで、シリコン基板10の上側全面に、感光性ポリイミドを約3μmの厚さに形成し、ポリイミド塗膜よりなる保護層77を形成する。次に、保護層77を露光、現像し、ボンディングパッドが露出する窓(不図示)を保護層77に形成する。その後に、基板温度310℃、N2流量100リットル/分、処理時間40分の条件で保護層77を熱硬化して、この半導体ウエハ構造の基本構造を完成させる。
【0222】
図52は、この半導体ウエハ構造の拡大平面図である。
【0223】
図示のように、シリコン基板10には一辺の長さが1mm以下の極めて小さなチップ領域Rcが画定されている。そして、この後の工程では、各チップ領域Rcの間のスクライブ領域に沿ってダイシングを行うことにより、ICタグや小メモリのセキュリティ用の製品に有用な小型のFeRAMが半導体装置として切り出されることになる。
【0224】
以上説明した本実施形態によれば、図10(b)の工程において、周辺領域Iにおける第1絶縁膜25の肉厚部25xを選択的に薄くした。そのため、図18の工程で周辺領域Iに第3、第4コンタクトホール38c、38dを形成する際、これらのコンタクトホール38c、38dが第1絶縁膜25とエッチングストッパ膜24とを貫いて、第3ソース/ドレイン領域19cや配線16に至るようになる。
【0225】
その結果、図19の工程において、これらのコンタクトホール38c、38dに第3、第4導電性プラグ40c、40dを形成しても、各導電性プラグ40c、40dが第3ソース/ドレイン領域19cと配線16に良好に接続されるようになる。
【0226】
これにより、各導電性プラグ40c、40dのコンタクト抵抗が低い値で安定化すると共に、これらの導電性プラグがコンタクト不良を起こすのを防止でき、半導体装置の歩留まりを向上させることができる。
【0227】
そして、第2絶縁膜35に対してもその肉厚部35xを薄くしたので(図15)、コンタクトホール38c、38dが未開口となるのをより効果的に防止でき、各導電性プラグ40c、40dのコンタクト不良をより一層防止し易くなる。
【0228】
更に、一層目金属配線45の上の第3絶縁膜48についても肉厚部48xを薄くしたため(図25)、一層目金属配線45上の第3ホール54a(図36)がエッチングにより完全に開口し、一層目金属配線45と第5導電性プラグ57とが確実に接続され、第5導電性プラグ57のコンタクト不良を防止できる。
【0229】
ところで、本実施形態では、図52に示したように、シリコン基板10に極めて小さなチップ領域Rcが複数画定されている。このうち、最外周のチップ領域Rc(X)は、段差部A〜Cによって二つの領域E、Fに分けられることになる。
【0230】
なお、本明細書において、最外周のチップ領域Rc(X)とは、自身の四辺のうち少なくとも一辺に隣接するチップ領域Rcが存在しないものを言う。また、上記のように小さなチップ領域が画定される半導体ウエハ構造は、最外周のチップ領域Rc(X)と、これに隣接する複数のチップ領域Rc(Y)の少なくとも一つとが、共に段差部A〜Cに重なるということによって特徴付けられる。
【0231】
ここで、チップサイズが小さいと、段差部A〜Cがチップ領域Rc(X)の中央付近を横断する可能性が高くなるため、各領域E、Fの大きさに違いが生じ難くなる。そのため、二つの領域E、Fのうち、外側の領域Eにコンタクトホール38c、38dが形成される可能性が高くなる。
【0232】
本実施形態を採用しない場合では、領域Eにおける第1〜第3絶縁膜25、35、48の膜厚は領域Fにおけるよりも厚いため、領域Eにおいてコンタクト不良が発生し易くなる。
【0233】
これに対し、本実施形態では、領域Eにおける第1〜第3絶縁膜25、35、48の膜厚の厚さを薄くしたので、このようにチップサイズが小さい場合でも、領域Eにおけるコンタクトホール38c、38dが完全に開口し、最外周のチップ領域Rc(X)から切り出される半導体装置がコンタクト不良によって不良品となるのを防止できる。
【0234】
但し、本実施形態がチップサイズの小さな半導体装置に限定されるという訳ではない。
【0235】
図53は、上記よりも大きなチップ領域Rcが画定される半導体ウエハ構造の拡大平面図である。このようにチップサイズの大きな半導体ウエハ構造は、最外周のチップ領域Rc(X)に隣接する全てのチップ領域Rc(Y)が段差部A〜Cに重ならないという点で特徴付けられる。
【0236】
このようにチップ領域Rcが大きい場合には、最外周のチップ領域Rc(X)の隅の近くを段差部A〜Cが横断するため、領域Eの大きさが小さくなり、領域Eにコンタクトホール38c、38dが形成される可能性が低くなる。しかし、その可能性が完全に無くなるということは無いため、このようにチップ領域Rcが大きな半導体ウエハ構造であっても、本実施形態を適用することで、コンタクト不良を未然に防ぐことができる。
【0237】
(2)第2実施形態
上記した第1実施形態では、第1〜第3絶縁膜25、35、48の肉厚部25x、35x、48xをエッチングする際、マスクとして第1、第2、第5レジストパターン23、36、47を用いた。
【0238】
本実施形態では、このようなレジストパターン23、36、47の形成方法について説明する。
【0239】
レジストパターン23、36、47は、ステッパやスキャナー等の縮小投影型の露光装置でフォトレジストを露光することによっても形成され得るが、露光装置を用いたのでは半導体装置の製造コストが上昇するので、以下の第1〜第3例のような簡便な方法を用いることによりコストダウンを図ることができる。
【0240】
なお、以下では、これらのレジストパターンを代表して第1レジストパターン23の形成方法について説明するが、残りの第2、第5レジストパターン36、47も以下の方法に従って形成し得る。
【0241】
第1例
図54は、本例で使用される露光装置100の構成図である。
【0242】
その露光装置100は、シリコン基板10が載せられるステージ101と、フォトレジスト23fが感光する波長の露光光Lを発する光源103とを有する。そして、光源103とステージ101との間には、シリコン基板10よりも平面サイズが小さな円形の遮蔽板102が置かれる。
【0243】
このような露光装置100では、遮蔽板102の直下のフォトレジスト23fは感光せず、遮蔽板102からはみ出た露光光Lによって周辺領域IIにおけるフォトレジスト23fのみを選択的に感光させることができる。
【0244】
本例では、フォトレジスト23fとしてポジ型フォトレジストを採用し、上記の露光装置100による露光の後、このフォトレジスト23fを現像することにより、既述の第1レジストパターン23を形成する。
【0245】
第2例
図55は、本例で使用される露光装置105の構成図である。
【0246】
この露光装置105が第1例に係る露光装置100と異なる点は、遮蔽板102の直径がシリコン基板10の直径以上であり、且つ、遮蔽板102の中央にシリコン基板10と同心円をなす円形の開口102aを設け、該開口102aから露光光Lを選択的に通すようにした点である。
【0247】
このような露光装置105を用いると、周辺領域Iにおけるフォトレジスト23fが感光するのを防ぎながら、開口102aの直下の中心領域IIにおけるフォトレジスト23fのみを選択的に露光することができる。
【0248】
本例では、フォトレジスト23fとしてネガ型フォトレジストを採用し、この露光装置105による露光の後、このフォトレジスト23fを現像することにより、上記の第1レジストパターン23を形成する。
【0249】
第3例
図56は、本例におけるレジストパターンの形成方法について示す斜視図である。
【0250】
本例では、スンピンナー106の上にシリコン基板10を載せ、シリコン基板10を回転させながら、周辺領域におけるフォトレジスト23fに有機溶剤107を滴下する。その有機溶剤107は特に限定されないが、本実施形態では日本ゼオン社製のZS-50、東京応化製のVFRシンナー、或いは酢酸ブチルなどの溶剤を使用する。
【0251】
これにより、周辺領域におけるフォトレジスト23fが選択的に除去されて第1レジストパターン23を得ることができる。
【0252】
上記した第1〜第3例では、いずれも縮小投影型の露光装置を使用しないので、製造コストの上昇を抑えながら第1、第2、第5レジストパターン23、36、47を形成することが可能となる。
【0253】
(3)第3実施形態
第1実施形態では、第1絶縁膜25に対してCMPを行い(図2(a))、次いで第1絶縁膜25の肉厚部25xを薄くした(図10(b))。
【0254】
これら二つの工程順は特に限定されず、以下のように第1実施形態とは逆の工程順で行ってもよい。
【0255】
図57(a)、(b)は、本実施形態に係る半導体装置の製造途中の断面図である。
【0256】
本実施形態では、まず、図57(a)に示すように、CMPを行う前の第1絶縁膜25の上に既述の第1レジストパターン23を形成する。第1絶縁膜25の肉厚部25xにおいて、コンタクト不良が発生しない上限の膜厚である基準膜厚ΔT1よりも厚い部分は、この第1レジストパターン23で覆われずに露出する。
【0257】
そして、この第1レジストパターン23をマスクにしながら、第1レジストパターン23fで覆われていない肉厚部25xを20〜150nmの厚さだけエッチングすることにより、この肉厚部25xを選択的に薄くする。
【0258】
このエッチングは、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行われ、これらのエッチング条件としては第1実施形態と同じ条件が採用される。
【0259】
この後に、第1レジストパターン23は除去される。
【0260】
次に、図57(b)に示すように、CMPにより第1絶縁膜25の上面を研磨することにより、第1絶縁膜25の膜厚の面内均一性を更に向上させる。
【0261】
この後は、第1実施形態で説明した図11(a)〜図49と同じ工程を行うことにより、図49に示したような半導体装置の基本構造を完成させる。
【0262】
このように、肉厚部25xの薄厚化(図57(a))と第1絶縁膜25に対するCMP工程(図57(b))の工程順を第1実施形態の逆にしても、第1実施形態と同じように第3、第4導電性プラグ40c、40dのコンタクト不良を防止できる。
【0263】
更に、肉厚部25xの薄厚化(図57(a))の後にCMP工程(図57(b))を行うため、肉厚部25xの薄厚化の際に第1絶縁膜25に形成された段差部AがCMP工程によって面取りされ、図11(a)のような面取り工程を省くこともできる。
【0264】
(4)第4実施形態
第1実施形態では、FeRAMのキャパシタ誘電体膜26aが水分で還元されるのを防止すべく、膜中の水分量が低減されるような成膜条件で第1〜第3絶縁膜25、35、48を形成したため、これらの絶縁膜25、35、48は周辺領域Iにおいて厚く形成された。
【0265】
これに対し、膜中の水分量についてFeRAMほど懸念する必要の無いロジック品等の半導体装置や、FeRAMであっても水分量が問題にならない場合には、第1実施形態とは異なる成膜条件で絶縁膜25、35、48を形成することがある。その結果、これらの絶縁膜25、35、48の膜厚分布の傾向が、第1実施形態とは逆に、周辺領域Iよりも中心領域IIの方が絶縁膜の膜厚が厚くなることもある。本実施形態では、このような場合に導電性プラグのコンタクト不良を防止し得る半導体装置の製造方法について説明する。
【0266】
図58(a)〜(c)は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図では、第1絶縁膜25と第1レジストパターン23の膜厚を誇張している。
【0267】
図58(a)に示すように、本実施形態では、第1絶縁膜25の膜厚が周辺領域Iよりも中心領域IIにおいて厚くなり、中心領域IIに第1絶縁膜25の肉厚部25xが形成される。
【0268】
次に、図58(b)に示すように、基板面内における第1絶縁膜25の膜厚分布を改善するため、CMPによりこの第1絶縁膜25の上面を研磨する。このようなCMPにより第1絶縁膜25の平坦性はある程度向上するが、第1絶縁膜25の上面は完全には平坦化されず、通常は中心領域IIに肉厚部25xが残存した状態となる。
【0269】
続いて、図58(c)に示すように、コンタクト不良が発生しない下限の膜厚である基準膜厚ΔT1よりも厚い部分の肉厚部25xが露出するように、第1絶縁膜25の上に第1レジストパターン23を形成する。
【0270】
図59は、本実施形態における第1レジストパターン23の平面図である。これに示されるように、第1レジストパターン23は、上記の肉厚部25xが露出する輪帯状の平面形状を有する。
【0271】
そして、この第1レジストパターン23をマスクにして第1絶縁膜25をエッチングすることにより、図58(c)に示されるように、基準膜厚ΔT1よりも厚い部分の肉厚部25xを薄くする。
【0272】
このエッチングは、第1実施形態と同じ条件の下で、ドライエッチング、スパッタエッチング、及びウエットエッチングのいずれかで行われる。
【0273】
そして、エッチングを終了した後に、第1レジストパターン23は除去される。
【0274】
この後は、第1実施形態で説明した図11(a)〜図49と同じ工程が行われる。
【0275】
以上説明した本実施形態でも、第1絶縁膜25の肉厚部25xがエッチングによって薄くされるので、図18の工程で第1〜第4コンタクトホール38a〜38dが肉厚部25xによって未開口となるのを防止でき、これらのコンタクトホール38a〜38dに埋め込まれる第1〜第4導電性プラグ40a〜40d(図19参照)にコンタクト不良が発生するのを抑制することが可能となる。
【0276】
以下に、本発明の特徴を付記する。
【0277】
(付記1) 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、
前記薄くされた部分の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0278】
(付記2) 前記絶縁膜の前記肉厚部を薄くする工程は、該肉厚部以外の該絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンで覆われずに露出している前記肉厚部を選択的にエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする付記1に記載の半導体装置の製造方法。
【0279】
(付記3) 前記絶縁膜は、前記半導体基板の中心領域から周辺領域に向かって膜厚が増大し、
レジストパターンは、前記半導体基板の前記中心領域を覆う円形の平面形状を有することを特徴とする付記2に記載の半導体装置の製造方法。
【0280】
(付記4) 前記絶縁膜は、TEOSガスと酸素ガスとの混合ガスを使用し、且つ、前記酸素の流量を、前記TEOSガスを酸化するのに必要な量よりも多くするプラズマCVD法により形成されることを特徴とする付記3に記載の半導体装置の製造方法。
【0281】
(付記5) 前記レジストパターンを形成する工程は、
前記絶縁膜の上にポジ型フォトレジストを塗布する工程と、
前記ポジ型フォトレジストの上方に、前記半導体基板よりも平面サイズが小さな遮蔽板を置きながら、前記遮蔽板の上方から露光光を照らして、前記遮蔽板からはみ出た該露光光により前記ポジ型フォトレジストの前記周辺領域のみを露光する工程と、
前記ポジ型フォトレジストを現像して前記レジストパターンにする工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0282】
(付記6) 前記レジストパターンを形成する工程は、
前記絶縁膜の上にネガ型フォトレジストを形成する工程と、
前記ネガ型フォトレジストの上方に、該ネガ型フォトレジストの前記中心領域に選択的に露光光を通す開口を備えた遮蔽板を置きながら、前記ネガ型フォトレジストの前記中心領域のみを選択的に露光する工程と、
前記ネガ型フォトレジストを現像して前記レジストパターンにする工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0283】
(付記7) 前記レジストパターンを形成する工程は、
前記絶縁膜の上にフォトレジストを形成する工程と、
前記半導体基板を回転させながら、前記周辺領域におけるフォトレジストに溶剤を滴下することにより、前記周辺領域における前記フォトレジストを選択的に除去して前記レジストパターンとする工程とを有することを特徴とする付記4に記載の半導体装置の製造方法。
【0284】
(付記8) 前記絶縁膜は、前記半導体基板の周辺領域から中心領域に向かって膜厚が増大し、
前記レジストパターンは、前記周縁領域を覆う輪帯状の平面形状を有することを特徴とする付記2に記載の半導体装置の製造方法。
【0285】
(付記9) 前記レジストパターンを除去した後、前記肉厚部を薄くする工程において前記絶縁膜の上面に形成された段差部を面取りする工程を更に有することを特徴とする付記2に記載の半導体装置の製造方法。
【0286】
(付記10) 前記段差部を面取りする工程は、前記絶縁膜の上面をエッチングするか、或いは前記上面を研磨して行われることを特徴とする付記9に記載の半導体装置の製造方法。
【0287】
(付記11) 前記肉厚部を薄くする工程の前又は後に、前記絶縁膜の上面を研磨する工程を更に有することを特徴とする付記1に記載の半導体装置の製造方法。
【0288】
(付記12) 前記肉厚部を薄くする工程の後に、前記絶縁膜の上にキャップ絶縁膜を形成する工程を更に有し、
前記ホールを形成する工程において、前記キャップ絶縁膜にも該ホールを形成することを特徴とする付記1に記載の半導体装置の製造方法。
【0289】
(付記13) 前記キャップ絶縁膜の上に、還元性物質の侵入を防ぎ、且つ該キャップ絶縁膜よりも薄い保護絶縁膜を形成する工程を更に有することを特徴とする付記12に記載の半導体装置の製造方法。
【0290】
(付記14) 前記絶縁膜を形成する工程の前に、前記半導体基板に不純物拡散領域を形成する工程を更に有し、
前記ホールを形成する工程において、前記不純物拡散領域の上に該ホールを形成すると共に、
前記導電性プラグを形成する工程において、該導電性プラグを前記不純物拡散領域と電気的に接続することを特徴とする付記1に記載の半導体装置の製造方法。
【0291】
(付記15) 前記絶縁膜を形成する工程の前に、前記半導体基板の上方に金属配線を形成する工程を更に有し、
前記絶縁膜を形成する工程において、前記金属配線の上に該絶縁膜を形成し、
前記ホールを形成する工程において、前記金属配線の上の前記絶縁膜に該ホールを形成すると共に、
前記導電性プラグを形成する工程において、該導電性プラグを前記金属配線と電気的に接続することを特徴とする付記1に記載の半導体装置の製造方法。
【0292】
(付記16)下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする付記1に記載の半導体装置の製造方法。
【0293】
(付記17) 半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成されたことを特徴とする半導体装置。
【0294】
(付記18) 前記絶縁膜の前記段差部が面取りされたことを特徴とする付記17に記載の半導体装置。
【0295】
(付記19) 円形の半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記段差部が、前記半導体基板と同心円をなす円形であることを特徴とする半導体ウエハ構造。
【0296】
(付記20) 前記半導体基板に複数のチップ領域が画定され、
最外周の前記チップ領域と、これに隣接するチップ領域の少なくとも一つとが、前記段差部に重なることを特徴とする付記19に記載の半導体ウエハ構造。
【図面の簡単な説明】
【0297】
【図1】図1(a)、(b)は、一般的な半導体装置の製造途中の断面図(その1)である。
【図2】図2(a)、(b)は、一般的な半導体装置の製造途中の断面図(その2)である。
【図3】図3は、一般的な半導体装置の製造途中の断面図(その3)である。
【図4】図4は、第1絶縁膜の成膜直後の厚さの面内分布を示すグラフである。
【図5】図5は、CMPを行った後の第1絶縁膜の厚さの面内分布を示すグラフである。
【図6】図6(a)〜(c)は、導電性プラグのSEMによる断面像である。
【図7】図7は、電気的な検査の結果を可視化して得られたウエハマップである。
【図8】図8は、一辺の長さが数センチの比較的大きな半導体チップが集積形成されるシリコン基板の拡大平面図である。
【図9】図9は、一辺の長さが1mm以下の極小チップが集積形成される場合のシリコン基板の拡大平面図である。
【図10】図10(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その1)である。
【図11】図11(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その2)である。
【図12】図12(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その3)である。
【図13】図13(a)、(b)は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その4)である。
【図14】図14は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その5)である。
【図15】図15は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その6)である。
【図16】図16は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その7)である。
【図17】図17は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その8)である。
【図18】図18は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その9)である。
【図19】図19は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その10)である。
【図20】図20は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その11)である。
【図21】図21は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その12)である。
【図22】図22は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その13)である。
【図23】図23は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その14)である。
【図24】図24は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その15)である。
【図25】図25は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その16)である。
【図26】図26は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その17)である。
【図27】図27は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その18)である。
【図28】図28は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その19)である。
【図29】図29は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その20)である。
【図30】図30は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その21)である。
【図31】図31は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その22)である。
【図32】図32は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その23)である。
【図33】図33は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その24)である。
【図34】図34は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その25)である。
【図35】図35は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その26)である。
【図36】図36は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その27)である。
【図37】図37は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その28)である。
【図38】図38は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その29)である。
【図39】図39は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その30)である。
【図40】図40は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その31)である。
【図41】図41は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その32)である。
【図42】図42は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その33)である。
【図43】図43は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その34)である。
【図44】図44は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その35)である。
【図45】図45は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その36)である。
【図46】図46は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その37)である。
【図47】図47は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その38)である。
【図48】図48は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その39)である。
【図49】図49は、本発明の第1実施形態に係る半導体装置の製造途中の断面図(その40)である。
【図50】図50は、本発明の第1実施形態において、第1レジストパターンが形成された状態のシリコン基板の全体平面図である。
【図51】図51は、本発明の第1実施形態において、第1レジストパターンを除去した後のシリコン基板の全体平面図である。
【図52】図52は、本発明の第1実施形態に係る半導体ウエハ構造の拡大平面図である。
【図53】図53は、図52の場合よりも大きなチップ領域が画定される半導体ウエハ構造の拡大平面図である。
【図54】図54は、本発明の第2実施形態の第1例で使用される露光装置の構成図である。
【図55】図55は、本発明の第2実施形態の第2例で使用される露光装置の構成図である。
【図56】図55は、本発明の第2実施形態の第3例においてレジストパターンを形成する方法について示す斜視図である。
【図57】図57(a)、(b)は、本発明の第3実施形態に係る半導体装置の製造途中の断面図である。
【図58】図58(a)〜(c)は、本発明の第4実施形態に係る半導体装置の製造途中の断面図である。
【図59】図59は、本発明の第4実施形態における第1レジストパターンの平面図である。
【符号の説明】
【0298】
10…シリコン基板、11…素子分離絶縁膜、12、13…第1、第2pウェル、14…ゲート絶縁膜、15…ゲート電極、16…配線、17a〜17c…第1〜第3ソース/ドレインエクステンション、18…絶縁性サイドウォール、19a〜19c…第1〜第3ソース/ドレイン領域、20…第1アルミナ膜、22…高融点シリサイド層、23…第1レジストパターン、24…カバー絶縁膜、25…第1絶縁膜、25x…肉厚部、26…キャップ絶縁膜、27…第1導電膜、27a…下部電極、28…強誘電体膜、28a…キャパシタ誘電体膜、29…第2導電膜、29a…上部電極、31…第2アルミナ膜、33…第3アルミナ膜、35…第2絶縁膜、35a、35b…第1、第2ホール、35x…肉厚部、36…第2レジストパターン、37…第1フォトレジスト、37a〜37d…第1〜第4窓、37f…第3レジストパターン37f、38a〜38d…第1〜第4コンタクトホール、40a〜40d…第1〜第4導電性プラグ、40x…導電性プラグ、41…酸化防止絶縁膜、43…第4レジストパターン、43a、43b…第5、第6窓、45…一層目金属配線、46…第1キャパシタ保護絶縁膜、47…第5レジストパターン、48…第3絶縁膜、48a…傷、48x…肉厚部、49…キャップ絶縁膜、50…第2キャパシタ保護絶縁膜、51…第1カバー絶縁膜、53…第2フォトレジスト、53f…第6レジストパターン、53a…第7窓、54a…第3ホール、56…第1グルー膜、57a…タングステン膜、57…第5導電性プラグ、58…二層目金属配線、62…第4絶縁膜、62a…傷、63…キャップ絶縁膜、64…第3保護絶縁膜、65…第2カバー絶縁膜、67a…第4ホール、68…第7レジストパターン、68a…第8窓、70…第2グルー膜、71a…タングステン膜、72…三層目金属配線、75…第1パッシベーション膜、76…第2パッシベーション膜、77…保護層、87…第1レジストパターン、87a〜87d…第1〜第4窓、81…RAM部、82…ロジック部、100、105…露光装置、101…ステージ、102…遮蔽板、102a…開口、103…光源、106…スピンナー、107…有機溶剤、A〜C…段差部、Re…エッジカット領域、Rc…チップ領域、Rc(x)…最外周のチップ領域。
【特許請求の範囲】
【請求項1】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、
前記薄くされた部分の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記絶縁膜の前記肉厚部を薄くする工程は、該肉厚部以外の該絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンで覆われずに露出している前記肉厚部を選択的にエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記絶縁膜は、前記半導体基板の中心領域から周辺領域に向かって膜厚が増大し、
レジストパターンは、前記半導体基板の前記中心領域を覆う円形の平面形状を有することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記絶縁膜は、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用し、且つ、前記酸素の流量を、前記TEOSガスを酸化するのに必要な量よりも多くするプラズマCVD法により形成されることを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記レジストパターンを除去した後、前記肉厚部を薄くする工程において前記絶縁膜の上面に形成された段差部を面取りする工程を更に有することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項6】
前記肉厚部を薄くする工程の後に、前記絶縁膜の上にキャップ絶縁膜を形成する工程を更に有し、
前記ホールを形成する工程において、前記キャップ絶縁膜にも該ホールを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項7】
下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成されたことを特徴とする半導体装置。
【請求項9】
円形の半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記段差部が、前記半導体基板と同心円をなす円形であることを特徴とする半導体ウエハ構造。
【請求項10】
前記半導体基板に複数のチップ領域が画定され、
最外周の前記チップ領域と、これに隣接するチップ領域の少なくとも一つとが、前記段差部に重なることを特徴とする請求項9に記載の半導体ウエハ構造。
【請求項1】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜のうち、膜厚が基準値よりも厚い肉厚部を選択的に薄くする工程と、
前記薄くされた部分の絶縁膜にホールを形成する工程と、
前記ホール内に導電性プラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記絶縁膜の前記肉厚部を薄くする工程は、該肉厚部以外の該絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンで覆われずに露出している前記肉厚部を選択的にエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記絶縁膜は、前記半導体基板の中心領域から周辺領域に向かって膜厚が増大し、
レジストパターンは、前記半導体基板の前記中心領域を覆う円形の平面形状を有することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記絶縁膜は、TEOS(Tetraethoxysilane)ガスと酸素ガスとの混合ガスを使用し、且つ、前記酸素の流量を、前記TEOSガスを酸化するのに必要な量よりも多くするプラズマCVD法により形成されることを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記レジストパターンを除去した後、前記肉厚部を薄くする工程において前記絶縁膜の上面に形成された段差部を面取りする工程を更に有することを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項6】
前記肉厚部を薄くする工程の後に、前記絶縁膜の上にキャップ絶縁膜を形成する工程を更に有し、
前記ホールを形成する工程において、前記キャップ絶縁膜にも該ホールを形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項7】
下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程を更に有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項8】
半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記絶縁膜の全体が前記段差部を境にして二つの領域に分けられ、且つ、該二つの領域のうち、前記段差部から見て前記絶縁膜の膜厚が薄い方の領域に前記ホールが形成されたことを特徴とする半導体装置。
【請求項9】
円形の半導体基板と、
前記半導体基板の上方に形成され、上面に段差部を備えた絶縁膜と、
前記絶縁膜のホールに形成された導電性プラグとを有し、
前記段差部が、前記半導体基板と同心円をなす円形であることを特徴とする半導体ウエハ構造。
【請求項10】
前記半導体基板に複数のチップ領域が画定され、
最外周の前記チップ領域と、これに隣接するチップ領域の少なくとも一つとが、前記段差部に重なることを特徴とする請求項9に記載の半導体ウエハ構造。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図2】
【図3】
【図4】
【図5】
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【図9】
【図10】
【図11】
【図12】
【図13】
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【図19】
【図20】
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【図28】
【図29】
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【図38】
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【図43】
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【図47】
【図48】
【図49】
【図50】
【図51】
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【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【公開番号】特開2008−205237(P2008−205237A)
【公開日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願番号】特願2007−40323(P2007−40323)
【出願日】平成19年2月21日(2007.2.21)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
【公開日】平成20年9月4日(2008.9.4)
【国際特許分類】
【出願日】平成19年2月21日(2007.2.21)
【出願人】(000005223)富士通株式会社 (25,993)
【Fターム(参考)】
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