表示装置及び電子機器
【課題】表示装置に置いて、多階調表示を実現することを目的とする。
【解決手段】トランジスタ及び表示素子を有する画素がマトリクス状に配置された画素部と、前記トランジスタのゲートに電気的に接続されたゲートドライバと、前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、前記ソースドライバに信号を出力するデータ処理回路とを有し、前記トランジスタは、酸化物半導体を用いており、前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビットのデジタルデータ（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットのデジタルデータを時間階調に用いる表示装置である。
【解決手段】トランジスタ及び表示素子を有する画素がマトリクス状に配置された画素部と、前記トランジスタのゲートに電気的に接続されたゲートドライバと、前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、前記ソースドライバに信号を出力するデータ処理回路とを有し、前記トランジスタは、酸化物半導体を用いており、前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビットのデジタルデータ（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットのデジタルデータを時間階調に用いる表示装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、表示装置及びその駆動方法に関する。特に、多階調表示を実現できる表示装置に関する。また、当該表示装置を具備する電子機器に関する。
【背景技術】
【０００２】
表示装置は、アモルファスシリコンまたはポリシリコンを用いたトランジスタで駆動するタイプが主流である。しかし、これらの表示装置は、トランジスタのオフ電流の影響により、多階調表示を実現することが困難であった。
【０００３】
表示装置における画素の一例として、トランジスタ５００１、液晶素子５００２および容量素子５００３を備える画素５０００を図１５に示す。トランジスタ５００１は、アモルファスシリコントランジスタまたはポリシリコントランジスタである。画素５０００において、トランジスタ５００１より液晶素子５００２および容量素子５００３に対して、画像データを書き込むことによって、液晶素子５００２に電界が与えられ画像表示を行うことが可能となる。
【０００４】
しかし、トランジスタ５００１に存在するオフ電流によって、液晶素子５００２及び容量素子５００３に蓄えられた電荷は放電し、それに伴い画素の電圧も変動してしまう。
【０００５】
画素５０００において、トランジスタ５００１のオフ電流ｉ、容量素子５００３の保持容量Ｃ、電圧変動Ｖ及び保持時間Ｔは、ＣＶ＝ｉＴの関係を満たす。したがって、トランジスタ５００１のオフ電流を０．１ｐＡ（ｐは１０−１２を表す）、容量素子５００３の静電容量を０．１ｐＦ、１フレーム期間を１６．６ｍｓとすると、１フレーム期間中の画素の電圧変動Ｖを次のように求めることができる。
０．１［ｐＦ］×Ｖ＝０．１［ｐＡ］×１６．６［ｍｓ］
Ｖ＝１６．６［ｍＶ］
【０００６】
この表示装置が２５６（＝２８）階調であり、かつ、画素における液晶素子の最大駆動電圧が５Ｖであるとする。この場合、１階調分の階調電圧は約２０ｍＶである。つまり、先の計算により求めた画素の電圧変動Ｖ＝１６．６ｍＶは、およそ１階調分の階調電圧の変動に相当する。
【０００７】
また、表示装置が１０２４（＝２１０）階調であるとする。この場合、１階調分の階調電圧は約５ｍＶである。したがって、画素の電圧変動Ｖ＝１６．６ｍＶは、およそ４階調分の階調電圧の変動に相当し、オフ電流による電圧変動の影響を無視することはできない。
【０００８】
特許文献１では、ポリシリコントランジスタを用いた表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１１０５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の表示装置では、トランジスタのオフ電流による画素の電圧変動が大きいため、多階調表示を実現することが困難であった。
【００１１】
この問題に鑑み、本発明の一態様は、画素の電圧変動を低減することにより、多階調表示を実現することを目的の一とする。
【００１２】
また、本発明の一態様は、画素を駆動する回路を複雑にすることなく、多階調表示を実現することを目的の一とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、酸化物半導体を用いたトランジスタがスイッチ素子として画素に配置された表示装置である。そして、酸化物半導体は真性又は実質的に真性であり、トランジスタの単位チャネル幅あたりのオフ電流が１００ａＡ／μｍ以下（ａは１０−１８を表す）、好ましくは１ａＡ／μｍ以下、さらに好ましくは１ｚＡ／μｍ以下（ｚは１０−２１を表す）であることを特徴としている。なお、本明細書においては、「真性」とは、キャリア濃度が１×１０１２／ｃｍ３未満である半導体の状態を指し、「実質的に真性」とは、キャリア濃度が１×１０１２／ｃｍ３以上１×１０１４／ｃｍ３未満である半導体の状態を指すものとする。
【００１４】
すなわち、本発明の一態様は、上述したＣＶ＝ｉＴの関係を考慮し、画素の電圧変動Ｖを低減するために、オフ電流ｉの低減を行うものである。
【００１５】
また、本発明の一態様は、入力されるｍビットのデジタルデータのうち、ｎビットのデジタルデータは電圧階調によって階調を表現し、残りの（ｍ−ｎ）ビットのデジタルデータは時間階調によって階調を表現する表示装置である。すなわち、ｎビットを処理するソースドライバにより、ｍビットの階調表示を実現し得るものである。なお、ｍ、ｎはともに正の整数であり、かつｍ＞ｎとする。
【発明の効果】
【００１６】
本発明の一態様は、トランジスタのオフ電流を低減して画素の電圧変動を低減することで、多階調表示を実現できる。
【００１７】
また、本発明の一態様は、データ処理の方法として、電圧階調と時間階調とを組み合わせて用いることで、ソースドライバを複雑にすることなく、多階調表示を実現できる。
【図面の簡単な説明】
【００１８】
【図１】表示装置の一例を示す図。
【図２】表示装置の一例を示す図。
【図３】階調電圧を示す図。
【図４】データ処理の一例を示す図。
【図５】データ処理の一例を示す図。
【図６】トランジスタの構造及びその作製方法の一例を示す図。
【図７】トランジスタの構造及びその作製方法の一例を示す図。
【図８】トランジスタの構造及びその作製方法の一例を示す図。
【図９】トランジスタの構造及びその作製方法の一例を示す図。
【図１０】トランジスタの構造及びその作製方法の一例を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】データ処理の一例を示す図。
【図１４】トランジスタの電気特性を示す図。
【図１５】表示装置の一例を示す図。
【発明を実施するための形態】
【００１９】
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
まず、本実施の形態の表示装置の構成について、図１を用いて説明する。表示装置は表示部１００を有する。ここで、表示素子として液晶素子を示すが、ＥＬ素子又は電気泳動素子等を用いてもよい。
【００２１】
表示部１００は、画素部１０１、ゲートドライバ１０２、及びソースドライバ１０３を有する。画素部１０１には、トランジスタ１０４、液晶素子１０５、及び容量素子１０８を有する画素がマトリクス状に配置されている。なお、ゲートドライバ１０２及びソースドライバ１０３は、画素部１０１と同一基板上に一体形成されていてもよいし、別々に形成されていてもよい。
【００２２】
そして、トランジスタ１０４のゲートは、配線１０６（ゲート線ともいう）を介してゲートドライバ１０２に電気的に接続され、トランジスタ１０４のソース又はドレインの一方は、配線１０７（ソース線ともいう）を介してソースドライバ１０３に電気的に接続され、他方は液晶素子１０５及び容量素子１０８に電気的に接続されている。
【００２３】
トランジスタ１０４は、液晶素子１０５と配線１０７とを導通させるためのスイッチ素子として機能する。また、容量素子１０８は、液晶素子１０５に印加された電圧を一定期間保持する機能を有する。
【００２４】
各画素において、トランジスタ１０４のオフ電流ｉ、容量素子１０８の保持容量Ｃ、電圧変動Ｖ及び保持時間ＴはＣＶ＝ｉＴの関係を満たすため、トランジスタ１０４のオフ電流ｉを低減することで、トランジスタ１０４がオフ状態での電圧変動Ｖを低減することができる。
【００２５】
本実施の形態では、トランジスタ１０４を、酸化物半導体を用いて形成することを特徴としている。特に、真性又は実質的に真性な酸化物半導体を用いることで、トランジスタ１０４のオフ電流は、室温において、単位チャネル幅（Ｗ）あたり、１００ａＡ／μｍ以下、好ましくは１ａＡ／μｍ以下、さらに好ましくは１０ｚＡ／μｍ以下とすることができる。
【００２６】
例えば、トランジスタ１０４のオフ電流を１ａＡ、容量素子１０８の静電容量を０．１ｐＦ、１フレーム期間を１６．６ｍｓとすると、上記の関係式から、トランジスタ１０４のオフ電流による画素の電圧変動Ｖを次のように求めることができる。
０．１［ｐＦ］×Ｖ＝１［ａＡ］×１６．６［ｍｓ］
Ｖ＝１６．６×１０−５ｍＶ
【００２７】
ここで、この表示装置が２５６階調であり、かつ、画素における液晶素子の最大駆動電圧が５Ｖである場合を考える。この場合、１階調分の階調電圧は約２０ｍＶである。つまり、ここで求めた画素の電圧変動Ｖ＝１６．６×１０−５ｍＶは、１階調分の階調電圧である２０ｍＶに対してはるかに小さい値である。更に高い階調を表示する場合でも電圧変動が表示に影響を及ぼさない。
【００２８】
すなわち、トランジスタ１０４のオフ電流による画素の電圧変動は、実質的にゼロとみなすことができる。
【００２９】
なお、トランジスタ１０４のオフ電流による画素の電圧変動を実質的にゼロとしたため、液晶素子１０５のリーク電流による画素の電圧変動を考慮する。一般的な液晶素子のリーク電流は１ｆＡ（ｆは１０−１５を表す）程度であるため、同様に計算すると、電圧変動Ｖ＝０．１６６ｍＶとなる。理論上、表示装置が約３００００階調に達すると電圧変動が表示に影響を及ぼすが、人間の視感能力を考慮すると問題なく表示を行うことができる。したがって、通常の液晶素子では、そのリーク電流は問題とはならない。
【００３０】
以上のように、真性又は実質的に真性な酸化物半導体を用いたチャネル領域を有するトランジスタを画素に設けることで、トランジスタのオフ電流による画素の電圧変動を防ぐことができ、画素の階調特性を向上させることが可能である。
【００３１】
次に、本実施の形態おける酸化物半導体を用いたトランジスタの特徴について、詳細に説明する。
【００３２】
本実施の形態におけるトランジスタに用いる酸化物半導体は、酸化物半導体を用いたトランジスタの電気特性に悪影響を与える不純物が極めて少ないレベルにまで低減されたものであって、高純度化されたものであることが好ましい。電気特性に悪影響を与える不純物の代表例としては、水素が挙げられる。水素は、酸化物半導体中でキャリアの供与体（ドナー）となり得る不純物であり、酸化物半導体中に水素が多量に含まれていると、酸化物半導体がＮ型化されてしまう。そして、Ｎ型化した酸化物半導体を用いたトランジスタは、オン・オフ比を十分にとることができない。したがって、本明細書における「高純度の酸化物半導体」は、酸化物半導体における水素が極力低減されているものであって、真性又は実質的に真性な半導体を指す。高純度の酸化物半導体の一例としては、キャリア濃度が１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、または６．０×１０１０／ｃｍ３未満である酸化物半導体が挙げられる。高純度の酸化物半導体を用いたトランジスタは、シリコンを用いた半導体を有するトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いたトランジスタは、ｎチャネル型のトランジスタであるものとして以下説明する。
【００３３】
このように、酸化物半導体に含まれる水素を徹底的に除去することにより得られる高純度の酸化物半導体をトランジスタのチャネル形成領域に用いることで、オフ電流値が極めて小さいトランジスタを提供できる。評価用素子（ＴＥＧとも呼ぶ）を作製し、得られたオフ電流の測定結果について、以下に説明する。
【００３４】
ＴＥＧには、Ｌ／Ｗ＝３μｍ／５０μｍ（膜厚ｄ：３０ｎｍ）のトランジスタを２００個並列に接続して作製されたＬ／Ｗ＝３μｍ／１００００μｍのトランジスタを設けた。その初期特性を図１４に示す。トランジスタの初期特性を測定するため、基板温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧またはＶＤという）を１０Ｖとし、ソース−ゲート間電圧（ゲート電圧またはＶＧという）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩＤという）の変化特性、すなわちＶＧ−ＩＤ特性を測定した。ここでは、ＶＧ−ＩＤ特性の測定結果を、ＶＧが−２０Ｖ〜＋５Ｖまでの範囲で示している。
【００３５】
図１４に示すように、チャネル幅Ｗが１００００μｍのトランジスタは、ＶＤが１Ｖ及び１０Ｖのいずれにおいても、オフ電流は１×１０−１３Ａ以下となっており、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。このオフ電流値は、チャネル幅１μｍに換算すると、１０ａＡ／μｍに相当する。
【００３６】
なお、本明細書においてオフ電流（リーク電流ともいう）とは、ｎチャネル型のトランジスタでしきい値Ｖｔｈが正である場合、室温において−２０Ｖ以上−５Ｖ以下の範囲の任意のゲート電圧を印加したときにトランジスタのソース−ドレイン間を流れる電流のことを指す。なお、室温は、１５度以上２５度以下とする。本明細書に開示する酸化物半導体を用いたトランジスタは、室温において、単位チャネル幅（Ｗ）あたりの電流値が１００ａＡ／μｍ以下、好ましくは１ａＡ／μｍ以下、さらに好ましくは１０ｚＡ／μｍ以下である。
【００３７】
なお、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタがオフ状態のときの抵抗値（オフ抵抗Ｒ）を算出することができ、チャネル形成領域の断面積Ａとチャネル長Ｌが分かればρ＝ＲＡ／Ｌの式（Ｒはオフ抵抗を表す）からオフ抵抗率ρを算出することもできる。図１４から求められたオフ抵抗率は、１×１０９Ω・ｍ以上（または１×１０１０Ω・ｍ以上）であった。ここで、断面積Ａは、チャネル形成領域の膜厚をｄとし、チャネル幅をＷとするとき、Ａ＝ｄＷから算出することができる。なお、一般的に半導体と絶縁体の抵抗率の境界は約１×１０５Ω・ｍである。すなわち、本発明の一態様に係る真性又は実質的に真性な酸化物半導体を用いたトランジスタは、オフ状態において絶縁体と同等の抵抗率を示すものである。このことから、該トランジスタは、スイッチ素子として異質な効果を有することが理解される。
【００３８】
また、酸化物半導体のエネルギーギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００３９】
また、高純度の酸化物半導体を用いたトランジスタは温度特性が良好である。代表的には、−２５℃から１５０℃までの温度範囲におけるトランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんど見られない。
【００４０】
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。
【００４１】
ホットキャリア劣化とは、高速に加速された電子がドレイン近傍のチャネルからゲート絶縁膜中に注入されて固定電荷となることや、高速に加速された電子がゲート絶縁膜界面にトラップ準位を形成することにより、しきい電圧の変動やゲートリーク電流の発生等のトランジスタ特性の劣化が生じることである。ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
【００４２】
シリコンはバンドギャップが１．１２ｅＶと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。一方、本実施の形態で示す酸化物半導体は、バンドギャップが３．１５ｅＶと広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。
【００４３】
なお、高耐圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャップは同等であるが、酸化物半導体の方が、移動度が２桁程小さいため、電子が加速されにくく、また、酸化物半導体として、インジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むものを用い、ゲート絶縁膜として酸化シリコンを用いた場合には、当該酸化物半導体と酸化シリコン間の障壁が、シリコンカーバイド、窒化ガリウム、シリコンよりも大きいため、酸化膜に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、シリコンよりホットキャリア劣化が生じにくく、ドレイン耐圧が高いといえる。このため、チャネルとして機能する酸化物半導体と、ソース電極及びドレイン電極との間に、意図的に低濃度不純物領域を形成する必要が無く、トランジスタ構造が極めて簡単になり、製造工程数を低減できる。
【００４４】
以上のように、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には１００Ｖ以上、好ましくは５００Ｖ以上、好ましくは１ｋＶ以上のドレイン耐圧を有することが可能である。
【００４５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００４６】
（実施の形態２）
本実施の形態では、多階調表示を行うための構成の一例について説明する。
【００４７】
多階調表示を行う能力は、ソースドライバにおけるデジタルデータからアナログデータ（階調電圧）への変換能力に大きく依存している。
【００４８】
一般的に、ソースドライバにおいて、２ビットのデジタルデータを処理するソースドライバであれば２２＝４階調の表示を行うことができ、８ビットならば２８＝２５６階調表示を行うことができ、またｍビットならば２ｍ階調の表示を行うことができる。
【００４９】
しかしながら、ソースドライバの能力を上げるためには、ソースドライバの回路構成が複雑になり、かつレイアウト面積が大きくなる。
【００５０】
そこで、本実施の形態では、ソースドライバを複雑にすることなく、多階調表示を行う構成について説明する。
【００５１】
本実施の形態では、入力されるｍビットのデジタルデータのうち、ｎビットのデジタルデータは電圧階調によって階調を表現し、残りの（ｍ−ｎ）ビットのデジタルデータは時間階調によって階調を表現する。このようにすることで、ｎビット分の電圧階調を行うソースドライバにおいて、ｍビット分の階調を表示することが可能となり、ソースドライバを複雑にすることなく、多階調表示を行うことができる。なお、ｍ、ｎはともに正の整数であり、かつｍ＞ｎとする。
【００５２】
以下に、電圧階調と時間階調とを組み合わせる構成の一例について説明する。ここでは、４ビット（ｍ＝４）のデジタルデータが入力され、そのうち２ビットのデジタルデータ（ｎ＝２）を電圧階調に用い、２ビットのデジタルデータ（ｍ−ｎ＝２）を時間階調に用いる場合について説明する。ただし、ｍ及びｎは限定されない。
【００５３】
まず、本実施の形態の表示装置の構成について、図２を用いて説明する。表示装置は、表示部１００及びデータ処理回路２００を有する。
【００５４】
表示部１００は、図１と同様であるため説明を省略する。
【００５５】
データ処理回路２００は、入力される４ビットのデジタルデータのうち２ビット分のデジタルデータを用いて、電圧階調に用いられる２ビットのデジタルデータを生成する。そして、４ビットのデジタルデータのうち残りの２ビット分の情報を時間階調によって表現する。そして、電圧階調と時間階調とを組み合わせた信号（例えば、デジタルデータ）をソースドライバに出力する。
【００５６】
ここで、本実施の形態における表示装置の階調表示について、図３を用いて説明する。入力されるデジタルデータは４ビットであり、１６階調の情報を有している。電圧レベルＶＬはソースドライバに入力される最低の電圧レベルであり、また、電圧レベルＶＨはソースドライバに入力される最高の電圧レベルである。
【００５７】
本実施の形態においては、２ビットのデジタルデータが電圧階調に用いられるため、電圧レベルＶＨと電圧レベルＶＬの間に、隣り合う電圧レベルがほぼ等しくなるように３つの電圧レベルを設定し、４階調の電圧レベルを表現する。その隣り合う電圧レベルの差をαとし、α＝（ＶＨ−ＶＬ）／４とする。
【００５８】
よって、ソースドライバが出力する電圧レベルは、デジタルデータが（００）の時はＶＬとなり、デジタルデータが（０１）の時はＶＬ＋αとなり、デジタルデータが（１０）の時はＶＬ＋２αとなり、デジタルデータが（１１）の時はＶＬ＋３αとなる。
【００５９】
このように、ソースドライバが出力できる電圧レベルは、ＶＬ、（ＶＬ＋α）、（ＶＬ＋２α）、および（ＶＬ＋３α）の４通りである。すなわち、ｍビットのデジタルデータのうちｎビット分のデジタルデータを電圧階調に用いる場合、ソースドライバが出力できる電圧レベルは、２ｎ通りである。
【００６０】
そこで、本実施の形態では、表示装置が表示可能な階調数を増加させるため、電圧階調に時間階調を組み合わせる手法を用いる。以下に、本実施の形態における時間階調の方法を説明する。
【００６１】
まず、本実施の形態の表示装置は、１ライン分の画素を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の画素に同時にアナログ階調電圧を書き込む。画素部中の全ての画素にアナログ階調電圧を書き込む周期を１フレーム期間と呼ぶ。
【００６２】
そして、１フレーム期間を複数に期間（サブフレーム期間と呼ぶ）に分割する。そして、各サブフレーム期間において、線順次駆動を行い、全ての画素にアナログ階調電圧を書き込む。各サブフレーム期間において書き込まれたアナログ階調電圧の平均値をとり、当該平均値の電圧レベルで階調表示を行う。本実施の形態では、１フレーム期間を４つのサブフレーム期間（第１〜第４のサブフレーム期間）に分割する。
【００６３】
すなわち、２ビット分を時間階調に用いることで、２ビット分のデジタルデータにより電圧レベルの差αをほぼ４等分し、階調数を増加させることができる。このため、ｍビットのデジタルデータのうち（ｍ−ｎ）ビット分のデジタルデータを時間階調に用いる場合、１フレーム期間を２ｍ−ｎ個のサブフレーム期間に分割する。
【００６４】
そして、電圧階調に時間階調を組み合わせることで、ＶＬ、ＶＬ＋α／４、ＶＬ＋２α／４、ＶＬ＋３α／４、ＶＬ＋α、ＶＬ＋５α／４、ＶＬ＋６α／４、ＶＬ＋７α／４、ＶＬ＋２α、ＶＬ＋９α／４、ＶＬ＋１０α／４、ＶＬ＋１１α／４、ＶＬ＋３αの電圧レベルに相当する表示を実現することができる（図３参照）。
【００６５】
以下に、電圧階調と時間階調とを組み合わせてデータ処理を行う方法の一例を示す。
【００６６】
図２において、データ処理回路２００にデジタルデータ２０１が入力される。本実施の形態において、４ビットのデジタルデータ２０１は（１００１）とする。入力されたデジタルデータ２０１は、メモリ２１１に書き込まれる。
【００６７】
そして、メモリ２１１からデジタルデータ２０１を読み出し、上位２ビットの（１０）をデジタルデータ２０２としてメモリ２１２に書き込み、上位２ビットの第１ビット目に１を足した（１１）をデジタルデータ２０３としてメモリ２１３に書き込む。
【００６８】
そして、１フレーム期間を４分割し、４つのサブフレーム期間（第１のサブフレーム期間２３１、第２のサブフレーム期間２３２、第３のサブフレーム期間２３３、及び第４のサブフレーム期間２３４）におけるデジタルデータを、下位２ビットから決定する。下位２ビットのデジタルデータが（０１）の時、デジタルデータ２０２がメモリ２１２から３回読み出され、デジタルデータ２０３がメモリ２１３から１回読み出され、デジタルデータ２０２及びデジタルデータ２０３はスイッチ２２０を介して表示部１００のソースドライバ１０３に出力される。デジタルデータ２０２及びデジタルデータ２０３はメモリ２１２とメモリ２１３から合計４回読み出される。
【００６９】
ここで、デジタルデータ２０３の読み出し回数は、下位２ビットの数値により決定される。すなわち、（００）は０回、（０１）は１回、（１０）は２回、（１１）は３回となる。この例では、（０１）であるのでデジタルデータ２０３は１回読み出し、残りの３回はデジタルデータ２０２を読み出す。
【００７０】
そして、例えば、第１のサブフレーム期間２３１、第２のサブフレーム期間２３２、及び第３のサブフレーム期間２３３にデジタルデータ２０２が出力され、第４のサブフレーム期間２３４にデジタルデータ２０３が出力される。この場合、第１〜第４のサブフレーム期間におけるデジタルデータは、順に（１０）、（１０）、（１０）、（１１）となる。これらをソースドライバに入力する（図４参照）。なお、この順序は限定されない。
【００７１】
ソースドライバは、第１〜第４のサブフレーム期間のそれぞれにおいて、デジタルデータ（１０）、（１０）、（１０）、及び（１１）に応じたアナログ階調電圧である（ＶＬ＋２α）、（ＶＬ＋２α）、（ＶＬ＋２α）、及び（ＶＬ＋３α）を所定の画素に入力する。当該画素は、それらの平均値２４０である（ＶＬ＋９α／４）の電圧レベルで階調表示を行う（図４、図５参照）。
【００７２】
また、（００００）〜（１１１１）のいずれのデジタルデータ２０１が入力される場合についても、同様の処理を行い、階調表示を行うことができる（図４参照）。
【００７３】
なお、入力されたデジタルデータ２０１の上位ビットのデジタルデータが（１１）のように、全て１である場合は、図１３に示すように、サブフレーム期間において画素にＶＨを入力するようにしてもよい。ＶＨを用いることでさらに階調数を増やすことができる。したがって、ｍビットのデジタルデータのうちｎビット分のデジタルデータを電圧階調に用いる場合、ソースドライバが出力できる電圧レベルは、最大で（２ｎ＋１）通り（（２ｎ＋１）通り以下）である。
【００７４】
このように、電圧階調と時間階調とを組み合わせることで、２ビットを処理するソースドライバにおいて４ビット相当の階調表示を行うことができる。すなわち、ソースドライバを複雑にすることなく、多階調表示を行うことが可能となる。したがって、本実施の形態に示すデータ処理回路は、入力されたｍビットのデジタルデータうちｎビット分のデジタルデータに基づいて、（２ｎ＋１）通りの電圧レベルから、ソースドライバに出力される２つの電圧レベルを選択し、また、１画素、１フレーム期間用に２ｍ−ｎ個のデジタルデータをソースドライバに出力する。ここで、２ｍ−ｎ個のデジタルデータにはそれぞれ当該選択された２つの電圧レベルに対応した２つのデジタルデータのいずれかが選択される。
【００７５】
しかしながら、本実施の形態のデータ処理により多階調化を行っても、トランジスタのオフ電流が大きいために画素の階調特性が低い場合は、所望の階調表示を行うことは難しい。その場合、実施の形態１で示した酸化物半導体を用いたトランジスタで画素を構成することで、階調特性が向上するため、データ処理にて生成した電圧レベルでの表示が可能となる。
【００７６】
また、本実施の形態のデータ処理を行う際、画素への書き込み時間が長くなると動作速度が遅くなる場合がある。本実施の形態のように１フレーム期間を４分割した場合、書き込み時間を４倍にすることが求められる。その際、酸化物半導体を用いたトランジスタは、移動度が１０ｃｍ２／Ｖｓ以上であるので、書き込み時間を短縮することができる。
【００７７】
すなわち、実施の形態１と本実施の形態とを組み合わせることは極めて有効であり、多階調表示及び高速動作を実現することができる。
【００７８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７９】
（実施の形態３）
本実施の形態では、半導体装置の構造及びその作製方法の一例について説明する。
【００８０】
図６（Ａ）に、半導体装置の平面構造の一例を示す。また、図６（Ｂ）は、半導体装置の断面構造の一例であり、図６（Ａ）の線Ｃ１−Ｃ２における断面を示す。半導体装置は、トランジスタ４１０を有している。
【００８１】
トランジスタ４１０は、トップゲート構造の薄膜トランジスタであり、酸化物半導体層４１２、第１の電極（ソース電極及びドレイン電極の一方）４１５ａ、第２の電極（ソース電極及びドレイン電極の他方）４１５ｂ、ゲート絶縁層４０２、及びゲート電極４１１を有している。
【００８２】
なお、トランジスタ４１０はシングルゲート構造のトランジスタを示しているが、マルチゲート構造のトランジスタとしてもよい。
【００８３】
次に、図７（Ａ）乃至（Ｅ）を用いながら、トランジスタ４１０を作製する工程について説明する。
【００８４】
まず、基板４００上に下地膜となる絶縁層４０７を形成する。
【００８５】
基板４００は、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。
【００８６】
基板４００の具体例としては、ガラス基板、結晶化ガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板等が挙げられる。また、ガラス基板の具体的な材料例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスが挙げられる。
【００８７】
絶縁層４０７としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層等の酸化物絶縁層を単層又は積層して用いることができる。
【００８８】
絶縁層４０７の形成方法としては、プラズマＣＶＤ法、スパッタリング法等を用いることができる。特に、スパッタリング法を用いることで、絶縁層４０７中の水素、水、水酸基又は水酸化物（これらを水素等という）を低減することができる。
【００８９】
本実施の形態においては、絶縁層４０７として、スパッタリング法により酸化シリコン層を成膜する。スパッタガスは、酸素及びアルゴンの混合ガス、又は酸素等を用いることができる。また、スパッタガスは、水素等が除去され、かつ高純度の酸素を含んでいることが好ましい。また、ターゲットは、シリコン又は石英（好ましくは合成石英）を用いることができる。なお、成膜時の基板４００は、室温でもよく、加熱されていてもよい。
【００９０】
絶縁層４０７の成膜条件の一例としては、ターゲットを石英とし、基板温度１０８℃、基板４００とターゲット間の距離（Ｔ−Ｓ間距離ともいう）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、スパッタガスを酸素及びアルゴンの混合ガス（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）とする。なお、絶縁層４０７の膜厚は１００ｎｍとする。
【００９１】
スパッタガスは、水素等がｐｐｍレベル、好ましくはｐｐｂレベルの濃度まで除去された高純度ガスを用いる。
【００９２】
また、成膜室内の残留水分を除去することにより、絶縁層４０７に水素等が含まれないようにすることが好ましい。
【００９３】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプを用いればよい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。特に、クライオポンプは、成膜室から水素等を排気する効果が高い。そのため、絶縁層４０７中の水素等を極力低減することができる。また、排気手段として、ターボポンプにコールドトラップを組み合わせて使用することが好ましい。
【００９４】
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
【００９５】
また、多元スパッタ装置を用いてもよい。多元スパッタ装置は、材料が異なる複数のターゲットを設置可能であり、同一の成膜室において、複数のターゲットを同時又は別々にスパッタリングすることができる。例えば、同時にスパッタリングすることで、複数の材料からなる膜を形成することができる。また、別々にスパッタリングすることで、材料が異なる複数の膜を積層することができる。
【００９６】
また、マグネトロンスパッタリング法を用いるスパッタ装置を用いてもよい。当該スパッタ装置は、成膜室内部に磁石機構を備えている。また、ＥＣＲスパッタリング法を用いるスパッタ装置を用いてもよい。当該スパッタ装置は、マイクロ波を用いて発生させたプラズマを用いる。
【００９７】
また、成膜方法としてリアクティブスパッタリング法を用いてもよい。当該スパッタリング法は、成膜中にターゲットとスパッタガスとを化学反応させ、それらの化合物薄膜を形成する方法である。また、バイアススパッタリング法を用いてもよい。当該スパッタリング法は、成膜中に基板にも電圧をかける方法である。
【００９８】
また、絶縁層４０７として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウムなどの窒化物絶縁層の単層又は積層を用いてもよい。また、当該窒化物絶縁層と上記酸化物絶縁層とを積層した構造としてもよい。
【００９９】
窒化物絶縁層と酸化物絶縁層との積層は、例えば以下の方法で形成する。まず、成膜室に高純度窒素を含むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜する。その後、スパッタガスを高純度酸素を含むものに切り替えて、酸化シリコン層を成膜する。なお、上述したように、成膜室内の残留水分を除去しつつ窒化シリコン層や酸化シリコン層を成膜することが好ましい。また、成膜時に基板を加熱してもよい。
【０１００】
次に、絶縁層４０７上に酸化物半導体層をスパッタリング法により形成する。
【０１０１】
酸化物半導体層中に水素等が極力含まれないようにすることが好ましい。そのため、成膜の前処理として、絶縁層４０７が形成された基板４００を予備加熱し、基板４００に吸着した水素等を脱離し排気することが好ましい。なお、予備加熱は、スパッタリング装置の予備加熱室で行えばよい。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。ただし、予備加熱は省略してもよい。
【０１０２】
また、成膜の前処理として、アルゴンガスを導入してプラズマを発生させ、絶縁層４０７の表面に付着しているゴミを除去することも好ましい。この工程を、逆スパッタと呼ぶ。逆スパッタとは、ターゲット側に電圧を印加せず、アルゴン雰囲気下で基板側に高周波電源を用いて電圧を印加することによってプラズマを生成し、絶縁層４０７の表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素等を用いてもよい。
【０１０３】
酸化物半導体層のターゲットとしては、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、すなわち、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］のターゲットを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用いることもできる。また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いることもできる。ターゲットにおける金属酸化物の充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層４１２を緻密な膜とすることができる。
【０１０４】
なお、酸化物半導体層の成膜の際は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス及び酸素混合雰囲気下とすればよい。ここで、酸化物半導体層を成膜する際に用いるスパッタガスは、水素等がｐｐｍレベル、好ましくはｐｐｂレベルの濃度まで除去された高純度ガスを用いる。
【０１０５】
また、成膜室内の残留水分を除去することにより、酸化物半導体層中に水素等が含まれないようにすることが好ましい。上述したように、クライオポンプを用いて成膜室内の水素等を排気することで、酸化物半導体層中の水素等を極力低減することができる。また、成膜時の基板は、室温でもよく、４００℃未満の温度に加熱してもよい。なお、成膜室を減圧状態に保持することが好ましい。
【０１０６】
酸化物半導体層の成膜条件の一例としては、ターゲットの組成比をＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］とし、基板温度を室温、Ｔ−Ｓ間距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、スパッタガスを酸素及びアルゴンの混合ガス（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）とする。なお、パルス直流（ＤＣ）電源を用いることで、ゴミの発生を低減する効果や、膜厚分布を均一にする効果を奏する。酸化物半導体層の膜厚は、２ｎｍ以上２００ｎｍ以下（好ましくは５ｎｍ以上３０ｎｍ以下）とする。なお、適用する酸化物半導体の材料により適切な厚みは異なるため、材料に応じて適宜厚みを選択すればよい。
【０１０７】
以上では、酸化物半導体層として、インジウムとガリウムと亜鉛と酸素とを含む化合物層（Ｉｎ−Ｇａ−Ｚｎ−Ｏともいう）を用いたが、その他にも、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いることができる。また、上記酸化物半導体層はＳｉを含んでいてもよい。また、これらの酸化物半導体層は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であってもよいし、単結晶であってもよい。
【０１０８】
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される化合物層を用いることもできる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素である。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏが挙げられる。
【０１０９】
次に、酸化物半導体層を第１のフォトリソグラフィ法を介してエッチングして、島状の酸化物半導体層４１２に加工する（図７（Ａ）参照）。なお、加工に用いるレジストをインクジェット法で形成してもよい。レジストをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減することができる。
【０１１０】
また、レジストを多階調フォトマスクを用いて形成してもよい。多階調フォトマスクは、多段階の光量（光強度）で露光を行うことが可能なマスクである。多階調フォトマスクを用いることで、フォトマスク数を削減することができる。
【０１１１】
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【０１１２】
ドライエッチングを行う場合、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１１３】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素、塩化硼素、塩化珪素、四塩化炭素など）が好ましいが、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素、弗化硫黄、弗化窒素、トリフルオロメタンなど）、臭化水素、酸素、またはこれらのガスにヘリウムやアルゴンなどの希ガスを添加したガス等を用いることもできる。
【０１１４】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素：２８重量％アンモニア：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。エッチングの条件（エッチング液、エッチング時間、温度等）については、酸化物半導体の材料に合わせて適宜調節すればよい。
【０１１５】
また、ウェットエッチングを行う場合、エッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれる材料（例えば、インジウム等のレアメタル）を回収して再利用することにより、資源を有効活用することができる。
【０１１６】
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体層を島状の酸化物半導体層４１２に加工する。
【０１１７】
次に、酸化物半導体層４１２に第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。この第１の加熱処理によって酸化物半導体層４１２から水素等を除去することができる。
【０１１８】
なお、加熱処理装置は電気炉に限らず、発熱体（例えば抵抗発熱体等）からの熱伝導または熱輻射によって加熱を行う装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。
【０１１９】
ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により加熱を行う装置である。
【０１２０】
ＧＲＴＡ装置は、高温のガスを用いて加熱を行う装置である。ガスとしては、不活性ガス（代表的には、アルゴン等の希ガス）または窒素ガスを用いることができる。
【０１２１】
例えば、ＧＲＴＡ装置を用いて第１の加熱処理を行う場合、基板を高温（例えば６５０℃〜７００℃）の不活性ガス中において数分間加熱した後、該不活性ガス中から取り出せばよい。ＧＲＴＡ装置を用いることにより、短時間での高温加熱処理が可能となる。
【０１２２】
第１の加熱処理の際の雰囲気には、水素等が含まれないようにすることが好ましい。または、加熱処理装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２３】
なお、第１の加熱処理の条件、または酸化物半導体層４１２の材料によっては、第１の加熱処理により島状の酸化物半導体層４１２が結晶化し、微結晶化または多結晶化する場合もある。
【０１２４】
例えば、結晶化率が８０％以上の微結晶の酸化物半導体層４１２となる場合もある。ただし、第１の加熱処理を行っても島状の酸化物半導体層４１２が結晶化せず、非晶質の酸化物半導体層４１２となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層４１２となる場合もある。
【０１２５】
また、第１の加熱処理は、島状に加工する前の酸化物半導体層に対して行ってもよい。この場合、第１の加熱処理後に、第１のフォトリソグラフィ工程を行い、島状に加工する。
【０１２６】
なお、第１の加熱処理は、後の工程で行っても良い。例えば、酸化物半導体層４１２上にソース電極及びドレイン電極を形成した後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
【０１２７】
第１の加熱処理は、酸化物半導体層４１２中から水素等を除去することを主な目的としているが、この第１の加熱処理の際に酸化物半導体層４１２中に酸素欠損が生じてしまうおそれがある。このため、第１の加熱処理の後に、過剰な酸化処理を行うことが好ましい。過剰な酸化処理の具体例としては、第１の加熱処理の後に連続して、酸素雰囲気または窒素及び酸素を含む雰囲気（たとえば、窒素：酸素の体積比＝４：１）での加熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用いることもできる。
【０１２８】
以上のように、第１の加熱処理により、酸化物半導体層から水素等を除去することができる。すなわち、第１の加熱処理は、酸化物半導体層に対する脱水化、脱水素化の効果を奏する。
【０１２９】
次に、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。
【０１３０】
導電膜は、スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｙなどの金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる。また、例えば、ヒロックやウィスカーの発生を防止するためにＳｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｙなどの元素が添加されたＡｌ材料を用いてもよく、この場合、耐熱性を向上させることができる。導電性を有する金属酸化物としては、酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金（ＩＴＯ）、酸化インジウム酸化亜鉛合金（ＩＺＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１３１】
また、導電膜は、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した２層構造、チタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を積層した３層構造が挙げられる。また、Ａｌ、Ｃｕなどの金属層と、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層とが積層された構成としてもよい。
【０１３２】
本実施の形態では導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
【０１３３】
次に、第２のフォトリソグラフィ工程により導電膜上にレジストを形成し、選択的にエッチングを行って第１の電極４１５ａ及び第２の電極４１５ｂを形成した後、レジストを除去する（図７（Ｂ）参照）。
【０１３４】
第１の電極４１５ａはソース電極及びドレイン電極の一方として機能し、第２の電極４１５ｂはソース電極及びドレイン電極の他方として機能する。ここで、第１の電極４１５ａ及び第２の電極４１５ｂの端部がテーパとなるようにエッチングすると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
【０１３５】
なお、第１の電極４１５ａ、第２の電極４１５ｂを形成するためのレジストをインクジェット法で形成してもよい。レジストをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。多階調フォトマスクを用いても良い。
【０１３６】
また、導電膜のエッチングの際に、酸化物半導体層４１２が除去されないようにする必要がある。
【０１３７】
例えば、酸化物半導体層４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏを用い、導電膜としてチタンを用い、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。そうすることで、エッチングレートの差により、酸化物半導体層４１２の除去を防ぐことができる。
【０１３８】
なお、エッチングの条件を調整することで、酸化物半導体層４１２の一部をエッチングし、溝部（凹部）を有する酸化物半導体層とすることもできる。例えば、チャネルエッチ構造の薄膜トランジスタとすることができる。
【０１３９】
また、レジストを形成する際の露光には、ＫｒＦレーザ光、またはＡｒＦレーザ光などを用いればよい。また、超紫外線（波長：数ｎｍ〜数１０ｎｍ）を用いることで、露光の際の解像度を高く且つ焦点深度を大きくでき、微細な加工を行うことができる。
【０１４０】
ここで、図６（Ｂ）のように、作製されるトランジスタ４１０のチャネル長は、２つの電極（第１の電極４１５ａと第２の電極４１５ｂ）の間隔に応じて決定される。そのため、チャネル長を短くする場合（例えば１０ｎｍ以上１０００ｎｍ未満）、上記超紫外線で露光を行い２つの電極を形成することが好ましい。チャネル長を短くすることで、トランジスタの高速動作、オフ電流値の低減、又は低消費電力化を図ることができる。
【０１４１】
なお、第１の電極４１５ａ、第２の電極４１５ｂを形成した後、一酸化窒素、窒素、またはアルゴンなどのガスを用いたプラズマ処理によって、露出している酸化物半導体層４１２の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１４２】
次に、絶縁層４０７、酸化物半導体層４１２、第１の電極４１５ａ、第２の電極４１５ｂ上にゲート絶縁層４０２を形成する（図７（Ｃ）参照）。
【０１４３】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。
【０１４４】
ゲート絶縁層４０２を形成する際は、水素等が含まれないようにすることが好ましい。このため、上述したようなスパッタリング法を用いて、ゲート絶縁層４０２を成膜することが好ましい。本実施の形態では、膜厚１００ｎｍの酸化シリコン層を形成する。なお、成膜を行う前に、上述したような予備加熱を行うことが好ましい。
【０１４５】
ゲート絶縁層４０２の成膜条件の一例としては、ターゲットを石英とし、圧力０．４Ｐａ、高周波電源１．５ｋＷ、スパッタガスを酸素及びアルゴンの混合ガス（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）とする。
【０１４６】
次に、第３のフォトリソグラフィ工程によりレジストを形成し、選択的にエッチングを行ってゲート絶縁層４０２の一部を除去することにより、第１の電極４１５ａ、第２の電極４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図７（Ｄ）参照）。なお、レジストをインクジェット法で形成する場合、フォトマスクを使用しないため、製造コストを低減できる。
【０１４７】
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４のフォトリソグラフィ工程を介してゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂを形成する。
【０１４８】
ゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂは、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ等の金属材料、又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【０１４９】
ゲート電極４１１、第１の配線層４１４ａ、及び第２の配線層４１４ｂの２層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げられる。
【０１５０】
また、３層構造の具体例としては、タングステン層（または窒化タングステン層）と、アルミニウム及びシリコンの合金層（またはアルミニウム及びチタンの合金層）と、窒化チタン層（またはチタン層）とが積層された構造が挙げられる。なお、透光性を有する導電膜を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、透光性を有する導電性酸化物が挙げられる。
【０１５１】
本実施の形態ではゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂとしてスパッタリング法により形成した膜厚１５０ｎｍのチタン膜を用いる。
【０１５２】
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理により、酸化物半導体層４１２中の水素等をより低減し、高純度化することができる。
【０１５３】
また、第２の加熱処理の後、大気中、１００℃以上２００℃以下、１時間以上３０時間以下で加熱処理を行ってもよい。ここでの加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から１００℃以上２００℃の加熱温度への昇温と、該加熱温度から室温までの降温を複数回繰り返して行ってもよい。
【０１５４】
以上の工程により、トランジスタ４１０を形成することができる（図７（Ｅ）参照）。トランジスタ４１０は、実施の形態１で説明したトランジスタに適用することができる。
【０１５５】
なお、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。また、上記第２の加熱処理は、当該保護絶縁層や平坦化絶縁層を設ける工程の後に行ってもよい。
【０１５６】
保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。
【０１５７】
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることもできる。また、これらの材料で形成される絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
【０１５８】
ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１５９】
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
【０１６０】
以上のように、真性又は実質的に真性な酸化物半導体を用いた半導体装置を作製することができる。
【０１６１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６２】
（実施の形態４）
本実施の形態では、半導体装置の構造及びその作製方法の一例について説明する。
【０１６３】
図８（Ｅ）に、半導体装置の断面構造の一例を示す。半導体装置は、トランジスタ３９０を有している。
【０１６４】
トランジスタ３９０は、ボトムゲート構造であり、ゲート電極３９１、ゲート絶縁層３９７、酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂを有する。
【０１６５】
このトランジスタ３９０を、実施の形態１で説明したトランジスタ等に用いることができる。なお、マルチゲート構造のトランジスタとしてもよい。
【０１６６】
以下、図８（Ａ）乃至（Ｅ）を用い、基板３９４上にトランジスタ３９０を作製する方法について説明する。
【０１６７】
まず、基板３９４上にゲート電極３９１を形成する。基板３９４の材料等は、実施の形態３と同様である。また、ゲート電極３９１の材料や成膜方法等についても、実施の形態３と同様である。
【０１６８】
なお、基板３９４とゲート電極３９１との間に、下地膜となる絶縁膜（例えば酸化珪素膜又は窒化珪素膜等）を設けてもよい。
【０１６９】
次に、ゲート電極３９１上にゲート絶縁層３９７を形成する。ゲート絶縁層３９７の材料や成膜方法等は、実施の形態３で説明したゲート絶縁層４０２と同様である。
【０１７０】
次に、ゲート絶縁層３９７上に、酸化物半導体層３９３を形成する（図８（Ａ）参照）。その後、フォトリソグラフィ法を介して島状の酸化物半導体層３９９を形成する（図８（Ｂ）参照）。なお、酸化物半導体層３９９の材料や成膜方法等は、実施の形態３で説明した酸化物半導体層４１２と同様である。
【０１７１】
ここで、酸化物半導体層３９９に対し、実施の形態３と同様に、第１の加熱処理を行うことが好ましい。
【０１７２】
次に、ゲート絶縁層３９７及び酸化物半導体層３９９上に、第１の電極３９５ａ及び第２の電極３９５ｂを形成する（図８（Ｃ）参照）。第１の電極３９５ａ及び第２の電極３９５ｂの材料や成膜方法等は、実施の形態３で説明した第１の電極４１５ａ及び第２の電極４１５ｂと同様である。
【０１７３】
以上の工程により、トランジスタ３９０を作製することができる。トランジスタ３９０は、実施の形態１で説明したトランジスタに適用することができる。
【０１７４】
なお、酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂに接する保護絶縁層３９６を形成してもよい（図８（Ｄ）参照。）。
【０１７５】
保護絶縁層３９６としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化窒化アルミニウム層、又は酸化アルミニウム層などの酸化物絶縁層を単層又は積層して形成することができる。本実施の形態では、保護絶縁層３９６として、酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂが形成された基板３９４を室温状態のまま、または１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し、シリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。
【０１７６】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、不活性ガス（例えば窒素）又は酸素雰囲気下、２００℃以上４００℃以下（好ましくは２５０℃以上３５０℃以下）で行えばよい。本実施の形態では、窒素雰囲気下で、２５０℃、１時間の加熱を行う。
【０１７７】
第２の加熱処理を行うことで、酸化物半導体層３９９中の水素等を保護絶縁層３９６に拡散させ、酸化物半導体３９９中の水素等をより低減することができる。
【０１７８】
また、保護絶縁層３９６上に絶縁層３９８を設けてもよい。絶縁層３９８として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを単層又は積層して形成することができる。
【０１７９】
なお、保護絶縁層３９６及び絶縁層３９８の成膜時に、酸化物半導体層３９９に水素等が含まれないようにすることが好ましい。そのため、実施の形態３で説明したように、クライオポンプを用いて成膜室内の水素等を排気することで、酸化物半導体層３９９中の水素等を極力低減することができる。
【０１８０】
以上のように、真性又は実質的に真性な酸化物半導体を用いた半導体装置を作製することができる。
【０１８１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１８２】
（実施の形態５）
本実施の形態では、半導体装置の構造及びその作製方法の一例について説明する。
【０１８３】
図９（Ｄ）に、半導体装置の断面構造の一例を示す。半導体装置は、トランジスタ３６０を有している。
【０１８４】
トランジスタ３６０は、ボトムゲート構造であり、ゲート電極３６１、ゲート絶縁層３２２、酸化物半導体層３６２、酸化物絶縁層３６６、第１の電極３６５ａ、及び第２の電極３６５ｂを有する。
【０１８５】
実施の形態４と異なる点は、酸化物半導体層３６２のチャネル形成領域３６３上に、酸化物絶縁層３６６が形成されている点である。このようなトランジスタを、チャネル保護型（チャネルストップ型ともいう）と呼ぶ。
【０１８６】
以下、図９（Ａ）乃至（Ｄ）を用い、基板３２０上にトランジスタ３６０を作製する方法について説明する。酸化物半導体層３３２を形成する工程（図９（Ａ）参照）までは、実施の形態４と同様である。なお、実施の形態４と同様に、第１の加熱処理を行い、酸化物半導体層３３２中の水素等を低減することが好ましい。
【０１８７】
次に、酸化物半導体層３３２上に、酸化物絶縁層３６６を形成する（図９（Ｂ）参照）。
【０１８８】
酸化物絶縁層３６６としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを、単層又は積層して形成することができる。本実施の形態では、膜厚２００ｎｍの酸化シリコン層を、スパッタリング法を用いて成膜する。
【０１８９】
酸化物絶縁層３６６の成膜条件の一例としては、ターゲットをシリコンとし、基板温度を室温以上３００℃以下、スパッタガスを酸素及び窒素の混合ガスとする。なお、ターゲットは酸化シリコンとしてもよい。また、スパッタガスは希ガス（代表的にはアルゴン）、酸素、又は希ガス及び酸素の混合ガスとしてもよい。
【０１９０】
このとき、酸化物半導体層３３２に水素等が含まれないようにすることが好ましい。実施の形態３で説明したように、クライオポンプ等を用いればよい。
【０１９１】
次に、第２の加熱処理を行う。第２の加熱処理は、不活性ガス（例えば窒素）又は酸素雰囲気下、２００℃以上４００℃以下（好ましくは２５０℃以上３５０℃以下）で行えばよい。本実施の形態では、窒素雰囲気下で、２５０℃、１時間の加熱を行う。
【０１９２】
第２の加熱処理を行うことで、酸化物半導体層３３２の酸化物絶縁層３６６で覆われている領域では、酸化物絶縁層３６６から酸素が供給されるため、高抵抗化する。
【０１９３】
一方、酸化物絶縁層３６６によって覆われていない領域では、第２の加熱処理により酸素が欠損するため、低抵抗化することができる。そのため、自己整合的に酸化物半導体層３３２の酸化物絶縁層３６６によって覆われていない領域の低抵抗化を行うことができる。
【０１９４】
すなわち、第２の加熱処理後の酸化物半導体層３６２は、抵抗の異なる領域（図９（Ｂ）においては斜線領域及び白地領域で示す）を有する。
【０１９５】
次に、第１の電極３６５ａ及び第２の電極３６５ｂを形成する（図９（Ｃ）参照）。なお、第１の電極３６５ａ及び第２の電極３６５ｂの材料や成膜方法は、実施の形態４で説明した第１の電極３９５ａ及び第１の電極３９５ｂと同様とする。
【０１９６】
以上の工程により、トランジスタ３６０が形成される。トランジスタ３６０は、実施の形態１で説明したトランジスタに適用することができる。
【０１９７】
なお、トランジスタ３６０上に保護絶縁層３２３を形成してもよい（図９（Ｄ）参照）。保護絶縁層３２３の材料や成膜方法は、実施の形態４で説明した保護絶縁層と同様とする。
【０１９８】
本実施の形態では、第１の加熱処理により酸化物半導体層３３２中の水素等を低減した後、第２の加熱処理により酸化物半導体層３６２の一部を選択的に酸素過剰な状態としている。
【０１９９】
その結果、酸化物半導体層３６２において、ゲート電極３６１と重なるチャネル形成領域３６３は、真性又は実質的に真性となる。そして、第１の電極３６５ａに重なる領域３６４ａ及び第２の電極３６５ｂに重なる領域３６４ｂは、低抵抗領域となる。
【０２００】
以上のように、真性又は実質的に真性な酸化物半導体を用いた半導体装置を作製することができる。
【０２０１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２０２】
（実施の形態６）
本実施の形態では、半導体装置の構造及びその作製方法の一例を示す。
【０２０３】
図１０（Ｄ）に半導体装置の断面構造を示す。半導体装置は、トランジスタ３５０を有している。
【０２０４】
トランジスタ３５０は、ボトムゲート構造であり、ゲート電極３５１、ゲート絶縁層３４２、第１の電極３５５ａ、第２の電極３５５ｂ、及び酸化物半導体層３４６を有する。
【０２０５】
実施の形態４（図８）と異なる点は、第１の電極３５５ａ及び第２の電極３５５ｂが、ゲート絶縁層３４２と酸化物半導体層３４６との間に設けられている点である。
【０２０６】
以下、図１０（Ａ）乃至（Ｄ）を用い、基板３４０上にトランジスタ３５０を作製する工程を説明する。ゲート絶縁層３４２を形成する工程までは、実施の形態４等と同様である。
【０２０７】
ゲート絶縁層３４２上に、第１の電極３５５ａ及び第２の電極３５５ｂを形成する（図１０（Ａ）参照）。第１の電極３５５ａ及び第２の電極３５５ｂの材料や成膜方法等は、実施の形態４で説明した第１の電極３９５ａ及び第２の電極３９５ｂと同様である。
【０２０８】
次に酸化物半導体層３４５を形成する（図１０（Ｂ）参照）。その後、エッチングして島状の酸化物半導体層３４６を得る（図１０（Ｃ）参照）。酸化物半導体層３４６の材料や成膜方法等は、実施の形態４で説明した酸化物半導体層３９９と同様である。なお、実施の形態４と同様に、第１の加熱処理を行い、酸化物半導体層３４６中の水素等を低減することが好ましい。
【０２０９】
以上の工程により、トランジスタ３５０を作製することができる。トランジスタ３５０は、実施の形態１で説明したトランジスタに適用することができる。
【０２１０】
なお、酸化物半導体層３４６に接する酸化物絶縁層３５６を形成してもよい（図１０（Ｄ）参照）。酸化物絶縁層３５６の材料や成膜方法等については、実施の形態４における保護絶縁層３９６と同様である。
【０２１１】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、不活性ガス（例えば窒素）又は酸素雰囲気下、２００℃以上４００℃以下（好ましくは２５０℃以上３５０℃以下）で行えばよい。本実施の形態では、窒素雰囲気下で、２５０℃、１時間の加熱を行う。
【０２１２】
第２の加熱処理により、酸化物絶縁層３５６から酸化物半導体層３４６に酸素が供給され酸素過剰な状態とすることができる。その結果、酸化物半導体層３４６は、真性又は実質的に真性となる。
【０２１３】
なお、酸化物絶縁層３５６上に絶縁層３４３を設けてもよい（図１０（Ｄ）参照）。絶縁層３４３の材料や成膜方法等については、上記実施の形態における絶縁層３９８と同様のものを採用することができる。
【０２１４】
以上のように、真性又は実質的に真性の酸化物半導体を用いた半導体装置を作製することができる。
【０２１５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２１６】
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の具体例について説明する。ただし、本発明に適用可能な電子機器は、下記に示す具体例に限定されるものではない。
【０２１７】
図１１（Ａ）は携帯型遊技機である。図１１（Ｂ）はデジタルカメラである。図１１（Ｃ）はテレビ受像器である。図１２（Ａ）はコンピュータである。図１２（Ｂ）は携帯電話である。図１２（Ｃ）は電子ペーパーである。電子ペーパーは、電子書籍（電子ブック、ｅ−ｂｏｏｋともいう）、ポスター等に用いることができる。図１２（Ｄ）はデジタルフォトフレームである。それぞれ、筐体９６３０、９６４０、９６５０、９６６０、９６７０、９６８０、９６９０に設けられた表示部９６３１、９６４１、９６５１、９６６１、９６７１、９６８１、９６９１に、本発明の一態様に係る表示装置を用いることができる。
【０２１８】
本発明の一態様である表示装置をこれらの電子機器に適用することにより、信頼性が高く、静止画等を表示する際の低消費電力化を図ることができる。
【０２１９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２２０】
１００ 表示部
１０１ 画素部
１０２ ゲートドライバ
１０３ ソースドライバ
１０４ トランジスタ
１０５ 液晶素子
１０６ 配線
１０７ 配線
１０８ 容量素子
２００ データ処理回路
２０１〜２０３ デジタルデータ
２１１〜２１３ メモリ
２２０ スイッチ
２３１〜２３４ サブフレーム期間
２４０ 平均値
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 絶縁層
３４５ 酸化物半導体層
３４６ 酸化物半導体層
３５０ トランジスタ
３５１ ゲート電極
３５５ａ、３５５ｂ 電極
３５６ 酸化物絶縁層
３６０ トランジスタ
３６１ ゲート電極
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ、３６４ｂ 領域
３６５ａ、３６５ｂ 電極
３６６ 酸化物絶縁層
３９０ トランジスタ
３９１ ゲート電極
３９３ 酸化物半導体層
３９４ 基板
３９５ａ、３９５ｂ 電極
３９６ 保護絶縁層
３９７ ゲート絶縁層
３９８ 絶縁層
３９９ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０７ 絶縁層
４１０ トランジスタ
４１１ ゲート電極
４１２ 酸化物半導体層
４１５ａ、４１５ｂ 電極
４１４ａ、４１４ｂ 配線層
４２１ａ、４２１ｂ 開口
５０００ 画素
５００１ トランジスタ
５００２ 液晶素子
５００３ 容量素子
９６３０、９６４０、９６５０、９６６０、９６７０、９６８０、９６９０ 筐体
９６３１、９６４１、９６５１、９６６１、９６７１、９６８１、９６９１ 表示部
【技術分野】
【０００１】
技術分野は、表示装置及びその駆動方法に関する。特に、多階調表示を実現できる表示装置に関する。また、当該表示装置を具備する電子機器に関する。
【背景技術】
【０００２】
表示装置は、アモルファスシリコンまたはポリシリコンを用いたトランジスタで駆動するタイプが主流である。しかし、これらの表示装置は、トランジスタのオフ電流の影響により、多階調表示を実現することが困難であった。
【０００３】
表示装置における画素の一例として、トランジスタ５００１、液晶素子５００２および容量素子５００３を備える画素５０００を図１５に示す。トランジスタ５００１は、アモルファスシリコントランジスタまたはポリシリコントランジスタである。画素５０００において、トランジスタ５００１より液晶素子５００２および容量素子５００３に対して、画像データを書き込むことによって、液晶素子５００２に電界が与えられ画像表示を行うことが可能となる。
【０００４】
しかし、トランジスタ５００１に存在するオフ電流によって、液晶素子５００２及び容量素子５００３に蓄えられた電荷は放電し、それに伴い画素の電圧も変動してしまう。
【０００５】
画素５０００において、トランジスタ５００１のオフ電流ｉ、容量素子５００３の保持容量Ｃ、電圧変動Ｖ及び保持時間Ｔは、ＣＶ＝ｉＴの関係を満たす。したがって、トランジスタ５００１のオフ電流を０．１ｐＡ（ｐは１０−１２を表す）、容量素子５００３の静電容量を０．１ｐＦ、１フレーム期間を１６．６ｍｓとすると、１フレーム期間中の画素の電圧変動Ｖを次のように求めることができる。
０．１［ｐＦ］×Ｖ＝０．１［ｐＡ］×１６．６［ｍｓ］
Ｖ＝１６．６［ｍＶ］
【０００６】
この表示装置が２５６（＝２８）階調であり、かつ、画素における液晶素子の最大駆動電圧が５Ｖであるとする。この場合、１階調分の階調電圧は約２０ｍＶである。つまり、先の計算により求めた画素の電圧変動Ｖ＝１６．６ｍＶは、およそ１階調分の階調電圧の変動に相当する。
【０００７】
また、表示装置が１０２４（＝２１０）階調であるとする。この場合、１階調分の階調電圧は約５ｍＶである。したがって、画素の電圧変動Ｖ＝１６．６ｍＶは、およそ４階調分の階調電圧の変動に相当し、オフ電流による電圧変動の影響を無視することはできない。
【０００８】
特許文献１では、ポリシリコントランジスタを用いた表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−１１０５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来の表示装置では、トランジスタのオフ電流による画素の電圧変動が大きいため、多階調表示を実現することが困難であった。
【００１１】
この問題に鑑み、本発明の一態様は、画素の電圧変動を低減することにより、多階調表示を実現することを目的の一とする。
【００１２】
また、本発明の一態様は、画素を駆動する回路を複雑にすることなく、多階調表示を実現することを目的の一とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、酸化物半導体を用いたトランジスタがスイッチ素子として画素に配置された表示装置である。そして、酸化物半導体は真性又は実質的に真性であり、トランジスタの単位チャネル幅あたりのオフ電流が１００ａＡ／μｍ以下（ａは１０−１８を表す）、好ましくは１ａＡ／μｍ以下、さらに好ましくは１ｚＡ／μｍ以下（ｚは１０−２１を表す）であることを特徴としている。なお、本明細書においては、「真性」とは、キャリア濃度が１×１０１２／ｃｍ３未満である半導体の状態を指し、「実質的に真性」とは、キャリア濃度が１×１０１２／ｃｍ３以上１×１０１４／ｃｍ３未満である半導体の状態を指すものとする。
【００１４】
すなわち、本発明の一態様は、上述したＣＶ＝ｉＴの関係を考慮し、画素の電圧変動Ｖを低減するために、オフ電流ｉの低減を行うものである。
【００１５】
また、本発明の一態様は、入力されるｍビットのデジタルデータのうち、ｎビットのデジタルデータは電圧階調によって階調を表現し、残りの（ｍ−ｎ）ビットのデジタルデータは時間階調によって階調を表現する表示装置である。すなわち、ｎビットを処理するソースドライバにより、ｍビットの階調表示を実現し得るものである。なお、ｍ、ｎはともに正の整数であり、かつｍ＞ｎとする。
【発明の効果】
【００１６】
本発明の一態様は、トランジスタのオフ電流を低減して画素の電圧変動を低減することで、多階調表示を実現できる。
【００１７】
また、本発明の一態様は、データ処理の方法として、電圧階調と時間階調とを組み合わせて用いることで、ソースドライバを複雑にすることなく、多階調表示を実現できる。
【図面の簡単な説明】
【００１８】
【図１】表示装置の一例を示す図。
【図２】表示装置の一例を示す図。
【図３】階調電圧を示す図。
【図４】データ処理の一例を示す図。
【図５】データ処理の一例を示す図。
【図６】トランジスタの構造及びその作製方法の一例を示す図。
【図７】トランジスタの構造及びその作製方法の一例を示す図。
【図８】トランジスタの構造及びその作製方法の一例を示す図。
【図９】トランジスタの構造及びその作製方法の一例を示す図。
【図１０】トランジスタの構造及びその作製方法の一例を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】データ処理の一例を示す図。
【図１４】トランジスタの電気特性を示す図。
【図１５】表示装置の一例を示す図。
【発明を実施するための形態】
【００１９】
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
まず、本実施の形態の表示装置の構成について、図１を用いて説明する。表示装置は表示部１００を有する。ここで、表示素子として液晶素子を示すが、ＥＬ素子又は電気泳動素子等を用いてもよい。
【００２１】
表示部１００は、画素部１０１、ゲートドライバ１０２、及びソースドライバ１０３を有する。画素部１０１には、トランジスタ１０４、液晶素子１０５、及び容量素子１０８を有する画素がマトリクス状に配置されている。なお、ゲートドライバ１０２及びソースドライバ１０３は、画素部１０１と同一基板上に一体形成されていてもよいし、別々に形成されていてもよい。
【００２２】
そして、トランジスタ１０４のゲートは、配線１０６（ゲート線ともいう）を介してゲートドライバ１０２に電気的に接続され、トランジスタ１０４のソース又はドレインの一方は、配線１０７（ソース線ともいう）を介してソースドライバ１０３に電気的に接続され、他方は液晶素子１０５及び容量素子１０８に電気的に接続されている。
【００２３】
トランジスタ１０４は、液晶素子１０５と配線１０７とを導通させるためのスイッチ素子として機能する。また、容量素子１０８は、液晶素子１０５に印加された電圧を一定期間保持する機能を有する。
【００２４】
各画素において、トランジスタ１０４のオフ電流ｉ、容量素子１０８の保持容量Ｃ、電圧変動Ｖ及び保持時間ＴはＣＶ＝ｉＴの関係を満たすため、トランジスタ１０４のオフ電流ｉを低減することで、トランジスタ１０４がオフ状態での電圧変動Ｖを低減することができる。
【００２５】
本実施の形態では、トランジスタ１０４を、酸化物半導体を用いて形成することを特徴としている。特に、真性又は実質的に真性な酸化物半導体を用いることで、トランジスタ１０４のオフ電流は、室温において、単位チャネル幅（Ｗ）あたり、１００ａＡ／μｍ以下、好ましくは１ａＡ／μｍ以下、さらに好ましくは１０ｚＡ／μｍ以下とすることができる。
【００２６】
例えば、トランジスタ１０４のオフ電流を１ａＡ、容量素子１０８の静電容量を０．１ｐＦ、１フレーム期間を１６．６ｍｓとすると、上記の関係式から、トランジスタ１０４のオフ電流による画素の電圧変動Ｖを次のように求めることができる。
０．１［ｐＦ］×Ｖ＝１［ａＡ］×１６．６［ｍｓ］
Ｖ＝１６．６×１０−５ｍＶ
【００２７】
ここで、この表示装置が２５６階調であり、かつ、画素における液晶素子の最大駆動電圧が５Ｖである場合を考える。この場合、１階調分の階調電圧は約２０ｍＶである。つまり、ここで求めた画素の電圧変動Ｖ＝１６．６×１０−５ｍＶは、１階調分の階調電圧である２０ｍＶに対してはるかに小さい値である。更に高い階調を表示する場合でも電圧変動が表示に影響を及ぼさない。
【００２８】
すなわち、トランジスタ１０４のオフ電流による画素の電圧変動は、実質的にゼロとみなすことができる。
【００２９】
なお、トランジスタ１０４のオフ電流による画素の電圧変動を実質的にゼロとしたため、液晶素子１０５のリーク電流による画素の電圧変動を考慮する。一般的な液晶素子のリーク電流は１ｆＡ（ｆは１０−１５を表す）程度であるため、同様に計算すると、電圧変動Ｖ＝０．１６６ｍＶとなる。理論上、表示装置が約３００００階調に達すると電圧変動が表示に影響を及ぼすが、人間の視感能力を考慮すると問題なく表示を行うことができる。したがって、通常の液晶素子では、そのリーク電流は問題とはならない。
【００３０】
以上のように、真性又は実質的に真性な酸化物半導体を用いたチャネル領域を有するトランジスタを画素に設けることで、トランジスタのオフ電流による画素の電圧変動を防ぐことができ、画素の階調特性を向上させることが可能である。
【００３１】
次に、本実施の形態おける酸化物半導体を用いたトランジスタの特徴について、詳細に説明する。
【００３２】
本実施の形態におけるトランジスタに用いる酸化物半導体は、酸化物半導体を用いたトランジスタの電気特性に悪影響を与える不純物が極めて少ないレベルにまで低減されたものであって、高純度化されたものであることが好ましい。電気特性に悪影響を与える不純物の代表例としては、水素が挙げられる。水素は、酸化物半導体中でキャリアの供与体（ドナー）となり得る不純物であり、酸化物半導体中に水素が多量に含まれていると、酸化物半導体がＮ型化されてしまう。そして、Ｎ型化した酸化物半導体を用いたトランジスタは、オン・オフ比を十分にとることができない。したがって、本明細書における「高純度の酸化物半導体」は、酸化物半導体における水素が極力低減されているものであって、真性又は実質的に真性な半導体を指す。高純度の酸化物半導体の一例としては、キャリア濃度が１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満、または６．０×１０１０／ｃｍ３未満である酸化物半導体が挙げられる。高純度の酸化物半導体を用いたトランジスタは、シリコンを用いた半導体を有するトランジスタ等に比較して、オフ電流が非常に小さいという特徴を有している。また、本実施の形態においては、高純度の酸化物半導体を用いたトランジスタは、ｎチャネル型のトランジスタであるものとして以下説明する。
【００３３】
このように、酸化物半導体に含まれる水素を徹底的に除去することにより得られる高純度の酸化物半導体をトランジスタのチャネル形成領域に用いることで、オフ電流値が極めて小さいトランジスタを提供できる。評価用素子（ＴＥＧとも呼ぶ）を作製し、得られたオフ電流の測定結果について、以下に説明する。
【００３４】
ＴＥＧには、Ｌ／Ｗ＝３μｍ／５０μｍ（膜厚ｄ：３０ｎｍ）のトランジスタを２００個並列に接続して作製されたＬ／Ｗ＝３μｍ／１００００μｍのトランジスタを設けた。その初期特性を図１４に示す。トランジスタの初期特性を測定するため、基板温度を室温とし、ソース−ドレイン間電圧（以下、ドレイン電圧またはＶＤという）を１０Ｖとし、ソース−ゲート間電圧（ゲート電圧またはＶＧという）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩＤという）の変化特性、すなわちＶＧ−ＩＤ特性を測定した。ここでは、ＶＧ−ＩＤ特性の測定結果を、ＶＧが−２０Ｖ〜＋５Ｖまでの範囲で示している。
【００３５】
図１４に示すように、チャネル幅Ｗが１００００μｍのトランジスタは、ＶＤが１Ｖ及び１０Ｖのいずれにおいても、オフ電流は１×１０−１３Ａ以下となっており、測定機（半導体パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）の分解能（１００ｆＡ）以下となっている。このオフ電流値は、チャネル幅１μｍに換算すると、１０ａＡ／μｍに相当する。
【００３６】
なお、本明細書においてオフ電流（リーク電流ともいう）とは、ｎチャネル型のトランジスタでしきい値Ｖｔｈが正である場合、室温において−２０Ｖ以上−５Ｖ以下の範囲の任意のゲート電圧を印加したときにトランジスタのソース−ドレイン間を流れる電流のことを指す。なお、室温は、１５度以上２５度以下とする。本明細書に開示する酸化物半導体を用いたトランジスタは、室温において、単位チャネル幅（Ｗ）あたりの電流値が１００ａＡ／μｍ以下、好ましくは１ａＡ／μｍ以下、さらに好ましくは１０ｚＡ／μｍ以下である。
【００３７】
なお、オフ電流とドレイン電圧との値が分かればオームの法則からトランジスタがオフ状態のときの抵抗値（オフ抵抗Ｒ）を算出することができ、チャネル形成領域の断面積Ａとチャネル長Ｌが分かればρ＝ＲＡ／Ｌの式（Ｒはオフ抵抗を表す）からオフ抵抗率ρを算出することもできる。図１４から求められたオフ抵抗率は、１×１０９Ω・ｍ以上（または１×１０１０Ω・ｍ以上）であった。ここで、断面積Ａは、チャネル形成領域の膜厚をｄとし、チャネル幅をＷとするとき、Ａ＝ｄＷから算出することができる。なお、一般的に半導体と絶縁体の抵抗率の境界は約１×１０５Ω・ｍである。すなわち、本発明の一態様に係る真性又は実質的に真性な酸化物半導体を用いたトランジスタは、オフ状態において絶縁体と同等の抵抗率を示すものである。このことから、該トランジスタは、スイッチ素子として異質な効果を有することが理解される。
【００３８】
また、酸化物半導体のエネルギーギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
【００３９】
また、高純度の酸化物半導体を用いたトランジスタは温度特性が良好である。代表的には、−２５℃から１５０℃までの温度範囲におけるトランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんど見られない。
【００４０】
次に、酸化物半導体を用いたトランジスタのホットキャリア劣化について説明する。
【００４１】
ホットキャリア劣化とは、高速に加速された電子がドレイン近傍のチャネルからゲート絶縁膜中に注入されて固定電荷となることや、高速に加速された電子がゲート絶縁膜界面にトラップ準位を形成することにより、しきい電圧の変動やゲートリーク電流の発生等のトランジスタ特性の劣化が生じることである。ホットキャリア劣化の要因としては、チャネルホットエレクトロン注入（ＣＨＥ注入）とドレインアバランシェホットキャリア注入（ＤＡＨＣ注入）がある。
【００４２】
シリコンはバンドギャップが１．１２ｅＶと小さいため、アバランシェ降伏によって雪崩的に電子が発生しやすく、ゲート絶縁膜への障壁を越えられるほど高速に加速される電子数が増加する。一方、本実施の形態で示す酸化物半導体は、バンドギャップが３．１５ｅＶと広いため、アバランシェ降伏が生じにくく、シリコンと比べてホットキャリア劣化の耐性が高い。
【００４３】
なお、高耐圧材料の一つであるシリコンカーバイドのバンドキャップと酸化物半導体のバンドギャップは同等であるが、酸化物半導体の方が、移動度が２桁程小さいため、電子が加速されにくく、また、酸化物半導体として、インジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むものを用い、ゲート絶縁膜として酸化シリコンを用いた場合には、当該酸化物半導体と酸化シリコン間の障壁が、シリコンカーバイド、窒化ガリウム、シリコンよりも大きいため、酸化膜に注入される電子が極めて少ないため、シリコンカーバイド、窒化ガリウム、シリコンよりホットキャリア劣化が生じにくく、ドレイン耐圧が高いといえる。このため、チャネルとして機能する酸化物半導体と、ソース電極及びドレイン電極との間に、意図的に低濃度不純物領域を形成する必要が無く、トランジスタ構造が極めて簡単になり、製造工程数を低減できる。
【００４４】
以上のように、酸化物半導体を用いたトランジスタはドレイン耐圧が高く、具体的には１００Ｖ以上、好ましくは５００Ｖ以上、好ましくは１ｋＶ以上のドレイン耐圧を有することが可能である。
【００４５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００４６】
（実施の形態２）
本実施の形態では、多階調表示を行うための構成の一例について説明する。
【００４７】
多階調表示を行う能力は、ソースドライバにおけるデジタルデータからアナログデータ（階調電圧）への変換能力に大きく依存している。
【００４８】
一般的に、ソースドライバにおいて、２ビットのデジタルデータを処理するソースドライバであれば２２＝４階調の表示を行うことができ、８ビットならば２８＝２５６階調表示を行うことができ、またｍビットならば２ｍ階調の表示を行うことができる。
【００４９】
しかしながら、ソースドライバの能力を上げるためには、ソースドライバの回路構成が複雑になり、かつレイアウト面積が大きくなる。
【００５０】
そこで、本実施の形態では、ソースドライバを複雑にすることなく、多階調表示を行う構成について説明する。
【００５１】
本実施の形態では、入力されるｍビットのデジタルデータのうち、ｎビットのデジタルデータは電圧階調によって階調を表現し、残りの（ｍ−ｎ）ビットのデジタルデータは時間階調によって階調を表現する。このようにすることで、ｎビット分の電圧階調を行うソースドライバにおいて、ｍビット分の階調を表示することが可能となり、ソースドライバを複雑にすることなく、多階調表示を行うことができる。なお、ｍ、ｎはともに正の整数であり、かつｍ＞ｎとする。
【００５２】
以下に、電圧階調と時間階調とを組み合わせる構成の一例について説明する。ここでは、４ビット（ｍ＝４）のデジタルデータが入力され、そのうち２ビットのデジタルデータ（ｎ＝２）を電圧階調に用い、２ビットのデジタルデータ（ｍ−ｎ＝２）を時間階調に用いる場合について説明する。ただし、ｍ及びｎは限定されない。
【００５３】
まず、本実施の形態の表示装置の構成について、図２を用いて説明する。表示装置は、表示部１００及びデータ処理回路２００を有する。
【００５４】
表示部１００は、図１と同様であるため説明を省略する。
【００５５】
データ処理回路２００は、入力される４ビットのデジタルデータのうち２ビット分のデジタルデータを用いて、電圧階調に用いられる２ビットのデジタルデータを生成する。そして、４ビットのデジタルデータのうち残りの２ビット分の情報を時間階調によって表現する。そして、電圧階調と時間階調とを組み合わせた信号（例えば、デジタルデータ）をソースドライバに出力する。
【００５６】
ここで、本実施の形態における表示装置の階調表示について、図３を用いて説明する。入力されるデジタルデータは４ビットであり、１６階調の情報を有している。電圧レベルＶＬはソースドライバに入力される最低の電圧レベルであり、また、電圧レベルＶＨはソースドライバに入力される最高の電圧レベルである。
【００５７】
本実施の形態においては、２ビットのデジタルデータが電圧階調に用いられるため、電圧レベルＶＨと電圧レベルＶＬの間に、隣り合う電圧レベルがほぼ等しくなるように３つの電圧レベルを設定し、４階調の電圧レベルを表現する。その隣り合う電圧レベルの差をαとし、α＝（ＶＨ−ＶＬ）／４とする。
【００５８】
よって、ソースドライバが出力する電圧レベルは、デジタルデータが（００）の時はＶＬとなり、デジタルデータが（０１）の時はＶＬ＋αとなり、デジタルデータが（１０）の時はＶＬ＋２αとなり、デジタルデータが（１１）の時はＶＬ＋３αとなる。
【００５９】
このように、ソースドライバが出力できる電圧レベルは、ＶＬ、（ＶＬ＋α）、（ＶＬ＋２α）、および（ＶＬ＋３α）の４通りである。すなわち、ｍビットのデジタルデータのうちｎビット分のデジタルデータを電圧階調に用いる場合、ソースドライバが出力できる電圧レベルは、２ｎ通りである。
【００６０】
そこで、本実施の形態では、表示装置が表示可能な階調数を増加させるため、電圧階調に時間階調を組み合わせる手法を用いる。以下に、本実施の形態における時間階調の方法を説明する。
【００６１】
まず、本実施の形態の表示装置は、１ライン分の画素を同時に駆動する、いわゆる線順次駆動を行う。言い換えると、１ライン分の画素に同時にアナログ階調電圧を書き込む。画素部中の全ての画素にアナログ階調電圧を書き込む周期を１フレーム期間と呼ぶ。
【００６２】
そして、１フレーム期間を複数に期間（サブフレーム期間と呼ぶ）に分割する。そして、各サブフレーム期間において、線順次駆動を行い、全ての画素にアナログ階調電圧を書き込む。各サブフレーム期間において書き込まれたアナログ階調電圧の平均値をとり、当該平均値の電圧レベルで階調表示を行う。本実施の形態では、１フレーム期間を４つのサブフレーム期間（第１〜第４のサブフレーム期間）に分割する。
【００６３】
すなわち、２ビット分を時間階調に用いることで、２ビット分のデジタルデータにより電圧レベルの差αをほぼ４等分し、階調数を増加させることができる。このため、ｍビットのデジタルデータのうち（ｍ−ｎ）ビット分のデジタルデータを時間階調に用いる場合、１フレーム期間を２ｍ−ｎ個のサブフレーム期間に分割する。
【００６４】
そして、電圧階調に時間階調を組み合わせることで、ＶＬ、ＶＬ＋α／４、ＶＬ＋２α／４、ＶＬ＋３α／４、ＶＬ＋α、ＶＬ＋５α／４、ＶＬ＋６α／４、ＶＬ＋７α／４、ＶＬ＋２α、ＶＬ＋９α／４、ＶＬ＋１０α／４、ＶＬ＋１１α／４、ＶＬ＋３αの電圧レベルに相当する表示を実現することができる（図３参照）。
【００６５】
以下に、電圧階調と時間階調とを組み合わせてデータ処理を行う方法の一例を示す。
【００６６】
図２において、データ処理回路２００にデジタルデータ２０１が入力される。本実施の形態において、４ビットのデジタルデータ２０１は（１００１）とする。入力されたデジタルデータ２０１は、メモリ２１１に書き込まれる。
【００６７】
そして、メモリ２１１からデジタルデータ２０１を読み出し、上位２ビットの（１０）をデジタルデータ２０２としてメモリ２１２に書き込み、上位２ビットの第１ビット目に１を足した（１１）をデジタルデータ２０３としてメモリ２１３に書き込む。
【００６８】
そして、１フレーム期間を４分割し、４つのサブフレーム期間（第１のサブフレーム期間２３１、第２のサブフレーム期間２３２、第３のサブフレーム期間２３３、及び第４のサブフレーム期間２３４）におけるデジタルデータを、下位２ビットから決定する。下位２ビットのデジタルデータが（０１）の時、デジタルデータ２０２がメモリ２１２から３回読み出され、デジタルデータ２０３がメモリ２１３から１回読み出され、デジタルデータ２０２及びデジタルデータ２０３はスイッチ２２０を介して表示部１００のソースドライバ１０３に出力される。デジタルデータ２０２及びデジタルデータ２０３はメモリ２１２とメモリ２１３から合計４回読み出される。
【００６９】
ここで、デジタルデータ２０３の読み出し回数は、下位２ビットの数値により決定される。すなわち、（００）は０回、（０１）は１回、（１０）は２回、（１１）は３回となる。この例では、（０１）であるのでデジタルデータ２０３は１回読み出し、残りの３回はデジタルデータ２０２を読み出す。
【００７０】
そして、例えば、第１のサブフレーム期間２３１、第２のサブフレーム期間２３２、及び第３のサブフレーム期間２３３にデジタルデータ２０２が出力され、第４のサブフレーム期間２３４にデジタルデータ２０３が出力される。この場合、第１〜第４のサブフレーム期間におけるデジタルデータは、順に（１０）、（１０）、（１０）、（１１）となる。これらをソースドライバに入力する（図４参照）。なお、この順序は限定されない。
【００７１】
ソースドライバは、第１〜第４のサブフレーム期間のそれぞれにおいて、デジタルデータ（１０）、（１０）、（１０）、及び（１１）に応じたアナログ階調電圧である（ＶＬ＋２α）、（ＶＬ＋２α）、（ＶＬ＋２α）、及び（ＶＬ＋３α）を所定の画素に入力する。当該画素は、それらの平均値２４０である（ＶＬ＋９α／４）の電圧レベルで階調表示を行う（図４、図５参照）。
【００７２】
また、（００００）〜（１１１１）のいずれのデジタルデータ２０１が入力される場合についても、同様の処理を行い、階調表示を行うことができる（図４参照）。
【００７３】
なお、入力されたデジタルデータ２０１の上位ビットのデジタルデータが（１１）のように、全て１である場合は、図１３に示すように、サブフレーム期間において画素にＶＨを入力するようにしてもよい。ＶＨを用いることでさらに階調数を増やすことができる。したがって、ｍビットのデジタルデータのうちｎビット分のデジタルデータを電圧階調に用いる場合、ソースドライバが出力できる電圧レベルは、最大で（２ｎ＋１）通り（（２ｎ＋１）通り以下）である。
【００７４】
このように、電圧階調と時間階調とを組み合わせることで、２ビットを処理するソースドライバにおいて４ビット相当の階調表示を行うことができる。すなわち、ソースドライバを複雑にすることなく、多階調表示を行うことが可能となる。したがって、本実施の形態に示すデータ処理回路は、入力されたｍビットのデジタルデータうちｎビット分のデジタルデータに基づいて、（２ｎ＋１）通りの電圧レベルから、ソースドライバに出力される２つの電圧レベルを選択し、また、１画素、１フレーム期間用に２ｍ−ｎ個のデジタルデータをソースドライバに出力する。ここで、２ｍ−ｎ個のデジタルデータにはそれぞれ当該選択された２つの電圧レベルに対応した２つのデジタルデータのいずれかが選択される。
【００７５】
しかしながら、本実施の形態のデータ処理により多階調化を行っても、トランジスタのオフ電流が大きいために画素の階調特性が低い場合は、所望の階調表示を行うことは難しい。その場合、実施の形態１で示した酸化物半導体を用いたトランジスタで画素を構成することで、階調特性が向上するため、データ処理にて生成した電圧レベルでの表示が可能となる。
【００７６】
また、本実施の形態のデータ処理を行う際、画素への書き込み時間が長くなると動作速度が遅くなる場合がある。本実施の形態のように１フレーム期間を４分割した場合、書き込み時間を４倍にすることが求められる。その際、酸化物半導体を用いたトランジスタは、移動度が１０ｃｍ２／Ｖｓ以上であるので、書き込み時間を短縮することができる。
【００７７】
すなわち、実施の形態１と本実施の形態とを組み合わせることは極めて有効であり、多階調表示及び高速動作を実現することができる。
【００７８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００７９】
（実施の形態３）
本実施の形態では、半導体装置の構造及びその作製方法の一例について説明する。
【００８０】
図６（Ａ）に、半導体装置の平面構造の一例を示す。また、図６（Ｂ）は、半導体装置の断面構造の一例であり、図６（Ａ）の線Ｃ１−Ｃ２における断面を示す。半導体装置は、トランジスタ４１０を有している。
【００８１】
トランジスタ４１０は、トップゲート構造の薄膜トランジスタであり、酸化物半導体層４１２、第１の電極（ソース電極及びドレイン電極の一方）４１５ａ、第２の電極（ソース電極及びドレイン電極の他方）４１５ｂ、ゲート絶縁層４０２、及びゲート電極４１１を有している。
【００８２】
なお、トランジスタ４１０はシングルゲート構造のトランジスタを示しているが、マルチゲート構造のトランジスタとしてもよい。
【００８３】
次に、図７（Ａ）乃至（Ｅ）を用いながら、トランジスタ４１０を作製する工程について説明する。
【００８４】
まず、基板４００上に下地膜となる絶縁層４０７を形成する。
【００８５】
基板４００は、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いるとよい。
【００８６】
基板４００の具体例としては、ガラス基板、結晶化ガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板等が挙げられる。また、ガラス基板の具体的な材料例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスが挙げられる。
【００８７】
絶縁層４０７としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層等の酸化物絶縁層を単層又は積層して用いることができる。
【００８８】
絶縁層４０７の形成方法としては、プラズマＣＶＤ法、スパッタリング法等を用いることができる。特に、スパッタリング法を用いることで、絶縁層４０７中の水素、水、水酸基又は水酸化物（これらを水素等という）を低減することができる。
【００８９】
本実施の形態においては、絶縁層４０７として、スパッタリング法により酸化シリコン層を成膜する。スパッタガスは、酸素及びアルゴンの混合ガス、又は酸素等を用いることができる。また、スパッタガスは、水素等が除去され、かつ高純度の酸素を含んでいることが好ましい。また、ターゲットは、シリコン又は石英（好ましくは合成石英）を用いることができる。なお、成膜時の基板４００は、室温でもよく、加熱されていてもよい。
【００９０】
絶縁層４０７の成膜条件の一例としては、ターゲットを石英とし、基板温度１０８℃、基板４００とターゲット間の距離（Ｔ−Ｓ間距離ともいう）を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、スパッタガスを酸素及びアルゴンの混合ガス（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）とする。なお、絶縁層４０７の膜厚は１００ｎｍとする。
【００９１】
スパッタガスは、水素等がｐｐｍレベル、好ましくはｐｐｂレベルの濃度まで除去された高純度ガスを用いる。
【００９２】
また、成膜室内の残留水分を除去することにより、絶縁層４０７に水素等が含まれないようにすることが好ましい。
【００９３】
成膜室内の残留水分を除去するためには、吸着型の真空ポンプを用いればよい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることできる。特に、クライオポンプは、成膜室から水素等を排気する効果が高い。そのため、絶縁層４０７中の水素等を極力低減することができる。また、排気手段として、ターボポンプにコールドトラップを組み合わせて使用することが好ましい。
【００９４】
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流電源を用いるＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
【００９５】
また、多元スパッタ装置を用いてもよい。多元スパッタ装置は、材料が異なる複数のターゲットを設置可能であり、同一の成膜室において、複数のターゲットを同時又は別々にスパッタリングすることができる。例えば、同時にスパッタリングすることで、複数の材料からなる膜を形成することができる。また、別々にスパッタリングすることで、材料が異なる複数の膜を積層することができる。
【００９６】
また、マグネトロンスパッタリング法を用いるスパッタ装置を用いてもよい。当該スパッタ装置は、成膜室内部に磁石機構を備えている。また、ＥＣＲスパッタリング法を用いるスパッタ装置を用いてもよい。当該スパッタ装置は、マイクロ波を用いて発生させたプラズマを用いる。
【００９７】
また、成膜方法としてリアクティブスパッタリング法を用いてもよい。当該スパッタリング法は、成膜中にターゲットとスパッタガスとを化学反応させ、それらの化合物薄膜を形成する方法である。また、バイアススパッタリング法を用いてもよい。当該スパッタリング法は、成膜中に基板にも電圧をかける方法である。
【００９８】
また、絶縁層４０７として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウムなどの窒化物絶縁層の単層又は積層を用いてもよい。また、当該窒化物絶縁層と上記酸化物絶縁層とを積層した構造としてもよい。
【００９９】
窒化物絶縁層と酸化物絶縁層との積層は、例えば以下の方法で形成する。まず、成膜室に高純度窒素を含むスパッタガスを導入し、シリコンターゲットを用いて窒化シリコン層を成膜する。その後、スパッタガスを高純度酸素を含むものに切り替えて、酸化シリコン層を成膜する。なお、上述したように、成膜室内の残留水分を除去しつつ窒化シリコン層や酸化シリコン層を成膜することが好ましい。また、成膜時に基板を加熱してもよい。
【０１００】
次に、絶縁層４０７上に酸化物半導体層をスパッタリング法により形成する。
【０１０１】
酸化物半導体層中に水素等が極力含まれないようにすることが好ましい。そのため、成膜の前処理として、絶縁層４０７が形成された基板４００を予備加熱し、基板４００に吸着した水素等を脱離し排気することが好ましい。なお、予備加熱は、スパッタリング装置の予備加熱室で行えばよい。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。ただし、予備加熱は省略してもよい。
【０１０２】
また、成膜の前処理として、アルゴンガスを導入してプラズマを発生させ、絶縁層４０７の表面に付着しているゴミを除去することも好ましい。この工程を、逆スパッタと呼ぶ。逆スパッタとは、ターゲット側に電圧を印加せず、アルゴン雰囲気下で基板側に高周波電源を用いて電圧を印加することによってプラズマを生成し、絶縁層４０７の表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウム、酸素等を用いてもよい。
【０１０３】
酸化物半導体層のターゲットとしては、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、すなわち、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］のターゲットを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用いることもできる。また、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いることもできる。ターゲットにおける金属酸化物の充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体層４１２を緻密な膜とすることができる。
【０１０４】
なお、酸化物半導体層の成膜の際は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス及び酸素混合雰囲気下とすればよい。ここで、酸化物半導体層を成膜する際に用いるスパッタガスは、水素等がｐｐｍレベル、好ましくはｐｐｂレベルの濃度まで除去された高純度ガスを用いる。
【０１０５】
また、成膜室内の残留水分を除去することにより、酸化物半導体層中に水素等が含まれないようにすることが好ましい。上述したように、クライオポンプを用いて成膜室内の水素等を排気することで、酸化物半導体層中の水素等を極力低減することができる。また、成膜時の基板は、室温でもよく、４００℃未満の温度に加熱してもよい。なお、成膜室を減圧状態に保持することが好ましい。
【０１０６】
酸化物半導体層の成膜条件の一例としては、ターゲットの組成比をＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］とし、基板温度を室温、Ｔ−Ｓ間距離を１１０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、スパッタガスを酸素及びアルゴンの混合ガス（酸素流量１５ｓｃｃｍ：アルゴン流量３０ｓｃｃｍ）とする。なお、パルス直流（ＤＣ）電源を用いることで、ゴミの発生を低減する効果や、膜厚分布を均一にする効果を奏する。酸化物半導体層の膜厚は、２ｎｍ以上２００ｎｍ以下（好ましくは５ｎｍ以上３０ｎｍ以下）とする。なお、適用する酸化物半導体の材料により適切な厚みは異なるため、材料に応じて適宜厚みを選択すればよい。
【０１０７】
以上では、酸化物半導体層として、インジウムとガリウムと亜鉛と酸素とを含む化合物層（Ｉｎ−Ｇａ−Ｚｎ−Ｏともいう）を用いたが、その他にも、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いることができる。また、上記酸化物半導体層はＳｉを含んでいてもよい。また、これらの酸化物半導体層は、非晶質であってもよいし、結晶質であってもよい。または、非単結晶であってもよいし、単結晶であってもよい。
【０１０８】
また、酸化物半導体層として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される化合物層を用いることもできる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素である。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏが挙げられる。
【０１０９】
次に、酸化物半導体層を第１のフォトリソグラフィ法を介してエッチングして、島状の酸化物半導体層４１２に加工する（図７（Ａ）参照）。なお、加工に用いるレジストをインクジェット法で形成してもよい。レジストをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減することができる。
【０１１０】
また、レジストを多階調フォトマスクを用いて形成してもよい。多階調フォトマスクは、多段階の光量（光強度）で露光を行うことが可能なマスクである。多階調フォトマスクを用いることで、フォトマスク数を削減することができる。
【０１１１】
なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。
【０１１２】
ドライエッチングを行う場合、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１１３】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素、塩化硼素、塩化珪素、四塩化炭素など）が好ましいが、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素、弗化硫黄、弗化窒素、トリフルオロメタンなど）、臭化水素、酸素、またはこれらのガスにヘリウムやアルゴンなどの希ガスを添加したガス等を用いることもできる。
【０１１４】
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素：２８重量％アンモニア：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。エッチングの条件（エッチング液、エッチング時間、温度等）については、酸化物半導体の材料に合わせて適宜調節すればよい。
【０１１５】
また、ウェットエッチングを行う場合、エッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれる材料（例えば、インジウム等のレアメタル）を回収して再利用することにより、資源を有効活用することができる。
【０１１６】
本実施の形態では、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング法により、酸化物半導体層を島状の酸化物半導体層４１２に加工する。
【０１１７】
次に、酸化物半導体層４１２に第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。この第１の加熱処理によって酸化物半導体層４１２から水素等を除去することができる。
【０１１８】
なお、加熱処理装置は電気炉に限らず、発熱体（例えば抵抗発熱体等）からの熱伝導または熱輻射によって加熱を行う装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。
【０１１９】
ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により加熱を行う装置である。
【０１２０】
ＧＲＴＡ装置は、高温のガスを用いて加熱を行う装置である。ガスとしては、不活性ガス（代表的には、アルゴン等の希ガス）または窒素ガスを用いることができる。
【０１２１】
例えば、ＧＲＴＡ装置を用いて第１の加熱処理を行う場合、基板を高温（例えば６５０℃〜７００℃）の不活性ガス中において数分間加熱した後、該不活性ガス中から取り出せばよい。ＧＲＴＡ装置を用いることにより、短時間での高温加熱処理が可能となる。
【０１２２】
第１の加熱処理の際の雰囲気には、水素等が含まれないようにすることが好ましい。または、加熱処理装置内に導入する窒素、ヘリウム、ネオン、アルゴン等のガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２３】
なお、第１の加熱処理の条件、または酸化物半導体層４１２の材料によっては、第１の加熱処理により島状の酸化物半導体層４１２が結晶化し、微結晶化または多結晶化する場合もある。
【０１２４】
例えば、結晶化率が８０％以上の微結晶の酸化物半導体層４１２となる場合もある。ただし、第１の加熱処理を行っても島状の酸化物半導体層４１２が結晶化せず、非晶質の酸化物半導体層４１２となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層４１２となる場合もある。
【０１２５】
また、第１の加熱処理は、島状に加工する前の酸化物半導体層に対して行ってもよい。この場合、第１の加熱処理後に、第１のフォトリソグラフィ工程を行い、島状に加工する。
【０１２６】
なお、第１の加熱処理は、後の工程で行っても良い。例えば、酸化物半導体層４１２上にソース電極及びドレイン電極を形成した後、ソース電極及びドレイン電極上にゲート絶縁層を形成した後、のいずれで行っても良い。
【０１２７】
第１の加熱処理は、酸化物半導体層４１２中から水素等を除去することを主な目的としているが、この第１の加熱処理の際に酸化物半導体層４１２中に酸素欠損が生じてしまうおそれがある。このため、第１の加熱処理の後に、過剰な酸化処理を行うことが好ましい。過剰な酸化処理の具体例としては、第１の加熱処理の後に連続して、酸素雰囲気または窒素及び酸素を含む雰囲気（たとえば、窒素：酸素の体積比＝４：１）での加熱処理を行う方法が挙げられる。また、酸素雰囲気下でのプラズマ処理を行う方法を用いることもできる。
【０１２８】
以上のように、第１の加熱処理により、酸化物半導体層から水素等を除去することができる。すなわち、第１の加熱処理は、酸化物半導体層に対する脱水化、脱水素化の効果を奏する。
【０１２９】
次に、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。
【０１３０】
導電膜は、スパッタリング法や真空蒸着法により形成すればよい。導電膜の材料としては、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｙなどの金属材料、該金属材料を成分とする合金材料、導電性を有する金属酸化物等が挙げられる。また、例えば、ヒロックやウィスカーの発生を防止するためにＳｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、Ｙなどの元素が添加されたＡｌ材料を用いてもよく、この場合、耐熱性を向上させることができる。導電性を有する金属酸化物としては、酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ合金（ＩＴＯ）、酸化インジウム酸化亜鉛合金（ＩＺＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１３１】
また、導電膜は、単層構造としてもよいし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層した２層構造、チタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を積層した３層構造が挙げられる。また、Ａｌ、Ｃｕなどの金属層と、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層とが積層された構成としてもよい。
【０１３２】
本実施の形態では導電膜としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成する。
【０１３３】
次に、第２のフォトリソグラフィ工程により導電膜上にレジストを形成し、選択的にエッチングを行って第１の電極４１５ａ及び第２の電極４１５ｂを形成した後、レジストを除去する（図７（Ｂ）参照）。
【０１３４】
第１の電極４１５ａはソース電極及びドレイン電極の一方として機能し、第２の電極４１５ｂはソース電極及びドレイン電極の他方として機能する。ここで、第１の電極４１５ａ及び第２の電極４１５ｂの端部がテーパとなるようにエッチングすると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。
【０１３５】
なお、第１の電極４１５ａ、第２の電極４１５ｂを形成するためのレジストをインクジェット法で形成してもよい。レジストをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。多階調フォトマスクを用いても良い。
【０１３６】
また、導電膜のエッチングの際に、酸化物半導体層４１２が除去されないようにする必要がある。
【０１３７】
例えば、酸化物半導体層４１２としてＩｎ−Ｇａ−Ｚｎ−Ｏを用い、導電膜としてチタンを用い、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。そうすることで、エッチングレートの差により、酸化物半導体層４１２の除去を防ぐことができる。
【０１３８】
なお、エッチングの条件を調整することで、酸化物半導体層４１２の一部をエッチングし、溝部（凹部）を有する酸化物半導体層とすることもできる。例えば、チャネルエッチ構造の薄膜トランジスタとすることができる。
【０１３９】
また、レジストを形成する際の露光には、ＫｒＦレーザ光、またはＡｒＦレーザ光などを用いればよい。また、超紫外線（波長：数ｎｍ〜数１０ｎｍ）を用いることで、露光の際の解像度を高く且つ焦点深度を大きくでき、微細な加工を行うことができる。
【０１４０】
ここで、図６（Ｂ）のように、作製されるトランジスタ４１０のチャネル長は、２つの電極（第１の電極４１５ａと第２の電極４１５ｂ）の間隔に応じて決定される。そのため、チャネル長を短くする場合（例えば１０ｎｍ以上１０００ｎｍ未満）、上記超紫外線で露光を行い２つの電極を形成することが好ましい。チャネル長を短くすることで、トランジスタの高速動作、オフ電流値の低減、又は低消費電力化を図ることができる。
【０１４１】
なお、第１の電極４１５ａ、第２の電極４１５ｂを形成した後、一酸化窒素、窒素、またはアルゴンなどのガスを用いたプラズマ処理によって、露出している酸化物半導体層４１２の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１４２】
次に、絶縁層４０７、酸化物半導体層４１２、第１の電極４１５ａ、第２の電極４１５ｂ上にゲート絶縁層４０２を形成する（図７（Ｃ）参照）。
【０１４３】
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。
【０１４４】
ゲート絶縁層４０２を形成する際は、水素等が含まれないようにすることが好ましい。このため、上述したようなスパッタリング法を用いて、ゲート絶縁層４０２を成膜することが好ましい。本実施の形態では、膜厚１００ｎｍの酸化シリコン層を形成する。なお、成膜を行う前に、上述したような予備加熱を行うことが好ましい。
【０１４５】
ゲート絶縁層４０２の成膜条件の一例としては、ターゲットを石英とし、圧力０．４Ｐａ、高周波電源１．５ｋＷ、スパッタガスを酸素及びアルゴンの混合ガス（酸素流量２５ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）とする。
【０１４６】
次に、第３のフォトリソグラフィ工程によりレジストを形成し、選択的にエッチングを行ってゲート絶縁層４０２の一部を除去することにより、第１の電極４１５ａ、第２の電極４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図７（Ｄ）参照）。なお、レジストをインクジェット法で形成する場合、フォトマスクを使用しないため、製造コストを低減できる。
【０１４７】
次に、ゲート絶縁層４０２、及び開口４２１ａ、４２１ｂ上に導電膜を形成した後、第４のフォトリソグラフィ工程を介してゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂを形成する。
【０１４８】
ゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂは、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ等の金属材料、又はこれらを主成分とする合金材料を用いて、単層又は積層して形成することができる。
【０１４９】
ゲート電極４１１、第１の配線層４１４ａ、及び第２の配線層４１４ｂの２層構造の具体例としては、アルミニウム層上にモリブデン層が積層された構造、銅層上にモリブデン層が積層された構造、銅層上に窒化チタン層若しくは窒化タンタル層が積層された構造、または窒化チタン層上にモリブデン層が積層された構造が挙げられる。
【０１５０】
また、３層構造の具体例としては、タングステン層（または窒化タングステン層）と、アルミニウム及びシリコンの合金層（またはアルミニウム及びチタンの合金層）と、窒化チタン層（またはチタン層）とが積層された構造が挙げられる。なお、透光性を有する導電膜を用いてゲート電極を形成することもできる。透光性を有する導電膜の具体例としては、透光性を有する導電性酸化物が挙げられる。
【０１５１】
本実施の形態ではゲート電極４１１、第１の配線層４１４ａ、第２の配線層４１４ｂとしてスパッタリング法により形成した膜厚１５０ｎｍのチタン膜を用いる。
【０１５２】
次に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理により、酸化物半導体層４１２中の水素等をより低減し、高純度化することができる。
【０１５３】
また、第２の加熱処理の後、大気中、１００℃以上２００℃以下、１時間以上３０時間以下で加熱処理を行ってもよい。ここでの加熱処理は、一定の加熱温度を保持して加熱してもよいし、室温から１００℃以上２００℃の加熱温度への昇温と、該加熱温度から室温までの降温を複数回繰り返して行ってもよい。
【０１５４】
以上の工程により、トランジスタ４１０を形成することができる（図７（Ｅ）参照）。トランジスタ４１０は、実施の形態１で説明したトランジスタに適用することができる。
【０１５５】
なお、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよい。また、上記第２の加熱処理は、当該保護絶縁層や平坦化絶縁層を設ける工程の後に行ってもよい。
【０１５６】
保護絶縁層としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層又は積層して形成することができる。
【０１５７】
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることもできる。また、これらの材料で形成される絶縁膜を複数積層させることで平坦化絶縁層を形成してもよい。
【０１５８】
ここで、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１５９】
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）などの方法や、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等の器具を用いることができる。
【０１６０】
以上のように、真性又は実質的に真性な酸化物半導体を用いた半導体装置を作製することができる。
【０１６１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６２】
（実施の形態４）
本実施の形態では、半導体装置の構造及びその作製方法の一例について説明する。
【０１６３】
図８（Ｅ）に、半導体装置の断面構造の一例を示す。半導体装置は、トランジスタ３９０を有している。
【０１６４】
トランジスタ３９０は、ボトムゲート構造であり、ゲート電極３９１、ゲート絶縁層３９７、酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂを有する。
【０１６５】
このトランジスタ３９０を、実施の形態１で説明したトランジスタ等に用いることができる。なお、マルチゲート構造のトランジスタとしてもよい。
【０１６６】
以下、図８（Ａ）乃至（Ｅ）を用い、基板３９４上にトランジスタ３９０を作製する方法について説明する。
【０１６７】
まず、基板３９４上にゲート電極３９１を形成する。基板３９４の材料等は、実施の形態３と同様である。また、ゲート電極３９１の材料や成膜方法等についても、実施の形態３と同様である。
【０１６８】
なお、基板３９４とゲート電極３９１との間に、下地膜となる絶縁膜（例えば酸化珪素膜又は窒化珪素膜等）を設けてもよい。
【０１６９】
次に、ゲート電極３９１上にゲート絶縁層３９７を形成する。ゲート絶縁層３９７の材料や成膜方法等は、実施の形態３で説明したゲート絶縁層４０２と同様である。
【０１７０】
次に、ゲート絶縁層３９７上に、酸化物半導体層３９３を形成する（図８（Ａ）参照）。その後、フォトリソグラフィ法を介して島状の酸化物半導体層３９９を形成する（図８（Ｂ）参照）。なお、酸化物半導体層３９９の材料や成膜方法等は、実施の形態３で説明した酸化物半導体層４１２と同様である。
【０１７１】
ここで、酸化物半導体層３９９に対し、実施の形態３と同様に、第１の加熱処理を行うことが好ましい。
【０１７２】
次に、ゲート絶縁層３９７及び酸化物半導体層３９９上に、第１の電極３９５ａ及び第２の電極３９５ｂを形成する（図８（Ｃ）参照）。第１の電極３９５ａ及び第２の電極３９５ｂの材料や成膜方法等は、実施の形態３で説明した第１の電極４１５ａ及び第２の電極４１５ｂと同様である。
【０１７３】
以上の工程により、トランジスタ３９０を作製することができる。トランジスタ３９０は、実施の形態１で説明したトランジスタに適用することができる。
【０１７４】
なお、酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂに接する保護絶縁層３９６を形成してもよい（図８（Ｄ）参照。）。
【０１７５】
保護絶縁層３９６としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化窒化アルミニウム層、又は酸化アルミニウム層などの酸化物絶縁層を単層又は積層して形成することができる。本実施の形態では、保護絶縁層３９６として、酸化物半導体層３９９、第１の電極３９５ａ、及び第２の電極３９５ｂが形成された基板３９４を室温状態のまま、または１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入し、シリコン半導体のターゲットを用いて、酸化シリコン層を成膜する。
【０１７６】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、不活性ガス（例えば窒素）又は酸素雰囲気下、２００℃以上４００℃以下（好ましくは２５０℃以上３５０℃以下）で行えばよい。本実施の形態では、窒素雰囲気下で、２５０℃、１時間の加熱を行う。
【０１７７】
第２の加熱処理を行うことで、酸化物半導体層３９９中の水素等を保護絶縁層３９６に拡散させ、酸化物半導体３９９中の水素等をより低減することができる。
【０１７８】
また、保護絶縁層３９６上に絶縁層３９８を設けてもよい。絶縁層３９８として、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを単層又は積層して形成することができる。
【０１７９】
なお、保護絶縁層３９６及び絶縁層３９８の成膜時に、酸化物半導体層３９９に水素等が含まれないようにすることが好ましい。そのため、実施の形態３で説明したように、クライオポンプを用いて成膜室内の水素等を排気することで、酸化物半導体層３９９中の水素等を極力低減することができる。
【０１８０】
以上のように、真性又は実質的に真性な酸化物半導体を用いた半導体装置を作製することができる。
【０１８１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１８２】
（実施の形態５）
本実施の形態では、半導体装置の構造及びその作製方法の一例について説明する。
【０１８３】
図９（Ｄ）に、半導体装置の断面構造の一例を示す。半導体装置は、トランジスタ３６０を有している。
【０１８４】
トランジスタ３６０は、ボトムゲート構造であり、ゲート電極３６１、ゲート絶縁層３２２、酸化物半導体層３６２、酸化物絶縁層３６６、第１の電極３６５ａ、及び第２の電極３６５ｂを有する。
【０１８５】
実施の形態４と異なる点は、酸化物半導体層３６２のチャネル形成領域３６３上に、酸化物絶縁層３６６が形成されている点である。このようなトランジスタを、チャネル保護型（チャネルストップ型ともいう）と呼ぶ。
【０１８６】
以下、図９（Ａ）乃至（Ｄ）を用い、基板３２０上にトランジスタ３６０を作製する方法について説明する。酸化物半導体層３３２を形成する工程（図９（Ａ）参照）までは、実施の形態４と同様である。なお、実施の形態４と同様に、第１の加熱処理を行い、酸化物半導体層３３２中の水素等を低減することが好ましい。
【０１８７】
次に、酸化物半導体層３３２上に、酸化物絶縁層３６６を形成する（図９（Ｂ）参照）。
【０１８８】
酸化物絶縁層３６６としては、酸化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを、単層又は積層して形成することができる。本実施の形態では、膜厚２００ｎｍの酸化シリコン層を、スパッタリング法を用いて成膜する。
【０１８９】
酸化物絶縁層３６６の成膜条件の一例としては、ターゲットをシリコンとし、基板温度を室温以上３００℃以下、スパッタガスを酸素及び窒素の混合ガスとする。なお、ターゲットは酸化シリコンとしてもよい。また、スパッタガスは希ガス（代表的にはアルゴン）、酸素、又は希ガス及び酸素の混合ガスとしてもよい。
【０１９０】
このとき、酸化物半導体層３３２に水素等が含まれないようにすることが好ましい。実施の形態３で説明したように、クライオポンプ等を用いればよい。
【０１９１】
次に、第２の加熱処理を行う。第２の加熱処理は、不活性ガス（例えば窒素）又は酸素雰囲気下、２００℃以上４００℃以下（好ましくは２５０℃以上３５０℃以下）で行えばよい。本実施の形態では、窒素雰囲気下で、２５０℃、１時間の加熱を行う。
【０１９２】
第２の加熱処理を行うことで、酸化物半導体層３３２の酸化物絶縁層３６６で覆われている領域では、酸化物絶縁層３６６から酸素が供給されるため、高抵抗化する。
【０１９３】
一方、酸化物絶縁層３６６によって覆われていない領域では、第２の加熱処理により酸素が欠損するため、低抵抗化することができる。そのため、自己整合的に酸化物半導体層３３２の酸化物絶縁層３６６によって覆われていない領域の低抵抗化を行うことができる。
【０１９４】
すなわち、第２の加熱処理後の酸化物半導体層３６２は、抵抗の異なる領域（図９（Ｂ）においては斜線領域及び白地領域で示す）を有する。
【０１９５】
次に、第１の電極３６５ａ及び第２の電極３６５ｂを形成する（図９（Ｃ）参照）。なお、第１の電極３６５ａ及び第２の電極３６５ｂの材料や成膜方法は、実施の形態４で説明した第１の電極３９５ａ及び第１の電極３９５ｂと同様とする。
【０１９６】
以上の工程により、トランジスタ３６０が形成される。トランジスタ３６０は、実施の形態１で説明したトランジスタに適用することができる。
【０１９７】
なお、トランジスタ３６０上に保護絶縁層３２３を形成してもよい（図９（Ｄ）参照）。保護絶縁層３２３の材料や成膜方法は、実施の形態４で説明した保護絶縁層と同様とする。
【０１９８】
本実施の形態では、第１の加熱処理により酸化物半導体層３３２中の水素等を低減した後、第２の加熱処理により酸化物半導体層３６２の一部を選択的に酸素過剰な状態としている。
【０１９９】
その結果、酸化物半導体層３６２において、ゲート電極３６１と重なるチャネル形成領域３６３は、真性又は実質的に真性となる。そして、第１の電極３６５ａに重なる領域３６４ａ及び第２の電極３６５ｂに重なる領域３６４ｂは、低抵抗領域となる。
【０２００】
以上のように、真性又は実質的に真性な酸化物半導体を用いた半導体装置を作製することができる。
【０２０１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２０２】
（実施の形態６）
本実施の形態では、半導体装置の構造及びその作製方法の一例を示す。
【０２０３】
図１０（Ｄ）に半導体装置の断面構造を示す。半導体装置は、トランジスタ３５０を有している。
【０２０４】
トランジスタ３５０は、ボトムゲート構造であり、ゲート電極３５１、ゲート絶縁層３４２、第１の電極３５５ａ、第２の電極３５５ｂ、及び酸化物半導体層３４６を有する。
【０２０５】
実施の形態４（図８）と異なる点は、第１の電極３５５ａ及び第２の電極３５５ｂが、ゲート絶縁層３４２と酸化物半導体層３４６との間に設けられている点である。
【０２０６】
以下、図１０（Ａ）乃至（Ｄ）を用い、基板３４０上にトランジスタ３５０を作製する工程を説明する。ゲート絶縁層３４２を形成する工程までは、実施の形態４等と同様である。
【０２０７】
ゲート絶縁層３４２上に、第１の電極３５５ａ及び第２の電極３５５ｂを形成する（図１０（Ａ）参照）。第１の電極３５５ａ及び第２の電極３５５ｂの材料や成膜方法等は、実施の形態４で説明した第１の電極３９５ａ及び第２の電極３９５ｂと同様である。
【０２０８】
次に酸化物半導体層３４５を形成する（図１０（Ｂ）参照）。その後、エッチングして島状の酸化物半導体層３４６を得る（図１０（Ｃ）参照）。酸化物半導体層３４６の材料や成膜方法等は、実施の形態４で説明した酸化物半導体層３９９と同様である。なお、実施の形態４と同様に、第１の加熱処理を行い、酸化物半導体層３４６中の水素等を低減することが好ましい。
【０２０９】
以上の工程により、トランジスタ３５０を作製することができる。トランジスタ３５０は、実施の形態１で説明したトランジスタに適用することができる。
【０２１０】
なお、酸化物半導体層３４６に接する酸化物絶縁層３５６を形成してもよい（図１０（Ｄ）参照）。酸化物絶縁層３５６の材料や成膜方法等については、実施の形態４における保護絶縁層３９６と同様である。
【０２１１】
次に、第２の加熱処理を行ってもよい。第２の加熱処理は、不活性ガス（例えば窒素）又は酸素雰囲気下、２００℃以上４００℃以下（好ましくは２５０℃以上３５０℃以下）で行えばよい。本実施の形態では、窒素雰囲気下で、２５０℃、１時間の加熱を行う。
【０２１２】
第２の加熱処理により、酸化物絶縁層３５６から酸化物半導体層３４６に酸素が供給され酸素過剰な状態とすることができる。その結果、酸化物半導体層３４６は、真性又は実質的に真性となる。
【０２１３】
なお、酸化物絶縁層３５６上に絶縁層３４３を設けてもよい（図１０（Ｄ）参照）。絶縁層３４３の材料や成膜方法等については、上記実施の形態における絶縁層３９８と同様のものを採用することができる。
【０２１４】
以上のように、真性又は実質的に真性の酸化物半導体を用いた半導体装置を作製することができる。
【０２１５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２１６】
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の具体例について説明する。ただし、本発明に適用可能な電子機器は、下記に示す具体例に限定されるものではない。
【０２１７】
図１１（Ａ）は携帯型遊技機である。図１１（Ｂ）はデジタルカメラである。図１１（Ｃ）はテレビ受像器である。図１２（Ａ）はコンピュータである。図１２（Ｂ）は携帯電話である。図１２（Ｃ）は電子ペーパーである。電子ペーパーは、電子書籍（電子ブック、ｅ−ｂｏｏｋともいう）、ポスター等に用いることができる。図１２（Ｄ）はデジタルフォトフレームである。それぞれ、筐体９６３０、９６４０、９６５０、９６６０、９６７０、９６８０、９６９０に設けられた表示部９６３１、９６４１、９６５１、９６６１、９６７１、９６８１、９６９１に、本発明の一態様に係る表示装置を用いることができる。
【０２１８】
本発明の一態様である表示装置をこれらの電子機器に適用することにより、信頼性が高く、静止画等を表示する際の低消費電力化を図ることができる。
【０２１９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２２０】
１００ 表示部
１０１ 画素部
１０２ ゲートドライバ
１０３ ソースドライバ
１０４ トランジスタ
１０５ 液晶素子
１０６ 配線
１０７ 配線
１０８ 容量素子
２００ データ処理回路
２０１〜２０３ デジタルデータ
２１１〜２１３ メモリ
２２０ スイッチ
２３１〜２３４ サブフレーム期間
２４０ 平均値
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 絶縁層
３４５ 酸化物半導体層
３４６ 酸化物半導体層
３５０ トランジスタ
３５１ ゲート電極
３５５ａ、３５５ｂ 電極
３５６ 酸化物絶縁層
３６０ トランジスタ
３６１ ゲート電極
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ、３６４ｂ 領域
３６５ａ、３６５ｂ 電極
３６６ 酸化物絶縁層
３９０ トランジスタ
３９１ ゲート電極
３９３ 酸化物半導体層
３９４ 基板
３９５ａ、３９５ｂ 電極
３９６ 保護絶縁層
３９７ ゲート絶縁層
３９８ 絶縁層
３９９ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０７ 絶縁層
４１０ トランジスタ
４１１ ゲート電極
４１２ 酸化物半導体層
４１５ａ、４１５ｂ 電極
４１４ａ、４１４ｂ 配線層
４２１ａ、４２１ｂ 開口
５０００ 画素
５００１ トランジスタ
５００２ 液晶素子
５００３ 容量素子
９６３０、９６４０、９６５０、９６６０、９６７０、９６８０、９６９０ 筐体
９６３１、９６４１、９６５１、９６６１、９６７１、９６８１、９６９１ 表示部
【特許請求の範囲】
【請求項１】
トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
前記トランジスタのゲートに電気的に接続されたゲートドライバと、
前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
前記ソースドライバに信号を出力するデータ処理回路とを有し、
前記トランジスタは、酸化物半導体を用いており、
前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットを時間階調に用いることを特徴とする表示装置。
【請求項２】
トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
前記トランジスタのゲートに電気的に接続されたゲートドライバと、
前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
前記ソースドライバに信号を出力するデータ処理回路とを有し、
前記トランジスタは、真性又は実質的に真性な酸化物半導体を用いており、
前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットを時間階調に用いることを特徴とする表示装置。
【請求項３】
トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
前記トランジスタのゲートに電気的に接続されたゲートドライバと、
前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
前記ソースドライバに信号を出力するデータ処理回路とを有し、
前記トランジスタは、真性又は実質的に真性な酸化物半導体を用いており、かつオフ電流が１ａＡ／μｍ以下であり、
前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調の情報として処理し、（ｍ−ｎ）ビットを時間階調の情報として処理することを特徴とする表示装置。
【請求項１】
トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
前記トランジスタのゲートに電気的に接続されたゲートドライバと、
前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
前記ソースドライバに信号を出力するデータ処理回路とを有し、
前記トランジスタは、酸化物半導体を用いており、
前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットを時間階調に用いることを特徴とする表示装置。
【請求項２】
トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
前記トランジスタのゲートに電気的に接続されたゲートドライバと、
前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
前記ソースドライバに信号を出力するデータ処理回路とを有し、
前記トランジスタは、真性又は実質的に真性な酸化物半導体を用いており、
前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットを時間階調に用いることを特徴とする表示装置。
【請求項３】
トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
前記トランジスタのゲートに電気的に接続されたゲートドライバと、
前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
前記ソースドライバに信号を出力するデータ処理回路とを有し、
前記トランジスタは、真性又は実質的に真性な酸化物半導体を用いており、かつオフ電流が１ａＡ／μｍ以下であり、
前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調の情報として処理し、（ｍ−ｎ）ビットを時間階調の情報として処理することを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１５０３２２（Ｐ２０１１−１５０３２２Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−２８４２８６（Ｐ２０１０−２８４２８６）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
[ Back to top ]