半導体装置及びその製造方法
【課題】 ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐＭＯＳＦＥ
ＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向上を図る。
【解決手段】
シリコン基板２上にｐＭＯＳＦＥＴ１０とｎＭＯＳＦＥＴ３０を備えるＣＭＯＳＦＥＴ
１において、ｐＭＯＳＦＥＴ１０は、シリコン基板２上に形成されたゲート絶縁膜１２と
、ゲート絶縁膜１２上に形成されたハフニウム層１４と、ハフニウム層１４上に形成され
たゲート電極１３とを備える。ｎＭＯＳＦＥＴ３０は、シリコン基板２上に形成されたゲ
ート絶縁膜３２と、ゲート絶縁膜３２上に形成されたハフニウム層３４と、ハフニウム層
３４上に形成されたゲート電極３３とを備える。ハフニウム層３４の面密度は、ハフニウ
ム層１４の面密度より低い。
ＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向上を図る。
【解決手段】
シリコン基板２上にｐＭＯＳＦＥＴ１０とｎＭＯＳＦＥＴ３０を備えるＣＭＯＳＦＥＴ
１において、ｐＭＯＳＦＥＴ１０は、シリコン基板２上に形成されたゲート絶縁膜１２と
、ゲート絶縁膜１２上に形成されたハフニウム層１４と、ハフニウム層１４上に形成され
たゲート電極１３とを備える。ｎＭＯＳＦＥＴ３０は、シリコン基板２上に形成されたゲ
ート絶縁膜３２と、ゲート絶縁膜３２上に形成されたハフニウム層３４と、ハフニウム層
３４上に形成されたゲート電極３３とを備える。ハフニウム層３４の面密度は、ハフニウ
ム層１４の面密度より低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＣＭＯＳＦＥＴを有する半導体装
置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴにおいて、オン電流の向上を図るために、チャネル領域の不純物を低濃度
にする方法が用いられる。このとき、チャネル領域の不純物を低濃度にすることにより、
ＭＯＳＦＥＴの閾値電圧が低下する。このため、チャネル領域の不純物を低濃度にするこ
とでオン電流の向上を図る場合、閾値電圧の低下により、所望の閾値電圧が得られなくな
るという問題が起こる場合がある。
【０００３】
この問題を解決する方法として、ゲート絶縁膜とゲート電極との間に微量のハフニウム
を導入したハフニウム層を形成することにより、閾値電圧を上昇させる技術が開示されて
いる（例えば、特許文献１。）。この方法によれば、チャネル領域の不純物を低濃度にす
るにしたがって起きる閾値電圧の低下を、ハフニウム層に導入するハフニウムの面密度を
大きくすることにより補うことが可能となる。これにより、所望の閾値電圧を得ながら、
オン電流の向上を図ることができる。
【０００４】
しかし、ＣＭＯＳＦＥＴの性能向上に適した、ハフニウムの導入量は知られていなかっ
た。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３２１７９号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐ
ＭＯＳＦＥＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向
上を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを備
えるＣＭＯＳＦＥＴにおいて、ｐＭＯＳＦＥＴは、前記半導体基板上に形成された第１ゲ
ート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ハフニウム層と、前記第１ハフ
ニウム層上に形成された第１ゲート電極とを備え、ｎＭＯＳＦＥＴは、前記半導体基板上
に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ハフニウム
層と、前記第２ハフニウム層上に形成された第２ゲート電極とを備え、前記第２ハフニウ
ム層に導入されたハフニウムの面密度が、前記第１ハフニウム層に導入されたハフニウム
の面密度より低いことを特徴とする。
【０００８】
本発明の別態様の半導体装置の製造方法は、半導体基板の主面にｎ型半導体領域及びｐ
型半導体領域を形成する工程と、前記ｎ型半導体領域上及び前記ｐ型半導体領域上に第１
絶縁膜を形成する工程と、前記第１絶縁膜上に第１ハフニウム層を形成する工程と、前記
ｎ型半導体領域上の前記第１絶縁膜及び前記第１ハフニウム層を除去する工程と、前記ｎ
型半導体領域の前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜上、及
び前記第１ハフニウム層上にハフニウムを堆積させることで、前記第２絶縁膜上に第２ハ
フニウム層を形成するとともに、前記第１ハフニウム層の面密度を高くする工程と、前記
前記第１ハフニウム層上及び前記第２ハフニウム層上にゲート電極材料を堆積させる工程
と、前記ゲート電極材料と前記第１ハフニウム層と前記第１絶縁膜をパターニングするこ
とにより、前記ｐ型半導体領域に、第１ゲート電極と第３ハフニウム層と第１ゲート絶縁
膜を形成し、前記ゲート電極材料と前記第２ハフニウム層と前記第２絶縁膜をパターニン
グすることにより、前記ｎ型半導体領域に、第２ゲート電極と第４ハフニウム層と第２ゲ
ート絶縁膜を形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐＭ
ＯＳＦＥＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向上
を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る半導体装置の装置断面図である。
【図２】本発明の実施例１に係るｎＭＯＳＦＥＴのＴＤＤＢ特性図である。
【図３Ａ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｂ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｃ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｄ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｅ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｆ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｇ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の装置断面図である
【図５Ａ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図５Ｂ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図５Ｃ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係るＣＭＯＳＦＥＴを含む半導体装置の断面図である。Ｃ
ＭＯＳＦＥＴ１は、シリコン基板２内のｎ型拡散層１１上に形成されたｐＭＯＳＦＥＴ１
０と、シリコン基板２内のｐ型拡散層３１上に形成されたｎＭＯＳＦＥＴ３０を備える。
シリコン基板２内のｎ型拡散層１１と、ｐ型拡散層３１はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｎｏ）構造の素子分離領域５０により互いに分離されている。
【００１３】
ｐＭＯＳＦＥＴ１０は、ｎ型拡散層１１上にゲート絶縁膜１２を介して形成されたゲー
ト電極１３を備える。ゲート電極１３は、例えば、不純物をドープしたポリシリコンから
構成される。ゲート絶縁膜１２とゲート電極１３の間には、ハフニウム層１４が形成され
ている。なお、ハフニウム層１４は、便宜上、層として表現しているが、実際には、ゲー
ト絶縁膜１２上にハフニウム原子が散在する状態となっている。このため、ゲート絶縁膜
１２は、全面がハフニウム層により覆われているとは限らない。ハフニウム層１４に導入
されたハフニウムの面密度は、後述するハフニウム層３４に導入されたハフニウムの面密
度より高い。ハフニウム層１４の面密度は、例えば、３×１０１３（ａｔｏｍｓ／ｃｍ２
）程度以上である。
【００１４】
ゲート電極１３の両側で、ｎ型拡散層１１内のゲート絶縁膜１２と隣接した領域にはｐ
型エクステンション拡散層１６が形成されている。さらに、ｐ型エクステンション拡散層
１６に隣接した領域で、ゲート電極１３から遠い側には、ｐ型エクステンション拡散層１
６より高濃度にｐ型不純物が導入された、ｐ型ソース・ドレイン拡散層１７が形成されて
いる。
【００１５】
ゲート電極１３の両側には、絶縁膜１８を介してサイドウォール１９が形成されている
。さらに、ゲート電極１３上部、及びｐ型ソース・ドレイン型拡散層１７上部には、それ
ぞれシリサイド層２０ａ、２０ｂが形成されている。
【００１６】
ｎＭＯＳＦＥＴ３０は、ｐ型拡散層３１上にゲート絶縁膜３２を介して形成されたゲー
ト電極３３を備える。ゲート電極３３は、例えば、ポリシリコンから構成される。ゲート
絶縁膜３２とゲート電極３３の間には、ハフニウムが導入されたハフニウム層３４が形成
されている。ハフニウム層３４の面密度は、ｐＭＯＳＦＥＴ１０に形成されたハフニウム
層１４の面密度より低く形成されている。なお、ハフニウム層３４は、便宜上、層として
表現しているが、実際には、ゲート絶縁膜３２上にハフニウム原子が散在する状態となっ
ている。このため、ゲート絶縁膜３２は、全面がハフニウム層により覆われているとは限
らない。ハフニウム層３４に導入されたハフニウムの面密度は、３×１０１３（ａｔｏｍ
ｓ／ｃｍ２）程度より低いことが好ましい。ここで、ハフニウム層３４の面密度が、３×
１０１３（ａｔｏｍｓ／ｃｍ２）程度より低いことが好ましい理由について、図２を参照
して説明する。図２は、ｎＭＯＳＦＥＴの、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）寿命Ｔｂｄのハフニウム層の面密度の依存
性を示した図である。ＴＤＤＢ寿命とは、トランジスタの装置の寿命を表す指標である。
図２縦軸のＴｂｄは、同一サンプル内の複数のトランジスタのゲートに一定の電圧を加え
たとき、累積故障率が６３％に達したときの時間である。図２に示すように、ｎＭＯＳＦ
ＥＴは、ハフニウム層の面密度が上昇すると、装置の寿命が劣化する。このため、ｎＭＯ
ＳＦＥＴでは、装置の寿命の劣化が一定時間許容できる、３×１０１３（ａｔｏｍｓ／ｃ
ｍ２）程度より低いことが好ましい。しかし、ハフニウム層の面密度を上昇させることに
より、オン電流を向上することが可能であるため、寿命の劣化の抑制よりオン電流の特性
を優先する場合には、３×１０１３（ａｔｏｍｓ／ｃｍ２）より高くなることもありえる
。
【００１７】
ゲート電極３３の両側で、ｐ型拡散層３１内のゲート絶縁膜３２と隣接した領域にはｎ
型エクステンション拡散層３６が形成されている。さらに、ｎ型エクステンション拡散層
３６に隣接した領域で、ゲート電極３３から遠い側には、ｎ型エクステンション拡散層３
６より高濃度にｎ型不純物が導入された、ｎ型ソース・ドレイン拡散層３７が形成されて
いる。
【００１８】
ゲート電極３３の両側には、絶縁膜３８を介してサイドウォール３９が形成されている
。さらに、ゲート電極３３上部、及びｐ型ソース・ドレイン拡散層３７の上部には、それ
ぞれシリサイド層４０ａ、４０ｂが形成されている。
【００１９】
本実施形態のＣＭＯＳＦＥＴ１の装置の特徴は、ｐＭＯＳＦＥＴ１０のゲート絶縁膜１
２とゲート電極１３の間にハフニウムが導入されたハフニウム層１４を備え、ｎＭＯＳＦ
ＥＴ３０のゲート絶縁膜３２とゲート電極３３の間にハフニウムが導入されたハフニウム
層３４を備え、ハフニウム層３４の面密度が、ハフニウム層１４の面密度より低く構成さ
れている点である。
【００２０】
本実施形態のＣＭＯＳＦＥＴ１の装置の特徴によれば、次のような効果が得られる。す
なわち、ｐＭＯＳＦＥＴ１０のゲート絶縁膜１２とゲート電極１３の間の領域にハフニウ
ム層１４を備え、ｎＭＯＳＦＥＴ３０のゲート絶縁膜３２とゲート電極３３の間の領域に
ハフニウム層３４を備えることにより、ｐＭＯＳＦＥＴ１０及びｎＭＯＳＦＥＴ３０の閾
値電圧を、それぞれハフニウム層１４、ハフニウム層３４に導入されたハフニウムの面密
度により制御することができる。このため、ハフニウムの面密度を高くすることにより、
閾値電圧を上昇させることができる。これにより、所望の閾値電圧を得る場合に、ハフニ
ウム層１４、ハフニウム層３４により閾値電圧の上昇した分、チャネル領域の不純物濃度
を低減することができ、オン電流の向上が図れる。
【００２１】
さらに、ｎＭＯＳＦＥＴ３０のハフニウム層３４の面密度を、ｐＭＯＳＦＥＴ１０のハ
フニウム層１４の面密度より低く構成されていることにより、ｎＭＯＳＦＥＴ３０におい
て、ハフニウム層３４の面密度が高い場合に、ｎＭＯＳＦＥＴ３０の装置の寿命が劣化す
る問題を低減することができる。一方、ｐＭＯＳＦＥＴ１０においては、ハフニウム層１
４の面密度を大きくすることにより、上述のようにオン電流の向上効果を図れる。このよ
うに、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで、ハフニウム層を適した面密度とすることで、
ＣＭＯＳＦＥＴの性能向上を図ることができる。
【００２２】
次に、本実施形態に係るＣＭＯＳＦＥＴ１を含む半導体装置の製造方法について図３を
参照して説明する。図３Ａから図３Ｇは、製造方法の一部を示したものである。
【００２３】
まず、図３Ａに示すように、シリコン基板２の主表面上に既知の方法でｐＭＯＳＦＥＴ
を形成する領域（以下、単にｐＭＯＳ領域と称す）、及びｎＭＯＳＦＥＴを形成する領域
（以下、単にｎＭＯＳ領域と称す）を分離するためのＳＴＩ構造の素子分離領域５０を形
成する。この素子分離領域５０は、例えば、以下の方法を用いて形成する。まず、シリコ
ン基板２の主表面にバッファ膜を介してマスクとなるシリコン窒化膜を堆積させる。次い
で、レジストによるパターン転写法を用いてシリコン窒化膜、及びバッファ膜をパターニ
ングしてマスクを形成する。次いで、このマスクを用いてシリコン基板２を所定の深さま
でエッチングすることによりトレンチを形成する。次いで、レジストを除去した後、シリ
コン基板２の主面全面にシリコン酸化膜を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等で平坦化することにより、トレンチ内にシ
リコン酸化膜を埋め込む。次いで、マスクとして用いたシリコン窒化膜及びバッファ膜を
除去する。これにより、素子分離領域５０が形成される。
【００２４】
次いで、イオン注入等の既知の方法によって、ｐＭＯＳ領域のシリコン基板２内にｎ型
拡散層１１、及びｎＭＯＳ領域のシリコン基板２内にｐ型拡散層３１を形成する。次いで
、酸素雰囲気中における加熱処理等によりシリコン基板２の主表面を酸化させ、ｎ型拡散
層１１上部及びｐ型拡散層３１上部に、シリコン酸化膜６０を形成する。
【００２５】
次に、図３Ｂに示すように、シリコン酸化膜６０上に、例えば、スパッタリング法を用
いてハフニウムを堆積させ、ハフニウム層６１を形成する。
【００２６】
次に、図３Ｃに示すように、ｎＭＯＳ領域に開口部を有するマスク（図示せず）を形成
し、このマスクを用いてＤＨＦ（希フッ酸）等により、ｎＭＯＳ領域のシリコン酸化膜６
０及びハフニウム層６１をエッチングし、除去する。これにより、ｐＭＯＳ領域には、ｎ
型拡散１１上にシリコン酸化膜６０、ハフニウム層６１が順次形成され、ｎＭＯＳ領域は
、ｐ型拡散層３１が露出した構造となる。
【００２７】
次に、図３Ｄに示すように、酸素雰囲気中における加熱処理等によりシリコン基板２の
主面を酸化させ、ｎＭＯＳ領域にシリコン酸化膜６２を形成する。また、この加熱処理に
より、ｐＭＯＳ領域のシリコン基板２も酸化されることにより、シリコン酸化膜６０の膜
厚がわずかに増加する。次いで、シリコン酸化膜６２上及びハフニウム層６１上に、例え
ば、スパッタリング法を用いてハフニウムを堆積させる。これにより、シリコン酸化膜６
２上にハフニウム層６３を形成する。また、ハフニウム層６１は、ハフニウムが堆積する
ことにより、ハフニウムの面密度が増加する。これにより、ハフニウム層６３の面密度が
、ハフニウム層６１の面密度より低くなる。このとき、ハフニウム層６３に導入されたハ
フニウムの面密度は、３×１０１３（ａｔｏｍｓ／ｃｍ２）程度以下であることが好まし
い。
【００２８】
次に、図３Ｅに示すように、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）を用いて、ハフニウム層６１上及びハフニウム層６３上にポリシリコン
を堆積させ、ポリシリコン層６４形成する。
【００２９】
次に、図３Ｆに示すように、フォトリソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、ｐＭＯＳ領域に、ポリシリコン層６４、ハフニウム
層６１、シリコン酸化膜６０から、それぞれゲート電極１３、ハフニウム層１４、ゲート
絶縁膜１２を形成し、ｎＭＯＳ領域に、ポリシリコン層６４、ハフニウム層６３、シリコ
ン酸化膜６２から、それぞれゲート電極３３、ハフニウム層３４、ゲート絶縁膜３２を形
成する。ハフニウム層６３の面密度が、ハフニウム層６１の面密度より低いため、ハフニ
ウム層３４の面密度が、ハフニウム層１４の面密度より低くなる。
【００３０】
次に、図３Ｇに示すように、ｐＭＯＳ領域をマスク（図示せず）で覆った後、ｎＭＯＳ
領域にゲート電極３３をマスクとしてイオン注入することによりｎ型エクステンション領
域３６を形成し、続いて、マスクを除去する。次いで、ｎＭＯＳ領域をマスク（図示せず
）で覆った後、ｐＭＯＳ領域にゲート電極１３をマスクとしてイオン注入することにより
ｐ型エクステンション領域１６を形成し、続いて、マスクを除去する。次いで、ＣＶＤを
用いて、ゲート電極１３及びゲート電極３３を含むシリコン基板２上面全面に絶縁膜１８
及び絶縁膜３８となるシリコン酸化膜、サイドウォール１９及びサイドウォール３９とな
るシリコン窒化膜を順次堆積する。次いで、ＲＩＥにより、このシリコン酸化膜及びシリ
コン窒化膜をエッチバックすることによりｐＭＯＳ領域のゲート電極１３に絶縁膜１８と
、サイドウォール１９を形成し、ｎＭＯＳ領域のゲート電極３３に絶縁膜３８と、サイド
ウォール３９を形成する。
【００３１】
次いで、ｐＭＯＳ領域をマスク（図示せず）で覆った後、ｎＭＯＳ領域にイオン注入す
ることにより、ゲート電極３３へのイオン注入、及びｎ型ソース・ドレイン拡散層３７の
形成をし、続いて、マスクを除去する。次いで、ｐＭＯＳ領域をマスク（図示せず）で覆
った後、ｎＭＯＳ領域にイオン注入することにより、ゲート電極１３へのイオン注入、及
びｐ型ソース・ドレイン領域１７の形成をし、続いて、マスクを除去する。
【００３２】
次に、ゲート電極１３及びｐ型ソース・ドレイン拡散層１７に、それぞれシリサイド層
２０ａ、２０ｂを形成し、ゲート電極３３及びｎ型ソース・ドレイン拡散層３７に、それ
ぞれシリサイド層４０ａ、４０ｂを形成する。これにより、図１に示すＣＭＯＳＦＥＴ１
が形成される。
【００３３】
本実施形態によれば、前述したように、ｐＭＯＳＦＥＴ１０とｎＭＯＳＦＥＴ３０の閾
値電圧をハフニウム層に導入するハフニウムの面密度で制御することにより、オン電流の
向上が図れる。さらに、ｎＭＯＳＦＥＴ３０のハフニウム層３４の面密度を、ｐＭＯＳＦ
ＥＴ１０のハフニウム層１４の面密度より低くする。そうすることにより、ｎＭＯＳＦＥ
Ｔ３０において、ハフニウム層３４によりｎＭＯＳＦＥＴ３０の装置の寿命が劣化する問
題を低減することができる。これにより、ＣＭＯＳＦＥＴ１の性能向上を図ることができ
る。
【実施例２】
【００３４】
図４は、本発明の第２の実施形態に係るＣＭＯＳＦＥＴ３を含む半導体装置の断面図で
ある。ＣＭＯＳＦＥＴ３は、ｐＭＯＳＦＥＴ７０とｎＭＯＳＦＥＴ８０を備える。実施例
１と同様の構成については同じ符号を付し、説明を省略する。
【００３５】
本発明の第２の実施形態のＣＭＯＳＦＥＴ３は、ｐＭＯＳＦＥＴ７０が、実施例１のｐ
ＭＯＳＦＥＴ１０が備えるシリコン酸化膜からなるゲート絶縁膜１２に代えて、シリコン
酸窒化膜からなるゲート絶縁膜７２を備えている点で、実施例１と異なる。また、ｎＭＯ
ＳＦＥＴ８０は、シリコン酸化膜、又はゲート絶縁膜７２より窒素濃度が低いシリコン酸
窒化膜からなるゲート絶縁膜８２を備えている。
【００３６】
ＣＭＯＳＦＥＴ３の製造工程において、ゲート絶縁膜７２をシリコン酸窒化膜により形
成し、かつ、ゲート絶縁膜８２をシリコン酸化膜、又はゲート絶縁膜７２より窒素濃度の
低いシリコン酸窒化膜で形成する工程と、ハフニウム層３４の面密度を、ハフニウム層１
４の面密度より低く形成する工程とを合わせて行う。これにより、製造工程数の増加を抑
えつつ、ハフニウム層とシリコン酸窒化膜によりＣＭＯＳＦＥＴの性能向上を図ることが
できる。
【００３７】
ここで、ゲート絶縁膜７２をシリコン酸窒化膜で形成し、ゲート絶縁膜８２をゲート絶
縁膜７２より窒素濃度の低いゲート絶縁膜で形成する理由について説明する。ここで、ゲ
ート絶縁膜７２より窒素濃度の低いゲート絶縁膜とは、シリコン酸化膜と、ゲート絶縁膜
７２より窒素濃度の低いシリコン酸窒化膜が含まれる。
【００３８】
ｐＭＯＳＦＥＴ７０の製造工程において、ゲート電極の空乏化防止及びゲート抵抗低減
のため、イオン注入によりゲート電極１３にｐ型不純物、例えばボロン（Ｂ）、が注入さ
れる。ゲート絶縁膜にシリコン酸化膜を用いる場合、ゲート電極にボロンを注入する際、
ゲート絶縁膜やシリコン基板（ｎ型拡散層１１）界面へのボロンの突き抜けが起きる場合
がある。ボロンの突き抜けが起きるとｐＭＯＳＦＥＴの電気特性等を劣化するため問題と
なる。このため、ｐＭＯＳＦＥＴ７０においては、ゲート絶縁膜７２としてボロンの突き
抜けを防止することのできるシリコン酸窒化膜を用いることが有効である。
【００３９】
しかし、一方で、ｎＭＯＳＦＥＴ８０においては、ゲート絶縁膜としてシリコン酸窒化
膜を用いると、ゲート絶縁膜とシリコン基板との界面特性を劣化させ、チャネル領域のキ
ャリアの移動度、装置の信頼性等を劣化させる等の問題がある。このため、ｎＭＯＳＦＥ
Ｔ８０では、ゲート絶縁膜８２として、シリコン酸化膜、又は窒素濃度が低いシリコン酸
窒化膜を用いることが好ましい。また、ゲート絶縁膜として、シリコン酸化膜だけとせず
に、窒素濃度の低いシリコン酸窒化膜も用いる理由は、ｎＭＯＳＦＥＴ８０のゲート絶縁
膜として、窒素濃度の低いシリコン酸窒化膜を用いることにより、ｎＭＯＳＦＥＴ８０の
ゲート電極とチャネル領域（ｐ型拡散層３１）間のリーク電流を低減できるためである。
このため、ｎＭＯＳＦＥＴ８０のゲート絶縁膜８２に、窒素濃度の低いシリコン酸窒化膜
を用いることも有効である。
【００４０】
このため、ボロンを注入するｐＭＯＳＦＥＴ７０では、ゲート絶縁膜７２にシリコン酸
窒化膜を用いることで、ボロン突き抜けによる電気特性等の劣化を抑制し、ボロンを注入
しないｎＭＯＳＦＥＴ８０では、ゲート絶縁膜７２より窒素濃度が低いゲート絶縁膜８２
を用いる。これにより、チャネル領域のキャリアの移動度、装置の信頼性の劣化を抑制す
ることができる。
【００４１】
次に、本発明の第２の実施形態に係るＣＭＯＳＦＥＴを含む半導体装置の製造方法につ
いて図５を参照して説明する。図５Ａから図５Ｃは、製造方法の一部を示したものである
まず、実施例１の図３Ａの工程と同様にして、シリコン基板２に、素子分離領域５０と
、ｎ型拡散層１１、ｐ型拡散層３１を形成し、さらに、ｎ型拡散層１１上部及びｐ型拡散
層３１上部にシリコン酸化膜６０を形成する。実施例１同様に、ｐＭＯＳＦＥＴを形成す
る領域をｐＭＯＳ領域と称し、ｎＭＯＳＦＥＴを形成する領域をｎＭＯＳ領域と称する。
【００４２】
次に、図５Ａに示すように、シリコン酸化膜６０を窒化することにより、シリコン酸化
膜６０をシリコン酸窒化膜６５に置換する。次いで、シリコン酸化膜６０上に、例えば、
スパッタリング法を用いてハフニウムを堆積させ、ハフニウム層６１を形成する。
【００４３】
次に、図５Ｂに示すように、ｎＭＯＳ領域に開口部を有するマスク（図示せず）を形成
し、このマスクを用いてＤＨＦ（希フッ酸）等により、ｎＭＯＳ領域のシリコン酸窒化膜
６５及びハフニウム層６１をエッチングし、除去する。これにより、ｐＭＯＳ領域は、ｎ
型拡散１１上にシリコン酸窒化膜６５、ハフニウム層６１が順次形成され、ｎＭＯＳ領域
は、ｐ型拡散層３１が露出した構造となる。
【００４４】
次に、図５Ｃに示すように、酸化雰囲気中における加熱処理等によりシリコン基板２の
主面を酸化させ、ｎＭＯＳ領域にシリコン酸化膜６２を堆積させる。ここで、シリコン酸
化膜６２を窒化することにより、シリコン酸窒化膜に置換することも可能である。このと
き、シリコン酸化膜６２を窒化することにより、シリコン酸窒化膜で置換する場合、この
シリコン酸窒化膜の窒素濃度は、ゲート絶縁膜７２の窒素濃度より低濃度とする。シリコ
ン酸化膜６２を窒化することで、ｎＭＯＳＦＥＴ８０のゲート絶縁膜８２をシリコン酸窒
化膜とすることができる。これにより、前述のように、ｎＭＯＳＦＥＴ８０における、ゲ
ート電極３３とチャネル領域（ｐ型拡散層３１）の間のリーク電流を低減することができ
る。以下、製造方法の説明では、シリコン酸化膜６２が、シリコン酸窒化膜に置換されて
ない場合について説明するが、シリコン酸窒化膜に置換した場合でも、同様の製造方法を
用いることができる。
【００４５】
次いで、シリコン酸化膜６２上及びハフニウム層６１上に、例えば、スパッタリング法
を用いてハフニウムを堆積させる。これにより、シリコン酸化膜６２上にハフニウム層６
３が形成される。また、ハフニウム層６１の面密度が増加する。これにより、ハフニウム
層６３の面密度が、ハフニウム層６１の面密度より低くなる。このとき、ハフニウム層６
３に導入されたハフニウムの面密度は、３×１０１３（ａｔｏｍｓ／ｃｍ２）程度より低
いことが好ましい。
【００４６】
次に、実施例１の図３Ｅから図３Ｇの工程と同様にしてｐＭＯＳ領域にｐＭＯＳＦＥＴ
７０を形成し、ｎＭＯＳ領域にｎＭＯＳＦＥＴ８０を形成する。
【００４７】
本実施形態によれば、ｐＭＯＳＦＥＴ７０は、ゲート絶縁膜としてシリコン酸窒化膜を
用いることにより、ボロン突き抜け防止し、電気特性の劣化を抑制する。一方、ボロンを
注入しないｎＭＯＳＦＥＴ８０では、ゲート絶縁膜としてシリコン酸化膜ｐＭＯＳＦＥＴ
７０のゲートで絶縁膜７２より窒素濃度の低いゲート絶縁膜を用いることにより、ゲート
絶縁膜とシリコン基板における界面特性の劣化を防止し、チャネル領域でのキャリアの移
動度、装置の信頼性等の劣化を抑制することができる。
【００４８】
ゲート絶縁膜７２をシリコン酸窒化膜により形成し、かつ、ゲート絶縁膜８２をシリコ
ン酸化膜、又はゲート絶縁膜７２より窒素濃度の低いシリコン酸窒化膜で形成する工程と
、ハフニウム層３４の面密度を、ハフニウム層１４の面密度より低く形成する工程とを合
わせて行う。これにより、製造工程数の増加を抑えつつ、ハフニウム層とシリコン酸窒化
膜によりＣＭＯＳＦＥＴの性能向上を図ることができる。
【００４９】
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明を
限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／
改良されうると共に、本発明にはその等価物も含まれる。
【符号の説明】
【００５０】
１、３ ＣＭＯＳＦＥＴ
２ シリコン基板
１０、７０ ｐＭＯＳＦＥＴ
１１ ｎ型拡散層
１２、３２、７２、８２ ゲート絶縁膜
１３、３３ ゲート電極
１４、３４、６１、６３ ハフニウム層
１６ ｐ型エクステンション拡散層
１７ ｐ型ソース・ドレイン拡散層
１８、３８ 絶縁膜
１９、３９ サイドウォール
２０ａ、２０ｂ、４０ａ、４０ｂ シリサイド層
３０、８０ ｎＭＯＳＦＥＴ
３１ ｐ型拡散層
３６ ｎ型エクステンション拡散層
３７ ｎ型ソース・ドレイン拡散層
５０ 素子分離領域
６０、６２ シリコン酸化膜
６４ ポリシリコン層
６５シリコン酸窒化膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にＣＭＯＳＦＥＴを有する半導体装
置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴにおいて、オン電流の向上を図るために、チャネル領域の不純物を低濃度
にする方法が用いられる。このとき、チャネル領域の不純物を低濃度にすることにより、
ＭＯＳＦＥＴの閾値電圧が低下する。このため、チャネル領域の不純物を低濃度にするこ
とでオン電流の向上を図る場合、閾値電圧の低下により、所望の閾値電圧が得られなくな
るという問題が起こる場合がある。
【０００３】
この問題を解決する方法として、ゲート絶縁膜とゲート電極との間に微量のハフニウム
を導入したハフニウム層を形成することにより、閾値電圧を上昇させる技術が開示されて
いる（例えば、特許文献１。）。この方法によれば、チャネル領域の不純物を低濃度にす
るにしたがって起きる閾値電圧の低下を、ハフニウム層に導入するハフニウムの面密度を
大きくすることにより補うことが可能となる。これにより、所望の閾値電圧を得ながら、
オン電流の向上を図ることができる。
【０００４】
しかし、ＣＭＯＳＦＥＴの性能向上に適した、ハフニウムの導入量は知られていなかっ
た。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３２１７９号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐ
ＭＯＳＦＥＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向
上を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを備
えるＣＭＯＳＦＥＴにおいて、ｐＭＯＳＦＥＴは、前記半導体基板上に形成された第１ゲ
ート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ハフニウム層と、前記第１ハフ
ニウム層上に形成された第１ゲート電極とを備え、ｎＭＯＳＦＥＴは、前記半導体基板上
に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ハフニウム
層と、前記第２ハフニウム層上に形成された第２ゲート電極とを備え、前記第２ハフニウ
ム層に導入されたハフニウムの面密度が、前記第１ハフニウム層に導入されたハフニウム
の面密度より低いことを特徴とする。
【０００８】
本発明の別態様の半導体装置の製造方法は、半導体基板の主面にｎ型半導体領域及びｐ
型半導体領域を形成する工程と、前記ｎ型半導体領域上及び前記ｐ型半導体領域上に第１
絶縁膜を形成する工程と、前記第１絶縁膜上に第１ハフニウム層を形成する工程と、前記
ｎ型半導体領域上の前記第１絶縁膜及び前記第１ハフニウム層を除去する工程と、前記ｎ
型半導体領域の前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜上、及
び前記第１ハフニウム層上にハフニウムを堆積させることで、前記第２絶縁膜上に第２ハ
フニウム層を形成するとともに、前記第１ハフニウム層の面密度を高くする工程と、前記
前記第１ハフニウム層上及び前記第２ハフニウム層上にゲート電極材料を堆積させる工程
と、前記ゲート電極材料と前記第１ハフニウム層と前記第１絶縁膜をパターニングするこ
とにより、前記ｐ型半導体領域に、第１ゲート電極と第３ハフニウム層と第１ゲート絶縁
膜を形成し、前記ゲート電極材料と前記第２ハフニウム層と前記第２絶縁膜をパターニン
グすることにより、前記ｎ型半導体領域に、第２ゲート電極と第４ハフニウム層と第２ゲ
ート絶縁膜を形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ゲート絶縁膜とゲート電極の間の領域に導入するハフニウムを、ｐＭ
ＯＳＦＥＴとｎＭＯＳＦＥＴで、適した面密度とすることで、ＣＭＯＳＦＥＴの性能向上
を図ることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る半導体装置の装置断面図である。
【図２】本発明の実施例１に係るｎＭＯＳＦＥＴのＴＤＤＢ特性図である。
【図３Ａ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｂ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｃ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｄ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｅ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｆ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図３Ｇ】本発明の実施例１に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の装置断面図である
【図５Ａ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図５Ｂ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【図５Ｃ】本発明の第２の実施形態に係る半導体装置を製造するプロセスを説明する装置断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【実施例１】
【００１２】
図１は、本発明の実施例１に係るＣＭＯＳＦＥＴを含む半導体装置の断面図である。Ｃ
ＭＯＳＦＥＴ１は、シリコン基板２内のｎ型拡散層１１上に形成されたｐＭＯＳＦＥＴ１
０と、シリコン基板２内のｐ型拡散層３１上に形成されたｎＭＯＳＦＥＴ３０を備える。
シリコン基板２内のｎ型拡散層１１と、ｐ型拡散層３１はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｎｏ）構造の素子分離領域５０により互いに分離されている。
【００１３】
ｐＭＯＳＦＥＴ１０は、ｎ型拡散層１１上にゲート絶縁膜１２を介して形成されたゲー
ト電極１３を備える。ゲート電極１３は、例えば、不純物をドープしたポリシリコンから
構成される。ゲート絶縁膜１２とゲート電極１３の間には、ハフニウム層１４が形成され
ている。なお、ハフニウム層１４は、便宜上、層として表現しているが、実際には、ゲー
ト絶縁膜１２上にハフニウム原子が散在する状態となっている。このため、ゲート絶縁膜
１２は、全面がハフニウム層により覆われているとは限らない。ハフニウム層１４に導入
されたハフニウムの面密度は、後述するハフニウム層３４に導入されたハフニウムの面密
度より高い。ハフニウム層１４の面密度は、例えば、３×１０１３（ａｔｏｍｓ／ｃｍ２
）程度以上である。
【００１４】
ゲート電極１３の両側で、ｎ型拡散層１１内のゲート絶縁膜１２と隣接した領域にはｐ
型エクステンション拡散層１６が形成されている。さらに、ｐ型エクステンション拡散層
１６に隣接した領域で、ゲート電極１３から遠い側には、ｐ型エクステンション拡散層１
６より高濃度にｐ型不純物が導入された、ｐ型ソース・ドレイン拡散層１７が形成されて
いる。
【００１５】
ゲート電極１３の両側には、絶縁膜１８を介してサイドウォール１９が形成されている
。さらに、ゲート電極１３上部、及びｐ型ソース・ドレイン型拡散層１７上部には、それ
ぞれシリサイド層２０ａ、２０ｂが形成されている。
【００１６】
ｎＭＯＳＦＥＴ３０は、ｐ型拡散層３１上にゲート絶縁膜３２を介して形成されたゲー
ト電極３３を備える。ゲート電極３３は、例えば、ポリシリコンから構成される。ゲート
絶縁膜３２とゲート電極３３の間には、ハフニウムが導入されたハフニウム層３４が形成
されている。ハフニウム層３４の面密度は、ｐＭＯＳＦＥＴ１０に形成されたハフニウム
層１４の面密度より低く形成されている。なお、ハフニウム層３４は、便宜上、層として
表現しているが、実際には、ゲート絶縁膜３２上にハフニウム原子が散在する状態となっ
ている。このため、ゲート絶縁膜３２は、全面がハフニウム層により覆われているとは限
らない。ハフニウム層３４に導入されたハフニウムの面密度は、３×１０１３（ａｔｏｍ
ｓ／ｃｍ２）程度より低いことが好ましい。ここで、ハフニウム層３４の面密度が、３×
１０１３（ａｔｏｍｓ／ｃｍ２）程度より低いことが好ましい理由について、図２を参照
して説明する。図２は、ｎＭＯＳＦＥＴの、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）寿命Ｔｂｄのハフニウム層の面密度の依存
性を示した図である。ＴＤＤＢ寿命とは、トランジスタの装置の寿命を表す指標である。
図２縦軸のＴｂｄは、同一サンプル内の複数のトランジスタのゲートに一定の電圧を加え
たとき、累積故障率が６３％に達したときの時間である。図２に示すように、ｎＭＯＳＦ
ＥＴは、ハフニウム層の面密度が上昇すると、装置の寿命が劣化する。このため、ｎＭＯ
ＳＦＥＴでは、装置の寿命の劣化が一定時間許容できる、３×１０１３（ａｔｏｍｓ／ｃ
ｍ２）程度より低いことが好ましい。しかし、ハフニウム層の面密度を上昇させることに
より、オン電流を向上することが可能であるため、寿命の劣化の抑制よりオン電流の特性
を優先する場合には、３×１０１３（ａｔｏｍｓ／ｃｍ２）より高くなることもありえる
。
【００１７】
ゲート電極３３の両側で、ｐ型拡散層３１内のゲート絶縁膜３２と隣接した領域にはｎ
型エクステンション拡散層３６が形成されている。さらに、ｎ型エクステンション拡散層
３６に隣接した領域で、ゲート電極３３から遠い側には、ｎ型エクステンション拡散層３
６より高濃度にｎ型不純物が導入された、ｎ型ソース・ドレイン拡散層３７が形成されて
いる。
【００１８】
ゲート電極３３の両側には、絶縁膜３８を介してサイドウォール３９が形成されている
。さらに、ゲート電極３３上部、及びｐ型ソース・ドレイン拡散層３７の上部には、それ
ぞれシリサイド層４０ａ、４０ｂが形成されている。
【００１９】
本実施形態のＣＭＯＳＦＥＴ１の装置の特徴は、ｐＭＯＳＦＥＴ１０のゲート絶縁膜１
２とゲート電極１３の間にハフニウムが導入されたハフニウム層１４を備え、ｎＭＯＳＦ
ＥＴ３０のゲート絶縁膜３２とゲート電極３３の間にハフニウムが導入されたハフニウム
層３４を備え、ハフニウム層３４の面密度が、ハフニウム層１４の面密度より低く構成さ
れている点である。
【００２０】
本実施形態のＣＭＯＳＦＥＴ１の装置の特徴によれば、次のような効果が得られる。す
なわち、ｐＭＯＳＦＥＴ１０のゲート絶縁膜１２とゲート電極１３の間の領域にハフニウ
ム層１４を備え、ｎＭＯＳＦＥＴ３０のゲート絶縁膜３２とゲート電極３３の間の領域に
ハフニウム層３４を備えることにより、ｐＭＯＳＦＥＴ１０及びｎＭＯＳＦＥＴ３０の閾
値電圧を、それぞれハフニウム層１４、ハフニウム層３４に導入されたハフニウムの面密
度により制御することができる。このため、ハフニウムの面密度を高くすることにより、
閾値電圧を上昇させることができる。これにより、所望の閾値電圧を得る場合に、ハフニ
ウム層１４、ハフニウム層３４により閾値電圧の上昇した分、チャネル領域の不純物濃度
を低減することができ、オン電流の向上が図れる。
【００２１】
さらに、ｎＭＯＳＦＥＴ３０のハフニウム層３４の面密度を、ｐＭＯＳＦＥＴ１０のハ
フニウム層１４の面密度より低く構成されていることにより、ｎＭＯＳＦＥＴ３０におい
て、ハフニウム層３４の面密度が高い場合に、ｎＭＯＳＦＥＴ３０の装置の寿命が劣化す
る問題を低減することができる。一方、ｐＭＯＳＦＥＴ１０においては、ハフニウム層１
４の面密度を大きくすることにより、上述のようにオン電流の向上効果を図れる。このよ
うに、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴで、ハフニウム層を適した面密度とすることで、
ＣＭＯＳＦＥＴの性能向上を図ることができる。
【００２２】
次に、本実施形態に係るＣＭＯＳＦＥＴ１を含む半導体装置の製造方法について図３を
参照して説明する。図３Ａから図３Ｇは、製造方法の一部を示したものである。
【００２３】
まず、図３Ａに示すように、シリコン基板２の主表面上に既知の方法でｐＭＯＳＦＥＴ
を形成する領域（以下、単にｐＭＯＳ領域と称す）、及びｎＭＯＳＦＥＴを形成する領域
（以下、単にｎＭＯＳ領域と称す）を分離するためのＳＴＩ構造の素子分離領域５０を形
成する。この素子分離領域５０は、例えば、以下の方法を用いて形成する。まず、シリコ
ン基板２の主表面にバッファ膜を介してマスクとなるシリコン窒化膜を堆積させる。次い
で、レジストによるパターン転写法を用いてシリコン窒化膜、及びバッファ膜をパターニ
ングしてマスクを形成する。次いで、このマスクを用いてシリコン基板２を所定の深さま
でエッチングすることによりトレンチを形成する。次いで、レジストを除去した後、シリ
コン基板２の主面全面にシリコン酸化膜を堆積させた後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等で平坦化することにより、トレンチ内にシ
リコン酸化膜を埋め込む。次いで、マスクとして用いたシリコン窒化膜及びバッファ膜を
除去する。これにより、素子分離領域５０が形成される。
【００２４】
次いで、イオン注入等の既知の方法によって、ｐＭＯＳ領域のシリコン基板２内にｎ型
拡散層１１、及びｎＭＯＳ領域のシリコン基板２内にｐ型拡散層３１を形成する。次いで
、酸素雰囲気中における加熱処理等によりシリコン基板２の主表面を酸化させ、ｎ型拡散
層１１上部及びｐ型拡散層３１上部に、シリコン酸化膜６０を形成する。
【００２５】
次に、図３Ｂに示すように、シリコン酸化膜６０上に、例えば、スパッタリング法を用
いてハフニウムを堆積させ、ハフニウム層６１を形成する。
【００２６】
次に、図３Ｃに示すように、ｎＭＯＳ領域に開口部を有するマスク（図示せず）を形成
し、このマスクを用いてＤＨＦ（希フッ酸）等により、ｎＭＯＳ領域のシリコン酸化膜６
０及びハフニウム層６１をエッチングし、除去する。これにより、ｐＭＯＳ領域には、ｎ
型拡散１１上にシリコン酸化膜６０、ハフニウム層６１が順次形成され、ｎＭＯＳ領域は
、ｐ型拡散層３１が露出した構造となる。
【００２７】
次に、図３Ｄに示すように、酸素雰囲気中における加熱処理等によりシリコン基板２の
主面を酸化させ、ｎＭＯＳ領域にシリコン酸化膜６２を形成する。また、この加熱処理に
より、ｐＭＯＳ領域のシリコン基板２も酸化されることにより、シリコン酸化膜６０の膜
厚がわずかに増加する。次いで、シリコン酸化膜６２上及びハフニウム層６１上に、例え
ば、スパッタリング法を用いてハフニウムを堆積させる。これにより、シリコン酸化膜６
２上にハフニウム層６３を形成する。また、ハフニウム層６１は、ハフニウムが堆積する
ことにより、ハフニウムの面密度が増加する。これにより、ハフニウム層６３の面密度が
、ハフニウム層６１の面密度より低くなる。このとき、ハフニウム層６３に導入されたハ
フニウムの面密度は、３×１０１３（ａｔｏｍｓ／ｃｍ２）程度以下であることが好まし
い。
【００２８】
次に、図３Ｅに示すように、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎ）を用いて、ハフニウム層６１上及びハフニウム層６３上にポリシリコン
を堆積させ、ポリシリコン層６４形成する。
【００２９】
次に、図３Ｆに示すように、フォトリソグラフィ技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、ｐＭＯＳ領域に、ポリシリコン層６４、ハフニウム
層６１、シリコン酸化膜６０から、それぞれゲート電極１３、ハフニウム層１４、ゲート
絶縁膜１２を形成し、ｎＭＯＳ領域に、ポリシリコン層６４、ハフニウム層６３、シリコ
ン酸化膜６２から、それぞれゲート電極３３、ハフニウム層３４、ゲート絶縁膜３２を形
成する。ハフニウム層６３の面密度が、ハフニウム層６１の面密度より低いため、ハフニ
ウム層３４の面密度が、ハフニウム層１４の面密度より低くなる。
【００３０】
次に、図３Ｇに示すように、ｐＭＯＳ領域をマスク（図示せず）で覆った後、ｎＭＯＳ
領域にゲート電極３３をマスクとしてイオン注入することによりｎ型エクステンション領
域３６を形成し、続いて、マスクを除去する。次いで、ｎＭＯＳ領域をマスク（図示せず
）で覆った後、ｐＭＯＳ領域にゲート電極１３をマスクとしてイオン注入することにより
ｐ型エクステンション領域１６を形成し、続いて、マスクを除去する。次いで、ＣＶＤを
用いて、ゲート電極１３及びゲート電極３３を含むシリコン基板２上面全面に絶縁膜１８
及び絶縁膜３８となるシリコン酸化膜、サイドウォール１９及びサイドウォール３９とな
るシリコン窒化膜を順次堆積する。次いで、ＲＩＥにより、このシリコン酸化膜及びシリ
コン窒化膜をエッチバックすることによりｐＭＯＳ領域のゲート電極１３に絶縁膜１８と
、サイドウォール１９を形成し、ｎＭＯＳ領域のゲート電極３３に絶縁膜３８と、サイド
ウォール３９を形成する。
【００３１】
次いで、ｐＭＯＳ領域をマスク（図示せず）で覆った後、ｎＭＯＳ領域にイオン注入す
ることにより、ゲート電極３３へのイオン注入、及びｎ型ソース・ドレイン拡散層３７の
形成をし、続いて、マスクを除去する。次いで、ｐＭＯＳ領域をマスク（図示せず）で覆
った後、ｎＭＯＳ領域にイオン注入することにより、ゲート電極１３へのイオン注入、及
びｐ型ソース・ドレイン領域１７の形成をし、続いて、マスクを除去する。
【００３２】
次に、ゲート電極１３及びｐ型ソース・ドレイン拡散層１７に、それぞれシリサイド層
２０ａ、２０ｂを形成し、ゲート電極３３及びｎ型ソース・ドレイン拡散層３７に、それ
ぞれシリサイド層４０ａ、４０ｂを形成する。これにより、図１に示すＣＭＯＳＦＥＴ１
が形成される。
【００３３】
本実施形態によれば、前述したように、ｐＭＯＳＦＥＴ１０とｎＭＯＳＦＥＴ３０の閾
値電圧をハフニウム層に導入するハフニウムの面密度で制御することにより、オン電流の
向上が図れる。さらに、ｎＭＯＳＦＥＴ３０のハフニウム層３４の面密度を、ｐＭＯＳＦ
ＥＴ１０のハフニウム層１４の面密度より低くする。そうすることにより、ｎＭＯＳＦＥ
Ｔ３０において、ハフニウム層３４によりｎＭＯＳＦＥＴ３０の装置の寿命が劣化する問
題を低減することができる。これにより、ＣＭＯＳＦＥＴ１の性能向上を図ることができ
る。
【実施例２】
【００３４】
図４は、本発明の第２の実施形態に係るＣＭＯＳＦＥＴ３を含む半導体装置の断面図で
ある。ＣＭＯＳＦＥＴ３は、ｐＭＯＳＦＥＴ７０とｎＭＯＳＦＥＴ８０を備える。実施例
１と同様の構成については同じ符号を付し、説明を省略する。
【００３５】
本発明の第２の実施形態のＣＭＯＳＦＥＴ３は、ｐＭＯＳＦＥＴ７０が、実施例１のｐ
ＭＯＳＦＥＴ１０が備えるシリコン酸化膜からなるゲート絶縁膜１２に代えて、シリコン
酸窒化膜からなるゲート絶縁膜７２を備えている点で、実施例１と異なる。また、ｎＭＯ
ＳＦＥＴ８０は、シリコン酸化膜、又はゲート絶縁膜７２より窒素濃度が低いシリコン酸
窒化膜からなるゲート絶縁膜８２を備えている。
【００３６】
ＣＭＯＳＦＥＴ３の製造工程において、ゲート絶縁膜７２をシリコン酸窒化膜により形
成し、かつ、ゲート絶縁膜８２をシリコン酸化膜、又はゲート絶縁膜７２より窒素濃度の
低いシリコン酸窒化膜で形成する工程と、ハフニウム層３４の面密度を、ハフニウム層１
４の面密度より低く形成する工程とを合わせて行う。これにより、製造工程数の増加を抑
えつつ、ハフニウム層とシリコン酸窒化膜によりＣＭＯＳＦＥＴの性能向上を図ることが
できる。
【００３７】
ここで、ゲート絶縁膜７２をシリコン酸窒化膜で形成し、ゲート絶縁膜８２をゲート絶
縁膜７２より窒素濃度の低いゲート絶縁膜で形成する理由について説明する。ここで、ゲ
ート絶縁膜７２より窒素濃度の低いゲート絶縁膜とは、シリコン酸化膜と、ゲート絶縁膜
７２より窒素濃度の低いシリコン酸窒化膜が含まれる。
【００３８】
ｐＭＯＳＦＥＴ７０の製造工程において、ゲート電極の空乏化防止及びゲート抵抗低減
のため、イオン注入によりゲート電極１３にｐ型不純物、例えばボロン（Ｂ）、が注入さ
れる。ゲート絶縁膜にシリコン酸化膜を用いる場合、ゲート電極にボロンを注入する際、
ゲート絶縁膜やシリコン基板（ｎ型拡散層１１）界面へのボロンの突き抜けが起きる場合
がある。ボロンの突き抜けが起きるとｐＭＯＳＦＥＴの電気特性等を劣化するため問題と
なる。このため、ｐＭＯＳＦＥＴ７０においては、ゲート絶縁膜７２としてボロンの突き
抜けを防止することのできるシリコン酸窒化膜を用いることが有効である。
【００３９】
しかし、一方で、ｎＭＯＳＦＥＴ８０においては、ゲート絶縁膜としてシリコン酸窒化
膜を用いると、ゲート絶縁膜とシリコン基板との界面特性を劣化させ、チャネル領域のキ
ャリアの移動度、装置の信頼性等を劣化させる等の問題がある。このため、ｎＭＯＳＦＥ
Ｔ８０では、ゲート絶縁膜８２として、シリコン酸化膜、又は窒素濃度が低いシリコン酸
窒化膜を用いることが好ましい。また、ゲート絶縁膜として、シリコン酸化膜だけとせず
に、窒素濃度の低いシリコン酸窒化膜も用いる理由は、ｎＭＯＳＦＥＴ８０のゲート絶縁
膜として、窒素濃度の低いシリコン酸窒化膜を用いることにより、ｎＭＯＳＦＥＴ８０の
ゲート電極とチャネル領域（ｐ型拡散層３１）間のリーク電流を低減できるためである。
このため、ｎＭＯＳＦＥＴ８０のゲート絶縁膜８２に、窒素濃度の低いシリコン酸窒化膜
を用いることも有効である。
【００４０】
このため、ボロンを注入するｐＭＯＳＦＥＴ７０では、ゲート絶縁膜７２にシリコン酸
窒化膜を用いることで、ボロン突き抜けによる電気特性等の劣化を抑制し、ボロンを注入
しないｎＭＯＳＦＥＴ８０では、ゲート絶縁膜７２より窒素濃度が低いゲート絶縁膜８２
を用いる。これにより、チャネル領域のキャリアの移動度、装置の信頼性の劣化を抑制す
ることができる。
【００４１】
次に、本発明の第２の実施形態に係るＣＭＯＳＦＥＴを含む半導体装置の製造方法につ
いて図５を参照して説明する。図５Ａから図５Ｃは、製造方法の一部を示したものである
まず、実施例１の図３Ａの工程と同様にして、シリコン基板２に、素子分離領域５０と
、ｎ型拡散層１１、ｐ型拡散層３１を形成し、さらに、ｎ型拡散層１１上部及びｐ型拡散
層３１上部にシリコン酸化膜６０を形成する。実施例１同様に、ｐＭＯＳＦＥＴを形成す
る領域をｐＭＯＳ領域と称し、ｎＭＯＳＦＥＴを形成する領域をｎＭＯＳ領域と称する。
【００４２】
次に、図５Ａに示すように、シリコン酸化膜６０を窒化することにより、シリコン酸化
膜６０をシリコン酸窒化膜６５に置換する。次いで、シリコン酸化膜６０上に、例えば、
スパッタリング法を用いてハフニウムを堆積させ、ハフニウム層６１を形成する。
【００４３】
次に、図５Ｂに示すように、ｎＭＯＳ領域に開口部を有するマスク（図示せず）を形成
し、このマスクを用いてＤＨＦ（希フッ酸）等により、ｎＭＯＳ領域のシリコン酸窒化膜
６５及びハフニウム層６１をエッチングし、除去する。これにより、ｐＭＯＳ領域は、ｎ
型拡散１１上にシリコン酸窒化膜６５、ハフニウム層６１が順次形成され、ｎＭＯＳ領域
は、ｐ型拡散層３１が露出した構造となる。
【００４４】
次に、図５Ｃに示すように、酸化雰囲気中における加熱処理等によりシリコン基板２の
主面を酸化させ、ｎＭＯＳ領域にシリコン酸化膜６２を堆積させる。ここで、シリコン酸
化膜６２を窒化することにより、シリコン酸窒化膜に置換することも可能である。このと
き、シリコン酸化膜６２を窒化することにより、シリコン酸窒化膜で置換する場合、この
シリコン酸窒化膜の窒素濃度は、ゲート絶縁膜７２の窒素濃度より低濃度とする。シリコ
ン酸化膜６２を窒化することで、ｎＭＯＳＦＥＴ８０のゲート絶縁膜８２をシリコン酸窒
化膜とすることができる。これにより、前述のように、ｎＭＯＳＦＥＴ８０における、ゲ
ート電極３３とチャネル領域（ｐ型拡散層３１）の間のリーク電流を低減することができ
る。以下、製造方法の説明では、シリコン酸化膜６２が、シリコン酸窒化膜に置換されて
ない場合について説明するが、シリコン酸窒化膜に置換した場合でも、同様の製造方法を
用いることができる。
【００４５】
次いで、シリコン酸化膜６２上及びハフニウム層６１上に、例えば、スパッタリング法
を用いてハフニウムを堆積させる。これにより、シリコン酸化膜６２上にハフニウム層６
３が形成される。また、ハフニウム層６１の面密度が増加する。これにより、ハフニウム
層６３の面密度が、ハフニウム層６１の面密度より低くなる。このとき、ハフニウム層６
３に導入されたハフニウムの面密度は、３×１０１３（ａｔｏｍｓ／ｃｍ２）程度より低
いことが好ましい。
【００４６】
次に、実施例１の図３Ｅから図３Ｇの工程と同様にしてｐＭＯＳ領域にｐＭＯＳＦＥＴ
７０を形成し、ｎＭＯＳ領域にｎＭＯＳＦＥＴ８０を形成する。
【００４７】
本実施形態によれば、ｐＭＯＳＦＥＴ７０は、ゲート絶縁膜としてシリコン酸窒化膜を
用いることにより、ボロン突き抜け防止し、電気特性の劣化を抑制する。一方、ボロンを
注入しないｎＭＯＳＦＥＴ８０では、ゲート絶縁膜としてシリコン酸化膜ｐＭＯＳＦＥＴ
７０のゲートで絶縁膜７２より窒素濃度の低いゲート絶縁膜を用いることにより、ゲート
絶縁膜とシリコン基板における界面特性の劣化を防止し、チャネル領域でのキャリアの移
動度、装置の信頼性等の劣化を抑制することができる。
【００４８】
ゲート絶縁膜７２をシリコン酸窒化膜により形成し、かつ、ゲート絶縁膜８２をシリコ
ン酸化膜、又はゲート絶縁膜７２より窒素濃度の低いシリコン酸窒化膜で形成する工程と
、ハフニウム層３４の面密度を、ハフニウム層１４の面密度より低く形成する工程とを合
わせて行う。これにより、製造工程数の増加を抑えつつ、ハフニウム層とシリコン酸窒化
膜によりＣＭＯＳＦＥＴの性能向上を図ることができる。
【００４９】
なお、前述した各実施形態は、本発明の理解を容易にするためのものであり、本発明を
限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／
改良されうると共に、本発明にはその等価物も含まれる。
【符号の説明】
【００５０】
１、３ ＣＭＯＳＦＥＴ
２ シリコン基板
１０、７０ ｐＭＯＳＦＥＴ
１１ ｎ型拡散層
１２、３２、７２、８２ ゲート絶縁膜
１３、３３ ゲート電極
１４、３４、６１、６３ ハフニウム層
１６ ｐ型エクステンション拡散層
１７ ｐ型ソース・ドレイン拡散層
１８、３８ 絶縁膜
１９、３９ サイドウォール
２０ａ、２０ｂ、４０ａ、４０ｂ シリサイド層
３０、８０ ｎＭＯＳＦＥＴ
３１ ｐ型拡散層
３６ ｎ型エクステンション拡散層
３７ ｎ型ソース・ドレイン拡散層
５０ 素子分離領域
６０、６２ シリコン酸化膜
６４ ポリシリコン層
６５シリコン酸窒化膜
【特許請求の範囲】
【請求項１】
半導体基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを備えるＣＭＯＳＦＥＴにおいて、
ｐＭＯＳＦＥＴは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ハフニウム層と、
前記第１ハフニウム層上に形成された第１ゲート電極と
を備え、
ｎＭＯＳＦＥＴは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ハフニウム層と、
前記第２ハフニウム層上に形成された第２ゲート電極と
を備え、
前記第２ハフニウム層に導入されたハフニウムの面密度が、前記第１ハフニウム層に導
入されたハフニウムの面密度より低いことを特徴とする半導体装置。
【請求項２】
前記第２ハフニウム層に導入されるハフニウムの面密度が３×１０１３（ａｔｏｍｓ／
ｃｍ２）より低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜がシリコン酸窒化膜であり、前記第２ゲート絶縁膜がシリコン酸
化膜、又は第１ゲート絶縁膜のシリコン酸窒化膜より窒素濃度の低いシリコン酸窒化膜で
あることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板の主面にｎ型半導体領域及びｐ型半導体領域を形成する工程と、
前記ｎ型半導体領域上及び前記ｐ型半導体領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ハフニウム層を形成する工程と、
前記ｎ型半導体領域上の前記第１絶縁膜及び前記第１ハフニウム層を除去する工程と、
前記ｎ型半導体領域の前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上、及び前記第１ハフニウム層上にハフニウムを堆積させることで、前
記第２絶縁膜上に第２ハフニウム層を形成するとともに、前記第１ハフニウム層の面密度
を高くする工程と、
前記前記第１ハフニウム層上及び前記第２ハフニウム層上にゲート電極材料を堆積させ
る工程と、
前記ゲート電極材料と前記第１ハフニウム層と前記第１絶縁膜をパターニングすること
により、前記ｐ型半導体領域に、第１ゲート電極と第３ハフニウム層と第１ゲート絶縁膜
を形成し、前記ゲート電極材料と前記第２ハフニウム層と前記第２絶縁膜をパターニング
することにより、前記ｎ型半導体領域に、第２ゲート電極と第４ハフニウム層と第２ゲー
ト絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１絶縁膜を形成する工程の後に、第１絶縁膜を窒化することを特徴とする請求項
４記載の半導体装置の製造方法。
【請求項１】
半導体基板上にｐＭＯＳＦＥＴとｎＭＯＳＦＥＴを備えるＣＭＯＳＦＥＴにおいて、
ｐＭＯＳＦＥＴは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ハフニウム層と、
前記第１ハフニウム層上に形成された第１ゲート電極と
を備え、
ｎＭＯＳＦＥＴは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ハフニウム層と、
前記第２ハフニウム層上に形成された第２ゲート電極と
を備え、
前記第２ハフニウム層に導入されたハフニウムの面密度が、前記第１ハフニウム層に導
入されたハフニウムの面密度より低いことを特徴とする半導体装置。
【請求項２】
前記第２ハフニウム層に導入されるハフニウムの面密度が３×１０１３（ａｔｏｍｓ／
ｃｍ２）より低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ゲート絶縁膜がシリコン酸窒化膜であり、前記第２ゲート絶縁膜がシリコン酸
化膜、又は第１ゲート絶縁膜のシリコン酸窒化膜より窒素濃度の低いシリコン酸窒化膜で
あることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板の主面にｎ型半導体領域及びｐ型半導体領域を形成する工程と、
前記ｎ型半導体領域上及び前記ｐ型半導体領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第１ハフニウム層を形成する工程と、
前記ｎ型半導体領域上の前記第１絶縁膜及び前記第１ハフニウム層を除去する工程と、
前記ｎ型半導体領域の前記半導体基板上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上、及び前記第１ハフニウム層上にハフニウムを堆積させることで、前
記第２絶縁膜上に第２ハフニウム層を形成するとともに、前記第１ハフニウム層の面密度
を高くする工程と、
前記前記第１ハフニウム層上及び前記第２ハフニウム層上にゲート電極材料を堆積させ
る工程と、
前記ゲート電極材料と前記第１ハフニウム層と前記第１絶縁膜をパターニングすること
により、前記ｐ型半導体領域に、第１ゲート電極と第３ハフニウム層と第１ゲート絶縁膜
を形成し、前記ゲート電極材料と前記第２ハフニウム層と前記第２絶縁膜をパターニング
することにより、前記ｎ型半導体領域に、第２ゲート電極と第４ハフニウム層と第２ゲー
ト絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１絶縁膜を形成する工程の後に、第１絶縁膜を窒化することを特徴とする請求項
４記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【公開番号】特開２０１０−１６１２９９（Ｐ２０１０−１６１２９９Ａ）
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願番号】特願２００９−３８４０（Ｐ２００９−３８４０）
【出願日】平成２１年１月９日（２００９．１．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年７月２２日（２０１０．７．２２）
【国際特許分類】
【出願日】平成２１年１月９日（２００９．１．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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