窒化物半導体デバイス
【課題】 窒化物半導体デバイスを提供する。
【解決手段】 一実施形態では、デバイスはＩＩＩ族窒化物チャネル層（３）とＩＩＩ族窒化物チャネル層（３）上のＩＩＩ族窒化物障壁層（４）とを含み、ＩＩＩ族窒化物障壁層（４）は第１部分（４−１）と第２部分（４−２）とを含み、第１部分（４−１）は第２部分（４−２）より薄い厚さを有する。ｐドープＩＩＩ族窒化物ゲート層部（５）は、ＩＩＩ族窒化物障壁層（４）の少なくとも第１部分（４−１）上に配置され、ゲートコンタクト（１０）はｐドープＩＩＩ族窒化物ゲート層部（５）上に形成される。
【解決手段】 一実施形態では、デバイスはＩＩＩ族窒化物チャネル層（３）とＩＩＩ族窒化物チャネル層（３）上のＩＩＩ族窒化物障壁層（４）とを含み、ＩＩＩ族窒化物障壁層（４）は第１部分（４−１）と第２部分（４−２）とを含み、第１部分（４−１）は第２部分（４−２）より薄い厚さを有する。ｐドープＩＩＩ族窒化物ゲート層部（５）は、ＩＩＩ族窒化物障壁層（４）の少なくとも第１部分（４−１）上に配置され、ゲートコンタクト（１０）はｐドープＩＩＩ族窒化物ゲート層部（５）上に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書は、窒化物半導体デバイスの実施形態について言及し、そして特には、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）およびこのようなデバイスを製造するための方法について言及する。本明細書はまた、電力ＨＥＭＴなどの電力窒化物半導体デバイスに言及する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）に基づく通常の電力デバイスは主として、非ドープＧａＮと非ドープＡｌＧａＮ（窒化アルミニウムガリウム）間のヘテロ接合に形成される２次元電子ガス（２−ＤＥＧ：２−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）を使用したラテラルＨＥＭＴである。このようなデバイスは通常、ノーマリーオン型デバイスである。
【０００３】
ノーマリーオフ型デバイス（すなわちエンハンスメントデバイス）を形成する手法は、デバイスの閾値電圧が正値に変位するように障壁層の伝導帯を上げるためにゲートと非ドープ障壁層間のｐドープＡｌＧａＮまたはｐドープＧａＮ障壁層を含む。機能デバイスを得るために、非ドープ障壁層は閾値電圧上昇を打ち消す余りに高い濃度の２次元の電子ガスを生成してはならない。しかしながら２−ＤＥＧの濃度を低減するとソースとドレイン間のドリフト領域の導電率も低下する。
【０００４】
別の手法は、ショットキ金属により形成されたゲート下の薄型化障壁層を有するリセスゲート構造を形成することである。このような構造の製造は複雑であり、必ずしも再製造性があるとは限らない。
【０００５】
これらの理由および他の理由のため、本発明が必要とされる。
【発明の概要】
【課題を解決するための手段】
【０００６】
一実施形態によると、窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上のＩＩＩ族窒化物障壁層であって、第１部分と第２部分を含み、第１部分は第２部分より薄い厚さを有する、ＩＩＩ族窒化物障壁層と；ＩＩＩ族窒化物障壁層の少なくとも第１部分上に配置されたｐドープＩＩＩ族窒化物ゲート層部と；ｐドープＩＩＩ族窒化物ゲート層部上のゲートコンタクトと、を含む。
【０００７】
完全かつ当業者にその実施を可能にする開示（最良モードを含む）について、添付図面を参照することを含み明細書の残りの部分でさらに詳細に説明する。
【図面の簡単な説明】
【０００８】
【図１】一実施形態によるＨＥＭＴとして具現された窒化物半導体デバイスを例示する。
【図２Ａ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｂ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｃ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｄ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｅ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ａ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｂ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｃ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｄ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｅ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ａ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｂ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｃ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｄ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｅ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図５】閾値電圧、障壁層中のＡｌ含有量および障壁層の厚さ間の関係を例示する。
【図６】一実施形態によるＨＥＭＴとして具現された窒化物半導体デバイスを例示する。
【図７Ａ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【図７Ｂ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【図７Ｃ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【図７Ｄ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【発明を実施するための形態】
【０００９】
以下では、様々な実施形態を詳細に参照し、その１つまたは複数の例を添付図面に例示する。各例は説明のためだけに提供され、添付の特許請求範囲を制限することを意図しない。例えば、一実施形態の一部として例示または説明される特徴は、さらに別の実施形態をもたらすために他の実施形態上でまたはそれに関連して使用することができる。本明細書はこのような変更および変形を含むように意図されている。これらの例は特定の言語を使用して説明されるが、特定の言語は添付の特許請求範囲を制限するものと解釈されるべきではでない。図面は実寸で描かれていなく、例示目的のためだけである。
【００１０】
本明細書で使用される用語「ラテラル」または「横」は、半導体基板の主要面に平行な配向を説明することを意図している。
【００１１】
本明細書で使用される用語「バーティカル」または「垂直」は、半導体基板の主要面に垂直に配置された配向を説明することを意図している。
【００１２】
本明細書では、半導体基板の第２の表面は下部または後部面により形成され、一方第１の表面は半導体基板の上部、前部、または主要面により形成されると考えられる。したがって、本明細書で使用される用語「上」および「下」は、この配向を考慮した構造的特徴間の相対的位置を記述する。
【００１３】
本明細書に記載の特定の実施形態は、限定するものではないが、電力半導体デバイスに関し、特に、２次元電子ガス（２−ＤＥＧ）を利用した高電子移動度トランジスタ（ＨＥＭＴ）等の電界効果により制御されるデバイスに関する。このようなデバイスはまたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）として説明される。
【００１４】
図１を参照し、ＨＥＭＴなどの窒化物半導体デバイスの第１の実施形態について説明する。以下の説明では、窒化物半導体デバイスは、これに限定しないが、ＨＥＭＴと称する。さらなる説明により明らかになるように、ＨＥＭＴ１００は、ＨＥＭＴ１００のゲート下に、ゲート／ドレインおよびゲート／ソース部における障壁層と比較して薄い障壁層を含む。
【００１５】
一実施形態によると、窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上のＩＩＩ族窒化物障壁層であって、第１部分と第２部分を含み、第１部分は第２部分より薄い厚さを有する、ＩＩＩ族窒化物障壁層と；ＩＩＩ族窒化物障壁層の少なくとも第１部分上に配置されたｐドープＩＩＩ族窒化物ゲート層部と；ｐドープＩＩＩ族窒化物ゲート層部上のゲートコンタクトと、を含む。
【００１６】
別の実施形態によると、窒化物半導体デバイスの製造方法が提供される。本方法は、ＩＩＩ族窒化物チャネル層を設ける工程と；ＩＩＩ族窒化物チャネル層上に第１部分と第２部分を有するＩＩＩ族窒化物障壁層であって第１部分が第２部分より薄い厚さを有するＩＩＩ族窒化物障壁層を形成する工程と；ＩＩＩ族窒化物障壁層の少なくとも第１部分上にｐドープＩＩＩ族窒化物ゲート層部を形成する工程と；ｐドープＩＩＩ族窒化物ゲート層部上にゲートコンタクトを形成する工程と；ソース電極を形成する工程と；ソース電極から離れてドレイン電極を形成する工程と、を含む。
【００１７】
本半導体デバイスおよび方法の別の実施形態、変更および改善は、以下の明細書と添付の特許請求範囲からより明白になるであろう。
【００１８】
ＨＥＭＴ１００は、ＧａＮ（窒化ガリウム）、Ｓｉ（シリコン）、ＳｉＣ（炭化ケイ素）、またはＡｌ２Ｏ３（サファイア）などの様々な材料で作ることができる半導体基板１を含む。ＳｉＣ基板の例は、ＳｉＣの４Ｈ、３Ｃ、６Ｈおよび１５Ｒポリタイプである。ＳｉＣは例えば、デバイスの熱散逸を容易にするサファイアより高い熱伝導率を有する。
【００１９】
ＨＥＭＴ１００は、様々な材料を使用して製造することができる。本明細書に記載の１つまたは複数の実施形態によると、ＨＥＭＴ１００の製作に使用される材料系はＩＩＩ族窒化物半導体材料に基づく。ＩＩＩ族とは、窒素と周期系のＩＩＩ族の１つまたは複数の元素（通常はＡｌ（アルミニウム）Ｇａ（ガリウム）、Ｉｎ（インジウム））とで形成される半導体化合物を指す。ＩＩＩ族窒化物半導体材料とは、ＧａＮおよびＩｎＮなどの２元材料、ＡｌＧａＮおよびＡｌＩｎＮなどの３元材料、ＡｌＧａｌｎＮなどの４元材料を指す。これらの材料は２−ＤＥＧの生成に極めて有益な高い自然圧電分極を示す。
【００２０】
基板１とＩＩＩ族材料間の格子不整合が存在する可能性があるので随意の緩衝層２を基板１上に設けてもよい。緩衝層２には様々な材料を使用することができる。１つまたは複数の実施形態によると、緩衝層２の好適な材料はＡｌｗＧａ１−ｗＮ（０≦ｗ≦１）であってよい。ＡｌＮ（ＡｌｗＧａ１−ｗＮ；ｗ＝１）は通常、例えば図１に示す実施形態で使用される。１つまたは複数の実施形態によると、半導体窒化物層の交互の組み合わせにより形成される多層緩衝層も使用することができる。緩衝層２は格子補償を行うのに十分な厚さを有することができる。
【００２１】
ＨＥＭＴ１００はまた、チャネル層を形成するＩＩＩ族窒化物層３を含む。以下の説明では、ＩＩＩ族窒化物層３はチャネル層と呼ばれる。チャネル層３は通常、ＡｌａＧａ１−ａＮ（０≦ａ≦１）で作ることができ、通常は緩衝層２より格段に厚い。チャネル層３はまた緩衝層２より薄くてもよいし、あるいは同じ厚さでもよい。１つまたは複数の実施形態によると、チャネル層３はＧａＮ（ＡｌａＧａ１−ａＮ；ａ＝０）で作られる。チャネル層３は通常は非ドープである。本明細書との関連では、「非ドープ」は「意図的でないドープ」を意味する。当業者らは、半導体材料が完全には非ドープでなくわずかの不純物を含み得るということを十分に理解するであろう。
【００２２】
一実施形態では、チャネル層３は緩衝層２より厚く約２μｍ〜６μｍの範囲であってよいが他の厚さも使用可能である。チャネル層３は、基板１の反対側の随意の緩衝層２上に配置される。緩衝層２を使用しない場合（例えばＩＩＩ族窒化物基板１が使用される場合）、チャネル層３は基板１上に直接配置されることになる。
【００２３】
ＩＩＩ族窒化物障壁層４（以下では、障壁層と呼ばれる）は、随意の緩衝層２と基板１の反対側のチャネル層３上に含まれる。１つまたは複数の実施形態によると、障壁層４はＡｌｂＧａ１−ｂＮ（０≦ｂ≦１）、ＡｌｃＩｎ１−ｃＮ（０≦ｃ≦１；ａ＜ｃ）を含む群から選択される材料で作ることができる。１つまたは複数の実施形態によると、障壁層４中のアルミニウムの含有量はチャネル層３中のアルミニウムの含有量より高い（すなわち、ａ＜ｂ、ａ＜ｃ）。一例は、障壁層４についてはＡｌ０．３Ｇａ０．７Ｎそしてチャネル層３についてはＧａＮである。障壁層４は、単独層であってもよいし、あるいは２、３または４以上の層を含む構成であってもよい。例えば、障壁層４をいくつかの単独層で構成することができる。１つまたは複数の実施形態では、障壁層４は非ドープである。
【００２４】
１つまたは複数の実施形態によると、障壁層４は、少なくとも１つの第１のＩＩＩ族窒化物障壁層４１（以下では、第１の障壁層と呼ばれる）と少なくとも１つの第２のＩＩＩ族窒化物障壁層４２（以下では第２の障壁層と呼ばれる）で構成することができる。第１の障壁層４１はＡｌｂ１Ｇａ１−ｂ１Ｎ（０≦ｂ１≦１）またはＡｌｃ１Ｉｎ１−ｃ１Ｎ（０≦ｃ１≦１）（通常はａ＜ｂ１；ａ＜ｃ１）で作ることができる（すなわち、１つまたは複数の実施形態では第１の障壁層４１中のＡｌ含有量はチャネル層３中のものより高い）。第２の障壁層４２はＡｌｂ２Ｇａ１−ｂ２Ｎ（０≦ｂ２≦１）またはＡｌｃ２ｌｎ１−ｃ２Ｎ（０≦ｃ２≦１）（通常は、ａ＜ｂ２、ａ＜ｃ２）で作ることができる（すなわち、１つまたは複数の実施形態では、第２の障壁層４２中のＡｌ含有量はチャネル層３中のものより高い）。第１および第２の障壁層４１、４２は通常は非ドープである。
【００２５】
第１の障壁層４１は比較的薄く、例えば５ｎｍ以下（例えば１ｎｍ〜２ｎｍ）である。第２の障壁層４２は同じ厚さであってよい（例えば５ｎｍ以下）が、第１の障壁層４１より厚くてもよい（例えば約２０ｎｍ）。第１と第２の障壁層４１と４２はまた、他の厚さおよび他の厚さ関係を有することができる。例えば、両方の障壁層４１、４２は例えば約５ｎｍのほぼ同じ厚さを有することができる。
【００２６】
以下に述べるように第１の障壁層４１がゲート層部５で覆われた領域は障壁層４の第１部分４−１と呼ばれ、第１と第２の障壁層４１、４２が互いに接触する領域は障壁層４の第２部分４−２と呼ばれる。第１部分４−１はゲート領域を形成し、第２部分４−２はゲート／ソース部とゲート／ドレイン部を形成する。１つまたは複数の実施形態によると、障壁層４の第１部分４−１は第２部分４−２の厚さより薄い厚さを有する。
【００２７】
図１には、第１の障壁層４１と、第１と第２の障壁層４１、４２で構成される障壁層４との厚さ関係を例示する。第１の障壁層４１（障壁層４の第１部分４−１）は厚さ「ａ」を有し、ゲート領域外の障壁層４（障壁層４の第２部分４−２）の厚さは「ｂ」である。１つまたは複数の実施形態では、厚さ関係ａ：ｂは、約１：２〜約１：１０の範囲であってよい。
【００２８】
一実施形態では、障壁層４は、ヘテロ接合界面を形成するためにチャネル層３上にそれに接して形成される。一実施形態では、障壁層４の材料はチャネル層３の材料より高いバンドギャップ幅を有する。バンドギャップ幅の差は、例えばそれぞれの層中のＡｌ含有量を選択することにより調節することができる。障壁層４が少なくとも第１および第２の障壁層４１、４２を含む場合、第１の障壁層４１は通常、ヘテロ接合界面がチャネル層３と第１の障壁層４１間に形成されるように、チャネル層３上にそれに接して配置される。
【００２９】
チャネル層３と障壁層４間またはチャネル層と第１の障壁層４１間のそれぞれのヘテロ接合界面では、２−ＤＥＧ層８は、チャネル層３と障壁層４または第１の障壁層４１の圧電分極、格子不整合、バンドギャップ幅の差異の結果として形成される。一実施形態では、障壁層４および第１と第２の障壁層４１、４２はチャネル層３より大きなバンドギャップを有する。２−ＤＥＧ層８はソース電極１１とドレイン電極１２とを接続する導電チャネルを形成する。追加措置なしに、２−ＤＥＧ層８はソース１１とドレイン１２間の導電チャネルを提供するのでＨＥＭＴ１００はディプレッションモードデバイス（ノーマリーオン型）を形成する。
【００３０】
ＨＥＭＴ１００はさらに不活性化層６とゲートコンタクト１０を含む。
【００３１】
エンハンスメントモードデバイス（ノーマリーオフ型）を得るために、ｐドープＩＩＩ族窒化物ゲート層部５（以下ではゲート層部５と呼ばれる）は障壁層４上に配置される。ゲート層部５は、ｐドープＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）で作ることができる（例えばＧａＮ（ＡｌｚＧａ１−ｚＮ；ｚ＝０）。ゲート層部５は障壁層４のゲート領域（第１部分４−１）下の２−ＤＥＧ層８中の電子集団を低減し、これによりｐドープゲート層部を含まないデバイスと比較し正の方向約３Ｖの閾値電圧の変位を引き起こす。３Ｖは障壁層４のバンドギャップにほぼ対応するので、２−ＤＥＧの形成は、デバイスがノーマリーオフとなるようにゲート領域内に制限されるかあるいはその領域内で妨げられる。
【００３２】
ｐドープゲート層部５は約１００ｎｍの厚さを有することができるが、他の厚さも使用することができる。ｐドープゲート層部５のドーピング濃度は通常は約１０１８ｃｍ−３であるが、他のドーピング濃度も使用することができる。ｐドーピング濃度は、ゲートメタルに低オーム性ｐコンタクトを与えるためにゲート層部５の上部表面に向けて増加することができる。一実施形態では、追加の高ｐドープＩＩＩ族窒化物キャッピング層をゲート層部５上に蒸着することができる。さらに、ゲート層部５は、異なるドーピング濃度および異なる組成のいくつかのｐドープＩＩＩ族窒化物層を必要に応じ含むことができる。ｐドープゲート層部５として使用される材料の例はＧａＮとＡｌ０．２Ｇａ０．８Ｎである。
【００３３】
一実施形態では、ゲート層部５は、障壁層４上のかつそれに接したゲート領域に、あるいは第１および第２の障壁層４１、４２の場合には、障壁層４１上にかつそれに接したゲート領域に形成される。このとき第２の障壁層４２は、ゲート層部５で覆われない領域の第１の障壁層４１上にそれに接して形成することができる。
【００３４】
チャネル層３と障壁層４に使用される材料の選択もまた、２−ＤＥＧ層８がチャネル層３と障壁層４間のヘテロ接合に形成される程度に影響を与える。例えば、障壁層４中のＡｌ含有量、あるいはより一般的にはチャネル層３と障壁層４間のＡｌ含有量の差異はデバイスの閾値電圧に影響を及ぼす。考慮すべき別のパラメータは障壁層４の厚さである。図５には、ゲート領域の障壁層４の厚さ、ゲート層部５下の障壁層４のＡｌ含有量、および閾値電圧との関係を例示する。−１Ｖより大きな閾値電圧（すなわちより大きな正値）を得るために、ゲート層部５とチャネル層３間の障壁層４を薄くする場合、比較的高いＡｌ含有量を使用することができる。例えば、障壁層４または第１の障壁層４１は、そのＡｌ含有量が約３０％〜３５％を超えない場合、９ｎｍまでの厚さを有することができる。ｐドープゲート層部５とチャネル層３間の障壁層４の厚さをさらに低減することにより、さらに高いＡｌ含有量を使用することができる。ｐドープゲート層部５下の障壁層４の厚さとＡｌ含有量あるいは第１の障壁層４１の厚さは通常、障壁層により引き起こされる（すなわちｐドープゲート層部５無しに）−１Ｖ以下の閾値変位を得るように選択される。
【００３５】
非ドープ障壁層４は、２−ＤＥＧ層８中の電子ガスの濃度を増加することにより閾値電圧を負値に変位させる。ゲート／ドレインおよびゲート／ソース部中の電子ガスの高い濃度が望まれる。これとは反対に、ｐドープゲート層部５はゲート領域の閾値電圧を正値に変位させる。これら相反する２つの効果の組み合わせがＨＥＭＴの閾値電圧を規定する。
【００３６】
１つまたは複数の実施形態によると、第１の障壁層４１のＡｌ含有量は第２の障壁層４２のＡｌ含有量と異なってもよいが、第１および第２の障壁層４１、４２の両方が同じＡｌ含有量を有してもよい。一実施形態では、第１の障壁層４１は第２の障壁層４２より高いＡｌ含有量を有する。１つまたは複数の実施形態では、第１の障壁層４１のＡｌ含有量はｐドープゲート層部５のＡｌ含有量と異なってもよい。第１および第２の障壁層４１、４２において異なるＡｌ含有量を使用することにより、ＨＥＭＴ１００の電気的性質を調整する際の高い自由度を可能にする。これにより例えば、２−ＤＥＧ層８のゲート／ドレイン部とゲート／ソース部の抵抗のそれぞれの調整とは無関係に、ｐドープゲート層部５と第１の障壁層４１の相反する作用により定義されるデバイスの閾値電圧の調整を可能にする。従って、閾値電圧を所望のレベルに保ちつつ、ゲート／ドレイン部（ＧＤ部）とゲート／ソース部（ＧＳ部）に低抵抗を設けることが可能である。ＨＥＭＴ１００のオン抵抗を低減するために、第１の障壁層４１を薄くかつ例えばＡｌＮ（Ａｌｂ１Ｇａ１−ｂ１Ｎ；ｂ１＝ｌ）で作ることができ、一方第２の障壁層４２はＡｌ０．３Ｇａ０．７Ｎ（Ａｌｂ２Ｇａ１−ｂ２Ｎ；ｂ２＝０．３）で作ることができる。第１および第２の障壁層４１、４２に同じ材料を使用することも可能である。これは、第１と第２の障壁層４１、４２（第２部分４−２；ゲート／ドレイン部とゲート／ソース部）を組み合わせた厚い厚さと比較し第１の障壁層４１（第１部分４−１；ゲート領域）単独の異なる薄い厚さもまた２−ＤＥＧ層８中の異なる濃度の電子ガスを引き起こすためである。
【００３７】
第１と第２の障壁層４１、４２に異なるＡｌ含有量を使用することはまた、製造工程を容易にする。例えば、ｐドープゲート層部５のＡｌ含有量に対する第１層４１のＡｌ含有量を調節することにより、第１の障壁層４１がエッチストップとして機能するように第１の障壁層４１に対するゲート層部５の材料の選択エッチングが可能となる。
【００３８】
別の改良は、第１と第２の障壁層４１、４２からなる障壁層４の厚さをゲート層部５とチャネル層３（ゲート領域）間の領域において細かく調節することができるということである。これはこの領域の障壁層４の厚さもまた閾値電圧に影響を与えるためである。例えば、この領域における約１ｎｍの厚さの変動は閾値電圧の顕著な変動を引き起こし得る。第１の障壁層４１は、通常、細かく制御することができるエピタキシャル蒸着により別個に形成することができるので、ｐドープゲート層部５とチャネル層３間の障壁層４の厚さを細かく調節することができる。さらに、通常処理されたデバイス同士間の厚さのバラつきを低減することができ、これにより歩留まりを改善する。
【００３９】
障壁層４はまた、必要に応じ別の層を含むことができる。基本的に、障壁層４はいくつかの異なるまたは同じ材料の層を含むことができる。さらに、第１の障壁層４１は、２以上の異なるまたは同じ材料の層を含むことができる。また、第２の障壁層４２は、２以上の層（例えば、２つまたは３つの同じまたは異なる材料の層）を含むことができる。より多くの層を使用することで、デバイスの電気的特性の調整により大きな自由度を与える。障壁層の酸化脆弱性を低減するために、薄い例えば２ｎｍのＧａＮの層で障壁層４（または第２の障壁層４２）を覆うことができる。
【００４０】
１つまたは複数の実施形態によると、ＨＥＭＴ１００は凹部を有する障壁層４を含む。用語「凹部」は、障壁層４が隣接領域より薄い厚さを有する部分を有する領域と理解すべきである。凹部は、障壁層４の第２部分４−２より薄い厚さを有する障壁層４の第１部分４−１により画定される。凹部は、障壁層４の部分エッチングにより形成されてもよいし、また、２以上の障壁層を使用した集合体であってもよい。ｐドープゲート層部５は、少なくとも凹部内に（例えば障壁層４の第１部分４−１上にそれに接して）形成される。１つまたは複数の実施形態によると、障壁層４は第１の障壁層４１と、第１の障壁層４１上にそれに接して形成された第２の障壁層４２と、を含む。第２の障壁層４２は、障壁層４の凹部（ゲート部分）を画定する第１の障壁層４１まで及ぶ開口を含む。ｐドープゲート層部５は、第２の障壁層４２の開口内に、かつ第１の障壁層４１上にそれに接して配置される。
【００４１】
１つまたは複数の実施形態によると、ＩＩＩ族窒化物チャネル層とＩＩＩ族窒化物チャネル層上のＩＩＩ族窒化物障壁層とを含む窒化物半導体デバイスが提供される。ＩＩＩ族窒化物障壁層は凹部を含む。ｐドープＩＩＩ族窒化物ゲート層部はＩＩＩ族窒化物障壁層の少なくとも凹部内に配置される。ゲートコンタクトはｐドープＩＩＩ族窒化物ゲート層上に配置される。窒化物半導体デバイスはさらに、ソース電極とソース電極から離れたドレイン電極とを含む。
【００４２】
１つまたは複数の実施形態によると、基板、基板上の緩衝層、基板上のチャネル層を含む高電子移動度トランジスタ（ＨＥＭＴ）が提供される。第１の障壁層はチャネル層上にそれに接して配置される。第１の障壁層は、チャネル層と第１の障壁層間のヘテロ接合に２次元電子ガス（２−ＤＥＧ）を閉じ込めるためにチャネル層のバンドギャップより高いバンドギャップを有する。ｐドープゲート層部はＨＥＭＴのゲート領域の第１の障壁層上にそれに接して配置される。オーム性ゲートコンタクトはｐドープゲート層部と電気的に接触するようにｐドープゲート層部上に配置される。ソースコンタクトは２−ＤＥＧ層と電気的に接触するようにＨＥＭＴのソース領域に配置される。ドレインコンタクトは２−ＤＥＧ層と電気的に接触するようにＨＥＭＴのドレイン領域に配置され、ドレイン領域はｐドープゲート層部がソースコンタクトとドレイン接触間に配置されるようにソース領域から離れて配置される。第２の障壁層は第１の障壁層上にそれに接して配置される。
【００４３】
１つまたは複数の実施形態によると、ＨＥＭＴはさらに、基板と、基板とＩＩＩ族窒化物層間の緩衝層と、を含む。
【００４４】
図２Ａ−２Ｅを参照し、製造方法の第１の実施形態について説明する。この実施形態は、第１および第２の障壁層の非選択性エピタキシャル蒸着と、第１の障壁層に対するゲート層の選択エッチングとを含む。
【００４５】
上述の随意の緩衝層２とゲートチャネル層３とを含む基板１が設けられる。通常、半導体基板１は単一のバルク単結晶材料であってよい。緩衝層２とチャネル層３は通常、エピタキシャル蒸着により形成される。この実施形態では、例えば、基板１はＳｉウェーハであり、緩衝層２はＡｌＮで作られ、チャネル層３はＧａＮで作られる。多層緩衝層２も使用することができる。次に、薄い第１の障壁層４１（例えばＡｌＧａＮまたはＡｌＮで作られる）はチャネル層３上にエピタキシャル蒸着される。第１の障壁層４１は、そのＡｌ含有量に依存して、数ｎｍの範囲の厚さ、例えば１ｎｍ〜２０ｎｍ、具体的には１ｎｍ〜１０ｎｍ、より具体的には１ｎｍ〜２ｎｍの厚さを有することができる。別の工程では、その場ｐドープ（ｉｎ ｓｉｔｕ ｐ−ｄｏｐｅｄ）ゲート層５−１は通常、エピタキシャルにより蒸着される。ｐドープゲート層５−１は約１００ｎｍの厚さを有することができるが、他の厚さ例えば５０ｎｍ〜２００ｎｍの範囲の厚さも可能である。
【００４６】
１つまたは複数の実施形態によると、第１の障壁層４１のＡｌ含有量は約１８％〜約２５％の範囲内であってよく、第２の障壁層４２のＡｌ含有量は第１の障壁層４１のＡｌ含有量より高い。図５に示す関係から明らかなように、閾値電圧の負電圧への著しい変位を回避するために第１の障壁層４１中にわずかなＡｌ含有量を有することが望ましい。一方、第１の障壁層４１のＡｌ含有量は、以下に述べるように第１の障壁層４１に対するゲート層５−１の選択エッチングを可能にするのに十分に高くなければならない。第１の障壁層４１が極めて高いＡｌ含有量を含む場合、第１の障壁層４１の厚さは、第１の障壁層４１により引き起こされる閾値変位を約０Ｖ〜−１Ｖの範囲に保つように低減されなければならない。
【００４７】
ｐドープゲート層５−１はｐドープゲート層部５を形成するために使用され、従ってｐドープゲート層部５の上述の材料で作られる。通常、ゲート層５−１はＭｇによりその場で（ｉｎ ｓｉｔｕ）高ドープされるが他のドープ材を使用してもよい。
【００４８】
マスク７は、デバイスのゲート領域のｐドープゲート層５−１上に（すなわちｐドープゲート層部５が形成される範囲に）形成される。マスク７の材料としては、制限しないが、ＳｉＯ２または有機または高分子材料等の固いマスクを形成する材料が挙げられる。この結果の構造を図２Ａに例示する。
【００４９】
次工程では、ｐドープゲート層５−１は、マスク７に対し、また第１の障壁層４１の材料に対し選択的にエッチングされる。ゲート層５の上には、後に形成されるゲートコンタクトに対する良好なオーム接触を与えるための図示しない高ｐドープキャッピング層を形成することができる。したがって第１の障壁層４１はエッチング停止層として機能することができる。選択エッチングを可能にするために、第１の障壁層４１のＡｌ含有量をｐドープゲート層５−１のＡｌ含有量に対し選択的に調節することができる。例えば、第１の障壁層４１のＡｌ含有量をｐドープゲート層５−１のＡｌ含有量より高くすることができる。この結果、所望の異なるエッチング挙動が得られる。一例として、第１の障壁層４１のＡｌ含有量は約１０％〜約３０％の範囲であってよく、一方ｐドープゲート層５−１はＡｌを含まない。エッチング処理はエッチング液としてＳＦ６を使用するプラズマエッチングであってよい。この結果の構造を図２Ｂに例示する。
【００５０】
図２Ｃには、第１の障壁層４１の露出部分上（この実施形態ではゲート層部５上も）の第２の障壁層４２の蒸着を含む別の工程を例示する。ゲート層部５上に配置される第２の障壁層４２の部分は障壁層として機能せず、したがって障壁層４の一部とは考えられない。従って、障壁層４は、第１の障壁層４１だけにより画定される薄い厚さ“ａ”を有する第１部分４−１と、第１と第２の障壁層４１、４２の組み合わせにより画定される第２部分４−２と、を含む。第２の障壁層４２は約５ｎｍ〜５０ｎｍの厚さ（例えば２０ｎｍ）まで蒸着される。第２の障壁層４２の材料は第１の障壁層４１のものと同じであってもよいし、あるいはそれと異なってもよい。例えば、好適なＡｌ含有量を有するＡｌＧａＮまたはＡｌＩｎＮを使用することができる。
【００５１】
別の工程では、不活性化層６が蒸着されるが、これはその場または別の場で（ｉｎ ｓｉｔｕ ｏｒ ｅｘ ｓｉｔｕ）行うことができる。この結果の構造を図２Ｃに例示する。
【００５２】
別の工程では、ソースおよびドレイン電極の形成を可能にするコンタクト開口が不活性化層６と障壁層４においてエッチングされる。形成された開口部は、障壁層４を完全に（すなわち第１と第２の障壁層４１、４２を）貫通してよい。開口は第１の障壁層４１までにだけ及ぶことも可能である。別の工程では、ソースおよびドレイン電極１１、１２を形成するためにコンタクトメタルが蒸着される。このとき、冶金学的相の形成により２−ＤＥＧ層８への電気接点を改善する炉アニールが行なわれる。形成された冶金学的相はまた、チャネル層３と第１の障壁層４１間の界面に形成される２−ＤＥＧ層８への所望の電気接点が高信頼度で形成されるように、エッチングされた開口が第１の障壁層４１で停止する場合でもソースおよびドレイン電極１１、１２下の第１の障壁層４１を貫通する。
【００５３】
別の工程では、ゲートコンタクト１０は、ゲート層部５への電気接続を与えるために不活性化層６と第２の障壁層４２を貫通して開口をエッチングし導電性材料を蒸着することにより形成される。本実施形態では、コンタクト１０と電極１１、１２のそれぞれはオーム接触である。コンタクト１０と電極１１、１２の材料は、特定ニーズに従って選択されてよい。ソースおよびドレイン電極１１、１２とゲートコンタクト１０を共通の工程で形成することも可能である。この結果の構造（図１に対応する）を図２Ｅに例示する。
【００５４】
３Ａ−３Ｅを参照し、窒化物半導体デバイスを製造するための別の実施形態について説明する。この実施形態は、第１の障壁層の露出部上への第２の障壁層の選択的エピタキシャル蒸着と、第２の障壁層に対するｐドープゲート層の選択エッチングを含む。
【００５５】
第１の実施形態と異なり、基板１はチャネル層３の格子構造と同様の格子構造を有する半導体材料で作られるので緩衝層２は省略される。必要に応じ緩衝層も含むことができる。第１の障壁層４１は上述のようにチャネル層３上に形成される。
【００５６】
マスクすなわち犠牲層１５が第１の障壁層４１上に形成される。マスク１５は、例えばＳｉＯ２などの酸化物の固いマスクで作られ、約１００ｎｍ厚の酸化被膜を蒸着することにより形成される。マスク１５はその後パターン化される。マスク１５は、ゲート層部が後で形成される領域（すなわちゲート領域）を画定する。この結果の構造を図３Ａに例示する。
【００５７】
第２の障壁層４２は、ＡｌＧａＮまたはＩｎＡｌＮの選択エピタキシャル成長により約２０ｎｍの厚さまで第１の障壁層４１上に形成される。図３Ｂに示すようにいかなる半導体材料もマスク１５上に蒸着されない。
【００５８】
次工程では、図３Ｃに示すように、固いマスク１５は、第１の障壁層４１を露出するための第２の障壁層４２の開口が形成されるようにウェット酸化物エッチングにより除去される。第１と第２の障壁層４１、４２は併せて、第２の障壁層４２に開口により形成された凹部を有する障壁層４を形成する。
【００５９】
別の工程では、図３Ｃに示すように、その場ｐドープゲート層５−２が上述の材料と処理を使用して蒸着される。ｐドープゲート層５−２はまた、開口により画定されたゲート領域の第１の障壁層４１上にそれに接して形成されるように、第２の障壁層４２の開口（障壁層４の凹部）の内側を覆い埋める。
【００６０】
図３Ｄに示すように、ｐドープゲート層５−２はリソグラフィ的に形成されたマスク（図示せず）を使用してエッチングされる。エッチング（通常、ＳＦ６を使用するプラズマエッチング）は、第２の障壁層４２で停止するように第２の障壁層４２の材料に対し選択性である。図２Ａ−２Ｅに示した実施形態に関し上に述べたように、エッチング選択比は、エッチング停止層を形成する第２の障壁層４２のＡｌ含有量を選択することにより調節することができる。通常、Ａｌ含有量は、ｐドープゲート層５−２の材料として使用することができるｐドープＧａＮに対し十分なエッチング選択比となる約１８％〜約２５％の範囲である。より高いＡｌ含有量はさらに、エッチング選択比を改善し、また、ＨＥＭＴ１００の閾値電圧に影響を与えることなく２−ＤＥＧ層８のゲート／ドレインおよびゲート／ソース部のチャンネル特性を改善する。第２の障壁層４２はゲート領域外に形成されるので高いＡｌ含有量を有することができる。
【００６１】
この結果の構造を図３Ｄに例示する。このように形成されたｐドープゲート層部５は、リソグラフィマスクが、リソグラフィマスクのミスアラインメントの場合のｐドープゲート層５−２の除去を防ぐために開口より大きく形成されているので、第２の障壁層４２を部分的に覆う。
【００６２】
別の処理では、図３Ｅに示すように、不活性化層６が蒸着され、ゲートコンタクト１０とソースおよびドレイン電極１１、１２は例えば上述のように形成される。
【００６３】
この実施形態では、同じ材料を第１と第２の障壁層４１、４２に使用することができる。しかしながら、必要に応じ、様々な材料（特には異なるＡｌ含有量を有する材料）を使用することができる。
【００６４】
図２Ａ−２Ｅおよび３Ａ−３Ｄに示す実施形態は、ゲート層部５とチャネル層３間の障壁層４の第１部分４−１の厚さの極めて精密な調整を可能にする。これは、この領域の厚さが第１の障壁層４１を形成するために使用されるエピタキシャル蒸着工程により制御されるからである。別の改良は、ゲート／ドレインおよびゲート／ソース部の２−ＤＥＧ層８の導電率に影響を与えることなくＨＥＭＴ１００の閾値電圧を約＋２Ｖ〜約＋３Ｖの範囲に保つために、第１の障壁層４１のＡｌ含有量もまた第２の障壁層４２のＡｌ含有量より低くてよいということである。さらに、図２Ａ−２Ｅと図３Ａ−３Ｄに示す実施形態は上述の二重障壁層ＨＥＭＴを指す。
【００６５】
図４Ａ−４Ｅを参照し、窒化物半導体デバイスを製造するための別の実施形態について説明する。この実施形態は、障壁層の部分エッチングと、障壁層の露出部上のｐドープゲート層の選択的エピタキシャル蒸着と、を含む。さらに、この実施形態は単独の障壁層を使用する。単独の障壁層の代わりに、上述のような二重層構造も使用することができる。例えば、選択エッチングを可能にするために、異なるＡｌ含有量の障壁層を使用することができる。
【００６６】
本処理は、障壁層４がその上に形成される不図示の基板と随意の緩衝層上に配置することができるチャネル層３から始める。この実施形態では、障壁層４は単独層で形成される。併せて障壁層４を形成する様々な障壁層を含むことも可能である。例えば、いくつかの同じまたは異なる材料の単独層を使用することができる。様々な材料を使用することにより、例えばＡｌ含有量に勾配がある障壁層の形成が可能となる。この実施形態では、障壁層４は例えば約２０ｎｍの厚さを有するエピタキシャル成長ＡｌＧａＮまたはＡｌＩｎＮ層であってよいが、上記材料のうちの任意のものでも作ることができる。チャネル層３は例えばＧａＮで作ることができるが、上記材料のうちの任意のものでも作ることができる。
【００６７】
カバー層１７（後で不活性化層も構成する）は障壁層４上に蒸着される。カバー層１７は例えばＳｉＯ２またはＳｉ３Ｎ４で作られた硬いマスクであってよい。
【００６８】
図４Ｂに示すように、カバー層１７は、カバー層１７の開口（デバイスのゲート範囲を画定する）を形成するために不図示のリソグラフィマスクを使用してパターン化される。別の処理では、障壁層は、障壁層４内に凹部１８を形成するためのエッチングマスクとしてパターン化カバー層１７を使用して、例えばプラズマ支援ＳＦ６エッチングにより部分的にエッチングされる。エッチング時間は、障壁層４が完全には除去されないように（すなわち障壁層４の薄い部分が残るように）形成され選択される程度を制御する。一実施形態では、障壁層４が上述のような様々な材料の第１および第２の障壁層を含む場合、エッチング停止層として機能する第１の障壁層に対し第２の障壁層を選択的にエッチングすることも可能である。この結果の構造を、ゲート領域の障壁層４の薄い第１部分４−１（凹部１８）とゲート範囲外の厚い第２部分４−２を示す図４Ｂに例示する。
【００６９】
図４Ｃに示すように、その場ｐドープゲート層部５は障壁層４の露出部（すなわち露出した第１部分４−１）上に選択的エピタキシャル蒸着により蒸着される。蒸着を、横方向過成長が発生しないよう制御することができる。ゲート層部５は、障壁層４より厚い厚さを有することができ、カバー層１７の上部表面から窪ませることができる。この実施形態では、ｐドープゲート層部５はＧａＮで作られるが、上記材料のうちの任意のものでも作ることができる。
【００７０】
別の処理では、ｐドープゲート層部５の別の材料の選択的エピタキシャル蒸着が行われ、図４Ｄに示すようにカバー層１７上のゲート層部５の部分的な横方向過成長が生じる。
【００７１】
図４Ｅに示すように、ゲートコンタクト１０はｐドープゲート層部５上に形成され、ソースおよびドレイン電極の１１、１２は上述のように形成される。
【００７２】
別の実施形態によると、窒化物半導体デバイスの製造方法が提供される。本方法は、ＩＩＩ族窒化物チャネル層を設ける工程と；ＩＩＩ族窒化物障壁層上に凹部を有するＩＩＩ族窒化物障壁層を形成する工程と；ｐドープＩＩＩ族窒化物ゲート層部を少なくともＩＩＩ族窒化物障壁層の凹部に形成する工程と；ｐドープＩＩＩ族窒化物ゲート層部上にゲートコンタクトを形成する工程と；ソース電極を形成する工程と；ソース電極から離れてドレイン電極を形成する工程と、を含む。
【００７３】
当業者らは、別の実施形態を得るために上記実施形態の処理を組み合わせ交換することができるということを十分に理解するであろう。特に、機能層は、所望の機能持性がほぼ同じかあるいは等価である限り、上記実施形態に関して説明した特別の材料と異なる材料を含むことができる。
【００７４】
図６には、窒化物半導体デバイスに関連する別の実施形態を例示する。ＨＥＭＴであってよいデバイス２００は図１のデバイス１００とほぼ同じ構造を有することができるが、ｐドープゲート層部は第１の障壁層４１上にショットキ接触を形成する金属１３により置換されるという違いを有する。第１の障壁層４１の厚さに依存して、デバイスはエンハンスメントモードまたはディプレッションモードデバイスとなることができる。したがって、二重障壁層手法はまた、障壁層４の厚さを精密に制御することにより凹型ゲート構造の形成を可能にするディプレッションモードデバイスに適用することができる。上に示した製造方法は、ｐドープゲート層５−１およびｐドープゲート層部５を、ショットキ接触を形成する金属で置換することにより容易に適合させることができる。
【００７５】
図３Ａ−３Ｅに示した処理は例えばこのようなＨＥＭＴを形成するのに好適である。図３Ａ−３Ｂの処理は例えば、第１と第２の障壁層４１、４２を形成するために使用される。図３Ｃ−３Ｄに示す処理とは異なり、ショットキ接触１３を形成するためにショットキ金属層１３−１が蒸着されパターン化される。図３Ｃに示す残りの処理を使用してＨＥＭＴを完了することができる。
【００７６】
この変更により、ＩＩＩ族窒化物半導体材料に基づく相補型集積回路を形成するためにデプレッションおよびエンハンスメントデバイスを単一基板へ任意に集積化することが容易に可能となる。デプレッションおよびエンハンスメントデバイスを形成するために同様の処理を使用することができるので、集積化はいくつかの追加工程だけを必要とする。これにより、高速かつ低消費電力で動作することができるＩＩＩ族窒化物論理デバイスを設計する可能性が開ける。さらに、集積化論理を有する相補型電力デバイスまたは電力デバイスを形成することができる。
【００７７】
こうして、ＨＥＭＴなどの窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上の少なくとも１つの第１のＩＩＩ族窒化物障壁層と；第１のＩＩＩ族窒化物障壁層上の少なくとも１つの第２のＩＩＩ族窒化物障壁であって、第１の障壁層まで及ぶ開口を含む、第２のＩＩＩ族窒化物障壁と；少なくとも開口内であって第１のＩＩＩ族窒化物障壁層に接するショットキ金属部と；ＩＩＩ族窒化物チャネル層と第１のＩＩＩ族窒化物障壁層間の接合における２−ＤＥＧ層と；ショットキ金属部上のゲートコンタクトと；２−ＤＥＧ層に電気的に接触するソース電極と；２−ＤＥＧ層に電気的に接触しかつソース電極から離れて配置されたドレイン電極と、を含む。
【００７８】
こうして、ＨＥＭＴなどの窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上の少なくとも１つの第１のＩＩＩ族窒化物障壁層と；第１のＩＩＩ族窒化物障壁層上の少なくとも１つの第２のＩＩＩ族窒化物障壁であって、第１の障壁層まで及ぶ開口を含む、第２のＩＩＩ族窒化物障壁と；少なくとも開口内であって第１のＩＩＩ族窒化物障壁層に接するゲート層部と；ＩＩＩ族窒化物チャネル層と第１のＩＩＩ族窒化物障壁層間の接合における２−ＤＥＧ層と；ゲート層部上のゲートコンタクトと；２−ＤＥＧ層に電気的に接触するソース電極と；２−ＤＥＧ層に電気的に接触しかつソース電極から離れて配置されたドレイン電極と、を含む。ゲート層部はショットキ金属またはｐドープＩＩＩ族窒化物材料であってよい。
【００７９】
ディプレッションモードおよびエンハンスメントモードデバイスの共通処理を図７Ａ−７Ｃに例示する。エンハンスメントモードデバイス１００とディプレッションモードデバイス４００を含むデバイス３００の製造は図３Ａ−３Ｅの処理に基づく。デバイス１００、４００両方の領域の第２の障壁層４２の選択蒸着後、最初にｐドープゲート層部５がエンハンスメントモードデバイス１００の領域内に形成され（図７Ａ）、次にショットキ接触１３がディプレッションモードデバイス２００の領域内に形成される。その後、不活性化層６、ゲートコンタクト１００、ソースおよびドレイン電極１１、１２がそれぞれ両方のデバイスの領域内に形成される。最終構造を図７Ｃに例示する。例えば図４Ａ−４Ｅに基づく製造方法を使用することも可能であろう。
【００８０】
別の変形態様を図７Ｄに例示する。障壁層４が第１部分４−１と第２部分４−２内に同じ厚さを有するように、ディプレッションモードデバイス５００の領域の第２の障壁層４１は開口を含まない。
【００８１】
別の選択肢は、ｐドープゲート層部下の障壁層の窪んだ部分（第１部分）上に追加のゲート誘電体層を形成することである。これもエンハンスメントモードデバイスを形成することになる。従って、このようなエンハンスメントモードデバイスは、上記エンハンスメントモードデバイスと一緒に集積化することができる。
【００８２】
１つまたは複数の実施形態によると、上述のように少なくとも１つのディプレッションモードデバイスと少なくとも１つのエンハンスメントモードデバイスを含む窒化物半導体回路が提供される。両方のデバイスは上述の二重障壁層を含むことができる。
【００８３】
上記明細書は、最良のモードを含み、またいかなる当業者も本発明を行い使用できるようにした特定の実施形態を含む。本発明は様々な特定の実施形態に関して説明されたが、当業者は、本発明を特許請求の精神と範囲内の変更により実行することができるということを認識するであろう。特に、上記実施形態の互いに非排他的な特徴を互いに組み合わせることができる。特許可能な範囲は特許請求範囲により定義され、当業者の思い付く他の例を含むことができる。このような他の例は特許請求の範囲に入るように意図されている。
【符号の説明】
【００８４】
１ 基板
２ 緩衝層
３ ＩＩＩ族窒化物チャネル層
４ ＩＩＩ族窒化物障壁層
４−１ 第１部分
４−２ 第２部分
５ ｐドープＩＩＩ族窒化物ゲート層部
５−１ その場ｐドープゲート層
５−２ その場ｐドープゲート層
６ 不活性化層
７ マスク
８ ２次元電子ガス（２−ＤＥＧ）
１０ ゲートコンタクト
１１ ソース電極
１２ ドレイン電極
１３ ショットキ接触
１３−１ ショットキ金属層
１５ マスク
１７ カバー層
１８ 凹部
４１ 第１のＩＩＩ族窒化物障壁層
４２ 第２のＩＩＩ族窒化物障壁層
１００ デバイス（エンハンスメントモードデバイス）
２００ デバイス
３００ デバイス
４００ ディプレッションモードデバイス
【技術分野】
【０００１】
本明細書は、窒化物半導体デバイスの実施形態について言及し、そして特には、高電子移動度トランジスタ（ＨＥＭＴ：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒ）およびこのようなデバイスを製造するための方法について言及する。本明細書はまた、電力ＨＥＭＴなどの電力窒化物半導体デバイスに言及する。
【背景技術】
【０００２】
ＧａＮ（窒化ガリウム）に基づく通常の電力デバイスは主として、非ドープＧａＮと非ドープＡｌＧａＮ（窒化アルミニウムガリウム）間のヘテロ接合に形成される２次元電子ガス（２−ＤＥＧ：２−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）を使用したラテラルＨＥＭＴである。このようなデバイスは通常、ノーマリーオン型デバイスである。
【０００３】
ノーマリーオフ型デバイス（すなわちエンハンスメントデバイス）を形成する手法は、デバイスの閾値電圧が正値に変位するように障壁層の伝導帯を上げるためにゲートと非ドープ障壁層間のｐドープＡｌＧａＮまたはｐドープＧａＮ障壁層を含む。機能デバイスを得るために、非ドープ障壁層は閾値電圧上昇を打ち消す余りに高い濃度の２次元の電子ガスを生成してはならない。しかしながら２−ＤＥＧの濃度を低減するとソースとドレイン間のドリフト領域の導電率も低下する。
【０００４】
別の手法は、ショットキ金属により形成されたゲート下の薄型化障壁層を有するリセスゲート構造を形成することである。このような構造の製造は複雑であり、必ずしも再製造性があるとは限らない。
【０００５】
これらの理由および他の理由のため、本発明が必要とされる。
【発明の概要】
【課題を解決するための手段】
【０００６】
一実施形態によると、窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上のＩＩＩ族窒化物障壁層であって、第１部分と第２部分を含み、第１部分は第２部分より薄い厚さを有する、ＩＩＩ族窒化物障壁層と；ＩＩＩ族窒化物障壁層の少なくとも第１部分上に配置されたｐドープＩＩＩ族窒化物ゲート層部と；ｐドープＩＩＩ族窒化物ゲート層部上のゲートコンタクトと、を含む。
【０００７】
完全かつ当業者にその実施を可能にする開示（最良モードを含む）について、添付図面を参照することを含み明細書の残りの部分でさらに詳細に説明する。
【図面の簡単な説明】
【０００８】
【図１】一実施形態によるＨＥＭＴとして具現された窒化物半導体デバイスを例示する。
【図２Ａ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｂ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｃ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｄ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図２Ｅ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ａ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｂ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｃ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｄ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図３Ｅ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ａ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｂ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｃ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｄ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図４Ｅ】一実施形態によるＨＥＭＴなどの窒化物半導体デバイスの製造方法の工程を例示する。
【図５】閾値電圧、障壁層中のＡｌ含有量および障壁層の厚さ間の関係を例示する。
【図６】一実施形態によるＨＥＭＴとして具現された窒化物半導体デバイスを例示する。
【図７Ａ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【図７Ｂ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【図７Ｃ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【図７Ｄ】一実施形態による、デプレッションおよびエンハンスメントＨＥＭＴなどのデプレッションおよびエンハンスメント窒化物半導体デバイスを含む窒化物半導体デバイスの製造方法の工程を例示する。
【発明を実施するための形態】
【０００９】
以下では、様々な実施形態を詳細に参照し、その１つまたは複数の例を添付図面に例示する。各例は説明のためだけに提供され、添付の特許請求範囲を制限することを意図しない。例えば、一実施形態の一部として例示または説明される特徴は、さらに別の実施形態をもたらすために他の実施形態上でまたはそれに関連して使用することができる。本明細書はこのような変更および変形を含むように意図されている。これらの例は特定の言語を使用して説明されるが、特定の言語は添付の特許請求範囲を制限するものと解釈されるべきではでない。図面は実寸で描かれていなく、例示目的のためだけである。
【００１０】
本明細書で使用される用語「ラテラル」または「横」は、半導体基板の主要面に平行な配向を説明することを意図している。
【００１１】
本明細書で使用される用語「バーティカル」または「垂直」は、半導体基板の主要面に垂直に配置された配向を説明することを意図している。
【００１２】
本明細書では、半導体基板の第２の表面は下部または後部面により形成され、一方第１の表面は半導体基板の上部、前部、または主要面により形成されると考えられる。したがって、本明細書で使用される用語「上」および「下」は、この配向を考慮した構造的特徴間の相対的位置を記述する。
【００１３】
本明細書に記載の特定の実施形態は、限定するものではないが、電力半導体デバイスに関し、特に、２次元電子ガス（２−ＤＥＧ）を利用した高電子移動度トランジスタ（ＨＥＭＴ）等の電界効果により制御されるデバイスに関する。このようなデバイスはまたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）として説明される。
【００１４】
図１を参照し、ＨＥＭＴなどの窒化物半導体デバイスの第１の実施形態について説明する。以下の説明では、窒化物半導体デバイスは、これに限定しないが、ＨＥＭＴと称する。さらなる説明により明らかになるように、ＨＥＭＴ１００は、ＨＥＭＴ１００のゲート下に、ゲート／ドレインおよびゲート／ソース部における障壁層と比較して薄い障壁層を含む。
【００１５】
一実施形態によると、窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上のＩＩＩ族窒化物障壁層であって、第１部分と第２部分を含み、第１部分は第２部分より薄い厚さを有する、ＩＩＩ族窒化物障壁層と；ＩＩＩ族窒化物障壁層の少なくとも第１部分上に配置されたｐドープＩＩＩ族窒化物ゲート層部と；ｐドープＩＩＩ族窒化物ゲート層部上のゲートコンタクトと、を含む。
【００１６】
別の実施形態によると、窒化物半導体デバイスの製造方法が提供される。本方法は、ＩＩＩ族窒化物チャネル層を設ける工程と；ＩＩＩ族窒化物チャネル層上に第１部分と第２部分を有するＩＩＩ族窒化物障壁層であって第１部分が第２部分より薄い厚さを有するＩＩＩ族窒化物障壁層を形成する工程と；ＩＩＩ族窒化物障壁層の少なくとも第１部分上にｐドープＩＩＩ族窒化物ゲート層部を形成する工程と；ｐドープＩＩＩ族窒化物ゲート層部上にゲートコンタクトを形成する工程と；ソース電極を形成する工程と；ソース電極から離れてドレイン電極を形成する工程と、を含む。
【００１７】
本半導体デバイスおよび方法の別の実施形態、変更および改善は、以下の明細書と添付の特許請求範囲からより明白になるであろう。
【００１８】
ＨＥＭＴ１００は、ＧａＮ（窒化ガリウム）、Ｓｉ（シリコン）、ＳｉＣ（炭化ケイ素）、またはＡｌ２Ｏ３（サファイア）などの様々な材料で作ることができる半導体基板１を含む。ＳｉＣ基板の例は、ＳｉＣの４Ｈ、３Ｃ、６Ｈおよび１５Ｒポリタイプである。ＳｉＣは例えば、デバイスの熱散逸を容易にするサファイアより高い熱伝導率を有する。
【００１９】
ＨＥＭＴ１００は、様々な材料を使用して製造することができる。本明細書に記載の１つまたは複数の実施形態によると、ＨＥＭＴ１００の製作に使用される材料系はＩＩＩ族窒化物半導体材料に基づく。ＩＩＩ族とは、窒素と周期系のＩＩＩ族の１つまたは複数の元素（通常はＡｌ（アルミニウム）Ｇａ（ガリウム）、Ｉｎ（インジウム））とで形成される半導体化合物を指す。ＩＩＩ族窒化物半導体材料とは、ＧａＮおよびＩｎＮなどの２元材料、ＡｌＧａＮおよびＡｌＩｎＮなどの３元材料、ＡｌＧａｌｎＮなどの４元材料を指す。これらの材料は２−ＤＥＧの生成に極めて有益な高い自然圧電分極を示す。
【００２０】
基板１とＩＩＩ族材料間の格子不整合が存在する可能性があるので随意の緩衝層２を基板１上に設けてもよい。緩衝層２には様々な材料を使用することができる。１つまたは複数の実施形態によると、緩衝層２の好適な材料はＡｌｗＧａ１−ｗＮ（０≦ｗ≦１）であってよい。ＡｌＮ（ＡｌｗＧａ１−ｗＮ；ｗ＝１）は通常、例えば図１に示す実施形態で使用される。１つまたは複数の実施形態によると、半導体窒化物層の交互の組み合わせにより形成される多層緩衝層も使用することができる。緩衝層２は格子補償を行うのに十分な厚さを有することができる。
【００２１】
ＨＥＭＴ１００はまた、チャネル層を形成するＩＩＩ族窒化物層３を含む。以下の説明では、ＩＩＩ族窒化物層３はチャネル層と呼ばれる。チャネル層３は通常、ＡｌａＧａ１−ａＮ（０≦ａ≦１）で作ることができ、通常は緩衝層２より格段に厚い。チャネル層３はまた緩衝層２より薄くてもよいし、あるいは同じ厚さでもよい。１つまたは複数の実施形態によると、チャネル層３はＧａＮ（ＡｌａＧａ１−ａＮ；ａ＝０）で作られる。チャネル層３は通常は非ドープである。本明細書との関連では、「非ドープ」は「意図的でないドープ」を意味する。当業者らは、半導体材料が完全には非ドープでなくわずかの不純物を含み得るということを十分に理解するであろう。
【００２２】
一実施形態では、チャネル層３は緩衝層２より厚く約２μｍ〜６μｍの範囲であってよいが他の厚さも使用可能である。チャネル層３は、基板１の反対側の随意の緩衝層２上に配置される。緩衝層２を使用しない場合（例えばＩＩＩ族窒化物基板１が使用される場合）、チャネル層３は基板１上に直接配置されることになる。
【００２３】
ＩＩＩ族窒化物障壁層４（以下では、障壁層と呼ばれる）は、随意の緩衝層２と基板１の反対側のチャネル層３上に含まれる。１つまたは複数の実施形態によると、障壁層４はＡｌｂＧａ１−ｂＮ（０≦ｂ≦１）、ＡｌｃＩｎ１−ｃＮ（０≦ｃ≦１；ａ＜ｃ）を含む群から選択される材料で作ることができる。１つまたは複数の実施形態によると、障壁層４中のアルミニウムの含有量はチャネル層３中のアルミニウムの含有量より高い（すなわち、ａ＜ｂ、ａ＜ｃ）。一例は、障壁層４についてはＡｌ０．３Ｇａ０．７Ｎそしてチャネル層３についてはＧａＮである。障壁層４は、単独層であってもよいし、あるいは２、３または４以上の層を含む構成であってもよい。例えば、障壁層４をいくつかの単独層で構成することができる。１つまたは複数の実施形態では、障壁層４は非ドープである。
【００２４】
１つまたは複数の実施形態によると、障壁層４は、少なくとも１つの第１のＩＩＩ族窒化物障壁層４１（以下では、第１の障壁層と呼ばれる）と少なくとも１つの第２のＩＩＩ族窒化物障壁層４２（以下では第２の障壁層と呼ばれる）で構成することができる。第１の障壁層４１はＡｌｂ１Ｇａ１−ｂ１Ｎ（０≦ｂ１≦１）またはＡｌｃ１Ｉｎ１−ｃ１Ｎ（０≦ｃ１≦１）（通常はａ＜ｂ１；ａ＜ｃ１）で作ることができる（すなわち、１つまたは複数の実施形態では第１の障壁層４１中のＡｌ含有量はチャネル層３中のものより高い）。第２の障壁層４２はＡｌｂ２Ｇａ１−ｂ２Ｎ（０≦ｂ２≦１）またはＡｌｃ２ｌｎ１−ｃ２Ｎ（０≦ｃ２≦１）（通常は、ａ＜ｂ２、ａ＜ｃ２）で作ることができる（すなわち、１つまたは複数の実施形態では、第２の障壁層４２中のＡｌ含有量はチャネル層３中のものより高い）。第１および第２の障壁層４１、４２は通常は非ドープである。
【００２５】
第１の障壁層４１は比較的薄く、例えば５ｎｍ以下（例えば１ｎｍ〜２ｎｍ）である。第２の障壁層４２は同じ厚さであってよい（例えば５ｎｍ以下）が、第１の障壁層４１より厚くてもよい（例えば約２０ｎｍ）。第１と第２の障壁層４１と４２はまた、他の厚さおよび他の厚さ関係を有することができる。例えば、両方の障壁層４１、４２は例えば約５ｎｍのほぼ同じ厚さを有することができる。
【００２６】
以下に述べるように第１の障壁層４１がゲート層部５で覆われた領域は障壁層４の第１部分４−１と呼ばれ、第１と第２の障壁層４１、４２が互いに接触する領域は障壁層４の第２部分４−２と呼ばれる。第１部分４−１はゲート領域を形成し、第２部分４−２はゲート／ソース部とゲート／ドレイン部を形成する。１つまたは複数の実施形態によると、障壁層４の第１部分４−１は第２部分４−２の厚さより薄い厚さを有する。
【００２７】
図１には、第１の障壁層４１と、第１と第２の障壁層４１、４２で構成される障壁層４との厚さ関係を例示する。第１の障壁層４１（障壁層４の第１部分４−１）は厚さ「ａ」を有し、ゲート領域外の障壁層４（障壁層４の第２部分４−２）の厚さは「ｂ」である。１つまたは複数の実施形態では、厚さ関係ａ：ｂは、約１：２〜約１：１０の範囲であってよい。
【００２８】
一実施形態では、障壁層４は、ヘテロ接合界面を形成するためにチャネル層３上にそれに接して形成される。一実施形態では、障壁層４の材料はチャネル層３の材料より高いバンドギャップ幅を有する。バンドギャップ幅の差は、例えばそれぞれの層中のＡｌ含有量を選択することにより調節することができる。障壁層４が少なくとも第１および第２の障壁層４１、４２を含む場合、第１の障壁層４１は通常、ヘテロ接合界面がチャネル層３と第１の障壁層４１間に形成されるように、チャネル層３上にそれに接して配置される。
【００２９】
チャネル層３と障壁層４間またはチャネル層と第１の障壁層４１間のそれぞれのヘテロ接合界面では、２−ＤＥＧ層８は、チャネル層３と障壁層４または第１の障壁層４１の圧電分極、格子不整合、バンドギャップ幅の差異の結果として形成される。一実施形態では、障壁層４および第１と第２の障壁層４１、４２はチャネル層３より大きなバンドギャップを有する。２−ＤＥＧ層８はソース電極１１とドレイン電極１２とを接続する導電チャネルを形成する。追加措置なしに、２−ＤＥＧ層８はソース１１とドレイン１２間の導電チャネルを提供するのでＨＥＭＴ１００はディプレッションモードデバイス（ノーマリーオン型）を形成する。
【００３０】
ＨＥＭＴ１００はさらに不活性化層６とゲートコンタクト１０を含む。
【００３１】
エンハンスメントモードデバイス（ノーマリーオフ型）を得るために、ｐドープＩＩＩ族窒化物ゲート層部５（以下ではゲート層部５と呼ばれる）は障壁層４上に配置される。ゲート層部５は、ｐドープＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）で作ることができる（例えばＧａＮ（ＡｌｚＧａ１−ｚＮ；ｚ＝０）。ゲート層部５は障壁層４のゲート領域（第１部分４−１）下の２−ＤＥＧ層８中の電子集団を低減し、これによりｐドープゲート層部を含まないデバイスと比較し正の方向約３Ｖの閾値電圧の変位を引き起こす。３Ｖは障壁層４のバンドギャップにほぼ対応するので、２−ＤＥＧの形成は、デバイスがノーマリーオフとなるようにゲート領域内に制限されるかあるいはその領域内で妨げられる。
【００３２】
ｐドープゲート層部５は約１００ｎｍの厚さを有することができるが、他の厚さも使用することができる。ｐドープゲート層部５のドーピング濃度は通常は約１０１８ｃｍ−３であるが、他のドーピング濃度も使用することができる。ｐドーピング濃度は、ゲートメタルに低オーム性ｐコンタクトを与えるためにゲート層部５の上部表面に向けて増加することができる。一実施形態では、追加の高ｐドープＩＩＩ族窒化物キャッピング層をゲート層部５上に蒸着することができる。さらに、ゲート層部５は、異なるドーピング濃度および異なる組成のいくつかのｐドープＩＩＩ族窒化物層を必要に応じ含むことができる。ｐドープゲート層部５として使用される材料の例はＧａＮとＡｌ０．２Ｇａ０．８Ｎである。
【００３３】
一実施形態では、ゲート層部５は、障壁層４上のかつそれに接したゲート領域に、あるいは第１および第２の障壁層４１、４２の場合には、障壁層４１上にかつそれに接したゲート領域に形成される。このとき第２の障壁層４２は、ゲート層部５で覆われない領域の第１の障壁層４１上にそれに接して形成することができる。
【００３４】
チャネル層３と障壁層４に使用される材料の選択もまた、２−ＤＥＧ層８がチャネル層３と障壁層４間のヘテロ接合に形成される程度に影響を与える。例えば、障壁層４中のＡｌ含有量、あるいはより一般的にはチャネル層３と障壁層４間のＡｌ含有量の差異はデバイスの閾値電圧に影響を及ぼす。考慮すべき別のパラメータは障壁層４の厚さである。図５には、ゲート領域の障壁層４の厚さ、ゲート層部５下の障壁層４のＡｌ含有量、および閾値電圧との関係を例示する。−１Ｖより大きな閾値電圧（すなわちより大きな正値）を得るために、ゲート層部５とチャネル層３間の障壁層４を薄くする場合、比較的高いＡｌ含有量を使用することができる。例えば、障壁層４または第１の障壁層４１は、そのＡｌ含有量が約３０％〜３５％を超えない場合、９ｎｍまでの厚さを有することができる。ｐドープゲート層部５とチャネル層３間の障壁層４の厚さをさらに低減することにより、さらに高いＡｌ含有量を使用することができる。ｐドープゲート層部５下の障壁層４の厚さとＡｌ含有量あるいは第１の障壁層４１の厚さは通常、障壁層により引き起こされる（すなわちｐドープゲート層部５無しに）−１Ｖ以下の閾値変位を得るように選択される。
【００３５】
非ドープ障壁層４は、２−ＤＥＧ層８中の電子ガスの濃度を増加することにより閾値電圧を負値に変位させる。ゲート／ドレインおよびゲート／ソース部中の電子ガスの高い濃度が望まれる。これとは反対に、ｐドープゲート層部５はゲート領域の閾値電圧を正値に変位させる。これら相反する２つの効果の組み合わせがＨＥＭＴの閾値電圧を規定する。
【００３６】
１つまたは複数の実施形態によると、第１の障壁層４１のＡｌ含有量は第２の障壁層４２のＡｌ含有量と異なってもよいが、第１および第２の障壁層４１、４２の両方が同じＡｌ含有量を有してもよい。一実施形態では、第１の障壁層４１は第２の障壁層４２より高いＡｌ含有量を有する。１つまたは複数の実施形態では、第１の障壁層４１のＡｌ含有量はｐドープゲート層部５のＡｌ含有量と異なってもよい。第１および第２の障壁層４１、４２において異なるＡｌ含有量を使用することにより、ＨＥＭＴ１００の電気的性質を調整する際の高い自由度を可能にする。これにより例えば、２−ＤＥＧ層８のゲート／ドレイン部とゲート／ソース部の抵抗のそれぞれの調整とは無関係に、ｐドープゲート層部５と第１の障壁層４１の相反する作用により定義されるデバイスの閾値電圧の調整を可能にする。従って、閾値電圧を所望のレベルに保ちつつ、ゲート／ドレイン部（ＧＤ部）とゲート／ソース部（ＧＳ部）に低抵抗を設けることが可能である。ＨＥＭＴ１００のオン抵抗を低減するために、第１の障壁層４１を薄くかつ例えばＡｌＮ（Ａｌｂ１Ｇａ１−ｂ１Ｎ；ｂ１＝ｌ）で作ることができ、一方第２の障壁層４２はＡｌ０．３Ｇａ０．７Ｎ（Ａｌｂ２Ｇａ１−ｂ２Ｎ；ｂ２＝０．３）で作ることができる。第１および第２の障壁層４１、４２に同じ材料を使用することも可能である。これは、第１と第２の障壁層４１、４２（第２部分４−２；ゲート／ドレイン部とゲート／ソース部）を組み合わせた厚い厚さと比較し第１の障壁層４１（第１部分４−１；ゲート領域）単独の異なる薄い厚さもまた２−ＤＥＧ層８中の異なる濃度の電子ガスを引き起こすためである。
【００３７】
第１と第２の障壁層４１、４２に異なるＡｌ含有量を使用することはまた、製造工程を容易にする。例えば、ｐドープゲート層部５のＡｌ含有量に対する第１層４１のＡｌ含有量を調節することにより、第１の障壁層４１がエッチストップとして機能するように第１の障壁層４１に対するゲート層部５の材料の選択エッチングが可能となる。
【００３８】
別の改良は、第１と第２の障壁層４１、４２からなる障壁層４の厚さをゲート層部５とチャネル層３（ゲート領域）間の領域において細かく調節することができるということである。これはこの領域の障壁層４の厚さもまた閾値電圧に影響を与えるためである。例えば、この領域における約１ｎｍの厚さの変動は閾値電圧の顕著な変動を引き起こし得る。第１の障壁層４１は、通常、細かく制御することができるエピタキシャル蒸着により別個に形成することができるので、ｐドープゲート層部５とチャネル層３間の障壁層４の厚さを細かく調節することができる。さらに、通常処理されたデバイス同士間の厚さのバラつきを低減することができ、これにより歩留まりを改善する。
【００３９】
障壁層４はまた、必要に応じ別の層を含むことができる。基本的に、障壁層４はいくつかの異なるまたは同じ材料の層を含むことができる。さらに、第１の障壁層４１は、２以上の異なるまたは同じ材料の層を含むことができる。また、第２の障壁層４２は、２以上の層（例えば、２つまたは３つの同じまたは異なる材料の層）を含むことができる。より多くの層を使用することで、デバイスの電気的特性の調整により大きな自由度を与える。障壁層の酸化脆弱性を低減するために、薄い例えば２ｎｍのＧａＮの層で障壁層４（または第２の障壁層４２）を覆うことができる。
【００４０】
１つまたは複数の実施形態によると、ＨＥＭＴ１００は凹部を有する障壁層４を含む。用語「凹部」は、障壁層４が隣接領域より薄い厚さを有する部分を有する領域と理解すべきである。凹部は、障壁層４の第２部分４−２より薄い厚さを有する障壁層４の第１部分４−１により画定される。凹部は、障壁層４の部分エッチングにより形成されてもよいし、また、２以上の障壁層を使用した集合体であってもよい。ｐドープゲート層部５は、少なくとも凹部内に（例えば障壁層４の第１部分４−１上にそれに接して）形成される。１つまたは複数の実施形態によると、障壁層４は第１の障壁層４１と、第１の障壁層４１上にそれに接して形成された第２の障壁層４２と、を含む。第２の障壁層４２は、障壁層４の凹部（ゲート部分）を画定する第１の障壁層４１まで及ぶ開口を含む。ｐドープゲート層部５は、第２の障壁層４２の開口内に、かつ第１の障壁層４１上にそれに接して配置される。
【００４１】
１つまたは複数の実施形態によると、ＩＩＩ族窒化物チャネル層とＩＩＩ族窒化物チャネル層上のＩＩＩ族窒化物障壁層とを含む窒化物半導体デバイスが提供される。ＩＩＩ族窒化物障壁層は凹部を含む。ｐドープＩＩＩ族窒化物ゲート層部はＩＩＩ族窒化物障壁層の少なくとも凹部内に配置される。ゲートコンタクトはｐドープＩＩＩ族窒化物ゲート層上に配置される。窒化物半導体デバイスはさらに、ソース電極とソース電極から離れたドレイン電極とを含む。
【００４２】
１つまたは複数の実施形態によると、基板、基板上の緩衝層、基板上のチャネル層を含む高電子移動度トランジスタ（ＨＥＭＴ）が提供される。第１の障壁層はチャネル層上にそれに接して配置される。第１の障壁層は、チャネル層と第１の障壁層間のヘテロ接合に２次元電子ガス（２−ＤＥＧ）を閉じ込めるためにチャネル層のバンドギャップより高いバンドギャップを有する。ｐドープゲート層部はＨＥＭＴのゲート領域の第１の障壁層上にそれに接して配置される。オーム性ゲートコンタクトはｐドープゲート層部と電気的に接触するようにｐドープゲート層部上に配置される。ソースコンタクトは２−ＤＥＧ層と電気的に接触するようにＨＥＭＴのソース領域に配置される。ドレインコンタクトは２−ＤＥＧ層と電気的に接触するようにＨＥＭＴのドレイン領域に配置され、ドレイン領域はｐドープゲート層部がソースコンタクトとドレイン接触間に配置されるようにソース領域から離れて配置される。第２の障壁層は第１の障壁層上にそれに接して配置される。
【００４３】
１つまたは複数の実施形態によると、ＨＥＭＴはさらに、基板と、基板とＩＩＩ族窒化物層間の緩衝層と、を含む。
【００４４】
図２Ａ−２Ｅを参照し、製造方法の第１の実施形態について説明する。この実施形態は、第１および第２の障壁層の非選択性エピタキシャル蒸着と、第１の障壁層に対するゲート層の選択エッチングとを含む。
【００４５】
上述の随意の緩衝層２とゲートチャネル層３とを含む基板１が設けられる。通常、半導体基板１は単一のバルク単結晶材料であってよい。緩衝層２とチャネル層３は通常、エピタキシャル蒸着により形成される。この実施形態では、例えば、基板１はＳｉウェーハであり、緩衝層２はＡｌＮで作られ、チャネル層３はＧａＮで作られる。多層緩衝層２も使用することができる。次に、薄い第１の障壁層４１（例えばＡｌＧａＮまたはＡｌＮで作られる）はチャネル層３上にエピタキシャル蒸着される。第１の障壁層４１は、そのＡｌ含有量に依存して、数ｎｍの範囲の厚さ、例えば１ｎｍ〜２０ｎｍ、具体的には１ｎｍ〜１０ｎｍ、より具体的には１ｎｍ〜２ｎｍの厚さを有することができる。別の工程では、その場ｐドープ（ｉｎ ｓｉｔｕ ｐ−ｄｏｐｅｄ）ゲート層５−１は通常、エピタキシャルにより蒸着される。ｐドープゲート層５−１は約１００ｎｍの厚さを有することができるが、他の厚さ例えば５０ｎｍ〜２００ｎｍの範囲の厚さも可能である。
【００４６】
１つまたは複数の実施形態によると、第１の障壁層４１のＡｌ含有量は約１８％〜約２５％の範囲内であってよく、第２の障壁層４２のＡｌ含有量は第１の障壁層４１のＡｌ含有量より高い。図５に示す関係から明らかなように、閾値電圧の負電圧への著しい変位を回避するために第１の障壁層４１中にわずかなＡｌ含有量を有することが望ましい。一方、第１の障壁層４１のＡｌ含有量は、以下に述べるように第１の障壁層４１に対するゲート層５−１の選択エッチングを可能にするのに十分に高くなければならない。第１の障壁層４１が極めて高いＡｌ含有量を含む場合、第１の障壁層４１の厚さは、第１の障壁層４１により引き起こされる閾値変位を約０Ｖ〜−１Ｖの範囲に保つように低減されなければならない。
【００４７】
ｐドープゲート層５−１はｐドープゲート層部５を形成するために使用され、従ってｐドープゲート層部５の上述の材料で作られる。通常、ゲート層５−１はＭｇによりその場で（ｉｎ ｓｉｔｕ）高ドープされるが他のドープ材を使用してもよい。
【００４８】
マスク７は、デバイスのゲート領域のｐドープゲート層５−１上に（すなわちｐドープゲート層部５が形成される範囲に）形成される。マスク７の材料としては、制限しないが、ＳｉＯ２または有機または高分子材料等の固いマスクを形成する材料が挙げられる。この結果の構造を図２Ａに例示する。
【００４９】
次工程では、ｐドープゲート層５−１は、マスク７に対し、また第１の障壁層４１の材料に対し選択的にエッチングされる。ゲート層５の上には、後に形成されるゲートコンタクトに対する良好なオーム接触を与えるための図示しない高ｐドープキャッピング層を形成することができる。したがって第１の障壁層４１はエッチング停止層として機能することができる。選択エッチングを可能にするために、第１の障壁層４１のＡｌ含有量をｐドープゲート層５−１のＡｌ含有量に対し選択的に調節することができる。例えば、第１の障壁層４１のＡｌ含有量をｐドープゲート層５−１のＡｌ含有量より高くすることができる。この結果、所望の異なるエッチング挙動が得られる。一例として、第１の障壁層４１のＡｌ含有量は約１０％〜約３０％の範囲であってよく、一方ｐドープゲート層５−１はＡｌを含まない。エッチング処理はエッチング液としてＳＦ６を使用するプラズマエッチングであってよい。この結果の構造を図２Ｂに例示する。
【００５０】
図２Ｃには、第１の障壁層４１の露出部分上（この実施形態ではゲート層部５上も）の第２の障壁層４２の蒸着を含む別の工程を例示する。ゲート層部５上に配置される第２の障壁層４２の部分は障壁層として機能せず、したがって障壁層４の一部とは考えられない。従って、障壁層４は、第１の障壁層４１だけにより画定される薄い厚さ“ａ”を有する第１部分４−１と、第１と第２の障壁層４１、４２の組み合わせにより画定される第２部分４−２と、を含む。第２の障壁層４２は約５ｎｍ〜５０ｎｍの厚さ（例えば２０ｎｍ）まで蒸着される。第２の障壁層４２の材料は第１の障壁層４１のものと同じであってもよいし、あるいはそれと異なってもよい。例えば、好適なＡｌ含有量を有するＡｌＧａＮまたはＡｌＩｎＮを使用することができる。
【００５１】
別の工程では、不活性化層６が蒸着されるが、これはその場または別の場で（ｉｎ ｓｉｔｕ ｏｒ ｅｘ ｓｉｔｕ）行うことができる。この結果の構造を図２Ｃに例示する。
【００５２】
別の工程では、ソースおよびドレイン電極の形成を可能にするコンタクト開口が不活性化層６と障壁層４においてエッチングされる。形成された開口部は、障壁層４を完全に（すなわち第１と第２の障壁層４１、４２を）貫通してよい。開口は第１の障壁層４１までにだけ及ぶことも可能である。別の工程では、ソースおよびドレイン電極１１、１２を形成するためにコンタクトメタルが蒸着される。このとき、冶金学的相の形成により２−ＤＥＧ層８への電気接点を改善する炉アニールが行なわれる。形成された冶金学的相はまた、チャネル層３と第１の障壁層４１間の界面に形成される２−ＤＥＧ層８への所望の電気接点が高信頼度で形成されるように、エッチングされた開口が第１の障壁層４１で停止する場合でもソースおよびドレイン電極１１、１２下の第１の障壁層４１を貫通する。
【００５３】
別の工程では、ゲートコンタクト１０は、ゲート層部５への電気接続を与えるために不活性化層６と第２の障壁層４２を貫通して開口をエッチングし導電性材料を蒸着することにより形成される。本実施形態では、コンタクト１０と電極１１、１２のそれぞれはオーム接触である。コンタクト１０と電極１１、１２の材料は、特定ニーズに従って選択されてよい。ソースおよびドレイン電極１１、１２とゲートコンタクト１０を共通の工程で形成することも可能である。この結果の構造（図１に対応する）を図２Ｅに例示する。
【００５４】
３Ａ−３Ｅを参照し、窒化物半導体デバイスを製造するための別の実施形態について説明する。この実施形態は、第１の障壁層の露出部上への第２の障壁層の選択的エピタキシャル蒸着と、第２の障壁層に対するｐドープゲート層の選択エッチングを含む。
【００５５】
第１の実施形態と異なり、基板１はチャネル層３の格子構造と同様の格子構造を有する半導体材料で作られるので緩衝層２は省略される。必要に応じ緩衝層も含むことができる。第１の障壁層４１は上述のようにチャネル層３上に形成される。
【００５６】
マスクすなわち犠牲層１５が第１の障壁層４１上に形成される。マスク１５は、例えばＳｉＯ２などの酸化物の固いマスクで作られ、約１００ｎｍ厚の酸化被膜を蒸着することにより形成される。マスク１５はその後パターン化される。マスク１５は、ゲート層部が後で形成される領域（すなわちゲート領域）を画定する。この結果の構造を図３Ａに例示する。
【００５７】
第２の障壁層４２は、ＡｌＧａＮまたはＩｎＡｌＮの選択エピタキシャル成長により約２０ｎｍの厚さまで第１の障壁層４１上に形成される。図３Ｂに示すようにいかなる半導体材料もマスク１５上に蒸着されない。
【００５８】
次工程では、図３Ｃに示すように、固いマスク１５は、第１の障壁層４１を露出するための第２の障壁層４２の開口が形成されるようにウェット酸化物エッチングにより除去される。第１と第２の障壁層４１、４２は併せて、第２の障壁層４２に開口により形成された凹部を有する障壁層４を形成する。
【００５９】
別の工程では、図３Ｃに示すように、その場ｐドープゲート層５−２が上述の材料と処理を使用して蒸着される。ｐドープゲート層５−２はまた、開口により画定されたゲート領域の第１の障壁層４１上にそれに接して形成されるように、第２の障壁層４２の開口（障壁層４の凹部）の内側を覆い埋める。
【００６０】
図３Ｄに示すように、ｐドープゲート層５−２はリソグラフィ的に形成されたマスク（図示せず）を使用してエッチングされる。エッチング（通常、ＳＦ６を使用するプラズマエッチング）は、第２の障壁層４２で停止するように第２の障壁層４２の材料に対し選択性である。図２Ａ−２Ｅに示した実施形態に関し上に述べたように、エッチング選択比は、エッチング停止層を形成する第２の障壁層４２のＡｌ含有量を選択することにより調節することができる。通常、Ａｌ含有量は、ｐドープゲート層５−２の材料として使用することができるｐドープＧａＮに対し十分なエッチング選択比となる約１８％〜約２５％の範囲である。より高いＡｌ含有量はさらに、エッチング選択比を改善し、また、ＨＥＭＴ１００の閾値電圧に影響を与えることなく２−ＤＥＧ層８のゲート／ドレインおよびゲート／ソース部のチャンネル特性を改善する。第２の障壁層４２はゲート領域外に形成されるので高いＡｌ含有量を有することができる。
【００６１】
この結果の構造を図３Ｄに例示する。このように形成されたｐドープゲート層部５は、リソグラフィマスクが、リソグラフィマスクのミスアラインメントの場合のｐドープゲート層５−２の除去を防ぐために開口より大きく形成されているので、第２の障壁層４２を部分的に覆う。
【００６２】
別の処理では、図３Ｅに示すように、不活性化層６が蒸着され、ゲートコンタクト１０とソースおよびドレイン電極１１、１２は例えば上述のように形成される。
【００６３】
この実施形態では、同じ材料を第１と第２の障壁層４１、４２に使用することができる。しかしながら、必要に応じ、様々な材料（特には異なるＡｌ含有量を有する材料）を使用することができる。
【００６４】
図２Ａ−２Ｅおよび３Ａ−３Ｄに示す実施形態は、ゲート層部５とチャネル層３間の障壁層４の第１部分４−１の厚さの極めて精密な調整を可能にする。これは、この領域の厚さが第１の障壁層４１を形成するために使用されるエピタキシャル蒸着工程により制御されるからである。別の改良は、ゲート／ドレインおよびゲート／ソース部の２−ＤＥＧ層８の導電率に影響を与えることなくＨＥＭＴ１００の閾値電圧を約＋２Ｖ〜約＋３Ｖの範囲に保つために、第１の障壁層４１のＡｌ含有量もまた第２の障壁層４２のＡｌ含有量より低くてよいということである。さらに、図２Ａ−２Ｅと図３Ａ−３Ｄに示す実施形態は上述の二重障壁層ＨＥＭＴを指す。
【００６５】
図４Ａ−４Ｅを参照し、窒化物半導体デバイスを製造するための別の実施形態について説明する。この実施形態は、障壁層の部分エッチングと、障壁層の露出部上のｐドープゲート層の選択的エピタキシャル蒸着と、を含む。さらに、この実施形態は単独の障壁層を使用する。単独の障壁層の代わりに、上述のような二重層構造も使用することができる。例えば、選択エッチングを可能にするために、異なるＡｌ含有量の障壁層を使用することができる。
【００６６】
本処理は、障壁層４がその上に形成される不図示の基板と随意の緩衝層上に配置することができるチャネル層３から始める。この実施形態では、障壁層４は単独層で形成される。併せて障壁層４を形成する様々な障壁層を含むことも可能である。例えば、いくつかの同じまたは異なる材料の単独層を使用することができる。様々な材料を使用することにより、例えばＡｌ含有量に勾配がある障壁層の形成が可能となる。この実施形態では、障壁層４は例えば約２０ｎｍの厚さを有するエピタキシャル成長ＡｌＧａＮまたはＡｌＩｎＮ層であってよいが、上記材料のうちの任意のものでも作ることができる。チャネル層３は例えばＧａＮで作ることができるが、上記材料のうちの任意のものでも作ることができる。
【００６７】
カバー層１７（後で不活性化層も構成する）は障壁層４上に蒸着される。カバー層１７は例えばＳｉＯ２またはＳｉ３Ｎ４で作られた硬いマスクであってよい。
【００６８】
図４Ｂに示すように、カバー層１７は、カバー層１７の開口（デバイスのゲート範囲を画定する）を形成するために不図示のリソグラフィマスクを使用してパターン化される。別の処理では、障壁層は、障壁層４内に凹部１８を形成するためのエッチングマスクとしてパターン化カバー層１７を使用して、例えばプラズマ支援ＳＦ６エッチングにより部分的にエッチングされる。エッチング時間は、障壁層４が完全には除去されないように（すなわち障壁層４の薄い部分が残るように）形成され選択される程度を制御する。一実施形態では、障壁層４が上述のような様々な材料の第１および第２の障壁層を含む場合、エッチング停止層として機能する第１の障壁層に対し第２の障壁層を選択的にエッチングすることも可能である。この結果の構造を、ゲート領域の障壁層４の薄い第１部分４−１（凹部１８）とゲート範囲外の厚い第２部分４−２を示す図４Ｂに例示する。
【００６９】
図４Ｃに示すように、その場ｐドープゲート層部５は障壁層４の露出部（すなわち露出した第１部分４−１）上に選択的エピタキシャル蒸着により蒸着される。蒸着を、横方向過成長が発生しないよう制御することができる。ゲート層部５は、障壁層４より厚い厚さを有することができ、カバー層１７の上部表面から窪ませることができる。この実施形態では、ｐドープゲート層部５はＧａＮで作られるが、上記材料のうちの任意のものでも作ることができる。
【００７０】
別の処理では、ｐドープゲート層部５の別の材料の選択的エピタキシャル蒸着が行われ、図４Ｄに示すようにカバー層１７上のゲート層部５の部分的な横方向過成長が生じる。
【００７１】
図４Ｅに示すように、ゲートコンタクト１０はｐドープゲート層部５上に形成され、ソースおよびドレイン電極の１１、１２は上述のように形成される。
【００７２】
別の実施形態によると、窒化物半導体デバイスの製造方法が提供される。本方法は、ＩＩＩ族窒化物チャネル層を設ける工程と；ＩＩＩ族窒化物障壁層上に凹部を有するＩＩＩ族窒化物障壁層を形成する工程と；ｐドープＩＩＩ族窒化物ゲート層部を少なくともＩＩＩ族窒化物障壁層の凹部に形成する工程と；ｐドープＩＩＩ族窒化物ゲート層部上にゲートコンタクトを形成する工程と；ソース電極を形成する工程と；ソース電極から離れてドレイン電極を形成する工程と、を含む。
【００７３】
当業者らは、別の実施形態を得るために上記実施形態の処理を組み合わせ交換することができるということを十分に理解するであろう。特に、機能層は、所望の機能持性がほぼ同じかあるいは等価である限り、上記実施形態に関して説明した特別の材料と異なる材料を含むことができる。
【００７４】
図６には、窒化物半導体デバイスに関連する別の実施形態を例示する。ＨＥＭＴであってよいデバイス２００は図１のデバイス１００とほぼ同じ構造を有することができるが、ｐドープゲート層部は第１の障壁層４１上にショットキ接触を形成する金属１３により置換されるという違いを有する。第１の障壁層４１の厚さに依存して、デバイスはエンハンスメントモードまたはディプレッションモードデバイスとなることができる。したがって、二重障壁層手法はまた、障壁層４の厚さを精密に制御することにより凹型ゲート構造の形成を可能にするディプレッションモードデバイスに適用することができる。上に示した製造方法は、ｐドープゲート層５−１およびｐドープゲート層部５を、ショットキ接触を形成する金属で置換することにより容易に適合させることができる。
【００７５】
図３Ａ−３Ｅに示した処理は例えばこのようなＨＥＭＴを形成するのに好適である。図３Ａ−３Ｂの処理は例えば、第１と第２の障壁層４１、４２を形成するために使用される。図３Ｃ−３Ｄに示す処理とは異なり、ショットキ接触１３を形成するためにショットキ金属層１３−１が蒸着されパターン化される。図３Ｃに示す残りの処理を使用してＨＥＭＴを完了することができる。
【００７６】
この変更により、ＩＩＩ族窒化物半導体材料に基づく相補型集積回路を形成するためにデプレッションおよびエンハンスメントデバイスを単一基板へ任意に集積化することが容易に可能となる。デプレッションおよびエンハンスメントデバイスを形成するために同様の処理を使用することができるので、集積化はいくつかの追加工程だけを必要とする。これにより、高速かつ低消費電力で動作することができるＩＩＩ族窒化物論理デバイスを設計する可能性が開ける。さらに、集積化論理を有する相補型電力デバイスまたは電力デバイスを形成することができる。
【００７７】
こうして、ＨＥＭＴなどの窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上の少なくとも１つの第１のＩＩＩ族窒化物障壁層と；第１のＩＩＩ族窒化物障壁層上の少なくとも１つの第２のＩＩＩ族窒化物障壁であって、第１の障壁層まで及ぶ開口を含む、第２のＩＩＩ族窒化物障壁と；少なくとも開口内であって第１のＩＩＩ族窒化物障壁層に接するショットキ金属部と；ＩＩＩ族窒化物チャネル層と第１のＩＩＩ族窒化物障壁層間の接合における２−ＤＥＧ層と；ショットキ金属部上のゲートコンタクトと；２−ＤＥＧ層に電気的に接触するソース電極と；２−ＤＥＧ層に電気的に接触しかつソース電極から離れて配置されたドレイン電極と、を含む。
【００７８】
こうして、ＨＥＭＴなどの窒化物半導体デバイスが提供される。窒化物半導体デバイスは、ＩＩＩ族窒化物チャネル層と；ＩＩＩ族窒化物チャネル層上の少なくとも１つの第１のＩＩＩ族窒化物障壁層と；第１のＩＩＩ族窒化物障壁層上の少なくとも１つの第２のＩＩＩ族窒化物障壁であって、第１の障壁層まで及ぶ開口を含む、第２のＩＩＩ族窒化物障壁と；少なくとも開口内であって第１のＩＩＩ族窒化物障壁層に接するゲート層部と；ＩＩＩ族窒化物チャネル層と第１のＩＩＩ族窒化物障壁層間の接合における２−ＤＥＧ層と；ゲート層部上のゲートコンタクトと；２−ＤＥＧ層に電気的に接触するソース電極と；２−ＤＥＧ層に電気的に接触しかつソース電極から離れて配置されたドレイン電極と、を含む。ゲート層部はショットキ金属またはｐドープＩＩＩ族窒化物材料であってよい。
【００７９】
ディプレッションモードおよびエンハンスメントモードデバイスの共通処理を図７Ａ−７Ｃに例示する。エンハンスメントモードデバイス１００とディプレッションモードデバイス４００を含むデバイス３００の製造は図３Ａ−３Ｅの処理に基づく。デバイス１００、４００両方の領域の第２の障壁層４２の選択蒸着後、最初にｐドープゲート層部５がエンハンスメントモードデバイス１００の領域内に形成され（図７Ａ）、次にショットキ接触１３がディプレッションモードデバイス２００の領域内に形成される。その後、不活性化層６、ゲートコンタクト１００、ソースおよびドレイン電極１１、１２がそれぞれ両方のデバイスの領域内に形成される。最終構造を図７Ｃに例示する。例えば図４Ａ−４Ｅに基づく製造方法を使用することも可能であろう。
【００８０】
別の変形態様を図７Ｄに例示する。障壁層４が第１部分４−１と第２部分４−２内に同じ厚さを有するように、ディプレッションモードデバイス５００の領域の第２の障壁層４１は開口を含まない。
【００８１】
別の選択肢は、ｐドープゲート層部下の障壁層の窪んだ部分（第１部分）上に追加のゲート誘電体層を形成することである。これもエンハンスメントモードデバイスを形成することになる。従って、このようなエンハンスメントモードデバイスは、上記エンハンスメントモードデバイスと一緒に集積化することができる。
【００８２】
１つまたは複数の実施形態によると、上述のように少なくとも１つのディプレッションモードデバイスと少なくとも１つのエンハンスメントモードデバイスを含む窒化物半導体回路が提供される。両方のデバイスは上述の二重障壁層を含むことができる。
【００８３】
上記明細書は、最良のモードを含み、またいかなる当業者も本発明を行い使用できるようにした特定の実施形態を含む。本発明は様々な特定の実施形態に関して説明されたが、当業者は、本発明を特許請求の精神と範囲内の変更により実行することができるということを認識するであろう。特に、上記実施形態の互いに非排他的な特徴を互いに組み合わせることができる。特許可能な範囲は特許請求範囲により定義され、当業者の思い付く他の例を含むことができる。このような他の例は特許請求の範囲に入るように意図されている。
【符号の説明】
【００８４】
１ 基板
２ 緩衝層
３ ＩＩＩ族窒化物チャネル層
４ ＩＩＩ族窒化物障壁層
４−１ 第１部分
４−２ 第２部分
５ ｐドープＩＩＩ族窒化物ゲート層部
５−１ その場ｐドープゲート層
５−２ その場ｐドープゲート層
６ 不活性化層
７ マスク
８ ２次元電子ガス（２−ＤＥＧ）
１０ ゲートコンタクト
１１ ソース電極
１２ ドレイン電極
１３ ショットキ接触
１３−１ ショットキ金属層
１５ マスク
１７ カバー層
１８ 凹部
４１ 第１のＩＩＩ族窒化物障壁層
４２ 第２のＩＩＩ族窒化物障壁層
１００ デバイス（エンハンスメントモードデバイス）
２００ デバイス
３００ デバイス
４００ ディプレッションモードデバイス
【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物チャネル層（３）と、
前記ＩＩＩ族窒化物チャネル層（３）上のＩＩＩ族窒化物障壁層（４）であって、前記ＩＩＩ族窒化物障壁層（４）は第１部分（４−１）と第２部分（４−２）を含み、前記第１部分（４−１）は前記第２部分（４−２）より薄い厚さを有する、ＩＩＩ族窒化物障壁層（４）と、
前記ＩＩＩ族窒化物障壁層（４）の前記第１部分（４−１）上に少なくとも配置されたｐドープＩＩＩ族窒化物ゲート層部（５）と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）上のゲートコンタクト（１０）と、
ソース電極（１１）と、
前記ソース電極（１１）から離れて配置されたドレイン電極（１２）と、を含む半導体デバイス。
【請求項２】
前記ＩＩＩ族窒化物障壁層（４）は、
前記ＩＩＩ族窒化物チャネル層（３）上の少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）であって、前記ｐドープＩＩＩ族窒化物ゲート層部（５）が少なくとも前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して配置される、第１のＩＩＩ族窒化物障壁層（４１）と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して配置された少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）と、を含む、請求項１に記載のデバイス。
【請求項３】
前記第１のＩＩＩ族窒化物障壁層（４１）は前記第２のＩＩＩ族窒化物障壁層（４２）のＡｌ含有量と異なるＡｌ含有量を含む、請求項２に記載のデバイス。
【請求項４】
前記第１のＩＩＩ族窒化物障壁層（４１）は前記ｐドープＩＩＩ族窒化物ゲート層部（５）のＡｌ含有量と異なるＡｌ含有量を含む、請求項２または３に記載のデバイス。
【請求項５】
前記第２のＩＩＩ族窒化物障壁層（４２）もまた前記ｐドープＩＩＩ族窒化物ゲート層部（５）上に配置される、請求項２〜４のいずれか一項に記載のデバイス。
【請求項６】
前記第２のＩＩＩ族窒化物障壁層（４２）は、前記第１のＩＩＩ族窒化物障壁層（４１）まで及ぶとともに前記ＩＩＩ族窒化物障壁層（４）の凹部を画定する開口を含み、前記ｐドープＩＩＩ族窒化物ゲート層部（５）は前記開口に配置される、請求項２〜５のいずれか一項に記載のデバイス。
【請求項７】
前記第１部分（４−１）は前記ＩＩＩ族窒化物障壁層（４）の凹部（１８）を画定する、請求項１〜６のいずれか一項に記載のデバイス。
【請求項８】
前記ｐドープＩＩＩ族窒化物ゲート層部（５）と前記ＩＩＩ族窒化物障壁層（４）の前記第１部分（４−１）間のゲート誘電体層をさらに含む請求項１〜７のいずれか一項に記載のデバイス。
【請求項９】
ＩＩＩ族窒化物チャネル層（３）と、
前記ＩＩＩ族窒化物チャネル層（３）上の少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）と、
前記第１のＩＩＩ族窒化物障壁層（４１）上のゲート層部（５）であって、ｐドープＩＩＩ族窒化物半導体とショットキ接触形成金属からなる群から選択される材料を含むゲート層部（５）と、
前記ゲート層部（５）に隣接する前記第１のＩＩＩ族窒化物障壁層（４１）上の少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）と、
前記ＩＩＩ族窒化物チャネル層（３）と前記第１のＩＩＩ族窒化物障壁層（４１）間の接合における２−ＤＥＧ層（８）と、
前記ゲート層部（５）上のゲートコンタクト（１０）と、
前記２−ＤＥＧ層（８）と電気的に接触したソース電極（１１）と、
前記２−ＤＥＧ層（８）と電気的に接触しかつ前記ソース電極（１１）から離れて配置されるドレイン電極（１２）と、を含む半導体デバイス。
【請求項１０】
前記第１のＩＩＩ族窒化物障壁層（４１）は前記第２のＩＩＩ族窒化物障壁層（４２）のＡｌ含有量と異なるＡｌ含有量を含む、請求項９に記載のデバイス。
【請求項１１】
前記第２のＩＩＩ族窒化物障壁層（４２）は開口を含み、前記ゲート層部（５）は前記開口内に配置される、請求項９または１０に記載のデバイス。
【請求項１２】
ＡｌａＧａ１−ａＮ （０≦ａ≦１）からなる非ドープチャネル層（３）と、
前記チャネル層（３）上にＡｌｂＧａ１−ｂＮ（０≦ｂ≦１；ａ＜ｂ）とＡｌｃＩｎ１−ｃＮ（０≦ｃ≦１；ａ＜ｃ）からなる群から選択される材料を含む非ドープ障壁層（４）であって、前記障壁層（４）は前記チャネル層（３）より高いバンドギャップを有し、前記チャネル層（３）とヘテロ接合を形成し、前記障壁層（４）の第２部分（４−２）より薄い厚さを有する第１部分（４−１）を含む、障壁層（４）と、
前記障壁層（４）の前記第１部分（４−１）上のそれに接するＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）を含むｐドープゲート層（５）と、
前記ｐドープゲート層（５）上のゲートコンタクト（１０）と、
ソース電極（１１）と、
前記ソース電極（１１）から離れて配置されたドレイン電極（１２）と、を含む半導体デバイス。
【請求項１３】
前記障壁層（４）は、
前記チャネル層（３）上にＡｌｂ１Ｇａ１−ｂ１Ｎ（０≦ｂ１≦１；ａ＜ｂ１）とＡｌｃ１Ｉｎ１−ｃ１Ｎ（０≦ｃ１≦１；ａ＜ｃ１）からなる群から選択される材料を含む少なくとも１つの第１の障壁層（４１）であって、前記第１の障壁層（４１）は前記チャネル層（３）より高いバンドギャップを有し前記チャネル層（３）とヘテロ接合を形成し、前記ｐドープゲート層（５）は前記第１の障壁層（４１）の一部上にそれに接して配置された、第１の障壁層（４１）と、
前記第１の障壁層（４１）の別の部分上のそれに接したＡｌｂ２Ｇａ１−ｂ２Ｎ（０≦ｂ２≦１；ａ＜ｂ２）とＡｌｃ２Ｉｎ１−ｃ２Ｎ（０≦ｃ２≦１；ａ＜ｃ２）からなる群から選択される材料を含む少なくとも１つの第２の障壁層（４２）と、を含む、請求項１２に記載のデバイス。
【請求項１４】
ｂ１≠ｂ２、ｃ１≠ｃ２である、請求項１３に記載のデバイス。
【請求項１５】
前記第１の障壁層（４１）は前記第２の障壁層（４２）の厚さと異なる厚さを有する、請求項１３または１４に記載のデバイス。
【請求項１６】
半導体デバイスの製造方法であって、
ＩＩＩ族窒化物チャネル層（３）を設ける工程と、
前記ＩＩＩ族窒化物チャネル層（３）上に第１部分（４−１）と第２部分（４−２）を含むＩＩＩ族窒化物障壁層（４）を形成する工程であって、前記第１部分（４−１）は前記第２部分（４−２）より薄い厚さを有する、工程と、
前記ＩＩＩ族窒化物障壁層（４）の少なくとも前記第１部分（４−１）上にｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）上にゲートコンタクト（１０）を形成する工程と、
ソース電極（１１）を形成する工程と、
前記ソース電極（１１）から離れたドレイン電極（１２）を形成する工程と、を含む方法。
【請求項１７】
ＩＩＩ族窒化物チャネル層（３）上に少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接してｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、をさらに含む請求項１６に記載の方法であって、
前記第１および第２のＩＩＩ族窒化物障壁層は併せて前記ＩＩＩ族窒化物障壁層（４）を形成する、方法。
【請求項１８】
前記第１のＩＩＩ族窒化物障壁層（４１）上にｐドープＩＩＩ族窒化物ゲート層（５−１）を形成する工程であって、前記ｐドープＩＩＩ族窒化物ゲート層（５−１）は前記第１のＩＩＩ族窒化物障壁層（４１）の材料に対し選択エッチ可能である材料を含む、工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成するために前記第１のＩＩＩ族窒化物障壁層（４１）に対し前記ｐドープＩＩＩ族窒化物ゲート層（５）を選択的にエッチングする工程と、
前記第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、を含む請求項１７に記載の方法。
【請求項１９】
前記ｐドープＩＩＩ族窒化物ゲート層部（５）を画定するために前記ｐドープＩＩＩ族窒化物ゲート層（５−１）上にマスク（７）を形成する工程と、
前記マスク（７）を使用して前記ｐドープＩＩＩ族窒化物ゲート層（５−１）をエッチングする工程と、を含む請求項１８に記載の方法。
【請求項２０】
前記第１のＩＩＩ族窒化物障壁層（４１）のゲート部分（４−１）を露出するために前記第２のＩＩＩ族窒化物障壁層（４２）内に開口を形成する工程と、
前記第２のＩＩＩ族窒化物障壁層（４２）の少なくとも前記開口内に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項１７〜１９のいずれか一項に記載の方法。
【請求項２１】
前記第１のＩＩＩ族窒化物障壁層のゲート部分を覆うために前記第１のＩＩＩ族窒化物障壁層（４１）上にマスク（１５）を形成する工程であって、前記ゲート部分は前記障壁層（４）の前記第１部分（４−１）を画定する、工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の覆われていない部分上に前記第２のＩＩＩ族窒化物障壁層（４２）を蒸着する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記ゲート部分（４−１）を露出するために前記マスク（１５）を除去する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記露出したゲート部分上に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項１７〜２０のいずれか一項に記載の方法。
【請求項２２】
前記ＩＩＩ族窒化物障壁層（４）上にカバー層（１７）を形成する工程であって、前記カバー層（１７）は前記ＩＩＩ族窒化物障壁層（４）の凹部（１８）を画定するために少なくとも１つの開口を含む、工程と、
前記ＩＩＩ族窒化物障壁層（４）内に前記凹部（１８）を形成するために前記ＩＩＩ族窒化物障壁層（４）をエッチングする工程と、
前記ＩＩＩ族窒化物障壁層（４）の前記凹部（１８）内に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項１６〜２１のいずれか一項に記載の方法。
【請求項２３】
半導体デバイスの形成方法であって、
ＩＩＩ族窒化物チャネル層（３）を設ける工程と、
前記ＩＩＩ族窒化物チャネル層（３）上に少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接してｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）上にゲートコンタクト（１０）を形成する工程と、
ソース電極（１１）を形成する工程と、
前記ソース電極（１１）から離れたドレイン電極（１２）を形成する工程と、を含む方法。
【請求項２４】
前記第１のＩＩＩ族窒化物障壁層（４１）上にｐドープＩＩＩ族窒化物ゲート層（５−１）を形成する工程であって、前記ｐドープＩＩＩ族窒化物ゲート層（５−１）は前記第１のＩＩＩ族窒化物障壁層（４１）の材料に対し選択エッチ可能である材料を含む、工程と、
前記ｐドープＩＩＩ族窒化物ゲート層（５−１）上にマスク（７）を形成する工程と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成するために前記マスク（７）を使用して前記ｐドープＩＩＩ族窒化物ゲート層（５−１）をエッチングする工程と、
前記第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、を含む請求項２３に記載の方法。
【請求項２５】
前記第１のＩＩＩ族窒化物障壁層（４１）のゲート部分（４−１）を覆うために前記第１のＩＩＩ族窒化物障壁層（４１）上にマスク（１５）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の覆われていない部分上に前記第２のＩＩＩ族窒化物障壁層（４２）を蒸着する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記ゲート部分（４−１）を露出するために前記マスク（１５）を除去する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記露出したゲート部分（４−１）上に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項２３に記載の方法。
【請求項１】
ＩＩＩ族窒化物チャネル層（３）と、
前記ＩＩＩ族窒化物チャネル層（３）上のＩＩＩ族窒化物障壁層（４）であって、前記ＩＩＩ族窒化物障壁層（４）は第１部分（４−１）と第２部分（４−２）を含み、前記第１部分（４−１）は前記第２部分（４−２）より薄い厚さを有する、ＩＩＩ族窒化物障壁層（４）と、
前記ＩＩＩ族窒化物障壁層（４）の前記第１部分（４−１）上に少なくとも配置されたｐドープＩＩＩ族窒化物ゲート層部（５）と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）上のゲートコンタクト（１０）と、
ソース電極（１１）と、
前記ソース電極（１１）から離れて配置されたドレイン電極（１２）と、を含む半導体デバイス。
【請求項２】
前記ＩＩＩ族窒化物障壁層（４）は、
前記ＩＩＩ族窒化物チャネル層（３）上の少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）であって、前記ｐドープＩＩＩ族窒化物ゲート層部（５）が少なくとも前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して配置される、第１のＩＩＩ族窒化物障壁層（４１）と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して配置された少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）と、を含む、請求項１に記載のデバイス。
【請求項３】
前記第１のＩＩＩ族窒化物障壁層（４１）は前記第２のＩＩＩ族窒化物障壁層（４２）のＡｌ含有量と異なるＡｌ含有量を含む、請求項２に記載のデバイス。
【請求項４】
前記第１のＩＩＩ族窒化物障壁層（４１）は前記ｐドープＩＩＩ族窒化物ゲート層部（５）のＡｌ含有量と異なるＡｌ含有量を含む、請求項２または３に記載のデバイス。
【請求項５】
前記第２のＩＩＩ族窒化物障壁層（４２）もまた前記ｐドープＩＩＩ族窒化物ゲート層部（５）上に配置される、請求項２〜４のいずれか一項に記載のデバイス。
【請求項６】
前記第２のＩＩＩ族窒化物障壁層（４２）は、前記第１のＩＩＩ族窒化物障壁層（４１）まで及ぶとともに前記ＩＩＩ族窒化物障壁層（４）の凹部を画定する開口を含み、前記ｐドープＩＩＩ族窒化物ゲート層部（５）は前記開口に配置される、請求項２〜５のいずれか一項に記載のデバイス。
【請求項７】
前記第１部分（４−１）は前記ＩＩＩ族窒化物障壁層（４）の凹部（１８）を画定する、請求項１〜６のいずれか一項に記載のデバイス。
【請求項８】
前記ｐドープＩＩＩ族窒化物ゲート層部（５）と前記ＩＩＩ族窒化物障壁層（４）の前記第１部分（４−１）間のゲート誘電体層をさらに含む請求項１〜７のいずれか一項に記載のデバイス。
【請求項９】
ＩＩＩ族窒化物チャネル層（３）と、
前記ＩＩＩ族窒化物チャネル層（３）上の少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）と、
前記第１のＩＩＩ族窒化物障壁層（４１）上のゲート層部（５）であって、ｐドープＩＩＩ族窒化物半導体とショットキ接触形成金属からなる群から選択される材料を含むゲート層部（５）と、
前記ゲート層部（５）に隣接する前記第１のＩＩＩ族窒化物障壁層（４１）上の少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）と、
前記ＩＩＩ族窒化物チャネル層（３）と前記第１のＩＩＩ族窒化物障壁層（４１）間の接合における２−ＤＥＧ層（８）と、
前記ゲート層部（５）上のゲートコンタクト（１０）と、
前記２−ＤＥＧ層（８）と電気的に接触したソース電極（１１）と、
前記２−ＤＥＧ層（８）と電気的に接触しかつ前記ソース電極（１１）から離れて配置されるドレイン電極（１２）と、を含む半導体デバイス。
【請求項１０】
前記第１のＩＩＩ族窒化物障壁層（４１）は前記第２のＩＩＩ族窒化物障壁層（４２）のＡｌ含有量と異なるＡｌ含有量を含む、請求項９に記載のデバイス。
【請求項１１】
前記第２のＩＩＩ族窒化物障壁層（４２）は開口を含み、前記ゲート層部（５）は前記開口内に配置される、請求項９または１０に記載のデバイス。
【請求項１２】
ＡｌａＧａ１−ａＮ （０≦ａ≦１）からなる非ドープチャネル層（３）と、
前記チャネル層（３）上にＡｌｂＧａ１−ｂＮ（０≦ｂ≦１；ａ＜ｂ）とＡｌｃＩｎ１−ｃＮ（０≦ｃ≦１；ａ＜ｃ）からなる群から選択される材料を含む非ドープ障壁層（４）であって、前記障壁層（４）は前記チャネル層（３）より高いバンドギャップを有し、前記チャネル層（３）とヘテロ接合を形成し、前記障壁層（４）の第２部分（４−２）より薄い厚さを有する第１部分（４−１）を含む、障壁層（４）と、
前記障壁層（４）の前記第１部分（４−１）上のそれに接するＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）を含むｐドープゲート層（５）と、
前記ｐドープゲート層（５）上のゲートコンタクト（１０）と、
ソース電極（１１）と、
前記ソース電極（１１）から離れて配置されたドレイン電極（１２）と、を含む半導体デバイス。
【請求項１３】
前記障壁層（４）は、
前記チャネル層（３）上にＡｌｂ１Ｇａ１−ｂ１Ｎ（０≦ｂ１≦１；ａ＜ｂ１）とＡｌｃ１Ｉｎ１−ｃ１Ｎ（０≦ｃ１≦１；ａ＜ｃ１）からなる群から選択される材料を含む少なくとも１つの第１の障壁層（４１）であって、前記第１の障壁層（４１）は前記チャネル層（３）より高いバンドギャップを有し前記チャネル層（３）とヘテロ接合を形成し、前記ｐドープゲート層（５）は前記第１の障壁層（４１）の一部上にそれに接して配置された、第１の障壁層（４１）と、
前記第１の障壁層（４１）の別の部分上のそれに接したＡｌｂ２Ｇａ１−ｂ２Ｎ（０≦ｂ２≦１；ａ＜ｂ２）とＡｌｃ２Ｉｎ１−ｃ２Ｎ（０≦ｃ２≦１；ａ＜ｃ２）からなる群から選択される材料を含む少なくとも１つの第２の障壁層（４２）と、を含む、請求項１２に記載のデバイス。
【請求項１４】
ｂ１≠ｂ２、ｃ１≠ｃ２である、請求項１３に記載のデバイス。
【請求項１５】
前記第１の障壁層（４１）は前記第２の障壁層（４２）の厚さと異なる厚さを有する、請求項１３または１４に記載のデバイス。
【請求項１６】
半導体デバイスの製造方法であって、
ＩＩＩ族窒化物チャネル層（３）を設ける工程と、
前記ＩＩＩ族窒化物チャネル層（３）上に第１部分（４−１）と第２部分（４−２）を含むＩＩＩ族窒化物障壁層（４）を形成する工程であって、前記第１部分（４−１）は前記第２部分（４−２）より薄い厚さを有する、工程と、
前記ＩＩＩ族窒化物障壁層（４）の少なくとも前記第１部分（４−１）上にｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）上にゲートコンタクト（１０）を形成する工程と、
ソース電極（１１）を形成する工程と、
前記ソース電極（１１）から離れたドレイン電極（１２）を形成する工程と、を含む方法。
【請求項１７】
ＩＩＩ族窒化物チャネル層（３）上に少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接してｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、をさらに含む請求項１６に記載の方法であって、
前記第１および第２のＩＩＩ族窒化物障壁層は併せて前記ＩＩＩ族窒化物障壁層（４）を形成する、方法。
【請求項１８】
前記第１のＩＩＩ族窒化物障壁層（４１）上にｐドープＩＩＩ族窒化物ゲート層（５−１）を形成する工程であって、前記ｐドープＩＩＩ族窒化物ゲート層（５−１）は前記第１のＩＩＩ族窒化物障壁層（４１）の材料に対し選択エッチ可能である材料を含む、工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成するために前記第１のＩＩＩ族窒化物障壁層（４１）に対し前記ｐドープＩＩＩ族窒化物ゲート層（５）を選択的にエッチングする工程と、
前記第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、を含む請求項１７に記載の方法。
【請求項１９】
前記ｐドープＩＩＩ族窒化物ゲート層部（５）を画定するために前記ｐドープＩＩＩ族窒化物ゲート層（５−１）上にマスク（７）を形成する工程と、
前記マスク（７）を使用して前記ｐドープＩＩＩ族窒化物ゲート層（５−１）をエッチングする工程と、を含む請求項１８に記載の方法。
【請求項２０】
前記第１のＩＩＩ族窒化物障壁層（４１）のゲート部分（４−１）を露出するために前記第２のＩＩＩ族窒化物障壁層（４２）内に開口を形成する工程と、
前記第２のＩＩＩ族窒化物障壁層（４２）の少なくとも前記開口内に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項１７〜１９のいずれか一項に記載の方法。
【請求項２１】
前記第１のＩＩＩ族窒化物障壁層のゲート部分を覆うために前記第１のＩＩＩ族窒化物障壁層（４１）上にマスク（１５）を形成する工程であって、前記ゲート部分は前記障壁層（４）の前記第１部分（４−１）を画定する、工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の覆われていない部分上に前記第２のＩＩＩ族窒化物障壁層（４２）を蒸着する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記ゲート部分（４−１）を露出するために前記マスク（１５）を除去する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記露出したゲート部分上に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項１７〜２０のいずれか一項に記載の方法。
【請求項２２】
前記ＩＩＩ族窒化物障壁層（４）上にカバー層（１７）を形成する工程であって、前記カバー層（１７）は前記ＩＩＩ族窒化物障壁層（４）の凹部（１８）を画定するために少なくとも１つの開口を含む、工程と、
前記ＩＩＩ族窒化物障壁層（４）内に前記凹部（１８）を形成するために前記ＩＩＩ族窒化物障壁層（４）をエッチングする工程と、
前記ＩＩＩ族窒化物障壁層（４）の前記凹部（１８）内に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項１６〜２１のいずれか一項に記載の方法。
【請求項２３】
半導体デバイスの形成方法であって、
ＩＩＩ族窒化物チャネル層（３）を設ける工程と、
前記ＩＩＩ族窒化物チャネル層（３）上に少なくとも１つの第１のＩＩＩ族窒化物障壁層（４１）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接してｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）上にそれに接して少なくとも１つの第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）上にゲートコンタクト（１０）を形成する工程と、
ソース電極（１１）を形成する工程と、
前記ソース電極（１１）から離れたドレイン電極（１２）を形成する工程と、を含む方法。
【請求項２４】
前記第１のＩＩＩ族窒化物障壁層（４１）上にｐドープＩＩＩ族窒化物ゲート層（５−１）を形成する工程であって、前記ｐドープＩＩＩ族窒化物ゲート層（５−１）は前記第１のＩＩＩ族窒化物障壁層（４１）の材料に対し選択エッチ可能である材料を含む、工程と、
前記ｐドープＩＩＩ族窒化物ゲート層（５−１）上にマスク（７）を形成する工程と、
前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成するために前記マスク（７）を使用して前記ｐドープＩＩＩ族窒化物ゲート層（５−１）をエッチングする工程と、
前記第２のＩＩＩ族窒化物障壁層（４２）を形成する工程と、を含む請求項２３に記載の方法。
【請求項２５】
前記第１のＩＩＩ族窒化物障壁層（４１）のゲート部分（４−１）を覆うために前記第１のＩＩＩ族窒化物障壁層（４１）上にマスク（１５）を形成する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の覆われていない部分上に前記第２のＩＩＩ族窒化物障壁層（４２）を蒸着する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記ゲート部分（４−１）を露出するために前記マスク（１５）を除去する工程と、
前記第１のＩＩＩ族窒化物障壁層（４１）の前記露出したゲート部分（４−１）上に前記ｐドープＩＩＩ族窒化物ゲート層部（５）を形成する工程と、を含む請求項２３に記載の方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【公開番号】特開２０１１−１８１９２２（Ｐ２０１１−１８１９２２Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−３６４９３（Ｐ２０１１−３６４９３）
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（５０６２３６３５８）インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト (27)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１１−３６４９３（Ｐ２０１１−３６４９３）
【出願日】平成２３年２月２３日（２０１１．２．２３）
【出願人】（５０６２３６３５８）インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト (27)
【Ｆターム（参考）】
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