ＰＬＬ回路
【課題】ＰＬＬ回路において、アナログ回路のデジタル化によって生じる量子化雑音を抑制することができる技術を提供する。
【解決手段】基準信号ＲＥＦと分周後の信号ＤＩＶとの位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器（ＤＰＦＤ）１０１と、デジタル位相周波数比較器１０１の出力から高周波雑音成分を除去するデジタルループフィルタ（ＤＬＦ）１０２と、デジタルループフィルタ１０２の出力のデジタル値をアナログ値に変換するデジタルアナログ変換器（ＤＡＣ）１０５と、デジタルアナログ変換器１０５の出力から高周波雑音成分を除去するアナログフィルタ（ＡｎＦ）１０６と、アナログフィルタ１０６の出力に基づいて周波数が制御される電圧制御発振器（ＶＣＯ）１０３と、電圧制御発振器１０３の出力を分周し、分周後の信号ＤＩＶを出力する分周器（ＤＩＶ）１０４とを備える。
【解決手段】基準信号ＲＥＦと分周後の信号ＤＩＶとの位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器（ＤＰＦＤ）１０１と、デジタル位相周波数比較器１０１の出力から高周波雑音成分を除去するデジタルループフィルタ（ＤＬＦ）１０２と、デジタルループフィルタ１０２の出力のデジタル値をアナログ値に変換するデジタルアナログ変換器（ＤＡＣ）１０５と、デジタルアナログ変換器１０５の出力から高周波雑音成分を除去するアナログフィルタ（ＡｎＦ）１０６と、アナログフィルタ１０６の出力に基づいて周波数が制御される電圧制御発振器（ＶＣＯ）１０３と、電圧制御発振器１０３の出力を分周し、分周後の信号ＤＩＶを出力する分周器（ＤＩＶ）１０４とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にＰＬＬ回路のデジタル化において問題となる雑音の抑制技術に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮに使用されるＲＦ−ＩＣは依然として高い成長が期待されている。現在、ＲＦ−ＩＣの開発は、実装面積や消費電力削減のため、ＢＢ−ＩＣ（ベースバンドＩＣ）との１チップ化が進んでいる。このため、ＢＢ−ＩＣで用いる微細ＣＭＯＳプロセスでのＲＦ−ＩＣ開発が必要となっている。アナログ回路が多いＲＦ−ＩＣは、素子バラツキが大きくなる微細ＣＭＯＳプロセスを用いると、電流・面積が増加する傾向がある。つまり、微細化すると、素子ばらつき、ゲート容量増加の影響でアナログ回路の消費電流の増加、面積増加が問題となる。１つの対策として、アナログ回路をデジタル回路に置き換える事が考えられる。
【０００３】
なお、このようなＰＬＬ回路に関する技術としては、例えば、非特許文献１〜３に記載される技術などが挙げられる。非特許文献１は、フラクショナルＰＬＬに位相変調を重畳する技術に関するものである。非特許文献２は、シグマデルタ（ΣΔ）雑音除去の技術に関するものである。非特許文献３は、ＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の技術に関するものである。
【非特許文献１】ティ・エイ・ディ・リリィ（Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ）、「ア・シンプリファイド・コンティヌアス・フェイズ・モデュレイタ・テクニック（Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｐｈａｓｅ Ｍｏｄｕｌａｔｏｒ Ｔｅｃｈｎｉｑｕｅ）」、アイトリプルイー・トランザクションズ・オン・サーキット・アンド・システムズ２・アナログ・アンド・デジタル・シグナル・プロセッシング（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴ ＡＮＤ ＳＹＳＴＥＭＳ ＩＩ：ＡＮＡＬＯＧ ＡＮＤ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ）、第４１巻、第５号、１９９４年５月
【非特許文献２】スコット・イー・メニンガ（Ｓｃｏｔｔ Ｅ．Ｍｅｎｉｎｇｅｒ）、ミッチェル・エイチ・ペロット（Ｍｉｃｈａｅｌ Ｈ．Ｐｅｒｒｏｔｔ）、「ア・１メガヘルツ・バンドウィヅス・３．６ギガヘルツ・０．１８ミクロン・シーモス・フラクショナル・エヌ・シンセサイザ・ユーティライジング・ア・ハイブリッド・ピーエフディ／ダック・ストラクチャ・フォー・リデュースト・ブロードバンド・フェイズ・ノイズ（Ａ １−ＭＨｚ Ｂａｎｄｗｉｄｔｈ ３．６−ＧＨｚ ０．１８−μｍ ＣＭＯＳ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｓｙｎｔｈｅｓｉｚｅｒ Ｕｔｉｌｉｚｉｎｇ ａ Ｈｙｂｒｉｄ ＰＦＤ／ＤＡＣ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｒｅｄｕｃｅｄ Ｂｒｏａｄｂａｎｄ Ｐｈａｓｅ Ｎｏｉｓｅ）、」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、第４１巻、第４号、２００６年４月
【非特許文献３】ロバード・ボグダン・スタスキー（Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ）、他、「オール・デジタル・ピーエルエル・アンド・トランスミッタ・フォー・モバイル・フォン（Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ ａｎｄ Ｔｒａｎｓｍｉｔｔｅｒ ｆｏｒ Ｍｏｂｉｌｅ Ｐｈｏｎｅｓ）」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、第４０巻、第１２号、２００５年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記のようなＰＬＬ回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
図１２に、一般的なチャージポンプ型ＰＬＬ回路（ＣＰ−ＰＬＬ）の構成を示す。
【０００６】
図１２に示すＣＰ−ＰＬＬは、位相周波数比較器（ＰＦＤ；Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１２０１、チャージポンプ（ＣＰ；Ｃｈａｒｇｅ Ｐｕｍｐ）１２０２、アナログループフィルタ（ＡＬＦ；Ａｎａｌｏｇ Ｌｏｏｐ Ｆｉｌｔｅｒ）１２０３、電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１２０４、分周器（ＤＩＶ；Ｄｉｖｉｄｅｒ）１２０５で構成される。
【０００７】
図１２に示すＣＰ−ＰＬＬでは、ＶＣＯ１２０４の出力をＤＩＶ１２０５で分周し、ＰＦＤ１２０１で分周後の信号ＤＩＶと基準信号ＲＥＦ（Ｒｅｆｅｒｅｎｃｅ）の位相を比較する。比較結果、すなわちＰＦＤ１２０１の出力は位相差に応じた幅を持つパルス状の信号であり、この信号でＣＰ１２０２のスイッチを切り替えてＡＬＦ１２０３に流れる電流を調整する。ＡＬＦ１２０３では電流パルス信号の高周波成分を取り除き、電圧に変換している。ＶＣＯ１２０４の制御部分には、位相差に応じたＡＬＦ１２０３の出力電圧が入力され、ＶＣＯ１２０４の発振周波数を制御する。分周後の信号ＤＩＶの周波数と基準信号ＲＥＦの周波数が一致するまで帰還がかかるため、ＰＬＬ出力（ｏｕｔｐｕｔ）には基準周波数ＲＥＦの分周比倍の周波数を持つクロックが得られる。ＰＬＬ出力の周波数の制御はＤＩＶ１２０５の分周比を変えることで行う。分周比は整数値しか取れないが、フラクショナル方式を用いると小数点以下が可能となる。フラクショナル方式では、ある周期でＤＩＶ１２０５の分周比を切り替えることで、周期で時間平均した後の分周比が分数値となる。
【０００８】
図１３に、本発明の前提として検討したオールデジタル型ＰＬＬ回路（ＡＤ−ＰＬＬ）の構成例を示す。
【０００９】
図１３に示すＡＤ−ＰＬＬは、前記ＣＰ−ＰＬＬに対して、ＰＦＤやＡＬＦをデジタル化したオールデジタル（Ａｌｌ Ｄｉｇｉｔａｌ）のＰＬＬである。図１３に示すＡＤ−ＰＬＬは、デジタル位相周波数比較器（ＤＰＦＤ；Ｄｉｇｉｔａｌ ＰＦＤ）１３０１、デジタルループフィルタ（ＤＬＦ；Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）１３０２、デジタル制御発振器（ＤＣＯ；Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１３０３、分周器（ＤＩＶ）１３０４で構成される。
【００１０】
図１３に示すＡＤ−ＰＬＬにおいて、ＤＰＦＤ１３０１では、分周後の信号ＤＩＶと基準信号ＲＥＦの位相差が直接デジタルに変換される。ＤＬＦ１３０２で不要成分を除去してＤＣＯ１３０３を制御する。前記ＣＰ−ＰＬＬに比べ、ＡＤ−ＰＬＬはプロセス微細化により面積が小さくなる利点がある。特に、ループフィルタとしてデジタルループフィルタ（ＤＬＦ）を用いることで大幅な面積削減が可能となる。周波数の切り替えはＤＩＶ１３０４の分周比を変えるか、位相比較後にデジタル信号を入力することで実現している。ただし、位相差を離散的に制御するため量子化雑音が発生し、出力の位相雑音特性を劣化させる。ＤＣＯ１３０３の前段にシグマデルタ（ΣΔ）変調器を挿入することで、ΣΔ変調器のノイズシェーピング効果により、発振周波数近傍の雑音特性を抑圧することもできる。
【００１１】
ＰＬＬ回路は、ＩＣ内部で安定したクロックを供給しており、その性能は発振周波数範囲、位相雑音、消費電流、及び面積等で決まる。特にフラクショナル方式のＰＬＬに位相変調を重畳する送信システム（例えば非特許文献１）の場合は、すべてにおいて高い性能が要求される。
【００１２】
フラクショナル方式を用いて分数分周を行った場合、周波数安定状態（定常状態）においても分周比が変化しており、ＰＦＤもしくはＤＰＦＤの出力に位相差が現れる。図１４に、定常状態におけるＰＦＤ・ＤＰＦＤの出力波形を示す。図１４において、ＲＥＦはＰＦＤ・ＤＰＦＤに入力する基準信号、ＤＩＶはＰＦＤ・ＤＰＦＤに入力する分周後の信号、ＯＵＴはＰＦＤ・ＤＰＦＤの出力を示す。図１４に示すように、ＰＦＤ・ＤＰＦＤの出力ＯＵＴには、周期的な位相差が現れる。この位相差は雑音となってＰＬＬ出力に現れる。
【００１３】
ＡＬＦを用いた従来のＣＰ−ＰＬＬ回路では、ＤＩＶの制御部から予測される位相差をＣＰ電流に加えることで、周波数安定状態における雑音を除去している（例えば非特許文献２）。ただし、ＣＰやＡＬＦはバラツキに弱く、雑音を除くことが難しい。図１５に、ＣＰを用いた雑音抑制回路（キャンセル回路）を、図１６及び図１７にバラツキによるＣＰ出力変動の概念図を示す。図１５に示すように、”ＰＦＤ ＵＰ”（または”ＰＦＤ ＤＯＷＮ”）と同じ信号を”ＤＡＣ ＤＯＷＮ”（または”ＤＡＣ ＵＰ”）に入力することにより、すなわちＣＰに引き込まれる電流と同じ電流をＣＰから引き抜くことにより、雑音をキャンセルする。しかし、回路を構成する素子特性のバラツキにより、遅延が生じたり、電流値が変動したりする。そのため、”ＰＦＤ ＵＰ”と”ＤＡＣ ＤＯＷＮ”の間に遅延が生じた場合、図１６に示すように、ＬＰＦ出力電圧（ｏｕｔ）が変動する。また、”ＤＡＣ ＤＯＷＮ”（または”ＤＡＣ ＵＰ”）の電圧値に誤差が生じた場合、図１７に示すように、ＬＰＦ出力電圧（ｏｕｔ）が変動する。
【００１４】
また、ＤＬＦを用いたＡＤ−ＰＬＬでは、量子化雑音や動作クロックが位相雑音として出力に現れる。図１８（ａ），（ｂ）に、量子化雑音による位相雑音特性の劣化の概念図を示す。図１８（ａ）はＡＤ−ＰＬＬの構成の一部を示し、図１８（ｂ）は雑音電力（Ｎｏｉｓｅ Ｐｏｗｅｒ）とオフセット周波数（Ｏｆｆｓｅｔ Ｆｒｅｑｕｅｎｃｙ）との関係を示す。図１８（ｂ）において、点線で示した曲線はＤＣＯ雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ）を示している。また、実線で示した曲線はＤＣＯ雑音と量子化雑音を合わせた雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ ＋ Ｑｕａｎｔｉｚａｔｉｏｎ ｎｏｉｓｅ）を示している。なお、Ｘ軸のオフセット周波数の原点は、発振周波数に相当する。また、図１８（ｂ）の実線で示した雑音特性には、ＤＬＦ１３０２に入力されるクロック（Ｃｌｏｃｋ）によるスプリアス雑音（図１８（ｂ）の”ＤＬＦ Ｃｌｏｃｋ”）が現れている。
【００１５】
図１９（ａ），（ｂ）に、ΣΔ変調器によるノイズシェーピングと位相雑音特性の劣化の概念図を示す。図１９（ａ）はＡＤ−ＰＬＬの構成の一部を示し、図１９（ｂ）は雑音電力（Ｎｏｉｓｅ Ｐｏｗｅｒ）とオフセット周波数（Ｏｆｆｓｅｔ Ｆｒｅｑｕｅｎｃｙ）との関係を示す。図１９（ｂ）において、点線で示した曲線はＤＣＯ雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ）を示している。また、実線で示した曲線はＤＣＯ雑音と量子化雑音を合わせた雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ ＋ Ｑｕａｎｔｉｚａｔｉｏｎ ｎｏｉｓｅ）を示している。なお、Ｘ軸のオフセット周波数の原点は、発振周波数に相当する。図１９（ａ），（ｂ）に示すように、ＤＣＯ１３０３の前段にΣΔ変調器１９０１を用いることにより、ノイズシェーピング効果により、発振周波数近傍の雑音特性が抑制される。しかし、遠方の雑音特性が劣化して（オフセット周波数の高い方の雑音が増加して）隣接チャネルへの妨害波となってしまう。
【００１６】
そこで、本発明の１つの目的は、ＰＬＬ回路において、アナログ回路のデジタル化によって生じる量子化雑音を抑制することができる技術を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、代表的な実施例によるＰＬＬ回路は、基準信号とフィードバック信号との位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器と、前記デジタル位相周波数比較器の出力から高周波雑音成分を除去するデジタルループフィルタと、前記デジタルループフィルタの出力のデジタル値をアナログ値に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力から高周波雑音成分を除去するアナログフィルタと、前記アナログフィルタの出力に基づいて周波数が制御される発振器と、前記発振器の出力を分周し、前記フィードバック信号を出力する分周器と、を有するものである。
【発明の効果】
【００２０】
代表的な実施例によれば、ＰＬＬ回路のデジタル化によって生じる量子化雑音を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図、図２は本実施の形態１のＰＬＬ回路において、デジタル位相周波数比較器（ＤＰＦＤ）１０１の構成例を示す回路図、図３はＤＰＦＤに含まれる位相差デジタル変換器（ＴＤＣ）２０２の構成例を示す回路図、図４はシグマデルタ変調器（ΣΔｄｉｖ）１０７の構成例を示す回路図、図５はアナログフィルタ（ＡｎＦ）１０６の構成例を示す回路図である。
【００２４】
まず、図１により、本実施の形態１によるＰＬＬ回路の構成の一例を説明する。本実施の形態１のＰＬＬ回路は、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２５】
図１のＰＬＬ回路は、例えば、デジタル位相周波数比較器（ＤＰＦＤ）１０１、デジタルループフィルタ（ＤＬＦ）１０２、電圧制御発振器（ＶＣＯ）１０３、分周器（ＤＩＶ）１０４、デジタルアナログ変換器（ＤＡＣ）１０５、アナログフィルタ（ＡｎＦ）１０６、シグマデルタ変調器（ΣΔｄｉｖ）１０７、シグマデルタ変調器（ΣΔ）１０８、積分器（Σ）１０９、加減算器１１０などから構成されている。
【００２６】
デジタル位相周波数比較器（ＤＰＦＤ）１０１には、基準信号ＲＥＦ（例えば２６ＭＨｚ）、分周器（ＤＩＶ）１０４の出力（分周後の信号ＤＩＶ、例えば２６ＭＨｚ）が入力している。加減算器１１０の加算入力にはデジタル位相周波数比較器（ＤＰＦＤ）１０１の出力が入力し、減算入力には積分器（Σ）１０９の出力が入力している。デジタルループフィルタ（ＤＬＦ）１０２には、加減算器１１０の出力、分周器（ＤＩＶ）１０４の出力（例えば２６ＭＨｚ）が入力している。シグマデルタ変調器（ΣΔ）１０８には、デジタルループフィルタ（ＤＬＦ）１０２の出力、分周器（ＤＩＶ）１０４の出力（例えば１０００ＭＨｚ）が入力している。デジタルアナログ変換器（ＤＡＣ）１０５には、シグマデルタ変調器（ΣΔ）１０８の出力が入力している。アナログフィルタ（ＡｎＦ）１０６には、デジタルアナログ変換器（ＤＡＣ）１０５の出力が入力している。電圧制御発振器（ＶＣＯ）１０３には、アナログフィルタ（ＡｎＦ）１０６の出力が入力している。分周器（ＤＩＶ）１０４には、電圧制御発振器（ＶＣＯ）１０３の出力（例えば４０００ＭＨｚ）、シグマデルタ変調器（ΣΔｄｉｖ）１０７の出力（Ｄａｔａ）が入力している。シグマデルタ変調器（ΣΔｄｉｖ）１０７には、制御信号（Ｄｉｖｉｄｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ Ｗｏｒｄ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ））、分周器（ＤＩＶ）１０４の出力（例えば２６ＭＨｚ）が入力している。積分器（Σ）１０９には、シグマデルタ変調器（ΣΔｄｉｖ）１０７の出力（Ｎｏｉｓｅ）、分周器（ＤＩＶ）１０４の出力（例えば２６ＭＨｚ）が入力している。
【００２７】
デジタル位相周波数比較器（ＤＰＦＤ）１０１は、基準信号ＲＥＦと分周後の信号ＤＩＶ（フィードバック信号）との位相及び周波数を比較してデジタル値に変換する。デジタルループフィルタ（ＤＬＦ）１０２は、デジタル位相周波数比較器１０１の出力から高周波雑音成分を除去する。デジタルアナログ変換器（ＤＡＣ）１０５は、デジタルループフィルタ１０２の出力のデジタル値をアナログ値に変換する。アナログフィルタ（ＡｎＦ）１０６は、デジタルアナログ変換器１０５の出力から高周波雑音成分を除去する。発振器としての電圧制御発振器（ＶＣＯ）１０３は、アナログフィルタ１０６の出力に基づいて周波数が制御される。分周器（ＤＩＶ）１０４は、電圧制御発振器（ＶＣＯ）１０３の出力を分周し、分周後の信号ＤＩＶ（フィードバック信号）を出力する。
【００２８】
シグマデルタ変調器（ΣΔ）１０８は、そのノイズシェーピング効果によって、デジタルループフィルタ１０２の出力の量子化雑音を変形させる。シグマデルタ変調器（ΣΔｄｉｖ）１０７及び積分器（Σ）１０９は、デジタル位相周波数比較器１０１の出力からデジタル雑音成分を除去する。なお、本実施の形態１によるＰＬＬ回路はフラクショナル方式のＰＬＬ回路である。
【００２９】
次に、本実施の形態１によるＰＬＬ回路の動作を説明する。ＶＣＯ１０３の出力をＤＩＶ１０４で分周し、基準信号ＲＥＦと分周後の信号ＤＩＶの位相・周波数をＤＰＦＤ１０１で比較する。ＤＩＶ１０４の分周比は、シグマデルタ変調器（ΣΔｄｉｖ）１０７を介して外部デジタル信号で制御されている。位相比較後に加減算器１１０において、シグマデルタ変調器（ΣΔｄｉｖ）１０７及び積分器（Σ）１０９からのフラクショナル方式の雑音を減算し、ＤＬＦ１０２に入力してフィルタリングする。ＤＬＦ１０２の出力は、シグマデルタ変調器（ΣΔ）１０８でノイズシェーピング効果を受け、デジタルアナログ変換器（ＤＡＣ）１０５を通り、アナログフィルタ（ＡｎＦ）１０６で電圧に変換され、ＶＣＯ１０３を制御する。ΣΔｄｉｖ１０７からの雑音成分（Ｎｏｉｓｅ）は、周波数から位相に変換する必要があり、積分器（Σ）１０９で一度積分されてからＤＰＦＤ１０１の出力に対して減算を行う。
【００３０】
ＤＩＶ１０４の出力には、ＶＣＯ１０３を４分周した１０００ＭＨｚ出力と２６ＭＨｚ出力（基準信号ＲＥＦの周波数と同じ）がある。
【００３１】
ＤＰＦＤ１０１には、位相差をデジタル変換する位相差デジタル変換器（ＴＤＣ；Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ）が用いられる。ＤＰＦＤ１０１の構成例を図２に示す。また、ＤＰＦＤ１０１に含まれるＴＤＣ２０２の構成例を図３に示す。
【００３２】
図２に示すように、ＤＰＦＤ１０１は、ＰＦＤ２０１、ＴＤＣ２０２、エンコーダ（Ｅｎｃｏｄｅｒ）２０３、ＥＸ−ＯＲゲート２０４、フリップフロップ２０５などから構成される。また、ＰＦＤ２０１は、フリップフロップ２０６，２０７、ＡＮＤゲート２０８などから構成される。また、図３に示すように、ＴＤＣ２０２は、複数の遅延ゲート３０１、複数のフリップフロップ３０２、インバータゲート３０３などから構成される。
【００３３】
図４に、ＤＩＶ１０４を制御するΣΔ（シグマデルタ）変調器（ΣΔｄｉｖ）１０７の構成例を示す。図４に示すように、ΣΔｄｉｖ１０７は、ノイズエレメントブロック（Ｎｏｉｓｅ Ｅｌｅｍｅｎｔ Ｂｌｏｃｋ）４０１、３次ΣΔ変調器（Ｔｈｅ ３ｒｄ ｏｒｄｅｒ ΣΔ Ｍｏｄｕｌａｔｏｒ）４０２などから構成される。外部から入力される制御信号（Ｄｉｖｉｄｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ Ｗｏｒｄ）は、分数部分（Ｆｒａｃｔｉｏｎａｌ Ｗｏｒｄ）と整数部分（Ｉｎｔｅｇｅｒ Ｗｏｒｄ）があり、分数部分を３次ΣΔ変調器４０２に入力し、出力部で整数部分を足し合わせてＤａｔａ出力としている。また、ΣΔ出力から分数部分を差し引いた値がＮｏｉｓｅ成分となる。なお、シグマデルタ変調器（ΣΔ）１０８の構成は、３次ΣΔ変調器４０２の回路とほぼ同じである。
【００３４】
図５に、アナログフィルタ（ＡｎＦ）１０６の構成例を示す。図５に示すように、ＡｎＦ１０６は、抵抗５０１、コンデンサ５０２などから構成される。この回路によりＤＡＣ１０５の出力から高周波成分が除去される。
【００３５】
なお、ＤＬＦ１０２後段のΣΔ１０８に入力されるクロックは、ＤＩＶ１０４から供給される以外に、別の分周器を用いてＶＣＯ１０３の出力から生成することも可能である。
【００３６】
本実施の形態１のＰＬＬ回路は、以上のような構成により以下の効果を奏する。
【００３７】
図６に、アナログフィルタ（ＡｎＦ）を用いた場合の位相雑音特性の概念図を示す。図６は雑音電力（Ｎｏｉｓｅ Ｐｏｗｅｒ）とオフセット周波数（Ｏｆｆｓｅｔ Ｆｒｅｑｕｅｎｃｙ）との関係を示す。図６において、点線で示した曲線はＡｎＦ１０６が無い場合の雑音（ｗｉｔｈｏｕｔ ＡｎＦ）を示している。また、実線で示した曲線は本実施の形態１のようにＡｎＦ１０６が有る場合の雑音（ｗｉｔｈ ＡｎＦ）を示している。なお、Ｘ軸のオフセット周波数の原点は、発振周波数に相当する。また、図６の実線・破線で示した雑音特性には、ＤＩＶ１０４から出力されＤＬＦ１０２に入力されるクロックによるスプリアス雑音が現れている。図６に示すように、ＡｎＦ１０６により、オフセット周波数の高い方の雑音が低減している。図６からも分かるように、ＤＬＦ１０２及びΣΔ変調器１０８を用いた場合の量子化雑音は、ΣΔ変調器１０８の後段にアナログフィルタ（ＡｎＦ）１０６を挿入することで抑制できる。また、挿入するアナログフィルタは、ΣΔ変調器１０８のノイズシェーピング効果によって発生した雑音を除けば良く、比較的高いカットオフ周波数（数十ＭＨｚ〜）でよい。このため、ＡＬＦ（カットオフ数ｋＨｚのアナログフィルタ）に比べて小面積となり、ＣＰ−ＰＬＬより小さな面積で実装可能となる。
【００３８】
ΣΔｄｉｖ１０７からの雑音成分を電流に変換することなく処理しているため、ＣＰ−ＰＬＬ回路より正確に定常状態の雑音を除去することができる。フラクショナル方式における分周比の制御はデジタル値であり、定常状態で発生する雑音は簡単に計算できる。このため、本実施の形態１のようにＤＰＦＤ１０１とＤＬＦ１０２を用いたＰＬＬ回路であれば、非特許文献２のように雑音を電流値に変換することなく、ＤＰＦＤ１０１の出力に対して減算できる。このため、バラツキに対して正確に雑音を除去できる。
【００３９】
また、ＤＬＦ１０２を用いているため、ＡＬＦに比べてプロセス微細化による面積縮小効果が大きい。さらに、ＤＡＣ１０５や積分回路（Σ１０９等）もプロセスの微細化により小面積化が可能である。したがって、プロセスの微細化に伴い、従来のＣＰ−ＰＬＬよりも小さな面積で実装可能となる。
【００４０】
またＤＩＶ１０４、ＶＣＯ１０３及びΣΔｄｉｖ１０７は従来の回路構成で実現でき、変調方法も変更する必要がない。このため、ＣＰ−ＰＬＬからの変更箇所が、ＤＣＯを用いるＡＤＰＬＬに比べ、少なくて済む。
【００４１】
（実施の形態２）
図７は本発明の実施の形態２によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図である。
【００４２】
本実施の形態２のＰＬＬ回路は、前記実施の形態１のＰＬＬ回路と比較して、フラクショナル方式の雑音除去方式は同じであるが、ＤＬＦ１０２の後段の構成が異なる。本実施の形態２では、ＤＬＦ１０２の出力の上位ビット側を用いて発振器（ＤＣＯ＆ＶＣＯ）７０１を制御する。発振器７０１内のＤＣＯ（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）部でデジタル制御による周波数の粗調整を行い、発振器７０１内のＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）部でアナログ制御による周波数の微調整を行う。すなわち、ＤＬＦ１０２出力の上位側ビット（１ビットでも複数ビットでもよい）を発振器７０１のデジタル制御端子に入力し、ＤＬＦ１０２出力の下位側ビット（１ビットでも複数ビットでもよい）をシグマデルタ変調器１０８に入力し、アナログフィルタ１０６の出力を発振器７０１のアナログ制御端子に入力する。
【００４３】
図８に、発振器７０１の構成例を示す。図８はハイブリッドＬＣ発振器による構成例である。図８に示すように、ＤＣＯ部は複数の単位容量（ｕｎｉｔ Ｃａｐ）８０１などから構成される。デジタル制御端子（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ）の入力信号に従い複数の単位容量８０１をスイッチで切り替えて全体の容量値を制御する。ＶＣＯ部はダイオード８０２、トランジスタ８０３、コイル８０４、電流源８０５などで構成される。アナログ制御端子（Ａｎａｌｏｇ Ｃｏｎｔｒｏｌ）の入力電圧と、複数の単位容量８０１の容量値により発振器７０１の発振周波数（図８のｏｕｔ）が制御される。
【００４４】
したがって、本実施の形態２のＰＬＬ回路によれば、ＤＡＣ１０５に入力されるビット数が減少するため、前記実施の形態１のＰＬＬ回路に比べ、ΣΔ１０８及びＤＡＣ１０５を小さくすることができる。これにより電流・面積の削減が可能となる。また、ＤＬＦ１０２の上位側ビット数を増やすことにより、発振周波数の範囲を拡大することが可能になる。
【００４５】
（実施の形態３）
本実施の形態３では、前記実施の形態１〜２によるＰＬＬ回路の応用例を説明する。
【００４６】
図９は、欧州デジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【００４７】
図９のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にオフセットＰＬＬ方式を採用する。ローカル発振器と周波数シンセサイザ９０１に前記実施の形態１，２のＰＬＬ回路を採用する事が考えられる。
【００４８】
図１０は、欧州デジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【００４９】
図１０のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にポーラループ方式を採用している。ローカル発振器と周波数シンセサイザ１００１に前記実施の形態１，２のＰＬＬ回路を採用する事が考えられる。
【００５０】
図１１は、欧州デジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【００５１】
図１１のＢＲＩＧＨＴは、ＥＤＧＥ／ＷＣＤＭＡともに受信はダイレクトコンバージョン方式を採用する。ＷＣＤＭＡの送信はダイレクトコンバージョン方式を採用し、ＥＤＧＥの送信はＰＬＬを直接変調する位相変調パスと振幅変調パスからなるポーラモジュレーション方式を採用する。ＥＤＧＥ／ＷＣＤＭＡの受信、ＷＣＤＭＡの送信用のローカル発振器１１０１として前記実施の形態１，２のＰＬＬ回路を採用する。また、ＥＤＧＥの送信の位相変調用として前記実施の形態１，２のＰＬＬ回路を採用する。
【００５２】
また、無線ＬＡＮ用のＲＦ−ＩＣやその他ＰＬＬ周波数シンセサイザ全般に前記実施の形態１，２のＰＬＬ回路を適用することが可能である。
【００５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜３をそれぞれ適宜組み合わせてもよい。
【産業上の利用可能性】
【００５４】
本発明は、携帯電話機、無線ＬＡＮ用のＲＦ−ＩＣやその他ＰＬＬ周波数シンセサイザに全般的に適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図である。
【図２】本発明の実施の形態１によるＰＬＬ回路において、デジタル位相周波数比較器（ＤＰＦＤ）の構成例を示す回路図である。
【図３】本発明の実施の形態１によるＰＬＬ回路において、ＤＰＦＤに含まれる位相差デジタル変換器（ＴＤＣ）の構成例を示す回路図である。
【図４】本発明の実施の形態１によるＰＬＬ回路において、シグマデルタ変調器（ΣΔｄｉｖ）の構成例を示す回路図である。
【図５】本発明の実施の形態１によるＰＬＬ回路において、アナログフィルタ（ＡｎＦ）の構成例を示す回路図である。
【図６】本発明の実施の形態１によるＰＬＬ回路において、アナログフィルタ（ＡｎＦ）を用いた場合の位相雑音特性の概念図を示す。
【図７】本発明の実施の形態２によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図である。
【図８】本発明の実施の形態２によるＰＬＬ回路において、発振器の構成例を示す回路図である。
【図９】本発明の実施の形態３において、欧州デジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図１０】本発明の実施の形態３において、欧州デジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図１１】本発明の実施の形態３において、欧州デジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図１２】一般的なチャージポンプ型ＰＬＬ回路（ＣＰ−ＰＬＬ）の構成例を示すブロック図である。
【図１３】本発明の前提として検討したオールデジタル型ＰＬＬ回路（ＡＤ−ＰＬＬ）の構成例を示すブロック図である。
【図１４】本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、定常状態におけるＰＦＤ・ＤＰＦＤの出力波形を示す図である。
【図１５】本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、ＣＰでのキャンセル回路の構成例を示す図である。
【図１６】図１５のキャンセル回路において、遅延によるＬＰＦ出力電圧の変動を示す図である。
【図１７】図１５のキャンセル回路において、ＤＡＣ出力誤差によるＬＰＦ出力電圧の変動を示す図である。
【図１８】（ａ），（ｂ）は、本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、量子化雑音による位相雑音特性の劣化の概念を示す図である。
【図１９】（ａ），（ｂ）は、本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、ΣΔ変調器によるノイズシェーピングと位相雑音特性の劣化の概念を示す図である。
【符号の説明】
【００５６】
１０１，１３０１ デジタル位相周波数比較器（ＤＰＦＤ）
１０２，１３０２ デジタルループフィルタ（ＤＬＦ）
１０３，１２０４ 電圧制御発振器（ＶＣＯ）
１０４，１２０５，１３０４ 分周器（ＤＩＶ）
１０５ デジタルアナログ変換器（ＤＡＣ）
１０６ アナログフィルタ（ＡｎＦ）
１０７ シグマデルタ変調器（ΣΔｄｉｖ）
１０８，１９０１ シグマデルタ変調器（ΣΔ）
１０９ 積分器（Σ）
１１０ 加減算器
２０１，１２０１ 位相周波数比較器（ＰＦＤ）
２０２ 位相差デジタル変換器（ＴＤＣ）
２０３ エンコーダ（Ｅｎｃｏｄｅｒ）
２０４ ＥＸ−ＯＲゲート
２０５，２０６，２０７，３０２ フリップフロップ
２０８ ＡＮＤゲート
３０１ 遅延ゲート
３０３ インバータゲート
４０１ ノイズエレメントブロック
４０２ ３次ΣΔ変調器
５０１ 抵抗
５０２ コンデンサ
７０１ 発振器
８０１ 複数の単位容量
８０２ ダイオード
８０３ トランジスタ
８０４ コイル
８０５ 電流源
９０１ 周波数シンセサイザ
１００１ 周波数シンセサイザ
１１０１ ローカル発振器
１２０２ チャージポンプ（ＣＰ）
１２０３ アナログループフィルタ（ＡＬＦ）
１３０３ デジタル制御発振器（ＤＣＯ）
【技術分野】
【０００１】
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特にＰＬＬ回路のデジタル化において問題となる雑音の抑制技術に関する。
【背景技術】
【０００２】
携帯電話や無線ＬＡＮに使用されるＲＦ−ＩＣは依然として高い成長が期待されている。現在、ＲＦ−ＩＣの開発は、実装面積や消費電力削減のため、ＢＢ−ＩＣ（ベースバンドＩＣ）との１チップ化が進んでいる。このため、ＢＢ−ＩＣで用いる微細ＣＭＯＳプロセスでのＲＦ−ＩＣ開発が必要となっている。アナログ回路が多いＲＦ−ＩＣは、素子バラツキが大きくなる微細ＣＭＯＳプロセスを用いると、電流・面積が増加する傾向がある。つまり、微細化すると、素子ばらつき、ゲート容量増加の影響でアナログ回路の消費電流の増加、面積増加が問題となる。１つの対策として、アナログ回路をデジタル回路に置き換える事が考えられる。
【０００３】
なお、このようなＰＬＬ回路に関する技術としては、例えば、非特許文献１〜３に記載される技術などが挙げられる。非特許文献１は、フラクショナルＰＬＬに位相変調を重畳する技術に関するものである。非特許文献２は、シグマデルタ（ΣΔ）雑音除去の技術に関するものである。非特許文献３は、ＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）の技術に関するものである。
【非特許文献１】ティ・エイ・ディ・リリィ（Ｔ．Ａ．Ｄ．Ｒｉｌｅｙ）、「ア・シンプリファイド・コンティヌアス・フェイズ・モデュレイタ・テクニック（Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｐｈａｓｅ Ｍｏｄｕｌａｔｏｒ Ｔｅｃｈｎｉｑｕｅ）」、アイトリプルイー・トランザクションズ・オン・サーキット・アンド・システムズ２・アナログ・アンド・デジタル・シグナル・プロセッシング（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＩＲＣＵＩＴ ＡＮＤ ＳＹＳＴＥＭＳ ＩＩ：ＡＮＡＬＯＧ ＡＮＤ ＤＩＧＩＴＡＬ ＳＩＧＮＡＬ ＰＲＯＣＥＳＳＩＮＧ）、第４１巻、第５号、１９９４年５月
【非特許文献２】スコット・イー・メニンガ（Ｓｃｏｔｔ Ｅ．Ｍｅｎｉｎｇｅｒ）、ミッチェル・エイチ・ペロット（Ｍｉｃｈａｅｌ Ｈ．Ｐｅｒｒｏｔｔ）、「ア・１メガヘルツ・バンドウィヅス・３．６ギガヘルツ・０．１８ミクロン・シーモス・フラクショナル・エヌ・シンセサイザ・ユーティライジング・ア・ハイブリッド・ピーエフディ／ダック・ストラクチャ・フォー・リデュースト・ブロードバンド・フェイズ・ノイズ（Ａ １−ＭＨｚ Ｂａｎｄｗｉｄｔｈ ３．６−ＧＨｚ ０．１８−μｍ ＣＭＯＳ Ｆｒａｃｔｉｏｎａｌ−Ｎ Ｓｙｎｔｈｅｓｉｚｅｒ Ｕｔｉｌｉｚｉｎｇ ａ Ｈｙｂｒｉｄ ＰＦＤ／ＤＡＣ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｒｅｄｕｃｅｄ Ｂｒｏａｄｂａｎｄ Ｐｈａｓｅ Ｎｏｉｓｅ）、」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、第４１巻、第４号、２００６年４月
【非特許文献３】ロバード・ボグダン・スタスキー（Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ）、他、「オール・デジタル・ピーエルエル・アンド・トランスミッタ・フォー・モバイル・フォン（Ａｌｌ−Ｄｉｇｉｔａｌ ＰＬＬ ａｎｄ Ｔｒａｎｓｍｉｔｔｅｒ ｆｏｒ Ｍｏｂｉｌｅ Ｐｈｏｎｅｓ）」、アイトリプルイー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、第４０巻、第１２号、２００５年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、前記のようなＰＬＬ回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００５】
図１２に、一般的なチャージポンプ型ＰＬＬ回路（ＣＰ−ＰＬＬ）の構成を示す。
【０００６】
図１２に示すＣＰ−ＰＬＬは、位相周波数比較器（ＰＦＤ；Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１２０１、チャージポンプ（ＣＰ；Ｃｈａｒｇｅ Ｐｕｍｐ）１２０２、アナログループフィルタ（ＡＬＦ；Ａｎａｌｏｇ Ｌｏｏｐ Ｆｉｌｔｅｒ）１２０３、電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１２０４、分周器（ＤＩＶ；Ｄｉｖｉｄｅｒ）１２０５で構成される。
【０００７】
図１２に示すＣＰ−ＰＬＬでは、ＶＣＯ１２０４の出力をＤＩＶ１２０５で分周し、ＰＦＤ１２０１で分周後の信号ＤＩＶと基準信号ＲＥＦ（Ｒｅｆｅｒｅｎｃｅ）の位相を比較する。比較結果、すなわちＰＦＤ１２０１の出力は位相差に応じた幅を持つパルス状の信号であり、この信号でＣＰ１２０２のスイッチを切り替えてＡＬＦ１２０３に流れる電流を調整する。ＡＬＦ１２０３では電流パルス信号の高周波成分を取り除き、電圧に変換している。ＶＣＯ１２０４の制御部分には、位相差に応じたＡＬＦ１２０３の出力電圧が入力され、ＶＣＯ１２０４の発振周波数を制御する。分周後の信号ＤＩＶの周波数と基準信号ＲＥＦの周波数が一致するまで帰還がかかるため、ＰＬＬ出力（ｏｕｔｐｕｔ）には基準周波数ＲＥＦの分周比倍の周波数を持つクロックが得られる。ＰＬＬ出力の周波数の制御はＤＩＶ１２０５の分周比を変えることで行う。分周比は整数値しか取れないが、フラクショナル方式を用いると小数点以下が可能となる。フラクショナル方式では、ある周期でＤＩＶ１２０５の分周比を切り替えることで、周期で時間平均した後の分周比が分数値となる。
【０００８】
図１３に、本発明の前提として検討したオールデジタル型ＰＬＬ回路（ＡＤ−ＰＬＬ）の構成例を示す。
【０００９】
図１３に示すＡＤ−ＰＬＬは、前記ＣＰ−ＰＬＬに対して、ＰＦＤやＡＬＦをデジタル化したオールデジタル（Ａｌｌ Ｄｉｇｉｔａｌ）のＰＬＬである。図１３に示すＡＤ−ＰＬＬは、デジタル位相周波数比較器（ＤＰＦＤ；Ｄｉｇｉｔａｌ ＰＦＤ）１３０１、デジタルループフィルタ（ＤＬＦ；Ｄｉｇｉｔａｌ Ｌｏｏｐ Ｆｉｌｔｅｒ）１３０２、デジタル制御発振器（ＤＣＯ；Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１３０３、分周器（ＤＩＶ）１３０４で構成される。
【００１０】
図１３に示すＡＤ−ＰＬＬにおいて、ＤＰＦＤ１３０１では、分周後の信号ＤＩＶと基準信号ＲＥＦの位相差が直接デジタルに変換される。ＤＬＦ１３０２で不要成分を除去してＤＣＯ１３０３を制御する。前記ＣＰ−ＰＬＬに比べ、ＡＤ−ＰＬＬはプロセス微細化により面積が小さくなる利点がある。特に、ループフィルタとしてデジタルループフィルタ（ＤＬＦ）を用いることで大幅な面積削減が可能となる。周波数の切り替えはＤＩＶ１３０４の分周比を変えるか、位相比較後にデジタル信号を入力することで実現している。ただし、位相差を離散的に制御するため量子化雑音が発生し、出力の位相雑音特性を劣化させる。ＤＣＯ１３０３の前段にシグマデルタ（ΣΔ）変調器を挿入することで、ΣΔ変調器のノイズシェーピング効果により、発振周波数近傍の雑音特性を抑圧することもできる。
【００１１】
ＰＬＬ回路は、ＩＣ内部で安定したクロックを供給しており、その性能は発振周波数範囲、位相雑音、消費電流、及び面積等で決まる。特にフラクショナル方式のＰＬＬに位相変調を重畳する送信システム（例えば非特許文献１）の場合は、すべてにおいて高い性能が要求される。
【００１２】
フラクショナル方式を用いて分数分周を行った場合、周波数安定状態（定常状態）においても分周比が変化しており、ＰＦＤもしくはＤＰＦＤの出力に位相差が現れる。図１４に、定常状態におけるＰＦＤ・ＤＰＦＤの出力波形を示す。図１４において、ＲＥＦはＰＦＤ・ＤＰＦＤに入力する基準信号、ＤＩＶはＰＦＤ・ＤＰＦＤに入力する分周後の信号、ＯＵＴはＰＦＤ・ＤＰＦＤの出力を示す。図１４に示すように、ＰＦＤ・ＤＰＦＤの出力ＯＵＴには、周期的な位相差が現れる。この位相差は雑音となってＰＬＬ出力に現れる。
【００１３】
ＡＬＦを用いた従来のＣＰ−ＰＬＬ回路では、ＤＩＶの制御部から予測される位相差をＣＰ電流に加えることで、周波数安定状態における雑音を除去している（例えば非特許文献２）。ただし、ＣＰやＡＬＦはバラツキに弱く、雑音を除くことが難しい。図１５に、ＣＰを用いた雑音抑制回路（キャンセル回路）を、図１６及び図１７にバラツキによるＣＰ出力変動の概念図を示す。図１５に示すように、”ＰＦＤ ＵＰ”（または”ＰＦＤ ＤＯＷＮ”）と同じ信号を”ＤＡＣ ＤＯＷＮ”（または”ＤＡＣ ＵＰ”）に入力することにより、すなわちＣＰに引き込まれる電流と同じ電流をＣＰから引き抜くことにより、雑音をキャンセルする。しかし、回路を構成する素子特性のバラツキにより、遅延が生じたり、電流値が変動したりする。そのため、”ＰＦＤ ＵＰ”と”ＤＡＣ ＤＯＷＮ”の間に遅延が生じた場合、図１６に示すように、ＬＰＦ出力電圧（ｏｕｔ）が変動する。また、”ＤＡＣ ＤＯＷＮ”（または”ＤＡＣ ＵＰ”）の電圧値に誤差が生じた場合、図１７に示すように、ＬＰＦ出力電圧（ｏｕｔ）が変動する。
【００１４】
また、ＤＬＦを用いたＡＤ−ＰＬＬでは、量子化雑音や動作クロックが位相雑音として出力に現れる。図１８（ａ），（ｂ）に、量子化雑音による位相雑音特性の劣化の概念図を示す。図１８（ａ）はＡＤ−ＰＬＬの構成の一部を示し、図１８（ｂ）は雑音電力（Ｎｏｉｓｅ Ｐｏｗｅｒ）とオフセット周波数（Ｏｆｆｓｅｔ Ｆｒｅｑｕｅｎｃｙ）との関係を示す。図１８（ｂ）において、点線で示した曲線はＤＣＯ雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ）を示している。また、実線で示した曲線はＤＣＯ雑音と量子化雑音を合わせた雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ ＋ Ｑｕａｎｔｉｚａｔｉｏｎ ｎｏｉｓｅ）を示している。なお、Ｘ軸のオフセット周波数の原点は、発振周波数に相当する。また、図１８（ｂ）の実線で示した雑音特性には、ＤＬＦ１３０２に入力されるクロック（Ｃｌｏｃｋ）によるスプリアス雑音（図１８（ｂ）の”ＤＬＦ Ｃｌｏｃｋ”）が現れている。
【００１５】
図１９（ａ），（ｂ）に、ΣΔ変調器によるノイズシェーピングと位相雑音特性の劣化の概念図を示す。図１９（ａ）はＡＤ−ＰＬＬの構成の一部を示し、図１９（ｂ）は雑音電力（Ｎｏｉｓｅ Ｐｏｗｅｒ）とオフセット周波数（Ｏｆｆｓｅｔ Ｆｒｅｑｕｅｎｃｙ）との関係を示す。図１９（ｂ）において、点線で示した曲線はＤＣＯ雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ）を示している。また、実線で示した曲線はＤＣＯ雑音と量子化雑音を合わせた雑音（Ｎａｔｕｒａｌ ＤＣＯ ｎｏｉｓｅ ＋ Ｑｕａｎｔｉｚａｔｉｏｎ ｎｏｉｓｅ）を示している。なお、Ｘ軸のオフセット周波数の原点は、発振周波数に相当する。図１９（ａ），（ｂ）に示すように、ＤＣＯ１３０３の前段にΣΔ変調器１９０１を用いることにより、ノイズシェーピング効果により、発振周波数近傍の雑音特性が抑制される。しかし、遠方の雑音特性が劣化して（オフセット周波数の高い方の雑音が増加して）隣接チャネルへの妨害波となってしまう。
【００１６】
そこで、本発明の１つの目的は、ＰＬＬ回路において、アナログ回路のデジタル化によって生じる量子化雑音を抑制することができる技術を提供することにある。
【００１７】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
すなわち、代表的な実施例によるＰＬＬ回路は、基準信号とフィードバック信号との位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器と、前記デジタル位相周波数比較器の出力から高周波雑音成分を除去するデジタルループフィルタと、前記デジタルループフィルタの出力のデジタル値をアナログ値に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器の出力から高周波雑音成分を除去するアナログフィルタと、前記アナログフィルタの出力に基づいて周波数が制御される発振器と、前記発振器の出力を分周し、前記フィードバック信号を出力する分周器と、を有するものである。
【発明の効果】
【００２０】
代表的な実施例によれば、ＰＬＬ回路のデジタル化によって生じる量子化雑音を抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図、図２は本実施の形態１のＰＬＬ回路において、デジタル位相周波数比較器（ＤＰＦＤ）１０１の構成例を示す回路図、図３はＤＰＦＤに含まれる位相差デジタル変換器（ＴＤＣ）２０２の構成例を示す回路図、図４はシグマデルタ変調器（ΣΔｄｉｖ）１０７の構成例を示す回路図、図５はアナログフィルタ（ＡｎＦ）１０６の構成例を示す回路図である。
【００２４】
まず、図１により、本実施の形態１によるＰＬＬ回路の構成の一例を説明する。本実施の形態１のＰＬＬ回路は、例えば半導体集積回路とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。
【００２５】
図１のＰＬＬ回路は、例えば、デジタル位相周波数比較器（ＤＰＦＤ）１０１、デジタルループフィルタ（ＤＬＦ）１０２、電圧制御発振器（ＶＣＯ）１０３、分周器（ＤＩＶ）１０４、デジタルアナログ変換器（ＤＡＣ）１０５、アナログフィルタ（ＡｎＦ）１０６、シグマデルタ変調器（ΣΔｄｉｖ）１０７、シグマデルタ変調器（ΣΔ）１０８、積分器（Σ）１０９、加減算器１１０などから構成されている。
【００２６】
デジタル位相周波数比較器（ＤＰＦＤ）１０１には、基準信号ＲＥＦ（例えば２６ＭＨｚ）、分周器（ＤＩＶ）１０４の出力（分周後の信号ＤＩＶ、例えば２６ＭＨｚ）が入力している。加減算器１１０の加算入力にはデジタル位相周波数比較器（ＤＰＦＤ）１０１の出力が入力し、減算入力には積分器（Σ）１０９の出力が入力している。デジタルループフィルタ（ＤＬＦ）１０２には、加減算器１１０の出力、分周器（ＤＩＶ）１０４の出力（例えば２６ＭＨｚ）が入力している。シグマデルタ変調器（ΣΔ）１０８には、デジタルループフィルタ（ＤＬＦ）１０２の出力、分周器（ＤＩＶ）１０４の出力（例えば１０００ＭＨｚ）が入力している。デジタルアナログ変換器（ＤＡＣ）１０５には、シグマデルタ変調器（ΣΔ）１０８の出力が入力している。アナログフィルタ（ＡｎＦ）１０６には、デジタルアナログ変換器（ＤＡＣ）１０５の出力が入力している。電圧制御発振器（ＶＣＯ）１０３には、アナログフィルタ（ＡｎＦ）１０６の出力が入力している。分周器（ＤＩＶ）１０４には、電圧制御発振器（ＶＣＯ）１０３の出力（例えば４０００ＭＨｚ）、シグマデルタ変調器（ΣΔｄｉｖ）１０７の出力（Ｄａｔａ）が入力している。シグマデルタ変調器（ΣΔｄｉｖ）１０７には、制御信号（Ｄｉｖｉｄｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ Ｗｏｒｄ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ））、分周器（ＤＩＶ）１０４の出力（例えば２６ＭＨｚ）が入力している。積分器（Σ）１０９には、シグマデルタ変調器（ΣΔｄｉｖ）１０７の出力（Ｎｏｉｓｅ）、分周器（ＤＩＶ）１０４の出力（例えば２６ＭＨｚ）が入力している。
【００２７】
デジタル位相周波数比較器（ＤＰＦＤ）１０１は、基準信号ＲＥＦと分周後の信号ＤＩＶ（フィードバック信号）との位相及び周波数を比較してデジタル値に変換する。デジタルループフィルタ（ＤＬＦ）１０２は、デジタル位相周波数比較器１０１の出力から高周波雑音成分を除去する。デジタルアナログ変換器（ＤＡＣ）１０５は、デジタルループフィルタ１０２の出力のデジタル値をアナログ値に変換する。アナログフィルタ（ＡｎＦ）１０６は、デジタルアナログ変換器１０５の出力から高周波雑音成分を除去する。発振器としての電圧制御発振器（ＶＣＯ）１０３は、アナログフィルタ１０６の出力に基づいて周波数が制御される。分周器（ＤＩＶ）１０４は、電圧制御発振器（ＶＣＯ）１０３の出力を分周し、分周後の信号ＤＩＶ（フィードバック信号）を出力する。
【００２８】
シグマデルタ変調器（ΣΔ）１０８は、そのノイズシェーピング効果によって、デジタルループフィルタ１０２の出力の量子化雑音を変形させる。シグマデルタ変調器（ΣΔｄｉｖ）１０７及び積分器（Σ）１０９は、デジタル位相周波数比較器１０１の出力からデジタル雑音成分を除去する。なお、本実施の形態１によるＰＬＬ回路はフラクショナル方式のＰＬＬ回路である。
【００２９】
次に、本実施の形態１によるＰＬＬ回路の動作を説明する。ＶＣＯ１０３の出力をＤＩＶ１０４で分周し、基準信号ＲＥＦと分周後の信号ＤＩＶの位相・周波数をＤＰＦＤ１０１で比較する。ＤＩＶ１０４の分周比は、シグマデルタ変調器（ΣΔｄｉｖ）１０７を介して外部デジタル信号で制御されている。位相比較後に加減算器１１０において、シグマデルタ変調器（ΣΔｄｉｖ）１０７及び積分器（Σ）１０９からのフラクショナル方式の雑音を減算し、ＤＬＦ１０２に入力してフィルタリングする。ＤＬＦ１０２の出力は、シグマデルタ変調器（ΣΔ）１０８でノイズシェーピング効果を受け、デジタルアナログ変換器（ＤＡＣ）１０５を通り、アナログフィルタ（ＡｎＦ）１０６で電圧に変換され、ＶＣＯ１０３を制御する。ΣΔｄｉｖ１０７からの雑音成分（Ｎｏｉｓｅ）は、周波数から位相に変換する必要があり、積分器（Σ）１０９で一度積分されてからＤＰＦＤ１０１の出力に対して減算を行う。
【００３０】
ＤＩＶ１０４の出力には、ＶＣＯ１０３を４分周した１０００ＭＨｚ出力と２６ＭＨｚ出力（基準信号ＲＥＦの周波数と同じ）がある。
【００３１】
ＤＰＦＤ１０１には、位相差をデジタル変換する位相差デジタル変換器（ＴＤＣ；Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ）が用いられる。ＤＰＦＤ１０１の構成例を図２に示す。また、ＤＰＦＤ１０１に含まれるＴＤＣ２０２の構成例を図３に示す。
【００３２】
図２に示すように、ＤＰＦＤ１０１は、ＰＦＤ２０１、ＴＤＣ２０２、エンコーダ（Ｅｎｃｏｄｅｒ）２０３、ＥＸ−ＯＲゲート２０４、フリップフロップ２０５などから構成される。また、ＰＦＤ２０１は、フリップフロップ２０６，２０７、ＡＮＤゲート２０８などから構成される。また、図３に示すように、ＴＤＣ２０２は、複数の遅延ゲート３０１、複数のフリップフロップ３０２、インバータゲート３０３などから構成される。
【００３３】
図４に、ＤＩＶ１０４を制御するΣΔ（シグマデルタ）変調器（ΣΔｄｉｖ）１０７の構成例を示す。図４に示すように、ΣΔｄｉｖ１０７は、ノイズエレメントブロック（Ｎｏｉｓｅ Ｅｌｅｍｅｎｔ Ｂｌｏｃｋ）４０１、３次ΣΔ変調器（Ｔｈｅ ３ｒｄ ｏｒｄｅｒ ΣΔ Ｍｏｄｕｌａｔｏｒ）４０２などから構成される。外部から入力される制御信号（Ｄｉｖｉｄｅ Ｒａｔｅ Ｃｏｎｔｒｏｌ Ｗｏｒｄ）は、分数部分（Ｆｒａｃｔｉｏｎａｌ Ｗｏｒｄ）と整数部分（Ｉｎｔｅｇｅｒ Ｗｏｒｄ）があり、分数部分を３次ΣΔ変調器４０２に入力し、出力部で整数部分を足し合わせてＤａｔａ出力としている。また、ΣΔ出力から分数部分を差し引いた値がＮｏｉｓｅ成分となる。なお、シグマデルタ変調器（ΣΔ）１０８の構成は、３次ΣΔ変調器４０２の回路とほぼ同じである。
【００３４】
図５に、アナログフィルタ（ＡｎＦ）１０６の構成例を示す。図５に示すように、ＡｎＦ１０６は、抵抗５０１、コンデンサ５０２などから構成される。この回路によりＤＡＣ１０５の出力から高周波成分が除去される。
【００３５】
なお、ＤＬＦ１０２後段のΣΔ１０８に入力されるクロックは、ＤＩＶ１０４から供給される以外に、別の分周器を用いてＶＣＯ１０３の出力から生成することも可能である。
【００３６】
本実施の形態１のＰＬＬ回路は、以上のような構成により以下の効果を奏する。
【００３７】
図６に、アナログフィルタ（ＡｎＦ）を用いた場合の位相雑音特性の概念図を示す。図６は雑音電力（Ｎｏｉｓｅ Ｐｏｗｅｒ）とオフセット周波数（Ｏｆｆｓｅｔ Ｆｒｅｑｕｅｎｃｙ）との関係を示す。図６において、点線で示した曲線はＡｎＦ１０６が無い場合の雑音（ｗｉｔｈｏｕｔ ＡｎＦ）を示している。また、実線で示した曲線は本実施の形態１のようにＡｎＦ１０６が有る場合の雑音（ｗｉｔｈ ＡｎＦ）を示している。なお、Ｘ軸のオフセット周波数の原点は、発振周波数に相当する。また、図６の実線・破線で示した雑音特性には、ＤＩＶ１０４から出力されＤＬＦ１０２に入力されるクロックによるスプリアス雑音が現れている。図６に示すように、ＡｎＦ１０６により、オフセット周波数の高い方の雑音が低減している。図６からも分かるように、ＤＬＦ１０２及びΣΔ変調器１０８を用いた場合の量子化雑音は、ΣΔ変調器１０８の後段にアナログフィルタ（ＡｎＦ）１０６を挿入することで抑制できる。また、挿入するアナログフィルタは、ΣΔ変調器１０８のノイズシェーピング効果によって発生した雑音を除けば良く、比較的高いカットオフ周波数（数十ＭＨｚ〜）でよい。このため、ＡＬＦ（カットオフ数ｋＨｚのアナログフィルタ）に比べて小面積となり、ＣＰ−ＰＬＬより小さな面積で実装可能となる。
【００３８】
ΣΔｄｉｖ１０７からの雑音成分を電流に変換することなく処理しているため、ＣＰ−ＰＬＬ回路より正確に定常状態の雑音を除去することができる。フラクショナル方式における分周比の制御はデジタル値であり、定常状態で発生する雑音は簡単に計算できる。このため、本実施の形態１のようにＤＰＦＤ１０１とＤＬＦ１０２を用いたＰＬＬ回路であれば、非特許文献２のように雑音を電流値に変換することなく、ＤＰＦＤ１０１の出力に対して減算できる。このため、バラツキに対して正確に雑音を除去できる。
【００３９】
また、ＤＬＦ１０２を用いているため、ＡＬＦに比べてプロセス微細化による面積縮小効果が大きい。さらに、ＤＡＣ１０５や積分回路（Σ１０９等）もプロセスの微細化により小面積化が可能である。したがって、プロセスの微細化に伴い、従来のＣＰ−ＰＬＬよりも小さな面積で実装可能となる。
【００４０】
またＤＩＶ１０４、ＶＣＯ１０３及びΣΔｄｉｖ１０７は従来の回路構成で実現でき、変調方法も変更する必要がない。このため、ＣＰ−ＰＬＬからの変更箇所が、ＤＣＯを用いるＡＤＰＬＬに比べ、少なくて済む。
【００４１】
（実施の形態２）
図７は本発明の実施の形態２によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図である。
【００４２】
本実施の形態２のＰＬＬ回路は、前記実施の形態１のＰＬＬ回路と比較して、フラクショナル方式の雑音除去方式は同じであるが、ＤＬＦ１０２の後段の構成が異なる。本実施の形態２では、ＤＬＦ１０２の出力の上位ビット側を用いて発振器（ＤＣＯ＆ＶＣＯ）７０１を制御する。発振器７０１内のＤＣＯ（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）部でデジタル制御による周波数の粗調整を行い、発振器７０１内のＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）部でアナログ制御による周波数の微調整を行う。すなわち、ＤＬＦ１０２出力の上位側ビット（１ビットでも複数ビットでもよい）を発振器７０１のデジタル制御端子に入力し、ＤＬＦ１０２出力の下位側ビット（１ビットでも複数ビットでもよい）をシグマデルタ変調器１０８に入力し、アナログフィルタ１０６の出力を発振器７０１のアナログ制御端子に入力する。
【００４３】
図８に、発振器７０１の構成例を示す。図８はハイブリッドＬＣ発振器による構成例である。図８に示すように、ＤＣＯ部は複数の単位容量（ｕｎｉｔ Ｃａｐ）８０１などから構成される。デジタル制御端子（Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌ）の入力信号に従い複数の単位容量８０１をスイッチで切り替えて全体の容量値を制御する。ＶＣＯ部はダイオード８０２、トランジスタ８０３、コイル８０４、電流源８０５などで構成される。アナログ制御端子（Ａｎａｌｏｇ Ｃｏｎｔｒｏｌ）の入力電圧と、複数の単位容量８０１の容量値により発振器７０１の発振周波数（図８のｏｕｔ）が制御される。
【００４４】
したがって、本実施の形態２のＰＬＬ回路によれば、ＤＡＣ１０５に入力されるビット数が減少するため、前記実施の形態１のＰＬＬ回路に比べ、ΣΔ１０８及びＤＡＣ１０５を小さくすることができる。これにより電流・面積の削減が可能となる。また、ＤＬＦ１０２の上位側ビット数を増やすことにより、発振周波数の範囲を拡大することが可能になる。
【００４５】
（実施の形態３）
本実施の形態３では、前記実施の形態１〜２によるＰＬＬ回路の応用例を説明する。
【００４６】
図９は、欧州デジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【００４７】
図９のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にオフセットＰＬＬ方式を採用する。ローカル発振器と周波数シンセサイザ９０１に前記実施の形態１，２のＰＬＬ回路を採用する事が考えられる。
【００４８】
図１０は、欧州デジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【００４９】
図１０のＢＲＩＧＨＴは、受信にダイレクトコンバージョン方式、送信にポーラループ方式を採用している。ローカル発振器と周波数シンセサイザ１００１に前記実施の形態１，２のＰＬＬ回路を採用する事が考えられる。
【００５０】
図１１は、欧州デジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【００５１】
図１１のＢＲＩＧＨＴは、ＥＤＧＥ／ＷＣＤＭＡともに受信はダイレクトコンバージョン方式を採用する。ＷＣＤＭＡの送信はダイレクトコンバージョン方式を採用し、ＥＤＧＥの送信はＰＬＬを直接変調する位相変調パスと振幅変調パスからなるポーラモジュレーション方式を採用する。ＥＤＧＥ／ＷＣＤＭＡの受信、ＷＣＤＭＡの送信用のローカル発振器１１０１として前記実施の形態１，２のＰＬＬ回路を採用する。また、ＥＤＧＥの送信の位相変調用として前記実施の形態１，２のＰＬＬ回路を採用する。
【００５２】
また、無線ＬＡＮ用のＲＦ−ＩＣやその他ＰＬＬ周波数シンセサイザ全般に前記実施の形態１，２のＰＬＬ回路を適用することが可能である。
【００５３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、前記実施の形態１〜３をそれぞれ適宜組み合わせてもよい。
【産業上の利用可能性】
【００５４】
本発明は、携帯電話機、無線ＬＡＮ用のＲＦ−ＩＣやその他ＰＬＬ周波数シンセサイザに全般的に適用可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態１によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図である。
【図２】本発明の実施の形態１によるＰＬＬ回路において、デジタル位相周波数比較器（ＤＰＦＤ）の構成例を示す回路図である。
【図３】本発明の実施の形態１によるＰＬＬ回路において、ＤＰＦＤに含まれる位相差デジタル変換器（ＴＤＣ）の構成例を示す回路図である。
【図４】本発明の実施の形態１によるＰＬＬ回路において、シグマデルタ変調器（ΣΔｄｉｖ）の構成例を示す回路図である。
【図５】本発明の実施の形態１によるＰＬＬ回路において、アナログフィルタ（ＡｎＦ）の構成例を示す回路図である。
【図６】本発明の実施の形態１によるＰＬＬ回路において、アナログフィルタ（ＡｎＦ）を用いた場合の位相雑音特性の概念図を示す。
【図７】本発明の実施の形態２によるＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路の構成例を示すブロック図である。
【図８】本発明の実施の形態２によるＰＬＬ回路において、発振器の構成例を示す回路図である。
【図９】本発明の実施の形態３において、欧州デジタルセルラシステムＧＳＭ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図１０】本発明の実施の形態３において、欧州デジタルセルラシステムＥＤＧＥ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図１１】本発明の実施の形態３において、欧州デジタルセルラシステムＥＤＧＥ／ＷＣＤＭＡ用送受信ＲＦ−ＩＣ（ＢＲＩＧＨＴ）の構成を示すブロック図である。
【図１２】一般的なチャージポンプ型ＰＬＬ回路（ＣＰ−ＰＬＬ）の構成例を示すブロック図である。
【図１３】本発明の前提として検討したオールデジタル型ＰＬＬ回路（ＡＤ−ＰＬＬ）の構成例を示すブロック図である。
【図１４】本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、定常状態におけるＰＦＤ・ＤＰＦＤの出力波形を示す図である。
【図１５】本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、ＣＰでのキャンセル回路の構成例を示す図である。
【図１６】図１５のキャンセル回路において、遅延によるＬＰＦ出力電圧の変動を示す図である。
【図１７】図１５のキャンセル回路において、ＤＡＣ出力誤差によるＬＰＦ出力電圧の変動を示す図である。
【図１８】（ａ），（ｂ）は、本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、量子化雑音による位相雑音特性の劣化の概念を示す図である。
【図１９】（ａ），（ｂ）は、本発明の前提として検討したフラクショナル方式のＰＬＬ回路において、ΣΔ変調器によるノイズシェーピングと位相雑音特性の劣化の概念を示す図である。
【符号の説明】
【００５６】
１０１，１３０１ デジタル位相周波数比較器（ＤＰＦＤ）
１０２，１３０２ デジタルループフィルタ（ＤＬＦ）
１０３，１２０４ 電圧制御発振器（ＶＣＯ）
１０４，１２０５，１３０４ 分周器（ＤＩＶ）
１０５ デジタルアナログ変換器（ＤＡＣ）
１０６ アナログフィルタ（ＡｎＦ）
１０７ シグマデルタ変調器（ΣΔｄｉｖ）
１０８，１９０１ シグマデルタ変調器（ΣΔ）
１０９ 積分器（Σ）
１１０ 加減算器
２０１，１２０１ 位相周波数比較器（ＰＦＤ）
２０２ 位相差デジタル変換器（ＴＤＣ）
２０３ エンコーダ（Ｅｎｃｏｄｅｒ）
２０４ ＥＸ−ＯＲゲート
２０５，２０６，２０７，３０２ フリップフロップ
２０８ ＡＮＤゲート
３０１ 遅延ゲート
３０３ インバータゲート
４０１ ノイズエレメントブロック
４０２ ３次ΣΔ変調器
５０１ 抵抗
５０２ コンデンサ
７０１ 発振器
８０１ 複数の単位容量
８０２ ダイオード
８０３ トランジスタ
８０４ コイル
８０５ 電流源
９０１ 周波数シンセサイザ
１００１ 周波数シンセサイザ
１１０１ ローカル発振器
１２０２ チャージポンプ（ＣＰ）
１２０３ アナログループフィルタ（ＡＬＦ）
１３０３ デジタル制御発振器（ＤＣＯ）
【特許請求の範囲】
【請求項１】
基準信号とフィードバック信号との位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器と、
前記デジタル位相周波数比較器の出力から高周波雑音成分を除去するデジタルループフィルタと、
前記デジタルループフィルタの出力のデジタル値をアナログ値に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力から高周波雑音成分を除去するアナログフィルタと、
前記アナログフィルタの出力に基づいて周波数が制御される発振器と、
前記発振器の出力を分周し、前記フィードバック信号を出力する分周器と、を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記デジタルループフィルタの出力から量子化雑音を除去するシグマデルタ変調器をさらに有することを特徴とするＰＬＬ回路。
【請求項３】
請求項１記載のＰＬＬ回路において、
前記デジタル位相周波数比較器の出力からデジタル雑音成分を除去するシグマデルタ変調器をさらに有することを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記発振器はデジタル制御端子とアナログ制御端子とを有し、
前記デジタルループフィルタの出力の上位ビットが前記発振器の前記デジタル制御端子に入力し、前記デジタルループフィルタの出力の下位ビットが前記デジタルアナログ変換器側に入力し、前記アナログフィルタの出力が前記発振器の前記アナログ制御端子に入力し、
前記デジタル制御端子と前記アナログ制御端子の入力値に基づいて前記発振器の周波数が制御されることを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
前記ＰＬＬ回路はフラクショナル方式のＰＬＬ回路であることを特徴とするＰＬＬ回路。
【請求項１】
基準信号とフィードバック信号との位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器と、
前記デジタル位相周波数比較器の出力から高周波雑音成分を除去するデジタルループフィルタと、
前記デジタルループフィルタの出力のデジタル値をアナログ値に変換するデジタルアナログ変換器と、
前記デジタルアナログ変換器の出力から高周波雑音成分を除去するアナログフィルタと、
前記アナログフィルタの出力に基づいて周波数が制御される発振器と、
前記発振器の出力を分周し、前記フィードバック信号を出力する分周器と、を有することを特徴とするＰＬＬ回路。
【請求項２】
請求項１記載のＰＬＬ回路において、
前記デジタルループフィルタの出力から量子化雑音を除去するシグマデルタ変調器をさらに有することを特徴とするＰＬＬ回路。
【請求項３】
請求項１記載のＰＬＬ回路において、
前記デジタル位相周波数比較器の出力からデジタル雑音成分を除去するシグマデルタ変調器をさらに有することを特徴とするＰＬＬ回路。
【請求項４】
請求項１記載のＰＬＬ回路において、
前記発振器はデジタル制御端子とアナログ制御端子とを有し、
前記デジタルループフィルタの出力の上位ビットが前記発振器の前記デジタル制御端子に入力し、前記デジタルループフィルタの出力の下位ビットが前記デジタルアナログ変換器側に入力し、前記アナログフィルタの出力が前記発振器の前記アナログ制御端子に入力し、
前記デジタル制御端子と前記アナログ制御端子の入力値に基づいて前記発振器の周波数が制御されることを特徴とするＰＬＬ回路。
【請求項５】
請求項１記載のＰＬＬ回路において、
前記ＰＬＬ回路はフラクショナル方式のＰＬＬ回路であることを特徴とするＰＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１０−９８７０４（Ｐ２０１０−９８７０４Ａ）
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願番号】特願２００８−２７６９０６（Ｐ２００８−２７６９０６）
【出願日】平成２０年１０月２８日（２００８．１０．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（５０３１５３９５３）エポック・マイクロエレクトロニクス・インコーポレーテッド (5)
【Ｆターム（参考）】
【公開日】平成２２年４月３０日（２０１０．４．３０）
【国際特許分類】
【出願日】平成２０年１０月２８日（２００８．１０．２８）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【出願人】（５０３１５３９５３）エポック・マイクロエレクトロニクス・インコーポレーテッド (5)
【Ｆターム（参考）】
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