トップゲート型薄膜トランジスタ及びこれを備えた表示装置
【課題】酸化物半導体層のチャネル領域の、水素拡散による低抵抗化を抑制するトップゲート型酸化物半導体ＴＦＴ及びこれを備えた表示装置を提供する。
【解決手段】基板の上に、ソース電極層と、ドレイン電極層と、酸化物半導体層と、ゲート絶縁層と、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなるゲート電極層と、水素を含む保護層と、を有し、ゲート絶縁層は酸化物半導体層のチャネル領域の上に形成され、ゲート電極層はゲート絶縁層の上に形成され、保護層はゲート電極層の上に形成されていることを特徴とするトップゲート型薄膜トランジスタ。
【解決手段】基板の上に、ソース電極層と、ドレイン電極層と、酸化物半導体層と、ゲート絶縁層と、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなるゲート電極層と、水素を含む保護層と、を有し、ゲート絶縁層は酸化物半導体層のチャネル領域の上に形成され、ゲート電極層はゲート絶縁層の上に形成され、保護層はゲート電極層の上に形成されていることを特徴とするトップゲート型薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を半導体層として用いたトップゲート型薄膜トランジスタ及びこれを備えた表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）素子等の表示装置における駆動回路には、アモルファスシリコンや低温ポリシリコンを半導体層として用いた薄膜トランジスタ（ＴＦＴ）が広く使用されている。しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板等の耐熱性が低いとされるフレキシブルな基板の使用は困難である。
【０００３】
一方、近年、ＺｎＯを主成分とする酸化物半導体を半導体層に用いたＴＦＴの開発が活発に行われており、この酸化物半導体は低温での成膜が可能であり、プラスチック基板やフィルム基板等の上にＴＦＴを形成することが可能である。しかし、ＺｎＯを主成分とする酸化物半導体は雰囲気に対して感受性が高く、ＴＦＴとして実際に使用するためには保護層により酸化物半導体層を雰囲気から隔絶する必要がある。
【０００４】
この保護層の形成方法としては、一般的には成膜速度が早く、生産性に優れたプラズマ化学気相成長（ＰＥＣＶＤ）法が用いられている。しかし、ＰＥＣＶＤ法により形成された保護層として機能する窒化シリコン等の絶縁層は層中の水素量が大きいため、この保護層から酸化物半導体で形成されたチャネル領域に水素が拡散すると、酸化物半導体が低抵抗化することが知られている（非特許文献１参照）。
【０００５】
このチャネル領域への水素拡散を防ぐ方法としては、ＺｎＯを主成分とするトップゲート型多結晶酸化物ＴＦＴにおいて、ゲート絶縁層及びゲート電極層をマスクにして水素を含む保護層を形成する方法が開示されている（特許文献１参照）。このとき、半導体層の、マスクされなかった領域の水素濃度が増大することにより、半導体層の前記領域が低抵抗化し、自己整合的にソース・ドレイン電極層が形成され、コプラナー構造のＴＦＴが得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２２０８１７号公報
【非特許文献】
【０００７】
【非特許文献１】ＳＩＤ’０８ Ｄｉｇｅｓｔ, ｐ.６３３（２００８）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の構成において、水素を含む保護層を形成する際に半導体層のチャネル領域への水素拡散を防ぐためには、マスクとなるゲート絶縁層又はゲート電極層に十分に水素拡散を抑制する機能が必要となる。
【０００９】
ゲート絶縁層として酸化シリコン等を用いた場合、半導体層の低抵抗化を防ぐためにはより厚いゲート絶縁層が好ましいが、ゲート絶縁層が厚くなるとＴＦＴの駆動電圧が増大するか、或いはオン電流の低下やＳ値の劣化を招く。
【００１０】
従って、ゲート電極層に水素の拡散を抑制する機能を与えることがより望ましい。しかし、ゲート電極層としてＭｏを用いた場合、２００ｎｍの膜厚でも水素拡散を抑制することができないことが本発明者らによって明らかにされている。また、ゲート電極層に多結晶酸化物半導体であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＺｎＯ等を用いた場合でも、多結晶酸化物半導体中の粒界を伝わって水素が拡散してしまうため、半導体層のチャネル領域の低抵抗化を抑制することができない。以上のことから、水素拡散を抑制することが可能なゲート電極層が望まれていた。
【００１１】
そこで、本発明は、酸化物半導体層のチャネル領域の、水素拡散による低抵抗化を抑制するトップゲート型酸化物半導体ＴＦＴ及びこれを備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、基板の上に、ソース電極層と、ドレイン電極層と、酸化物半導体層と、ゲート絶縁層と、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなるゲート電極層と、水素を含む保護層と、を有し、前記ゲート絶縁層は前記酸化物半導体層のチャネル領域の上に形成され、前記ゲート電極層は前記ゲート絶縁層の上に形成され、前記保護層は前記ゲート電極層の上に形成されていることを特徴とするトップゲート型薄膜トランジスタを提供するものである。
【発明の効果】
【００１３】
本発明によれば、水素を含む保護層の堆積や水素プラズマ処理を行った場合でも、酸化物半導体によって形成されたチャネル領域の低抵抗化を抑制できる。また、本発明のゲート電極層を用いることによりゲート絶縁層のリーク電流密度が低減できる。
【図面の簡単な説明】
【００１４】
【図１】トップゲート型コプラナー構造の酸化物半導体ＴＦＴの断面模式図である。
【図２】ボトムコンタクト構造の酸化物半導体ＴＦＴの断面模式図である。
【図３】トップコンタクト構造の酸化物半導体ＴＦＴの断面模式図である。
【図４】アモルファスＩＧＺＯ層の抵抗率の膜厚依存性を示す図である。
【図５】酸化物半導体ＴＦＴのＩｄ−Ｖｇ特性を示す図である。
【図６】絶縁層を２つの電極層で挟んで形成された蓄積容量の断面模式図である。
【図７】酸化物半導体層の有無による絶縁膜のリーク特性を比較した図である。
【図８】ダブルゲート型コプラナー構造の酸化物半導体ＴＦＴの断面模式図である。
【図９】本発明に係る表示装置の一例の断面図である。
【発明を実施するための形態】
【００１５】
以下に、添付図面を参照して本発明のトップゲート型薄膜トランジスタ（ＴＦＴ）の好適な実施形態について説明する。
【００１６】
図１は、本発明の好適な実施形態の一例である、トップゲート型コプラナー構造の酸化物半導体ＴＦＴの構成を示す断面図である。１０は基板、１１は酸化物半導体層、１１ａは酸化物半導体層のチャネル領域、１１ｂは酸化物半導体層のソース・ドレイン領域、１２はゲート絶縁層、１３はゲート電極層、１４は保護層、１５はソース・ドレイン配線層である。
【００１７】
基板１０としてはガラス基板を用いるのが好ましい。ポリエチレン・テレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネート等のプラスチックのフィルム、並びに薄板、絶縁層をコーティングしたステンレス基板等を用いても良い。
【００１８】
まず、基板１０上にスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法等により酸化物半導体層１１を形成する。その後、フォトリソグラフィー法とエッチング法等により酸化物半導体層１１をパターニングする。酸化物半導体層１１としてはＩｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体を用いるのが好ましい。
【００１９】
次に、酸化物半導体層１１上（酸化物半導体層のチャネル領域１１ａ上）にスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法等によりゲート絶縁層１２を形成する。ゲート絶縁層１２は酸化物半導体層１１と直接接するため、ゲート絶縁層１２形成の際に酸化物半導体層のチャネル領域１１ａの低抵抗化を抑制する機能が要求される。具体的には、ゲート絶縁層１２としては酸化シリコンや酸窒化シリコン等の酸素を含む絶縁層を用いるのが好ましい。これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。
【００２０】
続いて、ゲート絶縁層１２上にスパッタ法、ＰＬＤ法、電子ビーム蒸着法等よりゲート電極層１３を形成する。その後、フォトリソグラフィー法とエッチング法等によりゲート絶縁層１２及びゲート電極層１３をパターニングする。ゲート電極層１３としてはＩｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体を用いるのが好ましい。ゲート電極層１３はＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜と、ＩＴＯ等の酸化物導電体等の電極材料と、の積層にしても良く、この場合はどちらが上層でも良い。
【００２１】
次に、酸化物半導体層１１上（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域上）及びゲート電極層１３上に保護層１４を形成する。保護層１４には、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域）、及び酸化物半導体から成るゲート電極層１３を低抵抗化させる機能が要求される。酸化物半導体は水素を添加することにより低抵抗化させることが可能であるため、保護層１４としては水素を含む絶縁層を用いるのが好ましい。具体的には水素を含む窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜、炭化シリコン膜及びこれらの積層膜等を用いるのが好ましい。これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。形成方法としては水素を含む原料ガスを用いるプラズマＣＶＤ法が、プラズマによる酸化物半導体への水素拡散の促進効果もあるため望ましい。このとき、原料中の水素が、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域）及びゲート電極層１３に拡散する。この拡散により、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域が低抵抗化すると同時にゲート電極層１３も低抵抗化する。また、このとき、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域には、ゲート絶縁層１２及びゲート電極層１３をマスクとして自己整合的に酸化物半導体層のソース・ドレイン領域１１ｂが形成される。即ち、ソース電極層及びドレイン電極層が形成される。そして、酸化物半導体層のチャネル領域１１ａ及び酸化物半導体層のソース・ドレイン領域１１ｂが同一の酸化物半導体層１１で形成されている状態になる。これにより、寄生容量の小さいＴＦＴの作製が可能である。なお、酸化物半導体層のソース・ドレイン領域１１ｂを別の層で別途形成し、ソース・ドレイン電極層としても良い。その際のＴＦＴの構造は、図２に示すボトムコンタクト構造や図３に示すトップコンタクト構造等とするのが好ましい。この際のソース・ドレイン電極層としてはＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜、ＩＴＯ等の酸化物導電体等を用いるのが好ましい。
【００２２】
続いて、フォトリソグラフィー法とエッチング法等により保護層１４にコンタクトホールを形成する。その後、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、ＣＶＤ法等により外部との電気的接続を行うためにソース・ドレイン配線層１５を形成する。ソース・ドレイン配線層１５としては良好な電気伝導性を有するものであれば良く、例えばＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜、ＩＴＯ等の酸化物導電体等を用いるのが好ましい。なお、酸化物半導体層のソース・ドレイン領域１１ｂをそのままソース・ドレイン配線層１５として用いても良い。
【００２３】
ここで、図４にＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物半導体（アモルファスＩＧＺＯ）からなるゲート電極層上に、水素を含む絶縁層である窒化シリコン層を形成した時の抵抗率の膜厚依存性を示す。窒化シリコン層はＰＥＣＶＤ法により形成した。アモルファス酸化物半導体の抵抗率は窒化シリコン層を形成する前は測定限界である１０5Ωｃｍよりも大きい値としたが、窒化シリコン層の形成により、図４に示すように十分に低抵抗化した。図４より、アモルファス酸化物半導体からなるゲート電極層の膜厚が３０ｎｍを超えると抵抗率が増加することが分かる。このことは膜厚方向に抵抗率の分布があることを示しており、水素を含む絶縁層の界面から離れるにつれて、アモルファス酸化物半導体膜の抵抗率が増加しているといえる。つまり、アモルファス酸化物半導体には水素拡散による低抵抗化を抑制する機能がある。
【００２４】
一方、アモルファス酸化物半導体上に酸化シリコン層とＭｏ層を順次形成した積層膜があるボトムゲート型酸化物半導体ＴＦＴを作製した。このときの酸化シリコン、Ｍｏの膜厚はそれぞれ３００ｎｍ、２００ｎｍとした。酸化シリコン層はＰＥＣＶＤ法、Ｍｏ層はスパッタ法でそれぞれ形成した。このＴＦＴ上に、水素を含む絶縁層である窒化シリコン層を形成する前と形成した後のＩｄ−Ｖｇ特性を図５に示す。図５より、膜厚３００ｎｍの酸化シリコン層及び膜厚２００ｎｍのＭｏ層があっても、窒化シリコン層を形成後、ＴＦＴはオフできなくなってしまっていることが分かる。つまり、これらの膜は、窒化シリコン層からの水素拡散による酸化物半導体層のチャネル領域の低抵抗化を抑制できていないことが分かる。その理由は明らかでないが、Ｍｏ層が多結晶膜であることから、粒界における増速拡散がこの結果を招いている可能性がある。これに対して、アモルファス酸化物半導体に粒界は存在しない。これらの結果とゲート絶縁層は薄い方がＴＦＴの特性上の望ましいことから、ゲート電極層１３に水素拡散を抑制する機能がある方が望ましいと言える。
【００２５】
さらに、図６に示す構造で基板１０上に下部電極層２４、絶縁層２５、上部電極層２６からなる蓄積容量を形成した。この上部電極層２６に低抵抗化したアモルファス酸化物半導体を用いた場合と金属を用いた場合の下部電極層２４と上部電極層２６間におけるリーク電流密度の比較を図７に示す。このとき、下部電極層２４にはＴｉ／Ａｕ／Ｔｉ層、絶縁層２５には酸化シリコン層をそれぞれ用いた。図６に示すように、蓄積容量の上部電極層２６の絶縁層と接する側にアモルファス酸化物半導体層を用いた場合の方が、下部電極層２４と上部電極層２６間のリーク電流密度が小さいことが分かる。以上のことから、このように低抵抗化したアモルファス酸化物半導体層をトップゲート型ＴＦＴにおけるゲート電極層に用いる場合も、ゲート絶縁層のリーク電流密度低減の効果が期待できる。
【００２６】
こうして、トップゲート型コプラナー構造酸化物半導体ＴＦＴが完成する。本発明においては、このように上記トランジスタを基板上に二次元状に複数配（平面状に縦横に配置）することができる。
【実施例】
【００２７】
以下、本発明の実施例について詳細に説明するが、本発明はこれらによって何ら限定されるものではない。
【００２８】
（実施例１）
図１は本実施例のトップゲート型コプラナー構造の酸化物半導体ＴＦＴである。
【００２９】
まず、ガラス基板１０上に、酸化物半導体層１１として、膜厚３０ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。酸化物半導体層１１はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは３００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝９８：２とした。その後、フォトリソグラフィー法とエッチング法により酸化物半導体層１１をパターニングした。
【００３０】
次に、酸化物半導体層１１上（酸化物半導体層のチャネル領域１１ａ上）に、ゲート絶縁層１２として、膜厚１００ｎｍの酸化シリコン膜をスパッタ法により形成した。酸化シリコン膜はＲＦスパッタ装置を用いて室温で形成した。ターゲットとしては４インチＳｉＯ2を用い、投入ＲＦパワーは５００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝９０：１０とした。
【００３１】
続いて、ゲート絶縁層１２上に、ゲート電極層１３として、膜厚２００ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。ゲート電極層１３はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝８０：２０とした。その後、フォトリソグラフィー法とエッチング法によりゲート絶縁層１２及びゲート電極層１３をパターニングした。
【００３２】
次に、酸化物半導体層１１上（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域上）及びゲート電極層１３上に、保護層１４として、膜厚３００ｎｍの水素を含む窒化シリコン膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法による窒化シリコン膜の形成時の基板温度は１５０℃とした。プロセスガスとしてはＳｉＨ4、ＮＨ3、Ｎ2を用い、ガス流量比はＳｉＨ4：ＮＨ3：Ｎ2＝１：２．５：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ2、１５０Ｐａとした。また、保護層１４の形成と同時に、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域が低抵抗化し、酸化物半導体層のソース・ドレイン領域１１ｂとなり、更にゲート電極層１３が低抵抗化した。
【００３３】
最後に、フォトリソグラフィー法とエッチング法により保護層１４にコンタクトホールを形成した後、ソース・ドレイン配線層１５として膜厚１００ｎｍのＭｏを形成した。その後、フォトリソグラフィー法とエッチング法によりソース・ドレイン配線層１５をパターニングした。
【００３４】
上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。
【００３５】
本実施例では、膜厚２００ｎｍのアモルファス酸化物半導体をトップゲート型ＴＦＴにおけるゲート電極層１３とし、ゲート電極層１３上に、保護層１４として膜厚３００ｎｍの水素を含む窒化シリコン膜を形成した。よって、前述の図４及び図７の説明にて述べたように、酸化物半導体層のチャネル領域１１ａの、水素拡散による低抵抗化を抑制でき、更にゲート絶縁層１２のリーク電流密度を低減できた。
【００３６】
（実施例２）
図２は本実施例のトップゲート型ボトムコンタクト構造の酸化物半導体ＴＦＴである。
【００３７】
まず、ガラス基板１０上に、ソース・ドレイン電極層１１ｃとして、膜厚２００ｎｍのＭｏを形成した後、フォトリソグラフィー法とエッチング法によりソース・ドレイン電極層１１ｃをパターニングした。
【００３８】
次に、実施例１と同様にして酸化物半導体層１１（酸化物半導体層のチャネル領域）、ゲート絶縁層１２を順次形成した。
【００３９】
続いて、ゲート絶縁層１２上に、ゲート電極層１３として、膜厚２００ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。ゲート電極層１３はＤＣスパッタ装置を用いて室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝８０：２０とした。その後、フォトリソグラフィー法とエッチング法によりゲート電極層１３をパターニングした。
【００４０】
次に、実施例１と同様にして保護層１４を形成した。保護層１４の形成により、ゲート電極層１３が低抵抗化した。
【００４１】
最後に、フォトリソグラフィー法とエッチング法により保護層１４にコンタクトホールを形成した後、ソース・ドレイン配線層１５として、膜厚１００ｎｍのＭｏを形成した。その後、フォトリソグラフィー法とエッチング法によりソース・ドレイン配線層１５をパターニングした。
【００４２】
上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。
【００４３】
本実施例では、膜厚２００ｎｍのアモルファス酸化物半導体をトップゲート型ＴＦＴにおけるゲート電極層１３とし、ゲート電極層１３上に、保護層１４として膜厚３００ｎｍの水素を含む窒化シリコン膜を形成した。よって、前述の図４及び図７の説明にて述べたように、実施例１と同様に、酸化物半導体層１１（酸化物半導体層のチャネル領域）の、水素拡散による低抵抗化を抑制でき、更にゲート絶縁層１２のリーク電流密度を低減できた。
【００４４】
（実施例３）
図８は本実施例のダブルゲート型コプラナー構造の酸化物半導体ＴＦＴである。
【００４５】
まず、ガラス基板１０上に、ボトムゲート電極層２０として、膜厚２００ｎｍのＭｏを形成した後、フォトリソグラフィー法とエッチング法によりボトムゲート電極層２０をパターニングした。
【００４６】
次に、ガラス基板１０上及びボトムゲート電極層２０上に、下側ゲート絶縁層２１として、膜厚２００ｎｍの酸化シリコン膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法による酸化シリコン膜の形成時の基板温度は３４０℃とした。プロセスガスとしてはＳｉＨ4、Ｎ2Ｏを用い、ガス流量比はＳｉＨ4：Ｎ2Ｏ＝１：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ2、１７３Ｐａとした。
【００４７】
次に、実施例１と同様にして酸化物半導体層１１を形成した。
【００４８】
続いて、酸化物半導体層１１上（酸化物半導体層のチャネル領域１１ａ上）に、上側ゲート絶縁層２２として、膜厚１００ｎｍの酸化シリコン膜をスパッタ法により形成した。上側ゲート絶縁層２２はＲＦスパッタ装置を用いて室温（２５℃）で形成した。ターゲットとしてはＳｉＯ2を用い、投入ＲＦパワーは５００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝９０：１０とした。
【００４９】
次に、フォトリソグラフィー法とエッチング法により、下側ゲート絶縁層２１及び上側ゲート絶縁層２２にコンタクトホール（図８に不図示）を形成した。
【００５０】
続いて、上側ゲート絶縁層２２上に、トップゲート電極層２３として、膜厚２００ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。トップゲート電極層２３はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝８０：２０とした。ボトムゲート電極層２０とトップゲート電極層２３は、前述のコンタクトホールを介して電気的に接続した。その後、ボトムゲート電極層２０をマスクとする裏面露光を用いたフォトリソグラフィー法とエッチング法により上側ゲート絶縁層２２及びトップゲート電極層２３をパターニングした。ボトムゲート電極層２０をマスクとした裏面露光を用いることにより、トップゲート電極層２３がボトムゲート電極層２０に対して準自己整合的にパターニングされた。
【００５１】
次に、実施例１と同様にして保護層１４を形成した。保護層１４の形成と同時に、酸化物半導体層１１の、上部にトップゲート電極層２３が形成されていない領域の酸化物半導体層１１が低抵抗化し、酸化物半導体層のソース・ドレイン領域１１ｂとなり、更にトップゲート電極層２３が低抵抗化した。酸化物半導体層のソース・ドレイン領域１１ｂはボトムゲート電極層２０に対して準自己整合的、かつトップゲート電極層２３に対して自己整合的に形成された。
【００５２】
最後に、フォトリソグラフィー法とエッチング法により保護層１４にコンタクトホールを形成した後、ソース・ドレイン配線層１５として、膜厚１００ｎｍのＭｏを形成した。その後、フォトリソグラフィー法によりソース・ドレイン配線層１５をパターニングした。
【００５３】
上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。
【００５４】
本実施例では、膜厚２００ｎｍのアモルファス酸化物半導体をダブルゲート型ＴＦＴにおける上側ゲート電極層２３とし、上側ゲート電極層２３上に、保護層１４として膜厚３００ｎｍの水素を含む窒化シリコン膜を形成した。よって、前述の図４及び図７の説明にて述べたように、実施例１及び２と同様に、酸化物半導体層のチャネル領域１１ａの、水素拡散による低抵抗化を抑制でき、更にゲート絶縁層１２のリーク電流密度を低減できた。
【００５５】
（実施例４）
図９は本実施例の表示装置であり、トップゲート型コプラナー構造の酸化物半導体ＴＦＴと、表示素子を備えた表示装置である。酸化物半導体ＴＦＴは実施例１と同様にして作製した。なお、図１〜図３及び図８のうちのいずれの酸化物半導体ＴＦＴを用いても良い。
【００５６】
まず、本発明の酸化物半導体ＴＦＴ１２０上に、絶縁層１２１として、シリコン窒化膜をプラズマＣＶＤ法により形成した後、フォトリソグラフィー法とエッチング法により絶縁層１２１にコンタクトホールを形成した。次に、絶縁層１２１上に、電極層１２３として、ソース配線層１２２に絶縁層１２１を介してＩＴＯをスパッタ法により形成した。その後、電極層１２３上に、正孔輸送層１２４として、α‐ＮＰＤを蒸着法により形成した後、発光層１２５として、Ａｌｑ3を蒸着法により形成した。最後に、発光層１２５上に、電極層１２６として、ＭｇＡｇを蒸着法により形成した。
【００５７】
上記工程により、本発明の酸化物半導体ＴＦＴと、有機エレクトロルミネッセンス素子を表示素子として備え、ＴＦＴのソース電極層又はドレイン電極層と前記表示素子が電気的に接続された、本実施例の表示装置を完成させた。
【符号の説明】
【００５８】
１０：基板、１１：酸化物半導体層、１１ａ：酸化物半導体層のチャネル領域、１１ｂ：酸化物半導体層のソース・ドレイン領域、１１ｃ：ソース・ドレイン電極層、１２：ゲート絶縁層、１３：ゲート電極層、１４：保護層、１５：ソース・ドレイン配線層
【技術分野】
【０００１】
本発明は、酸化物半導体を半導体層として用いたトップゲート型薄膜トランジスタ及びこれを備えた表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）素子等の表示装置における駆動回路には、アモルファスシリコンや低温ポリシリコンを半導体層として用いた薄膜トランジスタ（ＴＦＴ）が広く使用されている。しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板等の耐熱性が低いとされるフレキシブルな基板の使用は困難である。
【０００３】
一方、近年、ＺｎＯを主成分とする酸化物半導体を半導体層に用いたＴＦＴの開発が活発に行われており、この酸化物半導体は低温での成膜が可能であり、プラスチック基板やフィルム基板等の上にＴＦＴを形成することが可能である。しかし、ＺｎＯを主成分とする酸化物半導体は雰囲気に対して感受性が高く、ＴＦＴとして実際に使用するためには保護層により酸化物半導体層を雰囲気から隔絶する必要がある。
【０００４】
この保護層の形成方法としては、一般的には成膜速度が早く、生産性に優れたプラズマ化学気相成長（ＰＥＣＶＤ）法が用いられている。しかし、ＰＥＣＶＤ法により形成された保護層として機能する窒化シリコン等の絶縁層は層中の水素量が大きいため、この保護層から酸化物半導体で形成されたチャネル領域に水素が拡散すると、酸化物半導体が低抵抗化することが知られている（非特許文献１参照）。
【０００５】
このチャネル領域への水素拡散を防ぐ方法としては、ＺｎＯを主成分とするトップゲート型多結晶酸化物ＴＦＴにおいて、ゲート絶縁層及びゲート電極層をマスクにして水素を含む保護層を形成する方法が開示されている（特許文献１参照）。このとき、半導体層の、マスクされなかった領域の水素濃度が増大することにより、半導体層の前記領域が低抵抗化し、自己整合的にソース・ドレイン電極層が形成され、コプラナー構造のＴＦＴが得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２２０８１７号公報
【非特許文献】
【０００７】
【非特許文献１】ＳＩＤ’０８ Ｄｉｇｅｓｔ, ｐ.６３３（２００８）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の構成において、水素を含む保護層を形成する際に半導体層のチャネル領域への水素拡散を防ぐためには、マスクとなるゲート絶縁層又はゲート電極層に十分に水素拡散を抑制する機能が必要となる。
【０００９】
ゲート絶縁層として酸化シリコン等を用いた場合、半導体層の低抵抗化を防ぐためにはより厚いゲート絶縁層が好ましいが、ゲート絶縁層が厚くなるとＴＦＴの駆動電圧が増大するか、或いはオン電流の低下やＳ値の劣化を招く。
【００１０】
従って、ゲート電極層に水素の拡散を抑制する機能を与えることがより望ましい。しかし、ゲート電極層としてＭｏを用いた場合、２００ｎｍの膜厚でも水素拡散を抑制することができないことが本発明者らによって明らかにされている。また、ゲート電極層に多結晶酸化物半導体であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＺｎＯ等を用いた場合でも、多結晶酸化物半導体中の粒界を伝わって水素が拡散してしまうため、半導体層のチャネル領域の低抵抗化を抑制することができない。以上のことから、水素拡散を抑制することが可能なゲート電極層が望まれていた。
【００１１】
そこで、本発明は、酸化物半導体層のチャネル領域の、水素拡散による低抵抗化を抑制するトップゲート型酸化物半導体ＴＦＴ及びこれを備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は、基板の上に、ソース電極層と、ドレイン電極層と、酸化物半導体層と、ゲート絶縁層と、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなるゲート電極層と、水素を含む保護層と、を有し、前記ゲート絶縁層は前記酸化物半導体層のチャネル領域の上に形成され、前記ゲート電極層は前記ゲート絶縁層の上に形成され、前記保護層は前記ゲート電極層の上に形成されていることを特徴とするトップゲート型薄膜トランジスタを提供するものである。
【発明の効果】
【００１３】
本発明によれば、水素を含む保護層の堆積や水素プラズマ処理を行った場合でも、酸化物半導体によって形成されたチャネル領域の低抵抗化を抑制できる。また、本発明のゲート電極層を用いることによりゲート絶縁層のリーク電流密度が低減できる。
【図面の簡単な説明】
【００１４】
【図１】トップゲート型コプラナー構造の酸化物半導体ＴＦＴの断面模式図である。
【図２】ボトムコンタクト構造の酸化物半導体ＴＦＴの断面模式図である。
【図３】トップコンタクト構造の酸化物半導体ＴＦＴの断面模式図である。
【図４】アモルファスＩＧＺＯ層の抵抗率の膜厚依存性を示す図である。
【図５】酸化物半導体ＴＦＴのＩｄ−Ｖｇ特性を示す図である。
【図６】絶縁層を２つの電極層で挟んで形成された蓄積容量の断面模式図である。
【図７】酸化物半導体層の有無による絶縁膜のリーク特性を比較した図である。
【図８】ダブルゲート型コプラナー構造の酸化物半導体ＴＦＴの断面模式図である。
【図９】本発明に係る表示装置の一例の断面図である。
【発明を実施するための形態】
【００１５】
以下に、添付図面を参照して本発明のトップゲート型薄膜トランジスタ（ＴＦＴ）の好適な実施形態について説明する。
【００１６】
図１は、本発明の好適な実施形態の一例である、トップゲート型コプラナー構造の酸化物半導体ＴＦＴの構成を示す断面図である。１０は基板、１１は酸化物半導体層、１１ａは酸化物半導体層のチャネル領域、１１ｂは酸化物半導体層のソース・ドレイン領域、１２はゲート絶縁層、１３はゲート電極層、１４は保護層、１５はソース・ドレイン配線層である。
【００１７】
基板１０としてはガラス基板を用いるのが好ましい。ポリエチレン・テレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネート等のプラスチックのフィルム、並びに薄板、絶縁層をコーティングしたステンレス基板等を用いても良い。
【００１８】
まず、基板１０上にスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法等により酸化物半導体層１１を形成する。その後、フォトリソグラフィー法とエッチング法等により酸化物半導体層１１をパターニングする。酸化物半導体層１１としてはＩｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体を用いるのが好ましい。
【００１９】
次に、酸化物半導体層１１上（酸化物半導体層のチャネル領域１１ａ上）にスパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法等によりゲート絶縁層１２を形成する。ゲート絶縁層１２は酸化物半導体層１１と直接接するため、ゲート絶縁層１２形成の際に酸化物半導体層のチャネル領域１１ａの低抵抗化を抑制する機能が要求される。具体的には、ゲート絶縁層１２としては酸化シリコンや酸窒化シリコン等の酸素を含む絶縁層を用いるのが好ましい。これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。
【００２０】
続いて、ゲート絶縁層１２上にスパッタ法、ＰＬＤ法、電子ビーム蒸着法等よりゲート電極層１３を形成する。その後、フォトリソグラフィー法とエッチング法等によりゲート絶縁層１２及びゲート電極層１３をパターニングする。ゲート電極層１３としてはＩｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体を用いるのが好ましい。ゲート電極層１３はＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜と、ＩＴＯ等の酸化物導電体等の電極材料と、の積層にしても良く、この場合はどちらが上層でも良い。
【００２１】
次に、酸化物半導体層１１上（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域上）及びゲート電極層１３上に保護層１４を形成する。保護層１４には、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域）、及び酸化物半導体から成るゲート電極層１３を低抵抗化させる機能が要求される。酸化物半導体は水素を添加することにより低抵抗化させることが可能であるため、保護層１４としては水素を含む絶縁層を用いるのが好ましい。具体的には水素を含む窒化シリコン膜、酸化シリコン膜、酸窒化シリコン膜、炭化シリコン膜及びこれらの積層膜等を用いるのが好ましい。これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。形成方法としては水素を含む原料ガスを用いるプラズマＣＶＤ法が、プラズマによる酸化物半導体への水素拡散の促進効果もあるため望ましい。このとき、原料中の水素が、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域）及びゲート電極層１３に拡散する。この拡散により、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域が低抵抗化すると同時にゲート電極層１３も低抵抗化する。また、このとき、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域には、ゲート絶縁層１２及びゲート電極層１３をマスクとして自己整合的に酸化物半導体層のソース・ドレイン領域１１ｂが形成される。即ち、ソース電極層及びドレイン電極層が形成される。そして、酸化物半導体層のチャネル領域１１ａ及び酸化物半導体層のソース・ドレイン領域１１ｂが同一の酸化物半導体層１１で形成されている状態になる。これにより、寄生容量の小さいＴＦＴの作製が可能である。なお、酸化物半導体層のソース・ドレイン領域１１ｂを別の層で別途形成し、ソース・ドレイン電極層としても良い。その際のＴＦＴの構造は、図２に示すボトムコンタクト構造や図３に示すトップコンタクト構造等とするのが好ましい。この際のソース・ドレイン電極層としてはＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜、ＩＴＯ等の酸化物導電体等を用いるのが好ましい。
【００２２】
続いて、フォトリソグラフィー法とエッチング法等により保護層１４にコンタクトホールを形成する。その後、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、ＣＶＤ法等により外部との電気的接続を行うためにソース・ドレイン配線層１５を形成する。ソース・ドレイン配線層１５としては良好な電気伝導性を有するものであれば良く、例えばＴｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏ等の金属やそれらの合金等の金属電極材料及びそれらの積層膜、ＩＴＯ等の酸化物導電体等を用いるのが好ましい。なお、酸化物半導体層のソース・ドレイン領域１１ｂをそのままソース・ドレイン配線層１５として用いても良い。
【００２３】
ここで、図４にＩｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物半導体（アモルファスＩＧＺＯ）からなるゲート電極層上に、水素を含む絶縁層である窒化シリコン層を形成した時の抵抗率の膜厚依存性を示す。窒化シリコン層はＰＥＣＶＤ法により形成した。アモルファス酸化物半導体の抵抗率は窒化シリコン層を形成する前は測定限界である１０5Ωｃｍよりも大きい値としたが、窒化シリコン層の形成により、図４に示すように十分に低抵抗化した。図４より、アモルファス酸化物半導体からなるゲート電極層の膜厚が３０ｎｍを超えると抵抗率が増加することが分かる。このことは膜厚方向に抵抗率の分布があることを示しており、水素を含む絶縁層の界面から離れるにつれて、アモルファス酸化物半導体膜の抵抗率が増加しているといえる。つまり、アモルファス酸化物半導体には水素拡散による低抵抗化を抑制する機能がある。
【００２４】
一方、アモルファス酸化物半導体上に酸化シリコン層とＭｏ層を順次形成した積層膜があるボトムゲート型酸化物半導体ＴＦＴを作製した。このときの酸化シリコン、Ｍｏの膜厚はそれぞれ３００ｎｍ、２００ｎｍとした。酸化シリコン層はＰＥＣＶＤ法、Ｍｏ層はスパッタ法でそれぞれ形成した。このＴＦＴ上に、水素を含む絶縁層である窒化シリコン層を形成する前と形成した後のＩｄ−Ｖｇ特性を図５に示す。図５より、膜厚３００ｎｍの酸化シリコン層及び膜厚２００ｎｍのＭｏ層があっても、窒化シリコン層を形成後、ＴＦＴはオフできなくなってしまっていることが分かる。つまり、これらの膜は、窒化シリコン層からの水素拡散による酸化物半導体層のチャネル領域の低抵抗化を抑制できていないことが分かる。その理由は明らかでないが、Ｍｏ層が多結晶膜であることから、粒界における増速拡散がこの結果を招いている可能性がある。これに対して、アモルファス酸化物半導体に粒界は存在しない。これらの結果とゲート絶縁層は薄い方がＴＦＴの特性上の望ましいことから、ゲート電極層１３に水素拡散を抑制する機能がある方が望ましいと言える。
【００２５】
さらに、図６に示す構造で基板１０上に下部電極層２４、絶縁層２５、上部電極層２６からなる蓄積容量を形成した。この上部電極層２６に低抵抗化したアモルファス酸化物半導体を用いた場合と金属を用いた場合の下部電極層２４と上部電極層２６間におけるリーク電流密度の比較を図７に示す。このとき、下部電極層２４にはＴｉ／Ａｕ／Ｔｉ層、絶縁層２５には酸化シリコン層をそれぞれ用いた。図６に示すように、蓄積容量の上部電極層２６の絶縁層と接する側にアモルファス酸化物半導体層を用いた場合の方が、下部電極層２４と上部電極層２６間のリーク電流密度が小さいことが分かる。以上のことから、このように低抵抗化したアモルファス酸化物半導体層をトップゲート型ＴＦＴにおけるゲート電極層に用いる場合も、ゲート絶縁層のリーク電流密度低減の効果が期待できる。
【００２６】
こうして、トップゲート型コプラナー構造酸化物半導体ＴＦＴが完成する。本発明においては、このように上記トランジスタを基板上に二次元状に複数配（平面状に縦横に配置）することができる。
【実施例】
【００２７】
以下、本発明の実施例について詳細に説明するが、本発明はこれらによって何ら限定されるものではない。
【００２８】
（実施例１）
図１は本実施例のトップゲート型コプラナー構造の酸化物半導体ＴＦＴである。
【００２９】
まず、ガラス基板１０上に、酸化物半導体層１１として、膜厚３０ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。酸化物半導体層１１はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは３００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝９８：２とした。その後、フォトリソグラフィー法とエッチング法により酸化物半導体層１１をパターニングした。
【００３０】
次に、酸化物半導体層１１上（酸化物半導体層のチャネル領域１１ａ上）に、ゲート絶縁層１２として、膜厚１００ｎｍの酸化シリコン膜をスパッタ法により形成した。酸化シリコン膜はＲＦスパッタ装置を用いて室温で形成した。ターゲットとしては４インチＳｉＯ2を用い、投入ＲＦパワーは５００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝９０：１０とした。
【００３１】
続いて、ゲート絶縁層１２上に、ゲート電極層１３として、膜厚２００ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。ゲート電極層１３はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝８０：２０とした。その後、フォトリソグラフィー法とエッチング法によりゲート絶縁層１２及びゲート電極層１３をパターニングした。
【００３２】
次に、酸化物半導体層１１上（酸化物半導体層のソース・ドレイン領域１１ｂとなる領域上）及びゲート電極層１３上に、保護層１４として、膜厚３００ｎｍの水素を含む窒化シリコン膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法による窒化シリコン膜の形成時の基板温度は１５０℃とした。プロセスガスとしてはＳｉＨ4、ＮＨ3、Ｎ2を用い、ガス流量比はＳｉＨ4：ＮＨ3：Ｎ2＝１：２．５：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ2、１５０Ｐａとした。また、保護層１４の形成と同時に、酸化物半導体層１１の、上部にゲート電極層１３が形成されていない領域が低抵抗化し、酸化物半導体層のソース・ドレイン領域１１ｂとなり、更にゲート電極層１３が低抵抗化した。
【００３３】
最後に、フォトリソグラフィー法とエッチング法により保護層１４にコンタクトホールを形成した後、ソース・ドレイン配線層１５として膜厚１００ｎｍのＭｏを形成した。その後、フォトリソグラフィー法とエッチング法によりソース・ドレイン配線層１５をパターニングした。
【００３４】
上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。
【００３５】
本実施例では、膜厚２００ｎｍのアモルファス酸化物半導体をトップゲート型ＴＦＴにおけるゲート電極層１３とし、ゲート電極層１３上に、保護層１４として膜厚３００ｎｍの水素を含む窒化シリコン膜を形成した。よって、前述の図４及び図７の説明にて述べたように、酸化物半導体層のチャネル領域１１ａの、水素拡散による低抵抗化を抑制でき、更にゲート絶縁層１２のリーク電流密度を低減できた。
【００３６】
（実施例２）
図２は本実施例のトップゲート型ボトムコンタクト構造の酸化物半導体ＴＦＴである。
【００３７】
まず、ガラス基板１０上に、ソース・ドレイン電極層１１ｃとして、膜厚２００ｎｍのＭｏを形成した後、フォトリソグラフィー法とエッチング法によりソース・ドレイン電極層１１ｃをパターニングした。
【００３８】
次に、実施例１と同様にして酸化物半導体層１１（酸化物半導体層のチャネル領域）、ゲート絶縁層１２を順次形成した。
【００３９】
続いて、ゲート絶縁層１２上に、ゲート電極層１３として、膜厚２００ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。ゲート電極層１３はＤＣスパッタ装置を用いて室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝８０：２０とした。その後、フォトリソグラフィー法とエッチング法によりゲート電極層１３をパターニングした。
【００４０】
次に、実施例１と同様にして保護層１４を形成した。保護層１４の形成により、ゲート電極層１３が低抵抗化した。
【００４１】
最後に、フォトリソグラフィー法とエッチング法により保護層１４にコンタクトホールを形成した後、ソース・ドレイン配線層１５として、膜厚１００ｎｍのＭｏを形成した。その後、フォトリソグラフィー法とエッチング法によりソース・ドレイン配線層１５をパターニングした。
【００４２】
上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。
【００４３】
本実施例では、膜厚２００ｎｍのアモルファス酸化物半導体をトップゲート型ＴＦＴにおけるゲート電極層１３とし、ゲート電極層１３上に、保護層１４として膜厚３００ｎｍの水素を含む窒化シリコン膜を形成した。よって、前述の図４及び図７の説明にて述べたように、実施例１と同様に、酸化物半導体層１１（酸化物半導体層のチャネル領域）の、水素拡散による低抵抗化を抑制でき、更にゲート絶縁層１２のリーク電流密度を低減できた。
【００４４】
（実施例３）
図８は本実施例のダブルゲート型コプラナー構造の酸化物半導体ＴＦＴである。
【００４５】
まず、ガラス基板１０上に、ボトムゲート電極層２０として、膜厚２００ｎｍのＭｏを形成した後、フォトリソグラフィー法とエッチング法によりボトムゲート電極層２０をパターニングした。
【００４６】
次に、ガラス基板１０上及びボトムゲート電極層２０上に、下側ゲート絶縁層２１として、膜厚２００ｎｍの酸化シリコン膜をプラズマＣＶＤ法により形成した。プラズマＣＶＤ法による酸化シリコン膜の形成時の基板温度は３４０℃とした。プロセスガスとしてはＳｉＨ4、Ｎ2Ｏを用い、ガス流量比はＳｉＨ4：Ｎ2Ｏ＝１：２５とした。投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ2、１７３Ｐａとした。
【００４７】
次に、実施例１と同様にして酸化物半導体層１１を形成した。
【００４８】
続いて、酸化物半導体層１１上（酸化物半導体層のチャネル領域１１ａ上）に、上側ゲート絶縁層２２として、膜厚１００ｎｍの酸化シリコン膜をスパッタ法により形成した。上側ゲート絶縁層２２はＲＦスパッタ装置を用いて室温（２５℃）で形成した。ターゲットとしてはＳｉＯ2を用い、投入ＲＦパワーは５００Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝９０：１０とした。
【００４９】
次に、フォトリソグラフィー法とエッチング法により、下側ゲート絶縁層２１及び上側ゲート絶縁層２２にコンタクトホール（図８に不図示）を形成した。
【００５０】
続いて、上側ゲート絶縁層２２上に、トップゲート電極層２３として、膜厚２００ｎｍのアモルファスＩＧＺＯをスパッタ法により形成した。トップゲート電極層２３はＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成した。ターゲットとしてはＩｎＧａＺｎＯ4組成を有する多結晶焼結体を用い、投入ＤＣパワーは１５０Ｗとした。成膜時の雰囲気は全圧０．５Ｐａとし、その際のガス流量比はＡｒ：Ｏ2＝８０：２０とした。ボトムゲート電極層２０とトップゲート電極層２３は、前述のコンタクトホールを介して電気的に接続した。その後、ボトムゲート電極層２０をマスクとする裏面露光を用いたフォトリソグラフィー法とエッチング法により上側ゲート絶縁層２２及びトップゲート電極層２３をパターニングした。ボトムゲート電極層２０をマスクとした裏面露光を用いることにより、トップゲート電極層２３がボトムゲート電極層２０に対して準自己整合的にパターニングされた。
【００５１】
次に、実施例１と同様にして保護層１４を形成した。保護層１４の形成と同時に、酸化物半導体層１１の、上部にトップゲート電極層２３が形成されていない領域の酸化物半導体層１１が低抵抗化し、酸化物半導体層のソース・ドレイン領域１１ｂとなり、更にトップゲート電極層２３が低抵抗化した。酸化物半導体層のソース・ドレイン領域１１ｂはボトムゲート電極層２０に対して準自己整合的、かつトップゲート電極層２３に対して自己整合的に形成された。
【００５２】
最後に、フォトリソグラフィー法とエッチング法により保護層１４にコンタクトホールを形成した後、ソース・ドレイン配線層１５として、膜厚１００ｎｍのＭｏを形成した。その後、フォトリソグラフィー法によりソース・ドレイン配線層１５をパターニングした。
【００５３】
上記工程により、本実施例の酸化物半導体ＴＦＴを完成させた。
【００５４】
本実施例では、膜厚２００ｎｍのアモルファス酸化物半導体をダブルゲート型ＴＦＴにおける上側ゲート電極層２３とし、上側ゲート電極層２３上に、保護層１４として膜厚３００ｎｍの水素を含む窒化シリコン膜を形成した。よって、前述の図４及び図７の説明にて述べたように、実施例１及び２と同様に、酸化物半導体層のチャネル領域１１ａの、水素拡散による低抵抗化を抑制でき、更にゲート絶縁層１２のリーク電流密度を低減できた。
【００５５】
（実施例４）
図９は本実施例の表示装置であり、トップゲート型コプラナー構造の酸化物半導体ＴＦＴと、表示素子を備えた表示装置である。酸化物半導体ＴＦＴは実施例１と同様にして作製した。なお、図１〜図３及び図８のうちのいずれの酸化物半導体ＴＦＴを用いても良い。
【００５６】
まず、本発明の酸化物半導体ＴＦＴ１２０上に、絶縁層１２１として、シリコン窒化膜をプラズマＣＶＤ法により形成した後、フォトリソグラフィー法とエッチング法により絶縁層１２１にコンタクトホールを形成した。次に、絶縁層１２１上に、電極層１２３として、ソース配線層１２２に絶縁層１２１を介してＩＴＯをスパッタ法により形成した。その後、電極層１２３上に、正孔輸送層１２４として、α‐ＮＰＤを蒸着法により形成した後、発光層１２５として、Ａｌｑ3を蒸着法により形成した。最後に、発光層１２５上に、電極層１２６として、ＭｇＡｇを蒸着法により形成した。
【００５７】
上記工程により、本発明の酸化物半導体ＴＦＴと、有機エレクトロルミネッセンス素子を表示素子として備え、ＴＦＴのソース電極層又はドレイン電極層と前記表示素子が電気的に接続された、本実施例の表示装置を完成させた。
【符号の説明】
【００５８】
１０：基板、１１：酸化物半導体層、１１ａ：酸化物半導体層のチャネル領域、１１ｂ：酸化物半導体層のソース・ドレイン領域、１１ｃ：ソース・ドレイン電極層、１２：ゲート絶縁層、１３：ゲート電極層、１４：保護層、１５：ソース・ドレイン配線層
【特許請求の範囲】
【請求項１】
基板の上に、ソース電極層と、ドレイン電極層と、酸化物半導体層と、ゲート絶縁層と、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなるゲート電極層と、水素を含む保護層と、を有し、
前記ゲート絶縁層は前記酸化物半導体層のチャネル領域の上に形成され、
前記ゲート電極層は前記ゲート絶縁層の上に形成され、
前記保護層は前記ゲート電極層の上に形成されていることを特徴とするトップゲート型薄膜トランジスタ。
【請求項２】
前記ソース電極層と、前記ドレイン電極層と、前記チャネル領域と、が同一の酸化物半導体層で形成されていることを特徴とする請求項１に記載のトップゲート型薄膜トランジスタ。
【請求項３】
前記酸化物半導体層はアモルファス酸化物半導体からなることを特徴とする請求項１又は２に記載のトップゲート型薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか１項に記載のトップゲート型薄膜トランジスタと、表示素子と、を備え、
前記トップゲート型薄膜トランジスタのソース電極層又はドレイン電極層と前記表示素子が電気的に接続されていることを特徴とする表示装置。
【請求項１】
基板の上に、ソース電極層と、ドレイン電極層と、酸化物半導体層と、ゲート絶縁層と、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファス酸化物半導体からなるゲート電極層と、水素を含む保護層と、を有し、
前記ゲート絶縁層は前記酸化物半導体層のチャネル領域の上に形成され、
前記ゲート電極層は前記ゲート絶縁層の上に形成され、
前記保護層は前記ゲート電極層の上に形成されていることを特徴とするトップゲート型薄膜トランジスタ。
【請求項２】
前記ソース電極層と、前記ドレイン電極層と、前記チャネル領域と、が同一の酸化物半導体層で形成されていることを特徴とする請求項１に記載のトップゲート型薄膜トランジスタ。
【請求項３】
前記酸化物半導体層はアモルファス酸化物半導体からなることを特徴とする請求項１又は２に記載のトップゲート型薄膜トランジスタ。
【請求項４】
請求項１乃至３のいずれか１項に記載のトップゲート型薄膜トランジスタと、表示素子と、を備え、
前記トップゲート型薄膜トランジスタのソース電極層又はドレイン電極層と前記表示素子が電気的に接続されていることを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−３３８３６（Ｐ２０１２−３３８３６Ａ）
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１０−１７４２３４（Ｐ２０１０−１７４２３４）
【出願日】平成２２年８月３日（２０１０．８．３）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２２年８月３日（２０１０．８．３）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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