半導体基板、半導体結晶成長用基板、半導体装置、光半導体装置およびそれらの製造方法
【課題】 基板の反り、クラックの発生を効果的に抑制することができるとともに、半導体層各面における剥がれを防止することができる半導体基板、半導体結晶成長用基板、半導体装置、光半導体装置およびそれらの製造方法を提供する。
【解決手段】 半導体基板（１００）は、基板（１）の一面上に成長した半導体結晶層（２）と、基板（１）の他面および側面に形成され、半導体結晶層（２）が基板（１）に付与する応力と同じ方向に基板（１）に応力を付与する応力緩和層（３）とを備えることを特徴とする。この場合、半導体結晶層（２）の基板（１）に対する応力が相殺される。それにより、半導体基板（１００）の反りおよびクラックの発生が抑制される。
【解決手段】 半導体基板（１００）は、基板（１）の一面上に成長した半導体結晶層（２）と、基板（１）の他面および側面に形成され、半導体結晶層（２）が基板（１）に付与する応力と同じ方向に基板（１）に応力を付与する応力緩和層（３）とを備えることを特徴とする。この場合、半導体結晶層（２）の基板（１）に対する応力が相殺される。それにより、半導体基板（１００）の反りおよびクラックの発生が抑制される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、半導体結晶成長用基板、半導体装置、光半導体装置およびそれらの製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。この半導体装置においては、半導体結晶層の成長基板としてサファイア基板等が用いられている。しかしながら、成長基板の格子定数および熱膨張係数と半導体結晶層の格子定数および熱膨張係数との間には、大きな格差が存在する。それにより、半導体装置全体が反ったり、クラックが発生する等して歩留まりが低下するおそれがあった。
【０００３】
そこで、成長基板の裏面側に応力相殺層を設ける技術が開示されている（例えば、特許文献１参照）。この技術によれば、応力相殺層によって成長基板の反り、クラックの発生を抑制することができる。
【０００４】
【特許文献１】特開２００３−１１３０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者は、特許文献１の技術では、成長基板と半導体結晶層との界面における剥がれまたは成長基板および半導体結晶層の前後の半導体層各面における界面における剥がれを効果的に抑制することができないことを発見した。
【０００６】
本発明は、基板の反り、クラックの発生を効果的に抑制することができるとともに、半導体層各面における剥がれを防止することができる半導体基板、半導体結晶成長用基板、半導体装置、光半導体装置およびそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体基板は、基板の一面上に成長した半導体結晶層と、基板の他面およびこれに連続して基板の側面に形成され、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層とを備えることを特徴とするものである。
【０００８】
本発明に係る半導体基板においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。したがって、リソグラフィ等により半導体基板上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。その結果、本発明に係る半導体基板上に高詳細な素子パターンを形成することができる。また、半導体結晶層の剥がれの発生が抑制される。
【０００９】
また、応力緩和層が基板の側面および半導体結晶層の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、基板と半導体結晶層との界面における剥がれを効果的に防止することができる。したがって、半導体基板を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
【００１０】
半導体結晶層は、ＧａＮ系半導体層であってもよい。また、基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。さらに、応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００１１】
本発明に係る半導体基板の製造方法は、基板の一面上に半導体結晶層を成長させる工程と、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層を基板の他面およびこれに連続して基板の側面に形成するステップとを含むことを特徴とするものである。
【００１２】
本発明に係る半導体基板の製造方法においては、基板の一面上に半導体結晶層が成長され、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層が基板の他面および側面に形成される。この場合、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力がかかる。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。したがって、リソグラフィ等により半導体基板上に素子パターンを形成する際に基板全体の露光の寸法のバラツキが生じることを防止することができる。その結果、本発明に係る半導体基板上に高詳細な素子パターンを形成することができる。また、半導体結晶層の剥がれの発生が抑制される。
【００１３】
また、応力緩和層が基板の側面および半導体結晶層の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、基板と半導体結晶層との界面における剥がれを効果的に防止することができる。したがって、本発明に係る半導体基板を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
【００１４】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００１５】
本発明に係る半導体結晶成長用基板は、一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して半導体結晶成長用基板の側面に形成され、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に半導体結晶成長用基板に応力を付与する応力緩和層を備えることを特徴とするものである。
【００１６】
本発明に係る半導体結晶成長用基板においては、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に、応力緩和層から半導体結晶成長用基板に対して応力が付与される。この場合、半導体結晶層の半導体結晶成長用基板に対する応力が相殺される。それにより、本発明に係る半導体結晶成長用基板を用いた半導体基板の反りが抑制される。したがって、リソグラフィ等により半導体結晶層上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、半導体結晶層の剥がれの発生が抑制される。
【００１７】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００１８】
本発明に係る半導体結晶成長用基板の製造方法は、一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して半導体結晶成長用基板の側面に形成され、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に半導体結晶成長用基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とするものである。
【００１９】
本発明に係る半導体結晶成長用基板の製造方法においては、一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面および側面に、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に半導体結晶成長用基板に応力を付与する応力緩和層が形成される。この場合、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に、応力緩和層から半導体結晶成長用基板に対して応力が付与される。それにより、本発明に係る半導体結晶成長用基板を用いた半導体基板の反りが抑制される。したがって、リソグラフィ等により半導体結晶層上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体結晶層の剥がれの発生が抑制される。
【００２０】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００２１】
本発明に係る半導体装置は、基板の一面上に設けられた電界効果型トランジスタの動作層となる半導体結晶層と、チップに分割された基板の他面およびこれに連続して基板の側面に設けられ、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層とを備えることを特徴とするものである。
【００２２】
本発明に係る半導体装置においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体装置の反りが抑制できると、半導体結晶層の電子状態の変化を抑制することができる。それにより、本発明に係る半導体装置の特性が向上し、所望の特性が実現される。また、半導体結晶層の剥がれの発生が抑制される。
【００２３】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００２４】
本発明に係る半導体装置の製造方法は、一面上に電界効果型トランジスタの動作層となる半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とするものである。
【００２５】
本発明に係る半導体装置の製造方法においては、一面上に電界効果型トランジスタの動作層となる半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層が形成される。この場合、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力がかかる。それにより、本発明に係る半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体装置の反りが抑制できると、半導体結晶層の電子状態の変化を抑制することができる。それにより、本発明に係る半導体装置の特性が向上し、所望の特性が実現される。また、半導体結晶層の剥がれの発生が抑制される。
【００２６】
基板の他面に溝が形成されおり、応力緩和層は、基板の他面および溝の内壁に設けられていてもよい。この場合、チップに分割された際に半導体装置の側面をなす領域への応力緩和層の形成が容易になる。また、半導体装置は、基板の他面から溝に到達する切断を実施することで、チップに分割されてもよい。さらに、基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。
【００２７】
本発明に係る光半導体装置は、基板の一面上に設けられ、かつ、活性層およびこれを上下で挟むクラッド層を含む半導体結晶層と、チップに分割された基板の他面およびこれに連続して基板の側面に設けられ、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層とを備えることを特徴とするものである。
【００２８】
本発明に係る光半導体装置においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る光半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、光半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、本発明に係る光半導体装置は、反りが抑制されると、共振器として高い精度を有する。また、半導体結晶層の剥がれの発生が抑制される。
【００２９】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００３０】
本発明に係る光半導体装置の製造方法は、一面上に活性層およびこれを上下で挟むクラッド層を含む半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とするものである。
【００３１】
本発明に係る光半導体装置の製造方法においては、一面上に活性層およびこれを上下で挟むクラッド層を含む半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層が形成される。この場合、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力がかかる。それにより、本発明に係る光半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、本発明に係る光半導体装置は、反りが抑制されると、共振器として高い精度を有する。また、半導体結晶層の剥がれの発生が抑制される。
【００３２】
基板の他面に溝が形成されおり、応力緩和層は、基板の他面および溝の内壁に設けられてもよい。この場合、チップに分割された際に光半導体装置の側面をなす領域への応力緩和層の形成が容易になる。光半導体装置は、基板の他面から前記溝に到達する切断を実施することで、チップに分割されてもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。
【発明の効果】
【００３３】
本発明によれば、半導体結晶層によって基板の面方向に付与される応力と同じ応力が基板の反対面に付与されるため、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。
【００３４】
また、この応力を付与する応力緩和層は、自らその応力によって基板から剥がれないように本発明では基板の側面にまで延在して設けられている。これにより、本発明は有効に基板の反りを解決する。したがって、リソグラフィ等により半導体ウェハ上に素子パターンを形成する際にウェハ全体の露光の寸法のバラツキが生じることが防止される。これにより、本発明に係る半導体ウェハ上に高詳細な素子パターンを形成することができる。また、本発明に係る半導体ウェハを用いて半導体装置を製造する際の歩留まりが向上する。
【００３５】
さらに、ＦＥＴに本発明を適用すると、基板の反りに基づくＦＥＴの内部の電気特性の変化、またそれに基づくＦＥＴの特性の変化を防止することができる。また、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）に本発明を適用すると、反りに基づく共振器の歪みを防止することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態を説明する。
【００３７】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体基板１００の模式的断面図である。図１に示すように、半導体基板１００は、成長基板１、半導体結晶層２、応力緩和層３を備える。成長基板１は、基板として半導体ウェハの基板として機能するものであり、ＧａＮ，ＳｉＣ，サファイア等の基板からなる。
【００３８】
成長基板１上には半導体結晶層２が形成されている。半導体結晶層２は、ＧａＮ系半導体等からなる。半導体基板１００をＧａＮ系ＨＥＭＴに用いる場合には、半導体結晶層２は、成長基板１側からＧａＮ系半導体層、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ系半導体層が順に積層された構造を有する。
【００３９】
成長基板１の下面、成長基板１の側面および半導体結晶層２の側面には、応力緩和層３が形成されている。応力緩和層３は、成長基板１の下面から成長基板１の側面および半導体結晶層２の側面にかけて連続して形成されていることが好ましい。応力緩和層３は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
【００４０】
成長基板１および半導体結晶層２のそれぞれは、異なる材料から形成されている。それにより、成長基板１の格子定数および熱膨張係数と半導体結晶層２の格子定数および熱膨張係数との間には格差が存在する。また、成長基板１と半導体結晶層２とが同じ材料から形成されている場合においても、成長基板１上に半導体結晶層２を形成する際に格子定数、熱膨張係数等に格差が生じる。以上のことから、成長基板１に対して半導体結晶層２が引張方向または圧縮方向に応力を有するようになる。特に、ＧａＮ系ＨＥＭＴに用いる半導体基板１００においては、半導体結晶層２は成長基板１に対して引張方向に応力を有する。
【００４１】
本実施の形態に係る応力緩和層３は、半導体結晶層２が成長基板１に対して有する応力と同じ方向に成長基板１に対して応力を有する。それにより、半導体結晶層２の成長基板１に対する引張応力または圧縮応力が相殺される。したがって、半導体基板１００の反り、クラックの発生が抑制される。その結果、リソグラフィ等により半導体基板１００上に素子パターンを形成する際にウェハ全体の露光の寸法のバラツキをなくすことができる。以上のことから、半導体基板１００上に高詳細な素子パターンを形成することができる。
【００４２】
また、本実施の形態に係る半導体基板１００においては、応力緩和層３が成長基板１の側面および半導体結晶層２の側面にまで形成されていることから、半導体結晶層２の成長基板１に対する応力をより効果的に相殺することができる。さらに、応力緩和層３によって成長基板１と半導体結晶層２とが固定されることから、成長基板１と半導体結晶層２との界面における剥がれを効果的に防止することができる。したがって、半導体基板１００を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
【００４３】
なお、応力緩和層３の応力は、応力緩和層３の膜厚に比例することから、応力緩和層３の膜厚を適宜制御することにより任意の応力を成長基板１に付与することができる。
【００４４】
また、半導体結晶層２の成長基板１に対する応力方向に応じて、応力緩和層３を構成する材料を適宜選択することができる。それにより、半導体基板１００の反り、クラックの発生を効果的に抑制することができる。
【００４５】
以下に、応力緩和層３として用いることができる材料とその膜厚を表１に示す。表１に示すように、応力緩和層３として、ＳｉＯ２，Ａｕ，ＷＳｉ，ＳｉＯＮ，ＳｉＮ，ＴｉＷ，ＮｉＣｒ，Ｎｉ，Ｔｉ等を用いることができる。これらの各材料は成長基板１に対して引張方向に応力が働く。
【００４６】
【表１】
【００４７】
また、半導体基板１００の反り量が５μｍ以下になるような応力緩和層３の膜厚の範囲を表１に示す。この場合、成長基板１はＳｉＣ、サファイア、ＧａＮ等からなる。また、半導体結晶層２は、Ａｌ，Ｇａ，Ｉｎ，Ｎ等から構成される。ここで、反り量とは、図２に示すように、凸面が上方になる状態の半導体ウェハの高さから半導体ウェハの中心部分の膜厚を差し引いた値のことをいう。
【００４８】
図３は、半導体基板１００の反り量を５μｍ以下に制限する場合における応力緩和層３の応力と膜厚との関係を示す図である。図３の縦軸は応力緩和層３の膜厚を示し、図３の横軸は応力緩和層３の応力を示す。図３に示すように、応力緩和層３の応力が大きくなるにつれて応力緩和層３の膜厚は小さくなる。以上のように、成長基板１および半導体結晶層２の材料、径、膜厚等に応じて応力緩和層３を構成する材料、膜厚等を適宜選択することができる。
【００４９】
本実施の形態によれば、成長基板１および半導体結晶層２の側面まで形成された応力緩和層３により、半導体基板１００の反り量を有効に制限できる。それにより、例えば、電極形成のために実施されるリソグラフィ工程におけるパターンの歪みを抑制することができる。したがって、高精度のパターニングが可能になる。
【００５０】
なお、本実施の形態においては、成長基板１の側面および半導体結晶層２の側面全体に応力緩和層３が形成されているが、成長基板１の側面のみまたは成長基板１および半導体結晶層２の側面の一部に応力緩和層２が形成されていても半導体基板１００の反り量は有効に低減される。それにより、半導体結晶層２の剥がれが防止できる。
【００５１】
次に、図１の半導体基板１００の製造方法について説明する。図４は、半導体基板１００の製造方法について説明するためのフロー図である。まず、図４（ａ）に示すように、成長基板１を準備する。
【００５２】
次に、図４（ｂ）に示すように、ＭＯＣＶＤ法により成長基板１上に半導体結晶層２をエピタキシャル成長させる。半導体結晶層２は、半導体基板１００をＧａＮ系ＨＥＭＴに用いる場合には、成長基板１側からＧａＮ系半導体層、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ系半導体層を順に積層させることによって形成される。
【００５３】
次いで、図４（ｃ）に示すように、成長基板１の下面、成長基板１の側面および半導体結晶層２の側面とを覆う応力緩和層３を形成する。応力緩和層３は、ＳｉＮ、メタル、ＧａＮ等から形成される。応力緩和層３としてＳｉＮを用いる場合には、スパッタリングまたはＣＶＤ法により応力緩和層３を形成することができる。
【００５４】
応力緩和層３としてメタルを用いる場合には、スパッタリングまたは真空蒸着法により応力緩和層３を形成することができる。応力緩和層３としてＧａＮを用いる場合には、ＭＯＶＰＥ（有機金属気相成長法）により応力緩和層３を形成することができる。なお、応力緩和層３としてその他の材料を用いる場合には、その材料に応じた方法により応力緩和層３を形成することができる。以上の工程により、半導体基板１００が完成する。
【００５５】
（第２の実施の形態）
第１の実施の形態においては成長基板１上に半導体結晶層２を形成した後に応力緩和層３を設けているが、あらかじめ応力を成長基板１に付与することにより、後に半導体結晶層２を成長させた場合にトータルで反り量を低減することも可能である。すなわち、本発明は、半導体結晶層２を成長させる前にあらかじめ反対の応力を付与した半導体結晶成長用基板においても、その効果を発揮できるものである。
【００５６】
図５は、第２の実施の形態に係る半導体結晶成長用基板２００の模式的断面図である。図５に示すように、半導体結晶成長用基板２００は、成長基板２０１および応力緩和層２０２を備える。成長基板２０１は、図１の成長基板１と同様のものを用いることができる。成長基板２０１の下面および側面には、応力緩和層２０２が形成されている。応力緩和層２０２は、図１の応力緩和層３と同様のものを用いることができる。応力緩和層２０２は、成長基板２０１の下面から成長基板２０１の側面にかけて連続して形成されていることが好ましい。
【００５７】
本実施の形態に係る応力緩和層２０２は、成長基板２０１上に形成されるべき半導体結晶層が成長基板２０１に対して有する応力と同じ方向に成長基板２０１１に対して応力を有する。それにより、半導体結晶層の成長基板２０１に対する引張応力または圧縮応力が相殺される。したがって、半導体結晶層を形成後の半導体結晶成長用基板２００の反り、クラックの発生が抑制される。その結果、半導体結晶層の剥がれも防止される。
【００５８】
次に、半導体結晶成長用基板２００の製造方法について説明する。図６は、半導体結晶成長用基板２００の製造方法について説明するためのフロー図である。まず、図６（ａ）に示すように、成長基板１を準備する。
【００５９】
次に、図６（ｂ）に示すように、成長基板１の下面および側面とを覆う応力緩和層２０２を形成する。応力緩和層２０２は、ＳｉＮ、メタル、ＧａＮ等から形成される。応力緩和層２０２としてＳｉＮを用いる場合には、スパッタリングまたはＣＶＤ法により応力緩和層２０２を形成することができる。
【００６０】
応力緩和層２０２としてメタルを用いる場合には、スパッタリングまたは真空蒸着法により応力緩和層２０２を形成することができる。応力緩和層２０２としてＧａＮを用いる場合には、ＭＯＶＰＥ（有機金属気相成長法）により応力緩和層２０２を形成することができる。なお、応力緩和層２０２としてその他の材料を用いる場合には、その材料に応じた方法により応力緩和層２０２を形成することができる。以上の工程により、半導体結晶成長用基板２００が完成する。
【００６１】
（第３の実施の形態）
第１および第２の実施の形態において説明したような応力緩和層は、半導体装置の製造工程におけるリソグラフィ工程だけに効果を発揮するものではない。例えば、ダイシングなどによってチップ状の半導体装置に分割された後も、生じる反りが緩和される。その結果、半導体装置の特性劣化を防止することができる。以下、応力緩和層が設けられた半導体装置について説明する。半導体装置の一例としてＧａＮ系ＨＥＭＴについて説明する。
【００６２】
図７は、第３の実施の形態に係る半導体装置３００の模式的断面図である（ＧａＮ系ＨＥＭＴ）。図７に示すように、半導体装置３００は、基板３０１上にバッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５が順に形成されている。例えば、基板３０１はＳｉＣからなり、バッファ層３０２はＡｌＮからなり、チャネル層３０３はＧａＮからなり、電子供給層３０４はＡｌＧａＮからなり、キャップ層３０５はＧａＮからなる。以下、バッファ層３０２、チャネル層３０３、電子供給層３０４キャップ層３０５のことを半導体結晶層３１０と呼ぶ。
【００６３】
キャップ層３０５上にはゲート電極３０６が形成され、キャップ層３０５上においてゲート電極３０６を挟むようにソース電極３０７とドレイン電極３０８とが形成されている。また、キャップ層３０５上において、ゲート電極３０６とソース電極３０７との間およびゲート電極３０６とドレイン電極３０８との間に表面保護膜３０９が形成されている。表面保護膜３０９は、例えば、ＳｉＮ等からなる。
【００６４】
基板３０１の下面と、基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５の側面とに、応力緩和層３２０が形成されている。、応力緩和層３２０は、基板３０１の下面から基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５の側面にかけて連続して形成されていることが好ましい。応力緩和層３２０は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
【００６５】
本実施の形態に係る応力緩和層３２０は、半導体結晶層３１０が基板３０１に対して有する応力と同じ方向に基板３０１に対して応力を有する。それにより、半導体結晶層３１０の基板３０１に対する引張応力または圧縮応力が相殺される。したがって、半導体装置３００の反り、クラックの発生が抑制される。また、半導体装置３００の反りが抑制できると、半導体結晶層３１０の電子状態の変化を抑制することができる。それにより、半導体装置３００の特性が向上する。その結果、半導体装置３００は所望の特性を実現する。
【００６６】
さらに、本実施の形態に係る半導体装置３００においては、応力緩和層３２０が基板３０１の側面および半導体結晶層３１０の側面にまで形成されていることから、半導体結晶層３１０の基板３０１に対する応力をより効果的に相殺することができる。さらに、応力緩和層３２０によって基板３０１と半導体結晶層３１０とが固定されることから、基板３０１と半導体結晶層３１０との界面における剥がれを効果的に防止することができる。
【００６７】
なお、本実施の形態においては、基板３０１の側面および半導体結晶層３１０の側面全体に応力緩和層３２０が形成されているが、基板３０１の側面の一部のみに応力緩和層３２０が形成されていても半導体基板３００の反り量は有効に低減される。それにより、半導体結晶層３１０の剥がれが防止される。
【００６８】
図８は、本実施の形態に係る半導体装置（ＧａＮ系ＨＥＭＴ）の他の例である半導体装置３００ａの模式的断面図である。半導体装置３００ａが図７の半導体装置３００と異なる点は、応力緩和層３２０が基板３０１の下面および基板３０１の側面の一部に連続して形成されている点である。
【００６９】
この場合においても、応力緩和層３２０は、半導体結晶層３１０が基板３０１に対して有する応力と同じ方向に基板３０１に対して応力を有する。それにより、半導体結晶層３１０の基板３０１に対する引張応力または圧縮応力が相殺される。したがって、半導体装置３００ａの反り、クラックの発生が抑制される。なお、本実施の形態に係る半導体装置の一例としてＧａＮ系ＨＥＭＴについて説明したが、半導体結晶層上にゲート電極、ソース電極およびドレイン電極が設けられた半導体装置に適用することができる。例えば、ＦＥＴに本発明を適用することもできる。
【００７０】
続いて、半導体装置３００ａの製造方法について説明する。図９および図１０は、半導体装置３００ａの製造方法について説明するためのフロー図である。まず、図９（ａ）に示すように、基板３０１上に、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５をＣＶＤ法等により順に形成する。
【００７１】
次に、図９（ｂ）に示すように、基板３０１の下面に複数の溝３１１を形成する。複数の溝３１１の深さは特に限定されず、切り欠き部がバッファ層３０２に到達していなければよい。溝３１１は、ダイシングブレードによって形成することもでき、マスクを利用したエッチングによっても形成することができる。次いで、図９（ｃ）に示すように、基板３０１の下面の全体にわたって応力緩和層３２０をスパッタリング、ＣＶＤ法等により形成する。それにより、複数の溝３１１にも応力緩和層３２０が形成される。
【００７２】
次に、図１０（ａ）に示すように、キャップ層３０５上に表面保護膜３０９を形成し、表面保護膜３０９に開口を形成し、その開口にゲート電極３０６、ソース電極３０７およびドレイン電極３０８をＣＶＤ法等により形成する。この場合、表面保護膜３０９の開口は、隣接する溝３１１と溝３１１との間のキャップ層３０５上にゲート電極３０６、ソース電極３０７およびドレイン電極３０８が一つずつ形成されるように形成される。
【００７３】
次いで、図１０（ｂ）に示すように、表面保護膜３０９の各溝３１１上方の部分にダイシングラインとなる開口３１２を形成する。続いて、ダイシングブレードによって各開口３１２から各溝３１１にかけてダイシングを行う。以上の工程により、半導体装置３００ａが形成される。
【００７４】
以上の製造方法によれば、半導体装置３００ａとしてチップに分割される前に、半導体装置３００ａの側面に応力緩和層３２０を形成することができる。したがって、チップ化した後に応力緩和層を設ける製造方法に比較して、半導体装置の製造工程数が削減される。また、半導体装置３００ａにおいても本発明の効果が得られる。
【００７５】
（第４の実施の形態）
次に、光半導体装置の一例としてＧａＮ系ＶＣＳＥＬについて説明する。図１１は、第４の実施の形態に係る光半導体装置４００の模式的断面図である（ＧａＮ系ＶＣＳＥＬ）。図１１に示すように、光半導体装置４００は、基板４０１上にバッファ層４０２およびｎ型コンタクト層４０３が順に形成されている。また、ｎ型コンタクト層４０３の中央部上にｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７が順に形成されている。
【００７６】
例えば、基板４０１はＳｉＣからなり、バッファ層４０２はＡｌＮからなり、ｎ型コンタクト層４０３はｎ型ＧａＮからなり、ｎ型クラッド層４０４はｎ型ＡｌＧａＮからなり、量子井戸活性層４０５はＩｎＧａＮ／ＧａＮからなり、ｐ型クラッド層４０６はｐ型ＡｌＧａＮからなり、ｐ型コンタクト層４０７はｐ型ＧａＮからなる。以下、バッファ層４０２、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を半導体結晶層４１０と呼ぶ。
【００７７】
ｎ型コンタクト層４０３上のｎ型クラッド層４０４の外側には、ｎ側電極４１１が形成されている。ｐ型コンタクト層４０７上にはリング状のｐ側電極４１２が形成されている。また、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を覆うように表面保護膜４１３が形成されている。表面保護膜４１３は、例えば、ＳｉＮ等からなる。
【００７８】
基板４０１の下面と、基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面とに、応力緩和層４２０が形成されている。応力緩和層４２０は、基板４０１の下面から基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面にかけて連続して形成されていることが好ましい。応力緩和層４２０は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
【００７９】
本実施の形態に係る応力緩和層４２０は、半導体結晶層４１０が基板４０１に対して有する応力と同じ方向に基板４０１に対して応力を有する。それにより、半導体結晶層４１０の基板４０１に対する引張応力または圧縮応力が相殺される。したがって、光半導体装置４００の反り、クラックの発生が抑制される。
【００８０】
このような光半導体装置は、半導体結晶層の厚み方向に共振器端を持つ。当然ながら半導体結晶層は大きな厚みを持つことが困難であるため、短共振器となる傾向にある。このような共振器においては、共振器に許容される形状誤差は非常に小さくなる。したがって、半導体結晶層の反りが大きいと、所望の特性を実現することが困難となる。本実施の形態に係る光半導体装置４００においては、反りが抑制される。したがって、光半導体装置４００は、共振器として高い精度を有する。その結果、光半導体装置４００は、良好な特性を有する。
【００８１】
また、本実施の形態に係る光半導体装置４００においては、応力緩和層４２０が基板４０１の下面と基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面とに形成されていることから、半導体結晶層４１０側から基板４０１に付与される応力をより効果的に相殺することができる。さらに、応力緩和層４２０によって基板４０１とバッファ層４０２およびｎ型コンタクト層４０３とが固定されることから、基板４０１とバッファ層４０２との界面およびバッファ層４０２とｎ型コンタクト層４０２との界面における剥がれを効果的に防止することができる。
【００８２】
なお、本実施の形態においては、基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面に応力緩和層３２０が形成されているが、基板４０１の側面の一部のみに応力緩和層４２０が形成されていても半導体装置４００の反り量は有効に低減される。それにより、半導体結晶層４１０の剥がれが防止される。
【００８３】
図１２は、本実施の形態に係る光半導体装置の他の例である光半導体装置４００ａの模式的断面図（ＧａＮ系ＶＣＳＥＬ）である。光半導体装置４００ａが図１１の光半導体装置４００と異なる点は、応力緩和層４２０が基板４０１の下面および基板４０１の側面の一部に連続して形成されている点である。
【００８４】
この場合においても、応力緩和層４２０は、半導体結晶層４１０が基板４０１に対して有する応力と同じ方向に基板４０１に対して応力を有する。それにより、半導体結晶層４１０の基板４０１に対する引張応力または圧縮応力が相殺される。したがって、光半導体装置４００ａの反り、クラックの発生が抑制される。
【００８５】
続いて、光半導体装置４００ａの製造方法について説明する。図１３、図１４および図１５は、光半導体装置４００ａの製造方法について説明するためのフロー図である。まず、図１３（ａ）に示すように、基板４０１上に、バッファ層４０２、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７をＣＶＤ法等により順に形成する。
【００８６】
次に、図１３（ｂ）に示すように、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を選択的に除去し、ｎ型コンタクト層４０３を露出させる。次いで、図１３（ｃ）に示すように、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を覆うように表面保護膜４１３を形成する。
【００８７】
次いで、図１４（ａ）に示すように、基板４０１の下面に複数の溝４２１を形成する。溝４２１は、上方のｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を挟むように形成される。溝４２１の深さは特に限定されず、切り欠き部がバッファ層４０２に到達していなければよい。溝４２１は、ダイシングブレードによって形成することもでき、マスクを利用したエッチングによっても形成することができる。
【００８８】
次に、図１４（ｂ）に示すように、基板４０１の下面の全体にわたって応力緩和層４２０をスパッタリング、ＣＶＤ法等により形成する。それにより、複数の溝４２１にも応力緩和層４２０が形成される。次いで、図１４（ｃ）に示すように、表面保護膜４１３に開口を形成し、その開口にｎ側電極４１１およびｐ側電極４１２をＣＶＤ法等により形成する。ｐ側電極４１２は、光出力窓の周囲を囲むリング電極となっている。
【００８９】
次いで、図１５に示すように、表面保護膜４１３の各溝４２１上方の部分にダイシングラインとなる開口４１４を形成する。続いて、ダイシングブレードによって各開口４１４から各溝４２１にかけてダイシングを行う。以上の工程により、光半導体装置４００ａが形成される。
【００９０】
以上の製造方法によれば、光半導体装置４００ａとしてチップに分割される前に、光半導体装置４００ａの側面に応力緩和層４２０を形成することができる。したがって、チップ化した後に応力緩和層を設ける製造方法に比較して、光半導体装置の製造工程数が削減される。また、光半導体装置４００ａにおいても本発明の効果が得られる。
【実施例】
【００９１】
（比較例１）
比較例１として従来の半導体基板５００を作製した。図１６は、従来の半導体基板５００の模式的断面図である。図１６に示すように、ＳｉＣから構成される成長基板５０１上にＭＯＣＶＤ法により、Ａｌ，Ｇａ，ＩｎおよびＮからなる半導体結晶層５０２をエピタキシャル成長させた。
【００９２】
（実施例１）
実施例１として上記実施の形態に従って図１の半導体基板１００を作製した。成長基板１としてＳｉＣを用い、半導体結晶層２としてＡｌ，Ｇａ，ＩｎおよびＮからなる結晶層を用い、応力緩和層３としてＳｉＯ２を用いた。半導体結晶層２はＭＯＣＶＤ法により成長基板１上にエピタキシャル成長させ、応力緩和層３は成長基板１の下面、成長基板１の側面および半導体結晶層２の側面にスパッタリングにより形成した。
【００９３】
（分析）
比較例１に係る半導体基板２００および実施例１に係る半導体基板１００の反り量を表２に示す。表２に示すように、比較例１に係る半導体基板５００の反り量は、半導体結晶層５０１をエピタキシャル成長させる前においては１２μｍとなり、半導体結晶層５０１をエピタキシャル成長させた後においては１７μｍとなった。一方、実施例１に係る半導体基板１００においては、応力緩和層３を形成した後の反り量は５μｍとなった。以上のことから、実施例１に係る半導体基板１００においては半導体結晶層２から成長基板１に対してかかる応力が相殺されていることがわかる。
【００９４】
【表２】
【００９５】
（比較例２）
続いて、比較例２として従来の半導体基板５００ａを作製した。図１７は、従来の半導体基板５００ａの模式的断面図である。図１７に示すように、ＳｉＣから構成される成長基板５０１上にＡｌ，Ｇａ，ＩｎおよびＮからなる半導体結晶層５０２をＭＯＣＶＤ法によりエピタキシャル成長させ、成長基板５０１の下面にスパッタリングにより応力緩和層５０３を形成した。
【００９６】
（分析）
実施例１に係る半導体基板１００および比較例２に係る半導体基板２００ａを用いてトランジスタを作製する工程中に、成長基板と応力緩和層との間に剥がれが生じるか否かを調べた。実施例１に係る半導体基板１００および比較例２に係る半導体基板２００ａのサンプルをそれぞれ５０個ずつ作製した。これらを用いてトランジスタを作製した。表３にその結果を示す。
【００９７】
【表３】
【００９８】
表３に示すように、比較例２に係る半導体基板５００ａを用いたトランジスタの作製工程中に、５個のサンプルに成長基板５０１と応力緩和層５０３との間に剥がれが生じた。さらに、残りの４５個のサンプルに対して配線を施す工程中に、１７個のサンプルに成長基板５０１と応力緩和層５０３との間に剥がれが生じた。
【００９９】
一方、実施例１に係る半導体基板１００を用いたトランジスタの作製工程中には、成長基板１と応力緩和層３との間に剥がれが生じなかった。さらに、配線を施す工程中にも成長基板１と応力緩和層３との間に剥がれが生じなかった。
【０１００】
以上のことから、成長基板１の側面および半導体結晶層２の側面にまで応力緩和層３を形成することにより、トランジスタ作製工程中における成長基板１と応力緩和層３との間の剥がれが防止されることがわかる。したがって、実施例１に係る半導体基板１００を用いてトランジスタを作製する際においても、半導体基板１００の反り、クラックの発生を効果的に抑制することができる。以上のことから、歩留まりが大幅に向上することがわかる。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係る半導体ウェハの模式的断面図である。
【図２】半導体ウェハの反り量を説明するための図である。
【図３】応力緩和層の応力と膜厚との関係を示す図である。
【図４】半導体基板の製造方法について説明するためのフロー図である。
【図５】第２の実施の形態に係る半導体結晶成長用基板の模式的断面図である。
【図６】半導体結晶成長用基板の製造方法について説明するためのフロー図である。
【図７】第３の実施の形態に係る半導体装置の模式的断面図である（ＧａＮ系ＨＥＭＴ）。
【図８】本実施の形態に係る半導体装置（ＧａＮ系ＨＥＭＴ）の他の例の模式的断面図である。
【図９】半導体装置の製造方法について説明するためのフロー図である。
【図１０】半導体装置の製造方法について説明するためのフロー図である。
【図１１】第４の実施の形態に係る光半導体装置の模式的断面図である（ＧａＮ系ＶＣＳＥＬ）。
【図１２】本実施の形態に係る光半導体装置の他の例の模式的断面図（ＧａＮ系ＶＣＳＥＬ）である。
【図１３】光半導体装置の製造方法について説明するためのフロー図である。
【図１４】光半導体装置の製造方法について説明するためのフロー図である。
【図１５】光半導体装置の製造方法について説明するためのフロー図である。
【図１６】従来の半導体基板の模式的断面図である。
【図１７】従来の半導体基板の模式的断面図である。
【符号の説明】
【０１０２】
１，２０１ 成長基板
２ 半導体結晶層
３，２０２，３２０，４２０ 応力緩和層
１００ 半導体基板
２００ 半導体結晶成長用基板
３００，３００ａ，４００，４００ａ 半導体装置
３１１，４２１ 溝
【技術分野】
【０００１】
本発明は、半導体基板、半導体結晶成長用基板、半導体装置、光半導体装置およびそれらの製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。この半導体装置においては、半導体結晶層の成長基板としてサファイア基板等が用いられている。しかしながら、成長基板の格子定数および熱膨張係数と半導体結晶層の格子定数および熱膨張係数との間には、大きな格差が存在する。それにより、半導体装置全体が反ったり、クラックが発生する等して歩留まりが低下するおそれがあった。
【０００３】
そこで、成長基板の裏面側に応力相殺層を設ける技術が開示されている（例えば、特許文献１参照）。この技術によれば、応力相殺層によって成長基板の反り、クラックの発生を抑制することができる。
【０００４】
【特許文献１】特開２００３−１１３０００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明者は、特許文献１の技術では、成長基板と半導体結晶層との界面における剥がれまたは成長基板および半導体結晶層の前後の半導体層各面における界面における剥がれを効果的に抑制することができないことを発見した。
【０００６】
本発明は、基板の反り、クラックの発生を効果的に抑制することができるとともに、半導体層各面における剥がれを防止することができる半導体基板、半導体結晶成長用基板、半導体装置、光半導体装置およびそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体基板は、基板の一面上に成長した半導体結晶層と、基板の他面およびこれに連続して基板の側面に形成され、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層とを備えることを特徴とするものである。
【０００８】
本発明に係る半導体基板においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。したがって、リソグラフィ等により半導体基板上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。その結果、本発明に係る半導体基板上に高詳細な素子パターンを形成することができる。また、半導体結晶層の剥がれの発生が抑制される。
【０００９】
また、応力緩和層が基板の側面および半導体結晶層の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、基板と半導体結晶層との界面における剥がれを効果的に防止することができる。したがって、半導体基板を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
【００１０】
半導体結晶層は、ＧａＮ系半導体層であってもよい。また、基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。さらに、応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００１１】
本発明に係る半導体基板の製造方法は、基板の一面上に半導体結晶層を成長させる工程と、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層を基板の他面およびこれに連続して基板の側面に形成するステップとを含むことを特徴とするものである。
【００１２】
本発明に係る半導体基板の製造方法においては、基板の一面上に半導体結晶層が成長され、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層が基板の他面および側面に形成される。この場合、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力がかかる。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。したがって、リソグラフィ等により半導体基板上に素子パターンを形成する際に基板全体の露光の寸法のバラツキが生じることを防止することができる。その結果、本発明に係る半導体基板上に高詳細な素子パターンを形成することができる。また、半導体結晶層の剥がれの発生が抑制される。
【００１３】
また、応力緩和層が基板の側面および半導体結晶層の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、基板と半導体結晶層との界面における剥がれを効果的に防止することができる。したがって、本発明に係る半導体基板を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
【００１４】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００１５】
本発明に係る半導体結晶成長用基板は、一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して半導体結晶成長用基板の側面に形成され、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に半導体結晶成長用基板に応力を付与する応力緩和層を備えることを特徴とするものである。
【００１６】
本発明に係る半導体結晶成長用基板においては、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に、応力緩和層から半導体結晶成長用基板に対して応力が付与される。この場合、半導体結晶層の半導体結晶成長用基板に対する応力が相殺される。それにより、本発明に係る半導体結晶成長用基板を用いた半導体基板の反りが抑制される。したがって、リソグラフィ等により半導体結晶層上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、半導体結晶層の剥がれの発生が抑制される。
【００１７】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００１８】
本発明に係る半導体結晶成長用基板の製造方法は、一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して半導体結晶成長用基板の側面に形成され、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に半導体結晶成長用基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とするものである。
【００１９】
本発明に係る半導体結晶成長用基板の製造方法においては、一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面および側面に、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に半導体結晶成長用基板に応力を付与する応力緩和層が形成される。この場合、半導体結晶層が半導体結晶成長用基板に付与する応力と同じ方向に、応力緩和層から半導体結晶成長用基板に対して応力が付与される。それにより、本発明に係る半導体結晶成長用基板を用いた半導体基板の反りが抑制される。したがって、リソグラフィ等により半導体結晶層上に素子パターンを形成する際に半導体基板全体の露光の寸法のバラツキが生じることが防止される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体結晶層の剥がれの発生が抑制される。
【００２０】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００２１】
本発明に係る半導体装置は、基板の一面上に設けられた電界効果型トランジスタの動作層となる半導体結晶層と、チップに分割された基板の他面およびこれに連続して基板の側面に設けられ、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層とを備えることを特徴とするものである。
【００２２】
本発明に係る半導体装置においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体装置の反りが抑制できると、半導体結晶層の電子状態の変化を抑制することができる。それにより、本発明に係る半導体装置の特性が向上し、所望の特性が実現される。また、半導体結晶層の剥がれの発生が抑制される。
【００２３】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００２４】
本発明に係る半導体装置の製造方法は、一面上に電界効果型トランジスタの動作層となる半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とするものである。
【００２５】
本発明に係る半導体装置の製造方法においては、一面上に電界効果型トランジスタの動作層となる半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層が形成される。この場合、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力がかかる。それにより、本発明に係る半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、半導体装置の反りが抑制できると、半導体結晶層の電子状態の変化を抑制することができる。それにより、本発明に係る半導体装置の特性が向上し、所望の特性が実現される。また、半導体結晶層の剥がれの発生が抑制される。
【００２６】
基板の他面に溝が形成されおり、応力緩和層は、基板の他面および溝の内壁に設けられていてもよい。この場合、チップに分割された際に半導体装置の側面をなす領域への応力緩和層の形成が容易になる。また、半導体装置は、基板の他面から溝に到達する切断を実施することで、チップに分割されてもよい。さらに、基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。
【００２７】
本発明に係る光半導体装置は、基板の一面上に設けられ、かつ、活性層およびこれを上下で挟むクラッド層を含む半導体結晶層と、チップに分割された基板の他面およびこれに連続して基板の側面に設けられ、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層とを備えることを特徴とするものである。
【００２８】
本発明に係る光半導体装置においては、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力が付与される。この場合、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る光半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、光半導体結晶層の基板に対する応力をより効果的に抑制することができる。また、本発明に係る光半導体装置は、反りが抑制されると、共振器として高い精度を有する。また、半導体結晶層の剥がれの発生が抑制される。
【００２９】
半導体結晶層は、ＧａＮ系半導体層であってもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであってもよい。
【００３０】
本発明に係る光半導体装置の製造方法は、一面上に活性層およびこれを上下で挟むクラッド層を含む半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とするものである。
【００３１】
本発明に係る光半導体装置の製造方法においては、一面上に活性層およびこれを上下で挟むクラッド層を含む半導体結晶層が設けられる基板の他面と基板がチップに分割された際に側面をなす領域とに、半導体結晶層が基板に付与する応力と同じ方向に基板に応力を付与する応力緩和層が形成される。この場合、半導体結晶層が基板に付与する応力と同じ方向に、応力緩和層から基板に対して応力がかかる。それにより、本発明に係る光半導体装置の反りおよびクラックの発生が抑制される。また、応力緩和層が基板の側面にまで形成されていることから、半導体結晶層の基板に対する応力をより効果的に抑制することができる。さらに、本発明に係る光半導体装置は、反りが抑制されると、共振器として高い精度を有する。また、半導体結晶層の剥がれの発生が抑制される。
【００３２】
基板の他面に溝が形成されおり、応力緩和層は、基板の他面および溝の内壁に設けられてもよい。この場合、チップに分割された際に光半導体装置の側面をなす領域への応力緩和層の形成が容易になる。光半導体装置は、基板の他面から前記溝に到達する切断を実施することで、チップに分割されてもよい。基板は、ＧａＮ，ＳｉＣまたはサファイアであってもよい。
【発明の効果】
【００３３】
本発明によれば、半導体結晶層によって基板の面方向に付与される応力と同じ応力が基板の反対面に付与されるため、半導体結晶層の基板に対する応力が相殺される。それにより、本発明に係る半導体基板の反りおよびクラックの発生が抑制される。
【００３４】
また、この応力を付与する応力緩和層は、自らその応力によって基板から剥がれないように本発明では基板の側面にまで延在して設けられている。これにより、本発明は有効に基板の反りを解決する。したがって、リソグラフィ等により半導体ウェハ上に素子パターンを形成する際にウェハ全体の露光の寸法のバラツキが生じることが防止される。これにより、本発明に係る半導体ウェハ上に高詳細な素子パターンを形成することができる。また、本発明に係る半導体ウェハを用いて半導体装置を製造する際の歩留まりが向上する。
【００３５】
さらに、ＦＥＴに本発明を適用すると、基板の反りに基づくＦＥＴの内部の電気特性の変化、またそれに基づくＦＥＴの特性の変化を防止することができる。また、ＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）に本発明を適用すると、反りに基づく共振器の歪みを防止することができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明を実施するための最良の形態を説明する。
【００３７】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体基板１００の模式的断面図である。図１に示すように、半導体基板１００は、成長基板１、半導体結晶層２、応力緩和層３を備える。成長基板１は、基板として半導体ウェハの基板として機能するものであり、ＧａＮ，ＳｉＣ，サファイア等の基板からなる。
【００３８】
成長基板１上には半導体結晶層２が形成されている。半導体結晶層２は、ＧａＮ系半導体等からなる。半導体基板１００をＧａＮ系ＨＥＭＴに用いる場合には、半導体結晶層２は、成長基板１側からＧａＮ系半導体層、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ系半導体層が順に積層された構造を有する。
【００３９】
成長基板１の下面、成長基板１の側面および半導体結晶層２の側面には、応力緩和層３が形成されている。応力緩和層３は、成長基板１の下面から成長基板１の側面および半導体結晶層２の側面にかけて連続して形成されていることが好ましい。応力緩和層３は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
【００４０】
成長基板１および半導体結晶層２のそれぞれは、異なる材料から形成されている。それにより、成長基板１の格子定数および熱膨張係数と半導体結晶層２の格子定数および熱膨張係数との間には格差が存在する。また、成長基板１と半導体結晶層２とが同じ材料から形成されている場合においても、成長基板１上に半導体結晶層２を形成する際に格子定数、熱膨張係数等に格差が生じる。以上のことから、成長基板１に対して半導体結晶層２が引張方向または圧縮方向に応力を有するようになる。特に、ＧａＮ系ＨＥＭＴに用いる半導体基板１００においては、半導体結晶層２は成長基板１に対して引張方向に応力を有する。
【００４１】
本実施の形態に係る応力緩和層３は、半導体結晶層２が成長基板１に対して有する応力と同じ方向に成長基板１に対して応力を有する。それにより、半導体結晶層２の成長基板１に対する引張応力または圧縮応力が相殺される。したがって、半導体基板１００の反り、クラックの発生が抑制される。その結果、リソグラフィ等により半導体基板１００上に素子パターンを形成する際にウェハ全体の露光の寸法のバラツキをなくすことができる。以上のことから、半導体基板１００上に高詳細な素子パターンを形成することができる。
【００４２】
また、本実施の形態に係る半導体基板１００においては、応力緩和層３が成長基板１の側面および半導体結晶層２の側面にまで形成されていることから、半導体結晶層２の成長基板１に対する応力をより効果的に相殺することができる。さらに、応力緩和層３によって成長基板１と半導体結晶層２とが固定されることから、成長基板１と半導体結晶層２との界面における剥がれを効果的に防止することができる。したがって、半導体基板１００を用いて半導体装置を製造する際の歩留まりが大幅に向上する。
【００４３】
なお、応力緩和層３の応力は、応力緩和層３の膜厚に比例することから、応力緩和層３の膜厚を適宜制御することにより任意の応力を成長基板１に付与することができる。
【００４４】
また、半導体結晶層２の成長基板１に対する応力方向に応じて、応力緩和層３を構成する材料を適宜選択することができる。それにより、半導体基板１００の反り、クラックの発生を効果的に抑制することができる。
【００４５】
以下に、応力緩和層３として用いることができる材料とその膜厚を表１に示す。表１に示すように、応力緩和層３として、ＳｉＯ２，Ａｕ，ＷＳｉ，ＳｉＯＮ，ＳｉＮ，ＴｉＷ，ＮｉＣｒ，Ｎｉ，Ｔｉ等を用いることができる。これらの各材料は成長基板１に対して引張方向に応力が働く。
【００４６】
【表１】
【００４７】
また、半導体基板１００の反り量が５μｍ以下になるような応力緩和層３の膜厚の範囲を表１に示す。この場合、成長基板１はＳｉＣ、サファイア、ＧａＮ等からなる。また、半導体結晶層２は、Ａｌ，Ｇａ，Ｉｎ，Ｎ等から構成される。ここで、反り量とは、図２に示すように、凸面が上方になる状態の半導体ウェハの高さから半導体ウェハの中心部分の膜厚を差し引いた値のことをいう。
【００４８】
図３は、半導体基板１００の反り量を５μｍ以下に制限する場合における応力緩和層３の応力と膜厚との関係を示す図である。図３の縦軸は応力緩和層３の膜厚を示し、図３の横軸は応力緩和層３の応力を示す。図３に示すように、応力緩和層３の応力が大きくなるにつれて応力緩和層３の膜厚は小さくなる。以上のように、成長基板１および半導体結晶層２の材料、径、膜厚等に応じて応力緩和層３を構成する材料、膜厚等を適宜選択することができる。
【００４９】
本実施の形態によれば、成長基板１および半導体結晶層２の側面まで形成された応力緩和層３により、半導体基板１００の反り量を有効に制限できる。それにより、例えば、電極形成のために実施されるリソグラフィ工程におけるパターンの歪みを抑制することができる。したがって、高精度のパターニングが可能になる。
【００５０】
なお、本実施の形態においては、成長基板１の側面および半導体結晶層２の側面全体に応力緩和層３が形成されているが、成長基板１の側面のみまたは成長基板１および半導体結晶層２の側面の一部に応力緩和層２が形成されていても半導体基板１００の反り量は有効に低減される。それにより、半導体結晶層２の剥がれが防止できる。
【００５１】
次に、図１の半導体基板１００の製造方法について説明する。図４は、半導体基板１００の製造方法について説明するためのフロー図である。まず、図４（ａ）に示すように、成長基板１を準備する。
【００５２】
次に、図４（ｂ）に示すように、ＭＯＣＶＤ法により成長基板１上に半導体結晶層２をエピタキシャル成長させる。半導体結晶層２は、半導体基板１００をＧａＮ系ＨＥＭＴに用いる場合には、成長基板１側からＧａＮ系半導体層、ＧａＮ層、ＡｌＧａＮ層およびＧａＮ系半導体層を順に積層させることによって形成される。
【００５３】
次いで、図４（ｃ）に示すように、成長基板１の下面、成長基板１の側面および半導体結晶層２の側面とを覆う応力緩和層３を形成する。応力緩和層３は、ＳｉＮ、メタル、ＧａＮ等から形成される。応力緩和層３としてＳｉＮを用いる場合には、スパッタリングまたはＣＶＤ法により応力緩和層３を形成することができる。
【００５４】
応力緩和層３としてメタルを用いる場合には、スパッタリングまたは真空蒸着法により応力緩和層３を形成することができる。応力緩和層３としてＧａＮを用いる場合には、ＭＯＶＰＥ（有機金属気相成長法）により応力緩和層３を形成することができる。なお、応力緩和層３としてその他の材料を用いる場合には、その材料に応じた方法により応力緩和層３を形成することができる。以上の工程により、半導体基板１００が完成する。
【００５５】
（第２の実施の形態）
第１の実施の形態においては成長基板１上に半導体結晶層２を形成した後に応力緩和層３を設けているが、あらかじめ応力を成長基板１に付与することにより、後に半導体結晶層２を成長させた場合にトータルで反り量を低減することも可能である。すなわち、本発明は、半導体結晶層２を成長させる前にあらかじめ反対の応力を付与した半導体結晶成長用基板においても、その効果を発揮できるものである。
【００５６】
図５は、第２の実施の形態に係る半導体結晶成長用基板２００の模式的断面図である。図５に示すように、半導体結晶成長用基板２００は、成長基板２０１および応力緩和層２０２を備える。成長基板２０１は、図１の成長基板１と同様のものを用いることができる。成長基板２０１の下面および側面には、応力緩和層２０２が形成されている。応力緩和層２０２は、図１の応力緩和層３と同様のものを用いることができる。応力緩和層２０２は、成長基板２０１の下面から成長基板２０１の側面にかけて連続して形成されていることが好ましい。
【００５７】
本実施の形態に係る応力緩和層２０２は、成長基板２０１上に形成されるべき半導体結晶層が成長基板２０１に対して有する応力と同じ方向に成長基板２０１１に対して応力を有する。それにより、半導体結晶層の成長基板２０１に対する引張応力または圧縮応力が相殺される。したがって、半導体結晶層を形成後の半導体結晶成長用基板２００の反り、クラックの発生が抑制される。その結果、半導体結晶層の剥がれも防止される。
【００５８】
次に、半導体結晶成長用基板２００の製造方法について説明する。図６は、半導体結晶成長用基板２００の製造方法について説明するためのフロー図である。まず、図６（ａ）に示すように、成長基板１を準備する。
【００５９】
次に、図６（ｂ）に示すように、成長基板１の下面および側面とを覆う応力緩和層２０２を形成する。応力緩和層２０２は、ＳｉＮ、メタル、ＧａＮ等から形成される。応力緩和層２０２としてＳｉＮを用いる場合には、スパッタリングまたはＣＶＤ法により応力緩和層２０２を形成することができる。
【００６０】
応力緩和層２０２としてメタルを用いる場合には、スパッタリングまたは真空蒸着法により応力緩和層２０２を形成することができる。応力緩和層２０２としてＧａＮを用いる場合には、ＭＯＶＰＥ（有機金属気相成長法）により応力緩和層２０２を形成することができる。なお、応力緩和層２０２としてその他の材料を用いる場合には、その材料に応じた方法により応力緩和層２０２を形成することができる。以上の工程により、半導体結晶成長用基板２００が完成する。
【００６１】
（第３の実施の形態）
第１および第２の実施の形態において説明したような応力緩和層は、半導体装置の製造工程におけるリソグラフィ工程だけに効果を発揮するものではない。例えば、ダイシングなどによってチップ状の半導体装置に分割された後も、生じる反りが緩和される。その結果、半導体装置の特性劣化を防止することができる。以下、応力緩和層が設けられた半導体装置について説明する。半導体装置の一例としてＧａＮ系ＨＥＭＴについて説明する。
【００６２】
図７は、第３の実施の形態に係る半導体装置３００の模式的断面図である（ＧａＮ系ＨＥＭＴ）。図７に示すように、半導体装置３００は、基板３０１上にバッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５が順に形成されている。例えば、基板３０１はＳｉＣからなり、バッファ層３０２はＡｌＮからなり、チャネル層３０３はＧａＮからなり、電子供給層３０４はＡｌＧａＮからなり、キャップ層３０５はＧａＮからなる。以下、バッファ層３０２、チャネル層３０３、電子供給層３０４キャップ層３０５のことを半導体結晶層３１０と呼ぶ。
【００６３】
キャップ層３０５上にはゲート電極３０６が形成され、キャップ層３０５上においてゲート電極３０６を挟むようにソース電極３０７とドレイン電極３０８とが形成されている。また、キャップ層３０５上において、ゲート電極３０６とソース電極３０７との間およびゲート電極３０６とドレイン電極３０８との間に表面保護膜３０９が形成されている。表面保護膜３０９は、例えば、ＳｉＮ等からなる。
【００６４】
基板３０１の下面と、基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５の側面とに、応力緩和層３２０が形成されている。、応力緩和層３２０は、基板３０１の下面から基板３０１、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５の側面にかけて連続して形成されていることが好ましい。応力緩和層３２０は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
【００６５】
本実施の形態に係る応力緩和層３２０は、半導体結晶層３１０が基板３０１に対して有する応力と同じ方向に基板３０１に対して応力を有する。それにより、半導体結晶層３１０の基板３０１に対する引張応力または圧縮応力が相殺される。したがって、半導体装置３００の反り、クラックの発生が抑制される。また、半導体装置３００の反りが抑制できると、半導体結晶層３１０の電子状態の変化を抑制することができる。それにより、半導体装置３００の特性が向上する。その結果、半導体装置３００は所望の特性を実現する。
【００６６】
さらに、本実施の形態に係る半導体装置３００においては、応力緩和層３２０が基板３０１の側面および半導体結晶層３１０の側面にまで形成されていることから、半導体結晶層３１０の基板３０１に対する応力をより効果的に相殺することができる。さらに、応力緩和層３２０によって基板３０１と半導体結晶層３１０とが固定されることから、基板３０１と半導体結晶層３１０との界面における剥がれを効果的に防止することができる。
【００６７】
なお、本実施の形態においては、基板３０１の側面および半導体結晶層３１０の側面全体に応力緩和層３２０が形成されているが、基板３０１の側面の一部のみに応力緩和層３２０が形成されていても半導体基板３００の反り量は有効に低減される。それにより、半導体結晶層３１０の剥がれが防止される。
【００６８】
図８は、本実施の形態に係る半導体装置（ＧａＮ系ＨＥＭＴ）の他の例である半導体装置３００ａの模式的断面図である。半導体装置３００ａが図７の半導体装置３００と異なる点は、応力緩和層３２０が基板３０１の下面および基板３０１の側面の一部に連続して形成されている点である。
【００６９】
この場合においても、応力緩和層３２０は、半導体結晶層３１０が基板３０１に対して有する応力と同じ方向に基板３０１に対して応力を有する。それにより、半導体結晶層３１０の基板３０１に対する引張応力または圧縮応力が相殺される。したがって、半導体装置３００ａの反り、クラックの発生が抑制される。なお、本実施の形態に係る半導体装置の一例としてＧａＮ系ＨＥＭＴについて説明したが、半導体結晶層上にゲート電極、ソース電極およびドレイン電極が設けられた半導体装置に適用することができる。例えば、ＦＥＴに本発明を適用することもできる。
【００７０】
続いて、半導体装置３００ａの製造方法について説明する。図９および図１０は、半導体装置３００ａの製造方法について説明するためのフロー図である。まず、図９（ａ）に示すように、基板３０１上に、バッファ層３０２、チャネル層３０３、電子供給層３０４およびキャップ層３０５をＣＶＤ法等により順に形成する。
【００７１】
次に、図９（ｂ）に示すように、基板３０１の下面に複数の溝３１１を形成する。複数の溝３１１の深さは特に限定されず、切り欠き部がバッファ層３０２に到達していなければよい。溝３１１は、ダイシングブレードによって形成することもでき、マスクを利用したエッチングによっても形成することができる。次いで、図９（ｃ）に示すように、基板３０１の下面の全体にわたって応力緩和層３２０をスパッタリング、ＣＶＤ法等により形成する。それにより、複数の溝３１１にも応力緩和層３２０が形成される。
【００７２】
次に、図１０（ａ）に示すように、キャップ層３０５上に表面保護膜３０９を形成し、表面保護膜３０９に開口を形成し、その開口にゲート電極３０６、ソース電極３０７およびドレイン電極３０８をＣＶＤ法等により形成する。この場合、表面保護膜３０９の開口は、隣接する溝３１１と溝３１１との間のキャップ層３０５上にゲート電極３０６、ソース電極３０７およびドレイン電極３０８が一つずつ形成されるように形成される。
【００７３】
次いで、図１０（ｂ）に示すように、表面保護膜３０９の各溝３１１上方の部分にダイシングラインとなる開口３１２を形成する。続いて、ダイシングブレードによって各開口３１２から各溝３１１にかけてダイシングを行う。以上の工程により、半導体装置３００ａが形成される。
【００７４】
以上の製造方法によれば、半導体装置３００ａとしてチップに分割される前に、半導体装置３００ａの側面に応力緩和層３２０を形成することができる。したがって、チップ化した後に応力緩和層を設ける製造方法に比較して、半導体装置の製造工程数が削減される。また、半導体装置３００ａにおいても本発明の効果が得られる。
【００７５】
（第４の実施の形態）
次に、光半導体装置の一例としてＧａＮ系ＶＣＳＥＬについて説明する。図１１は、第４の実施の形態に係る光半導体装置４００の模式的断面図である（ＧａＮ系ＶＣＳＥＬ）。図１１に示すように、光半導体装置４００は、基板４０１上にバッファ層４０２およびｎ型コンタクト層４０３が順に形成されている。また、ｎ型コンタクト層４０３の中央部上にｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７が順に形成されている。
【００７６】
例えば、基板４０１はＳｉＣからなり、バッファ層４０２はＡｌＮからなり、ｎ型コンタクト層４０３はｎ型ＧａＮからなり、ｎ型クラッド層４０４はｎ型ＡｌＧａＮからなり、量子井戸活性層４０５はＩｎＧａＮ／ＧａＮからなり、ｐ型クラッド層４０６はｐ型ＡｌＧａＮからなり、ｐ型コンタクト層４０７はｐ型ＧａＮからなる。以下、バッファ層４０２、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を半導体結晶層４１０と呼ぶ。
【００７７】
ｎ型コンタクト層４０３上のｎ型クラッド層４０４の外側には、ｎ側電極４１１が形成されている。ｐ型コンタクト層４０７上にはリング状のｐ側電極４１２が形成されている。また、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を覆うように表面保護膜４１３が形成されている。表面保護膜４１３は、例えば、ＳｉＮ等からなる。
【００７８】
基板４０１の下面と、基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面とに、応力緩和層４２０が形成されている。応力緩和層４２０は、基板４０１の下面から基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面にかけて連続して形成されていることが好ましい。応力緩和層４２０は、ＳｉＮ等の絶縁膜、ＷＳｉ，ＴｉＷ，ＴｉＮ等のメタル膜、ＧａＮ等の半導体膜等から形成される。
【００７９】
本実施の形態に係る応力緩和層４２０は、半導体結晶層４１０が基板４０１に対して有する応力と同じ方向に基板４０１に対して応力を有する。それにより、半導体結晶層４１０の基板４０１に対する引張応力または圧縮応力が相殺される。したがって、光半導体装置４００の反り、クラックの発生が抑制される。
【００８０】
このような光半導体装置は、半導体結晶層の厚み方向に共振器端を持つ。当然ながら半導体結晶層は大きな厚みを持つことが困難であるため、短共振器となる傾向にある。このような共振器においては、共振器に許容される形状誤差は非常に小さくなる。したがって、半導体結晶層の反りが大きいと、所望の特性を実現することが困難となる。本実施の形態に係る光半導体装置４００においては、反りが抑制される。したがって、光半導体装置４００は、共振器として高い精度を有する。その結果、光半導体装置４００は、良好な特性を有する。
【００８１】
また、本実施の形態に係る光半導体装置４００においては、応力緩和層４２０が基板４０１の下面と基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面とに形成されていることから、半導体結晶層４１０側から基板４０１に付与される応力をより効果的に相殺することができる。さらに、応力緩和層４２０によって基板４０１とバッファ層４０２およびｎ型コンタクト層４０３とが固定されることから、基板４０１とバッファ層４０２との界面およびバッファ層４０２とｎ型コンタクト層４０２との界面における剥がれを効果的に防止することができる。
【００８２】
なお、本実施の形態においては、基板４０１、バッファ層４０２およびｎ型コンタクト層４０３の側面に応力緩和層３２０が形成されているが、基板４０１の側面の一部のみに応力緩和層４２０が形成されていても半導体装置４００の反り量は有効に低減される。それにより、半導体結晶層４１０の剥がれが防止される。
【００８３】
図１２は、本実施の形態に係る光半導体装置の他の例である光半導体装置４００ａの模式的断面図（ＧａＮ系ＶＣＳＥＬ）である。光半導体装置４００ａが図１１の光半導体装置４００と異なる点は、応力緩和層４２０が基板４０１の下面および基板４０１の側面の一部に連続して形成されている点である。
【００８４】
この場合においても、応力緩和層４２０は、半導体結晶層４１０が基板４０１に対して有する応力と同じ方向に基板４０１に対して応力を有する。それにより、半導体結晶層４１０の基板４０１に対する引張応力または圧縮応力が相殺される。したがって、光半導体装置４００ａの反り、クラックの発生が抑制される。
【００８５】
続いて、光半導体装置４００ａの製造方法について説明する。図１３、図１４および図１５は、光半導体装置４００ａの製造方法について説明するためのフロー図である。まず、図１３（ａ）に示すように、基板４０１上に、バッファ層４０２、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７をＣＶＤ法等により順に形成する。
【００８６】
次に、図１３（ｂ）に示すように、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を選択的に除去し、ｎ型コンタクト層４０３を露出させる。次いで、図１３（ｃ）に示すように、ｎ型コンタクト層４０３、ｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を覆うように表面保護膜４１３を形成する。
【００８７】
次いで、図１４（ａ）に示すように、基板４０１の下面に複数の溝４２１を形成する。溝４２１は、上方のｎ型クラッド層４０４、量子井戸活性層４０５、ｐ型クラッド層４０６およびｐ型コンタクト層４０７を挟むように形成される。溝４２１の深さは特に限定されず、切り欠き部がバッファ層４０２に到達していなければよい。溝４２１は、ダイシングブレードによって形成することもでき、マスクを利用したエッチングによっても形成することができる。
【００８８】
次に、図１４（ｂ）に示すように、基板４０１の下面の全体にわたって応力緩和層４２０をスパッタリング、ＣＶＤ法等により形成する。それにより、複数の溝４２１にも応力緩和層４２０が形成される。次いで、図１４（ｃ）に示すように、表面保護膜４１３に開口を形成し、その開口にｎ側電極４１１およびｐ側電極４１２をＣＶＤ法等により形成する。ｐ側電極４１２は、光出力窓の周囲を囲むリング電極となっている。
【００８９】
次いで、図１５に示すように、表面保護膜４１３の各溝４２１上方の部分にダイシングラインとなる開口４１４を形成する。続いて、ダイシングブレードによって各開口４１４から各溝４２１にかけてダイシングを行う。以上の工程により、光半導体装置４００ａが形成される。
【００９０】
以上の製造方法によれば、光半導体装置４００ａとしてチップに分割される前に、光半導体装置４００ａの側面に応力緩和層４２０を形成することができる。したがって、チップ化した後に応力緩和層を設ける製造方法に比較して、光半導体装置の製造工程数が削減される。また、光半導体装置４００ａにおいても本発明の効果が得られる。
【実施例】
【００９１】
（比較例１）
比較例１として従来の半導体基板５００を作製した。図１６は、従来の半導体基板５００の模式的断面図である。図１６に示すように、ＳｉＣから構成される成長基板５０１上にＭＯＣＶＤ法により、Ａｌ，Ｇａ，ＩｎおよびＮからなる半導体結晶層５０２をエピタキシャル成長させた。
【００９２】
（実施例１）
実施例１として上記実施の形態に従って図１の半導体基板１００を作製した。成長基板１としてＳｉＣを用い、半導体結晶層２としてＡｌ，Ｇａ，ＩｎおよびＮからなる結晶層を用い、応力緩和層３としてＳｉＯ２を用いた。半導体結晶層２はＭＯＣＶＤ法により成長基板１上にエピタキシャル成長させ、応力緩和層３は成長基板１の下面、成長基板１の側面および半導体結晶層２の側面にスパッタリングにより形成した。
【００９３】
（分析）
比較例１に係る半導体基板２００および実施例１に係る半導体基板１００の反り量を表２に示す。表２に示すように、比較例１に係る半導体基板５００の反り量は、半導体結晶層５０１をエピタキシャル成長させる前においては１２μｍとなり、半導体結晶層５０１をエピタキシャル成長させた後においては１７μｍとなった。一方、実施例１に係る半導体基板１００においては、応力緩和層３を形成した後の反り量は５μｍとなった。以上のことから、実施例１に係る半導体基板１００においては半導体結晶層２から成長基板１に対してかかる応力が相殺されていることがわかる。
【００９４】
【表２】
【００９５】
（比較例２）
続いて、比較例２として従来の半導体基板５００ａを作製した。図１７は、従来の半導体基板５００ａの模式的断面図である。図１７に示すように、ＳｉＣから構成される成長基板５０１上にＡｌ，Ｇａ，ＩｎおよびＮからなる半導体結晶層５０２をＭＯＣＶＤ法によりエピタキシャル成長させ、成長基板５０１の下面にスパッタリングにより応力緩和層５０３を形成した。
【００９６】
（分析）
実施例１に係る半導体基板１００および比較例２に係る半導体基板２００ａを用いてトランジスタを作製する工程中に、成長基板と応力緩和層との間に剥がれが生じるか否かを調べた。実施例１に係る半導体基板１００および比較例２に係る半導体基板２００ａのサンプルをそれぞれ５０個ずつ作製した。これらを用いてトランジスタを作製した。表３にその結果を示す。
【００９７】
【表３】
【００９８】
表３に示すように、比較例２に係る半導体基板５００ａを用いたトランジスタの作製工程中に、５個のサンプルに成長基板５０１と応力緩和層５０３との間に剥がれが生じた。さらに、残りの４５個のサンプルに対して配線を施す工程中に、１７個のサンプルに成長基板５０１と応力緩和層５０３との間に剥がれが生じた。
【００９９】
一方、実施例１に係る半導体基板１００を用いたトランジスタの作製工程中には、成長基板１と応力緩和層３との間に剥がれが生じなかった。さらに、配線を施す工程中にも成長基板１と応力緩和層３との間に剥がれが生じなかった。
【０１００】
以上のことから、成長基板１の側面および半導体結晶層２の側面にまで応力緩和層３を形成することにより、トランジスタ作製工程中における成長基板１と応力緩和層３との間の剥がれが防止されることがわかる。したがって、実施例１に係る半導体基板１００を用いてトランジスタを作製する際においても、半導体基板１００の反り、クラックの発生を効果的に抑制することができる。以上のことから、歩留まりが大幅に向上することがわかる。
【図面の簡単な説明】
【０１０１】
【図１】本発明に係る半導体ウェハの模式的断面図である。
【図２】半導体ウェハの反り量を説明するための図である。
【図３】応力緩和層の応力と膜厚との関係を示す図である。
【図４】半導体基板の製造方法について説明するためのフロー図である。
【図５】第２の実施の形態に係る半導体結晶成長用基板の模式的断面図である。
【図６】半導体結晶成長用基板の製造方法について説明するためのフロー図である。
【図７】第３の実施の形態に係る半導体装置の模式的断面図である（ＧａＮ系ＨＥＭＴ）。
【図８】本実施の形態に係る半導体装置（ＧａＮ系ＨＥＭＴ）の他の例の模式的断面図である。
【図９】半導体装置の製造方法について説明するためのフロー図である。
【図１０】半導体装置の製造方法について説明するためのフロー図である。
【図１１】第４の実施の形態に係る光半導体装置の模式的断面図である（ＧａＮ系ＶＣＳＥＬ）。
【図１２】本実施の形態に係る光半導体装置の他の例の模式的断面図（ＧａＮ系ＶＣＳＥＬ）である。
【図１３】光半導体装置の製造方法について説明するためのフロー図である。
【図１４】光半導体装置の製造方法について説明するためのフロー図である。
【図１５】光半導体装置の製造方法について説明するためのフロー図である。
【図１６】従来の半導体基板の模式的断面図である。
【図１７】従来の半導体基板の模式的断面図である。
【符号の説明】
【０１０２】
１，２０１ 成長基板
２ 半導体結晶層
３，２０２，３２０，４２０ 応力緩和層
１００ 半導体基板
２００ 半導体結晶成長用基板
３００，３００ａ，４００，４００ａ 半導体装置
３１１，４２１ 溝
【特許請求の範囲】
【請求項１】
基板の一面上に成長した半導体結晶層と、
前記基板の他面およびこれに連続して前記基板の側面に形成され、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層とを備えることを特徴とする半導体基板。
【請求項２】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１または２記載の半導体基板。
【請求項４】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１〜３のいずれかに記載の半導体基板。
【請求項５】
基板の一面上に半導体結晶層を成長させる工程と、
前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を前記基板の他面およびこれに連続して前記基板の側面に形成するステップとを含むことを特徴とする半導体基板の製造方法。
【請求項６】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項５記載の半導体基板の製造方法。
【請求項７】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項５または６記載の半導体基板の製造方法。
【請求項８】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項５〜７のいずれかに記載の半導体基板の製造方法。
【請求項９】
一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して前記半導体結晶成長用基板の側面に形成され、前記半導体結晶層が前記半導体結晶成長用基板に付与する応力と同じ方向に前記半導体結晶成長用基板に応力を付与する応力緩和層を備えることを特徴とする半導体結晶成長用基板。
【請求項１０】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項９記載の半導体結晶成長用基板。
【請求項１１】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項９または１０記載の半導体結晶成長用基板。
【請求項１２】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項９〜１１のいずれかに記載の半導体結晶成長用基板。
【請求項１３】
一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して前記半導体結晶成長用基板の側面に形成され、前記半導体結晶層が前記半導体結晶成長用基板に付与する応力と同じ方向に前記半導体結晶成長用基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とする半導体結晶成長用基板の製造方法。
【請求項１４】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１３記載の半導体結晶成長用基板の製造方法。
【請求項１５】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１３または１４記載の半導体結晶成長用基板の製造方法。
【請求項１６】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１３〜１５のいずれかに記載の半導体結晶成長用基板の製造方法。
【請求項１７】
基板の一面上に設けられた電界効果型トランジスタの動作層となる半導体結晶層と、
チップに分割された前記基板の他面およびこれに連続して前記基板の側面に設けられ、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層とを備えることを特徴とする半導体装置。
【請求項１８】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１７または１８記載の半導体装置。
【請求項２０】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１７〜１９のいずれかに記載の半導体装置。
【請求項２１】
一面上に電界効果型トランジスタの動作層となる半導体結晶層が設けられる基板の他面と前記基板がチップに分割された際に側面をなす領域とに、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２２】
前記基板の他面に溝が形成されおり、
前記応力緩和層は、前記基板の他面および前記溝の内壁に設けられることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記半導体装置は、前記基板の他面から前記溝に到達する切断を実施することで、チップに分割されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項２１〜２３のいずれかに記載の半導体装置の製造方法。
【請求項２５】
基板の一面上に設けられ、かつ、活性層およびこれを上下で挟むクラッド層を含む半導体結晶層と、
チップに分割された前記基板の他面およびこれに連続して前記基板の側面に設けられ、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層とを備えることを特徴とする光半導体装置。
【請求項２６】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項２５記載の光半導体装置。
【請求項２７】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項２５または２６記載の光半導体装置。
【請求項２８】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項２５〜２７のいずれかに記載の光半導体装置。
【請求項２９】
一面上に活性層およびこれを上下で挟むクラッド層を含む半導体結晶層が設けられる基板の他面と前記基板がチップに分割された際に側面をなす領域とに、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とする光半導体装置の製造方法。
【請求項３０】
前記基板の他面に溝が形成されおり、
前記応力緩和層は、前記基板の他面および前記溝の内壁に設けられることを特徴とする請求項２９記載の光半導体装置の製造方法。
【請求項３１】
前記光半導体装置は、前記基板の他面から前記溝に到達する切断を実施することで、チップに分割されることを特徴とする請求項３０記載の光半導体装置の製造方法。
【請求項３２】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項２９〜３１のいずれかに記載の半導体装置の製造方法。
【請求項１】
基板の一面上に成長した半導体結晶層と、
前記基板の他面およびこれに連続して前記基板の側面に形成され、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層とを備えることを特徴とする半導体基板。
【請求項２】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１または２記載の半導体基板。
【請求項４】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１〜３のいずれかに記載の半導体基板。
【請求項５】
基板の一面上に半導体結晶層を成長させる工程と、
前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を前記基板の他面およびこれに連続して前記基板の側面に形成するステップとを含むことを特徴とする半導体基板の製造方法。
【請求項６】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項５記載の半導体基板の製造方法。
【請求項７】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項５または６記載の半導体基板の製造方法。
【請求項８】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項５〜７のいずれかに記載の半導体基板の製造方法。
【請求項９】
一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して前記半導体結晶成長用基板の側面に形成され、前記半導体結晶層が前記半導体結晶成長用基板に付与する応力と同じ方向に前記半導体結晶成長用基板に応力を付与する応力緩和層を備えることを特徴とする半導体結晶成長用基板。
【請求項１０】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項９記載の半導体結晶成長用基板。
【請求項１１】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項９または１０記載の半導体結晶成長用基板。
【請求項１２】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項９〜１１のいずれかに記載の半導体結晶成長用基板。
【請求項１３】
一面上に半導体結晶層が成長されるべき、半導体結晶成長用基板の他面およびこれに連続して前記半導体結晶成長用基板の側面に形成され、前記半導体結晶層が前記半導体結晶成長用基板に付与する応力と同じ方向に前記半導体結晶成長用基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とする半導体結晶成長用基板の製造方法。
【請求項１４】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１３記載の半導体結晶成長用基板の製造方法。
【請求項１５】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１３または１４記載の半導体結晶成長用基板の製造方法。
【請求項１６】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１３〜１５のいずれかに記載の半導体結晶成長用基板の製造方法。
【請求項１７】
基板の一面上に設けられた電界効果型トランジスタの動作層となる半導体結晶層と、
チップに分割された前記基板の他面およびこれに連続して前記基板の側面に設けられ、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層とを備えることを特徴とする半導体装置。
【請求項１８】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項１７または１８記載の半導体装置。
【請求項２０】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項１７〜１９のいずれかに記載の半導体装置。
【請求項２１】
一面上に電界効果型トランジスタの動作層となる半導体結晶層が設けられる基板の他面と前記基板がチップに分割された際に側面をなす領域とに、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２２】
前記基板の他面に溝が形成されおり、
前記応力緩和層は、前記基板の他面および前記溝の内壁に設けられることを特徴とする請求項２１記載の半導体装置の製造方法。
【請求項２３】
前記半導体装置は、前記基板の他面から前記溝に到達する切断を実施することで、チップに分割されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項２１〜２３のいずれかに記載の半導体装置の製造方法。
【請求項２５】
基板の一面上に設けられ、かつ、活性層およびこれを上下で挟むクラッド層を含む半導体結晶層と、
チップに分割された前記基板の他面およびこれに連続して前記基板の側面に設けられ、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層とを備えることを特徴とする光半導体装置。
【請求項２６】
前記半導体結晶層は、ＧａＮ系半導体層であることを特徴とする請求項２５記載の光半導体装置。
【請求項２７】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項２５または２６記載の光半導体装置。
【請求項２８】
前記応力緩和層は、ＳｉＮ，ＷＳｉ，ＴｉＷ，ＴｉＮまたはＧａＮであることを特徴とする請求項２５〜２７のいずれかに記載の光半導体装置。
【請求項２９】
一面上に活性層およびこれを上下で挟むクラッド層を含む半導体結晶層が設けられる基板の他面と前記基板がチップに分割された際に側面をなす領域とに、前記半導体結晶層が前記基板に付与する応力と同じ方向に前記基板に応力を付与する応力緩和層を形成する工程を含むことを特徴とする光半導体装置の製造方法。
【請求項３０】
前記基板の他面に溝が形成されおり、
前記応力緩和層は、前記基板の他面および前記溝の内壁に設けられることを特徴とする請求項２９記載の光半導体装置の製造方法。
【請求項３１】
前記光半導体装置は、前記基板の他面から前記溝に到達する切断を実施することで、チップに分割されることを特徴とする請求項３０記載の光半導体装置の製造方法。
【請求項３２】
前記基板は、ＧａＮ，ＳｉＣまたはサファイアであることを特徴とする請求項２９〜３１のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−２７８９９９（Ｐ２００６−２７８９９９Ａ）
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願番号】特願２００５−１００２４８（Ｐ２００５−１００２４８）
【出願日】平成１７年３月３０日（２００５．３．３０）
【出願人】（０００１５４３２５）ユーディナデバイス株式会社 (291)
【Ｆターム（参考）】
【公開日】平成１８年１０月１２日（２００６．１０．１２）
【国際特許分類】
【出願日】平成１７年３月３０日（２００５．３．３０）
【出願人】（０００１５４３２５）ユーディナデバイス株式会社 (291)
【Ｆターム（参考）】
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