半導体素子の製造方法
【課題】コンタクトホールから露出する導電層間を連結するコンタクトパッドの形成の際、金属シリサイド層を用いて電気的な抵抗を低減する半導体素子の製造方法を提供する。
【解決手段】半導体基板上に第1導電層、第1層間絶縁膜、第2導電層、及び第2層間絶縁膜を順次形成し、マスク膜を食刻マスクとして用いて第2層間絶縁膜、第2導電層、及び第1層間絶縁膜を順次除去して第1導電層が露出するコンタクトホールを形成する段階と、コンタクトホールの側壁に露出した第2導電層を選択的に食刻してコンタクトホールの側壁に露出する第1層間絶縁膜と第2層間絶縁膜との間にリセスを形成する段階と、コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第3導電層を形成するとともに、リセスを埋める金属シリサイド層を形成する段階と、金属シリサイド層が形成された後、コンタクトホールを埋める第4導電層を形成する段階と、を含む。
【解決手段】半導体基板上に第1導電層、第1層間絶縁膜、第2導電層、及び第2層間絶縁膜を順次形成し、マスク膜を食刻マスクとして用いて第2層間絶縁膜、第2導電層、及び第1層間絶縁膜を順次除去して第1導電層が露出するコンタクトホールを形成する段階と、コンタクトホールの側壁に露出した第2導電層を選択的に食刻してコンタクトホールの側壁に露出する第1層間絶縁膜と第2層間絶縁膜との間にリセスを形成する段階と、コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第3導電層を形成するとともに、リセスを埋める金属シリサイド層を形成する段階と、金属シリサイド層が形成された後、コンタクトホールを埋める第4導電層を形成する段階と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法に係るもので、詳しくは、コンタクトホールにより露出される複数個の積層された導電層間を連結するコンタクトパッドの形成の際、金属シリサイド層を用いて電気的な抵抗を減らし得る半導体素子の製造方法に関する。
【背景技術】
【0002】
半導体装置が高集積化されるに従い、素子のデザインロール、例えば、トランジスタのチャンネル長さ、アクティブ間隔、配線広さ、配線間隔及びコンタクトパッドの大きさなどが縮小されている。
半導体素子において配線工程はコンタクトホールの形成と配線の2つに区分される。近年では半導体素子の高集積化に従い配線の幅は減少し、特にコンタクトの場合において水平方向の大きさは低減されている反面、垂直方向への大きさが増加するに従い、コンタクトの縦横比が増加している実情である。このとき、半導体素子の動作速度の向上と配線の信頼度を向上させるためには金属配線の多層化が必要とされ、特に層間絶縁膜の平坦化のためにはコンタクトホールのフィリング(filling)は必須であり、現在では多層配線の形成時にフィリング技術としては物理気相蒸着方法と化学気相蒸着方法が主に使用されている。また、限定の面積に積層される多層配線を連結するにあたって、低抵抗コンタクトを得るために金属シリサイド層を用いてコンタクトパッドを形成するのが一般的である。
【0003】
金属シリサイド層はシリコン基板とその上に形成された金属層との間に低抵抗の界面を提供するオーミック層の役割をする。また、金属シリサイド層は金属層とその下部の半導体領域の間、または多重金属システムにおいて2つの金属層の間で2つの物質が互いに拡散されることを防止するための拡散障壁層としての役割をする。
【0004】
また、金属シリサイド層はチタニウムシリサイド(TiSi2)或いは8族シリサイド、例えば、PtSi2、PdSi2、CoSi2、及びNiSi2などの物質から形成され、0.25μm級以下の半導体装置においてはチタニウムシリサイド及びコバルトシリサイドが広く使用されている。
以下、図面を参照して前記金属シリサイド層を用いた半導体素子の製造方法を説明する。
【0005】
図2Aから図2Gは従来技術による半導体素子の製造方法を示す工程断面図である。
図2Aに示すように、従来技術による半導体素子の製造方法は、半導体基板10の表面または前記半導体基板10の上部に所定厚さの第1導電層12を形成する。ここで、前記第1導電層12は半導体基板10の表面に導電性不純物をイオン注入または拡散させて形成された前記半導体基板10の第1活性層からなるか、または前記第1活性層の上部でゲート絶縁膜により絶縁されるように形成されて前記第1活性層に所定大きさの電場を形成する第1ゲート電極からなる。図示していないが、前記第1導電層12は隣接領域に形成される半導体素子との電気的な影響を除去するために前記第1導電層12の周りに素子分離膜またはスペースを形成する。
【0006】
図2Bに示すように、前記第1導電層12上に所定厚さの第1層間絶縁膜14を形成する。ここで、前記第1層間絶縁膜14は、前記第1導電層12と後述の第2導電層(図2Cの16)とを電気的に絶縁させる役割をするだけでなく、前記第1導電層12上に形成される第2導電層16のパターニング工程を容易に実施するための役割をも有する。
【0007】
図2Cに示すように、前記第1層間絶縁膜14上に第2導電層16を形成する。ここで、前記第2導電層16は前記第1層間絶縁膜14上で前記第1導電層12と絶縁される連結配線または前記第1層間絶縁膜14上に形成される第2トランジスタの第2ゲート電極からなる。例えば、前記第2導電層16は導電性不純物でドーピングされたポリシリコン材質で形成される。図示していないが、前記第2トランジスタは前記第1層間絶縁膜14上の一側で所定大きさを有して形成される第2活性層と、前記第2活性層または前記第2活性層が形成された前記第1層間絶縁膜14上に形成される第2ゲート絶縁膜と、前記第2活性層上の前記第2ゲート絶縁膜上で前記第1導電層12の上部に連結されるように形成される第2ゲート電極と、を含んでいる。
【0008】
図2Dに示すように、前記第2導電層16上に第2層間絶縁膜18を形成する。ここで、前記第2層間絶縁膜18は前記第2導電層16の上部で絶縁されて形成される第3導電層の形成を容易にするように所定の厚さを有して形成される。
図2Eに示すように、前記第2層間絶縁膜18上にはハードマスク膜(図示せず)を形成する。ハードマスク膜は、前記第2導電層16と前記第1導電層12とがオーバーラップする部分の前記第2層間絶縁膜18を局部的に露出させる。また、前記ハードマスク膜を食刻マスクとして用いて前記第2層間絶縁膜18、第2導電層16、及び第1層間絶縁膜14を順次除去して、前記第1導電層12が露出するコンタクトホール20を形成する。ここで、前記コンタクトホール20は前記第2層間絶縁膜18、第2導電層16、及び前記第1層間絶縁膜14を貫通して前記第1導電層12の所定部分に開口する。このような乾式食刻方法は前記第2層間絶縁膜18、第2導電層16、及び第1層間絶縁膜14を食刻する反応ガスを前記半導体基板10に垂直な方向に流動させて垂直方向への食刻特性に優れた非等方性食刻方法であって、等方性食刻がなされる湿式食刻方法に比べ相対的に前記コンタクトホール20を容易に形成することができる。このとき、前記ハードマスク膜は前記コンタクトホール20の形成時に前記反応ガスにより食刻される。例えば、前記コンタクトホール20の側壁は、前記第2層間絶縁膜18の開放口と前記第2導電層16または第1層間絶縁膜14の開放口とが互いに同一または類似な大きさで形成される場合に垂直断面を有する。反面、前記コンタクトホール20の側壁は、前記第2層間絶縁膜18の開放口に比べ前記第2導電層16または第1層間絶縁膜14の開放口が小さい大きさで形成される場合に傾斜面を有するようになる。
【0009】
図2Fに示すように、前記コンタクトホール20の形成された半導体基板10の全面にチタニウムなどからなる第3導電層22を形成する。ここで、第3導電層22は前記コンタクトホール20に露出した前記第1導電層12と第2導電層16との界面で反応して金属シリサイド層24として形成される。例えば、金属シリサイド層24は導電性に優れた導電性金属と、前記ポリシリコンが高温で反応して前記第2導電層16と後述の第4導電層(図2Gの26)との間で抵抗を減少させる役割をする。しかし、前記第3導電層22に比べ前記金属シリサイド層24の蒸着体積比が大きいため、前記コンタクトホール20の側壁が垂直断面または傾斜面を有し、前記第2層間絶縁膜18、第2導電層16、及び第1層間絶縁膜14が一直線で形成されれば、前記第2導電層16が延長される前記コンタクトホール20内の側壁が突出して形成される。
【0010】
図2Gに示すように、前記第3導電層22の形成された半導体基板10の全面に第4導電層26を形成して前記コンタクトホール20を埋める。ここで、前記第4導電層26は前記第1導電層12と前記第2導電層16を電気的に連結させる。また、前記金属シリサイド層24は前記第4導電層26と前記第1導電層若しくは前記第2導電層16との間に接触抵抗を減らすことができる。このとき、前記コンタクトホール20内へ突出して形成される前記金属シリサイド層24により、第2導電層16の延長部分において前記第1導電層12の間に前記第4導電層26が充填されない空洞28が形成される。このことにより、電気的な特性が低下するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【0011】
上述のように、従来技術による半導体素子の製造方法は以下のような問題点があった。即ち、従来技術による半導体素子の製造方法は、垂直断面または傾斜面を有して形成されたコンタクトホール20内に露出する第2導電層16の延長線上部分に突出して形成された金属シリサイド層24により、前記コンタクトホール20を埋める第4導電層26を形成する際、前記コンタクトホール20の底部に形成された第1導電層12と前記第2導電層16との間に空洞28が形成される。その結果、電気的な特性が低下し、生産収率が減少するという問題点があった。
【0012】
そこで、本発明の目的は、電気的な特性の低下を抑制し、生産収率の増大及び極大化を図る半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
このような目的を達成するため本発明の一実施例による半導体素子の製造方法は、半導体基板上に第1導電層を形成する段階と、前記第1導電層上に第1層間絶縁膜を形成する段階と、前記第1層間絶縁膜上に所定厚さの第2導電層を形成する段階と、前記第2導電層上に第2層間絶縁膜を形成する段階と、前記第2層間絶縁膜上に所定のマスク膜を形成し、前記マスク膜を食刻マスクとして用いて前記第2層間絶縁膜、前記第2導電層、及び前記第1層間絶縁膜を順次除去して前記第1導電層が露出するコンタクトホールを形成する段階と、前記コンタクトホールの側壁に露出した前記第2導電層を選択的に食刻して前記コンタクトホールの側壁に露出する前記第1層間絶縁膜と前記第2層間絶縁膜との間にリセスを形成する段階と、前記コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第3導電層を形成するとともに、前記リセスを埋める金属シリサイド層を形成する段階と、前記金属シリサイド層が形成された後、前記コンタクトホールを埋める第4導電層を形成する段階と、を含むことを特徴とする。
【発明の効果】
【0014】
本発明は、コンタクトホールの側壁に露出した第2導電層を選択的に食刻してリセスを形成し、前記リセスを埋める程度の厚さの金属シリサイド層を形成する。これにより、第4導電層を用いたコンタクトホールを埋める際に、前記第2導電層の延長線上に、第1導電層と前記第2導電層との間の前記第4導電層における空洞の形成を防止する。したがって、電気的な特性の低下が抑制されるとともに、生産収率の増大または極大化を図り得るとの効果がある。
【発明を実施するための最良の形態】
【0015】
以下、本発明による好ましい実施例を添付図を参照して詳しく説明する。本発明を説明するにあたって、関連の公知技術或いは構成に対する具体的な説明が本発明の要旨に反すると判断される場合には、その詳しい説明を省略する。
図1Aから図1Hは本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【0016】
図1Aに示すように、本実施例の半導体素子の製造方法は、半導体基板110の表面または前記半導体基板110の上部に所定厚さの第1導電層112を形成する。
ここで、前記第1導電層112は、半導体基板110の表面に導電性不純物がイオン注入または拡散されて形成される。例えば、前記第1導電層112は、純粋なシリコン材質でなる半導体基板110の表面にアクセプターまたはドナータイプの導電性不純物をイオン注入方法或いは熱的拡散方法により形成された第1活性層からなる。このとき、前記第1活性層はトランジスタのソース領域、ドレイン領域またはチャンネル領域として形成される。図示していないが、前記第1活性層が形成された半導体基板110上に前記トランジスタの形成されるべき領域をカバーリングする第1ハードマスク膜を形成し、前記第1ハードマスク膜を食刻マスクとして用いて前記第1ハードマスク膜から露出した前記半導体基板110の表面を除去してトレンチを形成する。そして、トレンチが形成された後、前記第1ハードマスク膜は除去される。前記トレンチが形成された半導体基板110の全面にシリコン酸化膜を形成して前記トレンチを埋め、前記第1活性層が露出するように前記半導体基板110を平坦化して前記シリコン酸化膜からなる素子分離膜を基準にして水平面で複数個の第1活性層を分離させる。
【0017】
前記第1導電層112は、前記チャンネル領域からなる前記第1活性層の上部で第1ゲート絶縁膜により絶縁して形成され、外部から印加される電圧信号により前記チャンネル領域に所定大きさの電場を形成する第1ゲート電極として形成することもできる。前記第1ゲート電極は、例えば以下のような方法で形成される。まず、素子分離膜により分離された複数個の第1活性層上に急速熱処理(Rapid Thermal Process:RTP)方法を用いてシリコン酸化膜からなる第1ゲート絶縁膜を形成する。形成した前記第1ゲート絶縁膜上に化学気相蒸着方法を用いて前記導電性不純物のトーピングされたポリシリコンからなる第1導電層112を形成する。形成した前記第1導電層112上にフォトレジストを塗布しパターニングし、このフォトレジストを食刻マスクとして用いて前記第1導電層112及び第1ゲート絶縁膜を順次除去してゲートスタックを形成する。前記ゲートスタックが形成された半導体基板110の全面にシリコン窒化膜を形成し、前記第1導電層112が露出するように前記シリコン窒化膜を等方性食刻して、前記ゲートスタックの側壁に第1スペースを形成する。これにより、前記第1スペースから選択的に露出する前記第1ゲート電極が形成される。このとき、前記第1ゲート電極の両側に露出する前記第1活性層のソース領域またはドレイン領域或いは前記第1導電層112を形成することもできる。
【0018】
以後、後述のコンタクトホール(図1Eの120)の形成の際、前記第1導電層112の過度な食刻を防止するために前記第1導電層112上に食刻停止膜を形成する。例えば、前記食刻停止膜は化学気相蒸着方法により形成されたシリコン窒化膜またはシリコン酸窒化膜からなる。
図1Bに示すように、前記第1導電層112上に所定厚さの第1層間絶縁膜114を形成する。例えば、前記第1層間絶縁膜114は化学気相蒸着方法または熱処理工程により形成されるシリコン酸化膜からなる。ここで、前記第1層間絶縁膜114は第1活性層または第1ゲート電極からなる前記第1導電層112上に形成され、前記第1導電層112の上部で前記第1導電層112と絶縁されて後述の第2導電層116を電気的に絶縁させる。以後、前記第1層間絶縁膜114は前記第1導電層112上に形成される第2導電層116のパターニング工程を容易に実施するために前記第1層間絶縁膜114を化学機械的研磨方法により平坦化させる。
【0019】
図1Cに示すように、前記第1層間絶縁膜114上に所定厚さの第2導電層116を形成する。ここで、前記第2導電層116は前記第1層間絶縁膜114上で前記第1導電層112と絶縁される連結配線、前記第1層間絶縁膜114上に形成される第2トランジスタの第2活性層、または前記第1層間絶縁膜114上に形成される第2トランジスタの第2ゲート電極からなる。このとき、前記第2導電層116は後述のコンタクトホール(図1Eの120)を埋める第3導電層(図1Gの122)の形成時に金属シリサイド層124を形成するために導電性不純物でドーピングされたポリシリコン材質で形成される。
【0020】
図示していないが、前記第2トランジスタは前記第1層間絶縁膜114上の一側で所定大きさを有して形成される第2活性層と、前記第2活性層または前記第2活性層の形成された前記第1層間絶縁膜114上に形成される第2ゲート絶縁膜と、前記第2活性層上の前記第2ゲート絶縁膜上で前記第1導電層112の上部に連結されるように形成される第2ゲート電極とを含んでいる。このとき、前記第1トランジスタの上部で前記第2トランジスタが積層される構造は、SRAMメモリのように平面構造から垂直構造に変化する半導体素子の研究において必然的に求められている。
【0021】
例えば、4つのNMOSトランジスタと2つのPMOSトランジスタからなるSRAMの場合、一般の平面構造から垂直構造に変化させるとき、前記4つのNMOSトランジスタの上部に前記2つのPMOSトランジスタを形成する複層構造の研究開発が活発に行われている。このとき、前記4つのNMOSトランジスタのうち2つのNMOSトランジスタはアクセストランジスタであり、残りの2つのNMOSトランジスタは駆動トランジスタである。また、前記2つのPMOSトランジスタは負荷抵抗を有するロードトランジスタであり、前記駆動トランジスタの2つのNMOSトランジスタとクロスカップルされた複数個のインバータ構造を有するように連結される。前記複数個のインバータ構造において前記NMOSトランジスタのゲート電極と前記PMOSトランジスタのゲート電極とが前記第1層間絶縁膜114を介して互いに連結される。
【0022】
図1Dに示すように、前記第2導電層116が形成された半導体基板110の全面には第2層間絶縁膜118が形成される。ここで、前記第2層間絶縁膜118は、前記第2導電層116の上部において絶縁されて形成される第3導電層(図1Gの122)または第4導電層(図1Hの126)の蒸着またはパターニング工程を容易にするために所定の厚さを有するように形成される。このとき、前記第2層間絶縁膜118は、第2活性層または第2ゲート電極からなる前記第2トランジスタを覆うように形成される。例えば、前記第2層間絶縁膜118は、前記第2トランジスタの段差被覆性を向上させるために化学気相蒸着方法または熱処理工程で形成されるシリコン酸化膜である。
【0023】
以後、化学的機械的研磨方法を用いて前記第2層間絶縁膜118の形成された半導体基板110を平坦化する。
図1Eに示すように、前記第2層間絶縁膜118上に前記第1導電層112と前記第2導電層116とがオーバーラップする部分の前記第2層間絶縁膜118の一部を開口する第2ハードマスク膜を形成する。
【0024】
ここで、前記第2ハードマスク膜は、次の手順で形成される。前記第2層間絶縁膜118上に所定厚さのシリコン酸化膜またはシリコン窒化膜を形成し、前記シリコン酸化膜またはシリコン窒化膜上にフォトレジストを形成する。形成したフォトレジストを、前記第2層間絶縁膜118の一部が露出するようにパターニングする。パターニングした前記フォトレジストをマスク膜として用いてシリコン酸化膜またはシリコン窒化膜を除去して前記第2層間絶縁膜118を露出させる。最後に、前記フォトレジストは除去される。前記シリコン窒化膜は、例えば前記フォトレジストの露光工程において前記シリコン酸化膜上で前記フォトレジストに入射する光が反射せずに吸収される不透明膜であって、前記シリコン酸化膜上に形成されて反射防止膜の役割をする。
【0025】
前記第2ハードマスク膜を食刻マスクとして用いた乾式食刻方法により前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114を順次除去し、前記フォトレジストを除去して、前記第1導電層112が露出するコンタクトホール120を形成する。
前記コンタクトホール120は、前記第1導電層112と前記第2導電層116とがオーバーラップした部分において、前記第2層間絶縁膜118、第2導電層116及び第1層間絶縁膜114を除去することにより、前記第2層間絶縁膜118、第2導電層116、及び前記第1層間絶縁膜114を貫き、前記第1導電層112の所定部分が露出するように形成される。例えば、乾式食刻方法では、前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114を食刻する反応ガスを前記半導体基板110に垂直な方向に流動させることにより垂直方向への食刻特性に優れている非等方性食刻方法であって、等方性食刻のなされる湿式食刻方法に比べて相対的に前記コンタクトホール120を容易に形成することができる。
【0026】
また、前記乾式食刻方法では、前記半導体基板110上に形成された第2層間絶縁膜118、第2導電層116、及び前記第1層間絶縁膜114の食刻に際して、反応した工程ガスが前記半導体基板110の表面を通じて流動することを防止するために、高温のプラズマ反応を用いて未反応の工程ガスを混合して前記半導体基板110の表面に垂直に流動するように設定する。これにより、食刻特性を向上させることができる。このとき、前記乾式食刻方法に用いられる反応ガスは前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114のそれぞれに対する食刻選択比が互いに同一または類似である。また、前記コンタクトホール120の形成時に使用される反応ガスは前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114に比べ前記食刻停止膜または前記第1導電層112の食刻選択比が優れていなければならない。例えば、前記第2ハードマスク層を食刻する反応ガスはCF4系列の化学物質であり、前記第2層間絶縁膜118を食刻する反応ガスはC4F6系列の化学物質であり、前記第2導電層116を食刻する反応ガスはCF4系列の化学物質で、前記第1層間絶縁膜114を食刻する反応ガスはC4F6系列の化学物質であり、前記食刻停止膜を除去する反応ガスはCH3系列の化学物質である。このとき、前記第2ハードマスク膜は、前記コンタクトホール120の形成時に前記第2層間絶縁膜118、前記第2導電層116または前記第1層間絶縁膜114とともに前記反応ガスにより食刻される。
【0027】
一方、垂直方向の食刻特性に優れた乾式食刻方法により形成するコンタクトホール120の側壁が垂直断面を有している場合、前記第2層間絶縁膜118の開放口の内径と、前記第2導電層116の開放口の内径と、第1層間絶縁膜114の開放口の内径とが互いに同一または類似な大きさで形成される。また、前記コンタクトホール120の側壁が傾斜面を有して形成される場合、前記第2層間絶縁膜118の開放口の内径は、前記第2導電層116の開放口の内径または第1層間絶縁膜114の開放口の内径に比べ大きく形成される。
【0028】
前記第1層間絶縁膜114と前記第2層間絶縁膜118とが同一または類似な製造方法により形成された同じ膜質で形成される場合、前記乾式食刻方法により前記第1層間絶縁膜114の開放口の内径が前記第2層間絶縁膜118の開放口の内径に比べ大きく形成することはできない。
反面、互いに異なる材質からなる前記第2層間絶縁膜118と前記第2導電層116とを前記乾式食刻方法を用いて除去してコンタクトホール120を形成する場合、前記第2導電層116が前記第2層間絶縁膜118に比べ過度に食刻される。そのため、前記第2導電層116の開放口の内径を前記第2層間絶縁膜118の開放口の内径よりも大きく形成することができる。以後、前記コンタクトホール120を埋めるため、後述の第3導電層(図1Gの122)または第4導電層(図1Hの126)が前記第2導電層116と互いに接続することはできない。よって、前記第2層間絶縁膜118の開放口の内径に比べ第2導電層116の開放口の内径が大きくなるることを防止しなければならない。
【0029】
従って、前記コンタクトホール120の形成時に上部膜と下部膜とが同一の内径の開放口を有する垂直断面を有するように形成するか、前記上部膜が下部膜に比べて内径の大きな開放口を有する傾斜面を有するように形成されるコンタクトホール120の形成方法に対する研究開発が進行されている。
このとき、前記コンタクトホール120から露出する前記第1導電層112及び第2導電層116の表面抵抗を高めるために、後述の金属シリサイド層(図1Gの124)の体積を増加させる必要がある。そこで、前記第2導電層116が形成される部分では、前記コンタクトホール120が径方向外側へ突出するように、すなわち第2導電層116が大きく食刻される。また、前記第2導電層116が形成される前記コンタクトホール120の内部に前記金属シリサイド層124が突出すると、前記金属シリサイド層124上に後述の第4導電層126を蒸着する時、蒸着反応ガスが前記金属シリサイド層124のボトルネック現象に起因して前記コンタクトホール120の底部まで流動できなくなる。その結果、第4導電層126は、前記コンタクトホール120内で空洞を形成するおそれがある。
【0030】
図1Fに示すように、前記金属シリサイド層124が前記コンタクトホール120内部に突出することを防止するため、前記コンタクトホール120の内部に露出する前記第2導電層を選択的に除去して前記コンタクトホール120の側壁にリセス128を形成する。ここで、前記リセス128は前記コンタクトホール120内部で前記第1層間絶縁膜114と第2層間絶縁膜118との間で前記金属シリサイド層124の形成増加分に該当する深さを有するように形成される。例えば、前記第2導電層116は、アンモニア:過酸化水素:水を約4:1:95程度の体積比で混合した混合溶液を食刻溶液として用いた湿式食刻方法により食刻される。前記混合溶液は、約80℃の温度であり、約0.5Å/sec程度の食刻率でポリシリコン材質の前記第2導電層116を食刻する。また、前記混合溶液は、前記ポリシリコンとシリコン酸化膜の食刻比が約10:1程度であって、前記ポリシリコンに対する食刻選択比が優れているので、前記第1層間絶縁膜114及び第2層間絶縁膜118は前記第2導電層116に比べ非常に遅い速度で食刻される。そして、前記第1導電層112はポリシリコン材質で形成される場合、前記第2導電層116と同一または類似な食刻率で前記混合溶液により食刻される。例えば、前記湿式食刻方法の場合、前記コンタクトホール120に露出した前記第1導電層112と第2導電層116とを同一の食刻率で食刻する一方、前記半導体基板110の垂直な方向において、端部に形成された前記コンタクトホール120の底部から露出する前記第1導電層112に比べ、前記コンタクトホール120内部で前記第1層間絶縁膜114と前記第2層間絶縁膜118との間にサンドイッチ状に形成された第2導電層116を低い食刻率で食刻する。また、前記湿式食刻方法は前記混合溶液が流動する量に比例し、前記混合溶液に接触する面積の大きさに比例して前記ポリシリコンを除去させることができる。そのため、前記第2導電層116に比べ前記第1導電層112を過度に除去することができる。従って、前記混合溶液により除去される第2導電層116に形成される前記リセス128の深さは、前記第1導電層112に比べ非常に小さな食刻率で食刻される。例えば、前記第2導電層116が約800Åないし1000Å程度の厚さを有する場合、前記第2導電層116には約300秒間で約150Å程度の深さのリセス128が形成される。
【0031】
図1Gに示すように、前記コンタクトホール120の側壁にリセス128を形成した半導体基板110の全面に第3導電層122を形成する。ここで、前記第3導電層122は後述の第4導電層(図1Hの126)と前記第1導電層112或いは第2導電層116との電気的な特性(例えば、オーミックコンタクト抵抗)を向上させるために、前記第1導電層112または前記第2導電層116の表面に金属シリサイド層124を形成する。例えば、第3導電層122は、チタニウムまたはタングステンなどのような金属からなる。従って、前記金属シリサイド層124は前記チタニウムと前記ポリシリコンとが高温で再結合したチタニウムシリサイドを含んでいる。
【0032】
前記チタニウムシリサイドは、化学気相蒸着方法により前記チタニウムの形成と同時にインサイチュで形成されるか、またはスパッターリング方法により前記チタニウムを形成した後に別の熱処理工程により形成される。
前記化学気相蒸着方法により形成される前記チタニウム層は、四塩化チタニウム(TiCl4)のような反応ガスを用いて形成する。このとき、前記四塩化チタニウムの反応ガスが前記コンタクトホール120の側壁に形成されたリセス128を流動しながら、前記リセス128を含む前記コンタクトホール120内部の全面に同一または類似な厚さの前記チタニウムが形成される。このとき、前記チタニウムを形成する工程チャンバの温度は高温に加熱され、前記第1導電層112または第2導電層116に形成された前記チタニウムが選択的に前記ポリシリコンと反応してチタニウムシリサイド層が形成される。このとき、前記チタニウムシリサイドは前記チタニウムに比べ約2倍以上に体積が膨張して前記コンタクトホール120内部のリセス128を埋める。さらに、このとき、前記チタニウムシリサイドは前記チタニウムに比べ約2.22倍程度の体積まで膨張する。例えば、前記チタニウムを約100Å程度で形成して前記コンタクトホール120内で約150Å程度の深さに形成した前記リセス128を埋めたとき、前記コンタクトホール120側壁における第1層間絶縁膜114及び第2層間絶縁膜118の延長線上に約70Å程度の厚さを有するチタニウムシリサイド層が形成される。これにより、前記チタニウムシリサイドのような金属シリサイド層124は、前記コンタクトホール120側壁に形成されたリセス128を埋めるだけでなく、前記コンタクトホール120の側壁に形成される前記第3導電層122と一直線上に形成することができる。従って、化学気相蒸着方法を用いた第3導電層122は、前記コンタクトホール120の側壁に形成されたリセス128にも入り込んで形成され、前記第3導電層122及び前記第2導電層116は高温の熱により再反応して前記第2導電層116が延長される前記コンタクトホール120内部で金属シリサイド層124として形成される。
【0033】
前記スパッターリング方法により形成されるチタニウム層は、チタニウムターゲットにプラズマ状態の不活性気体を衝突させて前記チタニウムターゲットから分離されるチタニウム粒子が前記コンタクトホール120の形成された半導体基板110上に落下することにより蒸着される。ここで、前記チタニウム層は、前記チタニウムターゲットにおいて物理的な衝突により生成され、前記コンタクトホール120内部に落下する前記チタニウム粒子が前記コンタクトホール120側壁に形成されたリセス128に侵入する。そのため、前記コンタクトホール120の底部おいて、前記第2導電層116のコンタクトホール側の端面の延長線以上まで蒸着する必要がある。このとき、前記スパッターリング方法は、前記半導体基板110に平行な方向に蒸着される金属層の形成時に容易に使用できるが、コンタクトホール120の埋立の際に前記化学気相蒸着方法に比べステップカバレージ特性が不良である。そこで、前記スパッターリング方法により形成される前記チタニウム層は、前記コンタクトホール120の底部で形成された第1導電層112と第2導電層116との間に形成される前記第1層間絶縁膜114が所定厚さ以下である場合、前記コンタクトホール120の側壁に形成されたリセス128を埋めるように形成される。その後、前記リセス128を埋めた前記チタニウム層を高温で前記ポリシリコンと再反応させてチタニウムシリサイド層を形成する。このとき、前記チタニウムシリサイド層は、前記ポリシリコン材質の第2導電層116と前記チタニウム層との間で電気的な特性(例えば、オーミックコンタクト特性)を向上させることができる。前記チタニウム層は一般に電気抵抗が高いため、タングステン層に代えて用いることができる。例えば、前記スパッターリング方法により前記タングステン層を形成する場合、タングステンターゲットが使用される。水平構造に比べ垂直構造を有する配線の連結方法では、層間絶縁膜の厚さが制限されるスパッターリング方法よりも化学気相蒸着方法により形成された第3導電層122を用いてコンタクトホール120の側壁に形成されたリセス128を埋める。そして、前記第3導電層122とポリシリコン材質の第2導電層116とを再反応させて金属シリサイド層124を形成し、前記金属シリサイド層124が前記コンタクトホール120の側壁から突出することを防止する。
【0034】
図2Hに示すように、前記第3導電層122が形成された半導体基板110の全面に第4導電層126を形成して前記コンタクトホール120を埋める。第4導電層126は、前記第1導電層112と前記第2導電層116とを電気的に互いに連結させる。このとき、前記第1導電層112と第2導電層116との界面に形成された前記金属シリサイド層124は、前記第1導電層112と前記第4導電層126との間における電気的特性(例えば、オーミックコンタクト特性)を向上させ、前記第2導電層116と前記第4導電層126との間における電気的特性(例えば、オーミックコンタクト特性)を向上させる。例えば、前記第4導電層126は、前記第2層間絶縁膜118上で形成される配線構造または第3トランジスタの第3活性層或いは第3ゲート電極を含んでいる。また、前記第4導電層126は、化学気相蒸着方法により形成されたタングステンまたはアルミニウム材質を含んでいる。
【0035】
このとき、前記化学気相蒸着方法により形成された前記第4導電層126は、前記コンタクトホール120の側壁から金属シリサイド層124が突出していないので、前記コンタクトホール120の底部側で前記金属シリサイド層124との間に空洞を形成することなく、前記コンタクトホール120を埋める。例えば、前記化学気相蒸着方法では、前記第4導電層126を形成するための反応ガスが前記コンタクトホール120の内部に循環供給される。このとき、前記反応ガスは、前記コンタクトホール120の底部または内壁に流動されながら沈殿物を沈殿させて前記第4導電層126を形成する。
【0036】
以上のように、前記リセス128を埋める金属シリサイド層124を前記第2導電層116からコンタクトホール120の内部に突出しないように形成することにより、前記反応ガスが前記コンタクトホール120の内壁にそって前記コンタクトホール120の底部までに流動する。このとき、前記第4導電層126は、反応ガスにより前記コンタクトホール120の内壁または底部で互いに同一または類似な厚さを有するように漸次的に形成され、コンタクトホール120を埋める。
【0037】
例えば、前記SRAMの場合、駆動トランジスタの複数個のNMOSトランジスタ上にロードトランジスタの複数個のPMOSトランジスタが前記コンタクトホール120を埋める前記第4導電層126または金属シリサイド層124を通じてクロスカップルされるように電気的に連結される。
つまり、本実施例の半導体素子の製造方法では、コンタクトホール120の側壁に露出する第2導電層116を選択的に食刻してリセス128を形成し、前記リセス128を埋める程度の厚さを有する金属シリサイド層124を形成する。そして、第4導電層126を用いたコンタクトホール120を埋めるとき、前記第2導電層116の延長線上の部分においてコンタクトホール120への金属シリサイド層124の突出を低減している。これにより、前記第4導電層126中への空洞の形成を防止する。したがって、電気的な特性の低下を防止し、さらに生産収率を増大または極大化することができる。
【0038】
上述の実施例の説明は、本発明の理解を提供するために図面を参照にして例えたものにすぎず、本発明を限定する意味で解釈されてはいけない。そして、本発明の技術分野で通常の知識を有したものにとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは勿論のことである。
例えば、前記コンタクトホール120内に露出する第1導電層112または第2導電層116のほかにまた他の導電層がさらに形成されてもよい。また、前記コンタクトホール120内で前記コンタクトホール120を埋めるために使用される第3導電層122または第4導電層126のほかにまた他の導電層がさらに形成されてもよい。
【図面の簡単な説明】
【0039】
【図1A】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1B】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1C】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1D】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1E】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1F】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1G】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1H】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図2A】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2B】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2C】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2D】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2E】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2F】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2G】従来技術による半導体素子の製造方法を示す工程断面図である。
【符号の説明】
【0040】
110:半導体基板、112:第1導電層、114:第1層間絶縁膜、116:第2導電層、118:第2層間絶縁膜、120:コンタクトホール、122:第3導電層、124:金属シリサイド層、126:第4導電層、128:リセス
【技術分野】
【0001】
本発明は、半導体素子の製造方法に係るもので、詳しくは、コンタクトホールにより露出される複数個の積層された導電層間を連結するコンタクトパッドの形成の際、金属シリサイド層を用いて電気的な抵抗を減らし得る半導体素子の製造方法に関する。
【背景技術】
【0002】
半導体装置が高集積化されるに従い、素子のデザインロール、例えば、トランジスタのチャンネル長さ、アクティブ間隔、配線広さ、配線間隔及びコンタクトパッドの大きさなどが縮小されている。
半導体素子において配線工程はコンタクトホールの形成と配線の2つに区分される。近年では半導体素子の高集積化に従い配線の幅は減少し、特にコンタクトの場合において水平方向の大きさは低減されている反面、垂直方向への大きさが増加するに従い、コンタクトの縦横比が増加している実情である。このとき、半導体素子の動作速度の向上と配線の信頼度を向上させるためには金属配線の多層化が必要とされ、特に層間絶縁膜の平坦化のためにはコンタクトホールのフィリング(filling)は必須であり、現在では多層配線の形成時にフィリング技術としては物理気相蒸着方法と化学気相蒸着方法が主に使用されている。また、限定の面積に積層される多層配線を連結するにあたって、低抵抗コンタクトを得るために金属シリサイド層を用いてコンタクトパッドを形成するのが一般的である。
【0003】
金属シリサイド層はシリコン基板とその上に形成された金属層との間に低抵抗の界面を提供するオーミック層の役割をする。また、金属シリサイド層は金属層とその下部の半導体領域の間、または多重金属システムにおいて2つの金属層の間で2つの物質が互いに拡散されることを防止するための拡散障壁層としての役割をする。
【0004】
また、金属シリサイド層はチタニウムシリサイド(TiSi2)或いは8族シリサイド、例えば、PtSi2、PdSi2、CoSi2、及びNiSi2などの物質から形成され、0.25μm級以下の半導体装置においてはチタニウムシリサイド及びコバルトシリサイドが広く使用されている。
以下、図面を参照して前記金属シリサイド層を用いた半導体素子の製造方法を説明する。
【0005】
図2Aから図2Gは従来技術による半導体素子の製造方法を示す工程断面図である。
図2Aに示すように、従来技術による半導体素子の製造方法は、半導体基板10の表面または前記半導体基板10の上部に所定厚さの第1導電層12を形成する。ここで、前記第1導電層12は半導体基板10の表面に導電性不純物をイオン注入または拡散させて形成された前記半導体基板10の第1活性層からなるか、または前記第1活性層の上部でゲート絶縁膜により絶縁されるように形成されて前記第1活性層に所定大きさの電場を形成する第1ゲート電極からなる。図示していないが、前記第1導電層12は隣接領域に形成される半導体素子との電気的な影響を除去するために前記第1導電層12の周りに素子分離膜またはスペースを形成する。
【0006】
図2Bに示すように、前記第1導電層12上に所定厚さの第1層間絶縁膜14を形成する。ここで、前記第1層間絶縁膜14は、前記第1導電層12と後述の第2導電層(図2Cの16)とを電気的に絶縁させる役割をするだけでなく、前記第1導電層12上に形成される第2導電層16のパターニング工程を容易に実施するための役割をも有する。
【0007】
図2Cに示すように、前記第1層間絶縁膜14上に第2導電層16を形成する。ここで、前記第2導電層16は前記第1層間絶縁膜14上で前記第1導電層12と絶縁される連結配線または前記第1層間絶縁膜14上に形成される第2トランジスタの第2ゲート電極からなる。例えば、前記第2導電層16は導電性不純物でドーピングされたポリシリコン材質で形成される。図示していないが、前記第2トランジスタは前記第1層間絶縁膜14上の一側で所定大きさを有して形成される第2活性層と、前記第2活性層または前記第2活性層が形成された前記第1層間絶縁膜14上に形成される第2ゲート絶縁膜と、前記第2活性層上の前記第2ゲート絶縁膜上で前記第1導電層12の上部に連結されるように形成される第2ゲート電極と、を含んでいる。
【0008】
図2Dに示すように、前記第2導電層16上に第2層間絶縁膜18を形成する。ここで、前記第2層間絶縁膜18は前記第2導電層16の上部で絶縁されて形成される第3導電層の形成を容易にするように所定の厚さを有して形成される。
図2Eに示すように、前記第2層間絶縁膜18上にはハードマスク膜(図示せず)を形成する。ハードマスク膜は、前記第2導電層16と前記第1導電層12とがオーバーラップする部分の前記第2層間絶縁膜18を局部的に露出させる。また、前記ハードマスク膜を食刻マスクとして用いて前記第2層間絶縁膜18、第2導電層16、及び第1層間絶縁膜14を順次除去して、前記第1導電層12が露出するコンタクトホール20を形成する。ここで、前記コンタクトホール20は前記第2層間絶縁膜18、第2導電層16、及び前記第1層間絶縁膜14を貫通して前記第1導電層12の所定部分に開口する。このような乾式食刻方法は前記第2層間絶縁膜18、第2導電層16、及び第1層間絶縁膜14を食刻する反応ガスを前記半導体基板10に垂直な方向に流動させて垂直方向への食刻特性に優れた非等方性食刻方法であって、等方性食刻がなされる湿式食刻方法に比べ相対的に前記コンタクトホール20を容易に形成することができる。このとき、前記ハードマスク膜は前記コンタクトホール20の形成時に前記反応ガスにより食刻される。例えば、前記コンタクトホール20の側壁は、前記第2層間絶縁膜18の開放口と前記第2導電層16または第1層間絶縁膜14の開放口とが互いに同一または類似な大きさで形成される場合に垂直断面を有する。反面、前記コンタクトホール20の側壁は、前記第2層間絶縁膜18の開放口に比べ前記第2導電層16または第1層間絶縁膜14の開放口が小さい大きさで形成される場合に傾斜面を有するようになる。
【0009】
図2Fに示すように、前記コンタクトホール20の形成された半導体基板10の全面にチタニウムなどからなる第3導電層22を形成する。ここで、第3導電層22は前記コンタクトホール20に露出した前記第1導電層12と第2導電層16との界面で反応して金属シリサイド層24として形成される。例えば、金属シリサイド層24は導電性に優れた導電性金属と、前記ポリシリコンが高温で反応して前記第2導電層16と後述の第4導電層(図2Gの26)との間で抵抗を減少させる役割をする。しかし、前記第3導電層22に比べ前記金属シリサイド層24の蒸着体積比が大きいため、前記コンタクトホール20の側壁が垂直断面または傾斜面を有し、前記第2層間絶縁膜18、第2導電層16、及び第1層間絶縁膜14が一直線で形成されれば、前記第2導電層16が延長される前記コンタクトホール20内の側壁が突出して形成される。
【0010】
図2Gに示すように、前記第3導電層22の形成された半導体基板10の全面に第4導電層26を形成して前記コンタクトホール20を埋める。ここで、前記第4導電層26は前記第1導電層12と前記第2導電層16を電気的に連結させる。また、前記金属シリサイド層24は前記第4導電層26と前記第1導電層若しくは前記第2導電層16との間に接触抵抗を減らすことができる。このとき、前記コンタクトホール20内へ突出して形成される前記金属シリサイド層24により、第2導電層16の延長部分において前記第1導電層12の間に前記第4導電層26が充填されない空洞28が形成される。このことにより、電気的な特性が低下するという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【0011】
上述のように、従来技術による半導体素子の製造方法は以下のような問題点があった。即ち、従来技術による半導体素子の製造方法は、垂直断面または傾斜面を有して形成されたコンタクトホール20内に露出する第2導電層16の延長線上部分に突出して形成された金属シリサイド層24により、前記コンタクトホール20を埋める第4導電層26を形成する際、前記コンタクトホール20の底部に形成された第1導電層12と前記第2導電層16との間に空洞28が形成される。その結果、電気的な特性が低下し、生産収率が減少するという問題点があった。
【0012】
そこで、本発明の目的は、電気的な特性の低下を抑制し、生産収率の増大及び極大化を図る半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
このような目的を達成するため本発明の一実施例による半導体素子の製造方法は、半導体基板上に第1導電層を形成する段階と、前記第1導電層上に第1層間絶縁膜を形成する段階と、前記第1層間絶縁膜上に所定厚さの第2導電層を形成する段階と、前記第2導電層上に第2層間絶縁膜を形成する段階と、前記第2層間絶縁膜上に所定のマスク膜を形成し、前記マスク膜を食刻マスクとして用いて前記第2層間絶縁膜、前記第2導電層、及び前記第1層間絶縁膜を順次除去して前記第1導電層が露出するコンタクトホールを形成する段階と、前記コンタクトホールの側壁に露出した前記第2導電層を選択的に食刻して前記コンタクトホールの側壁に露出する前記第1層間絶縁膜と前記第2層間絶縁膜との間にリセスを形成する段階と、前記コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第3導電層を形成するとともに、前記リセスを埋める金属シリサイド層を形成する段階と、前記金属シリサイド層が形成された後、前記コンタクトホールを埋める第4導電層を形成する段階と、を含むことを特徴とする。
【発明の効果】
【0014】
本発明は、コンタクトホールの側壁に露出した第2導電層を選択的に食刻してリセスを形成し、前記リセスを埋める程度の厚さの金属シリサイド層を形成する。これにより、第4導電層を用いたコンタクトホールを埋める際に、前記第2導電層の延長線上に、第1導電層と前記第2導電層との間の前記第4導電層における空洞の形成を防止する。したがって、電気的な特性の低下が抑制されるとともに、生産収率の増大または極大化を図り得るとの効果がある。
【発明を実施するための最良の形態】
【0015】
以下、本発明による好ましい実施例を添付図を参照して詳しく説明する。本発明を説明するにあたって、関連の公知技術或いは構成に対する具体的な説明が本発明の要旨に反すると判断される場合には、その詳しい説明を省略する。
図1Aから図1Hは本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【0016】
図1Aに示すように、本実施例の半導体素子の製造方法は、半導体基板110の表面または前記半導体基板110の上部に所定厚さの第1導電層112を形成する。
ここで、前記第1導電層112は、半導体基板110の表面に導電性不純物がイオン注入または拡散されて形成される。例えば、前記第1導電層112は、純粋なシリコン材質でなる半導体基板110の表面にアクセプターまたはドナータイプの導電性不純物をイオン注入方法或いは熱的拡散方法により形成された第1活性層からなる。このとき、前記第1活性層はトランジスタのソース領域、ドレイン領域またはチャンネル領域として形成される。図示していないが、前記第1活性層が形成された半導体基板110上に前記トランジスタの形成されるべき領域をカバーリングする第1ハードマスク膜を形成し、前記第1ハードマスク膜を食刻マスクとして用いて前記第1ハードマスク膜から露出した前記半導体基板110の表面を除去してトレンチを形成する。そして、トレンチが形成された後、前記第1ハードマスク膜は除去される。前記トレンチが形成された半導体基板110の全面にシリコン酸化膜を形成して前記トレンチを埋め、前記第1活性層が露出するように前記半導体基板110を平坦化して前記シリコン酸化膜からなる素子分離膜を基準にして水平面で複数個の第1活性層を分離させる。
【0017】
前記第1導電層112は、前記チャンネル領域からなる前記第1活性層の上部で第1ゲート絶縁膜により絶縁して形成され、外部から印加される電圧信号により前記チャンネル領域に所定大きさの電場を形成する第1ゲート電極として形成することもできる。前記第1ゲート電極は、例えば以下のような方法で形成される。まず、素子分離膜により分離された複数個の第1活性層上に急速熱処理(Rapid Thermal Process:RTP)方法を用いてシリコン酸化膜からなる第1ゲート絶縁膜を形成する。形成した前記第1ゲート絶縁膜上に化学気相蒸着方法を用いて前記導電性不純物のトーピングされたポリシリコンからなる第1導電層112を形成する。形成した前記第1導電層112上にフォトレジストを塗布しパターニングし、このフォトレジストを食刻マスクとして用いて前記第1導電層112及び第1ゲート絶縁膜を順次除去してゲートスタックを形成する。前記ゲートスタックが形成された半導体基板110の全面にシリコン窒化膜を形成し、前記第1導電層112が露出するように前記シリコン窒化膜を等方性食刻して、前記ゲートスタックの側壁に第1スペースを形成する。これにより、前記第1スペースから選択的に露出する前記第1ゲート電極が形成される。このとき、前記第1ゲート電極の両側に露出する前記第1活性層のソース領域またはドレイン領域或いは前記第1導電層112を形成することもできる。
【0018】
以後、後述のコンタクトホール(図1Eの120)の形成の際、前記第1導電層112の過度な食刻を防止するために前記第1導電層112上に食刻停止膜を形成する。例えば、前記食刻停止膜は化学気相蒸着方法により形成されたシリコン窒化膜またはシリコン酸窒化膜からなる。
図1Bに示すように、前記第1導電層112上に所定厚さの第1層間絶縁膜114を形成する。例えば、前記第1層間絶縁膜114は化学気相蒸着方法または熱処理工程により形成されるシリコン酸化膜からなる。ここで、前記第1層間絶縁膜114は第1活性層または第1ゲート電極からなる前記第1導電層112上に形成され、前記第1導電層112の上部で前記第1導電層112と絶縁されて後述の第2導電層116を電気的に絶縁させる。以後、前記第1層間絶縁膜114は前記第1導電層112上に形成される第2導電層116のパターニング工程を容易に実施するために前記第1層間絶縁膜114を化学機械的研磨方法により平坦化させる。
【0019】
図1Cに示すように、前記第1層間絶縁膜114上に所定厚さの第2導電層116を形成する。ここで、前記第2導電層116は前記第1層間絶縁膜114上で前記第1導電層112と絶縁される連結配線、前記第1層間絶縁膜114上に形成される第2トランジスタの第2活性層、または前記第1層間絶縁膜114上に形成される第2トランジスタの第2ゲート電極からなる。このとき、前記第2導電層116は後述のコンタクトホール(図1Eの120)を埋める第3導電層(図1Gの122)の形成時に金属シリサイド層124を形成するために導電性不純物でドーピングされたポリシリコン材質で形成される。
【0020】
図示していないが、前記第2トランジスタは前記第1層間絶縁膜114上の一側で所定大きさを有して形成される第2活性層と、前記第2活性層または前記第2活性層の形成された前記第1層間絶縁膜114上に形成される第2ゲート絶縁膜と、前記第2活性層上の前記第2ゲート絶縁膜上で前記第1導電層112の上部に連結されるように形成される第2ゲート電極とを含んでいる。このとき、前記第1トランジスタの上部で前記第2トランジスタが積層される構造は、SRAMメモリのように平面構造から垂直構造に変化する半導体素子の研究において必然的に求められている。
【0021】
例えば、4つのNMOSトランジスタと2つのPMOSトランジスタからなるSRAMの場合、一般の平面構造から垂直構造に変化させるとき、前記4つのNMOSトランジスタの上部に前記2つのPMOSトランジスタを形成する複層構造の研究開発が活発に行われている。このとき、前記4つのNMOSトランジスタのうち2つのNMOSトランジスタはアクセストランジスタであり、残りの2つのNMOSトランジスタは駆動トランジスタである。また、前記2つのPMOSトランジスタは負荷抵抗を有するロードトランジスタであり、前記駆動トランジスタの2つのNMOSトランジスタとクロスカップルされた複数個のインバータ構造を有するように連結される。前記複数個のインバータ構造において前記NMOSトランジスタのゲート電極と前記PMOSトランジスタのゲート電極とが前記第1層間絶縁膜114を介して互いに連結される。
【0022】
図1Dに示すように、前記第2導電層116が形成された半導体基板110の全面には第2層間絶縁膜118が形成される。ここで、前記第2層間絶縁膜118は、前記第2導電層116の上部において絶縁されて形成される第3導電層(図1Gの122)または第4導電層(図1Hの126)の蒸着またはパターニング工程を容易にするために所定の厚さを有するように形成される。このとき、前記第2層間絶縁膜118は、第2活性層または第2ゲート電極からなる前記第2トランジスタを覆うように形成される。例えば、前記第2層間絶縁膜118は、前記第2トランジスタの段差被覆性を向上させるために化学気相蒸着方法または熱処理工程で形成されるシリコン酸化膜である。
【0023】
以後、化学的機械的研磨方法を用いて前記第2層間絶縁膜118の形成された半導体基板110を平坦化する。
図1Eに示すように、前記第2層間絶縁膜118上に前記第1導電層112と前記第2導電層116とがオーバーラップする部分の前記第2層間絶縁膜118の一部を開口する第2ハードマスク膜を形成する。
【0024】
ここで、前記第2ハードマスク膜は、次の手順で形成される。前記第2層間絶縁膜118上に所定厚さのシリコン酸化膜またはシリコン窒化膜を形成し、前記シリコン酸化膜またはシリコン窒化膜上にフォトレジストを形成する。形成したフォトレジストを、前記第2層間絶縁膜118の一部が露出するようにパターニングする。パターニングした前記フォトレジストをマスク膜として用いてシリコン酸化膜またはシリコン窒化膜を除去して前記第2層間絶縁膜118を露出させる。最後に、前記フォトレジストは除去される。前記シリコン窒化膜は、例えば前記フォトレジストの露光工程において前記シリコン酸化膜上で前記フォトレジストに入射する光が反射せずに吸収される不透明膜であって、前記シリコン酸化膜上に形成されて反射防止膜の役割をする。
【0025】
前記第2ハードマスク膜を食刻マスクとして用いた乾式食刻方法により前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114を順次除去し、前記フォトレジストを除去して、前記第1導電層112が露出するコンタクトホール120を形成する。
前記コンタクトホール120は、前記第1導電層112と前記第2導電層116とがオーバーラップした部分において、前記第2層間絶縁膜118、第2導電層116及び第1層間絶縁膜114を除去することにより、前記第2層間絶縁膜118、第2導電層116、及び前記第1層間絶縁膜114を貫き、前記第1導電層112の所定部分が露出するように形成される。例えば、乾式食刻方法では、前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114を食刻する反応ガスを前記半導体基板110に垂直な方向に流動させることにより垂直方向への食刻特性に優れている非等方性食刻方法であって、等方性食刻のなされる湿式食刻方法に比べて相対的に前記コンタクトホール120を容易に形成することができる。
【0026】
また、前記乾式食刻方法では、前記半導体基板110上に形成された第2層間絶縁膜118、第2導電層116、及び前記第1層間絶縁膜114の食刻に際して、反応した工程ガスが前記半導体基板110の表面を通じて流動することを防止するために、高温のプラズマ反応を用いて未反応の工程ガスを混合して前記半導体基板110の表面に垂直に流動するように設定する。これにより、食刻特性を向上させることができる。このとき、前記乾式食刻方法に用いられる反応ガスは前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114のそれぞれに対する食刻選択比が互いに同一または類似である。また、前記コンタクトホール120の形成時に使用される反応ガスは前記第2層間絶縁膜118、第2導電層116、及び第1層間絶縁膜114に比べ前記食刻停止膜または前記第1導電層112の食刻選択比が優れていなければならない。例えば、前記第2ハードマスク層を食刻する反応ガスはCF4系列の化学物質であり、前記第2層間絶縁膜118を食刻する反応ガスはC4F6系列の化学物質であり、前記第2導電層116を食刻する反応ガスはCF4系列の化学物質で、前記第1層間絶縁膜114を食刻する反応ガスはC4F6系列の化学物質であり、前記食刻停止膜を除去する反応ガスはCH3系列の化学物質である。このとき、前記第2ハードマスク膜は、前記コンタクトホール120の形成時に前記第2層間絶縁膜118、前記第2導電層116または前記第1層間絶縁膜114とともに前記反応ガスにより食刻される。
【0027】
一方、垂直方向の食刻特性に優れた乾式食刻方法により形成するコンタクトホール120の側壁が垂直断面を有している場合、前記第2層間絶縁膜118の開放口の内径と、前記第2導電層116の開放口の内径と、第1層間絶縁膜114の開放口の内径とが互いに同一または類似な大きさで形成される。また、前記コンタクトホール120の側壁が傾斜面を有して形成される場合、前記第2層間絶縁膜118の開放口の内径は、前記第2導電層116の開放口の内径または第1層間絶縁膜114の開放口の内径に比べ大きく形成される。
【0028】
前記第1層間絶縁膜114と前記第2層間絶縁膜118とが同一または類似な製造方法により形成された同じ膜質で形成される場合、前記乾式食刻方法により前記第1層間絶縁膜114の開放口の内径が前記第2層間絶縁膜118の開放口の内径に比べ大きく形成することはできない。
反面、互いに異なる材質からなる前記第2層間絶縁膜118と前記第2導電層116とを前記乾式食刻方法を用いて除去してコンタクトホール120を形成する場合、前記第2導電層116が前記第2層間絶縁膜118に比べ過度に食刻される。そのため、前記第2導電層116の開放口の内径を前記第2層間絶縁膜118の開放口の内径よりも大きく形成することができる。以後、前記コンタクトホール120を埋めるため、後述の第3導電層(図1Gの122)または第4導電層(図1Hの126)が前記第2導電層116と互いに接続することはできない。よって、前記第2層間絶縁膜118の開放口の内径に比べ第2導電層116の開放口の内径が大きくなるることを防止しなければならない。
【0029】
従って、前記コンタクトホール120の形成時に上部膜と下部膜とが同一の内径の開放口を有する垂直断面を有するように形成するか、前記上部膜が下部膜に比べて内径の大きな開放口を有する傾斜面を有するように形成されるコンタクトホール120の形成方法に対する研究開発が進行されている。
このとき、前記コンタクトホール120から露出する前記第1導電層112及び第2導電層116の表面抵抗を高めるために、後述の金属シリサイド層(図1Gの124)の体積を増加させる必要がある。そこで、前記第2導電層116が形成される部分では、前記コンタクトホール120が径方向外側へ突出するように、すなわち第2導電層116が大きく食刻される。また、前記第2導電層116が形成される前記コンタクトホール120の内部に前記金属シリサイド層124が突出すると、前記金属シリサイド層124上に後述の第4導電層126を蒸着する時、蒸着反応ガスが前記金属シリサイド層124のボトルネック現象に起因して前記コンタクトホール120の底部まで流動できなくなる。その結果、第4導電層126は、前記コンタクトホール120内で空洞を形成するおそれがある。
【0030】
図1Fに示すように、前記金属シリサイド層124が前記コンタクトホール120内部に突出することを防止するため、前記コンタクトホール120の内部に露出する前記第2導電層を選択的に除去して前記コンタクトホール120の側壁にリセス128を形成する。ここで、前記リセス128は前記コンタクトホール120内部で前記第1層間絶縁膜114と第2層間絶縁膜118との間で前記金属シリサイド層124の形成増加分に該当する深さを有するように形成される。例えば、前記第2導電層116は、アンモニア:過酸化水素:水を約4:1:95程度の体積比で混合した混合溶液を食刻溶液として用いた湿式食刻方法により食刻される。前記混合溶液は、約80℃の温度であり、約0.5Å/sec程度の食刻率でポリシリコン材質の前記第2導電層116を食刻する。また、前記混合溶液は、前記ポリシリコンとシリコン酸化膜の食刻比が約10:1程度であって、前記ポリシリコンに対する食刻選択比が優れているので、前記第1層間絶縁膜114及び第2層間絶縁膜118は前記第2導電層116に比べ非常に遅い速度で食刻される。そして、前記第1導電層112はポリシリコン材質で形成される場合、前記第2導電層116と同一または類似な食刻率で前記混合溶液により食刻される。例えば、前記湿式食刻方法の場合、前記コンタクトホール120に露出した前記第1導電層112と第2導電層116とを同一の食刻率で食刻する一方、前記半導体基板110の垂直な方向において、端部に形成された前記コンタクトホール120の底部から露出する前記第1導電層112に比べ、前記コンタクトホール120内部で前記第1層間絶縁膜114と前記第2層間絶縁膜118との間にサンドイッチ状に形成された第2導電層116を低い食刻率で食刻する。また、前記湿式食刻方法は前記混合溶液が流動する量に比例し、前記混合溶液に接触する面積の大きさに比例して前記ポリシリコンを除去させることができる。そのため、前記第2導電層116に比べ前記第1導電層112を過度に除去することができる。従って、前記混合溶液により除去される第2導電層116に形成される前記リセス128の深さは、前記第1導電層112に比べ非常に小さな食刻率で食刻される。例えば、前記第2導電層116が約800Åないし1000Å程度の厚さを有する場合、前記第2導電層116には約300秒間で約150Å程度の深さのリセス128が形成される。
【0031】
図1Gに示すように、前記コンタクトホール120の側壁にリセス128を形成した半導体基板110の全面に第3導電層122を形成する。ここで、前記第3導電層122は後述の第4導電層(図1Hの126)と前記第1導電層112或いは第2導電層116との電気的な特性(例えば、オーミックコンタクト抵抗)を向上させるために、前記第1導電層112または前記第2導電層116の表面に金属シリサイド層124を形成する。例えば、第3導電層122は、チタニウムまたはタングステンなどのような金属からなる。従って、前記金属シリサイド層124は前記チタニウムと前記ポリシリコンとが高温で再結合したチタニウムシリサイドを含んでいる。
【0032】
前記チタニウムシリサイドは、化学気相蒸着方法により前記チタニウムの形成と同時にインサイチュで形成されるか、またはスパッターリング方法により前記チタニウムを形成した後に別の熱処理工程により形成される。
前記化学気相蒸着方法により形成される前記チタニウム層は、四塩化チタニウム(TiCl4)のような反応ガスを用いて形成する。このとき、前記四塩化チタニウムの反応ガスが前記コンタクトホール120の側壁に形成されたリセス128を流動しながら、前記リセス128を含む前記コンタクトホール120内部の全面に同一または類似な厚さの前記チタニウムが形成される。このとき、前記チタニウムを形成する工程チャンバの温度は高温に加熱され、前記第1導電層112または第2導電層116に形成された前記チタニウムが選択的に前記ポリシリコンと反応してチタニウムシリサイド層が形成される。このとき、前記チタニウムシリサイドは前記チタニウムに比べ約2倍以上に体積が膨張して前記コンタクトホール120内部のリセス128を埋める。さらに、このとき、前記チタニウムシリサイドは前記チタニウムに比べ約2.22倍程度の体積まで膨張する。例えば、前記チタニウムを約100Å程度で形成して前記コンタクトホール120内で約150Å程度の深さに形成した前記リセス128を埋めたとき、前記コンタクトホール120側壁における第1層間絶縁膜114及び第2層間絶縁膜118の延長線上に約70Å程度の厚さを有するチタニウムシリサイド層が形成される。これにより、前記チタニウムシリサイドのような金属シリサイド層124は、前記コンタクトホール120側壁に形成されたリセス128を埋めるだけでなく、前記コンタクトホール120の側壁に形成される前記第3導電層122と一直線上に形成することができる。従って、化学気相蒸着方法を用いた第3導電層122は、前記コンタクトホール120の側壁に形成されたリセス128にも入り込んで形成され、前記第3導電層122及び前記第2導電層116は高温の熱により再反応して前記第2導電層116が延長される前記コンタクトホール120内部で金属シリサイド層124として形成される。
【0033】
前記スパッターリング方法により形成されるチタニウム層は、チタニウムターゲットにプラズマ状態の不活性気体を衝突させて前記チタニウムターゲットから分離されるチタニウム粒子が前記コンタクトホール120の形成された半導体基板110上に落下することにより蒸着される。ここで、前記チタニウム層は、前記チタニウムターゲットにおいて物理的な衝突により生成され、前記コンタクトホール120内部に落下する前記チタニウム粒子が前記コンタクトホール120側壁に形成されたリセス128に侵入する。そのため、前記コンタクトホール120の底部おいて、前記第2導電層116のコンタクトホール側の端面の延長線以上まで蒸着する必要がある。このとき、前記スパッターリング方法は、前記半導体基板110に平行な方向に蒸着される金属層の形成時に容易に使用できるが、コンタクトホール120の埋立の際に前記化学気相蒸着方法に比べステップカバレージ特性が不良である。そこで、前記スパッターリング方法により形成される前記チタニウム層は、前記コンタクトホール120の底部で形成された第1導電層112と第2導電層116との間に形成される前記第1層間絶縁膜114が所定厚さ以下である場合、前記コンタクトホール120の側壁に形成されたリセス128を埋めるように形成される。その後、前記リセス128を埋めた前記チタニウム層を高温で前記ポリシリコンと再反応させてチタニウムシリサイド層を形成する。このとき、前記チタニウムシリサイド層は、前記ポリシリコン材質の第2導電層116と前記チタニウム層との間で電気的な特性(例えば、オーミックコンタクト特性)を向上させることができる。前記チタニウム層は一般に電気抵抗が高いため、タングステン層に代えて用いることができる。例えば、前記スパッターリング方法により前記タングステン層を形成する場合、タングステンターゲットが使用される。水平構造に比べ垂直構造を有する配線の連結方法では、層間絶縁膜の厚さが制限されるスパッターリング方法よりも化学気相蒸着方法により形成された第3導電層122を用いてコンタクトホール120の側壁に形成されたリセス128を埋める。そして、前記第3導電層122とポリシリコン材質の第2導電層116とを再反応させて金属シリサイド層124を形成し、前記金属シリサイド層124が前記コンタクトホール120の側壁から突出することを防止する。
【0034】
図2Hに示すように、前記第3導電層122が形成された半導体基板110の全面に第4導電層126を形成して前記コンタクトホール120を埋める。第4導電層126は、前記第1導電層112と前記第2導電層116とを電気的に互いに連結させる。このとき、前記第1導電層112と第2導電層116との界面に形成された前記金属シリサイド層124は、前記第1導電層112と前記第4導電層126との間における電気的特性(例えば、オーミックコンタクト特性)を向上させ、前記第2導電層116と前記第4導電層126との間における電気的特性(例えば、オーミックコンタクト特性)を向上させる。例えば、前記第4導電層126は、前記第2層間絶縁膜118上で形成される配線構造または第3トランジスタの第3活性層或いは第3ゲート電極を含んでいる。また、前記第4導電層126は、化学気相蒸着方法により形成されたタングステンまたはアルミニウム材質を含んでいる。
【0035】
このとき、前記化学気相蒸着方法により形成された前記第4導電層126は、前記コンタクトホール120の側壁から金属シリサイド層124が突出していないので、前記コンタクトホール120の底部側で前記金属シリサイド層124との間に空洞を形成することなく、前記コンタクトホール120を埋める。例えば、前記化学気相蒸着方法では、前記第4導電層126を形成するための反応ガスが前記コンタクトホール120の内部に循環供給される。このとき、前記反応ガスは、前記コンタクトホール120の底部または内壁に流動されながら沈殿物を沈殿させて前記第4導電層126を形成する。
【0036】
以上のように、前記リセス128を埋める金属シリサイド層124を前記第2導電層116からコンタクトホール120の内部に突出しないように形成することにより、前記反応ガスが前記コンタクトホール120の内壁にそって前記コンタクトホール120の底部までに流動する。このとき、前記第4導電層126は、反応ガスにより前記コンタクトホール120の内壁または底部で互いに同一または類似な厚さを有するように漸次的に形成され、コンタクトホール120を埋める。
【0037】
例えば、前記SRAMの場合、駆動トランジスタの複数個のNMOSトランジスタ上にロードトランジスタの複数個のPMOSトランジスタが前記コンタクトホール120を埋める前記第4導電層126または金属シリサイド層124を通じてクロスカップルされるように電気的に連結される。
つまり、本実施例の半導体素子の製造方法では、コンタクトホール120の側壁に露出する第2導電層116を選択的に食刻してリセス128を形成し、前記リセス128を埋める程度の厚さを有する金属シリサイド層124を形成する。そして、第4導電層126を用いたコンタクトホール120を埋めるとき、前記第2導電層116の延長線上の部分においてコンタクトホール120への金属シリサイド層124の突出を低減している。これにより、前記第4導電層126中への空洞の形成を防止する。したがって、電気的な特性の低下を防止し、さらに生産収率を増大または極大化することができる。
【0038】
上述の実施例の説明は、本発明の理解を提供するために図面を参照にして例えたものにすぎず、本発明を限定する意味で解釈されてはいけない。そして、本発明の技術分野で通常の知識を有したものにとって本発明の基本的原理を外れない範囲内で多様な変化と変更が可能なのは勿論のことである。
例えば、前記コンタクトホール120内に露出する第1導電層112または第2導電層116のほかにまた他の導電層がさらに形成されてもよい。また、前記コンタクトホール120内で前記コンタクトホール120を埋めるために使用される第3導電層122または第4導電層126のほかにまた他の導電層がさらに形成されてもよい。
【図面の簡単な説明】
【0039】
【図1A】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1B】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1C】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1D】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1E】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1F】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1G】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図1H】本発明の一実施例による半導体素子の製造方法を示す工程断面図である。
【図2A】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2B】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2C】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2D】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2E】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2F】従来技術による半導体素子の製造方法を示す工程断面図である。
【図2G】従来技術による半導体素子の製造方法を示す工程断面図である。
【符号の説明】
【0040】
110:半導体基板、112:第1導電層、114:第1層間絶縁膜、116:第2導電層、118:第2層間絶縁膜、120:コンタクトホール、122:第3導電層、124:金属シリサイド層、126:第4導電層、128:リセス
【特許請求の範囲】
【請求項1】
半導体基板上に第1導電層を形成する段階と、
前記第1導電層上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜上に所定厚さの第2導電層を形成する段階と、
前記第2導電層上に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜上に所定のマスク膜を形成し、前記マスク膜を食刻マスクとして用いて前記第2層間絶縁膜、前記第2導電層、及び前記第1層間絶縁膜を順次除去して前記第1導電層が露出するコンタクトホールを形成する段階と、
前記コンタクトホールの側壁に露出した前記第2導電層を選択的に食刻して前記コンタクトホールの側壁に露出する前記第1層間絶縁膜と前記第2層間絶縁膜との間にリセスを形成する段階と、
前記コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第3導電層を形成するとともに、前記リセスを埋める金属シリサイド層を形成する段階と、
前記金属シリサイド層が形成された後、前記コンタクトホールを埋める第4導電層を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記リセスは、前記第2導電層を湿式食刻方法により除去して形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第2導電層の除去は、アンモニア:過酸化水素:水が4:1:95の体積比で混合された混合溶液を用いることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項4】
前記混合溶液は、前記第2導電層がポリシリコンで形成されている場合、80℃で約0.5Å/secの食刻率で前記ポリシリコンを除去することを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項5】
前記混合溶液は、ポリシリコンとシリコン酸化膜に対し10:1の食刻選択比を有することを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項6】
前記リセスは、前記第1層間絶縁膜と第2層間絶縁膜との間に前記第2導電層が800Åから1000Åの厚さを有して形成される場合、約150Åの深さに形成することを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項7】
前記第3導電層は、化学気相蒸着方法により形成されたチタニウムを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項8】
前記金属シリサイド層は、化学気相蒸着方法により形成される前記第3導電層の形成と同時に高温で前記第2導電層が露出する表面に形成することを特徴とする請求項7に記載の半導体素子の製造方法。
【請求項9】
前記金属シリサイド層は、前記第3導電層に比べ2.2倍だけ増加された体積比を有することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項10】
前記第3導電層は、スパッターリング方法により形成されたチタニウム層を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項11】
前記チタニウム層は、前記リセスが形成された前記コンタクトホールの側壁よりも前記コンタクトホールの径方向内側まで形成することを特徴とする請求項10に記載の半導体素子の製造方法。
【請求項12】
前記第4導電層は化学気相蒸着方法により形成されたタングステン層またはアルミニウム層を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項1】
半導体基板上に第1導電層を形成する段階と、
前記第1導電層上に第1層間絶縁膜を形成する段階と、
前記第1層間絶縁膜上に所定厚さの第2導電層を形成する段階と、
前記第2導電層上に第2層間絶縁膜を形成する段階と、
前記第2層間絶縁膜上に所定のマスク膜を形成し、前記マスク膜を食刻マスクとして用いて前記第2層間絶縁膜、前記第2導電層、及び前記第1層間絶縁膜を順次除去して前記第1導電層が露出するコンタクトホールを形成する段階と、
前記コンタクトホールの側壁に露出した前記第2導電層を選択的に食刻して前記コンタクトホールの側壁に露出する前記第1層間絶縁膜と前記第2層間絶縁膜との間にリセスを形成する段階と、
前記コンタクトホールの底部または側壁の少なくともいずれか一方に所定厚さの第3導電層を形成するとともに、前記リセスを埋める金属シリサイド層を形成する段階と、
前記金属シリサイド層が形成された後、前記コンタクトホールを埋める第4導電層を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記リセスは、前記第2導電層を湿式食刻方法により除去して形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第2導電層の除去は、アンモニア:過酸化水素:水が4:1:95の体積比で混合された混合溶液を用いることを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項4】
前記混合溶液は、前記第2導電層がポリシリコンで形成されている場合、80℃で約0.5Å/secの食刻率で前記ポリシリコンを除去することを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項5】
前記混合溶液は、ポリシリコンとシリコン酸化膜に対し10:1の食刻選択比を有することを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項6】
前記リセスは、前記第1層間絶縁膜と第2層間絶縁膜との間に前記第2導電層が800Åから1000Åの厚さを有して形成される場合、約150Åの深さに形成することを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項7】
前記第3導電層は、化学気相蒸着方法により形成されたチタニウムを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項8】
前記金属シリサイド層は、化学気相蒸着方法により形成される前記第3導電層の形成と同時に高温で前記第2導電層が露出する表面に形成することを特徴とする請求項7に記載の半導体素子の製造方法。
【請求項9】
前記金属シリサイド層は、前記第3導電層に比べ2.2倍だけ増加された体積比を有することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項10】
前記第3導電層は、スパッターリング方法により形成されたチタニウム層を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項11】
前記チタニウム層は、前記リセスが形成された前記コンタクトホールの側壁よりも前記コンタクトホールの径方向内側まで形成することを特徴とする請求項10に記載の半導体素子の製造方法。
【請求項12】
前記第4導電層は化学気相蒸着方法により形成されたタングステン層またはアルミニウム層を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【公開番号】特開2007−43177(P2007−43177A)
【公開日】平成19年2月15日(2007.2.15)
【国際特許分類】
【出願番号】特願2006−211969(P2006−211969)
【出願日】平成18年8月3日(2006.8.3)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年2月15日(2007.2.15)
【国際特許分類】
【出願日】平成18年8月3日(2006.8.3)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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