半導体装置およびその作製方法
【課題】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体を用いた半導体装置を作製する際の加工技術を確立する。
【解決手段】Ｃｌ２または、ＢＣｌ３または、ＳｉＣｌ４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用い、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができる。
【解決手段】Ｃｌ２または、ＢＣｌ３または、ＳｉＣｌ４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用い、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、酸化物半導体を用いて薄膜トランジスタ（ＴＦＴとも呼ぶ）を作製し、電子デバイス等に応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛やＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体などを用いて、画像表示装置のスイッチング素子などを作製する技術が開示されている。
【０００４】
酸化物半導体を加工する技術としてはエッチング処理が代表的である。酸化物半導体層と、それを覆う導電層をドライエッチングすることが特許文献１に記載されている。
【０００５】
また、ヨウ化水素を用いてＳｎＯ２、Ｉｎ２Ｏ３、或いはＺｎＯを主成分とした導電膜をドライエッチングすることが特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１２３９２３号公報
【特許文献２】特開平１０−８７３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を用いた酸化物半導体層は、ウェットエッチングでエッチングすることができるが、ＳｎＯ２、Ｉｎ２Ｏ３、及びＺｎＯを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体、或いはＩＴＺＯ（登録商標）とも呼ぶ）を用いた酸化物半導体層は、ウェットエッチングが困難である。
【０００８】
また、ウェットエッチングは等方的なエッチングであるため、素子の微細化には不向きという問題がある。また、薬液を用いる処理であるため、制御性の点で課題がある。一方で、ドライエッチングは、微細化、制御性の面では有利である。
【０００９】
上記問題点に鑑み、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体を用いた半導体装置を作製する際の加工技術を確立することを課題の一とする。
【００１０】
また、その加工技術を用いて得られた新規な構造を有するトランジスタの作製方法を提供することも課題の一つとする。
【課題を解決するための手段】
【００１１】
Ｃｌ２または、ＢＣｌ３または、ＳｉＣｌ４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。また、塩素を含むガスにＡｒなどの希ガスを添加した混合ガスや、塩素を含むガスに酸素を添加した混合ガスや、塩素を含むガスにフッ素ガスを添加した混合ガスや、塩素を含むガスに炭化水素ガス（ＣＨ４）を添加した混合ガスや、炭化水素ガスにＡｒなどの希ガスを添加した混合ガスや、炭化水素ガスに酸素を添加した混合ガスや、炭化水素ガスにフッ素ガスを添加した混合ガスなどをエッチングガスとしてもよい。
【００１２】
本発明の一形態は、酸化物絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いたドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、導電層を加工してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。なお、酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含み、酸化物半導体層のアイランド形成のためのドライエッチングによって酸化物半導体層の端部のテーパ角は１０°以上７０°以下とすることができる。
【００１３】
また、酸化物半導体層のアイランド形成のためのドライエッチングにより、酸化物絶縁層の一部を露出させ、露出させた領域は、酸化物半導体層と重なる領域よりも膜厚が薄くなる。即ち、酸化物半導体層のアイランド形成のためのドライエッチングを行って得られた構造を有するトランジスタも特徴を有している。
【００１４】
また、酸化物半導体層のアイランド形成のためのドライエッチングにより、酸化物絶縁層の一部の膜厚が薄くなる。従って、酸化物半導体層のアイランド形成のためのドライエッチングによりエッチングされる酸化物絶縁層の膜厚よりも成膜時の酸化物絶縁層の膜厚を厚くする。
【００１５】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングする。具体的には、導電層の材料としてタングステン膜やモリブデン膜を用いる場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用いる。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができるため、成膜時のＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層の設定膜厚を３０ｎｍ未満に薄くすることができる。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができれば、エッチング残渣が少ないため、一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできる。一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできれば、微細なトランジスタを実現できる。
【００１６】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、ウェットエッチングを用いてもよい。ウェットエッチングを用いる場合、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層はほとんど除去されず、導電層との選択比が十分にとれるため、好ましい。
【００１７】
本発明の他の一形態は、酸化物絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いた第１のドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより導電層を加工してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。
【００１８】
また、ボトムゲート型のトランジスタの作製方法も、本発明の他の一形態であり、ゲート電極を形成し、ゲート電極を覆うゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いた第１のドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより導電層を加工してソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法である。
【００１９】
上記各作製方法において、酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含み、酸化物半導体層のアイランド形成のための第１のドライエッチングによって酸化物半導体層の端部のテーパ角は１０°以上７０°以下とすることができる。
【００２０】
また、上記各作製方法において、第１のドライエッチングにより酸化物絶縁層の一部を露出させ、露出させた領域は、酸化物半導体層と重なる領域よりも膜厚が薄いことも特徴の一つである。
【００２１】
また、上記各作製方法において、第２のドライエッチングにより酸化物半導体層の一部を露出させ、露出させた領域は、ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚が薄い。
【００２２】
なお、テーパ角とは、テーパ形状を有する端部の側面と、基板平面とのなす角を指しており、本明細書では、酸化物半導体層のテーパ形状を有している端部の断面において上端部と下端部とを結ぶ直線と基板平面、或いは酸化物絶縁層の表面とがなす角度を指している。
【００２３】
また、上記各作製方法において、第１のドライエッチング及び第２のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることが好ましい。また、コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のＩＣＰエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のＩＣＰエッチング装置を用いてもよい。
【００２４】
また、ＩＣＰ型エッチング装置に限定されず、ＲＩＥエッチング装置、例えば、平行平板型エッチング装置、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング装置、マグネトロン型エッチング装置を用いて酸化物半導体層のエッチングを行ってもよい。
【発明の効果】
【００２５】
本発明の一形態に示すエッチング方法を用いれば、酸化物半導体層のアイランド端部をテーパ形状とすることができ、その上に形成する膜の段差被覆性を良好なものとすることができる。その上に形成する膜の段差被覆性を良好なものとすることができれば、酸化物半導体層上に形成する絶縁膜の厚さを薄くすることができる。例えば、トップゲート型のトランジスタであれば、酸化物半導体層を覆うゲート絶縁層の膜厚を薄くすることができる。
【００２６】
また、一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできるため、微細なトランジスタを実現できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様を示す断面図及び上面図である。
【図２】トランジスタの断面ＳＴＥＭ写真およびその模式図を示す図である。
【図３】トランジスタの断面ＳＴＥＭ写真およびその模式図を示す図である。
【図４】本発明の一態様を示すブロック図及び等価回路図である。
【図５】電子機器の一態様を示す図である。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの作製方法の一例について、図１を用いて説明する。
【００３０】
まず、基板６００の表面に対し、基板６００の表面に付着している不純物を低減する処理を行うことが好ましい。不純物を低減する処理として、プラズマ処理、加熱処理または薬液処理が挙げられる。本実施の形態では、アルゴン雰囲気でプラズマ処理を行う。プラズマ処理は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して３分間行う。
【００３１】
次いで、不純物を低減する処理後、大気暴露せずに、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて下地絶縁膜６０２を成膜する。
【００３２】
下地絶縁膜６０２は、好ましくはスパッタリング法により、基板温度を室温以上２００℃以下、好ましくは５０℃以上１５０℃以下とし、酸素ガス雰囲気で成膜する。なお、酸素ガスに希ガスを加えて用いてもよい。下地絶縁膜６０２の厚さは、１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上７００ｎｍ以下とする。成膜時の基板温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほど、厚さが厚いほど、下地絶縁膜６０２を加熱処理した際に放出される酸素の量は多くなる。スパッタリング法は、ＰＣＶＤ法と比べて膜中の水素濃度を低減することができる。
【００３３】
本実施の形態では、プラズマ処理を行った後、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの厚さで成膜する。酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）として成膜する。ターゲットは、石英ターゲットを用いる。なお、成膜時の基板温度は１００℃とする。
【００３４】
次いで、下地絶縁膜６０２の平坦化処理を行い、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面とする。下地絶縁膜が平坦性を有することで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。
【００３５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００３６】
【数１】
【００３７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００３８】
本実施の形態では、下地絶縁膜６０２の表面を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理し、Ｒａ＝０．２ｎｍ程度まで平坦化する。なお、ＣＭＰ処理による平坦化処理に加えて、プラズマ処理による平坦化処理を行ってもよい。
【００３９】
次いで、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を成膜する。
【００４０】
酸化物半導体膜は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【００４１】
本実施の形態では、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜する。好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶が形成されやすくなる。
【００４２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。本実施の形態では、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成膜時の基板温度は２００℃とする。
【００４３】
次いで、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
【００４４】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【００４５】
本実施の形態では、はじめに窒素雰囲気で１時間の加熱処理を行い、２５０℃、４５０℃または６５０℃の温度を保持したまま、さらに酸素雰囲気で１時間の加熱処理を行う。
【００４６】
次いで、第１のフォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体層６０６を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２を用いる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
【００４７】
本実施の形態では、ＩＣＰエッチング装置を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって酸化物半導体膜をエッチングし、所望のアイランド形状にすることができる。
【００４８】
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をドライエッチングする条件として、コイル型の電極に電力を４５０Ｗ印加し、基板６００側にバイアス電力を１００Ｗ（ＲＦ）印加し、流量６０ｓｃｃｍのＢＣｌ３ガスと流量２０ｓｃｃｍのＣｌ２ガスをエッチング装置内に導入して、圧力１．９Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の膜厚を考慮して決定すればよい。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、２４．１ｎｍ／ｍｉｎである。
【００４９】
なお、このエッチング条件では、図１（Ａ）に示すように、下地絶縁膜６０２もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、或いはエッチング装置を変更することで下地絶縁膜６０２が薄くなることを防ぐこともできる。また、エッチング条件を調節することで、アイランド端部のテーパ角αは１０°以上７０°以下とすることができる。
【００５０】
次いで、ソース電極層またはドレイン電極層として機能する電極を形成するための金属膜を成膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造としてもよい。
【００５１】
本実施の形態では、単層のタングステン膜を５０ｎｍの厚さで成膜する。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板温度は２００℃とする。
【００５２】
次いで、第２のフォトリソグラフィ工程によってタングステン膜を加工して、一対の電極６１４を形成する（図１（Ｂ）参照）。
【００５３】
本実施の形態では、ドライエッチングによりタングステン膜のエッチングを行う。エッチングガスには、ＣＦ４、Ｃｌ２、Ｏ２を用いる。
【００５４】
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をできるだけエッチングしないようにタングステン膜のみをドライエッチングする条件として、コイル型の電極に電力を５００Ｗ印加し、基板６００側にバイアス電力を１５０Ｗ（ＲＦ）印加し、流量２５ｓｃｃｍのＣＦ４ガスと流量２５ｓｃｃｍのＣｌ２ガスと流量１０ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力１．０Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとタングステン膜の膜厚を考慮して決定すればよい。このエッチング条件でのタングステン膜のエッチングレートは、１８４．４ｎｍ／ｍｉｎである。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、１５．９ｎｍ／ｍｉｎであり、選択比が大きいため、タングステン膜のみをエッチングできる。
【００５５】
なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とはエッチングレートが異なっており、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜よりも緻密な膜である。第１のフォトリソグラフィ工程（アイランド形成）と、第２のフォトリソグラフィ工程（一対の電極６１４形成条件）におけるエッチングレートをそれぞれ比較した結果を表１に示す。表１におけるＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：１［体積比］の混合雰囲気で電力を５００Ｗ（ＤＣ）とし、圧力０．６Ｐａとして成膜した。Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜時の基板加熱温度は３００℃とする。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜後に加熱処理を行っていないサンプルで表１のエッチングレートを測定した。
【００５６】
【表１】
【００５７】
次いで、ゲート絶縁層６０８を１ｎｍ以上２００ｎｍ以下の厚さで成膜する。ゲート絶縁層６０８は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法を用いることができる。本実施の形態では、スパッタリング法を用いて酸化シリコン膜を１００ｎｍの厚さで成膜する。
【００５８】
次いで、ゲート電極として機能する電極を形成するための金属膜を形成する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極を積層構造とし、その一層として窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いてもよい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００５９】
本実施の形態では、金属膜を積層膜として、膜厚１５ｎｍの窒化タンタル膜上に膜厚１３５ｎｍのタングステン膜を形成する。
【００６０】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板温度は２００℃とする。
【００６１】
次いで、第３のフォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して、ゲート電極６１０を形成する。
【００６２】
次いで、ゲート電極６１０を覆う層間絶縁膜６１６を形成する。層間絶縁膜６１６は、段差被覆性のよい絶縁膜を用いることが好ましい。層間絶縁膜６１６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜する。
【００６３】
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜する。なお、成膜時の基板温度は３２５℃とする。
【００６４】
次に、第４のフォトリソグラフィ工程によって酸化窒化シリコン膜を加工してコンタクトホールを形成する。
【００６５】
次に、層間絶縁膜６１６の２層目となる感光性ポリイミドを１５００ｎｍの厚さで成膜する。
【００６６】
次に、酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを現像し、感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて層間絶縁膜６１６を形成する。加熱処理は、窒素雰囲気において、３００℃の温度で行う。
【００６７】
次に、膜厚５０ｎｍのチタン膜と、膜厚１００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜を積層成膜する。
【００６８】
次に、第５のフォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工して、一対の電極６１４のどちらか一方に電気的に接続する配線６１８を形成する。
【００６９】
次に、保護膜６２０となる感光性ポリイミド膜を１５００ｎｍの厚さで成膜する。
【００７０】
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイミド膜を露光し、その後現像して配線以外の領域にポリイミド膜からなる保護膜６２０を形成し、保護膜６２０に配線６１８を露出する開口部を形成する。
【００７１】
次に、感光性ポリイミド膜を硬化させるために加熱処理を行う。加熱処理は、層間絶縁膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行う。
【００７２】
以上の工程で、図１（Ｃ）に示す構造のトランジスタを作製できる。
【００７３】
図１（Ｃ）は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタを示す断面図である。図１（Ｄ）はトランジスタの上面図である。また、図１（Ｃ）は図１（Ｄ）の一点鎖線Ａ−Ｂに対応する断面図である。
【００７４】
図１（Ｃ）に示す構造のトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【００７５】
また、アイランド端部のテーパ形状付近を拡大撮影した断面のＳＴＥＭ写真を図２（Ａ）に示す。なお、図２（Ｂ）は図２（Ａ）の模式図である。テーパ角αを測定した所、１６°であった。
【００７６】
また、トランジスタのチャネル形成領域付近を拡大撮影した断面のＳＴＥＭ写真を図３（Ａ）に示す。図３（Ｂ）は図３（Ａ）の模式図である。トランジスタのチャネル形成領域における酸化物半導体層６０６の膜厚を測定したところ、１３〜１３．７ｎｍの膜厚であり、一対の電極６１４と重なっている領域の膜厚１５ｎｍとの差は約２ｎｍ〜１．３ｎｍ未満と大変小さく、第２のフォトリソグラフィ工程においてタングステン膜のみを選択的にエッチングできていることが確認できる。
【００７７】
なお、図１（Ｃ）及び図１（Ｄ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【００７８】
また、上述した作製プロセスにおいて成膜後の加熱処理を６５０℃とした場合、作製されたトランジスタの電界効果移動度は３９．９ｃｍ２／Ｖｓｅｃが得られる。また、基板を２００℃に加熱してＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜し、成膜後の加熱処理を行わない場合、作製されたトランジスタの電界効果移動度は３２．９ｃｍ２／Ｖｓｅｃが得られる。また、基板を加熱せずにＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜し、成膜後の加熱処理を行わない場合、作製されたトランジスタの電界効果移動度は２９．６ｃｍ２／Ｖｓｅｃが得られる。これらのことから、トランジスタの電界効果移動度を向上させる上でＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の成膜時に基板を意図的に加熱することと、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜した後に加熱処理を行うことが重要であることがわかる。
【００７９】
下地絶縁膜の平坦化処理を行い、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面とすることで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。また、この基板加熱や加熱処理を行うことによって、オフ電流を１ａＡ／μｍ以下にすることもできる。
【００８０】
この平坦な下地絶縁膜上に成膜されるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の表面もまた平坦である。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、エッチングが困難な材料（難エッチング材料とも呼ぶ）であり、膜厚を５ｎｍ程度に薄くすることができるというメリットがあるが、難エッチング材料の残渣なくエッチングすることも困難である。膜厚を５ｎｍ程度または、５ｎｍ以下に薄くすると、トランジスタの電気特性のしきい値電圧をプラスにすることができる。
【００８１】
本実施の形態に示したエッチング方法によってＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の加工ができ、さらに、アイランド端部をテーパ形状にすることができる。アイランド端部をテーパ形状にできれば、その上に形成するゲート絶縁層などの膜厚を薄くすることができる。ゲート絶縁層などの膜厚を薄くすればさらに電界効果移動度を向上させることもできる。
【００８２】
上記のようなＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【００８３】
また、図１ではトップゲート型トランジスタの例を示したが、特にトランジスタの構造に限定されず、例えばボトムゲート型トランジスタの作製においてもＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチング方法を適用することができる。
【００８４】
（実施の形態２）
本実施の形態では、実施の形態１における第２のフォトリソグラフィ工程のエッチング条件が異なる例を示す。
【００８５】
実施の形態１に従って、基板６００上に下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６上にタングステン膜を形成する。そして、タングステン膜をエッチングして、一対の電極６１４を形成する。
【００８６】
本実施の形態では、実施の形態１とエッチングガスが同一であるが、チャンバーサイズが異なるＩＣＰエッチング装置を用い、その他のエッチング条件を変えてタングステン膜のエッチングを行う例を示す。エッチングガスには、ＣＦ４、Ｃｌ２、Ｏ２を用いる。
【００８７】
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をできるだけエッチングしないようにタングステン膜のみをドライエッチングする条件として、コイル型の電極に電力を３０００Ｗ印加し、基板６００側にバイアス電力を１１０Ｗ（ＲＦ）印加し、流量５５ｓｃｃｍのＣＦ４ガスと流量４５ｓｃｃｍのＣｌ２ガスと流量５５ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力０．６７Ｐａに設定し、基板温度を４０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとタングステン膜の膜厚を考慮して決定すればよい。このエッチング条件でのタングステン膜のエッチングレートは、２８０．２ｎｍ／ｍｉｎである。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、３．７ｎｍ／ｍｉｎであり、選択比が７５．２と大きいため、タングステン膜のみをエッチングできる。
【００８８】
なお、第２のフォトリソグラフィ工程（一対の電極６１４形成条件）において、実施の形態１のエッチング条件でのエッチングレートと選択比と、実施の形態２のエッチング条件でのエッチングレートと選択比とをそれぞれ比較した表を表２に示す。
【００８９】
【表２】
【００９０】
これらのエッチングレートから、タングステン膜とＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の選択比を大きくするためにはＣｌ２ガス流量を少なくし、Ｏ２ガス流量を多くすることが有効であるといえる。本実施の形態に示したエッチング条件は、実施の形態１よりもタングステン膜とＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の選択比が約６．５倍優れているため、トランジスタのチャネル形成領域における酸化物半導体層６０６の膜厚は、ほとんどエッチング前後で変わらず、１５ｎｍに維持することができる。
【００９１】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜をエッチングしないようにタングステン膜のみをドライエッチングできるため、トランジスタに用いるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の成膜時の膜厚を１５ｎｍ未満、例えば５ｎｍとすることもできる。
【００９２】
以降の工程は、実施の形態１と同様に行うことで、トップゲート型のトランジスタを作製することができる。
【００９３】
また、実施の形態１のトランジスタの構造は、トップゲート型のトランジスタの例を示したが、ボトムゲート型のトランジスタの作製においても本実施の形態で開示したエッチング方法は有効である。例えば、チャネルエッチ型のトランジスタを作製する場合、ゲート電極を形成し、ゲート絶縁層を形成し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜からなる酸化物半導体層を形成した後、酸化物半導体層上にソース電極層またはドレイン電極層として機能する一対の電極をタングステン膜で形成する。この一対の電極をパターニングする際に酸化物半導体層を露呈させて、その部分がチャネル形成領域となるが、選択比が小さいとチャネル形成領域がエッチングされて膜厚が部分的に薄くなってしまう。本実施の形態で開示したエッチング方法は、選択比が７５．２と大きいため、チャネル形成領域がエッチングされることを抑えることができる。チャネル形成領域がエッチングされることによる膜厚のバラツキを抑えることができ、チャネル形成領域の膜厚が均一なトランジスタを同一基板上に複数作製することができる。
【００９４】
（実施の形態３）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
【００９５】
画素部に配置するトランジスタは、実施の形態１に従って形成する。また、実施の形態１に示すトランジスタはｎチャネル型トランジスタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
【００９６】
アクティブマトリクス型表示装置のブロック図の一例を図４（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【００９７】
図４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【００９８】
また、画素部の回路構成の一例を図４（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示パネルの画素構造を示す。
【００９９】
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
【０１００】
トランジスタ６２８のゲート配線６２２と、トランジスタ６２９のゲート配線６２３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６２６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１のトランジスタを適宜用いることができる。
【０１０１】
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６２２と接続し、トランジスタ６２９はゲート配線６２３と接続している。ゲート配線６２２とゲート配線６２３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
【０１０２】
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
【０１０３】
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
【０１０４】
なお、図４（Ｂ）に示す画素構成は、これに限定されない。例えば、図４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０１０５】
また、本実施の形態では、ＶＡ方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式とも呼ぶ）に応用することができる。
【０１０６】
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１０７】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールドシーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【０１０８】
また、画素部の回路構成の一例を図４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０１０９】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１１０】
図４（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０１１１】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０１１２】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０１１３】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０１１４】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０１１５】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０１１６】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図４（Ｃ）と同じ画素構成を用いることができる。
【０１１７】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０１１８】
なお、図４（Ｃ）に示す画素構成は、これに限定されない。例えば、図４（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０１１９】
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態１で説明したトランジスタを具備する電子機器の例について説明する。
【０１２０】
図５（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。この携帯型の情報端末は、少なくともバッテリーを有し、データ情報を保存するためのメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路など）、ＣＰＵ（中央演算処理回路）やＬｏｇｉｃ回路を備えた構成とすることが好ましい。実施の形態１で示したトランジスタをＣＰＵに用い、低消費電力化を図ってもよい。
【０１２１】
また、表示部３００３ｂはタッチ入力機能を有するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ入力機能を有するパネルとして構成してもよい。実施の形態１で示したトランジスタをスイッチング素子として用い、実施の形態３に示す液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端末とすることができる。
【０１２２】
図５（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１２３】
また、図５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１２４】
また、図５（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂのうち、一方を取り外すことができ、取り外した場合の図を図５（Ｂ）に示している。表示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体３００２をもってもう片方の手で操作することができ、便利である。
【０１２５】
さらに、図５（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１２６】
図５（Ｃ）は、携帯電話の一例を示している。図５（Ｃ）に示す携帯電話機５００５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
【０１２７】
図５（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル５００３は、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
【０１２８】
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイントを表示パネル５００３で表示することによって認識しやすい状態を提供することができる。
【０１２９】
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相手を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５００１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うことができる。
【０１３０】
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることにより行うことができる。
【０１３１】
図５（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１で示したトランジスタを表示部９６０３やＣＰＵに適用することにより、テレビジョン装置９６００とすることができる。
【０１３２】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０１３３】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１３４】
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
【０１３５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１３６】
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
６２３ ゲート配線
６２８ トランジスタ
６２９ トランジスタ
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、酸化物半導体を用いて薄膜トランジスタ（ＴＦＴとも呼ぶ）を作製し、電子デバイス等に応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛やＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体などを用いて、画像表示装置のスイッチング素子などを作製する技術が開示されている。
【０００４】
酸化物半導体を加工する技術としてはエッチング処理が代表的である。酸化物半導体層と、それを覆う導電層をドライエッチングすることが特許文献１に記載されている。
【０００５】
また、ヨウ化水素を用いてＳｎＯ２、Ｉｎ２Ｏ３、或いはＺｎＯを主成分とした導電膜をドライエッチングすることが特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１２３９２３号公報
【特許文献２】特開平１０−８７３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を用いた酸化物半導体層は、ウェットエッチングでエッチングすることができるが、ＳｎＯ２、Ｉｎ２Ｏ３、及びＺｎＯを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体、或いはＩＴＺＯ（登録商標）とも呼ぶ）を用いた酸化物半導体層は、ウェットエッチングが困難である。
【０００８】
また、ウェットエッチングは等方的なエッチングであるため、素子の微細化には不向きという問題がある。また、薬液を用いる処理であるため、制御性の点で課題がある。一方で、ドライエッチングは、微細化、制御性の面では有利である。
【０００９】
上記問題点に鑑み、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体を用いた半導体装置を作製する際の加工技術を確立することを課題の一とする。
【００１０】
また、その加工技術を用いて得られた新規な構造を有するトランジスタの作製方法を提供することも課題の一つとする。
【課題を解決するための手段】
【００１１】
Ｃｌ２または、ＢＣｌ３または、ＳｉＣｌ４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。また、塩素を含むガスにＡｒなどの希ガスを添加した混合ガスや、塩素を含むガスに酸素を添加した混合ガスや、塩素を含むガスにフッ素ガスを添加した混合ガスや、塩素を含むガスに炭化水素ガス（ＣＨ４）を添加した混合ガスや、炭化水素ガスにＡｒなどの希ガスを添加した混合ガスや、炭化水素ガスに酸素を添加した混合ガスや、炭化水素ガスにフッ素ガスを添加した混合ガスなどをエッチングガスとしてもよい。
【００１２】
本発明の一形態は、酸化物絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いたドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、導電層を加工してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。なお、酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含み、酸化物半導体層のアイランド形成のためのドライエッチングによって酸化物半導体層の端部のテーパ角は１０°以上７０°以下とすることができる。
【００１３】
また、酸化物半導体層のアイランド形成のためのドライエッチングにより、酸化物絶縁層の一部を露出させ、露出させた領域は、酸化物半導体層と重なる領域よりも膜厚が薄くなる。即ち、酸化物半導体層のアイランド形成のためのドライエッチングを行って得られた構造を有するトランジスタも特徴を有している。
【００１４】
また、酸化物半導体層のアイランド形成のためのドライエッチングにより、酸化物絶縁層の一部の膜厚が薄くなる。従って、酸化物半導体層のアイランド形成のためのドライエッチングによりエッチングされる酸化物絶縁層の膜厚よりも成膜時の酸化物絶縁層の膜厚を厚くする。
【００１５】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングする。具体的には、導電層の材料としてタングステン膜やモリブデン膜を用いる場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用いる。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができるため、成膜時のＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層の設定膜厚を３０ｎｍ未満に薄くすることができる。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができれば、エッチング残渣が少ないため、一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできる。一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできれば、微細なトランジスタを実現できる。
【００１６】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、ウェットエッチングを用いてもよい。ウェットエッチングを用いる場合、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層はほとんど除去されず、導電層との選択比が十分にとれるため、好ましい。
【００１７】
本発明の他の一形態は、酸化物絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いた第１のドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより導電層を加工してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。
【００１８】
また、ボトムゲート型のトランジスタの作製方法も、本発明の他の一形態であり、ゲート電極を形成し、ゲート電極を覆うゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いた第１のドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより導電層を加工してソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法である。
【００１９】
上記各作製方法において、酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含み、酸化物半導体層のアイランド形成のための第１のドライエッチングによって酸化物半導体層の端部のテーパ角は１０°以上７０°以下とすることができる。
【００２０】
また、上記各作製方法において、第１のドライエッチングにより酸化物絶縁層の一部を露出させ、露出させた領域は、酸化物半導体層と重なる領域よりも膜厚が薄いことも特徴の一つである。
【００２１】
また、上記各作製方法において、第２のドライエッチングにより酸化物半導体層の一部を露出させ、露出させた領域は、ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚が薄い。
【００２２】
なお、テーパ角とは、テーパ形状を有する端部の側面と、基板平面とのなす角を指しており、本明細書では、酸化物半導体層のテーパ形状を有している端部の断面において上端部と下端部とを結ぶ直線と基板平面、或いは酸化物絶縁層の表面とがなす角度を指している。
【００２３】
また、上記各作製方法において、第１のドライエッチング及び第２のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることが好ましい。また、コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のＩＣＰエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のＩＣＰエッチング装置を用いてもよい。
【００２４】
また、ＩＣＰ型エッチング装置に限定されず、ＲＩＥエッチング装置、例えば、平行平板型エッチング装置、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング装置、マグネトロン型エッチング装置を用いて酸化物半導体層のエッチングを行ってもよい。
【発明の効果】
【００２５】
本発明の一形態に示すエッチング方法を用いれば、酸化物半導体層のアイランド端部をテーパ形状とすることができ、その上に形成する膜の段差被覆性を良好なものとすることができる。その上に形成する膜の段差被覆性を良好なものとすることができれば、酸化物半導体層上に形成する絶縁膜の厚さを薄くすることができる。例えば、トップゲート型のトランジスタであれば、酸化物半導体層を覆うゲート絶縁層の膜厚を薄くすることができる。
【００２６】
また、一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできるため、微細なトランジスタを実現できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一態様を示す断面図及び上面図である。
【図２】トランジスタの断面ＳＴＥＭ写真およびその模式図を示す図である。
【図３】トランジスタの断面ＳＴＥＭ写真およびその模式図を示す図である。
【図４】本発明の一態様を示すブロック図及び等価回路図である。
【図５】電子機器の一態様を示す図である。
【発明を実施するための形態】
【００２８】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの作製方法の一例について、図１を用いて説明する。
【００３０】
まず、基板６００の表面に対し、基板６００の表面に付着している不純物を低減する処理を行うことが好ましい。不純物を低減する処理として、プラズマ処理、加熱処理または薬液処理が挙げられる。本実施の形態では、アルゴン雰囲気でプラズマ処理を行う。プラズマ処理は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して３分間行う。
【００３１】
次いで、不純物を低減する処理後、大気暴露せずに、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて下地絶縁膜６０２を成膜する。
【００３２】
下地絶縁膜６０２は、好ましくはスパッタリング法により、基板温度を室温以上２００℃以下、好ましくは５０℃以上１５０℃以下とし、酸素ガス雰囲気で成膜する。なお、酸素ガスに希ガスを加えて用いてもよい。下地絶縁膜６０２の厚さは、１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上７００ｎｍ以下とする。成膜時の基板温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほど、厚さが厚いほど、下地絶縁膜６０２を加熱処理した際に放出される酸素の量は多くなる。スパッタリング法は、ＰＣＶＤ法と比べて膜中の水素濃度を低減することができる。
【００３３】
本実施の形態では、プラズマ処理を行った後、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの厚さで成膜する。酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）として成膜する。ターゲットは、石英ターゲットを用いる。なお、成膜時の基板温度は１００℃とする。
【００３４】
次いで、下地絶縁膜６０２の平坦化処理を行い、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面とする。下地絶縁膜が平坦性を有することで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。
【００３５】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００３６】
【数１】
【００３７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００３８】
本実施の形態では、下地絶縁膜６０２の表面を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理し、Ｒａ＝０．２ｎｍ程度まで平坦化する。なお、ＣＭＰ処理による平坦化処理に加えて、プラズマ処理による平坦化処理を行ってもよい。
【００３９】
次いで、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を成膜する。
【００４０】
酸化物半導体膜は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【００４１】
本実施の形態では、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜する。好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶が形成されやすくなる。
【００４２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。本実施の形態では、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成膜時の基板温度は２００℃とする。
【００４３】
次いで、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
【００４４】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【００４５】
本実施の形態では、はじめに窒素雰囲気で１時間の加熱処理を行い、２５０℃、４５０℃または６５０℃の温度を保持したまま、さらに酸素雰囲気で１時間の加熱処理を行う。
【００４６】
次いで、第１のフォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体層６０６を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２を用いる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
【００４７】
本実施の形態では、ＩＣＰエッチング装置を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって酸化物半導体膜をエッチングし、所望のアイランド形状にすることができる。
【００４８】
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をドライエッチングする条件として、コイル型の電極に電力を４５０Ｗ印加し、基板６００側にバイアス電力を１００Ｗ（ＲＦ）印加し、流量６０ｓｃｃｍのＢＣｌ３ガスと流量２０ｓｃｃｍのＣｌ２ガスをエッチング装置内に導入して、圧力１．９Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の膜厚を考慮して決定すればよい。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、２４．１ｎｍ／ｍｉｎである。
【００４９】
なお、このエッチング条件では、図１（Ａ）に示すように、下地絶縁膜６０２もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、或いはエッチング装置を変更することで下地絶縁膜６０２が薄くなることを防ぐこともできる。また、エッチング条件を調節することで、アイランド端部のテーパ角αは１０°以上７０°以下とすることができる。
【００５０】
次いで、ソース電極層またはドレイン電極層として機能する電極を形成するための金属膜を成膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造としてもよい。
【００５１】
本実施の形態では、単層のタングステン膜を５０ｎｍの厚さで成膜する。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板温度は２００℃とする。
【００５２】
次いで、第２のフォトリソグラフィ工程によってタングステン膜を加工して、一対の電極６１４を形成する（図１（Ｂ）参照）。
【００５３】
本実施の形態では、ドライエッチングによりタングステン膜のエッチングを行う。エッチングガスには、ＣＦ４、Ｃｌ２、Ｏ２を用いる。
【００５４】
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をできるだけエッチングしないようにタングステン膜のみをドライエッチングする条件として、コイル型の電極に電力を５００Ｗ印加し、基板６００側にバイアス電力を１５０Ｗ（ＲＦ）印加し、流量２５ｓｃｃｍのＣＦ４ガスと流量２５ｓｃｃｍのＣｌ２ガスと流量１０ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力１．０Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとタングステン膜の膜厚を考慮して決定すればよい。このエッチング条件でのタングステン膜のエッチングレートは、１８４．４ｎｍ／ｍｉｎである。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、１５．９ｎｍ／ｍｉｎであり、選択比が大きいため、タングステン膜のみをエッチングできる。
【００５５】
なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とはエッチングレートが異なっており、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜よりも緻密な膜である。第１のフォトリソグラフィ工程（アイランド形成）と、第２のフォトリソグラフィ工程（一対の電極６１４形成条件）におけるエッチングレートをそれぞれ比較した結果を表１に示す。表１におけるＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：１［体積比］の混合雰囲気で電力を５００Ｗ（ＤＣ）とし、圧力０．６Ｐａとして成膜した。Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜時の基板加熱温度は３００℃とする。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜後に加熱処理を行っていないサンプルで表１のエッチングレートを測定した。
【００５６】
【表１】
【００５７】
次いで、ゲート絶縁層６０８を１ｎｍ以上２００ｎｍ以下の厚さで成膜する。ゲート絶縁層６０８は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法を用いることができる。本実施の形態では、スパッタリング法を用いて酸化シリコン膜を１００ｎｍの厚さで成膜する。
【００５８】
次いで、ゲート電極として機能する電極を形成するための金属膜を形成する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極を積層構造とし、その一層として窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いてもよい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００５９】
本実施の形態では、金属膜を積層膜として、膜厚１５ｎｍの窒化タンタル膜上に膜厚１３５ｎｍのタングステン膜を形成する。
【００６０】
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板温度は２００℃とする。
【００６１】
次いで、第３のフォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して、ゲート電極６１０を形成する。
【００６２】
次いで、ゲート電極６１０を覆う層間絶縁膜６１６を形成する。層間絶縁膜６１６は、段差被覆性のよい絶縁膜を用いることが好ましい。層間絶縁膜６１６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜する。
【００６３】
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜する。なお、成膜時の基板温度は３２５℃とする。
【００６４】
次に、第４のフォトリソグラフィ工程によって酸化窒化シリコン膜を加工してコンタクトホールを形成する。
【００６５】
次に、層間絶縁膜６１６の２層目となる感光性ポリイミドを１５００ｎｍの厚さで成膜する。
【００６６】
次に、酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを現像し、感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて層間絶縁膜６１６を形成する。加熱処理は、窒素雰囲気において、３００℃の温度で行う。
【００６７】
次に、膜厚５０ｎｍのチタン膜と、膜厚１００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜を積層成膜する。
【００６８】
次に、第５のフォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工して、一対の電極６１４のどちらか一方に電気的に接続する配線６１８を形成する。
【００６９】
次に、保護膜６２０となる感光性ポリイミド膜を１５００ｎｍの厚さで成膜する。
【００７０】
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイミド膜を露光し、その後現像して配線以外の領域にポリイミド膜からなる保護膜６２０を形成し、保護膜６２０に配線６１８を露出する開口部を形成する。
【００７１】
次に、感光性ポリイミド膜を硬化させるために加熱処理を行う。加熱処理は、層間絶縁膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行う。
【００７２】
以上の工程で、図１（Ｃ）に示す構造のトランジスタを作製できる。
【００７３】
図１（Ｃ）は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタを示す断面図である。図１（Ｄ）はトランジスタの上面図である。また、図１（Ｃ）は図１（Ｄ）の一点鎖線Ａ−Ｂに対応する断面図である。
【００７４】
図１（Ｃ）に示す構造のトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【００７５】
また、アイランド端部のテーパ形状付近を拡大撮影した断面のＳＴＥＭ写真を図２（Ａ）に示す。なお、図２（Ｂ）は図２（Ａ）の模式図である。テーパ角αを測定した所、１６°であった。
【００７６】
また、トランジスタのチャネル形成領域付近を拡大撮影した断面のＳＴＥＭ写真を図３（Ａ）に示す。図３（Ｂ）は図３（Ａ）の模式図である。トランジスタのチャネル形成領域における酸化物半導体層６０６の膜厚を測定したところ、１３〜１３．７ｎｍの膜厚であり、一対の電極６１４と重なっている領域の膜厚１５ｎｍとの差は約２ｎｍ〜１．３ｎｍ未満と大変小さく、第２のフォトリソグラフィ工程においてタングステン膜のみを選択的にエッチングできていることが確認できる。
【００７７】
なお、図１（Ｃ）及び図１（Ｄ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【００７８】
また、上述した作製プロセスにおいて成膜後の加熱処理を６５０℃とした場合、作製されたトランジスタの電界効果移動度は３９．９ｃｍ２／Ｖｓｅｃが得られる。また、基板を２００℃に加熱してＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜し、成膜後の加熱処理を行わない場合、作製されたトランジスタの電界効果移動度は３２．９ｃｍ２／Ｖｓｅｃが得られる。また、基板を加熱せずにＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜し、成膜後の加熱処理を行わない場合、作製されたトランジスタの電界効果移動度は２９．６ｃｍ２／Ｖｓｅｃが得られる。これらのことから、トランジスタの電界効果移動度を向上させる上でＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の成膜時に基板を意図的に加熱することと、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜した後に加熱処理を行うことが重要であることがわかる。
【００７９】
下地絶縁膜の平坦化処理を行い、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面とすることで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。また、この基板加熱や加熱処理を行うことによって、オフ電流を１ａＡ／μｍ以下にすることもできる。
【００８０】
この平坦な下地絶縁膜上に成膜されるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の表面もまた平坦である。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、エッチングが困難な材料（難エッチング材料とも呼ぶ）であり、膜厚を５ｎｍ程度に薄くすることができるというメリットがあるが、難エッチング材料の残渣なくエッチングすることも困難である。膜厚を５ｎｍ程度または、５ｎｍ以下に薄くすると、トランジスタの電気特性のしきい値電圧をプラスにすることができる。
【００８１】
本実施の形態に示したエッチング方法によってＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の加工ができ、さらに、アイランド端部をテーパ形状にすることができる。アイランド端部をテーパ形状にできれば、その上に形成するゲート絶縁層などの膜厚を薄くすることができる。ゲート絶縁層などの膜厚を薄くすればさらに電界効果移動度を向上させることもできる。
【００８２】
上記のようなＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【００８３】
また、図１ではトップゲート型トランジスタの例を示したが、特にトランジスタの構造に限定されず、例えばボトムゲート型トランジスタの作製においてもＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチング方法を適用することができる。
【００８４】
（実施の形態２）
本実施の形態では、実施の形態１における第２のフォトリソグラフィ工程のエッチング条件が異なる例を示す。
【００８５】
実施の形態１に従って、基板６００上に下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６上にタングステン膜を形成する。そして、タングステン膜をエッチングして、一対の電極６１４を形成する。
【００８６】
本実施の形態では、実施の形態１とエッチングガスが同一であるが、チャンバーサイズが異なるＩＣＰエッチング装置を用い、その他のエッチング条件を変えてタングステン膜のエッチングを行う例を示す。エッチングガスには、ＣＦ４、Ｃｌ２、Ｏ２を用いる。
【００８７】
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をできるだけエッチングしないようにタングステン膜のみをドライエッチングする条件として、コイル型の電極に電力を３０００Ｗ印加し、基板６００側にバイアス電力を１１０Ｗ（ＲＦ）印加し、流量５５ｓｃｃｍのＣＦ４ガスと流量４５ｓｃｃｍのＣｌ２ガスと流量５５ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力０．６７Ｐａに設定し、基板温度を４０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとタングステン膜の膜厚を考慮して決定すればよい。このエッチング条件でのタングステン膜のエッチングレートは、２８０．２ｎｍ／ｍｉｎである。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、３．７ｎｍ／ｍｉｎであり、選択比が７５．２と大きいため、タングステン膜のみをエッチングできる。
【００８８】
なお、第２のフォトリソグラフィ工程（一対の電極６１４形成条件）において、実施の形態１のエッチング条件でのエッチングレートと選択比と、実施の形態２のエッチング条件でのエッチングレートと選択比とをそれぞれ比較した表を表２に示す。
【００８９】
【表２】
【００９０】
これらのエッチングレートから、タングステン膜とＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の選択比を大きくするためにはＣｌ２ガス流量を少なくし、Ｏ２ガス流量を多くすることが有効であるといえる。本実施の形態に示したエッチング条件は、実施の形態１よりもタングステン膜とＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の選択比が約６．５倍優れているため、トランジスタのチャネル形成領域における酸化物半導体層６０６の膜厚は、ほとんどエッチング前後で変わらず、１５ｎｍに維持することができる。
【００９１】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜をエッチングしないようにタングステン膜のみをドライエッチングできるため、トランジスタに用いるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の成膜時の膜厚を１５ｎｍ未満、例えば５ｎｍとすることもできる。
【００９２】
以降の工程は、実施の形態１と同様に行うことで、トップゲート型のトランジスタを作製することができる。
【００９３】
また、実施の形態１のトランジスタの構造は、トップゲート型のトランジスタの例を示したが、ボトムゲート型のトランジスタの作製においても本実施の形態で開示したエッチング方法は有効である。例えば、チャネルエッチ型のトランジスタを作製する場合、ゲート電極を形成し、ゲート絶縁層を形成し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜からなる酸化物半導体層を形成した後、酸化物半導体層上にソース電極層またはドレイン電極層として機能する一対の電極をタングステン膜で形成する。この一対の電極をパターニングする際に酸化物半導体層を露呈させて、その部分がチャネル形成領域となるが、選択比が小さいとチャネル形成領域がエッチングされて膜厚が部分的に薄くなってしまう。本実施の形態で開示したエッチング方法は、選択比が７５．２と大きいため、チャネル形成領域がエッチングされることを抑えることができる。チャネル形成領域がエッチングされることによる膜厚のバラツキを抑えることができ、チャネル形成領域の膜厚が均一なトランジスタを同一基板上に複数作製することができる。
【００９４】
（実施の形態３）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
【００９５】
画素部に配置するトランジスタは、実施の形態１に従って形成する。また、実施の形態１に示すトランジスタはｎチャネル型トランジスタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
【００９６】
アクティブマトリクス型表示装置のブロック図の一例を図４（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【００９７】
図４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【００９８】
また、画素部の回路構成の一例を図４（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示パネルの画素構造を示す。
【００９９】
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
【０１００】
トランジスタ６２８のゲート配線６２２と、トランジスタ６２９のゲート配線６２３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６２６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１のトランジスタを適宜用いることができる。
【０１０１】
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６２２と接続し、トランジスタ６２９はゲート配線６２３と接続している。ゲート配線６２２とゲート配線６２３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
【０１０２】
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
【０１０３】
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
【０１０４】
なお、図４（Ｂ）に示す画素構成は、これに限定されない。例えば、図４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０１０５】
また、本実施の形態では、ＶＡ方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式とも呼ぶ）に応用することができる。
【０１０６】
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１０７】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールドシーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
【０１０８】
また、画素部の回路構成の一例を図４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０１０９】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１１０】
図４（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０１１１】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０１１２】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０１１３】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０１１４】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【０１１５】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０１１６】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図４（Ｃ）と同じ画素構成を用いることができる。
【０１１７】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０１１８】
なお、図４（Ｃ）に示す画素構成は、これに限定されない。例えば、図４（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０１１９】
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態１で説明したトランジスタを具備する電子機器の例について説明する。
【０１２０】
図５（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。この携帯型の情報端末は、少なくともバッテリーを有し、データ情報を保存するためのメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路など）、ＣＰＵ（中央演算処理回路）やＬｏｇｉｃ回路を備えた構成とすることが好ましい。実施の形態１で示したトランジスタをＣＰＵに用い、低消費電力化を図ってもよい。
【０１２１】
また、表示部３００３ｂはタッチ入力機能を有するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ入力機能を有するパネルとして構成してもよい。実施の形態１で示したトランジスタをスイッチング素子として用い、実施の形態３に示す液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端末とすることができる。
【０１２２】
図５（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０１２３】
また、図５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０１２４】
また、図５（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂのうち、一方を取り外すことができ、取り外した場合の図を図５（Ｂ）に示している。表示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体３００２をもってもう片方の手で操作することができ、便利である。
【０１２５】
さらに、図５（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０１２６】
図５（Ｃ）は、携帯電話の一例を示している。図５（Ｃ）に示す携帯電話機５００５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
【０１２７】
図５（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル５００３は、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
【０１２８】
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイントを表示パネル５００３で表示することによって認識しやすい状態を提供することができる。
【０１２９】
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相手を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５００１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うことができる。
【０１３０】
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることにより行うことができる。
【０１３１】
図５（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１で示したトランジスタを表示部９６０３やＣＰＵに適用することにより、テレビジョン装置９６００とすることができる。
【０１３２】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０１３３】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０１３４】
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
【０１３５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１３６】
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
６２３ ゲート配線
６２８ トランジスタ
６２９ トランジスタ
【特許請求の範囲】
【請求項１】
酸化物絶縁層上に酸化物半導体層を形成し、
塩素を含むガスを用いたドライエッチングにより前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
前記酸化物半導体層上に導電層を形成し、
前記導電層を加工してソース電極層及びドレイン電極層を形成し、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記ドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記ドライエッチングにより前記酸化物絶縁層の一部を露出させ、露出させた領域は、前記酸化物半導体層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記ドライエッチングにおいて、前記塩素を含むガスに加えて酸素を含むガス、フッ素を含むガス、希ガス、または炭化水素ガスを用いることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、前記塩素を含むガスは、Ｃｌ２、ＳｉＣｌ４または、ＢＣｌ３であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、前記導電層を加工してソース電極層及びドレイン電極層を形成する工程は、ドライエッチング、またはウェットエッチングであることを特徴とする半導体装置の作製方法。
【請求項８】
酸化物絶縁層上に酸化物半導体層を形成し、
塩素を含むガスを用いた第１のドライエッチングにより前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
前記酸化物半導体層上に導電層を形成し、
フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより前記導電層を加工してソース電極層及びドレイン電極層を形成し、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項８において、前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項８または請求項９において、前記第１のドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項８乃至１０のいずれか一において、前記第１のドライエッチングにより前記酸化物絶縁層の一部を露出させ、露出させた領域は、前記酸化物半導体層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
【請求項１２】
請求項８乃至１１のいずれか一において、前記第２のドライエッチングにより前記酸化物半導体層の一部を露出させ、露出させた領域は、前記ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
【請求項１３】
請求項８乃至１２のいずれか一において、前記第１のドライエッチング及び前記第２のドライエッチングは、ＩＣＰエッチング装置を用いることを特徴とする半導体装置の作製方法。
【請求項１】
酸化物絶縁層上に酸化物半導体層を形成し、
塩素を含むガスを用いたドライエッチングにより前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
前記酸化物半導体層上に導電層を形成し、
前記導電層を加工してソース電極層及びドレイン電極層を形成し、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
【請求項３】
請求項１または請求項２において、前記ドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至３のいずれか一において、前記ドライエッチングにより前記酸化物絶縁層の一部を露出させ、露出させた領域は、前記酸化物半導体層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至４のいずれか一において、前記ドライエッチングにおいて、前記塩素を含むガスに加えて酸素を含むガス、フッ素を含むガス、希ガス、または炭化水素ガスを用いることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一において、前記塩素を含むガスは、Ｃｌ２、ＳｉＣｌ４または、ＢＣｌ３であることを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一において、前記導電層を加工してソース電極層及びドレイン電極層を形成する工程は、ドライエッチング、またはウェットエッチングであることを特徴とする半導体装置の作製方法。
【請求項８】
酸化物絶縁層上に酸化物半導体層を形成し、
塩素を含むガスを用いた第１のドライエッチングにより前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
前記酸化物半導体層上に導電層を形成し、
フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより前記導電層を加工してソース電極層及びドレイン電極層を形成し、
前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項８において、前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項８または請求項９において、前記第１のドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
【請求項１１】
請求項８乃至１０のいずれか一において、前記第１のドライエッチングにより前記酸化物絶縁層の一部を露出させ、露出させた領域は、前記酸化物半導体層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
【請求項１２】
請求項８乃至１１のいずれか一において、前記第２のドライエッチングにより前記酸化物半導体層の一部を露出させ、露出させた領域は、前記ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
【請求項１３】
請求項８乃至１２のいずれか一において、前記第１のドライエッチング及び前記第２のドライエッチングは、ＩＣＰエッチング装置を用いることを特徴とする半導体装置の作製方法。
【図１】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【公開番号】特開２０１２−２５６８７４（Ｐ２０１２−２５６８７４Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１０９１７５（Ｐ２０１２−１０９１７５）
【出願日】平成２４年５月１１日（２０１２．５．１１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年５月１１日（２０１２．５．１１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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