陽極酸化された薄膜構造用の電気的接続
第１の薄膜メタライゼーション層と第２の薄膜メタライゼーション層とを電気的に接続する回路ビアの形成のための手法が述べられる。ビアの形成では、第１のメタライゼーション層の陽極酸化に先立って、ビア接続領域に配置される陽極酸化バリア及び／又は補助パッドを使用する。バリアを形成するために使用される材料は、陽極酸化の際に陽極酸化液を実質的に透過せず、導電層とバリアとの間に酸化物が形成されることを阻止するものである。補助パッドは非陽極酸化性であり、陽極酸化の際に、パッドを通じて電流が流れることを実質的に防止するためにバリアによって覆われる。陽極酸化の後に、バリアは除去される。補助パッドが充分な導電性を有する場合には、バリアの除去後に第１のメタライゼーション層上に残存されてもよい。第２のメタライゼーション層が陽極酸化層上に配置され、ビア接続領域において第１の導電層と電気的に接触する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜構造の製造に使用されるシステム及び方法に関する。
【背景技術】
【０００２】
薄膜回路は電子産業において広く使用されており、フラットパネルディスプレイの用途における主要な技術となっている。一般に薄膜回路は、基板上に成膜された導電層、半導電層、及び／又は絶縁層の領域を含む層状構造である。典型的な構造では、導電性材料又は半導電性材料の２つの層が絶縁性誘電体の層によって分離されている。分離された層同士の間の接続が望ましい場合には、接続領域の絶縁体を除去し、２つの層を電気的に接続するビアを形成する。相互接続ビアの電気的及び機械的性質は、分離された層の性質、並びにビアを形成するために用いられる材料及びプロセスによって決まる。
【０００３】
特定の状況では、異なる回路要素の電極が最初に電気的に接続されるようにメタライゼーション層を成膜することが有利である。こうしたプロセスは、メタライゼーション層の陽極酸化などの、相互接続されたすべての要素が関わる後の製造工程を容易にする機能を果たす。陽極酸化及び／又は他の処理工程の後に、相互接続された各要素をメタライゼーション層上で電気的に分離することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路性能を高め、製造コストを低減するためには、回路の接続部及び／又は分離部の形成を含む、薄膜回路を製造するためのプロセスを改善することが望ましい。本発明は、これら及び他の要請に応え、また先行技術と比較して優れた他の利点を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、薄膜回路のビア接続又は分離を含む方法及びシステムに関する。一実施形態は、基板上の第１の導電層と第２の導電層との間に電気的接続を形成するための方法に関する。第１の層と接続領域において電気的に接触するようにパッドが形成される。パッドは、第１の層の材料とは異なる導電性材料を含む。第１の層の領域が陽極酸化される。陽極酸化の後に、エッチング処理などによってパッドを露出させる。第２の層が配置され、露出したパッドと電気的に接触する。
【０００６】
本発明の別の実施形態は、電気回路の製造方法に関する。導電層上の１以上の分離／接続領域にフォトレジストがパターン形成され、硬化させられる。導電層は、領域において陽極酸化される。接続／分離領域は、実質的に陽極酸化されない状態に維持される。陽極酸化の後に、硬化したフォトレジストを除去することによって分離／接続領域において導電層を露出させる。一実施形態によれば、導電層は、分離／接続領域において別の導電層に接続される。別の実施形態によれば、導電層の第１の部分が、分離／接続領域において導電層の第２の部分から分離される。
【０００７】
別の実施形態は、回路サブシステムに関する。回路サブシステムは、第１の導電性材料を含む、可撓性基板上の第１の層を含む。第１の層上の１以上の別個の分離／接続領域に硬化されたフォトレジストが配置される。回路サブシステムは、第１の材料の陽極酸化型を含む層を更に含む。陽極酸化層は、第１の層の、分離／接続領域以外の部分上に形成される。
【０００８】
更なる別の実施形態は、薄膜電子回路に関する。導電性の陽極酸化性材料を含む第１の回路層が、第１の電子素子の電極を形成するように構成される。第１の回路層の材料の陽極酸化型を含む陽極酸化層が、第１の回路層上に配置される。第２の回路層が陽極酸化層上に配置され、第２の電子素子の電極を形成するように構成される。ビアによって、第１の電子素子の電極が第２の電子素子の電極と電気的に接続される。ビアは、導電性の非陽極酸化性パッドを含む。
【０００９】
上記の本発明の概要は、本発明のそれぞれの実施形態又はすべての実現形態を説明することを目的としたものではない。本発明の利点及び効果、並びに本発明に対する更なる理解は、以下に述べる詳細な説明及び特許請求の範囲を添付図面と併せて参照することによって明らかとなり、認識されるであろう。
【図面の簡単な説明】
【００１０】
【図１Ａ】アンダーエッチングの問題を示す薄膜構造の断面図である。
【図１Ｂ】オーバーエッチングの問題を示す薄膜構造の断面図である。
【図２】硬化されていないフォトレジストマスクによって分離／接続領域における陽極酸化が阻止されない場合に生じる状況を示す。
【図３Ａ】本発明の実施形態に基づく、薄膜構造の第１及び第２の導電層を電気的に接続するためのビアの形成における陽極酸化バリアの使用を示すフローチャートである。
【図３Ｂ】本発明の実施形態に基づく、薄膜構造のビア接続領域において導電性パッドを使用する方法を示すフローチャートである。
【図４】本発明の実施形態に基づく、バリアを導電性パッドと組み合わせて使用することによるビアの形成を示すフローチャートである。
【図５Ａ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｂ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｃ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｄ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｅ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｆ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図６】本発明の実施形態に基づく、ビア形成プロセスを示すフローチャートである。
【図７Ａ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｂ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｃ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｄ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｅ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図８Ａ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｂ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｃ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｄ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｅ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｆ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図９】本発明の実施形態に基づく、電気的接続部の形成、及び電気的分離部の形成のための方法を示すフローチャートである。
【図１０Ａ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｂ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｃ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｄ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｅ】本発明の実施形態に基づく、図１０Ｄの分離／接続領域に形成されたビアの断面図を示す。
【図１０Ｆ】本発明の実施形態に基づく、図１０Ｄの分離／接続領域の第１のメタライゼーション層を除去することによって形成された分離部の断面図を示す。
【図１１】本発明の実施形態に基づいて形成されたビア接続部及び分離部を示すディスプレイバックプレーンの平面図である。
【図１２】本発明の実施形態に基づく、ビアを組み込んだ薄膜電気回路の断面図である。
【発明を実施するための形態】
【００１１】
本発明には様々な改変及び代替的形態が可能であるが、その具体例を例として図面に示し、詳細に説明する。ただし、本発明は、本発明を記載される特定の実施形態に限定するものではないことは理解されるべきである。逆に、本発明は、添付の特許請求の範囲によって定義される発明の範囲に含まれるあらゆる改変物、均等物、及び代替物を網羅するものである。
【００１２】
以下の異なる代表的実施形態の説明では、本明細書の一部をなす、本発明を実施可能な異なる実施形態を実例として示す添付図面を参照する。本発明の範囲から逸脱することなく構造的及び動作的な変更がなされうることから、他の実施形態が利用される場合もある点は理解されるべきである。
【００１３】
薄膜回路は一般的に、導電性、半導電性、及び絶縁性材料の領域を含む層状構造である。多くの有用な回路で、半導体層又は絶縁体層であってよい分離層によって分離された複数のメタライゼーション層が用いられている。２以上のメタライゼーション層間の電気的接続が望ましい場合、メタライゼーション層同士を電気的に接続するために「ビア」と呼ばれる相互接続構造が分離層を通じて２つのメタライゼーション層の間に形成される。ビア形成に備え、メタライゼーションレベルの１つの上に分離層を形成した後に、分離層を相互接続領域においてエッチングして埋まっているメタライゼーション層を露出させる。あるいは、分離層の製造の際に、第２のメタライゼーション層を成膜する前に、第１のメタライゼーション層のビア接続領域における分離層の形成をマスキング又は防止することによって、ビア形成に備えて分離層にギャップを形成することもできる。
【００１４】
アルミニウム（Ａｌ）及びアルミニウム合金は、これらの材料が比較的安価であり、安定した酸化物を形成し、スパッタリング又は真空蒸着などの多くの周知の成膜プロセスによって成膜することが可能であり、薄膜用途に非常に適していることから、回路のメタライズ処理にしばしば使用される。アルミニウムは陽極酸化して、回路のメタライゼーションレベル間に陽極酸化層を与えるために使用することが可能であり、かつ／又は例えば電解効果トランジスタの誘電体層として機能しうる安定的な酸化物であるＡｌ２Ｏ３を形成する。しかしながら、Ａｌ及びＡｌ２Ｏ３からなる多層膜のエッチングは、エッチングに用いられる化学物質がＡｌに対してＡｌ２Ｏ３をエッチングするように選択的ではないために問題となりうる。Ａｌ２Ｏ３−Ａｌ層のエッチング処理は制御が困難であり、層のアンダーエッチング又はオーバーエッチングが生じる。図１Ａは、陽極酸化後のアンダーエッチングの問題を示す薄膜構造の断面である。この状況では、第１のレベルのメタライゼーション層１１０の金属が陽極酸化されて陽極酸化層１２０を形成している。エッチングによるビアの形成は、埋まっているメタライゼーション層１１０にアクセスするためにビア接続領域１３０内の陽極酸化層１２０をエッチングにより貫通する必要がある。しかしながら、陽極酸化材料１４０が、エッチング後にビア接続領域１３０に残存する場合がある。残存した陽極酸化材料は薄いものであるか、又はビア形成領域の別個の島としてのみ存在する場合もあるが、陽極酸化材料が存在するとメタライゼーション層間のビア接触の抵抗が大きくなって、薄膜回路の性能が低下しうる。
【００１５】
図１Ｂは、オーバーエッチングの問題を示したものであり、エッチング処理によってビア接続領域１３０内の陽極酸化層１２０が除去されるばかりか、メタライゼーション層１１０もエッチングにより部分的又は完全に貫通してしまう。オーバーエッチングは、エッチング処理が選択的なものではない場合に特に制御が困難である。
【００１６】
ビア形成に対する可能なアプローチの１つでは、ビア接続領域をフォトレジストでマスキングすることによって陽極酸化工程においてマスキングされた領域に陽極酸化材料が形成されることを防止する。しかしながら、このアプローチにも低抵抗の電気的接続の形成を妨げる問題がともなう。図２は、ビア接続領域１３０における陽極酸化を阻止するために硬化されていないフォトレジストマスク２４５を使用した場合に生じる状況を示している。陽極酸化液がフォトレジストマスク２４５に浸透する場合があり、これによりビア接続領域１３０内のフォトレジストマスク２４５の下に陽極酸化材料の層１２１が形成される。上記に述べたアンダーエッチングの状況と同様に、ビア接続領域１３０における陽極酸化材料の存在によって、メタライゼーションレベル間の電気的接触が低下する。図１Ａ、図１Ｂ、及び図２に示される状況によってメタライゼーション層間の接触が低下する場合があり、望ましくない。
【００１７】
本発明の実施形態は、ビア形成を促進する、ビア接続領域に配置されたバリア及び／又は導電性パッドの使用に関するものである。バリア及び／又はパッドは、薄膜構造の導電層に近接して配置される。特定の実施形態では、バリアを用いて導電層を保護し、後にビア形成の際にバリアを除去する。特定の実施形態では、バリアとともに、又はバリアなしで導電性パッドをビア接続領域に形成する。導電性パッドの全体又は一部は残存して、ビアの一体部分を形成する。
【００１８】
特定の構成では、陽極酸化に先立って導電層上にバリアを配置して、陽極酸化処理に対するバリアを形成する。バリアは、標準的なフォトリソグラフィー技術によって導電層上にパターン形成することができ、導電層の下側の部分の陽極酸化を低減又は防止することができる。バリアを形成するために使用する材料は、陽極酸化の際に陽極酸化液を実質的に透過せず、したがって導電層とバリアとの間に酸化物が形成されることを阻止するものでよい。バリアは、陽極酸化に先立って、ビア接続領域の導電層上に形成される補助パッドとともに、又は補助パッドなしで使用することができる。補助パッドは導電性かつ非陽極酸化性のパッドでよく、その場合、補助パッドは、陽極酸化の際に非陽極酸化性パッドに電流が流れることを実質的に防止するために、フォトレジストのバリア又は他の除去可能な絶縁層によって覆われる。補助パッドが充分な導電性を有する場合には、バリアの除去後に導電層上に残存されてもよい。パッドを形成するために使用される材料は、陽極酸化によって絶縁性の酸化物を形成しない導電性材料でよい。ビア接続領域からバリアを除去した後に、第２の導電層を陽極酸化層上に配置すると、第２の導電層はビア接続領域において第１の導電層と電気的に接触する。
【００１９】
特定の構成では、基板と第１の導電層との間に導電性パッドを配置すると、導電性パッドはビア接続領域において第１の導電層と電気的に接触する。これらの構成では、ビア形成において、陽極酸化層などの第１の導電層上に配置される任意の層を通じ、更に第１の導電層を通じたビアをエッチング又は形成してビア接続領域のパッドを露出させる。これは、パッドに対して第１の導電層を選択的にエッチングするエッチング液によって実現することができる。第２のメタライゼーション層を陽極酸化層上に形成し、これが露出したパッドと電気的に接続することにより、第１及び第２の導電層間の電気的ビアが形成される。第１の導電層と第２の導電層とは、第１の導電層のエッチングされた領域の側面を通じて電気的に接触させることもできる。
【００２０】
図３Ａのフローチャートは、本発明の実施形態に基づく、薄膜構造の第１及び第２の導電層を電気的に接続するためのビアの形成を示したものである。本明細書では各導電層を「メタライゼーション層」と呼ぶが、各導電層を形成するために使用される材料は厳密に金属性のものである必要はなく、金属、金属合金、金属酸化物、ドープした半導体、及び／又は、回路要素間の電気的接続を与えるだけの十分な導電率を有する他の任意の材料を含みうる。更に、導電層は複数の副次層を有してもよく、その場合、１つの副次層が別の副次層とは異なる材料を含みうる。
【００２１】
場合によりポリマー又は箔などの可撓性材料であってよい基板上に、第１のメタライゼーション層を形成する（３０５）。あるいは、基板は、ガラスなどの剛性の材料で形成されてもよい。可撓性基板は細長い層又はウェブとして実施することもでき、本明細書で述べる薄膜のロールー・ツー・ロール製法を用いた形成を可能とする点で有利である。上記に述べたように、第１のメタライゼーション層は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの１種類以上の金属を含んでよい。第１のメタライゼーション層で使用される材料は陽極酸化性のものであるが、非陽極酸化性の材料を第１のメタライゼーション層の露出していない副次層に更に使用することもできる。
【００２２】
第１のメタライゼーション層上の１以上のビア接続領域に、１以上のバリアをパターン形成する（３１０）。第１のメタライゼーション層上に形成されたバリアは、バリアを通じた陽極酸化液の拡散に対するバリアとして機能することによって、下側の第１のメタライゼーション層を陽極酸化から保護する。
【００２３】
バリアの形成後に、第１のメタライゼーション層を陽極酸化して（３２０）メタライゼーション層上に陽極酸化層を形成する。バリアは、ビアが形成される接続領域において、第１のメタライゼーション層を陽極酸化から保護する。陽極酸化の後に、バリアを除去する（３２５）。バリアの除去後に、例えばプラズマ洗浄などの洗浄工程を行って、ビア領域のメタライゼーションから残留酸化物をすべて除去する。陽極酸化層上及びビア接続領域内に第２のメタライゼーション層を成膜し（３３０）、ビア接続領域を通じて第１のメタライゼーション層と電気的に接触させる。
【００２４】
図３Ｂは、ビア接続領域に導電性パッドを使用する、本発明の実施形態に基づく方法を示したものである。導電性パッドは、本明細書に述べる陽極酸化バリアとともに、又は陽極酸化バリアなしで使用することができる。
【００２５】
第１のメタライゼーション層と電気的に接触するように、１以上の導電性パッドをパターン形成する（３４０）。特定の実施形態では、導電性パッドを基板上のビア接続領域にパターン形成し、各パッドが基板と第１のメタライゼーション層との間に配置されるように第１のメタライゼーション層を各パッドを覆ってパターン形成する。特定の実施形態では、パッドと、トランジスタ、ダイオード、コンデンサ及び／又は抵抗などの他の電子回路要素の電極を同じ処理工程で形成することが有利となる場合もある。特定の有用な実施形態の１つとして、画素電極及び導電性パッドが透明な導体で形成され、基板上に１処理工程で同時にパターン形成されるディスプレイのバックプレーンがある。例えば、有機発光ダイオード（ＯＬＥＤ）の画素要素、又は液晶画素要素の電極をパッドと同じ処理工程でパターン形成することができる。透明性が求められる実施形態では、酸化インジウムスズなどの透明な導電性酸化物がパッドの形成に有用な材料であるが、他の構成では、金属、金属合金、ドープした半導体、及び／又は他の導電性材料をパッドに使用することもできる。パッドに金属が使用される場合、金属には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、又は他の同様の金属が含まれうる。一般に、パッドを形成するうえであらゆる導電性材料が有用でありうる。特定の実施形態では、第１のメタライゼーション層を基板上に成膜し、導電性パッドを第１のメタライゼーション層上のビア接続領域に配置する。
【００２６】
導電性パッド及び第１のメタライゼーション層の形成後に、第１のメタライゼーション層を陽極酸化して（３５０）陽極酸化層を形成する。導電性パッドが第１のメタライゼーション層上に形成される場合、陽極酸化に先立って、フォトレジスト又は別の絶縁性材料の陽極酸化バリアをパッドを覆って形成することができる。陽極酸化バリアは、導電性パッドを充分に絶縁し、かつ／又はビア接続領域における第１のメタライゼーション層の陽極酸化を防止する任意の材料で形成することができる。バリア及び付随する導電性パッドは、個々に、又は組み合わせで、ビア接続領域における第１のメタライゼーション層の陽極酸化を防止又は低減する。特定の実施形態では、パッドは１つの層のみを含む場合もあるが、他の実施形態では、パッドは複数の副次層を含む。各副次層は、処理を促進するか、又は電気的及び／又は機械的性質を高める所望の性質をバリア又はパッドに与えるように選択される。例えば、パッドの１以上の副次層について選択される材料は、パッドの材料と第１及び／又は第２の層の材料との合金化を低減するように選択することができる。これに変えるか又はこれに加えて、バリア及び／又はパッドの１以上の副次層の材料を、バリア及び／又はパッドと隣接層との接着を促進するように選択することができる。
【００２７】
フォトレジストは、バリアを形成するうえで有用な材料の１つの種類である。フォトレジストは、例えばフォトリソグラフィーを使用して第１のメタライゼーション層上にパターン形成することができる。特定の実施形態では、フォトレジストを加熱により硬化させて陽極酸化液に対する不透性を高める。
【００２８】
陽極酸化の後に、導電性パッドを露出させる（３６０）。例えば、特定の実施形態では、陽極酸化層及び第１のメタライゼーション層をビア接続領域においてエッチング又は別の方法で除去することによって、パッドを露出させる。第１のメタライゼーション層上にパッド及び陽極酸化バリアを用いる実施形態では、陽極酸化バリアを除去することによってパッドを露出させることができる。陽極酸化層上に第２のメタライゼーション層を成膜する（３７０）と、第２のメタライゼーション層は露出したパッドを通じて第１のメタライゼーション層と電気的に接触する。
【００２９】
図４のフローチャートは、本発明の実施形態に基づく、ビア形成のための方法を更に示したものである。図４の方法では、陽極酸化バリアを、第１のメタライゼーション層上に残留して回路層間のビア接続の要素となる導電性パッドと組み合わせて使用する。この実施形態では、１以上の導電性パッドを第１のメタライゼーション層上に形成し（４１０）、これによって補助陽極酸化バリアを形成することができる。導電性パッドは、金（Ａｕ）若しくは他の金属、合金、導電性酸化物、及び／又は第１のメタライゼーション層上のビア接続領域に成膜された他の導電性材料を含みうる。パッドは、例えばリフトオフプロセスを用いて第１のメタライゼーション層上にパターン形成することができる。
【００３０】
陽極酸化に備え、金属パッドをフォトレジストバリアによって覆う（４２０）。場合により、フォトレジストを、通常約１１５℃よりも高い、フォトレジストを軟化又は溶融するのに十分な温度で焼成することによって硬化させることができる（４３０）。第１のメタライゼーション層を陽極酸化し（４４０）、フォトレジストを除去して（４５０）導電性パッドを露出させる。第２のメタライゼーション層を成膜する（４６０）と、第１のメタライゼーション層と第２のメタライゼーション層とは、ビア接続領域の導電性パッドを通じて電気的に接触する。
【００３１】
図５Ａ〜５Ｆの断面図は、図４により述べられるプロセスにおいて形成される異なる薄膜サブシステムを示したものである。図５Ａの断面図は、基板５１０上に成膜された第１のメタライゼーション層５２０を示している。金属パッド５３０が、第１のメタライゼーション層上の接続領域５４５に形成される（図５Ｂ）。フォトレジスト５４０が、金属パッド５３０上にパターン形成される（図５Ｃ）。フォトレジスト５４０は、陽極酸化の際に金属パッド５３０の露出した表面を覆って、非陽極酸化性の金属パッドを通じて電流が流れることを防止し、これにより高品質の陽極酸化層を形成するうえで必要とされる電圧が阻止される場合がある。陽極酸化処理の後のサブシステムが図５Ｄに示されている。陽極酸化の後に、第１のメタライゼーション層５２０は、陽極酸化層５５０によってほぼ覆われる。陽極酸化は、第１のメタライゼーション層５２０が金属パッド５３０及びフォトレジスト５４０によって覆われているビア接続領域５４５では起こらない。陽極酸化の後に、フォトレジスト５４０を除去すると、金属パッド５３０が露出する（図５Ｅ）。第２のメタライゼーション層５６０が成膜されると、第１のメタライゼーション５２０と第２のメタライゼーション５６０とは、ビア接続領域５４５において金属パッド５３０を通じて電気的に接触する（図５Ｆ）。
【００３２】
図６のフローチャートに示されるビア形成プロセスは、ディスプレイのバックプレーンを形成するうえで特に有用である。このプロセスでは、ビア形成に使用される導電性パッドを１つの処理工程で形成する（６１０）。ディスプレイバックプレーンの画素電極を、導電性ビアパッドと同じ製造工程において形成することが都合よい場合もある。第１のメタライゼーション層を導電性パッド上に成膜する（６２０）。第１のメタライゼーション層を陽極酸化する（６３０）。陽極酸化の後に、陽極酸化層をビア接続領域においてエッチング（６４０）することによってパッドを露出させる。第２のメタライゼーション層を陽極酸化層上に成膜する（６５０）と、第２のメタライゼーション層は接続領域において第１の層及びパッドと電気的に接触する。
【００３３】
図７Ａ〜７Ｅの断面図は、図６により述べられるプロセスにおいて形成される異なる薄膜サブシステムを示したものである。図７Ａに示されるように、導電性パッド７２０を基板７１０上のビア接続領域７４５に形成する。パッド７２０を覆って第１のメタライゼーション層７３０を形成した後に（図７Ｂ）、第１のメタライゼーション層７３０を陽極酸化すると陽極酸化層７４０が形成される（図７Ｃ）。陽極酸化層７４０及び第１のメタライゼーション層７３０をビア接続領域７４５においてエッチングして、パッド７２０を露出させる（図７Ｄ）。陽極酸化層７４０上に第２のメタライゼーション層７５０を形成すると、第２のメタライゼーション層７５０はパッド７２０と第１のメタライゼーション層７３０と電気的に接触する（図７Ｅ）。
【００３４】
図８Ａ〜８Ｃは、図６に述べられるプロセスを、プロセスにおいて形成される異なる薄膜サブシステムの一連の平面図によって示したものである。図８Ａは、基板７１０上に形成された導電性パッド７２０の平面図である。図８Ａに示されるように、特定の実施形態では、メタライゼーション層は最初はパッドを完全に覆っていてもよい。図８Ｂは、陽極酸化し、更に陽極酸化層７４０及び第１のメタライゼーション層７３０をビア接続領域７４５においてエッチングした後の図８Ａのサブシステムを示す。図８Ｃは、第２のメタライゼーション層７５０が形成された後のサブシステムの平面図を示す。
【００３５】
特定の実施形態では、メタライゼーション層は、図８Ｄに示されるようにパッドの一部のみを覆ってもよい。陽極酸化の際に、フォトレジストなどのバリア７２５を用いてメタライゼーション層によって覆われていないパッドの部分を覆うことができる。図８Ｅは、陽極酸化し、更にバリアを除去した後の図８Ｄのサブシステムを示す。図８Ｆは、第２のメタライゼーション層７５０が形成された後のサブシステムの平面図を示す。
【００３６】
本発明の一態様に基づけば、バリアは、ビア接続領域に導電性パッドを有するかあるいは有さない硬化されたフォトレジストの領域からなりうる。硬化されたフォトレジストを使用することにより、ビアが望ましい、又は、メタライゼーション層の第１の部分をメタライゼーション層の別の部分から電気的に分離するためにメタライゼーションの分離部若しくは切断部が必要とされる領域に酸化物が形成されることを防止することができる。切断部が望ましい領域における酸化物の形成が防止されることによって、酸化物が酸化物層のない露出したメタライゼーション層よりも除去が困難である場合に、薄膜構造の処理が容易となる。図６のフローチャートは、硬化されたフォトレジストを使用してメタライゼーションの所定の領域における酸化物の形成を防止するプロセスにおける電気的接続部の形成及び／又は電気的分離部の形成を示している。
【００３７】
図９は、２つのメタライゼーション層間のビア接続を形成するために、又はメタライゼーション層を別々の領域に電気的に分離するために使用することが可能なプロセスのフローチャートである。このプロセスに基づき、第１のメタライゼーション層を基板上に成膜する。フォトレジストバリアを第１のメタライゼーション層上の分離／接続領域にパターン形成し（９１０）、通常約１１５℃よりも高い、フォトレジストを軟化又は溶融するのに十分な温度で処理することによって硬化させる（９２０）。第１のメタライゼーション層を陽極酸化する（９３０）。硬化されたフォトレジストは、硬化されたフォトレジストと第１のメタライゼーション層との間に酸化物が形成されることを防止する。フォトレジストを第１のメタライゼーション層から除去する（９４０）と、陽極酸化されていない分離／接続領域の所定のパターンが残る。ビア形成プロセスにおいて、第２のメタライゼーション層を成膜する（９５０）と、第２のメタライゼーション層はビア接続領域を通じて第１のメタライゼーション層と電気的に接触する。あるいは、電気的な分離が望ましい場合には、第１のメタライゼーション層を分離領域においてエッチングする（９６０）と、第１のメタライゼーション層の第１の部分がメタライゼーション層の第２の部分から電気的に分離する。
【００３８】
前述したように、第１のメタライゼーションが成膜される基板を細長い可撓性フィルムとすることによって本明細書で述べる処理工程の１以上のロールー・ツー・ロール処理を容易に行うことができる。例えば、第１のメタライゼーション層上へのフォトレジストバリアのパターン形成、フォトレジストの硬化、第１のメタライゼーション層のフォトレジストバリアによって覆われていない領域の陽極酸化、硬化したフォトレジストの除去、及び、第１の導電層と第２の導電層との接続又は第１の導電層の部分間の分離の１以上を、ロールー・ツー・ロールプロセスの一部として行うことができる。
【００３９】
図１０Ａ〜１０Ｆの断面図は、図９により述べられるプロセスにおいて形成される異なる薄膜サブシステムを示したものである。図１０Ａの断面図は、基板１０１０上に成膜された後の第１の導電層１０２０を示している。フォトレジスト１０３０を、第１の導電層１０２０の分離／接続領域１０４５にパターン形成する（図１０Ｂ）。フォトレジスト１０３０を、通常約１１５℃よりも高い、フォトレジストを軟化又は溶融するのに十分な温度で焼成することによって硬化させる。次いで、第１の導電層１０２０を陽極酸化すると、第１の導電層１０２０上に酸化アルミニウムなどの酸化物が陽極酸化層１０４０として形成される（図１０Ｃ）。分離／接続領域１０４５に硬化されたフォトレジスト１０３０が存在することによって、これらの領域１０４５の陽極酸化が防止される。フォトレジストバリアパッド１０３０を硬化させると陽極酸化液に対するその透過性が低下し、硬化されていないフォトレジストバリアと比較した場合に、第１の導電層１０２０のバリア１０３０の下の分離／接続領域１０４５における陽極酸化が大幅に低減する。陽極酸化の後にフォトレジスト１０３０を除去すると、分離／接続領域１０４５の第１の導電層１０２０が露出する（図１０Ｄ）。
【００４０】
ビア形成のため、第２の導電層１０５０を陽極酸化層１０４０上に成膜する。第１の導電層１０２０と第２の導電層１０５０とは、接続領域１０４５において電気的に接触する（図１０Ｅ）。また、硬化したフォトレジストを除去した後に、第１の導電層１０２０を分離領域１０４５においてエッチングすることによって、第１の導電層１０２０に分離部を形成することができる（図１０Ｆ）。
【００４１】
本発明の実施形態は、薄膜構造のメタライゼーションの電気的分離部又は接続部の形成に関わるプロセス及びサブシステムに関するものである。本明細書に述べられる方法は、デジタル回路及びディスプレイバックプレーンなどの低コストの電子要素において特に有用である。直列入力並列出力型シフトレジスタ、インバータ、メモリ回路、及びリングオシレータは、第１のメタライゼーション層から第２のメタライゼーション層へのビア接続を使用することが可能なデジタル回路の例である。ディスプレイのバックプレーンは、メタライゼーション層間のビア接続、又は予め接続されたメタライゼーション層の部分間の分離を使用することが可能な薄膜回路の１つのタイプを代表するものである。図１１は、有機発光ダイオード（ＯＬＥＤ）ディスプレイ用のサブシステム１１００の平面図を示したものである。サブシステム１１００は、アレイに配列された多数のＯＬＥＤ画素１１１０を含んでいる。第１のメタライゼーション層を第２のメタライゼーション層に電気的に接続するために、ビア１１２０が用いられている。第１のメタライゼーション層は、ＯＬＥＤディスプレイスイッチトランジスタ１１３０のゲート電極１１３１、及び駆動トランジスタ１１４０のゲート電極１１４１用のメタライゼーションを含んでいる。第２のメタライゼーション層は、ＯＬＥＤディスプレイスイッチトランジスタ１１３０のソース／ドレイン電極１１３２、１１３３を含んでいる。図１１に示されるように、ビア１１２０は、第１のメタライゼーション層上の駆動トランジスタのゲート電極１１４１を第２のメタライゼーションレベル上のスイッチトランジスタのドレイン電極１１３３と接続している。
【００４２】
図１１は、第１のメタライゼーション層を、スイッチトランジスタのゲート電極１１３１を含む第１の部分と、駆動トランジスタのゲート電極１１４１を含む第２の部分とに電気的に分離する分離領域１１５０を更に示している。最初に第１のメタライゼーション層を形成する際に、陽極酸化を促進するために駆動トランジスタのゲート電極１１４１をスイッチトランジスタのゲート電極１１３１に電気的に接続する。陽極酸化の後に、第１のメタライゼーション層の分離領域１１５０の金属を除去することによって、スイッチトランジスタのゲート電極１１３１と駆動トランジスタのゲート電極１１４１とを電気的に分離する。
【００４３】
図１２は、本発明の実施形態に基づく、基板１２０１上に形成された薄膜電気回路１２００を示す断面図である。電気回路１２００は、第１及び第２のＴＦＴ １２１０、１２２０を含んでいる。電気回路１２００の第１のメタライゼーション層は、第１及び第２のＴＦＴ １２１０、１２２０のゲート電極１２１１、１２２１を含んでいる。ＴＦＴ １２１０、１２２０のそれぞれは、第１のメタライゼーション層を陽極酸化することによって形成されるゲート誘電体１２１２、１２２２、及び半導体層１２１３、１２２３を含んでいる。第２のメタライゼーション層は、それぞれのトランジスタ１２１０、１２２０のソース電極１２１４、１２２４、及びドレイン電極１２１５、１２２５を含んでいる。第１のＴＦＴ １２１０のドレイン電極１２１５は、ビア１２５０を通じて第２のＴＦＴ １２２０のゲート電極１２２１に結合されている。ビア１２５０は、導電性の非陽極酸化性材料で形成されたパッド１２６０を含んでいる。パッド１２６０はビア形成プロセスにおいて成膜され、ビア１２５０の一体要素として組み込まれている。図１２は、第１のメタライゼーション層上に形成されたパッド１２６０を示している。また、パッドは、図７Ｅに示されるように、第１のメタライゼーション層の下に形成することもできる。
【００４４】
他の種類の電子素子の電極を、図１２に示されるビアと同様のビアを使用して接続することもできる。例えば、コンデンサ、抵抗、ダイオードなどの電極を、本明細書で説明したような非陽極酸化性の導電性パッドを組み込んだビアによって接続することができる。下記の実施例において、図１１及び１２に示されるもののような薄膜回路のメタライゼーション層を接続するビアを形成するプロセスについて説明する。
【実施例】
【００４５】
Ａ．ゲート（Ｇ）レベルのメタライゼーション形成
１．ポリエチレンナフタレート（ＰＥＮ）基板の汚れを除くため１３０℃のオーブンで１５分間の予備焼成／予備収縮を行う。
【００４６】
２．スパッタリングにより、７．５ｎｍのＳｉＯ２及び１５０ｎｍのＡｌのゲートレベル金属を成膜する。
【００４７】
３．Ｆｕｔｕｒｒｅｘ ＰＲ１−１０００Ａフォトレジストを塗布、露光及び現像する。
【００４８】
４．試料を１１５℃で２分間、後焼成する。
【００４９】
５．ＴＲＡＮＳＥＮＥアルミニウムエッチング液タイプＡ中でエッチングして、ゲートレベルをパターン形成する。
【００５０】
６．フォトレジストを剥離する。
【００５１】
Ｂ．ビアＡｕリフトオフ（Ａｕバリアパッドの形成）
１．ビアパッド用のＦＵＴＵＲＲＥＸ ＮＲ９−３０００ＰＹフォトレジストを塗布、露光及び現像する。
【００５２】
２．スパッタリングにより、５ｎｍのＴｉ及び２０ｎｍのＡｕを成膜する。
【００５３】
３．アセトン及び超音波でフォトレジストをリフトオフして、ビアパッドを形成する。
【００５４】
Ｃ．陽極酸化
１．ＦＵＴＵＲＲＥＸ ＰＲ１−４０００Ａフォトレジストを塗布、露光及び現像する（公称厚さ＝４μｍ）。
【００５５】
２．１１５℃に１５分間加熱することによって、フォトレジストを硬化させる。
【００５６】
３．７５Ｖに８分間、陽極酸化する（約９７５オングストロームのＡｌ２Ｏ３）。
【００５７】
４．フォトレジストを剥離する。
【００５８】
Ｄ．ゲート分離エッチング
１．Ｆｕｔｕｒｒｅｘ ＰＲ１−１０００Ａフォトレジストを塗布、露光及び現像する。
【００５９】
２．試料を１１５℃で２分間、後焼成する。
【００６０】
３．ＴＲＡＮＳＥＮＥアルミニウムエッチング液タイプＡ中でエッチングして、ゲートを分離する。
【００６１】
４．フォトレジストを剥離する。
【００６２】
Ｅ．半導体（Ｓ）レベル
１．Ａｒ／Ｏ２中で、スパッタリングにより５５ｎｍのＺｎＯを成膜する。
【００６３】
２．ＦＵＴＵＲＲＥＸ ＰＲ１−１０００Ａフォトレジストを塗布、露光及び現像する。
【００６４】
３．０．１％ ＨＣｌ水溶液中で、ＺｎＯをエッチングする。
【００６５】
４．フォトレジストを剥離する。
【００６６】
Ｆ．ソース／ドレイン（Ｓ／Ｄ）のメタライゼーション
１．Ｆｕｔｕｒｒｅｘ ＮＲ９−３０００ＰＹフォトレジストを塗布、露光及び現像する。
【００６７】
２．スパッタリングにより、５０ｎｍのＴｉ及び２００ｎｍのＡｕを成膜する。
【００６８】
アセトン及び超音波でフォトレジストをリフトオフして、ソースドレインレベルを形成する。ＦＵＴＵＲＲＥＸフォトレジスト及び補助的な化学物質は、フューチャレクス社（FUTURREX, INC.）（ニュージャージー州フランクリン）より入手可能である。ＴＲＡＮＳＥＮＥエッチング液は、トランセン社（TRANSENE COMPANY,INC.）（マサチューセッツ州ダンバース）より入手可能である。
【００６９】
上記の本発明の異なる実施形態の説明文は、例示及び説明の目的で提示したものである。説明文は網羅的なものでもなく、開示された厳密な形態に本発明を限定するものでもない。上記の教示を考慮することで多くの改変及び変形が可能である。本発明の範囲は、この詳細な説明によってではなく、添付の「特許請求の範囲」によって限定されるものとする。
【技術分野】
【０００１】
本発明は、薄膜構造の製造に使用されるシステム及び方法に関する。
【背景技術】
【０００２】
薄膜回路は電子産業において広く使用されており、フラットパネルディスプレイの用途における主要な技術となっている。一般に薄膜回路は、基板上に成膜された導電層、半導電層、及び／又は絶縁層の領域を含む層状構造である。典型的な構造では、導電性材料又は半導電性材料の２つの層が絶縁性誘電体の層によって分離されている。分離された層同士の間の接続が望ましい場合には、接続領域の絶縁体を除去し、２つの層を電気的に接続するビアを形成する。相互接続ビアの電気的及び機械的性質は、分離された層の性質、並びにビアを形成するために用いられる材料及びプロセスによって決まる。
【０００３】
特定の状況では、異なる回路要素の電極が最初に電気的に接続されるようにメタライゼーション層を成膜することが有利である。こうしたプロセスは、メタライゼーション層の陽極酸化などの、相互接続されたすべての要素が関わる後の製造工程を容易にする機能を果たす。陽極酸化及び／又は他の処理工程の後に、相互接続された各要素をメタライゼーション層上で電気的に分離することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
回路性能を高め、製造コストを低減するためには、回路の接続部及び／又は分離部の形成を含む、薄膜回路を製造するためのプロセスを改善することが望ましい。本発明は、これら及び他の要請に応え、また先行技術と比較して優れた他の利点を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、薄膜回路のビア接続又は分離を含む方法及びシステムに関する。一実施形態は、基板上の第１の導電層と第２の導電層との間に電気的接続を形成するための方法に関する。第１の層と接続領域において電気的に接触するようにパッドが形成される。パッドは、第１の層の材料とは異なる導電性材料を含む。第１の層の領域が陽極酸化される。陽極酸化の後に、エッチング処理などによってパッドを露出させる。第２の層が配置され、露出したパッドと電気的に接触する。
【０００６】
本発明の別の実施形態は、電気回路の製造方法に関する。導電層上の１以上の分離／接続領域にフォトレジストがパターン形成され、硬化させられる。導電層は、領域において陽極酸化される。接続／分離領域は、実質的に陽極酸化されない状態に維持される。陽極酸化の後に、硬化したフォトレジストを除去することによって分離／接続領域において導電層を露出させる。一実施形態によれば、導電層は、分離／接続領域において別の導電層に接続される。別の実施形態によれば、導電層の第１の部分が、分離／接続領域において導電層の第２の部分から分離される。
【０００７】
別の実施形態は、回路サブシステムに関する。回路サブシステムは、第１の導電性材料を含む、可撓性基板上の第１の層を含む。第１の層上の１以上の別個の分離／接続領域に硬化されたフォトレジストが配置される。回路サブシステムは、第１の材料の陽極酸化型を含む層を更に含む。陽極酸化層は、第１の層の、分離／接続領域以外の部分上に形成される。
【０００８】
更なる別の実施形態は、薄膜電子回路に関する。導電性の陽極酸化性材料を含む第１の回路層が、第１の電子素子の電極を形成するように構成される。第１の回路層の材料の陽極酸化型を含む陽極酸化層が、第１の回路層上に配置される。第２の回路層が陽極酸化層上に配置され、第２の電子素子の電極を形成するように構成される。ビアによって、第１の電子素子の電極が第２の電子素子の電極と電気的に接続される。ビアは、導電性の非陽極酸化性パッドを含む。
【０００９】
上記の本発明の概要は、本発明のそれぞれの実施形態又はすべての実現形態を説明することを目的としたものではない。本発明の利点及び効果、並びに本発明に対する更なる理解は、以下に述べる詳細な説明及び特許請求の範囲を添付図面と併せて参照することによって明らかとなり、認識されるであろう。
【図面の簡単な説明】
【００１０】
【図１Ａ】アンダーエッチングの問題を示す薄膜構造の断面図である。
【図１Ｂ】オーバーエッチングの問題を示す薄膜構造の断面図である。
【図２】硬化されていないフォトレジストマスクによって分離／接続領域における陽極酸化が阻止されない場合に生じる状況を示す。
【図３Ａ】本発明の実施形態に基づく、薄膜構造の第１及び第２の導電層を電気的に接続するためのビアの形成における陽極酸化バリアの使用を示すフローチャートである。
【図３Ｂ】本発明の実施形態に基づく、薄膜構造のビア接続領域において導電性パッドを使用する方法を示すフローチャートである。
【図４】本発明の実施形態に基づく、バリアを導電性パッドと組み合わせて使用することによるビアの形成を示すフローチャートである。
【図５Ａ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｂ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｃ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｄ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｅ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図５Ｆ】図４に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図６】本発明の実施形態に基づく、ビア形成プロセスを示すフローチャートである。
【図７Ａ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｂ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｃ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｄ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図７Ｅ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムを示す断面図である。
【図８Ａ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｂ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｃ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｄ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｅ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図８Ｆ】図６に示されるビア形成プロセスにおいて形成される薄膜サブシステムの平面図である。
【図９】本発明の実施形態に基づく、電気的接続部の形成、及び電気的分離部の形成のための方法を示すフローチャートである。
【図１０Ａ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｂ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｃ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｄ】本発明の実施形態に基づく、分離／接続領域における陽極酸化を防止するために硬化されたフォトレジストを使用するプロセスにおいて形成される薄膜サブシステムを示す。
【図１０Ｅ】本発明の実施形態に基づく、図１０Ｄの分離／接続領域に形成されたビアの断面図を示す。
【図１０Ｆ】本発明の実施形態に基づく、図１０Ｄの分離／接続領域の第１のメタライゼーション層を除去することによって形成された分離部の断面図を示す。
【図１１】本発明の実施形態に基づいて形成されたビア接続部及び分離部を示すディスプレイバックプレーンの平面図である。
【図１２】本発明の実施形態に基づく、ビアを組み込んだ薄膜電気回路の断面図である。
【発明を実施するための形態】
【００１１】
本発明には様々な改変及び代替的形態が可能であるが、その具体例を例として図面に示し、詳細に説明する。ただし、本発明は、本発明を記載される特定の実施形態に限定するものではないことは理解されるべきである。逆に、本発明は、添付の特許請求の範囲によって定義される発明の範囲に含まれるあらゆる改変物、均等物、及び代替物を網羅するものである。
【００１２】
以下の異なる代表的実施形態の説明では、本明細書の一部をなす、本発明を実施可能な異なる実施形態を実例として示す添付図面を参照する。本発明の範囲から逸脱することなく構造的及び動作的な変更がなされうることから、他の実施形態が利用される場合もある点は理解されるべきである。
【００１３】
薄膜回路は一般的に、導電性、半導電性、及び絶縁性材料の領域を含む層状構造である。多くの有用な回路で、半導体層又は絶縁体層であってよい分離層によって分離された複数のメタライゼーション層が用いられている。２以上のメタライゼーション層間の電気的接続が望ましい場合、メタライゼーション層同士を電気的に接続するために「ビア」と呼ばれる相互接続構造が分離層を通じて２つのメタライゼーション層の間に形成される。ビア形成に備え、メタライゼーションレベルの１つの上に分離層を形成した後に、分離層を相互接続領域においてエッチングして埋まっているメタライゼーション層を露出させる。あるいは、分離層の製造の際に、第２のメタライゼーション層を成膜する前に、第１のメタライゼーション層のビア接続領域における分離層の形成をマスキング又は防止することによって、ビア形成に備えて分離層にギャップを形成することもできる。
【００１４】
アルミニウム（Ａｌ）及びアルミニウム合金は、これらの材料が比較的安価であり、安定した酸化物を形成し、スパッタリング又は真空蒸着などの多くの周知の成膜プロセスによって成膜することが可能であり、薄膜用途に非常に適していることから、回路のメタライズ処理にしばしば使用される。アルミニウムは陽極酸化して、回路のメタライゼーションレベル間に陽極酸化層を与えるために使用することが可能であり、かつ／又は例えば電解効果トランジスタの誘電体層として機能しうる安定的な酸化物であるＡｌ２Ｏ３を形成する。しかしながら、Ａｌ及びＡｌ２Ｏ３からなる多層膜のエッチングは、エッチングに用いられる化学物質がＡｌに対してＡｌ２Ｏ３をエッチングするように選択的ではないために問題となりうる。Ａｌ２Ｏ３−Ａｌ層のエッチング処理は制御が困難であり、層のアンダーエッチング又はオーバーエッチングが生じる。図１Ａは、陽極酸化後のアンダーエッチングの問題を示す薄膜構造の断面である。この状況では、第１のレベルのメタライゼーション層１１０の金属が陽極酸化されて陽極酸化層１２０を形成している。エッチングによるビアの形成は、埋まっているメタライゼーション層１１０にアクセスするためにビア接続領域１３０内の陽極酸化層１２０をエッチングにより貫通する必要がある。しかしながら、陽極酸化材料１４０が、エッチング後にビア接続領域１３０に残存する場合がある。残存した陽極酸化材料は薄いものであるか、又はビア形成領域の別個の島としてのみ存在する場合もあるが、陽極酸化材料が存在するとメタライゼーション層間のビア接触の抵抗が大きくなって、薄膜回路の性能が低下しうる。
【００１５】
図１Ｂは、オーバーエッチングの問題を示したものであり、エッチング処理によってビア接続領域１３０内の陽極酸化層１２０が除去されるばかりか、メタライゼーション層１１０もエッチングにより部分的又は完全に貫通してしまう。オーバーエッチングは、エッチング処理が選択的なものではない場合に特に制御が困難である。
【００１６】
ビア形成に対する可能なアプローチの１つでは、ビア接続領域をフォトレジストでマスキングすることによって陽極酸化工程においてマスキングされた領域に陽極酸化材料が形成されることを防止する。しかしながら、このアプローチにも低抵抗の電気的接続の形成を妨げる問題がともなう。図２は、ビア接続領域１３０における陽極酸化を阻止するために硬化されていないフォトレジストマスク２４５を使用した場合に生じる状況を示している。陽極酸化液がフォトレジストマスク２４５に浸透する場合があり、これによりビア接続領域１３０内のフォトレジストマスク２４５の下に陽極酸化材料の層１２１が形成される。上記に述べたアンダーエッチングの状況と同様に、ビア接続領域１３０における陽極酸化材料の存在によって、メタライゼーションレベル間の電気的接触が低下する。図１Ａ、図１Ｂ、及び図２に示される状況によってメタライゼーション層間の接触が低下する場合があり、望ましくない。
【００１７】
本発明の実施形態は、ビア形成を促進する、ビア接続領域に配置されたバリア及び／又は導電性パッドの使用に関するものである。バリア及び／又はパッドは、薄膜構造の導電層に近接して配置される。特定の実施形態では、バリアを用いて導電層を保護し、後にビア形成の際にバリアを除去する。特定の実施形態では、バリアとともに、又はバリアなしで導電性パッドをビア接続領域に形成する。導電性パッドの全体又は一部は残存して、ビアの一体部分を形成する。
【００１８】
特定の構成では、陽極酸化に先立って導電層上にバリアを配置して、陽極酸化処理に対するバリアを形成する。バリアは、標準的なフォトリソグラフィー技術によって導電層上にパターン形成することができ、導電層の下側の部分の陽極酸化を低減又は防止することができる。バリアを形成するために使用する材料は、陽極酸化の際に陽極酸化液を実質的に透過せず、したがって導電層とバリアとの間に酸化物が形成されることを阻止するものでよい。バリアは、陽極酸化に先立って、ビア接続領域の導電層上に形成される補助パッドとともに、又は補助パッドなしで使用することができる。補助パッドは導電性かつ非陽極酸化性のパッドでよく、その場合、補助パッドは、陽極酸化の際に非陽極酸化性パッドに電流が流れることを実質的に防止するために、フォトレジストのバリア又は他の除去可能な絶縁層によって覆われる。補助パッドが充分な導電性を有する場合には、バリアの除去後に導電層上に残存されてもよい。パッドを形成するために使用される材料は、陽極酸化によって絶縁性の酸化物を形成しない導電性材料でよい。ビア接続領域からバリアを除去した後に、第２の導電層を陽極酸化層上に配置すると、第２の導電層はビア接続領域において第１の導電層と電気的に接触する。
【００１９】
特定の構成では、基板と第１の導電層との間に導電性パッドを配置すると、導電性パッドはビア接続領域において第１の導電層と電気的に接触する。これらの構成では、ビア形成において、陽極酸化層などの第１の導電層上に配置される任意の層を通じ、更に第１の導電層を通じたビアをエッチング又は形成してビア接続領域のパッドを露出させる。これは、パッドに対して第１の導電層を選択的にエッチングするエッチング液によって実現することができる。第２のメタライゼーション層を陽極酸化層上に形成し、これが露出したパッドと電気的に接続することにより、第１及び第２の導電層間の電気的ビアが形成される。第１の導電層と第２の導電層とは、第１の導電層のエッチングされた領域の側面を通じて電気的に接触させることもできる。
【００２０】
図３Ａのフローチャートは、本発明の実施形態に基づく、薄膜構造の第１及び第２の導電層を電気的に接続するためのビアの形成を示したものである。本明細書では各導電層を「メタライゼーション層」と呼ぶが、各導電層を形成するために使用される材料は厳密に金属性のものである必要はなく、金属、金属合金、金属酸化物、ドープした半導体、及び／又は、回路要素間の電気的接続を与えるだけの十分な導電率を有する他の任意の材料を含みうる。更に、導電層は複数の副次層を有してもよく、その場合、１つの副次層が別の副次層とは異なる材料を含みうる。
【００２１】
場合によりポリマー又は箔などの可撓性材料であってよい基板上に、第１のメタライゼーション層を形成する（３０５）。あるいは、基板は、ガラスなどの剛性の材料で形成されてもよい。可撓性基板は細長い層又はウェブとして実施することもでき、本明細書で述べる薄膜のロールー・ツー・ロール製法を用いた形成を可能とする点で有利である。上記に述べたように、第１のメタライゼーション層は、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）などの１種類以上の金属を含んでよい。第１のメタライゼーション層で使用される材料は陽極酸化性のものであるが、非陽極酸化性の材料を第１のメタライゼーション層の露出していない副次層に更に使用することもできる。
【００２２】
第１のメタライゼーション層上の１以上のビア接続領域に、１以上のバリアをパターン形成する（３１０）。第１のメタライゼーション層上に形成されたバリアは、バリアを通じた陽極酸化液の拡散に対するバリアとして機能することによって、下側の第１のメタライゼーション層を陽極酸化から保護する。
【００２３】
バリアの形成後に、第１のメタライゼーション層を陽極酸化して（３２０）メタライゼーション層上に陽極酸化層を形成する。バリアは、ビアが形成される接続領域において、第１のメタライゼーション層を陽極酸化から保護する。陽極酸化の後に、バリアを除去する（３２５）。バリアの除去後に、例えばプラズマ洗浄などの洗浄工程を行って、ビア領域のメタライゼーションから残留酸化物をすべて除去する。陽極酸化層上及びビア接続領域内に第２のメタライゼーション層を成膜し（３３０）、ビア接続領域を通じて第１のメタライゼーション層と電気的に接触させる。
【００２４】
図３Ｂは、ビア接続領域に導電性パッドを使用する、本発明の実施形態に基づく方法を示したものである。導電性パッドは、本明細書に述べる陽極酸化バリアとともに、又は陽極酸化バリアなしで使用することができる。
【００２５】
第１のメタライゼーション層と電気的に接触するように、１以上の導電性パッドをパターン形成する（３４０）。特定の実施形態では、導電性パッドを基板上のビア接続領域にパターン形成し、各パッドが基板と第１のメタライゼーション層との間に配置されるように第１のメタライゼーション層を各パッドを覆ってパターン形成する。特定の実施形態では、パッドと、トランジスタ、ダイオード、コンデンサ及び／又は抵抗などの他の電子回路要素の電極を同じ処理工程で形成することが有利となる場合もある。特定の有用な実施形態の１つとして、画素電極及び導電性パッドが透明な導体で形成され、基板上に１処理工程で同時にパターン形成されるディスプレイのバックプレーンがある。例えば、有機発光ダイオード（ＯＬＥＤ）の画素要素、又は液晶画素要素の電極をパッドと同じ処理工程でパターン形成することができる。透明性が求められる実施形態では、酸化インジウムスズなどの透明な導電性酸化物がパッドの形成に有用な材料であるが、他の構成では、金属、金属合金、ドープした半導体、及び／又は他の導電性材料をパッドに使用することもできる。パッドに金属が使用される場合、金属には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、又は他の同様の金属が含まれうる。一般に、パッドを形成するうえであらゆる導電性材料が有用でありうる。特定の実施形態では、第１のメタライゼーション層を基板上に成膜し、導電性パッドを第１のメタライゼーション層上のビア接続領域に配置する。
【００２６】
導電性パッド及び第１のメタライゼーション層の形成後に、第１のメタライゼーション層を陽極酸化して（３５０）陽極酸化層を形成する。導電性パッドが第１のメタライゼーション層上に形成される場合、陽極酸化に先立って、フォトレジスト又は別の絶縁性材料の陽極酸化バリアをパッドを覆って形成することができる。陽極酸化バリアは、導電性パッドを充分に絶縁し、かつ／又はビア接続領域における第１のメタライゼーション層の陽極酸化を防止する任意の材料で形成することができる。バリア及び付随する導電性パッドは、個々に、又は組み合わせで、ビア接続領域における第１のメタライゼーション層の陽極酸化を防止又は低減する。特定の実施形態では、パッドは１つの層のみを含む場合もあるが、他の実施形態では、パッドは複数の副次層を含む。各副次層は、処理を促進するか、又は電気的及び／又は機械的性質を高める所望の性質をバリア又はパッドに与えるように選択される。例えば、パッドの１以上の副次層について選択される材料は、パッドの材料と第１及び／又は第２の層の材料との合金化を低減するように選択することができる。これに変えるか又はこれに加えて、バリア及び／又はパッドの１以上の副次層の材料を、バリア及び／又はパッドと隣接層との接着を促進するように選択することができる。
【００２７】
フォトレジストは、バリアを形成するうえで有用な材料の１つの種類である。フォトレジストは、例えばフォトリソグラフィーを使用して第１のメタライゼーション層上にパターン形成することができる。特定の実施形態では、フォトレジストを加熱により硬化させて陽極酸化液に対する不透性を高める。
【００２８】
陽極酸化の後に、導電性パッドを露出させる（３６０）。例えば、特定の実施形態では、陽極酸化層及び第１のメタライゼーション層をビア接続領域においてエッチング又は別の方法で除去することによって、パッドを露出させる。第１のメタライゼーション層上にパッド及び陽極酸化バリアを用いる実施形態では、陽極酸化バリアを除去することによってパッドを露出させることができる。陽極酸化層上に第２のメタライゼーション層を成膜する（３７０）と、第２のメタライゼーション層は露出したパッドを通じて第１のメタライゼーション層と電気的に接触する。
【００２９】
図４のフローチャートは、本発明の実施形態に基づく、ビア形成のための方法を更に示したものである。図４の方法では、陽極酸化バリアを、第１のメタライゼーション層上に残留して回路層間のビア接続の要素となる導電性パッドと組み合わせて使用する。この実施形態では、１以上の導電性パッドを第１のメタライゼーション層上に形成し（４１０）、これによって補助陽極酸化バリアを形成することができる。導電性パッドは、金（Ａｕ）若しくは他の金属、合金、導電性酸化物、及び／又は第１のメタライゼーション層上のビア接続領域に成膜された他の導電性材料を含みうる。パッドは、例えばリフトオフプロセスを用いて第１のメタライゼーション層上にパターン形成することができる。
【００３０】
陽極酸化に備え、金属パッドをフォトレジストバリアによって覆う（４２０）。場合により、フォトレジストを、通常約１１５℃よりも高い、フォトレジストを軟化又は溶融するのに十分な温度で焼成することによって硬化させることができる（４３０）。第１のメタライゼーション層を陽極酸化し（４４０）、フォトレジストを除去して（４５０）導電性パッドを露出させる。第２のメタライゼーション層を成膜する（４６０）と、第１のメタライゼーション層と第２のメタライゼーション層とは、ビア接続領域の導電性パッドを通じて電気的に接触する。
【００３１】
図５Ａ〜５Ｆの断面図は、図４により述べられるプロセスにおいて形成される異なる薄膜サブシステムを示したものである。図５Ａの断面図は、基板５１０上に成膜された第１のメタライゼーション層５２０を示している。金属パッド５３０が、第１のメタライゼーション層上の接続領域５４５に形成される（図５Ｂ）。フォトレジスト５４０が、金属パッド５３０上にパターン形成される（図５Ｃ）。フォトレジスト５４０は、陽極酸化の際に金属パッド５３０の露出した表面を覆って、非陽極酸化性の金属パッドを通じて電流が流れることを防止し、これにより高品質の陽極酸化層を形成するうえで必要とされる電圧が阻止される場合がある。陽極酸化処理の後のサブシステムが図５Ｄに示されている。陽極酸化の後に、第１のメタライゼーション層５２０は、陽極酸化層５５０によってほぼ覆われる。陽極酸化は、第１のメタライゼーション層５２０が金属パッド５３０及びフォトレジスト５４０によって覆われているビア接続領域５４５では起こらない。陽極酸化の後に、フォトレジスト５４０を除去すると、金属パッド５３０が露出する（図５Ｅ）。第２のメタライゼーション層５６０が成膜されると、第１のメタライゼーション５２０と第２のメタライゼーション５６０とは、ビア接続領域５４５において金属パッド５３０を通じて電気的に接触する（図５Ｆ）。
【００３２】
図６のフローチャートに示されるビア形成プロセスは、ディスプレイのバックプレーンを形成するうえで特に有用である。このプロセスでは、ビア形成に使用される導電性パッドを１つの処理工程で形成する（６１０）。ディスプレイバックプレーンの画素電極を、導電性ビアパッドと同じ製造工程において形成することが都合よい場合もある。第１のメタライゼーション層を導電性パッド上に成膜する（６２０）。第１のメタライゼーション層を陽極酸化する（６３０）。陽極酸化の後に、陽極酸化層をビア接続領域においてエッチング（６４０）することによってパッドを露出させる。第２のメタライゼーション層を陽極酸化層上に成膜する（６５０）と、第２のメタライゼーション層は接続領域において第１の層及びパッドと電気的に接触する。
【００３３】
図７Ａ〜７Ｅの断面図は、図６により述べられるプロセスにおいて形成される異なる薄膜サブシステムを示したものである。図７Ａに示されるように、導電性パッド７２０を基板７１０上のビア接続領域７４５に形成する。パッド７２０を覆って第１のメタライゼーション層７３０を形成した後に（図７Ｂ）、第１のメタライゼーション層７３０を陽極酸化すると陽極酸化層７４０が形成される（図７Ｃ）。陽極酸化層７４０及び第１のメタライゼーション層７３０をビア接続領域７４５においてエッチングして、パッド７２０を露出させる（図７Ｄ）。陽極酸化層７４０上に第２のメタライゼーション層７５０を形成すると、第２のメタライゼーション層７５０はパッド７２０と第１のメタライゼーション層７３０と電気的に接触する（図７Ｅ）。
【００３４】
図８Ａ〜８Ｃは、図６に述べられるプロセスを、プロセスにおいて形成される異なる薄膜サブシステムの一連の平面図によって示したものである。図８Ａは、基板７１０上に形成された導電性パッド７２０の平面図である。図８Ａに示されるように、特定の実施形態では、メタライゼーション層は最初はパッドを完全に覆っていてもよい。図８Ｂは、陽極酸化し、更に陽極酸化層７４０及び第１のメタライゼーション層７３０をビア接続領域７４５においてエッチングした後の図８Ａのサブシステムを示す。図８Ｃは、第２のメタライゼーション層７５０が形成された後のサブシステムの平面図を示す。
【００３５】
特定の実施形態では、メタライゼーション層は、図８Ｄに示されるようにパッドの一部のみを覆ってもよい。陽極酸化の際に、フォトレジストなどのバリア７２５を用いてメタライゼーション層によって覆われていないパッドの部分を覆うことができる。図８Ｅは、陽極酸化し、更にバリアを除去した後の図８Ｄのサブシステムを示す。図８Ｆは、第２のメタライゼーション層７５０が形成された後のサブシステムの平面図を示す。
【００３６】
本発明の一態様に基づけば、バリアは、ビア接続領域に導電性パッドを有するかあるいは有さない硬化されたフォトレジストの領域からなりうる。硬化されたフォトレジストを使用することにより、ビアが望ましい、又は、メタライゼーション層の第１の部分をメタライゼーション層の別の部分から電気的に分離するためにメタライゼーションの分離部若しくは切断部が必要とされる領域に酸化物が形成されることを防止することができる。切断部が望ましい領域における酸化物の形成が防止されることによって、酸化物が酸化物層のない露出したメタライゼーション層よりも除去が困難である場合に、薄膜構造の処理が容易となる。図６のフローチャートは、硬化されたフォトレジストを使用してメタライゼーションの所定の領域における酸化物の形成を防止するプロセスにおける電気的接続部の形成及び／又は電気的分離部の形成を示している。
【００３７】
図９は、２つのメタライゼーション層間のビア接続を形成するために、又はメタライゼーション層を別々の領域に電気的に分離するために使用することが可能なプロセスのフローチャートである。このプロセスに基づき、第１のメタライゼーション層を基板上に成膜する。フォトレジストバリアを第１のメタライゼーション層上の分離／接続領域にパターン形成し（９１０）、通常約１１５℃よりも高い、フォトレジストを軟化又は溶融するのに十分な温度で処理することによって硬化させる（９２０）。第１のメタライゼーション層を陽極酸化する（９３０）。硬化されたフォトレジストは、硬化されたフォトレジストと第１のメタライゼーション層との間に酸化物が形成されることを防止する。フォトレジストを第１のメタライゼーション層から除去する（９４０）と、陽極酸化されていない分離／接続領域の所定のパターンが残る。ビア形成プロセスにおいて、第２のメタライゼーション層を成膜する（９５０）と、第２のメタライゼーション層はビア接続領域を通じて第１のメタライゼーション層と電気的に接触する。あるいは、電気的な分離が望ましい場合には、第１のメタライゼーション層を分離領域においてエッチングする（９６０）と、第１のメタライゼーション層の第１の部分がメタライゼーション層の第２の部分から電気的に分離する。
【００３８】
前述したように、第１のメタライゼーションが成膜される基板を細長い可撓性フィルムとすることによって本明細書で述べる処理工程の１以上のロールー・ツー・ロール処理を容易に行うことができる。例えば、第１のメタライゼーション層上へのフォトレジストバリアのパターン形成、フォトレジストの硬化、第１のメタライゼーション層のフォトレジストバリアによって覆われていない領域の陽極酸化、硬化したフォトレジストの除去、及び、第１の導電層と第２の導電層との接続又は第１の導電層の部分間の分離の１以上を、ロールー・ツー・ロールプロセスの一部として行うことができる。
【００３９】
図１０Ａ〜１０Ｆの断面図は、図９により述べられるプロセスにおいて形成される異なる薄膜サブシステムを示したものである。図１０Ａの断面図は、基板１０１０上に成膜された後の第１の導電層１０２０を示している。フォトレジスト１０３０を、第１の導電層１０２０の分離／接続領域１０４５にパターン形成する（図１０Ｂ）。フォトレジスト１０３０を、通常約１１５℃よりも高い、フォトレジストを軟化又は溶融するのに十分な温度で焼成することによって硬化させる。次いで、第１の導電層１０２０を陽極酸化すると、第１の導電層１０２０上に酸化アルミニウムなどの酸化物が陽極酸化層１０４０として形成される（図１０Ｃ）。分離／接続領域１０４５に硬化されたフォトレジスト１０３０が存在することによって、これらの領域１０４５の陽極酸化が防止される。フォトレジストバリアパッド１０３０を硬化させると陽極酸化液に対するその透過性が低下し、硬化されていないフォトレジストバリアと比較した場合に、第１の導電層１０２０のバリア１０３０の下の分離／接続領域１０４５における陽極酸化が大幅に低減する。陽極酸化の後にフォトレジスト１０３０を除去すると、分離／接続領域１０４５の第１の導電層１０２０が露出する（図１０Ｄ）。
【００４０】
ビア形成のため、第２の導電層１０５０を陽極酸化層１０４０上に成膜する。第１の導電層１０２０と第２の導電層１０５０とは、接続領域１０４５において電気的に接触する（図１０Ｅ）。また、硬化したフォトレジストを除去した後に、第１の導電層１０２０を分離領域１０４５においてエッチングすることによって、第１の導電層１０２０に分離部を形成することができる（図１０Ｆ）。
【００４１】
本発明の実施形態は、薄膜構造のメタライゼーションの電気的分離部又は接続部の形成に関わるプロセス及びサブシステムに関するものである。本明細書に述べられる方法は、デジタル回路及びディスプレイバックプレーンなどの低コストの電子要素において特に有用である。直列入力並列出力型シフトレジスタ、インバータ、メモリ回路、及びリングオシレータは、第１のメタライゼーション層から第２のメタライゼーション層へのビア接続を使用することが可能なデジタル回路の例である。ディスプレイのバックプレーンは、メタライゼーション層間のビア接続、又は予め接続されたメタライゼーション層の部分間の分離を使用することが可能な薄膜回路の１つのタイプを代表するものである。図１１は、有機発光ダイオード（ＯＬＥＤ）ディスプレイ用のサブシステム１１００の平面図を示したものである。サブシステム１１００は、アレイに配列された多数のＯＬＥＤ画素１１１０を含んでいる。第１のメタライゼーション層を第２のメタライゼーション層に電気的に接続するために、ビア１１２０が用いられている。第１のメタライゼーション層は、ＯＬＥＤディスプレイスイッチトランジスタ１１３０のゲート電極１１３１、及び駆動トランジスタ１１４０のゲート電極１１４１用のメタライゼーションを含んでいる。第２のメタライゼーション層は、ＯＬＥＤディスプレイスイッチトランジスタ１１３０のソース／ドレイン電極１１３２、１１３３を含んでいる。図１１に示されるように、ビア１１２０は、第１のメタライゼーション層上の駆動トランジスタのゲート電極１１４１を第２のメタライゼーションレベル上のスイッチトランジスタのドレイン電極１１３３と接続している。
【００４２】
図１１は、第１のメタライゼーション層を、スイッチトランジスタのゲート電極１１３１を含む第１の部分と、駆動トランジスタのゲート電極１１４１を含む第２の部分とに電気的に分離する分離領域１１５０を更に示している。最初に第１のメタライゼーション層を形成する際に、陽極酸化を促進するために駆動トランジスタのゲート電極１１４１をスイッチトランジスタのゲート電極１１３１に電気的に接続する。陽極酸化の後に、第１のメタライゼーション層の分離領域１１５０の金属を除去することによって、スイッチトランジスタのゲート電極１１３１と駆動トランジスタのゲート電極１１４１とを電気的に分離する。
【００４３】
図１２は、本発明の実施形態に基づく、基板１２０１上に形成された薄膜電気回路１２００を示す断面図である。電気回路１２００は、第１及び第２のＴＦＴ １２１０、１２２０を含んでいる。電気回路１２００の第１のメタライゼーション層は、第１及び第２のＴＦＴ １２１０、１２２０のゲート電極１２１１、１２２１を含んでいる。ＴＦＴ １２１０、１２２０のそれぞれは、第１のメタライゼーション層を陽極酸化することによって形成されるゲート誘電体１２１２、１２２２、及び半導体層１２１３、１２２３を含んでいる。第２のメタライゼーション層は、それぞれのトランジスタ１２１０、１２２０のソース電極１２１４、１２２４、及びドレイン電極１２１５、１２２５を含んでいる。第１のＴＦＴ １２１０のドレイン電極１２１５は、ビア１２５０を通じて第２のＴＦＴ １２２０のゲート電極１２２１に結合されている。ビア１２５０は、導電性の非陽極酸化性材料で形成されたパッド１２６０を含んでいる。パッド１２６０はビア形成プロセスにおいて成膜され、ビア１２５０の一体要素として組み込まれている。図１２は、第１のメタライゼーション層上に形成されたパッド１２６０を示している。また、パッドは、図７Ｅに示されるように、第１のメタライゼーション層の下に形成することもできる。
【００４４】
他の種類の電子素子の電極を、図１２に示されるビアと同様のビアを使用して接続することもできる。例えば、コンデンサ、抵抗、ダイオードなどの電極を、本明細書で説明したような非陽極酸化性の導電性パッドを組み込んだビアによって接続することができる。下記の実施例において、図１１及び１２に示されるもののような薄膜回路のメタライゼーション層を接続するビアを形成するプロセスについて説明する。
【実施例】
【００４５】
Ａ．ゲート（Ｇ）レベルのメタライゼーション形成
１．ポリエチレンナフタレート（ＰＥＮ）基板の汚れを除くため１３０℃のオーブンで１５分間の予備焼成／予備収縮を行う。
【００４６】
２．スパッタリングにより、７．５ｎｍのＳｉＯ２及び１５０ｎｍのＡｌのゲートレベル金属を成膜する。
【００４７】
３．Ｆｕｔｕｒｒｅｘ ＰＲ１−１０００Ａフォトレジストを塗布、露光及び現像する。
【００４８】
４．試料を１１５℃で２分間、後焼成する。
【００４９】
５．ＴＲＡＮＳＥＮＥアルミニウムエッチング液タイプＡ中でエッチングして、ゲートレベルをパターン形成する。
【００５０】
６．フォトレジストを剥離する。
【００５１】
Ｂ．ビアＡｕリフトオフ（Ａｕバリアパッドの形成）
１．ビアパッド用のＦＵＴＵＲＲＥＸ ＮＲ９−３０００ＰＹフォトレジストを塗布、露光及び現像する。
【００５２】
２．スパッタリングにより、５ｎｍのＴｉ及び２０ｎｍのＡｕを成膜する。
【００５３】
３．アセトン及び超音波でフォトレジストをリフトオフして、ビアパッドを形成する。
【００５４】
Ｃ．陽極酸化
１．ＦＵＴＵＲＲＥＸ ＰＲ１−４０００Ａフォトレジストを塗布、露光及び現像する（公称厚さ＝４μｍ）。
【００５５】
２．１１５℃に１５分間加熱することによって、フォトレジストを硬化させる。
【００５６】
３．７５Ｖに８分間、陽極酸化する（約９７５オングストロームのＡｌ２Ｏ３）。
【００５７】
４．フォトレジストを剥離する。
【００５８】
Ｄ．ゲート分離エッチング
１．Ｆｕｔｕｒｒｅｘ ＰＲ１−１０００Ａフォトレジストを塗布、露光及び現像する。
【００５９】
２．試料を１１５℃で２分間、後焼成する。
【００６０】
３．ＴＲＡＮＳＥＮＥアルミニウムエッチング液タイプＡ中でエッチングして、ゲートを分離する。
【００６１】
４．フォトレジストを剥離する。
【００６２】
Ｅ．半導体（Ｓ）レベル
１．Ａｒ／Ｏ２中で、スパッタリングにより５５ｎｍのＺｎＯを成膜する。
【００６３】
２．ＦＵＴＵＲＲＥＸ ＰＲ１−１０００Ａフォトレジストを塗布、露光及び現像する。
【００６４】
３．０．１％ ＨＣｌ水溶液中で、ＺｎＯをエッチングする。
【００６５】
４．フォトレジストを剥離する。
【００６６】
Ｆ．ソース／ドレイン（Ｓ／Ｄ）のメタライゼーション
１．Ｆｕｔｕｒｒｅｘ ＮＲ９−３０００ＰＹフォトレジストを塗布、露光及び現像する。
【００６７】
２．スパッタリングにより、５０ｎｍのＴｉ及び２００ｎｍのＡｕを成膜する。
【００６８】
アセトン及び超音波でフォトレジストをリフトオフして、ソースドレインレベルを形成する。ＦＵＴＵＲＲＥＸフォトレジスト及び補助的な化学物質は、フューチャレクス社（FUTURREX, INC.）（ニュージャージー州フランクリン）より入手可能である。ＴＲＡＮＳＥＮＥエッチング液は、トランセン社（TRANSENE COMPANY,INC.）（マサチューセッツ州ダンバース）より入手可能である。
【００６９】
上記の本発明の異なる実施形態の説明文は、例示及び説明の目的で提示したものである。説明文は網羅的なものでもなく、開示された厳密な形態に本発明を限定するものでもない。上記の教示を考慮することで多くの改変及び変形が可能である。本発明の範囲は、この詳細な説明によってではなく、添付の「特許請求の範囲」によって限定されるものとする。
【特許請求の範囲】
【請求項１】
基板上の第１の導電層と第２の導電層との間に電気的接続を形成するための方法であって、
前記第１の層と接続領域において電気的に接触し、前記第１の層の材料とは異なる導電性材料を含むパッドを形成する工程と、
前記第１の層の領域を陽極酸化する工程と、
前記陽極酸化の後に、前記パッドを露出させる工程と、
前記露出したパッドと電気的に接触させて前記第２の層を配置する工程と、を含む、方法。
【請求項２】
前記パッドを形成する工程が、
前記パッドを前記基板上に形成する工程と、
前記パッドの少なくとも一部分の上に前記第１の層を配置する工程と、を含む、請求項１に記載の方法。
【請求項３】
前記パッドを形成する工程が、
前記基板上に前記第１の層を形成する工程と、
前記パッドの少なくとも一部分を前記第１の層上に形成する工程と、を含む、請求項１に記載の方法。
【請求項４】
陽極酸化の前に、前記パッドの前記少なくとも一部分をフォトレジストでコーティングする工程を更に含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
陽極酸化の前に、前記フォトレジストを硬化させる工程を更に含む、請求項４に記載の方法。
【請求項６】
前記パッドを形成する工程が、少なくとも１つの副次層が接着を促進するように構成された１以上の前記副次層を形成する工程を含む、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記パッドが、金、パラジウム、及びドープした半導体の１以上を含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記パッドを形成する工程が、前記パッド及び電子素子の電極を同じ成膜工程で形成する工程を含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
導電層上の１以上の分離／接続領域にフォトレジストをパターン形成する工程と、
前記フォトレジストを硬化させる工程と、
前記導電層を前記分離／接続領域において実質的に陽極酸化することなく前記導電層の領域を陽極酸化する工程と、
陽極酸化の後に、前記硬化したフォトレジストを除去することによって前記分離／接続領域において前記導電層を露出させる工程と、
前記分離／接続領域において、前記導電層を別の導電層と接続するか、又は前記導電層の第１の部分を前記導電層の第２の部分から分離する工程と、を含む、方法。
【請求項１０】
前記フォトレジストを硬化させる工程が、前記フォトレジストを軟化させるのに少なくとも十分な温度に前記フォトレジストを加熱する工程を含む、請求項９に記載の方法。
【請求項１１】
前記分離／接続領域に導電性パッドを配置する工程を更に含み、前記分離／接続領域をコーティングする工程が、前記導電性バリアパッドを前記フォトレジストでコーティングする工程を含む、請求項９又は１０に記載の方法。
【請求項１２】
長尺フィルムを含む可撓性基板上に前記導電層が配置され、前記フォトレジストをコーティングする工程、前記フォトレジストを硬化させる工程、陽極酸化する工程、前記硬化したフォトレジストを除去する工程、及び、前記導電層を接続する工程又は前記導電層の前記部分同士を分離する工程の１以上が、ロールー・ツー・ロールプロセスの一部として行われる、請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
前記導電層の前記第１の部分を前記導電層の前記第２の部分から分離する工程が、前記導電層の前記分離／接続領域における所定の範囲を除去する工程を含む、請求項９〜１２のいずれか１項に記載の方法。
【請求項１４】
回路サブシステムであって、
第１の導電性材料を含む、可撓性基板上の第１の層と、
前記第１の層上の１以上の別個の分離／接続領域に配置された硬化されたフォトレジストと、
前記第１の材料の陽極酸化型を含み、前記第１の層の、前記分離／接続領域以外の部分上に形成された陽極酸化層と、を含む、サブシステム。
【請求項１５】
前記分離／接続領域において前記第１の層と前記硬化されたフォトレジストとの間に配置された導電性パッドを更に含む、請求項１４に記載のサブシステム。
【請求項１６】
前記導電性パッドが、金、銀、白金、パラジウム、導電性酸化物、及びドープした半導体の１以上を含む、請求項１５に記載のサブシステム。
【請求項１７】
前記導電性パッドが１以上の副次層を含む、請求項１５又は１６に記載のサブシステム。
【請求項１８】
前記１以上の副次層が、前記導電性パッドと隣接層との間の接着性を高めるように構成された接着層、及び導電性パッドと隣接層との合金化を低減するように構成された層の１以上を含む、請求項１７に記載のサブシステム。
【請求項１９】
前記第１の層が、ディスプレイバックプレーン用の第１のメタライゼーションレベルを含み、
前記分離／接続領域が、前記ディスプレイバックプレーンの第１のトランジスタのソース／ドレイン電極と、前記ディスプレイバックプレーンの第２のトランジスタのゲート電極との間に電気的接続アクセスを与えるように構成されたビア接続領域を含む、請求項１４〜１８のいずれか１項に記載のサブシステム。
【請求項２０】
導電性の陽極酸化性材料を含み、第１の電子素子の電極を形成するように構成された第１の回路層と、
前記第１の回路層上に配置された、前記第１の回路層の前記材料の陽極酸化型を含む陽極酸化層と、
第２の電子素子の電極を形成するように構成された第２の回路層と、
前記第１の電子素子の前記電極を前記第２の電子素子の前記電極と電気的に接続するように構成され、導電性の非陽極酸化性パッドを含むビアと、を含む、薄膜電子回路。
【請求項１】
基板上の第１の導電層と第２の導電層との間に電気的接続を形成するための方法であって、
前記第１の層と接続領域において電気的に接触し、前記第１の層の材料とは異なる導電性材料を含むパッドを形成する工程と、
前記第１の層の領域を陽極酸化する工程と、
前記陽極酸化の後に、前記パッドを露出させる工程と、
前記露出したパッドと電気的に接触させて前記第２の層を配置する工程と、を含む、方法。
【請求項２】
前記パッドを形成する工程が、
前記パッドを前記基板上に形成する工程と、
前記パッドの少なくとも一部分の上に前記第１の層を配置する工程と、を含む、請求項１に記載の方法。
【請求項３】
前記パッドを形成する工程が、
前記基板上に前記第１の層を形成する工程と、
前記パッドの少なくとも一部分を前記第１の層上に形成する工程と、を含む、請求項１に記載の方法。
【請求項４】
陽極酸化の前に、前記パッドの前記少なくとも一部分をフォトレジストでコーティングする工程を更に含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
陽極酸化の前に、前記フォトレジストを硬化させる工程を更に含む、請求項４に記載の方法。
【請求項６】
前記パッドを形成する工程が、少なくとも１つの副次層が接着を促進するように構成された１以上の前記副次層を形成する工程を含む、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記パッドが、金、パラジウム、及びドープした半導体の１以上を含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記パッドを形成する工程が、前記パッド及び電子素子の電極を同じ成膜工程で形成する工程を含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
導電層上の１以上の分離／接続領域にフォトレジストをパターン形成する工程と、
前記フォトレジストを硬化させる工程と、
前記導電層を前記分離／接続領域において実質的に陽極酸化することなく前記導電層の領域を陽極酸化する工程と、
陽極酸化の後に、前記硬化したフォトレジストを除去することによって前記分離／接続領域において前記導電層を露出させる工程と、
前記分離／接続領域において、前記導電層を別の導電層と接続するか、又は前記導電層の第１の部分を前記導電層の第２の部分から分離する工程と、を含む、方法。
【請求項１０】
前記フォトレジストを硬化させる工程が、前記フォトレジストを軟化させるのに少なくとも十分な温度に前記フォトレジストを加熱する工程を含む、請求項９に記載の方法。
【請求項１１】
前記分離／接続領域に導電性パッドを配置する工程を更に含み、前記分離／接続領域をコーティングする工程が、前記導電性バリアパッドを前記フォトレジストでコーティングする工程を含む、請求項９又は１０に記載の方法。
【請求項１２】
長尺フィルムを含む可撓性基板上に前記導電層が配置され、前記フォトレジストをコーティングする工程、前記フォトレジストを硬化させる工程、陽極酸化する工程、前記硬化したフォトレジストを除去する工程、及び、前記導電層を接続する工程又は前記導電層の前記部分同士を分離する工程の１以上が、ロールー・ツー・ロールプロセスの一部として行われる、請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
前記導電層の前記第１の部分を前記導電層の前記第２の部分から分離する工程が、前記導電層の前記分離／接続領域における所定の範囲を除去する工程を含む、請求項９〜１２のいずれか１項に記載の方法。
【請求項１４】
回路サブシステムであって、
第１の導電性材料を含む、可撓性基板上の第１の層と、
前記第１の層上の１以上の別個の分離／接続領域に配置された硬化されたフォトレジストと、
前記第１の材料の陽極酸化型を含み、前記第１の層の、前記分離／接続領域以外の部分上に形成された陽極酸化層と、を含む、サブシステム。
【請求項１５】
前記分離／接続領域において前記第１の層と前記硬化されたフォトレジストとの間に配置された導電性パッドを更に含む、請求項１４に記載のサブシステム。
【請求項１６】
前記導電性パッドが、金、銀、白金、パラジウム、導電性酸化物、及びドープした半導体の１以上を含む、請求項１５に記載のサブシステム。
【請求項１７】
前記導電性パッドが１以上の副次層を含む、請求項１５又は１６に記載のサブシステム。
【請求項１８】
前記１以上の副次層が、前記導電性パッドと隣接層との間の接着性を高めるように構成された接着層、及び導電性パッドと隣接層との合金化を低減するように構成された層の１以上を含む、請求項１７に記載のサブシステム。
【請求項１９】
前記第１の層が、ディスプレイバックプレーン用の第１のメタライゼーションレベルを含み、
前記分離／接続領域が、前記ディスプレイバックプレーンの第１のトランジスタのソース／ドレイン電極と、前記ディスプレイバックプレーンの第２のトランジスタのゲート電極との間に電気的接続アクセスを与えるように構成されたビア接続領域を含む、請求項１４〜１８のいずれか１項に記載のサブシステム。
【請求項２０】
導電性の陽極酸化性材料を含み、第１の電子素子の電極を形成するように構成された第１の回路層と、
前記第１の回路層上に配置された、前記第１の回路層の前記材料の陽極酸化型を含む陽極酸化層と、
第２の電子素子の電極を形成するように構成された第２の回路層と、
前記第１の電子素子の前記電極を前記第２の電子素子の前記電極と電気的に接続するように構成され、導電性の非陽極酸化性パッドを含むビアと、を含む、薄膜電子回路。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１１】
【図１２】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図５Ｅ】
【図５Ｆ】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図８Ｅ】
【図８Ｆ】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１１】
【図１２】
【公表番号】特表２０１２−５１３６８７（Ｐ２０１２−５１３６８７Ａ）
【公表日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願番号】特願２０１１−５４３５３８（Ｐ２０１１−５４３５３８）
【出願日】平成２１年１２月３日（２００９．１２．３）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６６５４１
【国際公開番号】ＷＯ２０１０／０７４９１３
【国際公開日】平成２２年７月１日（２０１０．７．１）
【出願人】（５０５００５０４９）スリーエム イノベイティブ プロパティズ カンパニー (2,080)
【Ｆターム（参考）】
【公表日】平成２４年６月１４日（２０１２．６．１４）
【国際特許分類】
【出願日】平成２１年１２月３日（２００９．１２．３）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６６５４１
【国際公開番号】ＷＯ２０１０／０７４９１３
【国際公開日】平成２２年７月１日（２０１０．７．１）
【出願人】（５０５００５０４９）スリーエム イノベイティブ プロパティズ カンパニー (2,080)
【Ｆターム（参考）】
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