半導体デバイスおよび半導体構造の製造方法
【課題】 半導体結晶材料の作製またはこの半導体結晶材料を含む構造を提供する。
【解決手段】 第１の半導体結晶材料の表面の粗さは、低減されている。半導体デバイスは、第１の結晶材料の表面上に低欠陥の歪んだ第２の半導体結晶材料を含む。歪んだ第２の半導体結晶材料の表面の粗さは、低減されている。一実施例は、第１および第２の半導体結晶材料間の界面境界の不純物を減少させるプロセスパラメータを作成することによって、粗さが低減された表面を得ることを含む。一実施の形態では、第１の半導体結晶材料は、アスペクト比トラッピング技術を用いて欠陥をトラップするのに十分なアスペクト比を有する絶縁体の開口によって限定されることができる。
【解決手段】 第１の半導体結晶材料の表面の粗さは、低減されている。半導体デバイスは、第１の結晶材料の表面上に低欠陥の歪んだ第２の半導体結晶材料を含む。歪んだ第２の半導体結晶材料の表面の粗さは、低減されている。一実施例は、第１および第２の半導体結晶材料間の界面境界の不純物を減少させるプロセスパラメータを作成することによって、粗さが低減された表面を得ることを含む。一実施の形態では、第１の半導体結晶材料は、アスペクト比トラッピング技術を用いて欠陥をトラップするのに十分なアスペクト比を有する絶縁体の開口によって限定されることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の背景
１．発明の分野
本発明は、半導体結晶材料の作製またはこの半導体結晶材料を含む構造に関するものである。例えば改善されたエピタキシャル成長または構造は、半導体結晶材料を含む平坦化された表面上に形成されることができる。
【背景技術】
【０００２】
２．関連技術の説明
本項は、背景情報を提供し、以下に記述および／または主張される開示のさまざまな局面に関連した情報を紹介する。これらの背景資料は、先行技術の自認にはならない。
【０００３】
格子不整合半導体材料の高いキャリア移動度により、格子不整合半導体材料の集積は、相補型金属酸化膜半導体（CMOS）電界効果トランジスタ（FET）などの高性能デバイスへの１つの方法である。例えば、シリコンとの格子不整合半導体材料のヘテロ集積は、さまざまなデバイスアプリケーションに役立つ。
【０００４】
１つのヘテロ集積の方法は、シリコン（Si）チャネルをCMOSデバイス、例えばデバイススケーリングの制限を越える高性能デバイスのための高移動度の材料と代替することを含む。しかし、平坦面からのずれがデバイスの障害および／または集積回路内の異なるデバイス特性、または同時に製造されるデバイス間の異なるデバイス特性を招く可能性があるため、通常、デバイスの作製には平坦化が必要とされる。選択された格子不整合半導体材料の化学機械研磨（CMP）は、材料の表面をスムーズにする１つの選択肢である。しかし、化学機械研磨の表面は、スムーズでなければならず、表面の不純物も回避されなければならない。準備中の研磨された表面の更なる洗浄は、実質的にそのスムーズさを損なってはならない。よって、限定されたまたは選択的に成長した領域（例えば、結晶材料の活性領域）に格子不整合材料の表面を準備する必要がある。これは後に続くプロセスに用いる平坦化された材料を含んでもよい。
【０００５】
また、半導体結晶材料の表面粗さを低減する必要がある。例えば、対応する半導体デバイスにおいてさまざまなアスペクト比トラッピング（ART）技術に関連した半導体結晶材料の表面粗さを低減する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
発明の概要
本発明に係る実施の形態は、デバイス作製および／またはそれによって形成されたデバイスに適した半導体結晶材料を形成する方法と装置を提供する。
【０００７】
一局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、平坦化されたヘテロエピタキシャル領域（例えばウエハ）を提供することができる。
【０００８】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、きれいな平坦化されたヘテロエピタキシャル領域を提供することができる。
【０００９】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、不純物が低減されたまたは低不純物の平坦化されたヘテロエピタキシャル領域を提供することができる。
【００１０】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、選択された条件下で加熱された平坦化されたヘテロエピタキシャル領域を提供することができる。
【００１１】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、選択された特性を有する平坦化されたヘテロエピタキシャル領域を提供することができる。
【００１２】
よって、本発明の一実施の形態の一局面は、表面粗さが低減された、エピタキシャル成長した半導体結晶材料を提供することである。
【００１３】
本発明の一実施の形態の代替的な局面は、平坦化された（例えば異なる）半導体結晶材料に、表面粗さが低減された半導体結晶材料を提供することである。
【００１４】
本発明の一実施の形態の代替的な局面は、不純物が低減された、もう１つの成長した結晶材料との界面上に、表面粗さが低減されたエピタキシャル成長した結晶材料を提供することである。
【００１５】
さらにもう１つの局面では、本発明の一実施の形態は、平坦化された半導体結晶材料に歪んだ低欠陥結晶材料をエピタキシャル成長させるプロセスを提供する。
【００１６】
さらにもう１つの局面では、本発明の一実施の形態は、後に続くプロセス用の表面粗さが低減された半導体結晶材料を準備するプロセスおよび／または表面を含む半導体デバイスを提供する。
【００１７】
これらの局面は、混合信号アプリケーションデバイス、電界効果トランジスタ、量子トンネリングデバイス、発光ダイオード、レーザーダイオード、共鳴トンネルダイオード、および光起電力デバイスを含むが、しかしこれらに限定されるものではない、アスペクト比トラッピング（ART）技術を組み込むデバイスに特に応用されることができる。アスペクト比トラッピングデバイスは、アスペクト比（深さ／幅）＞１を有する、またはほとんどの欠陥をトラップするのに適した開口または限定領域に結晶材料をエピタキシャル成長させることができる。
【００１８】
本発明の更なる局面および有用性は、一部は以下の説明の中に記載され、一部は説明から明らかであり、または、本発明の実施によって学ばれることができる。
【００１９】
この一般的発明概念のこれらのおよび／または他の局面および有用性は、添付の図面と併せて解釈されると、以下の実施の形態の説明から明白になり、より容易に理解される。
【図面の簡単な説明】
【００２０】
【図１ａ】アスペクト比トラッピングを用いたトレンチ内のシリコンゲルマニウム（SiGe）上の歪みゲルマニウムの断面概略を示す図である。
【図１ｂ】アスペクト比トラッピング構造の代替構成（例えば、結晶材料のための限定領域）の断面概略を示す図である。
【図２ａ】トレンチ内に成長させたままのSi0.2Ge0.8の走査型電子顕微鏡（SEM）画像を示している。
【図２ｂ】化学機械研磨後のSi0.2Ge0.8の走査型電子顕微鏡（SEM）画像を示している。
【図３ａ】ゲルマニウム成長の前にプリベークステップを行っていない、トレンチ内のSi0.2Ge0.8上のゲルマニウムの走査型電子顕微鏡画像を示している。
【図３ｂ】ゲルマニウム成長の前にプリベークステップを行っていない、トレンチ内のSi0.2Ge0.8上のゲルマニウムの断面透過型電子顕微鏡（TEM）画像を示している。
【図３ｃ】Ge／Si0.2Ge0.8界面の拡大した透過型電子顕微鏡画像を示している。
【図４ａ】ゲルマニウム成長の前に７５０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムのSEM画像を示している。
【図４ｂ】ゲルマニウム成長の前に７５０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムの断面TEM画像を示している。
【図４ｃ】Ge／Si0.2Ge0.8界面の拡大したTEM画像を示している。
【図５ａ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムのSEM画像を示している。
【図５ｂ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムの断面TEM画像を示している。
【図５ｃ】Ge／Si0.2Ge0.8の拡大したTEM画像を示している。
【図６ａ】ゲルマニウム成長の前にプリベークを行っていない、ブランケット（blanket）Ge／Si0.2Ge0.8の酸素の二次イオン質量分光（Secondary Ion Mass Spectrometry；SIMS）深さプロファイル（depth profiles）を示している。
【図６ｂ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、ブランケットGe／Si0.2Ge0.8の酸素のSIMS深さプロファイルを示している。
【図７ａ】ゲルマニウム成長の前に８７０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムのSEM画像を示している。
【図７ｂ】ゲルマニウム成長の前に８７０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムの断面TEM画像を示している。
【図７ｃ】Ge／Si0.2Ge0.8界面の拡大したTEM画像を示している。
【図８ａ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムの原子間力顕微鏡（Atomic Force Microscope；AFM）画像を示している。
【図８ｂ】ゲルマニウム成長の前に８７０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムのAFM画像を示している。
【図９ａ】８１０℃のプリベークを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムの逆空間マッピング（reciprocal space mapping；RSM）の｛２２４｝ピーク値を示している。
【図９ｂ】異なるプリベーク条件で行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムのシリコン、Si0.2Ge0.8、およびゲルマニウムのピーク値の位置を示す図表を示している。
【発明を実施するための形態】
【００２１】
実施の形態の詳細な説明
ここで、この一般的発明概念の実施の形態を詳細に参照する。その例が添付の図面に示されており、図中、同様の参照数字は全体を通して同様の要素を指している。図を参照することによりこの一般的発明概念を説明するために、以下で実施の形態について説明する。
【実施例】
【００２２】
格子不整合材料の形成は、多くの実用的応用例を有する。例えば、シリコンなどの結晶基板上にIV族材料または化合物、およびIII−V、III−N、およびII−VI族化合物をヘテロエピタキシャル成長させることは、光起電力技術、共鳴トンネルダイオード（RTD’s）、トランジスタ（例えば、（平坦または３次元（例えばフィン型電界効果トランジスタ）であり得る）FET、高電子移動度トランジスタ（HEMT）など）、発光ダイオード、およびレーザーダイオードなどの多くの応用例を有する。一例として、シリコン上のゲルマニウムのヘテロエピタキシーは、高性能pチャネル金属酸化膜半導体（MOS）電界効果トランジスタ（FET）の有望な方法と考えられており、シリコン相補型MOS（CMOS）技術と光電子デバイスを統合する有望な方法と考えられている。他の材料の（例えば、III−V、III−N、およびII−VI族化合物、ならびに他のIV族材料または化合物の）ヘテロエピタキシー成長も、これらのおよび他の応用例に有益である。
【００２３】
IV族材料であるゲルマニウム（Ge）は、そのキャリア移動度がシリコン（Si）に比べてより高いため、CMOSデバイスの高移動度のチャネルに用いられる可能な材料の候補の１つである。また、ゲルマニウムの圧縮歪みは、バンドスプリットおよび正孔有効質量の低下により起こり得るキャリア移動度の更なる向上を示すことが報告された。デバイス性能の大幅な改善が圧縮歪みゲルマニウムチャネルを用いて実証されているが、しかし、このような構造を形成する方法および／またはこのような構造は、現在に至るまで達成するのが困難なままである。
【００２４】
例えば、エピタキシャル成長した材料の転位密度は、多くのアプリケーションに受け入れられないほど高い可能性がある。例えば、シリコン上に直接成長したゲルマニウムの転位密度は、２つの材料間の４.２％の格子不整合により、１０8〜１０9ｃｍ-2ほどの高さになる可能性があり、ほとんどのデバイスアプリケーションに受け入れられない。組成勾配（compositional grading）およびエピタキシャル成長後の高温アニールを含む、欠陥密度を低下させるさまざまな取り組みが進められている。しかし、これらの取り組みは、厚いエピ層および／または高サーマルバジェット（thermal budget）が必要なために、またはCMOSの統合に適する密度での選択的成長との不適合性のために、シリコンベースのCMOS技術との統合に最適でない場合がある。
【００２５】
アスペクト比トラッピング（ART）は、これらの問題を緩和する欠陥減少の技術である。本明細書で用いられるように、“ART”または“アスペクト比トラッピング”は、一般的に、非結晶性の例えば誘電体、側壁で欠陥を終了させる技術を言い、側壁は、欠陥の全てではないがほとんどをトラップするために、成長領域のサイズに比べ、十分に高い。アスペクト比トラッピングは、トレンチまたはホールなどの高アスペクト比の開口を用いて転位をトラップし、それらがエピタキシャル膜の表面に到達するのを防ぎ、アスペクト比トラッピング開口内の表面転位密度を大きく低減させる。
【００２６】
図１ａは、アスペクト比トラッピングを用いた欠陥トラッピング領域１５５上の高品質の格子不整合材料１４０の断面を示す図である。ここに示されるように、結晶材料１４０は、基板１００上（ここでは、例えばシリコン基板の（００１）表面上）にエピタキシャル成長される。十分に高いアスペクト比（例えば、１以上、０.５以上）を有する絶縁体１３０の開口１２０（例えば、トレンチ、凹溝など）内に結晶成長を限定することによって、結晶材料１４０をエピタキシャル成長させている間に形成された欠陥１５０（例えば、貫通転位）は、側壁（例えば、絶縁体の側壁）１１０まで進み、側壁で終了する。よって、結晶材料１４０は、欠陥１５０の継続的な成長なしに、成長を続け、欠陥トラッピング領域１５５上に、欠陥が低減された結晶を形成する。結晶材料１４０内の欠陥１５０は、開口１２０の底部からの距離が増すにつれて、密度が減少し得る。よって、第２の結晶半導体材料１４０の底部は、結晶（例えば格子）欠陥を含み、結晶材料の上部は実質的に結晶欠陥がなくなる。貫通転位、積層欠陥、双晶境界、または反位相境界などのさまざまな結晶欠陥１５０は、よって、結晶材料の上部から実質的に除去されることができる。この技術は、例えば２００〜４５０nm幅で任意の長さのトレンチ内のシリコン上に、または例えば電界効果トランジスタなどのデバイスに用いるのに十分大きな領域上に、ゲルマニウム、インジウムリン（InP）およびガリウムヒ素（GaAs）などの低欠陥率材料を選択的に成長させるのに効果的であることが示されている。上記トレンチは、より幅が広い可能性もあれば、より幅が狭い可能性もある。
【００２７】
一実施例では、開口１２０の幅は、４００nmもしくはそれ以下、３５０nmもしくはそれ以下、２００nmもしくはそれ以下、１００nmもしくはそれ以下、または５０nmもしくはそれ以下であってもよい。これらのサイズは、アスペクト比トラッピングに効果的であることが示されている（当然ながらこれらのサイズはアスペクト比トラッピングに用いられる必要はない）。また、開口の幅は５μｍまたはそれ以下であってもよい。他の代替例では、開口の幅は１μｍまたはそれ以下であってもよい。開口は、（図１ａに示されるように長さが前方から後方に伸びている）トレンチとして形成されてもよく、この場合、幅はその長さと高さとに垂直であると考えられるであろう。トレンチの長さは任意であることができる。また、トレンチの長さは、トレンチの幅より実質的に大きくてもよい。例えば１０倍以上、または１００倍以上大きくてもよい。一実施例では、トレンチの長さは２０μｍであることができる。
【００２８】
開口１２０は、アスペクト比トラッピング（ART）技術を用いて結晶材料１４０をエピタキシャル成長させる時に、欠陥をトラップするのに用いられることが好ましいが、必須ではない。（アスペクト比“AR”は、トレンチの高さ／トレンチの幅の比率としてトレンチについて規定される。）この場合、アスペクト比は、１より大きいことができるが、アスペクト比トラッピングデバイスでは、例えば０.５の、より低いアスペクト比であることも可能である。一実施の形態では、結晶材料１４０は、第１、第２、および第３の材料などの２つの異なる半導体材料または２つ以上の半導体材料（例えばGaAs／InP／インジウムガリウムヒ素InGaAs）を含むことができる。第１の材料は、ゲルマニウムまたはGaAsであることができ、１００nmより少ないことができるか、または基板に接合する特性を有することができる。第３の材料は研磨される。本発明を組み込むことができる例示的なアスペクト比トラッピングデバイスおよびアスペクト比トラッピング技術の更なる詳細は、２００６年５月１７日に出願された米国特許出願第１１／４３６，１９８号、２００６年７月２６日に出願された第１１／４９３，３６５号、および２００７年９月７日に出願された第１１／８５２，０７８号、および「結晶材料の改善されたエピタキシャル成長（“Improved Epitaxial Growth of Crystalline Material”）」と題する２００９年６月２日に出願された米国特許出願第１２／４７６，４６０号（代理人整理番号ASC−３００１XX）、および「小さな化合物半導体材料の研磨（“Polishing of Small Composite Semiconductor Materials”）」と題する２００９年７月１５日に出願された第１２／５０３，５９７号（代理人整理番号ASC−３００３XX）に見られることができ、これらの全ては引用により本明細書に援用される。
【００２９】
上述の実施例の基板１００は、ゲルマニウムおよび／または例えば（００１）シリコンであるシリコンなどのIV族元素または化合物を含むことができる。結晶材料１４０は、IV族元素または化合物、III−VまたはIII−N化合物、またはII−VI化合物の少なくとも１つを含むことができる。IV族元素の例は、ゲルマニウム、シリコンを含み、IV族化合物の例は、シリコンゲルマニウムを含む。III−V化合物の例は、リン化アルミニウム（AlP）、リン化ガリウム（GaP）、リン化インジウム（InP）、ヒ化アルミニウム（AlAs）、ヒ化ガリウム（GaAs）、ヒ化インジウム（InAs）、アンチモン化アルミニウム（AlSb）、アンチモン化ガリウム（GaSb）、アンチモン化インジウム（InSb）、ならびにその三元および四元化合物を含む。III−N化合物の例は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化インジウム（InN）、ならびにその三元および四元化合物を含む。II−VI化合物の例は、セレン化亜鉛（ZnSe）、テルル化亜鉛（ZnTe）、セレン化カドミウム（CdSe）、テルル化カドミウム（CdTe）、硫化亜鉛（ZnS）、ならびにその三元および四元化合物を含む。
【００３０】
絶縁体の層は、実質的に平坦な層として形成される必要がない。例えば、絶縁体は、それが形成される基板の波状の表面に一致した薄層で形成されることができる。図１ｂは、基板１００内にエッチングされた開口／凹溝／トレンチ１２０を有する基板を含む例を示している。絶縁層１８０は、基板１００に沿って形成されており、エッチングされた基板１００の表面トポグラフィーに一致する。絶縁層１８０は、後に続く格子不整合結晶材料のために基板１００の部分１６０を露出させるように開口／トレンチの底部に構成される。この場合、絶縁層１８０の側壁１１０は、基板１００上に堆積させることによって、または基板１００の酸化によって形成されることができ、別のフォトリソグラフィープロセスによって形成されない。開口１２０および部分１６０の例示的な構成が示されているが、本発明の実施の形態は、これに限定されるものではなく、例えば、他の線状（linear）、階段状（tiered）、または非線状（nonlinear）の断面が開口１２０および部分１６０に用いられてもよい。
【００３１】
本発明の実施の形態は、平坦化された第２の結晶半導体の表面上に、エピタキシャル成長した第１の結晶半導体材料を含むデバイスに向けられる。成長した第１の結晶半導体材料は、粗さが低減された上表面を有することが好ましい。成長した第１の結晶半導体材料は、圧縮または弾性歪みがあることが好ましい。成長した第１の結晶半導体材料は、下方の第２の結晶半導体材料に類似し得る低欠陥率を有することが好ましい。第２の結晶半導体材料は、第１の結晶材料と異なることが好ましい。平坦化された第２の結晶半導体の表面は、その低減された表面粗さを損なうことなく、洗浄されることができることが好ましい。第２の結晶半導体材料および第１の結晶半導体材料間の界面にある不純物は、減少されることが好ましい。
【００３２】
本発明の実施の形態は、絶縁体の開口内の平坦化された格子不整合材料上に半導体結晶材料を含むデバイスに向けられる。図１ａは、一実施例を表しており、例示的なデバイスの一部の断面図を示している。図１ａに示されるように、一実施例は、非シリコンチャネルデバイス（例えばMOSFET）のために、絶縁体１３０に規定された開口１２０に、基板１００上に成長した結晶材料１４０（例えば、シリコンゲルマニウム合金；SiXGe1-X；Si0.2Ge0.8）を含む。基板１００は、シリコン、ゲルマニウム、またはサファイアなどの結晶材料であってもよい。絶縁体１３０は、窒化ケイ素、二酸化ケイ素などを含む誘電材料などの非結晶材料であることが好ましい。結晶材料１４０は、少なくともいくつかの段階では、絶縁体１３０の上表面上に表面を有する。平坦化された表面は、少なくとも結晶材料１４０および絶縁体１３０の部分の表面を含むことが好ましい。もう１つの半導体結晶材料１９０は、結晶材料１４０の上に／の所に提供されることが好ましい。
【００３３】
図１ａ〜図９に関連する以下の記述は、研磨された構造（例えばアスペクト比トラッピング構造）にある、または研磨された構造上に成長した低欠陥歪み結晶材料の表面が、どのように低減された表面粗さを得ることができるのかの例を説明している。以下の記述は、限定された空間内の格子不整合または結晶半導体材料（例えば、絶縁体１３０内の結晶材料１４０）の表面がどのように準備されることができるのか、または所定の表面特性を備えることができるのかの例を更に説明している。本記述は、特定の材料およびプロセスパラメータに関連しているが、この記述は、例示的なものであるに過ぎず、これらの材料およびプロセスパラメータに本発明を限定するものと見なすべきでないことは明白である。
【００３４】
以下の材料およびプロセスパラメータは、図１ａ〜図９に関連して説明されるように成長したゲルマニウムに用いられた。本実施例に用いられる初期基板は、結晶シリコンであり、２００mm直径、および（００１）配向であった。５００nm厚さの熱酸化物が基板上に成長された。酸化物層は、２００nm幅を有する、シリコン基板の［１１０］方向に沿ったトレンチにパターニングされた。トレンチは、従来のフォトリソグラフィー技術および反応性イオンエッチング（RIE）ステップを用いて形成された。続いて、パターニングされた基板は、Pirana、SC2、および希釈フッ化水素酸溶液（dilute HF solution）で順次に洗浄された。反応性イオンエッチングによって生成されたフルオロカーボン残留物の除去は、２５nm厚さの犠牲酸化、および後に続く希釈フッ化水素酸洗浄（例えばHF酸化物エッチング）を用いて達成された。最終的なトレンチの高さは、この洗浄手順の後、４９０nmであった。５００nm以上のシリコンゲルマニウム層は、工業用ASM Epsilon E2000 システムにある露出したシリコン基板上に（例えばトレンチに）化学気相成長（CVD）によって成長された。この化学気相成長システムは、石英管にランプ加熱型グラファイトサセプタを有する水平、冷壁、単一ウエハ、ロードロック型リアクタ（a horizontal, cold-wall, single wafer, load-locked reactor with a lamp-heated graphite susceptor in a quartz tube）である。
【００３５】
Si0.2Ge0.8層は、ASM Epsilon E2000商用グレードのエピタキシーリアクタを用いて、６００℃および８０トールで１２００秒、トレンチ内に成長された。水素で希釈された２５％のゲルマン（GeH4）および１００％のジクロロシラン（SiH2Cl2）は、ゲルマニウムおよびシリコンの前駆体としてそれぞれ用いられ、水素は、希釈ガスとして用いられた。Si0.2Ge0.8の化学機械研磨が実行され、Strasbaugh 6ECを用いて、シリコンゲルマニウム層を酸化物側壁と同一平面になるようにした。Nalco 2360スラリー（７０nmコロイドシリカ）が用いられた。Nalco 2360スラリーは、水溶液中にサブミクロンシリカ粒子を有する市販のコロイドシリカ研磨スラリーである。NaOCl、NH4OH、またはH2O2溶液は、希釈されたスラリーに加えられ、酸化物側壁に対するシリコンゲルマニウムの除去速度を向上させた。よって、各スラリー混合物は、一部のNalco２３６０、一部の化学添加物からなり、その残りは脱イオン水（DI）の水溶液であり、合計100％のスラリー混合物になった。Strasbaugh 6ECの例示的な化学機械研磨プロセスは、ランプアップ（ramp-up）、研磨、ランプダウン（ramp-down）、および洗浄（rinse）を含んでいた。
【００３６】
Verteq Goldfingerの単一ウエハメガソニック化学機械研磨後工具を用いた例示的な化学機械研磨後の洗浄は、汚染物分離（contamination spin-off）、プロセス時間、洗浄時間、およびスピンドライ時間を含んでいた。一実施例では、１２５Wのメガソニックパワー（megasonic power）および１.７〜３L／分の速度の脱イオン水が用いられることができる。メガソニック化学機械研磨後洗浄プロセスの後、基板は、希釈されたフッ化水素酸溶液で洗浄された。続いて、ゲルマニウム層（例えば、４２nm厚さ）が、Si0.2Ge0.8の成長と同じリアクタを用いて３５０℃およびSi0.2Ge0.8の成長と同じ圧力で、同一平面上のSi0.2Ge0.8上に成長された。成長チャンバ内でのゲルマニウム成長ステップの直前に、同じ成長圧力で水素中で、７５０℃、８１０℃、または８７０℃で１分間、ウェハが熱処理（bake）された。比較用に、プリベークステップなしでゲルマニウムがいくつかのウエハ上に成長された。Si0.2Ge0.8（１４０）上のゲルマニウム（１９０）の歪みは、Panalytical X’Pert回折計を用いて非対称｛２２４｝ピーク値の高分解能逆空間マップ（RSM）から判定された。走査型電子顕微鏡（SEM）および透過型電子顕微鏡（TEM）は、特性化に用いられた。断面SEM分析サンプルは、Zeiss Supra ４０電界放射SEMを用いて観察された。断面TEMサンプルは、機械研磨およびアルゴン（Ar）イオンミリングによって準備され、TEM画像は、２００kVで動作するJEOL JEM２１００顕微鏡で撮影された。
【００３７】
図２（ａ）および図２（ｂ）は、Si0.2Ge0.8の化学機械研磨前と後の酸化物トレンチのSi0.2Ge0.8をそれぞれ表している。成長したSi0.2Ge0.8の表面は、酸化物トレンチの上表面上に位置する。酸化物トレンチ上に成長したSi0.2Ge0.8の表面は、図２（ａ）に示されるように、Si0.2Ge0.8の結合（coalescence）が完全に均一でないため、非常に粗かった。例えば、Si0.2Ge0.8の結合は、矢印２０５によって示されているが、Si0.2Ge0.8の結合されていない部分は、矢印２１５によって示されている。酸化物トレンチと同一平面上にあるスムーズなSi0.2Ge0.8は、図２（ｂ）に示されるように、化学機械研磨後に得られ、歪みゲルマニウム成長およびデバイスアプリケーションに適する。
【００３８】
図３（ａ）は、ゲルマニウム成長の前にプリベークステップを行っていない、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上の薄膜ゲルマニウムのSEM画像を示す図である。図３（ａ）に示されるように、ゲルマニウム成長は、選択的であり、酸化物上にゲルマニウムアイランドを形成しなかった。ゲルマニウムの結晶品質およびGe／Si0.2Ge0.8の界面を評価するために、TEM試験が実行された。図３（ｂ）は、図３（ａ）からのトレンチのSi0.2Ge0.8上のゲルマニウムの断面TEM画像を示す図である。図３（ｂ）に示されるように、Si0.2Ge0.8／Si界面からの貫通転位（TDs）は、矢印３０５によって示されるように、アスペクト比トラッピング技術によってトラップされ、トレンチのSi0.2Ge0.8の上部は、実質的に低減された欠陥を有するか、または貫通転位がない。興味深いのは、Si0.2Ge0.8上の薄膜ゲルマニウムは、スムーズでないことである。図３（ｃ）は、図３（ｂ）の断面TEM画像の拡大した部分を示す図である。図３（ｃ）に表された拡大された画像は、矢印３１５によって示されるように、ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面を示す。研磨および洗浄手順後でも、ゲルマニウムの低結晶品質は、Si0.2Ge0.8上に成長した、図３（ａ）〜図３（ｃ）に例示的に示される粗い表面を含むことになった。
【００３９】
プリベーク温度およびSi0.2Ge0.8上の薄膜ゲルマニウムの品質に対して対応する影響を判定するために、プリベークは、ゲルマニウム成長の前に１分間、７５０℃で行われた。その結果は、図４（ａ）〜図４（ｃ）に示される。図４（ａ）は、７５０℃のプリベークを行った、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上のゲルマニウムのSEM画像を示す図であり、図４（ｂ）は、図４（ａ）のSi0.2Ge0.8上のゲルマニウムの断面TEM画像であり、図４（ｃ）は、図４（ｂ）の拡大された部分を示している。図４（ａ）では、SEM画像は、サンプル表面が清浄で、ゲルマニウムの成長選択性が良好であることを示している。図４（ｂ）では、断面TEM画像は、ゲルマニウム層が、図３（ｃ）に示されたプリベークステップを行っていないゲルマニウム層より更にスムーズであることを示している。しかし、欠陥のない下方のSi0.2Ge0.8に比べ、図４（ｃ）に示されたゲルマニウム層は、より欠陥があり、これらの欠陥は主にGe／Si0.2Ge0.8界面に起因する。図４（ｃ）の拡大された画像は、矢印４０５によって示されるように、ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面および不純物を示す。よって、７５０℃のプリベークは、図３（ａ）〜図３（ｃ）に示されたSi0.2Ge0.8上のゲルマニウムに比べ、Si0.2Ge0.8上の薄膜ゲルマニウムの品質面でいくらかの改善を示す。しかし、図４（ｃ）に示されたように界面に存在する水蒸気および酸素などの不純物の除去は、十分でない可能性があり、そのため欠陥が界面不純物から生じた。
【００４０】
界面不純物の除去とゲルマニウムの結晶品質を判定するために、プリベークは、ゲルマニウム成長の前に８１０℃で行われた。その結果は、図５（ａ）〜図５（ｃ）に示される。図５（ａ）は、８１０℃のプリベークを行った、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上のゲルマニウムのSEM画像を示す図であり、図５（ｂ）は、図５（ａ）のSi0.2Ge0.8上のゲルマニウムの断面TEM画像であり、図５（ｃ）は、図５（ｂ）の拡大された部分を示している。図５（ａ）に示されるように、ゲルマニウムサンプル表面は、SEM画像から良好な成長選択性を示している。図５（ｂ）に示されるように、ゲルマニウム層は、顕著な欠陥を示さず、欠陥率の面では、下方にある欠陥のないSi0.2Ge0.8と類似している。界面不純物は、矢印５１５によって示されるように、図５(ｃ)にわずかに示される。しかし、図５（ｃ）の界面不純物は、プリベークを行っていない、または７５０℃でプリベークを行ったものよりはるかに少なく、プリベークを行っていない、または７５０℃でプリベークを行ったものに比べ、欠陥の発生を起こさなかった。よって、より高温（例えば８１０℃）でのプリベークは、Ge／Si0.2Ge0.8の界面にある界面不純物の良好な除去をさせることができ、これはゲルマニウムの結晶品質を更に良くするはずである。
【００４１】
プリベークによる界面不純物の除去（例えば、減少）を評価するために、Ge／Si0.2Ge0.8にある酸素濃度６０５は、二次イオン質量分光法（SIMS）を用いて測定された。図６（ａ）および図６（ｂ）は、それぞれ８１０℃のプリベークを行った後およびプリベークを行っていないブランケット（blanket）Si0.2Ge0.8上に成長した３８０nm厚さのゲルマニウム層のSIMS深さプロファイルを示す図である。図６（ａ）〜図６（ｂ）に示されるように、Ge／Si0.2Ge0.8界面にあるピーク酸素濃度６１５は、ゲルマニウム成長の前に８１０℃のプリベークを行ったサンプルでは、約４×１０19原子/cm3であるが、Ge／Si0.2Ge0.8界面にあるピーク酸素濃度６２５は、プリベークを行わないサンプルでは、２×１０21原子/cm3である。この結果は、界面の酸素濃度が、８１０℃のプリベークを行った後、ほぼ２桁減少されたことを示している。また、ブランケットSi0.2Ge0.8層上にある３８０nmのゲルマニウム層の深さによって示されたゲルマニウムの組成量６３５も図６（ａ）および図６（ｂ）に示されている。
【００４２】
界面不純物の除去およびゲルマニウムの結晶品質を判定するために、プリベークは、ゲルマニウム成長の前に８７０℃で行われた。その結果は、図７（ａ）〜図７（ｃ）に示される。８７０℃でのプリベークは、プリベーク温度の上限を決定することができる。図７（ａ）は、８７０℃のプリベークを行った、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上のゲルマニウムのSEM画像を示す図である。図７（ｂ）は、図７（ａ）のSi0.2Ge0.8上のゲルマニウムの断面TEM画像であり、図７（ｃ）は、図７（ｂ）の拡大した部分を示している。図７（ａ）は、トレンチのGe／Si0.2Ge0.8構造が８７０℃のプリベークおよびゲルマニウム成長の後にトレンチに沿って波状（undulation）を表すことを示している。図７（ｂ）および図７（ｃ）は、Ge／Si0.2Ge0.8界面７１５が湾曲しているかまたは丸くなっており、実質的にGe／Si0.2Ge0.8界面に界面不純物が見られなかったことを表している。図７（ａ）〜図７（ｃ）に示された結果は、８７０℃のプリベークが低温でのプリベークに比べ、非常によく界面不純物を除去することを示している。しかし、図７（ａ）に示されるように、Ge／Si0.2Ge0.8の波状の表面は、デバイスアプリケーションに適さない。よって、Ge／Si0.2Ge0.8の表面は、ベーク温度が高過ぎた場合、デバイスアプリケーションに適さない可能性がある。
【００４３】
サンプルの粗さは、Veeco Dimension ３１００を用いたタッピングモード原子間力顕微鏡（AFM）によって特徴づけられた。図８（ａ）および図８（ｂ）は、８１０℃および８７０℃のプリベークをそれぞれ行った、トレンチのGe／Si0.2Ge0.8の原子間力顕微鏡（AFM）画像を示す図である。８１０℃のプリベークを行ったサンプルは、０.５４nmの二乗平均平方根（RMS）粗さとなり、これがAFM画像から計算されることができるが、８７０℃のプリベークを行ったサンプルの二乗平均平方根粗さは、９.６４nmであり、トレンチに沿った波状により、ほぼ２０倍高い。
【００４４】
上述のように、結晶材料のゲルマニウム層は、少なくともその成長中のいくつかの段階で表面を有する。一実施の形態では、ゲルマニウム層（１９０）の表面は、７nmより少ない、５nmより少ない、３nmより少ない、または１nmより少ない、または０.３nmより少ない表面粗さRmsを有することが好ましい。
【００４５】
このような例示的なプロセス条件から、トレンチの歪みGe／Si0.2Ge0.8構造は、形成に成功した。ゲルマニウムとシリコンゲルマニウムの例示的な実施の形態の歪みは、｛２２４｝ピーク値の高分解能RSMを用いて評価されることができる。図９（ａ）は、ゲルマニウム成長の前に８１０℃でベークを行った、トレンチのSi0.2Ge0.8上の４２nm厚さのゲルマニウムの｛２２４｝RSMを表している。トレンチの薄膜ゲルマニウムおよびSi0.2Ge0.8ならびにシリコン基板の｛２２４｝ピーク値が、図９（ａ）に示される。X線回折測定は、トレンチに沿って且つトレンチに垂直に行われ、両方の方向のゲルマニウムとSi0.2Ge0.8の歪みを評価した。図９（ｂ）に示されるように、異なる条件でベークされたサンプルの｛２２４｝ピーク値の位置が、比較用にRSMで示された。図９（ｂ）に示されるように、シリコンとゲルマニウムの理論上の｛２２４｝ピーク値の位置がマークされた。シリコンゲルマニウムが完全に緩和している場合、そのピーク値は、図９（ｂ）のシリコンのピーク値とゲルマニウムのピーク値との間の破線上に位置するが、シリコンゲルマニウムが完全に歪んでいる（strained）場合、その層の表面法線に沿った点線上に位置することになる。よって、部分的に緩和したエピ層のピーク値は、２本の線の間に位置する。図８（ｂ）から、Si0.2Ge0.8とゲルマニウムの両方は、トレンチ方向に沿ってより歪みがあるが、トレンチ方向に垂直により緩和することがわかった。また、Si0.2Ge0.8は、ベークを行わなくともトレンチに垂直に、ほとんど完全に緩和するが、トレンチ方向に沿ったSi0.2Ge0.8のピーク値の位置は、より高いベーク温度で破線に接近し、より高いベーク温度でより緩和することを示す。ゲルマニウム（２２４）のピーク値の位置から計算された格子定数から、一実施の形態では、４２nm厚さのゲルマニウムは、トレンチ方向に沿って且つトレンチ方向に垂直に１％と０.４５％の弾性歪みをそれぞれ有する。
【００４６】
上述のように、結晶材料のゲルマニウム層は、下方の格子不整合半導体結晶シリコンゲルマニウム合金の上方、または下方の格子不整合半導体結晶シリコンゲルマニウム合金の所に形成される。シリコンは、ゲルマニウムより約４％小さい、より小さい格子定数を有する。この実施例の格子不整合は、シリコンゲルマニウムのシリコンとゲルマニウムの割合に基づいてほぼ直線的に変化する。ゲルマニウム層の厚さは、変えることができるが、歪みが維持されるように十分に薄いままであることが好ましい。一実施の形態では、ゲルマニウム層（１９０）は、少なくとも２０nmの厚さ、少なくとも４０nmの厚さ、少なくとも１００nmの厚さ、または少なくとも２００nmの厚さであることが好ましい。
【００４７】
一実施の形態では、結晶材料１９０は、少なくとも第１の方向に沿って、第１の方向に垂直な第２の方向に沿って、または第１と第２の方向の両方に沿って弾性歪みを有する。歪みは、第１の方向に沿った少なくとも０.５％、少なくとも１％、少なくとも２％、もしくは少なくとも４％の圧縮歪み、または第２の方向に沿った少なくとも０.５％、少なくとも１％、少なくとも２％、もしくは少なくとも４％の圧縮歪みであることが好ましい。
【００４８】
これらの実施例はシリコンゲルマニウム上にゲルマニウムを化学気相成長させることに向けられているが、他の材料も用いられてもよい。例えば、GaAs、AlGaAs、InGaAs、InAlAs、InGaAlAs、InP、GaP、InGaP、InAlGaPなどのIII族（Al、Ga、In）およびV族（P、As）の化合物を化学気相成長によってエピタキシャル成長した時、通常、５００〜８００℃の成長温度が、ブランケット基板上で十分な成長速度を得るために用いられる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、５００℃より小さい温度または４００〜５００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００４９】
もう１つの実施例として、GaSb、AlSbおよびInSbなどのIII族（Al、Ga、In）およびV族（Sb）の化合物は、４００〜７００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、４００℃より小さい温度または３００〜４００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５０】
もう１つの実施例として、III−N族の化合物は、５００〜１１００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、５００℃より小さい温度または４００〜５００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５１】
もう１つの実施例として、II−VI族の化合物は、２５０〜６００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、２５０℃より小さい温度または２００〜２５０℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５２】
もう１つの実施例として、IV族元素および化合物は、４００〜１０００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化されたアスペクト比トラッピング結晶材料上に成長される時、４００℃より小さい温度または３００〜４００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５３】
よって、上述に従ったIV、III−V、III−N、およびII−VI族材料には、さまざまな上述の実施の形態に従って、表面粗さが低減された、弾性的に歪んだ低欠陥層が設けられることが好ましいが、必須ではない。
【００５４】
本願の実施の形態によれば、アスペクト比トラッピング技術を用いて酸化物トレンチに作製された、研磨されたSi0.2Ge0.8上の低欠陥率・圧縮歪みゲルマニウムが得られた。しかし、例示的な一実施の形態では、プリベーク温度がますます高くなると、界面特性に有利となる可能性があるが、デバイスのまたは限定された結晶材料の熱耐性を超え、容認できないほどの高い表面粗さ（rms）となる可能性がある。高い表面粗さの１つの潜在的原因は、他の機構によって放出されることができない、限定された結晶材料内の格子不整合の歪みである可能性があり、これによって、洗浄またはプリベークプロセスにとってサーマルバジェットが制限されることとなり得る。
【００５５】
上述のように、本願に係るいくつかの実施の形態は、結晶成長の前に、化学機械研磨および準備またはプリベークプロセスを用い、表面特性を改善し、または高品質の、実質的に欠陥のない、スムーズな半導体結晶材料を得たが、実施の形態はそのように限定されるものではない。なぜなら、さまざまなガスおよび／または間隔が用いられることができるためである。一実施の形態では、結晶材料１９０の成長の前のプリベークまたは洗浄プロセスは、一分間持続した。もう１つの実施例では、プリベークプロセスは、少なくとも１０秒持続、少なくとも３０秒持続、少なくとも２分持続、少なくとも５分持続、または少なくとも１０分持続することができる。もう１つの実施例では、プリベークの温度範囲は、ブランケット成長の温度範囲内のより小さい範囲か、またはやや高い範囲であることができる。一実施例では、水素を含むガスが用いられることができる。例えば、水素と不活性ガスとの組合せが用いられることができる。一実施例では、アルゴンまたは窒素ガスと組合せられた水素が用いられることができる。実施の形態によれば、プリベークプロセスは、平坦化された表面の不純物の程度を減少させることができる。
【００５６】
本願の実施の形態によれば、アスペクト比トラッピング技術を用いて酸化物トレンチに作製された、研磨されたSi0.2Ge0.8上の低欠陥率・圧縮歪みゲルマニウムが得られた。一実施例では、プリベークプロセスは、約７６０℃〜８６０℃の対応する温度範囲を用いた。もう１つの実施例では、プリベークプロセスは、７８０℃〜８４０℃の間の温度範囲、８００℃〜８２０℃の間の範囲、または約８１０℃の温度を用いることができるが、しかし、このような温度範囲はそのように限定されるものではない。なぜなら、温度範囲は、実際に用いられる材料および／または条件に伴って変化するためである。例えば、シリコン含有量が減少された場合（例えばSi0.1Ge0.9）、対応する温度範囲は上昇する。
【００５７】
表面粗さが低減された低欠陥・歪み半導体結晶材料、半導体デバイス、および上述のものを作製して用いるための方法の例示的な実施の形態は、ドープされていない半導体材料を開示していた。しかし、この一般的発明概念は、類似の結果を有する上述のデバイスなどのデバイスのための既知の濃度のn型ドープ半導体材料またはp型ドープ半導体材料に適用されることができる。
【００５８】
一実施の形態では、結晶材料１４０は、約１×１０６より少ない線欠陥／cm2を（例えば、欠陥トラッピング領域１５５の上に）有することができる。また、結晶材料１４０は、約１×１０７欠陥／cm2〜１×１０８欠陥cm2またはそれ以下の線欠陥密度を有することができる。また、結晶材料１４０は、実質的に線欠陥および／または面欠陥がないことができる。一実施の形態によれば、結晶材料１９０は、下方の結晶材料１４０に適合する欠陥率特性を有することができる。ドーパントは通常、半導体材料に加えられ、その電荷キャリア（電子または正孔）を増加させる。当該技術分野において理解されるように、本願では、欠陥がドーパントを含んでいるとは考えられない。
【００５９】
上述のように、本願の実施の形態によれば、Si0.2Ge0.8上の低欠陥率・圧縮歪みゲルマニウムは、アスペクト比トラッピング技術を用いて酸化物トレンチ内に作製された。酸化物トレンチと同一平面上にあるSi0.2Ge0.8上の薄膜ゲルマニウムの成長の前に水素中でプリベークを行うステップによって、実質的に欠陥のない、スムーズなゲルマニウムが得られた。洗浄またはベーク温度が７５０℃以下で低過ぎた時、Ge／Si0.2Ge0.8にある界面不純物の除去は不十分であり、欠陥のあるゲルマニウムとなった。酸素濃度は、８１０℃のプリベークによって２×１０21cm3から４×１０19cm3に減少された。洗浄またはベーク温度が８７０℃以上で高過ぎた時、シリコンゲルマニウムの表面は、トレンチに沿って波状であり、その粗さは、原子間力顕微鏡を用いた５μm×５μmスキャンにより０.５４から９.６４nmに増加された。８１０℃で最適な試験済みのプリベークを用いると、４２nm厚さの圧縮歪みゲルマニウムは、トレンチ方向に沿って且つトレンチ方向に垂直に１％と０.４５％の弾性歪みをそれぞれ有して成長された。よって、本発明に係る実施の形態は、欠陥レベルが低く、層厚が小さく、サーマルバジェットが低いために、シリコンCMOSと優れた適合性を有する。
【００６０】
シリコンCMOSデバイスは、本発明の実施の形態を含むように加工されることができる。よって、CMOSプロセスと統合された、本発明に係る発光ダイオードまたは光起電力デバイスなどのデバイスの実施の形態が作製されることができる。例えば、統合のために、本願に係る実施の形態の前または後に、シリコンCMOSプロセスは、半導体デバイス（例えばトランジスタ）または素子（例えば電極、コンタクトホール、コンタクト）を作製することができる。また、開示される実施の形態に係る構造および／または方法は、次世代CMOSおよびさまざまな他のアプリケーションのための非シリコンチャネルまたは活性領域の統合に用いられることができる。
【００６１】
上述のように、本発明は、さまざまな応用例を有する。本発明は、アスペクト比トラッピング技術に限定されず、アスペクト比トラッピング技術の範囲内で多くの応用例を有する。例えば、本発明の使用は、絶縁体内の開口に成長したシリコンゲルマニウム合金の上に歪みゲルマニウムを形成するのに用いられることができる。ゲルマニウムおよびシリコンゲルマニウム層の１つまたは両方は、本発明に従って成長されることができる、および／または粗さが低減された表面を有することができる。さまざまなデバイスは、本発明を組み込むことができる。本発明は、これらのデバイスに限定されず、混合信号アプリケーション、電界効果トランジスタ、量子トンネリングデバイス（quantum tunneling devices）、発光ダイオード、レーザーダイオード、共鳴トンネルダイオード、および光起電力デバイスに特に適用されることができ、特にアスペクト比トラッピング技術を用いるものに適用されることができる。「混合信号アプリケーションのためのアスペクト比トラッピング（“Aspect Ratio Trapping for Mixed Signal Applications”）」と題する２００７年９月１８日に出願された出願連続番号第１１／８５７０４７号、「アスペクト比トラッピングによって形成されたトライゲート電界効果トランジスタ（“Tri-Gate Field-Effect Transistors formed by Aspect Ratio Trapping”）」と題する２００７年９月２６日に出願された出願連続番号第１１／８６１９３１号、「格子不整合半導体構造を有する量子トンネリングデバイスおよび回路（“Quantum Tunneling Devices and Circuits with Lattice-mismatched Semiconductor Structures”）」と題する２００７年９月２７日に出願された出願連続番号第１１／８６２８５０号、「格子不整合半導体構造を有する発光体ベースのデバイス（“Light-Emitter-Based Devices with Lattice-mismatched Semiconductor Structures”）」と題する２００７年１０月１９日に出願された出願連続番号第１１／８７５３８１号、および「シリコン上の光起電力技術（“Photovoltaics on Silicon”）」と題する２００７年４月９日に出願された出願連続番号第１２／１００１３１号が全て引用によって本明細書に援用され、本発明の局面を特に適合させることができる実施例を提供する。
【００６２】
“１つの実施の形態”、“実施の形態”、“例示的な実施の形態”などに関する本明細書のどんな参照でも、実施の形態に関連して記述される特定の特徴、構造、または特性が本発明の少なくとも１つの実施の形態に含まれるか、組合せられることができることを意味する。明細書のさまざまな箇所に出現するこのような表現は、必ずしも全て同じ実施の形態を指すものではない。また、特定の特徴、構造、または特性がいずれかの実施の形態に関連して説明される時、他の実施の形態に関連してこのような特徴、構造、または特性に影響することは当業者の範囲内にあることを意味する。また、理解しやすいように、特定の方法の手順が別の手順として記述される可能性があるが、これらの別に記述された手順は、それらの実行の際に必ず順序に依存すると解釈されてはならない。即ち、いくつかの手順は、他の順序で、同時になどで実行されることができる。また、例示的な図は、本開示の実施の形態に従ってさまざまな方法を示している。このような例示的な方法の実施の形態は、対応する装置の実施の形態を用い、且つそれに応用されることができるように本明細書に記載されているが、これらの方法の実施の形態は、それによって限定されるものではない。
【００６３】
本発明のいくつかの実施の形態が示され、説明されているが、本発明の精神及び原理を逸脱しない限りにおいては、これらの実施の形態において変更を行ってもよいことは当業者であれば理解するであろう。よって、前述の実施の形態は、本明細書に記述される発明を限定するものでなく、あらゆる点で例示的であると考えられる。よって本発明の範囲は、前述の説明によってでなく、添付の請求の範囲によって示され、請求の範囲の等価な意義と範囲内にある全ての変更は、この中に含まれる。本開示に用いられるように、“好ましくは”の表現は、包括的であり、“好ましくは、しかし限定されない”という意味である。請求の範囲内の表現は、この明細書に記載したような一般的発明概念と一致する最も広義な解釈をしなければならない。例えば、“結合”と“接続”（およびその派生語）は、直接的な接続／結合と間接的な接続／結合の両方の意味を含むように用いられる。もう１つの例として、“有する”および“含む（including）”、その派生語および類似の移行語または移行句が、“備える（comprising）”（即ち、全て“open end”の表現と見なされる）と同義に用いられ、“〜から成る”および“本質的に〜から成る”という言い回しのみが“close ended”と見なされる。請求項は、“〜のための手段”という言い回しおよび関連機能が請求項に出現しない限り、および、このような機能を実行するのに十分な構造が請求項に記載されている限り、第１１２条第６項に従って解釈されるものではない。
【符号の説明】
【００６４】
１００ 基板
１１０ 側壁
１２０ 開口
１３０ 絶縁体
１４０ 格子不整合材料
１５０ 欠陥
１５５ 欠陥トラッピング領域
１６０ 露出部分
１８０ 絶縁層
１９０ もう１つの半導体結晶材料
２０５ Si0.2Ge0.8の結合
２１５ Si0.2Ge0.8の結合されていない部分
３０５ Si0.2Ge0.8／Si界面からの貫通転位
３１５ ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面
４１５ ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面および不純物
５１５ わずかな界面不純物
６１５ Ge／Si0.2Ge0.8界面にある酸素濃度
６２５ Ge／Si0.2Ge0.8界面にある酸素濃度
６３５ ブランケットSi0.2Ge0.8層上にあるゲルマニウムの組成量
７１５ Ge／Si0.2Ge0.8界面
【技術分野】
【０００１】
発明の背景
１．発明の分野
本発明は、半導体結晶材料の作製またはこの半導体結晶材料を含む構造に関するものである。例えば改善されたエピタキシャル成長または構造は、半導体結晶材料を含む平坦化された表面上に形成されることができる。
【背景技術】
【０００２】
２．関連技術の説明
本項は、背景情報を提供し、以下に記述および／または主張される開示のさまざまな局面に関連した情報を紹介する。これらの背景資料は、先行技術の自認にはならない。
【０００３】
格子不整合半導体材料の高いキャリア移動度により、格子不整合半導体材料の集積は、相補型金属酸化膜半導体（CMOS）電界効果トランジスタ（FET）などの高性能デバイスへの１つの方法である。例えば、シリコンとの格子不整合半導体材料のヘテロ集積は、さまざまなデバイスアプリケーションに役立つ。
【０００４】
１つのヘテロ集積の方法は、シリコン（Si）チャネルをCMOSデバイス、例えばデバイススケーリングの制限を越える高性能デバイスのための高移動度の材料と代替することを含む。しかし、平坦面からのずれがデバイスの障害および／または集積回路内の異なるデバイス特性、または同時に製造されるデバイス間の異なるデバイス特性を招く可能性があるため、通常、デバイスの作製には平坦化が必要とされる。選択された格子不整合半導体材料の化学機械研磨（CMP）は、材料の表面をスムーズにする１つの選択肢である。しかし、化学機械研磨の表面は、スムーズでなければならず、表面の不純物も回避されなければならない。準備中の研磨された表面の更なる洗浄は、実質的にそのスムーズさを損なってはならない。よって、限定されたまたは選択的に成長した領域（例えば、結晶材料の活性領域）に格子不整合材料の表面を準備する必要がある。これは後に続くプロセスに用いる平坦化された材料を含んでもよい。
【０００５】
また、半導体結晶材料の表面粗さを低減する必要がある。例えば、対応する半導体デバイスにおいてさまざまなアスペクト比トラッピング（ART）技術に関連した半導体結晶材料の表面粗さを低減する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
発明の概要
本発明に係る実施の形態は、デバイス作製および／またはそれによって形成されたデバイスに適した半導体結晶材料を形成する方法と装置を提供する。
【０００７】
一局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、平坦化されたヘテロエピタキシャル領域（例えばウエハ）を提供することができる。
【０００８】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、きれいな平坦化されたヘテロエピタキシャル領域を提供することができる。
【０００９】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、不純物が低減されたまたは低不純物の平坦化されたヘテロエピタキシャル領域を提供することができる。
【００１０】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、選択された条件下で加熱された平坦化されたヘテロエピタキシャル領域を提供することができる。
【００１１】
もう１つの局面では、本発明の一実施の形態は、デバイス作製および／またはそれを含むデバイスに適した、選択された特性を有する平坦化されたヘテロエピタキシャル領域を提供することができる。
【００１２】
よって、本発明の一実施の形態の一局面は、表面粗さが低減された、エピタキシャル成長した半導体結晶材料を提供することである。
【００１３】
本発明の一実施の形態の代替的な局面は、平坦化された（例えば異なる）半導体結晶材料に、表面粗さが低減された半導体結晶材料を提供することである。
【００１４】
本発明の一実施の形態の代替的な局面は、不純物が低減された、もう１つの成長した結晶材料との界面上に、表面粗さが低減されたエピタキシャル成長した結晶材料を提供することである。
【００１５】
さらにもう１つの局面では、本発明の一実施の形態は、平坦化された半導体結晶材料に歪んだ低欠陥結晶材料をエピタキシャル成長させるプロセスを提供する。
【００１６】
さらにもう１つの局面では、本発明の一実施の形態は、後に続くプロセス用の表面粗さが低減された半導体結晶材料を準備するプロセスおよび／または表面を含む半導体デバイスを提供する。
【００１７】
これらの局面は、混合信号アプリケーションデバイス、電界効果トランジスタ、量子トンネリングデバイス、発光ダイオード、レーザーダイオード、共鳴トンネルダイオード、および光起電力デバイスを含むが、しかしこれらに限定されるものではない、アスペクト比トラッピング（ART）技術を組み込むデバイスに特に応用されることができる。アスペクト比トラッピングデバイスは、アスペクト比（深さ／幅）＞１を有する、またはほとんどの欠陥をトラップするのに適した開口または限定領域に結晶材料をエピタキシャル成長させることができる。
【００１８】
本発明の更なる局面および有用性は、一部は以下の説明の中に記載され、一部は説明から明らかであり、または、本発明の実施によって学ばれることができる。
【００１９】
この一般的発明概念のこれらのおよび／または他の局面および有用性は、添付の図面と併せて解釈されると、以下の実施の形態の説明から明白になり、より容易に理解される。
【図面の簡単な説明】
【００２０】
【図１ａ】アスペクト比トラッピングを用いたトレンチ内のシリコンゲルマニウム（SiGe）上の歪みゲルマニウムの断面概略を示す図である。
【図１ｂ】アスペクト比トラッピング構造の代替構成（例えば、結晶材料のための限定領域）の断面概略を示す図である。
【図２ａ】トレンチ内に成長させたままのSi0.2Ge0.8の走査型電子顕微鏡（SEM）画像を示している。
【図２ｂ】化学機械研磨後のSi0.2Ge0.8の走査型電子顕微鏡（SEM）画像を示している。
【図３ａ】ゲルマニウム成長の前にプリベークステップを行っていない、トレンチ内のSi0.2Ge0.8上のゲルマニウムの走査型電子顕微鏡画像を示している。
【図３ｂ】ゲルマニウム成長の前にプリベークステップを行っていない、トレンチ内のSi0.2Ge0.8上のゲルマニウムの断面透過型電子顕微鏡（TEM）画像を示している。
【図３ｃ】Ge／Si0.2Ge0.8界面の拡大した透過型電子顕微鏡画像を示している。
【図４ａ】ゲルマニウム成長の前に７５０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムのSEM画像を示している。
【図４ｂ】ゲルマニウム成長の前に７５０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムの断面TEM画像を示している。
【図４ｃ】Ge／Si0.2Ge0.8界面の拡大したTEM画像を示している。
【図５ａ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムのSEM画像を示している。
【図５ｂ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムの断面TEM画像を示している。
【図５ｃ】Ge／Si0.2Ge0.8の拡大したTEM画像を示している。
【図６ａ】ゲルマニウム成長の前にプリベークを行っていない、ブランケット（blanket）Ge／Si0.2Ge0.8の酸素の二次イオン質量分光（Secondary Ion Mass Spectrometry；SIMS）深さプロファイル（depth profiles）を示している。
【図６ｂ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、ブランケットGe／Si0.2Ge0.8の酸素のSIMS深さプロファイルを示している。
【図７ａ】ゲルマニウム成長の前に８７０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムのSEM画像を示している。
【図７ｂ】ゲルマニウム成長の前に８７０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムの断面TEM画像を示している。
【図７ｃ】Ge／Si0.2Ge0.8界面の拡大したTEM画像を示している。
【図８ａ】ゲルマニウム成長の前に８１０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムの原子間力顕微鏡（Atomic Force Microscope；AFM）画像を示している。
【図８ｂ】ゲルマニウム成長の前に８７０℃のプリベークステップを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムのAFM画像を示している。
【図９ａ】８１０℃のプリベークを行った、トレンチ内のSi0.2Ge0.8上の薄膜ゲルマニウムの逆空間マッピング（reciprocal space mapping；RSM）の｛２２４｝ピーク値を示している。
【図９ｂ】異なるプリベーク条件で行った、トレンチ内のSi0.2Ge0.8上のゲルマニウムのシリコン、Si0.2Ge0.8、およびゲルマニウムのピーク値の位置を示す図表を示している。
【発明を実施するための形態】
【００２１】
実施の形態の詳細な説明
ここで、この一般的発明概念の実施の形態を詳細に参照する。その例が添付の図面に示されており、図中、同様の参照数字は全体を通して同様の要素を指している。図を参照することによりこの一般的発明概念を説明するために、以下で実施の形態について説明する。
【実施例】
【００２２】
格子不整合材料の形成は、多くの実用的応用例を有する。例えば、シリコンなどの結晶基板上にIV族材料または化合物、およびIII−V、III−N、およびII−VI族化合物をヘテロエピタキシャル成長させることは、光起電力技術、共鳴トンネルダイオード（RTD’s）、トランジスタ（例えば、（平坦または３次元（例えばフィン型電界効果トランジスタ）であり得る）FET、高電子移動度トランジスタ（HEMT）など）、発光ダイオード、およびレーザーダイオードなどの多くの応用例を有する。一例として、シリコン上のゲルマニウムのヘテロエピタキシーは、高性能pチャネル金属酸化膜半導体（MOS）電界効果トランジスタ（FET）の有望な方法と考えられており、シリコン相補型MOS（CMOS）技術と光電子デバイスを統合する有望な方法と考えられている。他の材料の（例えば、III−V、III−N、およびII−VI族化合物、ならびに他のIV族材料または化合物の）ヘテロエピタキシー成長も、これらのおよび他の応用例に有益である。
【００２３】
IV族材料であるゲルマニウム（Ge）は、そのキャリア移動度がシリコン（Si）に比べてより高いため、CMOSデバイスの高移動度のチャネルに用いられる可能な材料の候補の１つである。また、ゲルマニウムの圧縮歪みは、バンドスプリットおよび正孔有効質量の低下により起こり得るキャリア移動度の更なる向上を示すことが報告された。デバイス性能の大幅な改善が圧縮歪みゲルマニウムチャネルを用いて実証されているが、しかし、このような構造を形成する方法および／またはこのような構造は、現在に至るまで達成するのが困難なままである。
【００２４】
例えば、エピタキシャル成長した材料の転位密度は、多くのアプリケーションに受け入れられないほど高い可能性がある。例えば、シリコン上に直接成長したゲルマニウムの転位密度は、２つの材料間の４.２％の格子不整合により、１０8〜１０9ｃｍ-2ほどの高さになる可能性があり、ほとんどのデバイスアプリケーションに受け入れられない。組成勾配（compositional grading）およびエピタキシャル成長後の高温アニールを含む、欠陥密度を低下させるさまざまな取り組みが進められている。しかし、これらの取り組みは、厚いエピ層および／または高サーマルバジェット（thermal budget）が必要なために、またはCMOSの統合に適する密度での選択的成長との不適合性のために、シリコンベースのCMOS技術との統合に最適でない場合がある。
【００２５】
アスペクト比トラッピング（ART）は、これらの問題を緩和する欠陥減少の技術である。本明細書で用いられるように、“ART”または“アスペクト比トラッピング”は、一般的に、非結晶性の例えば誘電体、側壁で欠陥を終了させる技術を言い、側壁は、欠陥の全てではないがほとんどをトラップするために、成長領域のサイズに比べ、十分に高い。アスペクト比トラッピングは、トレンチまたはホールなどの高アスペクト比の開口を用いて転位をトラップし、それらがエピタキシャル膜の表面に到達するのを防ぎ、アスペクト比トラッピング開口内の表面転位密度を大きく低減させる。
【００２６】
図１ａは、アスペクト比トラッピングを用いた欠陥トラッピング領域１５５上の高品質の格子不整合材料１４０の断面を示す図である。ここに示されるように、結晶材料１４０は、基板１００上（ここでは、例えばシリコン基板の（００１）表面上）にエピタキシャル成長される。十分に高いアスペクト比（例えば、１以上、０.５以上）を有する絶縁体１３０の開口１２０（例えば、トレンチ、凹溝など）内に結晶成長を限定することによって、結晶材料１４０をエピタキシャル成長させている間に形成された欠陥１５０（例えば、貫通転位）は、側壁（例えば、絶縁体の側壁）１１０まで進み、側壁で終了する。よって、結晶材料１４０は、欠陥１５０の継続的な成長なしに、成長を続け、欠陥トラッピング領域１５５上に、欠陥が低減された結晶を形成する。結晶材料１４０内の欠陥１５０は、開口１２０の底部からの距離が増すにつれて、密度が減少し得る。よって、第２の結晶半導体材料１４０の底部は、結晶（例えば格子）欠陥を含み、結晶材料の上部は実質的に結晶欠陥がなくなる。貫通転位、積層欠陥、双晶境界、または反位相境界などのさまざまな結晶欠陥１５０は、よって、結晶材料の上部から実質的に除去されることができる。この技術は、例えば２００〜４５０nm幅で任意の長さのトレンチ内のシリコン上に、または例えば電界効果トランジスタなどのデバイスに用いるのに十分大きな領域上に、ゲルマニウム、インジウムリン（InP）およびガリウムヒ素（GaAs）などの低欠陥率材料を選択的に成長させるのに効果的であることが示されている。上記トレンチは、より幅が広い可能性もあれば、より幅が狭い可能性もある。
【００２７】
一実施例では、開口１２０の幅は、４００nmもしくはそれ以下、３５０nmもしくはそれ以下、２００nmもしくはそれ以下、１００nmもしくはそれ以下、または５０nmもしくはそれ以下であってもよい。これらのサイズは、アスペクト比トラッピングに効果的であることが示されている（当然ながらこれらのサイズはアスペクト比トラッピングに用いられる必要はない）。また、開口の幅は５μｍまたはそれ以下であってもよい。他の代替例では、開口の幅は１μｍまたはそれ以下であってもよい。開口は、（図１ａに示されるように長さが前方から後方に伸びている）トレンチとして形成されてもよく、この場合、幅はその長さと高さとに垂直であると考えられるであろう。トレンチの長さは任意であることができる。また、トレンチの長さは、トレンチの幅より実質的に大きくてもよい。例えば１０倍以上、または１００倍以上大きくてもよい。一実施例では、トレンチの長さは２０μｍであることができる。
【００２８】
開口１２０は、アスペクト比トラッピング（ART）技術を用いて結晶材料１４０をエピタキシャル成長させる時に、欠陥をトラップするのに用いられることが好ましいが、必須ではない。（アスペクト比“AR”は、トレンチの高さ／トレンチの幅の比率としてトレンチについて規定される。）この場合、アスペクト比は、１より大きいことができるが、アスペクト比トラッピングデバイスでは、例えば０.５の、より低いアスペクト比であることも可能である。一実施の形態では、結晶材料１４０は、第１、第２、および第３の材料などの２つの異なる半導体材料または２つ以上の半導体材料（例えばGaAs／InP／インジウムガリウムヒ素InGaAs）を含むことができる。第１の材料は、ゲルマニウムまたはGaAsであることができ、１００nmより少ないことができるか、または基板に接合する特性を有することができる。第３の材料は研磨される。本発明を組み込むことができる例示的なアスペクト比トラッピングデバイスおよびアスペクト比トラッピング技術の更なる詳細は、２００６年５月１７日に出願された米国特許出願第１１／４３６，１９８号、２００６年７月２６日に出願された第１１／４９３，３６５号、および２００７年９月７日に出願された第１１／８５２，０７８号、および「結晶材料の改善されたエピタキシャル成長（“Improved Epitaxial Growth of Crystalline Material”）」と題する２００９年６月２日に出願された米国特許出願第１２／４７６，４６０号（代理人整理番号ASC−３００１XX）、および「小さな化合物半導体材料の研磨（“Polishing of Small Composite Semiconductor Materials”）」と題する２００９年７月１５日に出願された第１２／５０３，５９７号（代理人整理番号ASC−３００３XX）に見られることができ、これらの全ては引用により本明細書に援用される。
【００２９】
上述の実施例の基板１００は、ゲルマニウムおよび／または例えば（００１）シリコンであるシリコンなどのIV族元素または化合物を含むことができる。結晶材料１４０は、IV族元素または化合物、III−VまたはIII−N化合物、またはII−VI化合物の少なくとも１つを含むことができる。IV族元素の例は、ゲルマニウム、シリコンを含み、IV族化合物の例は、シリコンゲルマニウムを含む。III−V化合物の例は、リン化アルミニウム（AlP）、リン化ガリウム（GaP）、リン化インジウム（InP）、ヒ化アルミニウム（AlAs）、ヒ化ガリウム（GaAs）、ヒ化インジウム（InAs）、アンチモン化アルミニウム（AlSb）、アンチモン化ガリウム（GaSb）、アンチモン化インジウム（InSb）、ならびにその三元および四元化合物を含む。III−N化合物の例は、窒化アルミニウム（AlN）、窒化ガリウム（GaN）、窒化インジウム（InN）、ならびにその三元および四元化合物を含む。II−VI化合物の例は、セレン化亜鉛（ZnSe）、テルル化亜鉛（ZnTe）、セレン化カドミウム（CdSe）、テルル化カドミウム（CdTe）、硫化亜鉛（ZnS）、ならびにその三元および四元化合物を含む。
【００３０】
絶縁体の層は、実質的に平坦な層として形成される必要がない。例えば、絶縁体は、それが形成される基板の波状の表面に一致した薄層で形成されることができる。図１ｂは、基板１００内にエッチングされた開口／凹溝／トレンチ１２０を有する基板を含む例を示している。絶縁層１８０は、基板１００に沿って形成されており、エッチングされた基板１００の表面トポグラフィーに一致する。絶縁層１８０は、後に続く格子不整合結晶材料のために基板１００の部分１６０を露出させるように開口／トレンチの底部に構成される。この場合、絶縁層１８０の側壁１１０は、基板１００上に堆積させることによって、または基板１００の酸化によって形成されることができ、別のフォトリソグラフィープロセスによって形成されない。開口１２０および部分１６０の例示的な構成が示されているが、本発明の実施の形態は、これに限定されるものではなく、例えば、他の線状（linear）、階段状（tiered）、または非線状（nonlinear）の断面が開口１２０および部分１６０に用いられてもよい。
【００３１】
本発明の実施の形態は、平坦化された第２の結晶半導体の表面上に、エピタキシャル成長した第１の結晶半導体材料を含むデバイスに向けられる。成長した第１の結晶半導体材料は、粗さが低減された上表面を有することが好ましい。成長した第１の結晶半導体材料は、圧縮または弾性歪みがあることが好ましい。成長した第１の結晶半導体材料は、下方の第２の結晶半導体材料に類似し得る低欠陥率を有することが好ましい。第２の結晶半導体材料は、第１の結晶材料と異なることが好ましい。平坦化された第２の結晶半導体の表面は、その低減された表面粗さを損なうことなく、洗浄されることができることが好ましい。第２の結晶半導体材料および第１の結晶半導体材料間の界面にある不純物は、減少されることが好ましい。
【００３２】
本発明の実施の形態は、絶縁体の開口内の平坦化された格子不整合材料上に半導体結晶材料を含むデバイスに向けられる。図１ａは、一実施例を表しており、例示的なデバイスの一部の断面図を示している。図１ａに示されるように、一実施例は、非シリコンチャネルデバイス（例えばMOSFET）のために、絶縁体１３０に規定された開口１２０に、基板１００上に成長した結晶材料１４０（例えば、シリコンゲルマニウム合金；SiXGe1-X；Si0.2Ge0.8）を含む。基板１００は、シリコン、ゲルマニウム、またはサファイアなどの結晶材料であってもよい。絶縁体１３０は、窒化ケイ素、二酸化ケイ素などを含む誘電材料などの非結晶材料であることが好ましい。結晶材料１４０は、少なくともいくつかの段階では、絶縁体１３０の上表面上に表面を有する。平坦化された表面は、少なくとも結晶材料１４０および絶縁体１３０の部分の表面を含むことが好ましい。もう１つの半導体結晶材料１９０は、結晶材料１４０の上に／の所に提供されることが好ましい。
【００３３】
図１ａ〜図９に関連する以下の記述は、研磨された構造（例えばアスペクト比トラッピング構造）にある、または研磨された構造上に成長した低欠陥歪み結晶材料の表面が、どのように低減された表面粗さを得ることができるのかの例を説明している。以下の記述は、限定された空間内の格子不整合または結晶半導体材料（例えば、絶縁体１３０内の結晶材料１４０）の表面がどのように準備されることができるのか、または所定の表面特性を備えることができるのかの例を更に説明している。本記述は、特定の材料およびプロセスパラメータに関連しているが、この記述は、例示的なものであるに過ぎず、これらの材料およびプロセスパラメータに本発明を限定するものと見なすべきでないことは明白である。
【００３４】
以下の材料およびプロセスパラメータは、図１ａ〜図９に関連して説明されるように成長したゲルマニウムに用いられた。本実施例に用いられる初期基板は、結晶シリコンであり、２００mm直径、および（００１）配向であった。５００nm厚さの熱酸化物が基板上に成長された。酸化物層は、２００nm幅を有する、シリコン基板の［１１０］方向に沿ったトレンチにパターニングされた。トレンチは、従来のフォトリソグラフィー技術および反応性イオンエッチング（RIE）ステップを用いて形成された。続いて、パターニングされた基板は、Pirana、SC2、および希釈フッ化水素酸溶液（dilute HF solution）で順次に洗浄された。反応性イオンエッチングによって生成されたフルオロカーボン残留物の除去は、２５nm厚さの犠牲酸化、および後に続く希釈フッ化水素酸洗浄（例えばHF酸化物エッチング）を用いて達成された。最終的なトレンチの高さは、この洗浄手順の後、４９０nmであった。５００nm以上のシリコンゲルマニウム層は、工業用ASM Epsilon E2000 システムにある露出したシリコン基板上に（例えばトレンチに）化学気相成長（CVD）によって成長された。この化学気相成長システムは、石英管にランプ加熱型グラファイトサセプタを有する水平、冷壁、単一ウエハ、ロードロック型リアクタ（a horizontal, cold-wall, single wafer, load-locked reactor with a lamp-heated graphite susceptor in a quartz tube）である。
【００３５】
Si0.2Ge0.8層は、ASM Epsilon E2000商用グレードのエピタキシーリアクタを用いて、６００℃および８０トールで１２００秒、トレンチ内に成長された。水素で希釈された２５％のゲルマン（GeH4）および１００％のジクロロシラン（SiH2Cl2）は、ゲルマニウムおよびシリコンの前駆体としてそれぞれ用いられ、水素は、希釈ガスとして用いられた。Si0.2Ge0.8の化学機械研磨が実行され、Strasbaugh 6ECを用いて、シリコンゲルマニウム層を酸化物側壁と同一平面になるようにした。Nalco 2360スラリー（７０nmコロイドシリカ）が用いられた。Nalco 2360スラリーは、水溶液中にサブミクロンシリカ粒子を有する市販のコロイドシリカ研磨スラリーである。NaOCl、NH4OH、またはH2O2溶液は、希釈されたスラリーに加えられ、酸化物側壁に対するシリコンゲルマニウムの除去速度を向上させた。よって、各スラリー混合物は、一部のNalco２３６０、一部の化学添加物からなり、その残りは脱イオン水（DI）の水溶液であり、合計100％のスラリー混合物になった。Strasbaugh 6ECの例示的な化学機械研磨プロセスは、ランプアップ（ramp-up）、研磨、ランプダウン（ramp-down）、および洗浄（rinse）を含んでいた。
【００３６】
Verteq Goldfingerの単一ウエハメガソニック化学機械研磨後工具を用いた例示的な化学機械研磨後の洗浄は、汚染物分離（contamination spin-off）、プロセス時間、洗浄時間、およびスピンドライ時間を含んでいた。一実施例では、１２５Wのメガソニックパワー（megasonic power）および１.７〜３L／分の速度の脱イオン水が用いられることができる。メガソニック化学機械研磨後洗浄プロセスの後、基板は、希釈されたフッ化水素酸溶液で洗浄された。続いて、ゲルマニウム層（例えば、４２nm厚さ）が、Si0.2Ge0.8の成長と同じリアクタを用いて３５０℃およびSi0.2Ge0.8の成長と同じ圧力で、同一平面上のSi0.2Ge0.8上に成長された。成長チャンバ内でのゲルマニウム成長ステップの直前に、同じ成長圧力で水素中で、７５０℃、８１０℃、または８７０℃で１分間、ウェハが熱処理（bake）された。比較用に、プリベークステップなしでゲルマニウムがいくつかのウエハ上に成長された。Si0.2Ge0.8（１４０）上のゲルマニウム（１９０）の歪みは、Panalytical X’Pert回折計を用いて非対称｛２２４｝ピーク値の高分解能逆空間マップ（RSM）から判定された。走査型電子顕微鏡（SEM）および透過型電子顕微鏡（TEM）は、特性化に用いられた。断面SEM分析サンプルは、Zeiss Supra ４０電界放射SEMを用いて観察された。断面TEMサンプルは、機械研磨およびアルゴン（Ar）イオンミリングによって準備され、TEM画像は、２００kVで動作するJEOL JEM２１００顕微鏡で撮影された。
【００３７】
図２（ａ）および図２（ｂ）は、Si0.2Ge0.8の化学機械研磨前と後の酸化物トレンチのSi0.2Ge0.8をそれぞれ表している。成長したSi0.2Ge0.8の表面は、酸化物トレンチの上表面上に位置する。酸化物トレンチ上に成長したSi0.2Ge0.8の表面は、図２（ａ）に示されるように、Si0.2Ge0.8の結合（coalescence）が完全に均一でないため、非常に粗かった。例えば、Si0.2Ge0.8の結合は、矢印２０５によって示されているが、Si0.2Ge0.8の結合されていない部分は、矢印２１５によって示されている。酸化物トレンチと同一平面上にあるスムーズなSi0.2Ge0.8は、図２（ｂ）に示されるように、化学機械研磨後に得られ、歪みゲルマニウム成長およびデバイスアプリケーションに適する。
【００３８】
図３（ａ）は、ゲルマニウム成長の前にプリベークステップを行っていない、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上の薄膜ゲルマニウムのSEM画像を示す図である。図３（ａ）に示されるように、ゲルマニウム成長は、選択的であり、酸化物上にゲルマニウムアイランドを形成しなかった。ゲルマニウムの結晶品質およびGe／Si0.2Ge0.8の界面を評価するために、TEM試験が実行された。図３（ｂ）は、図３（ａ）からのトレンチのSi0.2Ge0.8上のゲルマニウムの断面TEM画像を示す図である。図３（ｂ）に示されるように、Si0.2Ge0.8／Si界面からの貫通転位（TDs）は、矢印３０５によって示されるように、アスペクト比トラッピング技術によってトラップされ、トレンチのSi0.2Ge0.8の上部は、実質的に低減された欠陥を有するか、または貫通転位がない。興味深いのは、Si0.2Ge0.8上の薄膜ゲルマニウムは、スムーズでないことである。図３（ｃ）は、図３（ｂ）の断面TEM画像の拡大した部分を示す図である。図３（ｃ）に表された拡大された画像は、矢印３１５によって示されるように、ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面を示す。研磨および洗浄手順後でも、ゲルマニウムの低結晶品質は、Si0.2Ge0.8上に成長した、図３（ａ）〜図３（ｃ）に例示的に示される粗い表面を含むことになった。
【００３９】
プリベーク温度およびSi0.2Ge0.8上の薄膜ゲルマニウムの品質に対して対応する影響を判定するために、プリベークは、ゲルマニウム成長の前に１分間、７５０℃で行われた。その結果は、図４（ａ）〜図４（ｃ）に示される。図４（ａ）は、７５０℃のプリベークを行った、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上のゲルマニウムのSEM画像を示す図であり、図４（ｂ）は、図４（ａ）のSi0.2Ge0.8上のゲルマニウムの断面TEM画像であり、図４（ｃ）は、図４（ｂ）の拡大された部分を示している。図４（ａ）では、SEM画像は、サンプル表面が清浄で、ゲルマニウムの成長選択性が良好であることを示している。図４（ｂ）では、断面TEM画像は、ゲルマニウム層が、図３（ｃ）に示されたプリベークステップを行っていないゲルマニウム層より更にスムーズであることを示している。しかし、欠陥のない下方のSi0.2Ge0.8に比べ、図４（ｃ）に示されたゲルマニウム層は、より欠陥があり、これらの欠陥は主にGe／Si0.2Ge0.8界面に起因する。図４（ｃ）の拡大された画像は、矢印４０５によって示されるように、ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面および不純物を示す。よって、７５０℃のプリベークは、図３（ａ）〜図３（ｃ）に示されたSi0.2Ge0.8上のゲルマニウムに比べ、Si0.2Ge0.8上の薄膜ゲルマニウムの品質面でいくらかの改善を示す。しかし、図４（ｃ）に示されたように界面に存在する水蒸気および酸素などの不純物の除去は、十分でない可能性があり、そのため欠陥が界面不純物から生じた。
【００４０】
界面不純物の除去とゲルマニウムの結晶品質を判定するために、プリベークは、ゲルマニウム成長の前に８１０℃で行われた。その結果は、図５（ａ）〜図５（ｃ）に示される。図５（ａ）は、８１０℃のプリベークを行った、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上のゲルマニウムのSEM画像を示す図であり、図５（ｂ）は、図５（ａ）のSi0.2Ge0.8上のゲルマニウムの断面TEM画像であり、図５（ｃ）は、図５（ｂ）の拡大された部分を示している。図５（ａ）に示されるように、ゲルマニウムサンプル表面は、SEM画像から良好な成長選択性を示している。図５（ｂ）に示されるように、ゲルマニウム層は、顕著な欠陥を示さず、欠陥率の面では、下方にある欠陥のないSi0.2Ge0.8と類似している。界面不純物は、矢印５１５によって示されるように、図５(ｃ)にわずかに示される。しかし、図５（ｃ）の界面不純物は、プリベークを行っていない、または７５０℃でプリベークを行ったものよりはるかに少なく、プリベークを行っていない、または７５０℃でプリベークを行ったものに比べ、欠陥の発生を起こさなかった。よって、より高温（例えば８１０℃）でのプリベークは、Ge／Si0.2Ge0.8の界面にある界面不純物の良好な除去をさせることができ、これはゲルマニウムの結晶品質を更に良くするはずである。
【００４１】
プリベークによる界面不純物の除去（例えば、減少）を評価するために、Ge／Si0.2Ge0.8にある酸素濃度６０５は、二次イオン質量分光法（SIMS）を用いて測定された。図６（ａ）および図６（ｂ）は、それぞれ８１０℃のプリベークを行った後およびプリベークを行っていないブランケット（blanket）Si0.2Ge0.8上に成長した３８０nm厚さのゲルマニウム層のSIMS深さプロファイルを示す図である。図６（ａ）〜図６（ｂ）に示されるように、Ge／Si0.2Ge0.8界面にあるピーク酸素濃度６１５は、ゲルマニウム成長の前に８１０℃のプリベークを行ったサンプルでは、約４×１０19原子/cm3であるが、Ge／Si0.2Ge0.8界面にあるピーク酸素濃度６２５は、プリベークを行わないサンプルでは、２×１０21原子/cm3である。この結果は、界面の酸素濃度が、８１０℃のプリベークを行った後、ほぼ２桁減少されたことを示している。また、ブランケットSi0.2Ge0.8層上にある３８０nmのゲルマニウム層の深さによって示されたゲルマニウムの組成量６３５も図６（ａ）および図６（ｂ）に示されている。
【００４２】
界面不純物の除去およびゲルマニウムの結晶品質を判定するために、プリベークは、ゲルマニウム成長の前に８７０℃で行われた。その結果は、図７（ａ）〜図７（ｃ）に示される。８７０℃でのプリベークは、プリベーク温度の上限を決定することができる。図７（ａ）は、８７０℃のプリベークを行った、酸化物トレンチ内の同一平面上のSi0.2Ge0.8上のゲルマニウムのSEM画像を示す図である。図７（ｂ）は、図７（ａ）のSi0.2Ge0.8上のゲルマニウムの断面TEM画像であり、図７（ｃ）は、図７（ｂ）の拡大した部分を示している。図７（ａ）は、トレンチのGe／Si0.2Ge0.8構造が８７０℃のプリベークおよびゲルマニウム成長の後にトレンチに沿って波状（undulation）を表すことを示している。図７（ｂ）および図７（ｃ）は、Ge／Si0.2Ge0.8界面７１５が湾曲しているかまたは丸くなっており、実質的にGe／Si0.2Ge0.8界面に界面不純物が見られなかったことを表している。図７（ａ）〜図７（ｃ）に示された結果は、８７０℃のプリベークが低温でのプリベークに比べ、非常によく界面不純物を除去することを示している。しかし、図７（ａ）に示されるように、Ge／Si0.2Ge0.8の波状の表面は、デバイスアプリケーションに適さない。よって、Ge／Si0.2Ge0.8の表面は、ベーク温度が高過ぎた場合、デバイスアプリケーションに適さない可能性がある。
【００４３】
サンプルの粗さは、Veeco Dimension ３１００を用いたタッピングモード原子間力顕微鏡（AFM）によって特徴づけられた。図８（ａ）および図８（ｂ）は、８１０℃および８７０℃のプリベークをそれぞれ行った、トレンチのGe／Si0.2Ge0.8の原子間力顕微鏡（AFM）画像を示す図である。８１０℃のプリベークを行ったサンプルは、０.５４nmの二乗平均平方根（RMS）粗さとなり、これがAFM画像から計算されることができるが、８７０℃のプリベークを行ったサンプルの二乗平均平方根粗さは、９.６４nmであり、トレンチに沿った波状により、ほぼ２０倍高い。
【００４４】
上述のように、結晶材料のゲルマニウム層は、少なくともその成長中のいくつかの段階で表面を有する。一実施の形態では、ゲルマニウム層（１９０）の表面は、７nmより少ない、５nmより少ない、３nmより少ない、または１nmより少ない、または０.３nmより少ない表面粗さRmsを有することが好ましい。
【００４５】
このような例示的なプロセス条件から、トレンチの歪みGe／Si0.2Ge0.8構造は、形成に成功した。ゲルマニウムとシリコンゲルマニウムの例示的な実施の形態の歪みは、｛２２４｝ピーク値の高分解能RSMを用いて評価されることができる。図９（ａ）は、ゲルマニウム成長の前に８１０℃でベークを行った、トレンチのSi0.2Ge0.8上の４２nm厚さのゲルマニウムの｛２２４｝RSMを表している。トレンチの薄膜ゲルマニウムおよびSi0.2Ge0.8ならびにシリコン基板の｛２２４｝ピーク値が、図９（ａ）に示される。X線回折測定は、トレンチに沿って且つトレンチに垂直に行われ、両方の方向のゲルマニウムとSi0.2Ge0.8の歪みを評価した。図９（ｂ）に示されるように、異なる条件でベークされたサンプルの｛２２４｝ピーク値の位置が、比較用にRSMで示された。図９（ｂ）に示されるように、シリコンとゲルマニウムの理論上の｛２２４｝ピーク値の位置がマークされた。シリコンゲルマニウムが完全に緩和している場合、そのピーク値は、図９（ｂ）のシリコンのピーク値とゲルマニウムのピーク値との間の破線上に位置するが、シリコンゲルマニウムが完全に歪んでいる（strained）場合、その層の表面法線に沿った点線上に位置することになる。よって、部分的に緩和したエピ層のピーク値は、２本の線の間に位置する。図８（ｂ）から、Si0.2Ge0.8とゲルマニウムの両方は、トレンチ方向に沿ってより歪みがあるが、トレンチ方向に垂直により緩和することがわかった。また、Si0.2Ge0.8は、ベークを行わなくともトレンチに垂直に、ほとんど完全に緩和するが、トレンチ方向に沿ったSi0.2Ge0.8のピーク値の位置は、より高いベーク温度で破線に接近し、より高いベーク温度でより緩和することを示す。ゲルマニウム（２２４）のピーク値の位置から計算された格子定数から、一実施の形態では、４２nm厚さのゲルマニウムは、トレンチ方向に沿って且つトレンチ方向に垂直に１％と０.４５％の弾性歪みをそれぞれ有する。
【００４６】
上述のように、結晶材料のゲルマニウム層は、下方の格子不整合半導体結晶シリコンゲルマニウム合金の上方、または下方の格子不整合半導体結晶シリコンゲルマニウム合金の所に形成される。シリコンは、ゲルマニウムより約４％小さい、より小さい格子定数を有する。この実施例の格子不整合は、シリコンゲルマニウムのシリコンとゲルマニウムの割合に基づいてほぼ直線的に変化する。ゲルマニウム層の厚さは、変えることができるが、歪みが維持されるように十分に薄いままであることが好ましい。一実施の形態では、ゲルマニウム層（１９０）は、少なくとも２０nmの厚さ、少なくとも４０nmの厚さ、少なくとも１００nmの厚さ、または少なくとも２００nmの厚さであることが好ましい。
【００４７】
一実施の形態では、結晶材料１９０は、少なくとも第１の方向に沿って、第１の方向に垂直な第２の方向に沿って、または第１と第２の方向の両方に沿って弾性歪みを有する。歪みは、第１の方向に沿った少なくとも０.５％、少なくとも１％、少なくとも２％、もしくは少なくとも４％の圧縮歪み、または第２の方向に沿った少なくとも０.５％、少なくとも１％、少なくとも２％、もしくは少なくとも４％の圧縮歪みであることが好ましい。
【００４８】
これらの実施例はシリコンゲルマニウム上にゲルマニウムを化学気相成長させることに向けられているが、他の材料も用いられてもよい。例えば、GaAs、AlGaAs、InGaAs、InAlAs、InGaAlAs、InP、GaP、InGaP、InAlGaPなどのIII族（Al、Ga、In）およびV族（P、As）の化合物を化学気相成長によってエピタキシャル成長した時、通常、５００〜８００℃の成長温度が、ブランケット基板上で十分な成長速度を得るために用いられる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、５００℃より小さい温度または４００〜５００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００４９】
もう１つの実施例として、GaSb、AlSbおよびInSbなどのIII族（Al、Ga、In）およびV族（Sb）の化合物は、４００〜７００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、４００℃より小さい温度または３００〜４００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５０】
もう１つの実施例として、III−N族の化合物は、５００〜１１００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、５００℃より小さい温度または４００〜５００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５１】
もう１つの実施例として、II−VI族の化合物は、２５０〜６００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化された第１の結晶材料上に成長される時、２５０℃より小さい温度または２００〜２５０℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５２】
もう１つの実施例として、IV族元素および化合物は、４００〜１０００℃の範囲の成長温度でブランケット基板上に化学気相成長によってエピタキシャル成長されることができる。更なる実施例によれば、これらの材料は、平坦化されたアスペクト比トラッピング結晶材料上に成長される時、４００℃より小さい温度または３００〜４００℃で化学気相成長によって成長されることができる。しかし、成長ステップの前のプリベークまたは準備プロセス（例えば、水素ガス中の高温での洗浄）の温度は、用いられるべき半導体結晶材料の成長温度から独立していることが好ましい。
【００５３】
よって、上述に従ったIV、III−V、III−N、およびII−VI族材料には、さまざまな上述の実施の形態に従って、表面粗さが低減された、弾性的に歪んだ低欠陥層が設けられることが好ましいが、必須ではない。
【００５４】
本願の実施の形態によれば、アスペクト比トラッピング技術を用いて酸化物トレンチに作製された、研磨されたSi0.2Ge0.8上の低欠陥率・圧縮歪みゲルマニウムが得られた。しかし、例示的な一実施の形態では、プリベーク温度がますます高くなると、界面特性に有利となる可能性があるが、デバイスのまたは限定された結晶材料の熱耐性を超え、容認できないほどの高い表面粗さ（rms）となる可能性がある。高い表面粗さの１つの潜在的原因は、他の機構によって放出されることができない、限定された結晶材料内の格子不整合の歪みである可能性があり、これによって、洗浄またはプリベークプロセスにとってサーマルバジェットが制限されることとなり得る。
【００５５】
上述のように、本願に係るいくつかの実施の形態は、結晶成長の前に、化学機械研磨および準備またはプリベークプロセスを用い、表面特性を改善し、または高品質の、実質的に欠陥のない、スムーズな半導体結晶材料を得たが、実施の形態はそのように限定されるものではない。なぜなら、さまざまなガスおよび／または間隔が用いられることができるためである。一実施の形態では、結晶材料１９０の成長の前のプリベークまたは洗浄プロセスは、一分間持続した。もう１つの実施例では、プリベークプロセスは、少なくとも１０秒持続、少なくとも３０秒持続、少なくとも２分持続、少なくとも５分持続、または少なくとも１０分持続することができる。もう１つの実施例では、プリベークの温度範囲は、ブランケット成長の温度範囲内のより小さい範囲か、またはやや高い範囲であることができる。一実施例では、水素を含むガスが用いられることができる。例えば、水素と不活性ガスとの組合せが用いられることができる。一実施例では、アルゴンまたは窒素ガスと組合せられた水素が用いられることができる。実施の形態によれば、プリベークプロセスは、平坦化された表面の不純物の程度を減少させることができる。
【００５６】
本願の実施の形態によれば、アスペクト比トラッピング技術を用いて酸化物トレンチに作製された、研磨されたSi0.2Ge0.8上の低欠陥率・圧縮歪みゲルマニウムが得られた。一実施例では、プリベークプロセスは、約７６０℃〜８６０℃の対応する温度範囲を用いた。もう１つの実施例では、プリベークプロセスは、７８０℃〜８４０℃の間の温度範囲、８００℃〜８２０℃の間の範囲、または約８１０℃の温度を用いることができるが、しかし、このような温度範囲はそのように限定されるものではない。なぜなら、温度範囲は、実際に用いられる材料および／または条件に伴って変化するためである。例えば、シリコン含有量が減少された場合（例えばSi0.1Ge0.9）、対応する温度範囲は上昇する。
【００５７】
表面粗さが低減された低欠陥・歪み半導体結晶材料、半導体デバイス、および上述のものを作製して用いるための方法の例示的な実施の形態は、ドープされていない半導体材料を開示していた。しかし、この一般的発明概念は、類似の結果を有する上述のデバイスなどのデバイスのための既知の濃度のn型ドープ半導体材料またはp型ドープ半導体材料に適用されることができる。
【００５８】
一実施の形態では、結晶材料１４０は、約１×１０６より少ない線欠陥／cm2を（例えば、欠陥トラッピング領域１５５の上に）有することができる。また、結晶材料１４０は、約１×１０７欠陥／cm2〜１×１０８欠陥cm2またはそれ以下の線欠陥密度を有することができる。また、結晶材料１４０は、実質的に線欠陥および／または面欠陥がないことができる。一実施の形態によれば、結晶材料１９０は、下方の結晶材料１４０に適合する欠陥率特性を有することができる。ドーパントは通常、半導体材料に加えられ、その電荷キャリア（電子または正孔）を増加させる。当該技術分野において理解されるように、本願では、欠陥がドーパントを含んでいるとは考えられない。
【００５９】
上述のように、本願の実施の形態によれば、Si0.2Ge0.8上の低欠陥率・圧縮歪みゲルマニウムは、アスペクト比トラッピング技術を用いて酸化物トレンチ内に作製された。酸化物トレンチと同一平面上にあるSi0.2Ge0.8上の薄膜ゲルマニウムの成長の前に水素中でプリベークを行うステップによって、実質的に欠陥のない、スムーズなゲルマニウムが得られた。洗浄またはベーク温度が７５０℃以下で低過ぎた時、Ge／Si0.2Ge0.8にある界面不純物の除去は不十分であり、欠陥のあるゲルマニウムとなった。酸素濃度は、８１０℃のプリベークによって２×１０21cm3から４×１０19cm3に減少された。洗浄またはベーク温度が８７０℃以上で高過ぎた時、シリコンゲルマニウムの表面は、トレンチに沿って波状であり、その粗さは、原子間力顕微鏡を用いた５μm×５μmスキャンにより０.５４から９.６４nmに増加された。８１０℃で最適な試験済みのプリベークを用いると、４２nm厚さの圧縮歪みゲルマニウムは、トレンチ方向に沿って且つトレンチ方向に垂直に１％と０.４５％の弾性歪みをそれぞれ有して成長された。よって、本発明に係る実施の形態は、欠陥レベルが低く、層厚が小さく、サーマルバジェットが低いために、シリコンCMOSと優れた適合性を有する。
【００６０】
シリコンCMOSデバイスは、本発明の実施の形態を含むように加工されることができる。よって、CMOSプロセスと統合された、本発明に係る発光ダイオードまたは光起電力デバイスなどのデバイスの実施の形態が作製されることができる。例えば、統合のために、本願に係る実施の形態の前または後に、シリコンCMOSプロセスは、半導体デバイス（例えばトランジスタ）または素子（例えば電極、コンタクトホール、コンタクト）を作製することができる。また、開示される実施の形態に係る構造および／または方法は、次世代CMOSおよびさまざまな他のアプリケーションのための非シリコンチャネルまたは活性領域の統合に用いられることができる。
【００６１】
上述のように、本発明は、さまざまな応用例を有する。本発明は、アスペクト比トラッピング技術に限定されず、アスペクト比トラッピング技術の範囲内で多くの応用例を有する。例えば、本発明の使用は、絶縁体内の開口に成長したシリコンゲルマニウム合金の上に歪みゲルマニウムを形成するのに用いられることができる。ゲルマニウムおよびシリコンゲルマニウム層の１つまたは両方は、本発明に従って成長されることができる、および／または粗さが低減された表面を有することができる。さまざまなデバイスは、本発明を組み込むことができる。本発明は、これらのデバイスに限定されず、混合信号アプリケーション、電界効果トランジスタ、量子トンネリングデバイス（quantum tunneling devices）、発光ダイオード、レーザーダイオード、共鳴トンネルダイオード、および光起電力デバイスに特に適用されることができ、特にアスペクト比トラッピング技術を用いるものに適用されることができる。「混合信号アプリケーションのためのアスペクト比トラッピング（“Aspect Ratio Trapping for Mixed Signal Applications”）」と題する２００７年９月１８日に出願された出願連続番号第１１／８５７０４７号、「アスペクト比トラッピングによって形成されたトライゲート電界効果トランジスタ（“Tri-Gate Field-Effect Transistors formed by Aspect Ratio Trapping”）」と題する２００７年９月２６日に出願された出願連続番号第１１／８６１９３１号、「格子不整合半導体構造を有する量子トンネリングデバイスおよび回路（“Quantum Tunneling Devices and Circuits with Lattice-mismatched Semiconductor Structures”）」と題する２００７年９月２７日に出願された出願連続番号第１１／８６２８５０号、「格子不整合半導体構造を有する発光体ベースのデバイス（“Light-Emitter-Based Devices with Lattice-mismatched Semiconductor Structures”）」と題する２００７年１０月１９日に出願された出願連続番号第１１／８７５３８１号、および「シリコン上の光起電力技術（“Photovoltaics on Silicon”）」と題する２００７年４月９日に出願された出願連続番号第１２／１００１３１号が全て引用によって本明細書に援用され、本発明の局面を特に適合させることができる実施例を提供する。
【００６２】
“１つの実施の形態”、“実施の形態”、“例示的な実施の形態”などに関する本明細書のどんな参照でも、実施の形態に関連して記述される特定の特徴、構造、または特性が本発明の少なくとも１つの実施の形態に含まれるか、組合せられることができることを意味する。明細書のさまざまな箇所に出現するこのような表現は、必ずしも全て同じ実施の形態を指すものではない。また、特定の特徴、構造、または特性がいずれかの実施の形態に関連して説明される時、他の実施の形態に関連してこのような特徴、構造、または特性に影響することは当業者の範囲内にあることを意味する。また、理解しやすいように、特定の方法の手順が別の手順として記述される可能性があるが、これらの別に記述された手順は、それらの実行の際に必ず順序に依存すると解釈されてはならない。即ち、いくつかの手順は、他の順序で、同時になどで実行されることができる。また、例示的な図は、本開示の実施の形態に従ってさまざまな方法を示している。このような例示的な方法の実施の形態は、対応する装置の実施の形態を用い、且つそれに応用されることができるように本明細書に記載されているが、これらの方法の実施の形態は、それによって限定されるものではない。
【００６３】
本発明のいくつかの実施の形態が示され、説明されているが、本発明の精神及び原理を逸脱しない限りにおいては、これらの実施の形態において変更を行ってもよいことは当業者であれば理解するであろう。よって、前述の実施の形態は、本明細書に記述される発明を限定するものでなく、あらゆる点で例示的であると考えられる。よって本発明の範囲は、前述の説明によってでなく、添付の請求の範囲によって示され、請求の範囲の等価な意義と範囲内にある全ての変更は、この中に含まれる。本開示に用いられるように、“好ましくは”の表現は、包括的であり、“好ましくは、しかし限定されない”という意味である。請求の範囲内の表現は、この明細書に記載したような一般的発明概念と一致する最も広義な解釈をしなければならない。例えば、“結合”と“接続”（およびその派生語）は、直接的な接続／結合と間接的な接続／結合の両方の意味を含むように用いられる。もう１つの例として、“有する”および“含む（including）”、その派生語および類似の移行語または移行句が、“備える（comprising）”（即ち、全て“open end”の表現と見なされる）と同義に用いられ、“〜から成る”および“本質的に〜から成る”という言い回しのみが“close ended”と見なされる。請求項は、“〜のための手段”という言い回しおよび関連機能が請求項に出現しない限り、および、このような機能を実行するのに十分な構造が請求項に記載されている限り、第１１２条第６項に従って解釈されるものではない。
【符号の説明】
【００６４】
１００ 基板
１１０ 側壁
１２０ 開口
１３０ 絶縁体
１４０ 格子不整合材料
１５０ 欠陥
１５５ 欠陥トラッピング領域
１６０ 露出部分
１８０ 絶縁層
１９０ もう１つの半導体結晶材料
２０５ Si0.2Ge0.8の結合
２１５ Si0.2Ge0.8の結合されていない部分
３０５ Si0.2Ge0.8／Si界面からの貫通転位
３１５ ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面
４１５ ゲルマニウムとSi0.2Ge0.8との間のはっきりした界面および不純物
５１５ わずかな界面不純物
６１５ Ge／Si0.2Ge0.8界面にある酸素濃度
６２５ Ge／Si0.2Ge0.8界面にある酸素濃度
６３５ ブランケットSi0.2Ge0.8層上にあるゲルマニウムの組成量
７１５ Ge／Si0.2Ge0.8界面
【特許請求の範囲】
【請求項１】
第２の材料に対して高アスペクト比で点在した第１の半導体結晶材料を備え、平坦な表面を有する複合構造と、
前記平坦な表面において前記第１の半導体結晶材料上に歪んだ第２の半導体結晶材料とを備え、前記第１の半導体結晶材料の前記表面は、５nmまたはそれ以下の表面粗さRMSを有し、前記第１および第２の半導体結晶材料間の界面の不純物濃度は、低減されている、半導体デバイス。
【請求項２】
前記第２の半導体結晶材料の表面は、約４nmもしくはそれ以下、約３nmもしくはそれ以下、約１nmもしくはそれ以下、約０.５nmもしくはそれ以下、または０.３nm以下の表面粗さRMSを有する、請求項１に記載のデバイス。
【請求項３】
前記界面の酸素不純物濃度は、低減されている、請求項１に記載のデバイス。
【請求項４】
歪みは、開口の縦方向に沿っているか、前記縦方向に垂直であるか、または前記縦方向に沿ってかつ前記縦方向に垂直である、請求項１に記載のデバイス。
【請求項５】
前記複合構造は、
半導体結晶基板と、
前記基板に対する開口を有する絶縁体と、
前記絶縁体の前記開口内の前記第１の半導体結晶材料とを備え、前記第１の半導体結晶材料は、前記基板と格子不整合である、請求項１に記載のデバイス。
【請求項６】
前記基板は、前記基板の中に構成された陥凹を有し、前記絶縁体は前記陥凹の側面の上に重なり、前記開口を形成する、請求項５に記載のデバイス。
【請求項７】
基板と統合されたCMOSデバイスを更に備える、請求項１に記載のデバイス。
【請求項８】
前記結晶材料はIII‐V族化合物である、請求項１に記載のデバイス。
【請求項９】
前記第１および第２の半導体結晶材料間の前記界面は、水素ガス中、７６０℃〜８６０℃の間の温度および選択された期間で、熱処理される、請求項１に記載のデバイス。
【請求項１０】
成長する前記第２の半導体結晶材料は、歪みゲルマニウムであり、前記第１の半導体結晶材料は、シリコンゲルマニウム合金である、請求項１に記載のデバイス。
【請求項１１】
半導体構造の製造方法であって、
半導体結晶基板を提供するステップと、
前記基板の表面に開口を規定する絶縁体を形成するステップと、
前記絶縁体の前記開口内に、前記基板と格子不整合の第１の半導体結晶材料を成長させるステップと、
前記第１の半導体結晶材料および前記絶縁体の上表面を研磨するステップと、
前記研磨された第１の半導体結晶材料上に第２の半導体結晶材料を成長させるステップと、
前記第１および第２の半導体結晶材料の界面の不純物を減少させるために、選択された温度範囲で前記研磨された上表面を加熱するステップとを備える、方法。
【請求項１２】
前記加熱するステップは、７６０℃〜８６０℃の間の温度で加熱するステップを備える、請求項１１に記載の方法。
【請求項１３】
前記第２の半導体結晶材料の表面は、約５nmもしくはそれ以下、約３nmもしくはそれ以下、約１nmもしくはそれ以下、約０.５nmもしくはそれ以下、または０.３nm以下の表面粗さRMSを有する、請求項１１に記載の方法。
【請求項１４】
前記界面の酸素不純物濃度は、低減されている、請求項１１に記載の方法。
【請求項１５】
前記第２の半導体結晶材料は、少なくとも前記開口に対して第１の方向に沿って、前記第１の方向に垂直な第２の方向に沿って、または前記第１および第２の方向の両方に沿って、弾性的に歪んでいる、請求項１１に記載の方法。
【請求項１６】
前記開口は、前記結晶材料の欠陥をトラップするのに十分なアスペクト比を有し、少なくとも一部に開口に半導体デバイスを形成するステップを更に備える、請求項１１に記載の方法。
【請求項１７】
前記加熱するステップは、第２の半導体結晶材料を成長させるのに用いられる温度から独立した温度範囲で加熱するステップを備える、請求項１１に記載の方法。
【請求項１８】
半導体構造の製造方法であって、
絶縁体の開口内に露出された格子不整合半導体結晶材料の研磨された表面上に第１の半導体結晶材料を化学気相成長（CVD）によってエピタキシャル成長させるステップと、
規定レベル以下に酸素不純物濃度を減少させるために、加熱によって前記研磨された表面を洗浄するステップとを備える、方法。
【請求項１９】
前記第１の結晶材料は、IV族元素、または少なくとも１つのIV族元素を含む化合物である、請求項１８に記載の方法。
【請求項２０】
前記成長させるステップは、シリコンゲルマニウム合金上に歪みゲルマニウムを成長させるステップを含む、請求項１８のうちの１つに記載の方法。
【請求項１】
第２の材料に対して高アスペクト比で点在した第１の半導体結晶材料を備え、平坦な表面を有する複合構造と、
前記平坦な表面において前記第１の半導体結晶材料上に歪んだ第２の半導体結晶材料とを備え、前記第１の半導体結晶材料の前記表面は、５nmまたはそれ以下の表面粗さRMSを有し、前記第１および第２の半導体結晶材料間の界面の不純物濃度は、低減されている、半導体デバイス。
【請求項２】
前記第２の半導体結晶材料の表面は、約４nmもしくはそれ以下、約３nmもしくはそれ以下、約１nmもしくはそれ以下、約０.５nmもしくはそれ以下、または０.３nm以下の表面粗さRMSを有する、請求項１に記載のデバイス。
【請求項３】
前記界面の酸素不純物濃度は、低減されている、請求項１に記載のデバイス。
【請求項４】
歪みは、開口の縦方向に沿っているか、前記縦方向に垂直であるか、または前記縦方向に沿ってかつ前記縦方向に垂直である、請求項１に記載のデバイス。
【請求項５】
前記複合構造は、
半導体結晶基板と、
前記基板に対する開口を有する絶縁体と、
前記絶縁体の前記開口内の前記第１の半導体結晶材料とを備え、前記第１の半導体結晶材料は、前記基板と格子不整合である、請求項１に記載のデバイス。
【請求項６】
前記基板は、前記基板の中に構成された陥凹を有し、前記絶縁体は前記陥凹の側面の上に重なり、前記開口を形成する、請求項５に記載のデバイス。
【請求項７】
基板と統合されたCMOSデバイスを更に備える、請求項１に記載のデバイス。
【請求項８】
前記結晶材料はIII‐V族化合物である、請求項１に記載のデバイス。
【請求項９】
前記第１および第２の半導体結晶材料間の前記界面は、水素ガス中、７６０℃〜８６０℃の間の温度および選択された期間で、熱処理される、請求項１に記載のデバイス。
【請求項１０】
成長する前記第２の半導体結晶材料は、歪みゲルマニウムであり、前記第１の半導体結晶材料は、シリコンゲルマニウム合金である、請求項１に記載のデバイス。
【請求項１１】
半導体構造の製造方法であって、
半導体結晶基板を提供するステップと、
前記基板の表面に開口を規定する絶縁体を形成するステップと、
前記絶縁体の前記開口内に、前記基板と格子不整合の第１の半導体結晶材料を成長させるステップと、
前記第１の半導体結晶材料および前記絶縁体の上表面を研磨するステップと、
前記研磨された第１の半導体結晶材料上に第２の半導体結晶材料を成長させるステップと、
前記第１および第２の半導体結晶材料の界面の不純物を減少させるために、選択された温度範囲で前記研磨された上表面を加熱するステップとを備える、方法。
【請求項１２】
前記加熱するステップは、７６０℃〜８６０℃の間の温度で加熱するステップを備える、請求項１１に記載の方法。
【請求項１３】
前記第２の半導体結晶材料の表面は、約５nmもしくはそれ以下、約３nmもしくはそれ以下、約１nmもしくはそれ以下、約０.５nmもしくはそれ以下、または０.３nm以下の表面粗さRMSを有する、請求項１１に記載の方法。
【請求項１４】
前記界面の酸素不純物濃度は、低減されている、請求項１１に記載の方法。
【請求項１５】
前記第２の半導体結晶材料は、少なくとも前記開口に対して第１の方向に沿って、前記第１の方向に垂直な第２の方向に沿って、または前記第１および第２の方向の両方に沿って、弾性的に歪んでいる、請求項１１に記載の方法。
【請求項１６】
前記開口は、前記結晶材料の欠陥をトラップするのに十分なアスペクト比を有し、少なくとも一部に開口に半導体デバイスを形成するステップを更に備える、請求項１１に記載の方法。
【請求項１７】
前記加熱するステップは、第２の半導体結晶材料を成長させるのに用いられる温度から独立した温度範囲で加熱するステップを備える、請求項１１に記載の方法。
【請求項１８】
半導体構造の製造方法であって、
絶縁体の開口内に露出された格子不整合半導体結晶材料の研磨された表面上に第１の半導体結晶材料を化学気相成長（CVD）によってエピタキシャル成長させるステップと、
規定レベル以下に酸素不純物濃度を減少させるために、加熱によって前記研磨された表面を洗浄するステップとを備える、方法。
【請求項１９】
前記第１の結晶材料は、IV族元素、または少なくとも１つのIV族元素を含む化合物である、請求項１８に記載の方法。
【請求項２０】
前記成長させるステップは、シリコンゲルマニウム合金上に歪みゲルマニウムを成長させるステップを含む、請求項１８のうちの１つに記載の方法。
【図１ａ】
【図１ｂ】
【図６ａ】
【図６ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図８ａ】
【図８ｂ】
【図９ａ】
【図９ｂ】
【図１ｂ】
【図６ａ】
【図６ｂ】
【図２ａ】
【図２ｂ】
【図３ａ】
【図３ｂ】
【図３ｃ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図５ａ】
【図５ｂ】
【図５ｃ】
【図７ａ】
【図７ｂ】
【図７ｃ】
【図８ａ】
【図８ｂ】
【図９ａ】
【図９ｂ】
【公開番号】特開２０１１−６３５０２（Ｐ２０１１−６３５０２Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−６２５５５（Ｐ２０１０−６２５５５）
【出願日】平成２２年３月１８日（２０１０．３．１８）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２０１０−６２５５５（Ｐ２０１０−６２５５５）
【出願日】平成２２年３月１８日（２０１０．３．１８）
【出願人】（５００２６２０３８）台湾積體電路製造股▲ふん▼有限公司 (198)
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】８，Ｌｉ−Ｈｓｉｎ Ｒｄ．６，Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ，Ｈｓｉｎｃｈｕ，Ｔａｉｗａｎ ３００−７７，Ｒ．Ｏ．Ｃ．
【Ｆターム（参考）】
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