半導体電子デバイス
【課題】耐圧性が高く反りが小さい半導体電子デバイスを提供すること。
【解決手段】基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層において、前記第一半導体層の層厚が不均一であるとともに、該第一半導体層のうち少なくとも一つが、前記基板に対して発生させる反りの方向が反転する臨界厚さよりも厚い層厚を有する。
【解決手段】基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層において、前記第一半導体層の層厚が不均一であるとともに、該第一半導体層のうち少なくとも一つが、前記基板に対して発生させる反りの方向が反転する臨界厚さよりも厚い層厚を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難である。そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、ＺｎＯまたはＳｉからなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。
【０００３】
しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層にクラックが発生する。そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１、２参照）。
【０００４】
特許文献１に記載のＧａＮ系電界効果トランジスタの作製方法については、たとえば直径４インチ（１０１．６ｍｍ）のＳｉ単結晶からなる基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度でＡｌＮ層を形成し、ついで同程度の温度でＧａＮ層とＡｌＮ層とが積層された複合層を形成してバッファ層とする。その後、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層して半導体動作層を形成し、さらにソース電極、ドレイン電極およびゲート電極を形成した後に、各デバイスに分離する。このように、ＧａＮ層とＡｌＮ層との複合層を形成してバッファ層とすることにより、Ｓｉ基板上にクラックがなく結晶性が良好なＧａＮ層をエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。なお、バッファ層はＧａＮ層とＡｌＮ層との複合層にかぎらず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者に適切な量の歪みがあれば同様な効果を得られる。
【０００５】
【特許文献１】特開２００３−５９９４８号公報
【特許文献２】特開２００７−８８４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを利用して電源デバイスを実現するためには、電子デバイスの高耐圧化が重要である。Ｓｉ基板はたとえばサファイア基板などに比べて比較的抵抗が低いため、Ｓｉ基板を用いた電子デバイスを高耐圧化するためには、Ｓｉ基板上に形成するエピタキシャル層の総層厚を厚くする必要がある。しかしながら、このようにエピタキシャル層の総層厚を厚くすると、内在する歪みも増加する。したがって、内在する歪みの悪影響を防止するため、エピタキシャル層の総層厚の増加に応じて、バッファ層における複合層の層数を増加する必要がある。
【０００７】
しかしながら、複合層の層数を増加させると、それにしたがってエピタキシャル基板全体が凸方向に大きく反るようになる。したがって、エピタキシャル基板全体の反りを小さくしつつ耐圧性を高めることは困難であるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、耐圧性が高く反りが小さい半導体電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層において、前記第一半導体層の層厚が不均一であるとともに、該第一半導体層のうち少なくとも一つが、前記基板に対して発生させる反りの方向が反転する臨界厚さよりも厚い層厚を有することを特徴とする。
【００１０】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記バッファ層は、前記各第一半導体層の層厚が積層方向に向かって増加するように形成されていることを特徴とする。
【００１１】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の二より上層に位置することを特徴とする。
【００１２】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一より下層に位置することを特徴とする。
【００１３】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一から三分の二の間に位置することを特徴とする。
【００１４】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層の厚さが４００ｎｍ以上、３０００ｎｍ以下であることを特徴とする。
【００１５】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第一半導体層はＧａＮからなり、前記第二半導体層はＡｌxＧａ1-xＮ（ただし、０＜ｘ≦１）からなることを特徴とする。
【００１６】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする。
【００１７】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第二半導体層は、層厚が０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、反りを抑制しつつバッファ層における複合層の層数を増加できるので、耐圧性が高く反りが小さい半導体電子デバイスを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下に、図面を参照して本発明に係る半導体電子デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、主表面が（１１１）面のＳｉ単結晶からなる基板１０と、基板１０上に形成されたバッファ層２０と、基板１０とバッファ層２０との間に形成された介在層３０と、バッファ層２０上に形成された半導体動作層４０と、半導体動作層４０上に形成されたソース電極５１とドレイン電極５２とゲート電極５３とを備えている。
【００２１】
介在層３０は、アンドープのＡｌＮからなる。半導体動作層４０は、アンドープのＧａＮからなる電子走行層４１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層４２と、ｎ＋型のＧａＮからなるコンタクト層４３とが順次積層したものである。また、ソース電極５１とドレイン電極５２とはいずれもＴｉ／Ａｌの積層構造を有し、コンタクト層４３上に形成されている。また、ゲート電極５３は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されている。
【００２２】
また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２１１、・・・、２１８と、アンドープのＡｌＮからなる第二半導体層２２、・・・、２２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層２０は複合層を８層有している。なお、ＧａＮからなる第一半導体層２１１をＳｉからなる基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層３０の存在により合金形成が防止されている。
【００２３】
Ｓｉからなる基板１０は、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０−６／Ｋである。一方、ＧａＮからなる第一半導体層２１１、・・・、２１８は、格子定数が０．３１８９ｎｍであって基板１０よりも小さく、膨張係数が５．５９×１０−６／Ｋであって基板１０よりも大きい。一方、ＡｌＮからなる介在層３０および第二半導体層２２、・・・、２２は、格子定数が０．３１１２ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、熱膨張係数が４．２×１０−６／Ｋであって基板１０よりも大きい。
【００２４】
この電界効果トランジスタ１００は、上述したように、たとえば直径４インチの基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度で介在層３０、バッファ層２０、半導体動作層４０を順次形成し、さらにソース電極５１、ドレイン電極５２およびゲート電極５３を形成した後に、各デバイスに分離して作製される。
【００２５】
ここで、介在層３０の層厚はたとえば４０ｎｍである。また、第一半導体層２１１、・・・、２１８は、積層方向に向かって層厚が指数関数的に増加するように形成されている。図２は、第一半導体層の層数と層厚との関係を示す図である。図２に示すように、基板１０から１層目である第一半導体層２１１は層厚が３００ｎｍであり、積層方向に向かって層厚が厚くなり、８層目である第一半導体層２１８は層厚が２２３７ｎｍになっている。一方、第二半導体層２２、・・・、２２は、層厚がいずれも同一の６０ｎｍである。したがって、バッファ層２０の層厚は、７．１８μｍとなる。また、半導体動作層４０の層厚は１．３５μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は８．５２μｍである。
【００２６】
この電界効果トランジスタ１００は、上記構成を備えることによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００２７】
以下、具体的に説明する。図３は、図１に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。図３において、横軸は積層方向を示し、縦軸は凸方向の反りをプラス、凹方向の反りをマイナスとした反り量を示す。また、線Ｌ２は、実施の形態１におけるエピタキシャル成長中の反り量を示し、線Ｌ１は、実施の形態１と同様の構造であるが各第一半導体層の層厚を同一とした場合のエピタキシャル成長中の反り量を示している。なお、各層の形成は、上述したように１０００〜１１００℃程度の基板温度で行なわれる。
【００２８】
はじめに、基板１０上に介在層３０を形成すると、介在層３０は基板１０よりも格子定数が小さいので、線Ｌ２が示すように、反りはマイナスの方向に発生する。つぎに、介在層３０上に第１層目の第一半導体層２１１を形成すると、第一半導体層２１１は介在層３０よりも格子定数が大きいので、第一半導体層２１１の層厚が薄いうちは反りがプラスの方向に発生する。しかし、第一半導体層２１１の層厚がある厚さ以上となると、第一半導体層２１１が基板１０よりも格子定数が小さいことによって、プラスの方向の反りを打ち消すように反りがマイナスの方向に発生するようになる。以下では、半導体層がエピタキシャル基板に対して発生させる反りの方向が反転する際の、その半導体層の層厚を臨界厚さと呼ぶ。すなわち、臨界厚さとは、半導体層の層厚の変化に対して反りが極大点となる層厚を意味する。なお、本実施の形態１においては、第一半導体層２１１における臨界厚さは約２００ｎｍである。
【００２９】
つぎに、第一半導体層２１１上に第二半導体層２２を形成すると、第二半導体層２２は第一半導体層２１１よりも格子定数が小さいので、反りはマイナスの方向に発生する。
【００３０】
つぎに、第二半導体層２２上に第一半導体層２１２を形成すると、第一半導体層２１１の場合と同様に、第一半導体層２１２の層厚が薄いうちは反りがプラスの方向に発生し、ある臨界厚さ以上となると、反りがマイナスの方向に発生するようになる。しかしながら、第一半導体層２１２の臨界厚さは、第一半導体層２１１の臨界厚さよりも厚くなる。この理由は、第一半導体層２１２の場合は、その下方に形成されている介在層３０、第一半導体層２１１、第二半導体層２２の各半導体層（下地層）の影響を受けるためであると考えられる。
【００３１】
ここで、第一半導体層２１２の層厚と第一半導体層２１１の層厚が同じ場合は、第一半導体層２１２において発生するマイナスの方向への反りは小さくなる。しかしながら、本実施の形態１では、上述したように、第一半導体層２１２は、第一半導体層２１１よりも厚く形成されている。その結果、第一半導体層２１２の臨界厚さが第一半導体層２１１の臨界厚さよりも厚くなっても、第一半導体層２１２においてマイナスの方向に発生する反りは大きく維持される。
【００３２】
同様に、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、下地層の総層厚が厚くなるので、臨界厚さは厚くなっていく。図４は、ある第一半導体層に対する下地層の総層厚とその第一半導体層の極大点における層厚、すなわち臨界厚さとの関係の一例を示す図である。図４に示すように、下地層の総層厚が厚くなるにつれて臨界厚さは大きくなる。
【００３３】
これに対して、この電界効果トランジスタ１００においては、図２に示すように、第一半導体層２１３、２１４、・・・、２１８は、積層方向に向かって層厚が増加し、かつ各第一半導体層２１３、２１４、・・・、２１８の層厚は、その積層位置における臨界厚さよりも厚く形成されている。その結果、図３に示すように、各第一半導体層２１１、・・・、２１８においてマイナスの方向に発生する反りが大きく維持されるため、プラスの方向に発生する反りは打ち消され、きわめて小さくなる。
【００３４】
最後に、半導体動作層４０を形成し、エピタキシャル成長を終了するが、半導体動作層４０においても反りはトータルとしてプラスの方向に発生する。その後、基板温度を１０００〜１１００℃から常温に戻すが、バッファ層２０、介在層３０、半導体動作層４０のいずれも、基板１０よりも熱膨張係数が大きいので、基板温度の低下につれて反りがマイナスの方向に発生し、最終的な反り量は点Ｐ２に示すように小さい値となる。
【００３５】
一方、従来のように各第一半導体層の層厚を同一の値、たとえば３００ｎｍとした場合は、線Ｌ１が示すように、基板に近い第一半導体層においてはマイナス方向への反りを十分に発生させることができず、基板から遠い第一半導体においては反りのプラス方向への発生量を抑制できないので、最終的な反り量は点Ｐ１が示すように大きい値となる。さらには、このように反りが大きくなるような状態でバッファ層を厚く積層しようとすると、バッファ層の厚さが６μｍ程度で線Ｌ３に示す反りの許容値を超えてしまい、エピタキシャル基板が割れるおそれもある。
【００３６】
また、各第一半導体層の層厚を同一にした場合でも、それらの層厚を薄くすれば、エピタキシャル基板の反りを抑制できる。しかし、この場合は、エピタキシャル層の総層厚が薄くなってしまうため、デバイスの耐圧性を高くすることができない。
【００３７】
一方、この電界効果トランジスタ１００は、耐圧性が高く、反りが小さいとともに、エピタキシャル基板の割れも防止される。さらに、各第一半導体層２１１、・・・、２１８において反りが打ち消しあっているため、内在する歪みがきわめて低減されるという効果も奏する。
【００３８】
なお、各第二半導体層の層厚を厚くすれば、各第二半導体層において発生するマイナス方向の反り量を大きくでき、エピタキシャル基板の反りを抑制できるが、ＡｌＮの成長速度は非常に遅いため、生産性が低下するおそれがある。
【００３９】
ここで、本発明の実施例１として、本実施の形態１に従い、直径４インチのＳｉ基板を用い、エピタキシャル層の総層厚を８．５２μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約３０μｍと良好であった。その結果、各デバイスに分離した後に反りが小さい電界効果トランジスタが得られた。また、得られた電界効果トランジスタの耐圧を測定したところ、２５００Ｖと優れた特性であることが確認された。
【００４０】
一方、本発明の比較例１として、実施例１と同様の構造であるが、各第一半導体層の層厚を同一の３００ｎｍとし、エピタキシャル層の総層厚が６μｍを越える電界効果トランジスタを作製しようとしたところ、エピタキシャル基板の反りが大きくなり過ぎたために、エピタキシャル成長工程中にエピタキシャル基板が割れてしまい、電界効果トランジスタの作製が不可能となった。
【００４１】
なお、本実施の形態１において、最も薄い第一半導体層２１１の層厚は３００ｎｍであるが、４００ｎｍ以上であれば、発生するマイナスの方向の反りの量を十分に大きくすることができるのでさらに好ましい。また、各第一半導体層２１１、・・・、２１８の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。
【００４２】
また、第二半導体層２２の層厚は、０．５ｎｍ以上２００ｎｍ以下であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。
【００４３】
また、第一半導体層２１１、・・・、２１８、第二半導体層２２、・・・、２２、介在層３０の層厚は、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。
【００４４】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。実施の形態１では、第一半導体層が、積層方向に向かって厚さが増加するように形成されていたが、本実施の形態２では、臨界厚さ以上の層厚を有する第一半導体層が、バッファ層において複合層の層数の三分の二より上層に位置する。
【００４５】
図５は、本実施の形態２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ２００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層６０を備えている。
【００４６】
バッファ層６０は、アンドープのＧａＮからなる第一半導体層６１１、・・・、６１１、６１２、６１２と、アンドープのＡｌＮからなる第二半導体層６２、・・・、６２とが交互に積層している。このバッファ層６０は複合層を８層有している。
【００４７】
第二半導体層６２、・・・、６２は、層厚がいずれも同一の６０ｎｍである。一方、図６は、第一半導体層の層数と層厚との関係を示す図である。図６に示すように、基板１０から１〜６層目の第一半導体層６１１、・・・、６１１は、層厚がいずれも同一の３４０ｎｍである。また、基板１０から７、８層目の第一半導体層６１２、６１２は、層厚がいずれも２１４０ｎｍである。したがって、バッファ層６０の厚さは、６．８０μｍとなり、半導体動作層４０とバッファ層６０とを合わせたエピタキシャル層の総層厚は８．１５μｍである。
【００４８】
この電界効果トランジスタ２００は、バッファ層６０において、より基板１０に近い第一半導体層６１１、・・・、６１１は、層厚が比較的薄く、より上層に位置する第一半導体層６１２、６１２の層厚が臨界厚さよりも十分に厚いことによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００４９】
図７は、図５に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ６は、エピタキシャル成長中の反り量を示している。また、線分Ｌ６１、Ｌ６２は、第一半導体層６１２、６１２における反り量を示している。図７に示すように、この電界効果トランジスタ２００では、より基板１０に近い第一半導体層６１１、・・・、６１１の層厚を比較的薄くすることによってプラス方向の反りの発生を抑制するとともに、より上層に位置する第一半導体層６１２、６１２の層厚を臨界厚さよりも十分に厚くすることによってマイナスの方向へ反りを大きく発生させて、プラスの方向の反りを大きく抑制している。その結果、バッファ層６０の複合層の層数を大きくしながらプラス方向への反り量が小さくなるので、最終的な反り量は点Ｐ３に示すように小さくなる。その結果、電界効果トランジスタ２００は、耐圧性が高く、反りが小さいものとなる。
【００５０】
なお、この電界効果トランジスタ２００では、基板１０から８層目の第一半導体層６１２において、最も臨界厚さが厚くなるが、その臨界厚さの値は約１５００ｎｍである。この第一半導体層６１２の層厚は２１４０ｎｍであり、臨界厚さを大きく超えているので、マイナスの方向への十分な反りが発生する。また、基板１０から７層目の第一半導体層６１２においては、臨界厚さはより小さいので、さらに大きいマイナスの方向への反りが発生する。
【００５１】
さらに、本実施の形態２では、臨界厚さ以上の層厚を有する第一半導体層６１２、６１２が、バッファ層６０において、複合層の総層数の三分の二より上層に位置するので、転位の合体、消滅の頻度を増やすことになり、その結果転位が減りその結晶性が良好になるため、その上方に形成される半導体動作層４０の結晶性も良好になる。
【００５２】
なお、上記の実施の形態１、２に係る電界効果トランジスタにおいて、各バッファ層２０、６０は、第一半導体層の層厚が不均一であるとともに、第一半導体層のうち少なくとも一つが臨界厚さより厚い層厚を有するバッファ層に置き換えることができる。以下では、他の好適なバッファ層の変形例を説明する。なお、以下に説明するバッファ層は、第一半導体層の材質、第二半導体層の材質および層厚については、特に言及しない限り、上記の実施の形態１、２と同様である。
【００５３】
（変形例１）
図８は、実施の形態の変形例１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図８に示すように、この変形例１では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１〜３層目までの下層においては２２００ｎｍであり、４〜８層目においては１４０ｎｍである。したがって、このバッファ層の厚さは、７．３０μｍとなる。また、半導体動作層とバッファ層とを合わせたエピタキシャル層の総層厚は８．６５μｍである。
【００５４】
図９は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ７は、エピタキシャル成長中の反り量を示している。図９に示すように、この変形例１に係るバッファ層においては、基板に近く臨界厚さが薄い第一半導体層の厚さを厚くして反りをマイナス方向にできるだけ発生させ、臨界厚さが厚く反りをマイナス方向に発生しにくい第一半導体層の厚さを薄くして反りのプラス方向への発生量を抑制するようにしている。その結果、最終的な反り量は点Ｐ４に示すように小さくなる。したがって、変形例１のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００５５】
なお、本変形例１に係るバッファ層では、基板から１〜３層目の第一半導体層の臨界厚さはそれぞれ約２００ｎｍ、６００ｎｍ、１６００ｎｍとなっていることが確認された。すなわち、各第一半導体層は、それぞれ臨界厚さを大きく超える層厚であり、マイナス方向への十分な反りが発生する。
【００５６】
また、このように基板に近い第一半導体層において反りをマイナス方向にできるだけ発生させるためには、臨界厚さ以上の層厚を有する第一半導体層を、バッファ層において複合層の層数の三分の一より下層に位置させることが好ましい。
【００５７】
（変形例２）
図１０は、実施の形態の変形例２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１０に示すように、この変形例２では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１〜３層目までの下層においては２４０ｎｍであり、４、５層目の中間層においては２１４０ｎｍであり、６〜８層目の上層においては２４０ｎｍである。したがって、このバッファ層の厚さは、６．２０μｍとなる。また、半導体動作層とバッファ層とを合わせたエピタキシャル層の総層厚は７．５５μｍである。
【００５８】
図１１は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ８は、エピタキシャル成長中の反り量を示している。図１１に示すように、この変形例２に係るバッファ層においては、より基板に近い下層の第一半導体層の層厚を比較的薄くすることによってプラス方向の反りの発生を抑制し、つぎに中間層の第一半導体層の厚さを厚くして反りをマイナス方向に大きく発生させ、さらに臨界厚さが厚く反りをマイナス方向に発生しにくい上層の第一半導体層の厚さを薄くして反りのプラス方向への発生量を抑制するようにしている。その結果、最終的な反り量は点Ｐ５が示すように小さくなる。したがって、変形例２のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００５９】
なお、本変形例２に係るバッファ層では、基板から４、５層目の第一半導体層の臨界厚さはそれぞれ約３００ｎｍ、７００ｎｍとなっていることが確認された。すなわち、各第一半導体層は、それぞれ臨界厚さを大きく超える層厚であり、マイナス方向への十分な反りが発生する。
【００６０】
また、このように基板に近い第一半導体層においてプラス方向の反りの発生を抑制し、上層において反りのプラス方向への発生量を抑制するためには、臨界厚さ以上の層厚を有する第一半導体層を、バッファ層において複合層の層数の三分の一から三分の二の間に位置させることが好ましい。
【００６１】
（変形例３）
図１２は、実施の形態の変形例３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１２に示すように、この変形例３では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から２、５、８層目においては２０００ｎｍであり、その他においては９０ｎｍである。すなわち、バッファ層の下層、中間層、上層において層厚が臨界厚さより厚い第一半導体層が形成されている。また、このバッファ層の厚さは６．４５μｍとなる。また、半導体動作層とバッファ層とを合わせたエピタキシャル層の総層厚は７．８０μｍである。
【００６２】
図１３は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ９は、エピタキシャル成長中の反り量を示している。図１３に示すように、この変形例３に係るバッファ層においても、最終的な反り量は点Ｐ６に示すように小さくなる。したがって、変形例３のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６３】
なお、本変形例３では、基板から８層目の第一半導体層において、最も臨界厚さが厚くなるが、その臨界厚さの値は約１６００ｎｍである。この第一半導体層の層厚は２０００ｎｍであり、臨界厚さを大きく超えているのでマイナスの方向への十分な反りが発生する。また、同一の層厚である基板から２、５層目の第一半導体層においても、さらに大きなマイナスの方向への反りが発生する。
【００６４】
（変形例４）
図１４は、実施の形態の変形例４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１４に示すように、この変形例４では、バッファ層は複合層を６層有している。また、第一半導体層の層厚は、基板から１層目において１８６ｎｍであり、積層方向に向かって３５０ｎｍずつ増加し、基板から６層目においては１９３６ｎｍである。また、第二半導体層の層厚はいずれも６４ｎｍである。したがって、このバッファ層の厚さは６．７５μｍとなる。また、この変形例４においては、基板から２〜６層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例４のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６５】
（変形例５）
図１５は、実施の形態の変形例５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１５に示すように、この変形例５では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において２４０ｎｍであり、積層方向に向かって２層おきに３００ｎｍずつ階段状に増加し、基板から８層目においては１１４０ｎｍである。したがって、このバッファ層の厚さは６．０μｍとなる。また、この変形例５においては、基板から１、３〜７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例５のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６６】
（変形例６）
図１６は、実施の形態の変形例６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１６に示すように、この変形例６では、バッファ層は複合層を７層有している。また、第一半導体層の層厚は、基板から１層目において１４０ｎｍであり、積層方向に向かって不規則な階段状に増加し、基板から７層目においては２０４０ｎｍである。このバッファ層の厚さは５．１５μｍである。また、この変形例６においては、基板から３〜７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例６のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６７】
（変形例７）
図１７は、実施の形態の変形例７に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図１８は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１０は、エピタキシャル成長中の反り量を示している。図１７、１８に示すように、この変形例７では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において３８５ｎｍであり、積層方向に向かって不規則に増加するが、４、７層目において、反りの微調整のために層厚の薄い第一半導体層が形成されている。基板から８層目における層厚は１８７２ｎｍである。また、このバッファ層の厚さは５．８５μｍである。また、この変形例７においては、基板から１〜３、５、６、８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例７のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図１８の点Ｐ７に示すように小さいものとなる。
【００６８】
（変形例８）
図１９は、実施の形態の変形例８に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１９に示すように、この変形例８では、バッファ層は複合層を９層有している。また、第一半導体層の層厚は、基板から１〜４層目において同一の１４０ｎｍであり、それより上層では積層方向に向かって増加する。基板から９層目における層厚は１６９６ｎｍである。また、このバッファ層の厚さは５．８５μｍである。また、この変形例８においては、基板から５〜９層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例８のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６９】
（変形例９）
図２０は、実施の形態の変形例９に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図２１は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１１は、エピタキシャル成長中の反り量を示している。図２０、２１に示すように、この変形例９では、バッファ層は複合層を１０層有している。また、第一半導体層の層厚は、基板から１層目において３００ｎｍであり、積層方向に向かって増加し、８層目において２２３７．７０９ｎｍまで増加するが、９、１０層目においては５０ｎｍになっている。このバッファ層の厚さは７．４０μｍである。また、この変形例９においては、基板から１〜８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例９のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図２１の点Ｐ８に示すように小さいものとなる。
【００７０】
（変形例１０）
図２２は、実施の形態の変形例１０に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２２に示すように、この変形例１０では、バッファ層は、実施の形態１に係るバッファ層において、第一半導体層の５層目と６層目の層厚を入れ替えたものである。したがって、この変形例１０のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７１】
（変形例１１）
図２３は、実施の形態の変形例１１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図２４は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１２は、エピタキシャル成長中の反り量を示している。図２３、２４に示すように、この変形例１１では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において４４０ｎｍであり、それより上層では、反りの微調整のためにジグザクに変化しており、基板から７層目における層厚は２１４０ｎｍである。また、このバッファ層の厚さは５．７４μｍである。また、この変形例１１においては、基板から１、３、５、７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１１のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図２４の点Ｐ９に示すように小さいものとなる。
【００７２】
（変形例１２）
図２５は、実施の形態の変形例１２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図２６は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１３は、エピタキシャル成長中の反り量を示している。図２５、２６に示すように、この変形例１２では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において１４０ｎｍであり、それより上層では、反りの微調整のために、ジグザクに増加するように変化しており、基板から７層目における層厚は１４４０ｎｍである。また、このバッファ層の厚さは５．８μｍである。また、この変形例１２においては、基板から３〜７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１２のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図２６の点Ｐ１０に示すように小さいものとなる。
【００７３】
（変形例１３）
図２７は、実施の形態の変形例１３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２７に示すように、この変形例１３では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１〜６層目において同一の１９０ｎｍであり、それより上層では積層方向に向かって増加する。基板から８層目における層厚は２０４０ｎｍである。また、このバッファ層の厚さは５．５μｍである。また、この変形例１３においては、基板から７、８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１３のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７４】
（変形例１４）
図２８は、実施の形態の変形例１４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２８に示すように、この変形例１４では、バッファ層は複合層を１２層有している。また、第一半導体層の層厚は、基板から１１層目において２０４０ｎｍであり、それ以外においては２９０ｎｍである。また、このバッファ層の厚さは５．８μｍである。また、この変形例１４においては、基板から１、２、１１層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１４のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７５】
（変形例１５）
図２９は、実施の形態の変形例１５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２９に示すように、この変形例１５では、バッファ層は複合層を２７層有している。また、第一半導体層の層厚は、基板から１〜１７層目において５ｎｍであり、１９〜２７層目において２９０ｎｍであり、１８層目において２１４０ｎｍである。また、第二半導体層の層厚は、基板から１〜１８層目において５ｎｍであり、１９〜２７層目において６０ｎｍである。また、このバッファ層の厚さは５．５μｍである。また、この変形例１５においては、基板から１８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１５のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７６】
（変形例１６）
図３０は、実施の形態の変形例１６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図３０に示すように、この変形例１６では、バッファ層は複合層を２９層有している。また、第一半導体層の層厚は、基板から１〜５、７〜１１、１３〜１９層目において５ｎｍであり、２１〜２９層目において１４０ｎｍであり、６、１２、２０層目においてそれぞれ１４９５ｎｍ、２９５ｎｍ、２１４０ｎｍである。また、第二半導体層の層厚は、基板から１〜１９層目において５ｎｍであり、２０〜２９層目において６０ｎｍである。また、このバッファ層の厚さは５．９７μｍである。また、この変形例１６においては、基板から６、２０層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１６のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７７】
なお、上記各実施の形態においては、Ｓｉからなる基板を用いたが、ＳｉＣ、ＺｎＯからなる基板を用いてもよい。また、介在層、第一および第二半導体層の材質についても、窒化物系化合物半導体であり、格子定数および熱膨張率が基板も含めて所定の関係を満たすものであれば特に限定されない。たとえば、上記各実施の形態において、第二半導体層はＡｌＮからなるものであったが、ＡｌxＧａ1-xＮ（ただし、０＜ｘ＜１）であってもよい。
【００７８】
また、上記各実施の形態においては、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極５１、ドレイン電極５２およびゲート電極５３のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。
【図２】第一半導体層の層数と層厚との関係を示す図である。
【図３】図１に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図４】ある第一半導体層に対する下地層の総層厚とその第一半導体層の極大点における層厚との関係の一例を示す図である。
【図５】本発明の実施の形態２に係る電界効果トランジスタの模式的な断面図である。
【図６】第一半導体層の層数と層厚との関係を示す図である。
【図７】図５に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図８】実施の形態の変形例１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図９】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１０】実施の形態の変形例２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１１】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１２】実施の形態の変形例３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１３】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１４】実施の形態の変形例４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１５】実施の形態の変形例５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１６】実施の形態の変形例６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１７】実施の形態の変形例７に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１８】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１９】実施の形態の変形例８に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２０】実施の形態の変形例９に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２１】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図２２】実施の形態の変形例１０に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２３】実施の形態の変形例１１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２４】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図２５】実施の形態の変形例１２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２６】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図２７】実施の形態の変形例１３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２８】実施の形態の変形例１４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２９】実施の形態の変形例１５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図３０】実施の形態の変形例１６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【符号の説明】
【００８０】
１０ 基板
２０、６０ バッファ層
２２、６２ 第二半導体層
３０ 介在層
４０ 半導体動作層
４１ 電子走行層
４２ 電子供給層
４３ コンタクト層
４３ａ 開口部
５１ ソース電極
５２ ドレイン電極
５３ ゲート電極
１００、２００ 電界効果トランジスタ
２１１〜２１８、６１１、６１２ 第一半導体層
Ｌ１〜Ｌ１３ 線
Ｌ６１、Ｌ６２ 線分
Ｐ１〜Ｐ１０ 点
【技術分野】
【０００１】
本発明は、窒化物系化合物半導体を用いた半導体電子デバイスに関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体、たとえばＧａＮ系化合物半導体を用いた電界効果トランジスタ等の電子デバイスは、４００℃近い高温環境下においても動作する固体デバイスとして注目されている。ＧａＮ系化合物半導体は、ＳｉやＧａＡｓとは異なり、大口径の単結晶基板を作製することが困難である。そのため、ＧａＮ系化合物半導体を用いた電子デバイスは、たとえばシリコンカーバイト（ＳｉＣ）、サファイア、ＺｎＯまたはＳｉからなる基板を用いて作製されている。特に、Ｓｉからなる基板は大口径のものが安価で入手できるため、電子デバイス用の基板としては非常に有効である。
【０００３】
しかしながら、ＳｉとＧａＮとでは格子定数および熱膨張率に非常に大きな差があるため、Ｓｉ基板上にＧａＮ層を直接エピタキシャル成長させると、ＧａＮ層に大きな引っ張り歪みが内在することとなり、ＧａＮ層をエピタキシャル成長させたエピタキシャル基板全体に凹形状の反りが発生したり結晶性が悪化したりする原因となる。さらに、内在する歪みが大きいとＧａＮ層にクラックが発生する。そこで、通常はＳｉ基板とＧａＮ層との間に歪緩和層としてのバッファ層を設ける。このようなバッファ層としてはＧａＮ層とＡｌＮ層との積層構造が効果的である（特許文献１、２参照）。
【０００４】
特許文献１に記載のＧａＮ系電界効果トランジスタの作製方法については、たとえば直径４インチ（１０１．６ｍｍ）のＳｉ単結晶からなる基板上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度でＡｌＮ層を形成し、ついで同程度の温度でＧａＮ層とＡｌＮ層とが積層された複合層を形成してバッファ層とする。その後、バッファ層上に電子走行層、電子供給層およびコンタクト層を順次積層して半導体動作層を形成し、さらにソース電極、ドレイン電極およびゲート電極を形成した後に、各デバイスに分離する。このように、ＧａＮ層とＡｌＮ層との複合層を形成してバッファ層とすることにより、Ｓｉ基板上にクラックがなく結晶性が良好なＧａＮ層をエピタキシャル成長させることができる。さらに、エピタキシャル基板全体の反りも改善される。なお、バッファ層はＧａＮ層とＡｌＮ層との複合層にかぎらず、互いに組成の異なるＡｌＧａＮ層の複合層としても、両者に適切な量の歪みがあれば同様な効果を得られる。
【０００５】
【特許文献１】特開２００３−５９９４８号公報
【特許文献２】特開２００７−８８４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＧａＮ系化合物半導体のエピタキシャル層を有する電子デバイスを利用して電源デバイスを実現するためには、電子デバイスの高耐圧化が重要である。Ｓｉ基板はたとえばサファイア基板などに比べて比較的抵抗が低いため、Ｓｉ基板を用いた電子デバイスを高耐圧化するためには、Ｓｉ基板上に形成するエピタキシャル層の総層厚を厚くする必要がある。しかしながら、このようにエピタキシャル層の総層厚を厚くすると、内在する歪みも増加する。したがって、内在する歪みの悪影響を防止するため、エピタキシャル層の総層厚の増加に応じて、バッファ層における複合層の層数を増加する必要がある。
【０００７】
しかしながら、複合層の層数を増加させると、それにしたがってエピタキシャル基板全体が凸方向に大きく反るようになる。したがって、エピタキシャル基板全体の反りを小さくしつつ耐圧性を高めることは困難であるという問題があった。
【０００８】
本発明は、上記に鑑みてなされたものであって、耐圧性が高く反りが小さい半導体電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明に係る半導体電子デバイスは、基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備え、前記バッファ層において、前記第一半導体層の層厚が不均一であるとともに、該第一半導体層のうち少なくとも一つが、前記基板に対して発生させる反りの方向が反転する臨界厚さよりも厚い層厚を有することを特徴とする。
【００１０】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記バッファ層は、前記各第一半導体層の層厚が積層方向に向かって増加するように形成されていることを特徴とする。
【００１１】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の二より上層に位置することを特徴とする。
【００１２】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一より下層に位置することを特徴とする。
【００１３】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一から三分の二の間に位置することを特徴とする。
【００１４】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記臨界厚さ以上の層厚を有する第一半導体層の厚さが４００ｎｍ以上、３０００ｎｍ以下であることを特徴とする。
【００１５】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第一半導体層はＧａＮからなり、前記第二半導体層はＡｌxＧａ1-xＮ（ただし、０＜ｘ≦１）からなることを特徴とする。
【００１６】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする。
【００１７】
また、本発明に係る半導体電子デバイスは、上記の発明において、前記第二半導体層は、層厚が０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、反りを抑制しつつバッファ層における複合層の層数を増加できるので、耐圧性が高く反りが小さい半導体電子デバイスを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
以下に、図面を参照して本発明に係る半導体電子デバイスの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、高電子移動度トランジスタ（ＨＥＭＴ）であって、主表面が（１１１）面のＳｉ単結晶からなる基板１０と、基板１０上に形成されたバッファ層２０と、基板１０とバッファ層２０との間に形成された介在層３０と、バッファ層２０上に形成された半導体動作層４０と、半導体動作層４０上に形成されたソース電極５１とドレイン電極５２とゲート電極５３とを備えている。
【００２１】
介在層３０は、アンドープのＡｌＮからなる。半導体動作層４０は、アンドープのＧａＮからなる電子走行層４１と、Ｓｉドープのｎ型ＡｌＧａＮからなる電子供給層４２と、ｎ＋型のＧａＮからなるコンタクト層４３とが順次積層したものである。また、ソース電極５１とドレイン電極５２とはいずれもＴｉ／Ａｌの積層構造を有し、コンタクト層４３上に形成されている。また、ゲート電極５３は、Ｐｔ／Ａｕの積層構造を有し、コンタクト層４３に形成された開口部４３ａを介して電子供給層４２上に形成されている。
【００２２】
また、バッファ層２０は、アンドープのＧａＮからなる第一半導体層２１１、・・・、２１８と、アンドープのＡｌＮからなる第二半導体層２２、・・・、２２とが交互に積層している。隣接する第一半導体層と第二半導体層との組を複合層とすると、バッファ層２０は複合層を８層有している。なお、ＧａＮからなる第一半導体層２１１をＳｉからなる基板１０上に直接形成すると、ＧａとＳｉが合金を形成してしまうが、介在層３０の存在により合金形成が防止されている。
【００２３】
Ｓｉからなる基板１０は、格子定数が０．３８４ｎｍであり、熱膨張係数が３．５９×１０−６／Ｋである。一方、ＧａＮからなる第一半導体層２１１、・・・、２１８は、格子定数が０．３１８９ｎｍであって基板１０よりも小さく、膨張係数が５．５９×１０−６／Ｋであって基板１０よりも大きい。一方、ＡｌＮからなる介在層３０および第二半導体層２２、・・・、２２は、格子定数が０．３１１２ｎｍであって第一半導体層２１１、・・・、２１８よりも小さく、熱膨張係数が４．２×１０−６／Ｋであって基板１０よりも大きい。
【００２４】
この電界効果トランジスタ１００は、上述したように、たとえば直径４インチの基板１０上に、ＭＯＣＶＤ法などのエピタキシャル結晶成長法で、まず１０００〜１１００℃程度の基板温度で介在層３０、バッファ層２０、半導体動作層４０を順次形成し、さらにソース電極５１、ドレイン電極５２およびゲート電極５３を形成した後に、各デバイスに分離して作製される。
【００２５】
ここで、介在層３０の層厚はたとえば４０ｎｍである。また、第一半導体層２１１、・・・、２１８は、積層方向に向かって層厚が指数関数的に増加するように形成されている。図２は、第一半導体層の層数と層厚との関係を示す図である。図２に示すように、基板１０から１層目である第一半導体層２１１は層厚が３００ｎｍであり、積層方向に向かって層厚が厚くなり、８層目である第一半導体層２１８は層厚が２２３７ｎｍになっている。一方、第二半導体層２２、・・・、２２は、層厚がいずれも同一の６０ｎｍである。したがって、バッファ層２０の層厚は、７．１８μｍとなる。また、半導体動作層４０の層厚は１．３５μｍであり、バッファ層２０と合わせたエピタキシャル層の総層厚は８．５２μｍである。
【００２６】
この電界効果トランジスタ１００は、上記構成を備えることによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００２７】
以下、具体的に説明する。図３は、図１に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。図３において、横軸は積層方向を示し、縦軸は凸方向の反りをプラス、凹方向の反りをマイナスとした反り量を示す。また、線Ｌ２は、実施の形態１におけるエピタキシャル成長中の反り量を示し、線Ｌ１は、実施の形態１と同様の構造であるが各第一半導体層の層厚を同一とした場合のエピタキシャル成長中の反り量を示している。なお、各層の形成は、上述したように１０００〜１１００℃程度の基板温度で行なわれる。
【００２８】
はじめに、基板１０上に介在層３０を形成すると、介在層３０は基板１０よりも格子定数が小さいので、線Ｌ２が示すように、反りはマイナスの方向に発生する。つぎに、介在層３０上に第１層目の第一半導体層２１１を形成すると、第一半導体層２１１は介在層３０よりも格子定数が大きいので、第一半導体層２１１の層厚が薄いうちは反りがプラスの方向に発生する。しかし、第一半導体層２１１の層厚がある厚さ以上となると、第一半導体層２１１が基板１０よりも格子定数が小さいことによって、プラスの方向の反りを打ち消すように反りがマイナスの方向に発生するようになる。以下では、半導体層がエピタキシャル基板に対して発生させる反りの方向が反転する際の、その半導体層の層厚を臨界厚さと呼ぶ。すなわち、臨界厚さとは、半導体層の層厚の変化に対して反りが極大点となる層厚を意味する。なお、本実施の形態１においては、第一半導体層２１１における臨界厚さは約２００ｎｍである。
【００２９】
つぎに、第一半導体層２１１上に第二半導体層２２を形成すると、第二半導体層２２は第一半導体層２１１よりも格子定数が小さいので、反りはマイナスの方向に発生する。
【００３０】
つぎに、第二半導体層２２上に第一半導体層２１２を形成すると、第一半導体層２１１の場合と同様に、第一半導体層２１２の層厚が薄いうちは反りがプラスの方向に発生し、ある臨界厚さ以上となると、反りがマイナスの方向に発生するようになる。しかしながら、第一半導体層２１２の臨界厚さは、第一半導体層２１１の臨界厚さよりも厚くなる。この理由は、第一半導体層２１２の場合は、その下方に形成されている介在層３０、第一半導体層２１１、第二半導体層２２の各半導体層（下地層）の影響を受けるためであると考えられる。
【００３１】
ここで、第一半導体層２１２の層厚と第一半導体層２１１の層厚が同じ場合は、第一半導体層２１２において発生するマイナスの方向への反りは小さくなる。しかしながら、本実施の形態１では、上述したように、第一半導体層２１２は、第一半導体層２１１よりも厚く形成されている。その結果、第一半導体層２１２の臨界厚さが第一半導体層２１１の臨界厚さよりも厚くなっても、第一半導体層２１２においてマイナスの方向に発生する反りは大きく維持される。
【００３２】
同様に、第二半導体層２２を挟んで第一半導体層２１３、２１４、・・・と形成していくにしたがって、下地層の総層厚が厚くなるので、臨界厚さは厚くなっていく。図４は、ある第一半導体層に対する下地層の総層厚とその第一半導体層の極大点における層厚、すなわち臨界厚さとの関係の一例を示す図である。図４に示すように、下地層の総層厚が厚くなるにつれて臨界厚さは大きくなる。
【００３３】
これに対して、この電界効果トランジスタ１００においては、図２に示すように、第一半導体層２１３、２１４、・・・、２１８は、積層方向に向かって層厚が増加し、かつ各第一半導体層２１３、２１４、・・・、２１８の層厚は、その積層位置における臨界厚さよりも厚く形成されている。その結果、図３に示すように、各第一半導体層２１１、・・・、２１８においてマイナスの方向に発生する反りが大きく維持されるため、プラスの方向に発生する反りは打ち消され、きわめて小さくなる。
【００３４】
最後に、半導体動作層４０を形成し、エピタキシャル成長を終了するが、半導体動作層４０においても反りはトータルとしてプラスの方向に発生する。その後、基板温度を１０００〜１１００℃から常温に戻すが、バッファ層２０、介在層３０、半導体動作層４０のいずれも、基板１０よりも熱膨張係数が大きいので、基板温度の低下につれて反りがマイナスの方向に発生し、最終的な反り量は点Ｐ２に示すように小さい値となる。
【００３５】
一方、従来のように各第一半導体層の層厚を同一の値、たとえば３００ｎｍとした場合は、線Ｌ１が示すように、基板に近い第一半導体層においてはマイナス方向への反りを十分に発生させることができず、基板から遠い第一半導体においては反りのプラス方向への発生量を抑制できないので、最終的な反り量は点Ｐ１が示すように大きい値となる。さらには、このように反りが大きくなるような状態でバッファ層を厚く積層しようとすると、バッファ層の厚さが６μｍ程度で線Ｌ３に示す反りの許容値を超えてしまい、エピタキシャル基板が割れるおそれもある。
【００３６】
また、各第一半導体層の層厚を同一にした場合でも、それらの層厚を薄くすれば、エピタキシャル基板の反りを抑制できる。しかし、この場合は、エピタキシャル層の総層厚が薄くなってしまうため、デバイスの耐圧性を高くすることができない。
【００３７】
一方、この電界効果トランジスタ１００は、耐圧性が高く、反りが小さいとともに、エピタキシャル基板の割れも防止される。さらに、各第一半導体層２１１、・・・、２１８において反りが打ち消しあっているため、内在する歪みがきわめて低減されるという効果も奏する。
【００３８】
なお、各第二半導体層の層厚を厚くすれば、各第二半導体層において発生するマイナス方向の反り量を大きくでき、エピタキシャル基板の反りを抑制できるが、ＡｌＮの成長速度は非常に遅いため、生産性が低下するおそれがある。
【００３９】
ここで、本発明の実施例１として、本実施の形態１に従い、直径４インチのＳｉ基板を用い、エピタキシャル層の総層厚を８．５２μｍとして電界効果トランジスタを作製したところ、各デバイスに分離する前のエピタキシャル基板の反り量（ＢＯＷ）は約３０μｍと良好であった。その結果、各デバイスに分離した後に反りが小さい電界効果トランジスタが得られた。また、得られた電界効果トランジスタの耐圧を測定したところ、２５００Ｖと優れた特性であることが確認された。
【００４０】
一方、本発明の比較例１として、実施例１と同様の構造であるが、各第一半導体層の層厚を同一の３００ｎｍとし、エピタキシャル層の総層厚が６μｍを越える電界効果トランジスタを作製しようとしたところ、エピタキシャル基板の反りが大きくなり過ぎたために、エピタキシャル成長工程中にエピタキシャル基板が割れてしまい、電界効果トランジスタの作製が不可能となった。
【００４１】
なお、本実施の形態１において、最も薄い第一半導体層２１１の層厚は３００ｎｍであるが、４００ｎｍ以上であれば、発生するマイナスの方向の反りの量を十分に大きくすることができるのでさらに好ましい。また、各第一半導体層２１１、・・・、２１８の層厚が３０００ｎｍ以下であれば、成長時間が十分に短いので、生産性が高く好ましい。
【００４２】
また、第二半導体層２２の層厚は、０．５ｎｍ以上２００ｎｍ以下であれば、第一半導体層２１１、・・・、２１８に内在する歪みを十分に抑制できるので好ましい。
【００４３】
また、第一半導体層２１１、・・・、２１８、第二半導体層２２、・・・、２２、介在層３０の層厚は、上記実施の形態１の値に限られず、これらの組成、基板１０との格子定数および熱膨張率差、デバイスに要求される耐圧、許容される反り量などに応じて適宜設定することができる。
【００４４】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。実施の形態１では、第一半導体層が、積層方向に向かって厚さが増加するように形成されていたが、本実施の形態２では、臨界厚さ以上の層厚を有する第一半導体層が、バッファ層において複合層の層数の三分の二より上層に位置する。
【００４５】
図５は、本実施の形態２に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ２００は、実施の形態１に係る電界効果トランジスタ１００と同様の基板１０と、介在層３０と、電子走行層４１と電子供給層４２とコンタクト層４３とが順次積層した半導体動作層４０と、ソース電極５１とドレイン電極５２とゲート電極５３とを備え、バッファ層２０のかわりにバッファ層６０を備えている。
【００４６】
バッファ層６０は、アンドープのＧａＮからなる第一半導体層６１１、・・・、６１１、６１２、６１２と、アンドープのＡｌＮからなる第二半導体層６２、・・・、６２とが交互に積層している。このバッファ層６０は複合層を８層有している。
【００４７】
第二半導体層６２、・・・、６２は、層厚がいずれも同一の６０ｎｍである。一方、図６は、第一半導体層の層数と層厚との関係を示す図である。図６に示すように、基板１０から１〜６層目の第一半導体層６１１、・・・、６１１は、層厚がいずれも同一の３４０ｎｍである。また、基板１０から７、８層目の第一半導体層６１２、６１２は、層厚がいずれも２１４０ｎｍである。したがって、バッファ層６０の厚さは、６．８０μｍとなり、半導体動作層４０とバッファ層６０とを合わせたエピタキシャル層の総層厚は８．１５μｍである。
【００４８】
この電界効果トランジスタ２００は、バッファ層６０において、より基板１０に近い第一半導体層６１１、・・・、６１１は、層厚が比較的薄く、より上層に位置する第一半導体層６１２、６１２の層厚が臨界厚さよりも十分に厚いことによって、耐圧性が高く、反りが小さいデバイスとなっている。
【００４９】
図７は、図５に示す基板１０上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ６は、エピタキシャル成長中の反り量を示している。また、線分Ｌ６１、Ｌ６２は、第一半導体層６１２、６１２における反り量を示している。図７に示すように、この電界効果トランジスタ２００では、より基板１０に近い第一半導体層６１１、・・・、６１１の層厚を比較的薄くすることによってプラス方向の反りの発生を抑制するとともに、より上層に位置する第一半導体層６１２、６１２の層厚を臨界厚さよりも十分に厚くすることによってマイナスの方向へ反りを大きく発生させて、プラスの方向の反りを大きく抑制している。その結果、バッファ層６０の複合層の層数を大きくしながらプラス方向への反り量が小さくなるので、最終的な反り量は点Ｐ３に示すように小さくなる。その結果、電界効果トランジスタ２００は、耐圧性が高く、反りが小さいものとなる。
【００５０】
なお、この電界効果トランジスタ２００では、基板１０から８層目の第一半導体層６１２において、最も臨界厚さが厚くなるが、その臨界厚さの値は約１５００ｎｍである。この第一半導体層６１２の層厚は２１４０ｎｍであり、臨界厚さを大きく超えているので、マイナスの方向への十分な反りが発生する。また、基板１０から７層目の第一半導体層６１２においては、臨界厚さはより小さいので、さらに大きいマイナスの方向への反りが発生する。
【００５１】
さらに、本実施の形態２では、臨界厚さ以上の層厚を有する第一半導体層６１２、６１２が、バッファ層６０において、複合層の総層数の三分の二より上層に位置するので、転位の合体、消滅の頻度を増やすことになり、その結果転位が減りその結晶性が良好になるため、その上方に形成される半導体動作層４０の結晶性も良好になる。
【００５２】
なお、上記の実施の形態１、２に係る電界効果トランジスタにおいて、各バッファ層２０、６０は、第一半導体層の層厚が不均一であるとともに、第一半導体層のうち少なくとも一つが臨界厚さより厚い層厚を有するバッファ層に置き換えることができる。以下では、他の好適なバッファ層の変形例を説明する。なお、以下に説明するバッファ層は、第一半導体層の材質、第二半導体層の材質および層厚については、特に言及しない限り、上記の実施の形態１、２と同様である。
【００５３】
（変形例１）
図８は、実施の形態の変形例１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図８に示すように、この変形例１では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１〜３層目までの下層においては２２００ｎｍであり、４〜８層目においては１４０ｎｍである。したがって、このバッファ層の厚さは、７．３０μｍとなる。また、半導体動作層とバッファ層とを合わせたエピタキシャル層の総層厚は８．６５μｍである。
【００５４】
図９は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ７は、エピタキシャル成長中の反り量を示している。図９に示すように、この変形例１に係るバッファ層においては、基板に近く臨界厚さが薄い第一半導体層の厚さを厚くして反りをマイナス方向にできるだけ発生させ、臨界厚さが厚く反りをマイナス方向に発生しにくい第一半導体層の厚さを薄くして反りのプラス方向への発生量を抑制するようにしている。その結果、最終的な反り量は点Ｐ４に示すように小さくなる。したがって、変形例１のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００５５】
なお、本変形例１に係るバッファ層では、基板から１〜３層目の第一半導体層の臨界厚さはそれぞれ約２００ｎｍ、６００ｎｍ、１６００ｎｍとなっていることが確認された。すなわち、各第一半導体層は、それぞれ臨界厚さを大きく超える層厚であり、マイナス方向への十分な反りが発生する。
【００５６】
また、このように基板に近い第一半導体層において反りをマイナス方向にできるだけ発生させるためには、臨界厚さ以上の層厚を有する第一半導体層を、バッファ層において複合層の層数の三分の一より下層に位置させることが好ましい。
【００５７】
（変形例２）
図１０は、実施の形態の変形例２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１０に示すように、この変形例２では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１〜３層目までの下層においては２４０ｎｍであり、４、５層目の中間層においては２１４０ｎｍであり、６〜８層目の上層においては２４０ｎｍである。したがって、このバッファ層の厚さは、６．２０μｍとなる。また、半導体動作層とバッファ層とを合わせたエピタキシャル層の総層厚は７．５５μｍである。
【００５８】
図１１は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ８は、エピタキシャル成長中の反り量を示している。図１１に示すように、この変形例２に係るバッファ層においては、より基板に近い下層の第一半導体層の層厚を比較的薄くすることによってプラス方向の反りの発生を抑制し、つぎに中間層の第一半導体層の厚さを厚くして反りをマイナス方向に大きく発生させ、さらに臨界厚さが厚く反りをマイナス方向に発生しにくい上層の第一半導体層の厚さを薄くして反りのプラス方向への発生量を抑制するようにしている。その結果、最終的な反り量は点Ｐ５が示すように小さくなる。したがって、変形例２のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００５９】
なお、本変形例２に係るバッファ層では、基板から４、５層目の第一半導体層の臨界厚さはそれぞれ約３００ｎｍ、７００ｎｍとなっていることが確認された。すなわち、各第一半導体層は、それぞれ臨界厚さを大きく超える層厚であり、マイナス方向への十分な反りが発生する。
【００６０】
また、このように基板に近い第一半導体層においてプラス方向の反りの発生を抑制し、上層において反りのプラス方向への発生量を抑制するためには、臨界厚さ以上の層厚を有する第一半導体層を、バッファ層において複合層の層数の三分の一から三分の二の間に位置させることが好ましい。
【００６１】
（変形例３）
図１２は、実施の形態の変形例３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１２に示すように、この変形例３では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から２、５、８層目においては２０００ｎｍであり、その他においては９０ｎｍである。すなわち、バッファ層の下層、中間層、上層において層厚が臨界厚さより厚い第一半導体層が形成されている。また、このバッファ層の厚さは６．４５μｍとなる。また、半導体動作層とバッファ層とを合わせたエピタキシャル層の総層厚は７．８０μｍである。
【００６２】
図１３は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ９は、エピタキシャル成長中の反り量を示している。図１３に示すように、この変形例３に係るバッファ層においても、最終的な反り量は点Ｐ６に示すように小さくなる。したがって、変形例３のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６３】
なお、本変形例３では、基板から８層目の第一半導体層において、最も臨界厚さが厚くなるが、その臨界厚さの値は約１６００ｎｍである。この第一半導体層の層厚は２０００ｎｍであり、臨界厚さを大きく超えているのでマイナスの方向への十分な反りが発生する。また、同一の層厚である基板から２、５層目の第一半導体層においても、さらに大きなマイナスの方向への反りが発生する。
【００６４】
（変形例４）
図１４は、実施の形態の変形例４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１４に示すように、この変形例４では、バッファ層は複合層を６層有している。また、第一半導体層の層厚は、基板から１層目において１８６ｎｍであり、積層方向に向かって３５０ｎｍずつ増加し、基板から６層目においては１９３６ｎｍである。また、第二半導体層の層厚はいずれも６４ｎｍである。したがって、このバッファ層の厚さは６．７５μｍとなる。また、この変形例４においては、基板から２〜６層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例４のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６５】
（変形例５）
図１５は、実施の形態の変形例５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１５に示すように、この変形例５では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において２４０ｎｍであり、積層方向に向かって２層おきに３００ｎｍずつ階段状に増加し、基板から８層目においては１１４０ｎｍである。したがって、このバッファ層の厚さは６．０μｍとなる。また、この変形例５においては、基板から１、３〜７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例５のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６６】
（変形例６）
図１６は、実施の形態の変形例６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１６に示すように、この変形例６では、バッファ層は複合層を７層有している。また、第一半導体層の層厚は、基板から１層目において１４０ｎｍであり、積層方向に向かって不規則な階段状に増加し、基板から７層目においては２０４０ｎｍである。このバッファ層の厚さは５．１５μｍである。また、この変形例６においては、基板から３〜７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例６のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６７】
（変形例７）
図１７は、実施の形態の変形例７に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図１８は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１０は、エピタキシャル成長中の反り量を示している。図１７、１８に示すように、この変形例７では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において３８５ｎｍであり、積層方向に向かって不規則に増加するが、４、７層目において、反りの微調整のために層厚の薄い第一半導体層が形成されている。基板から８層目における層厚は１８７２ｎｍである。また、このバッファ層の厚さは５．８５μｍである。また、この変形例７においては、基板から１〜３、５、６、８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例７のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図１８の点Ｐ７に示すように小さいものとなる。
【００６８】
（変形例８）
図１９は、実施の形態の変形例８に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図１９に示すように、この変形例８では、バッファ層は複合層を９層有している。また、第一半導体層の層厚は、基板から１〜４層目において同一の１４０ｎｍであり、それより上層では積層方向に向かって増加する。基板から９層目における層厚は１６９６ｎｍである。また、このバッファ層の厚さは５．８５μｍである。また、この変形例８においては、基板から５〜９層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例８のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００６９】
（変形例９）
図２０は、実施の形態の変形例９に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図２１は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１１は、エピタキシャル成長中の反り量を示している。図２０、２１に示すように、この変形例９では、バッファ層は複合層を１０層有している。また、第一半導体層の層厚は、基板から１層目において３００ｎｍであり、積層方向に向かって増加し、８層目において２２３７．７０９ｎｍまで増加するが、９、１０層目においては５０ｎｍになっている。このバッファ層の厚さは７．４０μｍである。また、この変形例９においては、基板から１〜８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例９のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図２１の点Ｐ８に示すように小さいものとなる。
【００７０】
（変形例１０）
図２２は、実施の形態の変形例１０に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２２に示すように、この変形例１０では、バッファ層は、実施の形態１に係るバッファ層において、第一半導体層の５層目と６層目の層厚を入れ替えたものである。したがって、この変形例１０のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７１】
（変形例１１）
図２３は、実施の形態の変形例１１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図２４は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１２は、エピタキシャル成長中の反り量を示している。図２３、２４に示すように、この変形例１１では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において４４０ｎｍであり、それより上層では、反りの微調整のためにジグザクに変化しており、基板から７層目における層厚は２１４０ｎｍである。また、このバッファ層の厚さは５．７４μｍである。また、この変形例１１においては、基板から１、３、５、７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１１のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図２４の点Ｐ９に示すように小さいものとなる。
【００７２】
（変形例１２）
図２５は、実施の形態の変形例１２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。また、図２６は、基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。線Ｌ１３は、エピタキシャル成長中の反り量を示している。図２５、２６に示すように、この変形例１２では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１層目において１４０ｎｍであり、それより上層では、反りの微調整のために、ジグザクに増加するように変化しており、基板から７層目における層厚は１４４０ｎｍである。また、このバッファ層の厚さは５．８μｍである。また、この変形例１２においては、基板から３〜７層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１２のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りは、図２６の点Ｐ１０に示すように小さいものとなる。
【００７３】
（変形例１３）
図２７は、実施の形態の変形例１３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２７に示すように、この変形例１３では、バッファ層は複合層を８層有している。また、第一半導体層の層厚は、基板から１〜６層目において同一の１９０ｎｍであり、それより上層では積層方向に向かって増加する。基板から８層目における層厚は２０４０ｎｍである。また、このバッファ層の厚さは５．５μｍである。また、この変形例１３においては、基板から７、８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１３のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７４】
（変形例１４）
図２８は、実施の形態の変形例１４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２８に示すように、この変形例１４では、バッファ層は複合層を１２層有している。また、第一半導体層の層厚は、基板から１１層目において２０４０ｎｍであり、それ以外においては２９０ｎｍである。また、このバッファ層の厚さは５．８μｍである。また、この変形例１４においては、基板から１、２、１１層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１４のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７５】
（変形例１５）
図２９は、実施の形態の変形例１５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図２９に示すように、この変形例１５では、バッファ層は複合層を２７層有している。また、第一半導体層の層厚は、基板から１〜１７層目において５ｎｍであり、１９〜２７層目において２９０ｎｍであり、１８層目において２１４０ｎｍである。また、第二半導体層の層厚は、基板から１〜１８層目において５ｎｍであり、１９〜２７層目において６０ｎｍである。また、このバッファ層の厚さは５．５μｍである。また、この変形例１５においては、基板から１８層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１５のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７６】
（変形例１６）
図３０は、実施の形態の変形例１６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。図３０に示すように、この変形例１６では、バッファ層は複合層を２９層有している。また、第一半導体層の層厚は、基板から１〜５、７〜１１、１３〜１９層目において５ｎｍであり、２１〜２９層目において１４０ｎｍであり、６、１２、２０層目においてそれぞれ１４９５ｎｍ、２９５ｎｍ、２１４０ｎｍである。また、第二半導体層の層厚は、基板から１〜１９層目において５ｎｍであり、２０〜２９層目において６０ｎｍである。また、このバッファ層の厚さは５．９７μｍである。また、この変形例１６においては、基板から６、２０層目の第一半導体層がその臨界厚さよりも厚い層厚を有している。したがって、この変形例１６のバッファ層を備えることによって、電界効果トランジスタは、耐圧性が高くなり、かつ反りが小さいものとなる。
【００７７】
なお、上記各実施の形態においては、Ｓｉからなる基板を用いたが、ＳｉＣ、ＺｎＯからなる基板を用いてもよい。また、介在層、第一および第二半導体層の材質についても、窒化物系化合物半導体であり、格子定数および熱膨張率が基板も含めて所定の関係を満たすものであれば特に限定されない。たとえば、上記各実施の形態において、第二半導体層はＡｌＮからなるものであったが、ＡｌxＧａ1-xＮ（ただし、０＜ｘ＜１）であってもよい。
【００７８】
また、上記各実施の形態においては、半導体電子デバイスがＨＥＭＴ型の電界効果トランジスタであったが、本発明はこれに限定されず、絶縁ゲート型（ＭＩＳ型、ＭＯＳ型）、ショットキーゲート型（ＭＥＳ型）等、種々の電界効果トランジスタに対して適用可能である。また、本発明は、電界効果トランジスタ以外にも、ショットキーダイオード等、各種ダイオードに対しては適用可能である。たとえば、実施の形態１の電界効果トランジスタ１００において、ソース電極５１、ドレイン電極５２およびゲート電極５３のかわりにカソード電極およびアノード電極を形成した構造とすれば、本発明を適用したダイオードを実現できる。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。
【図２】第一半導体層の層数と層厚との関係を示す図である。
【図３】図１に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図４】ある第一半導体層に対する下地層の総層厚とその第一半導体層の極大点における層厚との関係の一例を示す図である。
【図５】本発明の実施の形態２に係る電界効果トランジスタの模式的な断面図である。
【図６】第一半導体層の層数と層厚との関係を示す図である。
【図７】図５に示す基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図８】実施の形態の変形例１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図９】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１０】実施の形態の変形例２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１１】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１２】実施の形態の変形例３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１３】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１４】実施の形態の変形例４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１５】実施の形態の変形例５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１６】実施の形態の変形例６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１７】実施の形態の変形例７に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図１８】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図１９】実施の形態の変形例８に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２０】実施の形態の変形例９に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２１】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図２２】実施の形態の変形例１０に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２３】実施の形態の変形例１１に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２４】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図２５】実施の形態の変形例１２に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２６】基板上に各層を形成する場合におけるエピタキシャル基板の反りの方向と反り量とを説明する説明図である。
【図２７】実施の形態の変形例１３に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２８】実施の形態の変形例１４に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図２９】実施の形態の変形例１５に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【図３０】実施の形態の変形例１６に係るバッファ層における第一半導体層の層数と層厚との関係を示す図である。
【符号の説明】
【００８０】
１０ 基板
２０、６０ バッファ層
２２、６２ 第二半導体層
３０ 介在層
４０ 半導体動作層
４１ 電子走行層
４２ 電子供給層
４３ コンタクト層
４３ａ 開口部
５１ ソース電極
５２ ドレイン電極
５３ ゲート電極
１００、２００ 電界効果トランジスタ
２１１〜２１８、６１１、６１２ 第一半導体層
Ｌ１〜Ｌ１３ 線
Ｌ６１、Ｌ６２ 線分
Ｐ１〜Ｐ１０ 点
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層において、前記第一半導体層の層厚が不均一であるとともに、該第一半導体層のうち少なくとも一つが、前記基板に対して発生させる反りの方向が反転する臨界厚さよりも厚い層厚を有することを特徴とする半導体電子デバイス。
【請求項２】
前記バッファ層は、前記各第一半導体層の層厚が積層方向に向かって増加するように形成されていることを特徴とする請求項１に記載の半導体電子デバイス。
【請求項３】
前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の二より上層に位置することを特徴とする請求項１に記載の半導体電子デバイス。
【請求項４】
前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一より下層に位置することを特徴とする請求項１に記載の半導体電子デバイス。
【請求項５】
前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一から三分の二の間に位置することを特徴とする請求項１に記載の半導体電子デバイス。
【請求項６】
前記臨界厚さ以上の層厚を有する第一半導体層の厚さが４００ｎｍ以上、３０００ｎｍ以下であることを特徴とする請求項１〜５のいずれか１つに記載の半導体電子デバイス。
【請求項７】
前記第一半導体層はＧａＮからなり、前記第二半導体層はＡｌxＧａ1-xＮ（ただし、０＜ｘ≦１）からなることを特徴とする請求項１〜６のいずれか１つに記載の半導体電子デバイス。
【請求項８】
前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする請求項１〜７のいずれか１つに記載の半導体電子デバイス。
【請求項９】
前記第二半導体層は、層厚が０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする請求項１〜８のいずれか１つに記載の半導体電子デバイス。
【請求項１】
基板と、
前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と該第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが交互に積層した２層以上の複合層を有するバッファ層と、
前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、
前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、
を備え、前記バッファ層において、前記第一半導体層の層厚が不均一であるとともに、該第一半導体層のうち少なくとも一つが、前記基板に対して発生させる反りの方向が反転する臨界厚さよりも厚い層厚を有することを特徴とする半導体電子デバイス。
【請求項２】
前記バッファ層は、前記各第一半導体層の層厚が積層方向に向かって増加するように形成されていることを特徴とする請求項１に記載の半導体電子デバイス。
【請求項３】
前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の二より上層に位置することを特徴とする請求項１に記載の半導体電子デバイス。
【請求項４】
前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一より下層に位置することを特徴とする請求項１に記載の半導体電子デバイス。
【請求項５】
前記臨界厚さ以上の層厚を有する第一半導体層は、前記バッファ層において前記複合層の層数の三分の一から三分の二の間に位置することを特徴とする請求項１に記載の半導体電子デバイス。
【請求項６】
前記臨界厚さ以上の層厚を有する第一半導体層の厚さが４００ｎｍ以上、３０００ｎｍ以下であることを特徴とする請求項１〜５のいずれか１つに記載の半導体電子デバイス。
【請求項７】
前記第一半導体層はＧａＮからなり、前記第二半導体層はＡｌxＧａ1-xＮ（ただし、０＜ｘ≦１）からなることを特徴とする請求項１〜６のいずれか１つに記載の半導体電子デバイス。
【請求項８】
前記基板は、Ｓｉ、ＳｉＣ、ＺｎＯのいずれかからなることを特徴とする請求項１〜７のいずれか１つに記載の半導体電子デバイス。
【請求項９】
前記第二半導体層は、層厚が０．５ｎｍ以上、２００ｎｍ以下であることを特徴とする請求項１〜８のいずれか１つに記載の半導体電子デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００９−２８９９５６（Ｐ２００９−２８９９５６Ａ）
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願番号】特願２００８−１４０６４９（Ｐ２００８−１４０６４９）
【出願日】平成２０年５月２９日（２００８．５．２９）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２１年１２月１０日（２００９．１２．１０）
【国際特許分類】
【出願日】平成２０年５月２９日（２００８．５．２９）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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