半導体装置の製造方法
【課題】 層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させる。
【解決手段】 上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成し、全面に絶縁膜を形成した後に全面エッチバックを行うことでゲート上部絶縁膜及びゲートの側面に上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成し、全面に第１の層間絶縁膜を形成し、第１の層間絶縁膜のみをＣＭＰにより平坦化し、ゲート上部絶縁膜よりも第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜、ゲート上部絶縁膜及びサイドウォールを平坦化し、全面に第２の層間絶縁膜を形成し、フォトリソグラフィにより第１の層間絶縁膜及び第２の層間絶縁膜にゲート側の側壁が平坦となったサイドウォールの上部にかかるようにコンタクトホールを形成し、コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する。
【解決手段】 上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成し、全面に絶縁膜を形成した後に全面エッチバックを行うことでゲート上部絶縁膜及びゲートの側面に上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成し、全面に第１の層間絶縁膜を形成し、第１の層間絶縁膜のみをＣＭＰにより平坦化し、ゲート上部絶縁膜よりも第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜、ゲート上部絶縁膜及びサイドウォールを平坦化し、全面に第２の層間絶縁膜を形成し、フォトリソグラフィにより第１の層間絶縁膜及び第２の層間絶縁膜にゲート側の側壁が平坦となったサイドウォールの上部にかかるようにコンタクトホールを形成し、コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトパッドを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子が高集積化されるほど、その製造工程において工程マージンが減少する。例えば、ＤＲＡＭ，ＳＲＡＭ，フラッシュメモリ等のメモリの製造工程では、ビットラインとドレインのコンタクト面積や、キャパシタとソースのコンタクト面積が減少する。そこで、コンタクト面積を広げるためにコンタクトパッドが用いられている。
【０００３】
このようなコンタクトパッドを有する半導体装置の従来の製造方法について説明する。まず、図４（ａ）に示すように、半導体基板１１上に、ＳｉＮからなるゲート上部絶縁膜１２で上部が覆われたゲート１３を作成する。そして、全面にＳｉＮ膜を形成した後に全面エッチバックを行うことで、ゲート上部絶縁膜１２及びゲート１３の側面にサイドウォール１４を形成する。その後、全面に層間絶縁膜１５を形成する。
【０００４】
次に、図４（ｂ）に示すように、この層間絶縁膜１５をＣＭＰにより平坦化する。この際、ゲート上部絶縁膜１２の損傷を防止するために、ゲート上部絶縁膜１２の上に層間絶縁膜１５が約５０ｎｍ以上残るようにする。
【０００５】
次に、図４（ｃ）に示すように、フォトリソグラフィにより層間絶縁膜１５にコンタクトホール１６を形成する。そして、コンタクトホール１６を導電物質で埋め込んでコンタクトパッド１７を形成する。以上の工程により、コンタクトパッドを有する半導体装置が製造される。
【０００６】
ところで、デバイスの集積化に伴い、ゲート同士の間隔が狭くなるため、ゲート間スペースのアスペクト比が高くなる。そして、このゲート間スペースにある層間絶縁膜をエッチングする場合、ゲートの上部及び側面がＳｉＮで覆われていることで被エッチング膜からの酸素の供給量が少なくなるため、ゲート上の層間絶縁膜のエッチングに比べてエッチングテーパ形状が悪化する。従って、コンタクトパッドの開口が困難となり、開口不良が発生し、コンタクト抵抗が上昇する。
【０００７】
そこで、コンタクトパッドの開口性を向上するエッチング条件に変更する必要がある。しかし、この場合、ゲートとコンタクトパッドの短絡を防止するために設けられているゲート上絶縁膜やサイドウォールと層間絶縁膜との研磨選択比が低下し、工程マージンが低下するという問題が発生する。例えば、ＤＲＡＭにおいてゲートとビットラインが短絡するのを防ぐには、ゲートとコンタクトパッドの間を絶縁するＳｉＮ膜の膜厚を１０ｎｍ以上確保する必要がある。また、半導体装置の集積化に伴い、サイドウォールやゲート上部絶縁膜の薄膜化が必要となるため、短絡防止のマージンを向上させることは更に難しくなっている。
【０００８】
この問題を解消するため、ストッパー窒化膜肩部の形状を垂直化してコンタクトホールエッチングでの窒化膜の後退を低減する製造方法が提案されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開２０００−９１５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
Ｌ／Ｓ（ライン・アンド・スペース）が０．１７μｍ以下の半導体装置では、ゲート間スペースの幅が狭まり、アスペクトが７．０以上となる。そこで、このような集積化された半導体装置の製造において、ストッパー窒化膜肩部の形状を垂直化させると、ゲート間スペースへの層間絶縁膜の埋め込み不良が発生し、コンタクトパッド間が導通するという問題があった。
【００１１】
また、従来の製造方法では、図５（ａ）に示すように層間絶縁膜を形成した後、図５（ｂ）に示すように層間絶縁膜を一度にＣＭＰしていた。そのため、ＣＭＰのゲート上部絶縁膜での自動停止（auto-stop）が不完全となり、ゲート上部絶縁膜の膜厚の面内バラツキが大きくなって、短絡防止のマージンが劣化するという問題もあった。
【００１２】
本発明は、上述のような課題を解決するためになされたもので、その目的は、層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させることができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成する工程と、全面に絶縁膜を形成した後に全面エッチバックを行うことで、ゲート上部絶縁膜及びゲートの側面に、上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成する工程と、全面に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜のみをＣＭＰにより平坦化する第１のＣＭＰ工程と、ゲート上部絶縁膜よりも第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜、ゲート上部絶縁膜及びサイドウォールを平坦化する第２のＣＭＰ工程と、全面に第２の層間絶縁膜を形成する工程と、フォトリソグラフィにより第１の層間絶縁膜及び第２の層間絶縁膜に、ゲート側の側壁が第２のＣＭＰ工程で平坦となったサイドウォールの上部にかかるようにコンタクトホールを形成する工程と、コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１４】
本発明により、層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態に係る半導体装置の製造方法について図１及び図２を参照しながら説明する。
【００１６】
まず、図１（ａ）に示すように、素子分離膜（不図示）により領域が分離された半導体基板１１上に、上部がゲート上部絶縁膜１２で覆われたゲート１３を作成する。
【００１７】
ここで、ゲート１３は、ポリシリコン膜２１と、その上にタングステンシリサイド（ＷＳｉ）又はタングステン（Ｗ）からなる層２２とを有する。また、ゲート上部絶縁膜１２として、ＳｉＮ，Ａ１２０３，ＳｉＣ等の絶縁膜を用いる。そして、ゲート上部絶縁膜１２の膜厚は、５０〜３００ｎｍであることが望ましく、ここでは２６０ｎｍとする。なお、ゲート上部絶縁膜１２は必ずしも形成しなくてもよい。
【００１８】
そして、全面にＳｉＮ，Ａ１２０３，ＳｉＣ等の絶縁膜を形成した後に全面エッチバックを行うことで、ゲート上部絶縁膜１２及びゲート１３の側面にサイドウォール２３を形成する。サイドウォール２３の膜厚は、５〜１００ｎｍであることが望ましく、例えば６５ｍｎとする。
【００１９】
ただし、エッチング条件を調整して、サイドウォール２３の上部の形状を電極２２の上面横を始点として垂直方向から５°〜３０°傾斜したテーパー形状とする。または、ゲート上部絶縁膜１２及びゲート１３をエッチングにより形成する際に、ゲート上部絶縁膜１２の形状をテーパー形状にして電極２２の上面横を始点として最終的に５°〜３０°の角度を持つようにするか、両方の組み合わせを用いてもよい。
【００２０】
次に、図１（ｂ）に示すように、全面に停止膜２４を形成する。ただし、サイドウォール２３を形成するための絶縁膜を停止膜２４として兼用することもできる。また、停止膜２４は、５〜４０ｎｍであることが望ましく、ここでは１５ｎｍにする。そして、ゲート上部絶縁膜１２、サイドウォール２３及び停止膜２４は、材質を統一することが望ましい。また、これらの絶縁膜の材質として、ゲートや層間絶縁膜を構成する材質とのエッチング選択比が大きい材質を用いるのが望ましい。ここでは、これらの絶縁膜をＳｉＮで統一する。
【００２１】
そして、全面に第１の層間絶縁膜２５を形成する。層間絶縁膜２５として、高密度プラズマ酸化膜（HDP Oxide），SOG（Spin On Glass），BPSG（Boron Phosphorus Silicate Glass），PSG（Phosphorus Silicate Glass），USG（Undoped Silicate Glass），PE-TEOS（Plasma Enhanced tetra-ethyl-ortho-silicate），Fox（Flowable Oxide），フォトレジスト及びポリマ等を用いる。ここで、上記のようにサイドウォール２３の上部の形状がテーパー形状であるため、ゲート間スペースの間口が広がり、第１の層間絶縁膜２５の埋め込み性が向上する。その後、更に埋込み性を向上させるためにリフローを実施する。
【００２２】
次に、図１（ｃ）に示すように、第１の層間絶縁膜２５のみをＣＭＰ（Chemical Mechanical Polishing）により平坦化する（第１のＣＭＰ工程）。ここでは、第１の層間絶縁膜２５が７００ｎｍ程度の厚さになるまでＣＭＰを続ける。このＣＭＰ工程において、第１の層間絶縁膜２５の段差部と平坦部のエッチングレートの差が１．５倍以上となる希釈材を添加したスラリー（例えば、シリカ）を用いる。これにより、ＣＭＰが自動停止し、第１の層間絶縁膜２５の段差が低減する。なお、このＣＭＰ条件では、ＳｉＮとの研磨選択比が低くなるため、ゲート上部絶縁膜１２上でＣＭＰを自動停止させることは困難である。
【００２３】
次に、図１（ｄ）に示すように、第１の層間絶縁膜２５の方がゲート上部絶縁膜１２及びサイドウォール２３よりも研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜２５、ゲート上部絶縁膜１２及びサイドウォール２３の上面を平坦化する（第２のＣＭＰ工程）。このＣＭＰ工程において、スラリーとして、アルミナ、シリカ、セリア及びＭｎ２Ｏ３の何れかの研磨粉を用いることができる。そして、ゲート上部絶縁膜１２よりも第１の層間絶縁膜２５の方が研磨選択比が高くなる希釈材（実パターンウェハで１：５以上、ブランケットウェハで１：５００以上）をスラリーに添加する。これにより、ＣＭＰが自動停止するため、平坦化バラツキを低減することができる。なお、終点検出（EPD: End Point Detection）を用いると、各ロット間やウェハ間の平坦化バラツキを低減することもできる。
【００２４】
ただし、ゲート間スペースとゲート高さ（半導体基板１１の上面からゲート上部絶縁膜１２の上面までの高さ）との比（アスペクト比）が７．０以下になるまでＣＭＰを続けることが望ましく、ここでは６．０以下になるまで続ける。但し、過度の研磨は短絡を引き起こすため、上部絶縁膜は２０ｎｍ以上残すことが望ましく、ここでは２００ｎｍ残す。
【００２５】
図３は、ＣＭＰの過剰研磨量と研磨選択比の関係を調べた実験データである。ただし、ゲート配線ピッチを２２０ｎｍとし、ＳｉＮに対する研磨選択比が５以上のセリアスラリーを用いた。この実験データより、ＣＭＰの過剰研磨量（Over Polishing）が７５％以上の場合、研磨選択比が向上することが判明した。従って、ゲート上部絶縁膜を約３０ｎｍ研磨するまでは研磨選択比が低いが、それ以降は研磨選択比が高くなる。
【００２６】
上記のように、第１のＣＭＰ工程により第１の層間絶縁膜のみの段差を低減した後に、ゲート上部絶縁膜及びサイドウォールよりも第１の層間絶縁膜の方が研磨選択比が高い条件で第２のＣＭＰ工程を行うことによって、平坦化バラツキを低減することができる。これにより、ゲート上部絶縁膜の膜厚が均一化されるため、短絡防止のマージンが向上する。
【００２７】
次に、図２（ａ）に示すように、全面に第２の層間絶縁膜２６を形成する。この第２の層間絶縁膜２６の材質として、第１の層間絶縁膜２５の材質と同じものを用いることが望ましい。また、第２の層間絶縁膜２６の膜厚は、３０〜１５０ｎｍが望ましく、ここでは１００ｎｍとする。この膜厚とする理由は、後述の反射防止膜をエッチング除去する工程で、反射防止膜とゲート上部絶縁膜１２とはエッチング選択比が低いため、ゲート上部絶縁膜１２がむき出しだと、短絡する危険が高いためである。
【００２８】
そして、図２（ｂ）に示すように、全面に反射防止膜２７を形成し、その上にコンタクトホールをエッチングするためのフォトレジストパターン２８を形成する。反射防止膜２７として非晶質カーボンを用いるのが望ましい。その理由は、非晶質カーボンは、安価であり、フォトレジストパターン２８と共に除去できるため別段の除去工程が不要だからである。
【００２９】
次に、図２（ｃ）に示すように、フォトレジストパターン２８をマスクとして、第１の層間絶縁膜２５及び第２の層間絶縁膜２６を自己整合プロセスでドライエッチングしてコンタクトホール１６を形成する。ただし、コンタクトホール１６は、そのゲート側の側壁が第２のＣＭＰ工程で平坦となったサイドウォール２３の上部にかかるように形成される。ここで、サイドウォール２３の角部が最も削れてしまうのは、コンタクトホール１６の乗り上げが最も大きい箇所である。しかし、この箇所が平坦であるため、高選択比が得られ、削れ量が低減して、短絡防止のマージンが向上する。従って、短絡防止のマージンが向上した分だけ、開口性の高いエッチング条件にすることができる。
【００３０】
次に、ドライエッチングによってコンタクトホール１６の底部で露出している停止膜２４の一部を除去する。その後、反射防止膜２７及びフォトレジストパターン２８も除去する。
【００３１】
ここで、ゲート上の層間絶縁膜をエッチングする時に比べてゲート間の層間絶縁膜をエッチングする時には、層間絶縁膜のエッチングテーパ角は約２〜３°程度悪化する。これは、ゲート上部及び側面がＳｉＮで覆われているため、被エッチング膜からの酸素の供給量が少ないことが原因と考えられる。従って、可能な限りゲート高さを低くすることは開口マージン向上（高抵抗化抑制）に効果がある。
【００３２】
そして、図２（ｄ）に示すように、全面に導電物質を形成してコンタクトホールを埋め込む。ここで、導電物質として、Ａｌ，ポリシリコン，Ｔｉ，ＴｉＮ，Ｗ等を用いることができ、ここではＴｉＮ及びＷの積層膜を用いる。そして、導電物質に対してＣＭＰ又はドライエッチバックを実施して導電物質がコンタクトホール内のみに残るようにして、コンタクトパッドを形成する。このＣＭＰにおいて、導電物質と層間絶縁膜との研磨選択比が１：５〜１：５０であるスラリーを用いるのが望ましい。また、スラリーとして、アルミナ、シリカ、セリア、及びＭｎ２０３等の研磨粉を用いる。以上の工程により、コンタクトパッドを有する半導体装置が製造される。
【００３３】
上記の半導体装置の製造方法は、ゲートとコンタクトパッドを有するＤＲＡＭ，ＳＲＡＭ，ＤＲＡＭ混合素子（ＭＤＬ）及びフラッシュメモリ等に適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】ＣＭＰの過剰研磨量と研磨選択比の関係を調べた実験データである。
【図４】従来の半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置の製造方法におけるＣＭＰ工程を説明する断面図である。
【符号の説明】
【００３５】
１１ 半導体基板
１２ ゲート上部絶縁膜
１３ ゲート
１６ コンタクトホール
１７ コンタクトパッド
２３ サイドウォール
２５ 第１の層間絶縁膜
２６ 第２の層間絶縁膜
【技術分野】
【０００１】
本発明は、コンタクトパッドを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体素子が高集積化されるほど、その製造工程において工程マージンが減少する。例えば、ＤＲＡＭ，ＳＲＡＭ，フラッシュメモリ等のメモリの製造工程では、ビットラインとドレインのコンタクト面積や、キャパシタとソースのコンタクト面積が減少する。そこで、コンタクト面積を広げるためにコンタクトパッドが用いられている。
【０００３】
このようなコンタクトパッドを有する半導体装置の従来の製造方法について説明する。まず、図４（ａ）に示すように、半導体基板１１上に、ＳｉＮからなるゲート上部絶縁膜１２で上部が覆われたゲート１３を作成する。そして、全面にＳｉＮ膜を形成した後に全面エッチバックを行うことで、ゲート上部絶縁膜１２及びゲート１３の側面にサイドウォール１４を形成する。その後、全面に層間絶縁膜１５を形成する。
【０００４】
次に、図４（ｂ）に示すように、この層間絶縁膜１５をＣＭＰにより平坦化する。この際、ゲート上部絶縁膜１２の損傷を防止するために、ゲート上部絶縁膜１２の上に層間絶縁膜１５が約５０ｎｍ以上残るようにする。
【０００５】
次に、図４（ｃ）に示すように、フォトリソグラフィにより層間絶縁膜１５にコンタクトホール１６を形成する。そして、コンタクトホール１６を導電物質で埋め込んでコンタクトパッド１７を形成する。以上の工程により、コンタクトパッドを有する半導体装置が製造される。
【０００６】
ところで、デバイスの集積化に伴い、ゲート同士の間隔が狭くなるため、ゲート間スペースのアスペクト比が高くなる。そして、このゲート間スペースにある層間絶縁膜をエッチングする場合、ゲートの上部及び側面がＳｉＮで覆われていることで被エッチング膜からの酸素の供給量が少なくなるため、ゲート上の層間絶縁膜のエッチングに比べてエッチングテーパ形状が悪化する。従って、コンタクトパッドの開口が困難となり、開口不良が発生し、コンタクト抵抗が上昇する。
【０００７】
そこで、コンタクトパッドの開口性を向上するエッチング条件に変更する必要がある。しかし、この場合、ゲートとコンタクトパッドの短絡を防止するために設けられているゲート上絶縁膜やサイドウォールと層間絶縁膜との研磨選択比が低下し、工程マージンが低下するという問題が発生する。例えば、ＤＲＡＭにおいてゲートとビットラインが短絡するのを防ぐには、ゲートとコンタクトパッドの間を絶縁するＳｉＮ膜の膜厚を１０ｎｍ以上確保する必要がある。また、半導体装置の集積化に伴い、サイドウォールやゲート上部絶縁膜の薄膜化が必要となるため、短絡防止のマージンを向上させることは更に難しくなっている。
【０００８】
この問題を解消するため、ストッパー窒化膜肩部の形状を垂直化してコンタクトホールエッチングでの窒化膜の後退を低減する製造方法が提案されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開２０００−９１５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
Ｌ／Ｓ（ライン・アンド・スペース）が０．１７μｍ以下の半導体装置では、ゲート間スペースの幅が狭まり、アスペクトが７．０以上となる。そこで、このような集積化された半導体装置の製造において、ストッパー窒化膜肩部の形状を垂直化させると、ゲート間スペースへの層間絶縁膜の埋め込み不良が発生し、コンタクトパッド間が導通するという問題があった。
【００１１】
また、従来の製造方法では、図５（ａ）に示すように層間絶縁膜を形成した後、図５（ｂ）に示すように層間絶縁膜を一度にＣＭＰしていた。そのため、ＣＭＰのゲート上部絶縁膜での自動停止（auto-stop）が不完全となり、ゲート上部絶縁膜の膜厚の面内バラツキが大きくなって、短絡防止のマージンが劣化するという問題もあった。
【００１２】
本発明は、上述のような課題を解決するためになされたもので、その目的は、層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させることができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成する工程と、全面に絶縁膜を形成した後に全面エッチバックを行うことで、ゲート上部絶縁膜及びゲートの側面に、上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成する工程と、全面に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜のみをＣＭＰにより平坦化する第１のＣＭＰ工程と、ゲート上部絶縁膜よりも第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜、ゲート上部絶縁膜及びサイドウォールを平坦化する第２のＣＭＰ工程と、全面に第２の層間絶縁膜を形成する工程と、フォトリソグラフィにより第１の層間絶縁膜及び第２の層間絶縁膜に、ゲート側の側壁が第２のＣＭＰ工程で平坦となったサイドウォールの上部にかかるようにコンタクトホールを形成する工程と、コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１４】
本発明により、層間絶縁膜の埋め込み性を向上させ、短絡防止のマージンを向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態に係る半導体装置の製造方法について図１及び図２を参照しながら説明する。
【００１６】
まず、図１（ａ）に示すように、素子分離膜（不図示）により領域が分離された半導体基板１１上に、上部がゲート上部絶縁膜１２で覆われたゲート１３を作成する。
【００１７】
ここで、ゲート１３は、ポリシリコン膜２１と、その上にタングステンシリサイド（ＷＳｉ）又はタングステン（Ｗ）からなる層２２とを有する。また、ゲート上部絶縁膜１２として、ＳｉＮ，Ａ１２０３，ＳｉＣ等の絶縁膜を用いる。そして、ゲート上部絶縁膜１２の膜厚は、５０〜３００ｎｍであることが望ましく、ここでは２６０ｎｍとする。なお、ゲート上部絶縁膜１２は必ずしも形成しなくてもよい。
【００１８】
そして、全面にＳｉＮ，Ａ１２０３，ＳｉＣ等の絶縁膜を形成した後に全面エッチバックを行うことで、ゲート上部絶縁膜１２及びゲート１３の側面にサイドウォール２３を形成する。サイドウォール２３の膜厚は、５〜１００ｎｍであることが望ましく、例えば６５ｍｎとする。
【００１９】
ただし、エッチング条件を調整して、サイドウォール２３の上部の形状を電極２２の上面横を始点として垂直方向から５°〜３０°傾斜したテーパー形状とする。または、ゲート上部絶縁膜１２及びゲート１３をエッチングにより形成する際に、ゲート上部絶縁膜１２の形状をテーパー形状にして電極２２の上面横を始点として最終的に５°〜３０°の角度を持つようにするか、両方の組み合わせを用いてもよい。
【００２０】
次に、図１（ｂ）に示すように、全面に停止膜２４を形成する。ただし、サイドウォール２３を形成するための絶縁膜を停止膜２４として兼用することもできる。また、停止膜２４は、５〜４０ｎｍであることが望ましく、ここでは１５ｎｍにする。そして、ゲート上部絶縁膜１２、サイドウォール２３及び停止膜２４は、材質を統一することが望ましい。また、これらの絶縁膜の材質として、ゲートや層間絶縁膜を構成する材質とのエッチング選択比が大きい材質を用いるのが望ましい。ここでは、これらの絶縁膜をＳｉＮで統一する。
【００２１】
そして、全面に第１の層間絶縁膜２５を形成する。層間絶縁膜２５として、高密度プラズマ酸化膜（HDP Oxide），SOG（Spin On Glass），BPSG（Boron Phosphorus Silicate Glass），PSG（Phosphorus Silicate Glass），USG（Undoped Silicate Glass），PE-TEOS（Plasma Enhanced tetra-ethyl-ortho-silicate），Fox（Flowable Oxide），フォトレジスト及びポリマ等を用いる。ここで、上記のようにサイドウォール２３の上部の形状がテーパー形状であるため、ゲート間スペースの間口が広がり、第１の層間絶縁膜２５の埋め込み性が向上する。その後、更に埋込み性を向上させるためにリフローを実施する。
【００２２】
次に、図１（ｃ）に示すように、第１の層間絶縁膜２５のみをＣＭＰ（Chemical Mechanical Polishing）により平坦化する（第１のＣＭＰ工程）。ここでは、第１の層間絶縁膜２５が７００ｎｍ程度の厚さになるまでＣＭＰを続ける。このＣＭＰ工程において、第１の層間絶縁膜２５の段差部と平坦部のエッチングレートの差が１．５倍以上となる希釈材を添加したスラリー（例えば、シリカ）を用いる。これにより、ＣＭＰが自動停止し、第１の層間絶縁膜２５の段差が低減する。なお、このＣＭＰ条件では、ＳｉＮとの研磨選択比が低くなるため、ゲート上部絶縁膜１２上でＣＭＰを自動停止させることは困難である。
【００２３】
次に、図１（ｄ）に示すように、第１の層間絶縁膜２５の方がゲート上部絶縁膜１２及びサイドウォール２３よりも研磨選択比が高い条件でＣＭＰを行って、第１の層間絶縁膜２５、ゲート上部絶縁膜１２及びサイドウォール２３の上面を平坦化する（第２のＣＭＰ工程）。このＣＭＰ工程において、スラリーとして、アルミナ、シリカ、セリア及びＭｎ２Ｏ３の何れかの研磨粉を用いることができる。そして、ゲート上部絶縁膜１２よりも第１の層間絶縁膜２５の方が研磨選択比が高くなる希釈材（実パターンウェハで１：５以上、ブランケットウェハで１：５００以上）をスラリーに添加する。これにより、ＣＭＰが自動停止するため、平坦化バラツキを低減することができる。なお、終点検出（EPD: End Point Detection）を用いると、各ロット間やウェハ間の平坦化バラツキを低減することもできる。
【００２４】
ただし、ゲート間スペースとゲート高さ（半導体基板１１の上面からゲート上部絶縁膜１２の上面までの高さ）との比（アスペクト比）が７．０以下になるまでＣＭＰを続けることが望ましく、ここでは６．０以下になるまで続ける。但し、過度の研磨は短絡を引き起こすため、上部絶縁膜は２０ｎｍ以上残すことが望ましく、ここでは２００ｎｍ残す。
【００２５】
図３は、ＣＭＰの過剰研磨量と研磨選択比の関係を調べた実験データである。ただし、ゲート配線ピッチを２２０ｎｍとし、ＳｉＮに対する研磨選択比が５以上のセリアスラリーを用いた。この実験データより、ＣＭＰの過剰研磨量（Over Polishing）が７５％以上の場合、研磨選択比が向上することが判明した。従って、ゲート上部絶縁膜を約３０ｎｍ研磨するまでは研磨選択比が低いが、それ以降は研磨選択比が高くなる。
【００２６】
上記のように、第１のＣＭＰ工程により第１の層間絶縁膜のみの段差を低減した後に、ゲート上部絶縁膜及びサイドウォールよりも第１の層間絶縁膜の方が研磨選択比が高い条件で第２のＣＭＰ工程を行うことによって、平坦化バラツキを低減することができる。これにより、ゲート上部絶縁膜の膜厚が均一化されるため、短絡防止のマージンが向上する。
【００２７】
次に、図２（ａ）に示すように、全面に第２の層間絶縁膜２６を形成する。この第２の層間絶縁膜２６の材質として、第１の層間絶縁膜２５の材質と同じものを用いることが望ましい。また、第２の層間絶縁膜２６の膜厚は、３０〜１５０ｎｍが望ましく、ここでは１００ｎｍとする。この膜厚とする理由は、後述の反射防止膜をエッチング除去する工程で、反射防止膜とゲート上部絶縁膜１２とはエッチング選択比が低いため、ゲート上部絶縁膜１２がむき出しだと、短絡する危険が高いためである。
【００２８】
そして、図２（ｂ）に示すように、全面に反射防止膜２７を形成し、その上にコンタクトホールをエッチングするためのフォトレジストパターン２８を形成する。反射防止膜２７として非晶質カーボンを用いるのが望ましい。その理由は、非晶質カーボンは、安価であり、フォトレジストパターン２８と共に除去できるため別段の除去工程が不要だからである。
【００２９】
次に、図２（ｃ）に示すように、フォトレジストパターン２８をマスクとして、第１の層間絶縁膜２５及び第２の層間絶縁膜２６を自己整合プロセスでドライエッチングしてコンタクトホール１６を形成する。ただし、コンタクトホール１６は、そのゲート側の側壁が第２のＣＭＰ工程で平坦となったサイドウォール２３の上部にかかるように形成される。ここで、サイドウォール２３の角部が最も削れてしまうのは、コンタクトホール１６の乗り上げが最も大きい箇所である。しかし、この箇所が平坦であるため、高選択比が得られ、削れ量が低減して、短絡防止のマージンが向上する。従って、短絡防止のマージンが向上した分だけ、開口性の高いエッチング条件にすることができる。
【００３０】
次に、ドライエッチングによってコンタクトホール１６の底部で露出している停止膜２４の一部を除去する。その後、反射防止膜２７及びフォトレジストパターン２８も除去する。
【００３１】
ここで、ゲート上の層間絶縁膜をエッチングする時に比べてゲート間の層間絶縁膜をエッチングする時には、層間絶縁膜のエッチングテーパ角は約２〜３°程度悪化する。これは、ゲート上部及び側面がＳｉＮで覆われているため、被エッチング膜からの酸素の供給量が少ないことが原因と考えられる。従って、可能な限りゲート高さを低くすることは開口マージン向上（高抵抗化抑制）に効果がある。
【００３２】
そして、図２（ｄ）に示すように、全面に導電物質を形成してコンタクトホールを埋め込む。ここで、導電物質として、Ａｌ，ポリシリコン，Ｔｉ，ＴｉＮ，Ｗ等を用いることができ、ここではＴｉＮ及びＷの積層膜を用いる。そして、導電物質に対してＣＭＰ又はドライエッチバックを実施して導電物質がコンタクトホール内のみに残るようにして、コンタクトパッドを形成する。このＣＭＰにおいて、導電物質と層間絶縁膜との研磨選択比が１：５〜１：５０であるスラリーを用いるのが望ましい。また、スラリーとして、アルミナ、シリカ、セリア、及びＭｎ２０３等の研磨粉を用いる。以上の工程により、コンタクトパッドを有する半導体装置が製造される。
【００３３】
上記の半導体装置の製造方法は、ゲートとコンタクトパッドを有するＤＲＡＭ，ＳＲＡＭ，ＤＲＡＭ混合素子（ＭＤＬ）及びフラッシュメモリ等に適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図３】ＣＭＰの過剰研磨量と研磨選択比の関係を調べた実験データである。
【図４】従来の半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置の製造方法におけるＣＭＰ工程を説明する断面図である。
【符号の説明】
【００３５】
１１ 半導体基板
１２ ゲート上部絶縁膜
１３ ゲート
１６ コンタクトホール
１７ コンタクトパッド
２３ サイドウォール
２５ 第１の層間絶縁膜
２６ 第２の層間絶縁膜
【特許請求の範囲】
【請求項１】
上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成する工程と、
全面に絶縁膜を形成した後に全面エッチバックを行うことで、前記ゲート上部絶縁膜及び前記ゲートの側面に、上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成する工程と、
全面に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜のみをＣＭＰにより平坦化する第１のＣＭＰ工程と、
前記ゲート上部絶縁膜及び前記サイドウォールよりも前記第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、前記第１の層間絶縁膜、前記ゲート上部絶縁膜及び前記サイドウォールを平坦化する第２のＣＭＰ工程と、
全面に第２の層間絶縁膜を形成する工程と、
フォトリソグラフィにより前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、ゲート側の側壁が前記第２のＣＭＰ工程で平坦となった前記サイドウォールの上部にかかるようにコンタクトホールを形成する工程と、
前記コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のＣＭＰ工程において、前記第１の層間絶縁膜の段差部と平坦部のエッチングレートの差が１．５倍以上ある希釈材を添加したスラリーを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のＣＭＰ工程において、前記ゲート上部絶縁膜及び前記サイドウォールよりも前記第１の層間絶縁膜の方が研磨選択比が高い希釈材を添加したスラリーを用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記スラリーとして、アルミナ、シリカ、セリア及びＭｎ２Ｏ３の何れかの研磨粉を用いることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２のＣＭＰ工程において、ゲート間スペースの幅とゲート高さの比が７．０以下になるまでＣＭＰを続けることを特徴とする請求項１〜４に記載の半導体装置の製造方法。
【請求項１】
上部がゲート上部絶縁膜で覆われたゲートを半導体基板上に形成する工程と、
全面に絶縁膜を形成した後に全面エッチバックを行うことで、前記ゲート上部絶縁膜及び前記ゲートの側面に、上部の形状が垂直方向から５°〜３０°傾斜したテーパー形状のサイドウォールを形成する工程と、
全面に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜のみをＣＭＰにより平坦化する第１のＣＭＰ工程と、
前記ゲート上部絶縁膜及び前記サイドウォールよりも前記第１の層間絶縁膜の方が研磨選択比が高い条件でＣＭＰを行って、前記第１の層間絶縁膜、前記ゲート上部絶縁膜及び前記サイドウォールを平坦化する第２のＣＭＰ工程と、
全面に第２の層間絶縁膜を形成する工程と、
フォトリソグラフィにより前記第１の層間絶縁膜及び前記第２の層間絶縁膜に、ゲート側の側壁が前記第２のＣＭＰ工程で平坦となった前記サイドウォールの上部にかかるようにコンタクトホールを形成する工程と、
前記コンタクトホールを導電物質で埋め込んでコンタクトパッドを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のＣＭＰ工程において、前記第１の層間絶縁膜の段差部と平坦部のエッチングレートの差が１．５倍以上ある希釈材を添加したスラリーを用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のＣＭＰ工程において、前記ゲート上部絶縁膜及び前記サイドウォールよりも前記第１の層間絶縁膜の方が研磨選択比が高い希釈材を添加したスラリーを用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記スラリーとして、アルミナ、シリカ、セリア及びＭｎ２Ｏ３の何れかの研磨粉を用いることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２のＣＭＰ工程において、ゲート間スペースの幅とゲート高さの比が７．０以下になるまでＣＭＰを続けることを特徴とする請求項１〜４に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−２３７０８２（Ｐ２００６−２３７０８２Ａ）
【公開日】平成１８年９月７日（２００６．９．７）
【国際特許分類】
【出願番号】特願２００５−４６１２６（Ｐ２００５−４６１２６）
【出願日】平成１７年２月２２日（２００５．２．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１８年９月７日（２００６．９．７）
【国際特許分類】
【出願日】平成１７年２月２２日（２００５．２．２２）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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