反応性スパッタリング装置
【課題】シリコン基板上のＭＯＳＦＥＴにおいて、非常に薄い厚みを有し、膜質の高い均一性を有し、より高い誘電率を有する誘電体膜を堆積する装置を提供する。
【解決手段】反応性スパッタリング装置であって、ウエハー２２が配置されるウエハーホルダ１１と、ウエハーホルダ１１の回転軸から外れた上方に傾斜して設けられたターゲット１２と、ウエハーホルダ１１の下方に該ウエハーホルダ１１を挟んでそれぞれ設けられたガス導入部１７と排気ポート１６とを設ける。
【解決手段】反応性スパッタリング装置であって、ウエハー２２が配置されるウエハーホルダ１１と、ウエハーホルダ１１の回転軸から外れた上方に傾斜して設けられたターゲット１２と、ウエハーホルダ１１の下方に該ウエハーホルダ１１を挟んでそれぞれ設けられたガス導入部１７と排気ポート１６とを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高誘電率誘電体膜を堆積する装置に関し、特に、基板でのシリコン層で非常に薄くかつ均一な厚みを有する各種の酸化膜または窒化膜のごとき高誘電率誘電体膜を堆積する反応性スパッタリング装置に関する。
【背景技術】
【０００２】
シリコン基板上にＭＯＳＦＥＴデバイスを製作することにおいて、例えばＳｉＯ2よりも相当に高い誘電率を備えた誘電体物質の非常に薄い膜を成膜することは、将来の半導体デバイスにとって非常に重要である。ＭＯＳＦＥＴにおいて薄いより高い誘電率誘電体膜が例えばゲート絶縁層として使用されている。詳しくは、高誘電率誘電体物質は２つの異なる応用においてその使用が期待されている。第１の応用は、ＣＭＯＳトランジスタゲート誘電体でＳｉＯ2、ＳｉＯＮ、およびＳｉ3Ｎ4の誘電体物質を現在広く用いることに置き換えることである。第２の応用は、特に、液晶表示パネルのためのより高い容量を有するキャパシタを作ることである。
【０００３】
現在、高誘電率誘電体物質を成膜することに関して２つの基本的技術が存在する。第１の方法は化学的気相成長（ＣＶＤ）であり、第２の方法は物理的気相成長（ＰＶＤ）である。
【０００４】
たとえＣＶＤ方法により膜を堆積することにおいて多くの異なる技術があるとしても、基本的に、産業上では唯一２つの方法が広く応用されている。
【０００５】
第１の技術において、化学的プリカーサー、好ましくは金属有機複合物がプラズマまたは熱的エネルギによって分解され、そして適当なガスと反応して、望ましいより高い誘電率を有する誘電体物質を作る。この技術は通常ＭＯ−ＣＶＤ技術と呼ばれている。
【０００６】
第２の方法において、２つの化学的媒介物が基板に対して導入され、それは各ガス導入の間でタイムブレークを交互に作りながら導入される。当該タイムブレークの間、第１に導入されたガスは基板の表面に吸収された分子を除いて排気される。第２の媒介物が導入されるとき、それは当該表面に吸収された第１ガスの分子と反応し、誘電体膜を形成する。それから、残存する過剰なガスは、次のガス投入に至るまでのタイムブレークの間に排気される。この技術は、原子層堆積（ＡＬＤ）技術と呼ばれている。
【０００７】
ＣＭＯＳ応用におけるゲート絶縁体としてシリコン基板上に高誘電率誘電体膜を堆積することにおいて、２つの基本的な要求が存在する。第１の要求は、当該膜は非常に薄いものでなければならないということである。例えば、将来のＣＭＯＳデバイスの大部分は物理的な厚みが３ｎｍよりも小さいという膜を必要とする。第２の要求は、当該膜の厚みが、例えば１％（１σ）よりも小さいものであり、非常に均一であるということである。これらの膜は非常に薄いので、不均一性が僅かでもあるとこの膜は電気的特性、例えば容量や漏れ電流などに重大な変化を与える。これらの２つの基本的要求に関連して上記成膜技術の欠点が議論される。
【０００８】
従来の技術の１つとして、例えば反応性スパッタリング方法またはＣＶＤを用いてシリコン層上に直接に高誘電体酸化膜を堆積する方法を開示する特許文献１が存在する。この方法は、高い誘電体または絶縁体のごとき、高誘電率酸化膜の特性を損なうことなくシリコン層上に直接に高誘電体酸化膜を形成するための方法が提案されている。前述した従来の方法によれば、第１に、高誘電率窒化膜がシリコン層の上に形成され、その後、高誘電率窒化膜は、酸化されることによって高誘電率酸化膜になるように変化する。
【０００９】
【特許文献１】特開平１１−１６８０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は次の通りである。シリコン基板上のＭＯＳＦＥＴでゲート絶縁層として用いられる非常に薄い誘電体膜を製作する時、より高い誘電率を備えた均一な誘電体膜が成膜されることが必要とされる。
【００１１】
本発明の目的は、シリコン基板上のＭＯＳＦＥＴにおいて、非常に薄い厚みを有し、膜質の高い均一性を有し、より高い誘電率を有する誘電体膜を堆積する装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、ウェハーが配置され、所定の回転速度で回転するウェハーホルダと、
前記ウェハーホルダの回転軸から外れた上方の位置に、傾斜姿勢で設けられ、ハフニウムを含有するターゲットが取り付けられ、ＤＣ電力を投入可能なカソードと、
前記ウェハーホルダの回転軸から外れた下方の位置であって、上方に前記カソードが位置しない位置に設けられ、プロセスガスとして窒素ガスを導入するためのガス導入部と、
前記ウェハーホルダの下方であって、当該ウェハーホルダを挟んで前記ガス導入部とは反対側の位置に設けられた排気ポートと、
を備えることを特徴とする反応性スパッタリング装置である。
【発明の効果】
【００１３】
本発明によれば、ＰＶＤおよび熱的アニーリングプロセスによって非常に薄いかつ非常に均一な誘電体膜を堆積することにおいて新技術が提供され、当該新技術では膜はプラズマによって誘導されるダメージを受けない。この技術によれば、ＥＯＴ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ：等価酸化物厚み）＜１ｎｍ、かつ漏れ電流が１０-1Ａ／ｃｍ2よりも小さいという特性を有する高誘電率誘電体膜を作製するということが示される。
【発明を実施するための最良の形態】
【００１４】
本発明に係る高誘電率誘電体膜を堆積する方法は、上記目的を達成するため、次のように構成される。
【００１５】
基板のドープシリコン層またはドープシリコン化合物層の上に高誘電率誘電体膜を堆積する方法は、特定元素（Ａ）を窒化してシリコン層上に窒化膜（ＡxＮy）を形成する第１ステップであって、当該窒化膜（ＡxＮy）における特定元素（Ａ）と窒素（Ｎ）がｘとｙの間で所定割合の関係を有する上記第１ステップと、当該窒化膜を酸化雰囲気において酸化して酸化かつ窒化された誘電体膜（ＡＯＮ）を形成する第２ステップを含んで構成される。
【００１６】
前述の方法において、好ましくは、特定元素（Ａ）は元素の周期表の３族、４族、または５族に属するいずれかの元素である。
【００１７】
前述の方法において、好ましくは、窒化膜（ＡxＮy）で特定元素（Ａ）と窒素（Ｎ）はｙがそのストチオメトリック値（ｓｔｏｃｈｉｏｍｅｔｒｉｃ ｖａｌｕｅ）よりも小さいという関係を有する。
【００１８】
前述の方法において、好ましくは、特定元素（Ａ）はハフニウム（Ｈｆ）である。
【００１９】
前述の方法において、好ましくは、窒化膜（ＨｆxＮy）におけるハフニウム（Ｈｆ）と窒素（Ｎ）は０＜ｙ＜１．５、ｘが１の時という関係を有する。
【００２０】
前述の方法において、好ましくは、第２ステップでの酸化プロセスは４００〜１０００℃の温度範囲に含まれる特定温度を有する熱的アニールプロセスによって実行される。
【００２１】
前述の方法において、好ましくは反応性スパッタリング方法が膜堆積に用いられる。
【００２２】
前述の方法において、好ましくは、ＳｉＯ2層、ＳｉＮ層、ＳｉＯＮ層のいずれかが最初にシリコン層上に設けられ、それから高誘電率誘電体膜（ＡＯＮ）を堆積する。
【００２３】
前述の方法において、好ましくは、第１ステップでの窒化プロセスのために供給される窒素ガス（Ｎ2）の流速は１〜１５ｓｃｃｍの範囲に含まれるいずれかの値である。
【００２４】
以下に、添付した図面を参照して好適な実施形態を説明する。当該実施形態の説明を通して本発明の詳細が明らかにされる。
【００２５】
［実施形態１］
図１〜図６を参照して本発明の第１実施形態が説明される。一例としてＰＶＤ処理チャンバ１０の概略構成図が図１に示される。本発明による高誘電率誘電体膜を堆積する方法は、当該ＰＶＤ処理チャンバでＭＯＳＦＥＴ用ゲート電極を作るためのシリコンウェハー上にゲート絶縁層を作るために、実行される。
【００２６】
最初に、ＰＶＤ処理チャンバ１０の構造が説明される。この処理チャンバ１０は、ウェハーホルダ１１、いわゆるカソードと呼ばれる、平板形状を有するターゲット１２、側壁１３、トッププレート１４、ボトムプレート１５、排気ポート１６、およびガス導入部１７から構成されている。ターゲット１２の代表的材料は好ましくはハフニウム（Ｈｆ）である。ターゲット１２は、絶縁支持プレート１８を介して、傾斜姿勢で、処理チャンバ１０の壁またはプレート（１３，１４）に固定されている。ターゲット１２は、絶縁支持プレート１８によって処理チャンバ１０のその他の部分から電気的に絶縁されている。
【００２７】
ターゲット１２の上側または横側では、回転可能な支持プレート２０に固定されたマグネット配列１９が存在する。支持プレート２０は、図示されていない駆動機構を有している。参照番号２０ａは回転軸を示している。装置が作動している間、マグネット配列１９は、駆動機構の中に含まれる電気モータによって回転させられる。マグネット配列１９のための電気モータおよび回転機構は図１に示されていない。
【００２８】
前述したターゲット１２は、ＤＣ電源２１からプラズマを生成するためのＤＣ電力が供給される。ＤＣ電力を用いることは本質的なことではない。ＤＣ電力の代わりにｒｆ（交流）電力をプラズマを発生させるために用いることもできる。
【００２９】
ターゲット１２は、好ましくは、９９．９９％の純度を有するハフニウム（Ｈｆ）によって作られている。ターゲット１２はウェハーホルダ１１の上に配置されたウェハーまたは基板２２に対して好ましい所定の角度をもって配置されている。再び、ウェハーホルダ１１の軸１１ａとターゲット１２の軸１２ａは平行ではなく、所定の角度（α）にて交差するようになっている。２つの軸１１ａと軸１２ａは同じ平面内に存在する。これらの２つの軸１１ａと軸１２ａの間の角度（α）は９０°よりも小さく、代表的にはおよそ４５°である。
【００３０】
ウェハーホルダ１１は、ウェハー２２上での膜堆積の間、およそ６０ｒｐｍ等の回転速度で回転させられている。回転速度は重要なことではなく、広い範囲、例えば１０〜５００ｒｐｍの範囲で変化させることができる。ウェハーホルダの回転機構は図において示されていない。
【００３１】
次に、前述したＰＶＤ処理チャンバで実行されるウェハー２２上に高誘電率誘電体膜を堆積する方法またはプロセスが図２を参照して詳細に説明される。
【００３２】
高誘電率誘電体膜は、ドープシリコン（ｐ−Ｓｉ，ｎ−Ｓｉ）またはドープシリコン化合物（ドープされたＳｉＧｅ。例えば、ｐ−ＳｉＧｅ，ｎ−ＳｉＧｅ）のウェハー２２の表面上に形成される。高誘電率誘電体膜は、ウェハー２２の上に作製されたＣＭＯＳデバイスにおけるＭＯＳＦＥＴのゲート誘電体層に用いられる。それは、ＳｉＯ2の誘電率よりも大きな、より高い誘電率を有する非常に薄い誘電体膜である。
【００３３】
プロセスガスとして、ＡｒまたはＮ2が、ガス導入部１７を経由して処理チャンバ１０の中に導入される。処理チャンバ１０の内部圧力は好ましくは０．５Ｐａよりも低く維持されている。Ｈｆターゲット１２にＤＣ電力を与えることによってスパッタリングが実行される。
【００３４】
Ｈｆターゲット１２を用いてスパッタリングを実行する時、処理チャンバ１０は予め窒素（Ｎ2）／アルゴン（Ａｒ）の混合ガスが導入されている。ＰＶＤ処理チャンバ１０の中にはＮ2の原子が存在するので、スパッタされた原子Ｈｆは窒素のラジカル／イオンと反応してウェハー２２の表面上にＨｆＮ（窒化ハフニウム）の膜または層を形成する。ウェハー２２の基礎となる物質はシリコンである。当該ＨｆＮ膜はドープされたシリコン層またはＳｉＧｅなどの上に形成される。
【００３５】
Ｈｆを基礎とする高誘電率誘電体膜を形成する手順は次の通り進行する。
【００３６】
（１）：ウェハー（前述のウェハー２２）は希釈化されたＨｆ溶液によって洗浄され、元々存在したシリコン酸化物を除去する（ステップＳ１）。
（２）：当該ウェハーを乾燥する（ステップＳ１）。
（３）：反応性スパッタリング技術によってウェハー上にＨｆＮ膜を堆積する（ステップＳ２）。
（４）：約１％の含有率で酸素を含むほとんどが不活性ガスまたはＮ2である環境で４００℃を越える高い温度でウェハーをアニールする（ステップＳ３）。
【００３７】
最初、ウェハーは希釈されたＨＦ溶液で洗浄され、ウェハー表面上における元々存在する酸化物と他の汚れを除去し、乾燥する（ステップＳ１）。第２に、ＨｆＮ膜をウェハー表面上に反応性スパッタ成膜技術によって堆積する（ステップＳ２）。当該ＨｆＮの堆積に関して前述したＰＶＤ処理チャンバ１０が用いられる。第３に、ウェハーは４００℃を越えるより高い温度で熱的アニールを受ける（ステップＳ３）。当該アニールの時の圧力は重要な事項ではなく、数トール（Ｔｏｒｒ）の圧力から大気圧まで変化させることができる。当該アニールのガス環境はほとんど不活性ガスまたはＮ2ガスであり、約１％の酸素を含むものである。当該アニールプロセスによってＨｆＮ膜は酸化され、ＨｆＮ膜は高誘電率誘電体膜としてのＨｆＯＮ膜に変化する。
【００３８】
非常に薄くかつゲート誘電体として用いられる高誘電率誘電体膜をＨｆターゲット１２を用いて堆積または形成する上記プロセスにおいて、窒化膜（ＨｆxＮy）におけるハフニウム（Ｈｆ）と窒素（Ｎ）はｘ＝１に関して０＜ｙ＜１．５という関係を有している。
【００３９】
前述した膜の準備の後、ＴａＮ膜がゲート電極としてＨｆＮ膜の上に成膜され、ウェハー２２上で金属酸化半導体（ＭＯＳ）キャパシタを形成するようにパターン化されかつエッチングされる。これらのＭＯＳキャパシタのＣＶ（容量・電圧）特性およびＩＶ（電流・電圧）特性を検査し、等価酸化物厚み（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）および漏れ電流を評価した。
【００４０】
前述した装置構成によれば、２００ｍｍまたは３００ｍｍの直径のウェハーの上に全体に渡って極めて均一な膜を作る。図３は２００ｍｍウェハー上での当該ＨｆＮ膜の均一性を示す。図３（Ａ）は膜の厚みを示すウェハーの平面図であり、図３（Ｂ）は当該膜の規格化された抵抗値を示す直径ラインにおける縦方向の図である。膜の厚みは、直径１８０ｍｍの円形表面領域の全面で分散して設定した４９点で測定され、その標準偏差（σ）は０．９５％として概算された。標準偏差は膜の非均一性を表している。図３において、参照番号２３は均一性の等高線を示し、参照番号２４は抵抗値データによって形成された特性線を示す。
【００４１】
図４および図５は、先に説明した手順で得られた、準備されたハフニウム酸化窒化膜（ＨｆＯＮ）に関する電気的データを示している。それらのＨｆＯＮ膜は次のようなプロセスパラメータおよび膜パラメータで堆積されたものである。
【００４２】
圧力 ０．０１９Ｐａ
Ａｒガス流速 ２０ｓｃｃｍ
Ｎ2ガス流速 ６ｓｃｃｍ
ＤＣ電力 ３００Ｗ
成膜速度 ２．４ｎｍ／分
成膜時間 １２．５秒
ＨｆＮ膜厚み ０．５ｎｍ
ＨｆＮ膜抵抗値 ５１６μ／Ωｃｍ
ＨｆＮ膜均一性 ０．９５％（１σ）
【００４３】
図４および図５は、それぞれ、準備された膜のＣＶ特性およびＩＶ特性を示す。この場合において、熱的アニール前の元々のＨｆＮ膜の厚みは０．５ｎｍである。熱的アニールは、Ｎ2およびＯ2（〜１％）の混合ガスで、大気圧の下で、６００℃の温度で、３０秒間実行される。堆積されたＨｆＮは低い抵抗値を有し、金属的な特性を示す。ＨｆＮ膜の抵抗値特性は、当該膜の窒素の含有量で変化する。図６は、処理チャンバ１０の中に導入される窒素の流速の関数としてＨｆＮ抵抗値特性の変化を示す。
【００４４】
図４および図５に示されるように、熱的アニールの処理後、結果として生じる膜（ＨｆＯＮ）は誘電体の特性を示す。結果としての膜は非常に薄い厚みを有した高誘電率誘電体膜になる。それ故に、熱的アニールの間に、ＨｆＮ膜は酸素と反応して前述の条件を満足しＨｆＯＮを形成する（分子的な窒素は６００℃ではＨｆＮと反応しない）。
【００４５】
再び、Ｓｉ／ＨｆＮ境界面において、ＳｉはＨｆＯＮ膜を通り抜けて到来する酸素と反応し、非常に薄いＳｉＯ層を形成する。より高い温度でＨｆとＳｉは境界面の近傍で合成され、ＨｆＳｉＯＮを形成する。従って、結果として生じる膜はＨｆＯＮ、ＨｆＳｉＯＮ、およびＳｉＯを含む。図４および図５に示される膜に関して、概算されたＥＯＴおよび漏れ電流は、それぞれ、０．９５ｎｍおよび０．０３Ａ／ｃｍ-2である。漏れ電流は−１．２ボルト（Ｖ）で概算され、それは−０．２ボルトのＶｆｂ（フラットバンド電圧）から−１ボルトのより低い電圧である。
【００４６】
Ｓｉの酸化の程度とＳｉおよびＨｆの混合の程度とは、アニ−ルの温度および時間に依存する。初期のＨｆＮの厚みに依存して、最も低いＥＯＴおよび／または最も低い漏れ電流を得るために最適なアニ−ル温度とアニール時間が見出されなければならない。
【００４７】
膜堆積のプロセスの間、Ｈｆターゲット１２の中心とウェハーホルダ１１との間の垂直な距離は３００ｍｍである。ＤＣ電力によって生成されるプラズマは基本的に強い磁界によってＨｆターゲット１２の近傍に閉じ込められる。これらの２つの理由に基づいて、ウェハー表面上におけるプラズマ密度は無視できる程度により小さいものである。このように、前述した装置構成を用いた膜の堆積はリモートプラズマによる成膜として考えることができる。これらの事実のため、ウェハー２２上に堆積する膜はプラズマによって誘導されるダメージを受けることはない。このことは、さらに、膜に対するプラズマ誘導ダメージの証拠が見出されないＣＶ測定およびＩＶ測定によって確認される。
【００４８】
第１実施形態の変形例として、上記のハフニウム（Ｈｆ）の代わりに、ゲート誘電体を得ることにおける初期の膜として、他の金属または金属窒化物を用いることができる。他の金属は元素の周期表の３族、４族、または５族に属する特定の元素である。特定の元素に関するいくつかの例としては、Ｚｒ，Ｌａ，Ｔｉ，Ｔａ等のものである。当該特定の元素を一般的にシンボル“Ａ”で示す場合に、堆積した窒化物質はＡxＮyとして表現される。この場合において、窒化膜（ＡxＮy）における特定の元素（Ａ）と窒素（Ｎ）はｘとｙの間で予め定められた割合関係を有している。具体的にｙは窒化膜（ＡxＮy）に関してそのストチオメトリック値（ｓｔｏｃｈｉｏｍｅｔｒｉｃ ｖａｌｕｅ）よりも小さいものとなっている。
【００４９】
同様にまた金属ゲートとして濃密にドープされたポリシリコンを用いることができる。さらに、１つのタイプの物質の代わりに、金属ゲートとして異なる金属／金属窒化物の組合せを用いることも可能である。金属ゲート物質のタイプに依存して、フラットバンド電圧はシフトし、作製されたＭＯＳデバイスの金属ゲートの仕事関数は変化する。
【００５０】
［実施形態２］
次に本発明の第２実施形態を説明する。第２実施形態の特徴は膜の準備手順にある。第２実施形態における膜の準備手順は次の通りである。
【００５１】
（１）：ウェハーは希釈されたＨＦ溶液において洗浄され、元々のシリコン酸化物を除去する。
（２）：ウェハーを乾燥する。
（３）：ＮＨ3のガス雰囲気で５００℃を越えて熱アニ−ルする。
（４）：反応性スパッタリング技術においてＨｆＮを堆積する。
（５）：約１％の含有率の酸素を含むほとんどが不活性ガスまたはＮ2の雰囲気において４００℃を越えるより高い温度でウェハーをアニールする。
【００５２】
第２実施形態においてＨｆＮ膜の成膜前における初期のウェハーの準備のみが第１実施形態に比較して変更される。上で説明したように、ウェハーは希釈化されたＨＦ溶液での洗浄の後であってＨｆＮの成膜前に、ＮＨ3のガス雰囲気で熱的アニールを受ける。このアニールプロセスの間、シリコン窒化物（ＳｉＮx）の薄い層がウェハー表面上に形成される。代表的に、アニール時間とアニール温度は、１ｎｍの厚みよりもより小さい厚みのシリコン窒化物膜を有するように制御される。しかしながら、このことは重要な要求ではない。このシリコン窒化物層は、その後の成膜アニールの間、Ｓｉウェハー２２への酸素の拡散を抑制する。Ｓｉウェハー２２への酸素の拡散はＳｉＯ2の形成の原因となり、それによってＥＯＴの増加の原因となる。従ってシリコン窒化物層は、結果的に生じた膜のＥＯＴを最小化することを支援する。
【００５３】
前述した追加のステップを除いて、第２実施形態におけるすべてのその他の処理ステップおよび処理システムの構成は第１実施形態で説明したそれらと同じである。
【００５４】
［実施形態３］
次に本発明の第３実施形態を説明する。第３実施形態の特徴は同様にまた膜準備手順にある。第３実施形態における膜準備手順は次の通りである。第３実施形態において、初期のウェハー準備の方法のみが変更される。
【００５５】
（１）：ウェハーは希釈化されたＨＦ溶液で洗浄され元々存するシリコン酸化物が除去される。
（２）：ウェハーを乾燥する。
（３）：ＣＶＤまたはＲＴＰプロセスによって下地層と呼ばれるＳｉＯ2またはＳｉＯＮまたはＳｉ3Ｎ4の非常に薄い層を堆積する。
（４）：反応性スパッタリング技術によってＨｆＮを堆積する。
（５）：約１％の含有率の酸素を含むほとんどが不活性ガスまたはＮ2の雰囲気において４００℃を越えるより高い温度でウェハーをアニールする。
【００５６】
ＣＶＤまたはＲＴＰによって堆積されるＳｉＯ2層、ＳｉＯＮ層、またはＳｉ3Ｎ4層は、通常、およそ１ｎｍまたはそれより小さく保持される。この層の使用することは、最終的な混成の誘電体物質の電気的特性を改善することである。
【００５７】
前述した相違を除いて、すべての他の膜準備の方法は第１実施形態で説明されたそれらと同じである。
【００５８】
図７と図８は、それぞれ、下地層が１．２ｎｍの厚みを有するＳｉＯ2である処の結果的に生じた膜に関して、ＣＶ曲線とＩＶ曲線を示す。図９と図１０は、それぞれ、下地層が１．２ｎｍの厚みを有するＳｉＯＮである処の結果的に生じた膜に関して、ＣＶ曲線とＩＶ曲線を示す。これらのＳｉＯ2とＳｉＯＮはＲＴＰプロセスによって堆積されたものである。ＨｆＮは第１実施形態で与えられた条件の下で反応性スパッタリングによってこれらのウェハー上に堆積される。その後、当該膜は９００℃の温度で３０秒間熱的にアニールされる。その後、ＣＶデータとＩＶデータがＴａＮ金属ゲート電極を用いて測定される。
【００５９】
これらの膜の電気的特性の要約は図１１に描かれた表で示される。
【００６０】
その後の成膜のアニール温度およびアニール時間は電気的特性を最適化する上で重要である。前述したアニール時間およびアニール温度はおそらく最良な条件ではないということは留意すべきである。同様にまたＲＴＰ法以外の異なるアニーリング技術を用いることも可能である。
【産業上の利用可能性】
【００６１】
本発明は、ドープされたシリコンまたはトープされたＳｉ（シリコン）化合物のウェハーの上で非常に薄いかつ均一な厚みを有する各種の金属酸化物膜または金属酸化窒化膜のごとき高誘電率誘電体膜であって、ＭＯＳＦＥＴデバイスのゲート誘電体層として用いられるものを堆積するのに使用される。
【図面の簡単な説明】
【００６２】
【図１】この図はＨｆＮ成膜のために用いられるＤＣマグネトロンＰＶＤ装置の構成図である。
【図２】この図はゲート絶縁膜として高誘電率誘電体膜を形成するための工程図である。
【図３】この図（（Ａ），（Ｂ））は膜厚を示すウェハーの平面図（Ａ）と膜の規格化抵抗を示す直径ラインにおける縦方向の図（Ｂ）である。
【図４】この図は結果的に生じた誘電体膜に関して得られたＣＶデータを示す特性グラフである。
【図５】この図は結果的に得られた誘電体膜に関して得られたＩＶデータを示す特性グラフである。
【図６】この図は処理チャンバに導入された窒素の流速に対してＨｆＮの抵抗値の変化を示す特性グラフである。
【図７】この図は下地層が１．２ｎｍのＳｉＯ2でありかつＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるところの最終的誘電体膜に関するＣＶ曲線を示す特性グラフである。
【図８】この図は下地層が１．２ｎｍのＳｉＯ2およびＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるときの最終的誘電体膜のＩＶ曲線を示す特性グラフである。
【図９】この図は下地層が１．２ｎｍのＳｉＯＮでありかつＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるときの最終的誘電体膜のＣＶ曲線を示す特性グラフである。
【図１０】この図は、下地層が１．２ｎｍのＳｉＯＮでありかつＨｆＮの厚みが０．５ｎｍまたは１ｎｍであるときの最終的誘電体膜のＩＶカーブを示す特性グラフである。
【図１１】この図は特別な元素の電気的属性の要約を示す表である。
【符号の説明】
【００６３】
１０ ＰＶＤ処理チャンバ
１１ ウェハーホルダ
１２ ターゲット
１９ マグネット配列
２２ ウェハー
【技術分野】
【０００１】
本発明は高誘電率誘電体膜を堆積する装置に関し、特に、基板でのシリコン層で非常に薄くかつ均一な厚みを有する各種の酸化膜または窒化膜のごとき高誘電率誘電体膜を堆積する反応性スパッタリング装置に関する。
【背景技術】
【０００２】
シリコン基板上にＭＯＳＦＥＴデバイスを製作することにおいて、例えばＳｉＯ2よりも相当に高い誘電率を備えた誘電体物質の非常に薄い膜を成膜することは、将来の半導体デバイスにとって非常に重要である。ＭＯＳＦＥＴにおいて薄いより高い誘電率誘電体膜が例えばゲート絶縁層として使用されている。詳しくは、高誘電率誘電体物質は２つの異なる応用においてその使用が期待されている。第１の応用は、ＣＭＯＳトランジスタゲート誘電体でＳｉＯ2、ＳｉＯＮ、およびＳｉ3Ｎ4の誘電体物質を現在広く用いることに置き換えることである。第２の応用は、特に、液晶表示パネルのためのより高い容量を有するキャパシタを作ることである。
【０００３】
現在、高誘電率誘電体物質を成膜することに関して２つの基本的技術が存在する。第１の方法は化学的気相成長（ＣＶＤ）であり、第２の方法は物理的気相成長（ＰＶＤ）である。
【０００４】
たとえＣＶＤ方法により膜を堆積することにおいて多くの異なる技術があるとしても、基本的に、産業上では唯一２つの方法が広く応用されている。
【０００５】
第１の技術において、化学的プリカーサー、好ましくは金属有機複合物がプラズマまたは熱的エネルギによって分解され、そして適当なガスと反応して、望ましいより高い誘電率を有する誘電体物質を作る。この技術は通常ＭＯ−ＣＶＤ技術と呼ばれている。
【０００６】
第２の方法において、２つの化学的媒介物が基板に対して導入され、それは各ガス導入の間でタイムブレークを交互に作りながら導入される。当該タイムブレークの間、第１に導入されたガスは基板の表面に吸収された分子を除いて排気される。第２の媒介物が導入されるとき、それは当該表面に吸収された第１ガスの分子と反応し、誘電体膜を形成する。それから、残存する過剰なガスは、次のガス投入に至るまでのタイムブレークの間に排気される。この技術は、原子層堆積（ＡＬＤ）技術と呼ばれている。
【０００７】
ＣＭＯＳ応用におけるゲート絶縁体としてシリコン基板上に高誘電率誘電体膜を堆積することにおいて、２つの基本的な要求が存在する。第１の要求は、当該膜は非常に薄いものでなければならないということである。例えば、将来のＣＭＯＳデバイスの大部分は物理的な厚みが３ｎｍよりも小さいという膜を必要とする。第２の要求は、当該膜の厚みが、例えば１％（１σ）よりも小さいものであり、非常に均一であるということである。これらの膜は非常に薄いので、不均一性が僅かでもあるとこの膜は電気的特性、例えば容量や漏れ電流などに重大な変化を与える。これらの２つの基本的要求に関連して上記成膜技術の欠点が議論される。
【０００８】
従来の技術の１つとして、例えば反応性スパッタリング方法またはＣＶＤを用いてシリコン層上に直接に高誘電体酸化膜を堆積する方法を開示する特許文献１が存在する。この方法は、高い誘電体または絶縁体のごとき、高誘電率酸化膜の特性を損なうことなくシリコン層上に直接に高誘電体酸化膜を形成するための方法が提案されている。前述した従来の方法によれば、第１に、高誘電率窒化膜がシリコン層の上に形成され、その後、高誘電率窒化膜は、酸化されることによって高誘電率酸化膜になるように変化する。
【０００９】
【特許文献１】特開平１１−１６８０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は次の通りである。シリコン基板上のＭＯＳＦＥＴでゲート絶縁層として用いられる非常に薄い誘電体膜を製作する時、より高い誘電率を備えた均一な誘電体膜が成膜されることが必要とされる。
【００１１】
本発明の目的は、シリコン基板上のＭＯＳＦＥＴにおいて、非常に薄い厚みを有し、膜質の高い均一性を有し、より高い誘電率を有する誘電体膜を堆積する装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、ウェハーが配置され、所定の回転速度で回転するウェハーホルダと、
前記ウェハーホルダの回転軸から外れた上方の位置に、傾斜姿勢で設けられ、ハフニウムを含有するターゲットが取り付けられ、ＤＣ電力を投入可能なカソードと、
前記ウェハーホルダの回転軸から外れた下方の位置であって、上方に前記カソードが位置しない位置に設けられ、プロセスガスとして窒素ガスを導入するためのガス導入部と、
前記ウェハーホルダの下方であって、当該ウェハーホルダを挟んで前記ガス導入部とは反対側の位置に設けられた排気ポートと、
を備えることを特徴とする反応性スパッタリング装置である。
【発明の効果】
【００１３】
本発明によれば、ＰＶＤおよび熱的アニーリングプロセスによって非常に薄いかつ非常に均一な誘電体膜を堆積することにおいて新技術が提供され、当該新技術では膜はプラズマによって誘導されるダメージを受けない。この技術によれば、ＥＯＴ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ：等価酸化物厚み）＜１ｎｍ、かつ漏れ電流が１０-1Ａ／ｃｍ2よりも小さいという特性を有する高誘電率誘電体膜を作製するということが示される。
【発明を実施するための最良の形態】
【００１４】
本発明に係る高誘電率誘電体膜を堆積する方法は、上記目的を達成するため、次のように構成される。
【００１５】
基板のドープシリコン層またはドープシリコン化合物層の上に高誘電率誘電体膜を堆積する方法は、特定元素（Ａ）を窒化してシリコン層上に窒化膜（ＡxＮy）を形成する第１ステップであって、当該窒化膜（ＡxＮy）における特定元素（Ａ）と窒素（Ｎ）がｘとｙの間で所定割合の関係を有する上記第１ステップと、当該窒化膜を酸化雰囲気において酸化して酸化かつ窒化された誘電体膜（ＡＯＮ）を形成する第２ステップを含んで構成される。
【００１６】
前述の方法において、好ましくは、特定元素（Ａ）は元素の周期表の３族、４族、または５族に属するいずれかの元素である。
【００１７】
前述の方法において、好ましくは、窒化膜（ＡxＮy）で特定元素（Ａ）と窒素（Ｎ）はｙがそのストチオメトリック値（ｓｔｏｃｈｉｏｍｅｔｒｉｃ ｖａｌｕｅ）よりも小さいという関係を有する。
【００１８】
前述の方法において、好ましくは、特定元素（Ａ）はハフニウム（Ｈｆ）である。
【００１９】
前述の方法において、好ましくは、窒化膜（ＨｆxＮy）におけるハフニウム（Ｈｆ）と窒素（Ｎ）は０＜ｙ＜１．５、ｘが１の時という関係を有する。
【００２０】
前述の方法において、好ましくは、第２ステップでの酸化プロセスは４００〜１０００℃の温度範囲に含まれる特定温度を有する熱的アニールプロセスによって実行される。
【００２１】
前述の方法において、好ましくは反応性スパッタリング方法が膜堆積に用いられる。
【００２２】
前述の方法において、好ましくは、ＳｉＯ2層、ＳｉＮ層、ＳｉＯＮ層のいずれかが最初にシリコン層上に設けられ、それから高誘電率誘電体膜（ＡＯＮ）を堆積する。
【００２３】
前述の方法において、好ましくは、第１ステップでの窒化プロセスのために供給される窒素ガス（Ｎ2）の流速は１〜１５ｓｃｃｍの範囲に含まれるいずれかの値である。
【００２４】
以下に、添付した図面を参照して好適な実施形態を説明する。当該実施形態の説明を通して本発明の詳細が明らかにされる。
【００２５】
［実施形態１］
図１〜図６を参照して本発明の第１実施形態が説明される。一例としてＰＶＤ処理チャンバ１０の概略構成図が図１に示される。本発明による高誘電率誘電体膜を堆積する方法は、当該ＰＶＤ処理チャンバでＭＯＳＦＥＴ用ゲート電極を作るためのシリコンウェハー上にゲート絶縁層を作るために、実行される。
【００２６】
最初に、ＰＶＤ処理チャンバ１０の構造が説明される。この処理チャンバ１０は、ウェハーホルダ１１、いわゆるカソードと呼ばれる、平板形状を有するターゲット１２、側壁１３、トッププレート１４、ボトムプレート１５、排気ポート１６、およびガス導入部１７から構成されている。ターゲット１２の代表的材料は好ましくはハフニウム（Ｈｆ）である。ターゲット１２は、絶縁支持プレート１８を介して、傾斜姿勢で、処理チャンバ１０の壁またはプレート（１３，１４）に固定されている。ターゲット１２は、絶縁支持プレート１８によって処理チャンバ１０のその他の部分から電気的に絶縁されている。
【００２７】
ターゲット１２の上側または横側では、回転可能な支持プレート２０に固定されたマグネット配列１９が存在する。支持プレート２０は、図示されていない駆動機構を有している。参照番号２０ａは回転軸を示している。装置が作動している間、マグネット配列１９は、駆動機構の中に含まれる電気モータによって回転させられる。マグネット配列１９のための電気モータおよび回転機構は図１に示されていない。
【００２８】
前述したターゲット１２は、ＤＣ電源２１からプラズマを生成するためのＤＣ電力が供給される。ＤＣ電力を用いることは本質的なことではない。ＤＣ電力の代わりにｒｆ（交流）電力をプラズマを発生させるために用いることもできる。
【００２９】
ターゲット１２は、好ましくは、９９．９９％の純度を有するハフニウム（Ｈｆ）によって作られている。ターゲット１２はウェハーホルダ１１の上に配置されたウェハーまたは基板２２に対して好ましい所定の角度をもって配置されている。再び、ウェハーホルダ１１の軸１１ａとターゲット１２の軸１２ａは平行ではなく、所定の角度（α）にて交差するようになっている。２つの軸１１ａと軸１２ａは同じ平面内に存在する。これらの２つの軸１１ａと軸１２ａの間の角度（α）は９０°よりも小さく、代表的にはおよそ４５°である。
【００３０】
ウェハーホルダ１１は、ウェハー２２上での膜堆積の間、およそ６０ｒｐｍ等の回転速度で回転させられている。回転速度は重要なことではなく、広い範囲、例えば１０〜５００ｒｐｍの範囲で変化させることができる。ウェハーホルダの回転機構は図において示されていない。
【００３１】
次に、前述したＰＶＤ処理チャンバで実行されるウェハー２２上に高誘電率誘電体膜を堆積する方法またはプロセスが図２を参照して詳細に説明される。
【００３２】
高誘電率誘電体膜は、ドープシリコン（ｐ−Ｓｉ，ｎ−Ｓｉ）またはドープシリコン化合物（ドープされたＳｉＧｅ。例えば、ｐ−ＳｉＧｅ，ｎ−ＳｉＧｅ）のウェハー２２の表面上に形成される。高誘電率誘電体膜は、ウェハー２２の上に作製されたＣＭＯＳデバイスにおけるＭＯＳＦＥＴのゲート誘電体層に用いられる。それは、ＳｉＯ2の誘電率よりも大きな、より高い誘電率を有する非常に薄い誘電体膜である。
【００３３】
プロセスガスとして、ＡｒまたはＮ2が、ガス導入部１７を経由して処理チャンバ１０の中に導入される。処理チャンバ１０の内部圧力は好ましくは０．５Ｐａよりも低く維持されている。Ｈｆターゲット１２にＤＣ電力を与えることによってスパッタリングが実行される。
【００３４】
Ｈｆターゲット１２を用いてスパッタリングを実行する時、処理チャンバ１０は予め窒素（Ｎ2）／アルゴン（Ａｒ）の混合ガスが導入されている。ＰＶＤ処理チャンバ１０の中にはＮ2の原子が存在するので、スパッタされた原子Ｈｆは窒素のラジカル／イオンと反応してウェハー２２の表面上にＨｆＮ（窒化ハフニウム）の膜または層を形成する。ウェハー２２の基礎となる物質はシリコンである。当該ＨｆＮ膜はドープされたシリコン層またはＳｉＧｅなどの上に形成される。
【００３５】
Ｈｆを基礎とする高誘電率誘電体膜を形成する手順は次の通り進行する。
【００３６】
（１）：ウェハー（前述のウェハー２２）は希釈化されたＨｆ溶液によって洗浄され、元々存在したシリコン酸化物を除去する（ステップＳ１）。
（２）：当該ウェハーを乾燥する（ステップＳ１）。
（３）：反応性スパッタリング技術によってウェハー上にＨｆＮ膜を堆積する（ステップＳ２）。
（４）：約１％の含有率で酸素を含むほとんどが不活性ガスまたはＮ2である環境で４００℃を越える高い温度でウェハーをアニールする（ステップＳ３）。
【００３７】
最初、ウェハーは希釈されたＨＦ溶液で洗浄され、ウェハー表面上における元々存在する酸化物と他の汚れを除去し、乾燥する（ステップＳ１）。第２に、ＨｆＮ膜をウェハー表面上に反応性スパッタ成膜技術によって堆積する（ステップＳ２）。当該ＨｆＮの堆積に関して前述したＰＶＤ処理チャンバ１０が用いられる。第３に、ウェハーは４００℃を越えるより高い温度で熱的アニールを受ける（ステップＳ３）。当該アニールの時の圧力は重要な事項ではなく、数トール（Ｔｏｒｒ）の圧力から大気圧まで変化させることができる。当該アニールのガス環境はほとんど不活性ガスまたはＮ2ガスであり、約１％の酸素を含むものである。当該アニールプロセスによってＨｆＮ膜は酸化され、ＨｆＮ膜は高誘電率誘電体膜としてのＨｆＯＮ膜に変化する。
【００３８】
非常に薄くかつゲート誘電体として用いられる高誘電率誘電体膜をＨｆターゲット１２を用いて堆積または形成する上記プロセスにおいて、窒化膜（ＨｆxＮy）におけるハフニウム（Ｈｆ）と窒素（Ｎ）はｘ＝１に関して０＜ｙ＜１．５という関係を有している。
【００３９】
前述した膜の準備の後、ＴａＮ膜がゲート電極としてＨｆＮ膜の上に成膜され、ウェハー２２上で金属酸化半導体（ＭＯＳ）キャパシタを形成するようにパターン化されかつエッチングされる。これらのＭＯＳキャパシタのＣＶ（容量・電圧）特性およびＩＶ（電流・電圧）特性を検査し、等価酸化物厚み（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）および漏れ電流を評価した。
【００４０】
前述した装置構成によれば、２００ｍｍまたは３００ｍｍの直径のウェハーの上に全体に渡って極めて均一な膜を作る。図３は２００ｍｍウェハー上での当該ＨｆＮ膜の均一性を示す。図３（Ａ）は膜の厚みを示すウェハーの平面図であり、図３（Ｂ）は当該膜の規格化された抵抗値を示す直径ラインにおける縦方向の図である。膜の厚みは、直径１８０ｍｍの円形表面領域の全面で分散して設定した４９点で測定され、その標準偏差（σ）は０．９５％として概算された。標準偏差は膜の非均一性を表している。図３において、参照番号２３は均一性の等高線を示し、参照番号２４は抵抗値データによって形成された特性線を示す。
【００４１】
図４および図５は、先に説明した手順で得られた、準備されたハフニウム酸化窒化膜（ＨｆＯＮ）に関する電気的データを示している。それらのＨｆＯＮ膜は次のようなプロセスパラメータおよび膜パラメータで堆積されたものである。
【００４２】
圧力 ０．０１９Ｐａ
Ａｒガス流速 ２０ｓｃｃｍ
Ｎ2ガス流速 ６ｓｃｃｍ
ＤＣ電力 ３００Ｗ
成膜速度 ２．４ｎｍ／分
成膜時間 １２．５秒
ＨｆＮ膜厚み ０．５ｎｍ
ＨｆＮ膜抵抗値 ５１６μ／Ωｃｍ
ＨｆＮ膜均一性 ０．９５％（１σ）
【００４３】
図４および図５は、それぞれ、準備された膜のＣＶ特性およびＩＶ特性を示す。この場合において、熱的アニール前の元々のＨｆＮ膜の厚みは０．５ｎｍである。熱的アニールは、Ｎ2およびＯ2（〜１％）の混合ガスで、大気圧の下で、６００℃の温度で、３０秒間実行される。堆積されたＨｆＮは低い抵抗値を有し、金属的な特性を示す。ＨｆＮ膜の抵抗値特性は、当該膜の窒素の含有量で変化する。図６は、処理チャンバ１０の中に導入される窒素の流速の関数としてＨｆＮ抵抗値特性の変化を示す。
【００４４】
図４および図５に示されるように、熱的アニールの処理後、結果として生じる膜（ＨｆＯＮ）は誘電体の特性を示す。結果としての膜は非常に薄い厚みを有した高誘電率誘電体膜になる。それ故に、熱的アニールの間に、ＨｆＮ膜は酸素と反応して前述の条件を満足しＨｆＯＮを形成する（分子的な窒素は６００℃ではＨｆＮと反応しない）。
【００４５】
再び、Ｓｉ／ＨｆＮ境界面において、ＳｉはＨｆＯＮ膜を通り抜けて到来する酸素と反応し、非常に薄いＳｉＯ層を形成する。より高い温度でＨｆとＳｉは境界面の近傍で合成され、ＨｆＳｉＯＮを形成する。従って、結果として生じる膜はＨｆＯＮ、ＨｆＳｉＯＮ、およびＳｉＯを含む。図４および図５に示される膜に関して、概算されたＥＯＴおよび漏れ電流は、それぞれ、０．９５ｎｍおよび０．０３Ａ／ｃｍ-2である。漏れ電流は−１．２ボルト（Ｖ）で概算され、それは−０．２ボルトのＶｆｂ（フラットバンド電圧）から−１ボルトのより低い電圧である。
【００４６】
Ｓｉの酸化の程度とＳｉおよびＨｆの混合の程度とは、アニ−ルの温度および時間に依存する。初期のＨｆＮの厚みに依存して、最も低いＥＯＴおよび／または最も低い漏れ電流を得るために最適なアニ−ル温度とアニール時間が見出されなければならない。
【００４７】
膜堆積のプロセスの間、Ｈｆターゲット１２の中心とウェハーホルダ１１との間の垂直な距離は３００ｍｍである。ＤＣ電力によって生成されるプラズマは基本的に強い磁界によってＨｆターゲット１２の近傍に閉じ込められる。これらの２つの理由に基づいて、ウェハー表面上におけるプラズマ密度は無視できる程度により小さいものである。このように、前述した装置構成を用いた膜の堆積はリモートプラズマによる成膜として考えることができる。これらの事実のため、ウェハー２２上に堆積する膜はプラズマによって誘導されるダメージを受けることはない。このことは、さらに、膜に対するプラズマ誘導ダメージの証拠が見出されないＣＶ測定およびＩＶ測定によって確認される。
【００４８】
第１実施形態の変形例として、上記のハフニウム（Ｈｆ）の代わりに、ゲート誘電体を得ることにおける初期の膜として、他の金属または金属窒化物を用いることができる。他の金属は元素の周期表の３族、４族、または５族に属する特定の元素である。特定の元素に関するいくつかの例としては、Ｚｒ，Ｌａ，Ｔｉ，Ｔａ等のものである。当該特定の元素を一般的にシンボル“Ａ”で示す場合に、堆積した窒化物質はＡxＮyとして表現される。この場合において、窒化膜（ＡxＮy）における特定の元素（Ａ）と窒素（Ｎ）はｘとｙの間で予め定められた割合関係を有している。具体的にｙは窒化膜（ＡxＮy）に関してそのストチオメトリック値（ｓｔｏｃｈｉｏｍｅｔｒｉｃ ｖａｌｕｅ）よりも小さいものとなっている。
【００４９】
同様にまた金属ゲートとして濃密にドープされたポリシリコンを用いることができる。さらに、１つのタイプの物質の代わりに、金属ゲートとして異なる金属／金属窒化物の組合せを用いることも可能である。金属ゲート物質のタイプに依存して、フラットバンド電圧はシフトし、作製されたＭＯＳデバイスの金属ゲートの仕事関数は変化する。
【００５０】
［実施形態２］
次に本発明の第２実施形態を説明する。第２実施形態の特徴は膜の準備手順にある。第２実施形態における膜の準備手順は次の通りである。
【００５１】
（１）：ウェハーは希釈されたＨＦ溶液において洗浄され、元々のシリコン酸化物を除去する。
（２）：ウェハーを乾燥する。
（３）：ＮＨ3のガス雰囲気で５００℃を越えて熱アニ−ルする。
（４）：反応性スパッタリング技術においてＨｆＮを堆積する。
（５）：約１％の含有率の酸素を含むほとんどが不活性ガスまたはＮ2の雰囲気において４００℃を越えるより高い温度でウェハーをアニールする。
【００５２】
第２実施形態においてＨｆＮ膜の成膜前における初期のウェハーの準備のみが第１実施形態に比較して変更される。上で説明したように、ウェハーは希釈化されたＨＦ溶液での洗浄の後であってＨｆＮの成膜前に、ＮＨ3のガス雰囲気で熱的アニールを受ける。このアニールプロセスの間、シリコン窒化物（ＳｉＮx）の薄い層がウェハー表面上に形成される。代表的に、アニール時間とアニール温度は、１ｎｍの厚みよりもより小さい厚みのシリコン窒化物膜を有するように制御される。しかしながら、このことは重要な要求ではない。このシリコン窒化物層は、その後の成膜アニールの間、Ｓｉウェハー２２への酸素の拡散を抑制する。Ｓｉウェハー２２への酸素の拡散はＳｉＯ2の形成の原因となり、それによってＥＯＴの増加の原因となる。従ってシリコン窒化物層は、結果的に生じた膜のＥＯＴを最小化することを支援する。
【００５３】
前述した追加のステップを除いて、第２実施形態におけるすべてのその他の処理ステップおよび処理システムの構成は第１実施形態で説明したそれらと同じである。
【００５４】
［実施形態３］
次に本発明の第３実施形態を説明する。第３実施形態の特徴は同様にまた膜準備手順にある。第３実施形態における膜準備手順は次の通りである。第３実施形態において、初期のウェハー準備の方法のみが変更される。
【００５５】
（１）：ウェハーは希釈化されたＨＦ溶液で洗浄され元々存するシリコン酸化物が除去される。
（２）：ウェハーを乾燥する。
（３）：ＣＶＤまたはＲＴＰプロセスによって下地層と呼ばれるＳｉＯ2またはＳｉＯＮまたはＳｉ3Ｎ4の非常に薄い層を堆積する。
（４）：反応性スパッタリング技術によってＨｆＮを堆積する。
（５）：約１％の含有率の酸素を含むほとんどが不活性ガスまたはＮ2の雰囲気において４００℃を越えるより高い温度でウェハーをアニールする。
【００５６】
ＣＶＤまたはＲＴＰによって堆積されるＳｉＯ2層、ＳｉＯＮ層、またはＳｉ3Ｎ4層は、通常、およそ１ｎｍまたはそれより小さく保持される。この層の使用することは、最終的な混成の誘電体物質の電気的特性を改善することである。
【００５７】
前述した相違を除いて、すべての他の膜準備の方法は第１実施形態で説明されたそれらと同じである。
【００５８】
図７と図８は、それぞれ、下地層が１．２ｎｍの厚みを有するＳｉＯ2である処の結果的に生じた膜に関して、ＣＶ曲線とＩＶ曲線を示す。図９と図１０は、それぞれ、下地層が１．２ｎｍの厚みを有するＳｉＯＮである処の結果的に生じた膜に関して、ＣＶ曲線とＩＶ曲線を示す。これらのＳｉＯ2とＳｉＯＮはＲＴＰプロセスによって堆積されたものである。ＨｆＮは第１実施形態で与えられた条件の下で反応性スパッタリングによってこれらのウェハー上に堆積される。その後、当該膜は９００℃の温度で３０秒間熱的にアニールされる。その後、ＣＶデータとＩＶデータがＴａＮ金属ゲート電極を用いて測定される。
【００５９】
これらの膜の電気的特性の要約は図１１に描かれた表で示される。
【００６０】
その後の成膜のアニール温度およびアニール時間は電気的特性を最適化する上で重要である。前述したアニール時間およびアニール温度はおそらく最良な条件ではないということは留意すべきである。同様にまたＲＴＰ法以外の異なるアニーリング技術を用いることも可能である。
【産業上の利用可能性】
【００６１】
本発明は、ドープされたシリコンまたはトープされたＳｉ（シリコン）化合物のウェハーの上で非常に薄いかつ均一な厚みを有する各種の金属酸化物膜または金属酸化窒化膜のごとき高誘電率誘電体膜であって、ＭＯＳＦＥＴデバイスのゲート誘電体層として用いられるものを堆積するのに使用される。
【図面の簡単な説明】
【００６２】
【図１】この図はＨｆＮ成膜のために用いられるＤＣマグネトロンＰＶＤ装置の構成図である。
【図２】この図はゲート絶縁膜として高誘電率誘電体膜を形成するための工程図である。
【図３】この図（（Ａ），（Ｂ））は膜厚を示すウェハーの平面図（Ａ）と膜の規格化抵抗を示す直径ラインにおける縦方向の図（Ｂ）である。
【図４】この図は結果的に生じた誘電体膜に関して得られたＣＶデータを示す特性グラフである。
【図５】この図は結果的に得られた誘電体膜に関して得られたＩＶデータを示す特性グラフである。
【図６】この図は処理チャンバに導入された窒素の流速に対してＨｆＮの抵抗値の変化を示す特性グラフである。
【図７】この図は下地層が１．２ｎｍのＳｉＯ2でありかつＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるところの最終的誘電体膜に関するＣＶ曲線を示す特性グラフである。
【図８】この図は下地層が１．２ｎｍのＳｉＯ2およびＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるときの最終的誘電体膜のＩＶ曲線を示す特性グラフである。
【図９】この図は下地層が１．２ｎｍのＳｉＯＮでありかつＨｆＮの厚みが０．５ｎｍおよび１ｎｍであるときの最終的誘電体膜のＣＶ曲線を示す特性グラフである。
【図１０】この図は、下地層が１．２ｎｍのＳｉＯＮでありかつＨｆＮの厚みが０．５ｎｍまたは１ｎｍであるときの最終的誘電体膜のＩＶカーブを示す特性グラフである。
【図１１】この図は特別な元素の電気的属性の要約を示す表である。
【符号の説明】
【００６３】
１０ ＰＶＤ処理チャンバ
１１ ウェハーホルダ
１２ ターゲット
１９ マグネット配列
２２ ウェハー
【特許請求の範囲】
【請求項１】
ウェハーが配置され、所定の回転速度で回転するウェハーホルダと、
前記ウェハーホルダの回転軸から外れた上方の位置に、傾斜姿勢で設けられ、ハフニウムを含有するターゲットが取り付けられ、ＤＣ電力を投入可能なカソードと、
前記ウェハーホルダの回転軸から外れた下方の位置であって、上方に前記カソードが位置しない位置に設けられ、プロセスガスとして窒素ガスを導入するためのガス導入部と、
前記ウェハーホルダの下方であって、当該ウェハーホルダを挟んで前記ガス導入部とは反対側の位置に設けられた排気ポートと、
を備えることを特徴とする反応性スパッタリング装置。
【請求項１】
ウェハーが配置され、所定の回転速度で回転するウェハーホルダと、
前記ウェハーホルダの回転軸から外れた上方の位置に、傾斜姿勢で設けられ、ハフニウムを含有するターゲットが取り付けられ、ＤＣ電力を投入可能なカソードと、
前記ウェハーホルダの回転軸から外れた下方の位置であって、上方に前記カソードが位置しない位置に設けられ、プロセスガスとして窒素ガスを導入するためのガス導入部と、
前記ウェハーホルダの下方であって、当該ウェハーホルダを挟んで前記ガス導入部とは反対側の位置に設けられた排気ポートと、
を備えることを特徴とする反応性スパッタリング装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−７９３０１（Ｐ２００９−７９３０１Ａ）
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願番号】特願２００８−２８４９６８（Ｐ２００８−２８４９６８）
【出願日】平成２０年１１月６日（２００８．１１．６）
【分割の表示】特願２００４−１６０９２８（Ｐ２００４−１６０９２８）の分割
【原出願日】平成１６年５月３１日（２００４．５．３１）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
【公開日】平成２１年４月１６日（２００９．４．１６）
【国際特許分類】
【出願日】平成２０年１１月６日（２００８．１１．６）
【分割の表示】特願２００４−１６０９２８（Ｐ２００４−１６０９２８）の分割
【原出願日】平成１６年５月３１日（２００４．５．３１）
【出願人】（０００２２７２９４）キヤノンアネルバ株式会社 (564)
【Ｆターム（参考）】
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