nチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法および表示装置
【課題】より高い電子(又は正孔)の移動度を有するTFTを製造することができる薄膜トランジスタ、薄膜トランジスタの製造方法、表示装置を提供すること。
【解決手段】横方向に結晶成長された半導体薄膜4aにソース領域S、チャネル領域C、およびドレイン領域Dを有し、前記チャネル領域C上部にゲート絶縁膜11およびゲート電極12を有する薄膜トランジスタ1であって、前記ドレイン領域Dの前記チャネル領域C側のドレイン端10は前記結晶成長の終了位置8付近に位置するように形成する。
【解決手段】横方向に結晶成長された半導体薄膜4aにソース領域S、チャネル領域C、およびドレイン領域Dを有し、前記チャネル領域C上部にゲート絶縁膜11およびゲート電極12を有する薄膜トランジスタ1であって、前記ドレイン領域Dの前記チャネル領域C側のドレイン端10は前記結晶成長の終了位置8付近に位置するように形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、nチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法および表示装置に関するものである。
【背景技術】
【0002】
従来、たとえば液晶表示装置(Liquid-Crystal-Display:LCD)の画素に印加する電圧を制御するスイッチング素子として使用される薄膜トランジスタ(Thin - Film - Transistor:TFT)や、液晶表示装置の制御回路などに用いられる薄膜トランジスタを形成するために使用される半導体薄膜には、非晶質シリコン(amorphous-Silicon)薄膜や多結晶シリコン(poly-Silicon)薄膜が用いられてきた。
【0003】
上記多結晶シリコン薄膜を半導体薄膜として使用するTFTは、一般に非晶質シリコン薄膜を半導体薄膜として使用するTFTよりもチャネル領域を移動する電子又は正孔の移動度が高い。したがって、多結晶シリコン薄膜を用いたトランジスタは、非晶質シリコン薄膜を用いたトランジスタよりも、スイッチング速度が速く高速動作が可能である。このためLCDの画素選択回路やLCDを駆動するための周辺駆動回路も画素制御薄膜トランジスタと同じ基板にTFTを使用して形成することが可能となる。さらに、他の部品の設計マージンを広げられるなどの利点がある。また、ドライバ回路やDACなどの周辺駆動回路についても、画素制御薄膜トランジスタを含むディスプレイ部に組み入れることにより、低コスト化、高精細化、小型化が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明の出願人は、絶縁基板上に形成された非単結晶半導体薄膜に大粒径の結晶化領域を安定して製造する工業化技術の開発を行っている。上記大粒径結晶化領域を形成する方法としては、例えば下記非特許文献−1および非特許文献―2に記載された結晶化方法が提案されている。大粒径結晶化領域の工業化が実現すると液晶表示装置は、各画素の切換えスイッチングトランジスタのみに限らずDRAMやSRAMなどのメモリ回路や、論理演算回路などもガラス基板上に製造することが可能になり、液晶表示装置などの省電力化、小型化が可能になる。
【非特許文献−1】(1)“エキシマレーザーを用いた巨大結晶粒Si膜の形成方法” 松村 正清、表面科学、Vol.21、No.5 pp.278 - 287、2000
【非特許文献−2】(2)“エキシマレーザー光照射による巨大結晶粒Si膜の形成方法” 松村 正清、応用物理、第71巻、第5号 pp.543 - 547、2000
【0005】
本発明者等は、この大粒径結晶化領域に、実用可能な最適なトランジスタ特性を得るためのより高性能なTFTを形成する製造技術の開発を行っている。例えば非晶質シリコン薄膜を熱処理して大粒径に結晶成長した単結晶シリコンの表面は、通常の引き上げ法で形成された単結晶ロッドをスライスして形成された単結晶シリコンウエハとは異なり、微視的に平坦な薄膜でないことや、結晶成長時に生ずる結晶粒界が複雑で、単に結晶化領域の任意の位置にTFTを形成したのでは、所望するオフ電流特性を得ることができないことが判った。
【0006】
本発明は、最適なオフ電流特性を得るためのnチャネル型TFTを製造することができるnチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法、表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【0007】
この発明は、上記目的を達成するために次のように構成したものである。本発明の薄膜トランジスタは、横方向に結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタである。このように構成された薄膜トランジスタは、従来のTFTと比較しより高い電子(又は正孔)の移動度を有するTFTとして形成することができる。
【0008】
本発明の薄膜トランジスタは、横方向に結晶成長し結晶成長終了方向に隆起した傾斜面の結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタである。
【0009】
本発明の薄膜トランジスタは、さらに、前記結晶化領域は、パルスレーザ光がホモジナイザを介して位相シフタにより逆ピーク状の光強度分布を有するレーザ光にし、このレーザ光を非単結晶半導体膜に照射して形成された単結晶領域であることを特徴とするnチャネル型薄膜トランシスタである。
【0010】
本発明の薄膜トランジスタの製造方法は、逆ピーク状の光強度分布を有するレーザ光を非単結晶半導体膜に照射して照射領域を結晶化して結晶化領域を形成する工程と、前記結晶化領域の結晶成長の開始位置又は縦方向成長開始位置、結晶成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの前記結晶化領域に、前記ドレイン領域又は前記ソース領域の前記チャネル領域に対する側端部を位置決めして薄膜トランジスタを形成する工程とを具備してなることを特徴とするnチャネル型薄膜トランジスタの製造方法である。
【0011】
本発明の表示装置は、上記薄膜トランジスタが信号線駆動回路や走査線駆動回路などの高速動作を要求される周辺回路部に設けられた表示装置である。この表示装置は、上記薄膜トランジスタを使用することによって、周辺回路部やメモリ回路部等の能動素子を同一基板上に形成したシステムディスプレイとして実現することができる。
【発明の効果】
【0012】
本発明によれば、最適なオフ電流特性を得るためのnチャネル型TFT、nチャネル型TFTの製造方法および表示装置を得ることができる。
【発明を実施するための最良の形態】
【0013】
本発明者は、横方向に結晶成長した結晶化領域に最適なトランジスタ特性を得るための手段として結晶成長終了位置近傍にドレイン端またはソース端を位置合わせしてTFTを製造する技術を開発し、出願している。本発明者は、横方向に結晶成長した大粒径の結晶化領域に、できる限り多数のTFTを形成するために結晶成長開始位置近傍の結晶化領域でのオフ電流特性について鋭意検討した結果最適なトランジスタ特性を得るための領域のあることわかった。
【0014】
即ち、この実施形態は、横方向に結晶成長された結晶化領域にTFTを形成するに際し、このTFTのドレイン領域又は前記ソース領域のチャネル領域側端部を、結晶成長の開始位置又は縦方向成長開始位置近傍を除く結晶化領域例えば結晶成長の開始位置又は縦方向成長開始位置から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域に位置に合わせしてnチャネル型TFTを形成することにより最適なオフ電流特性を得る例である。
【0015】
他の実施形態においては、このTFTのドレイン領域又はソース領域のチャネル領域側端部を、結晶成長の開始位置又は縦方向成長開始位置近傍を除く結晶化領域例えば結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に位置に合わせしてnチャネル型TFTを形成することにより最適なオフ電流特性を得る例である。
【0016】
次に、図1を参照して本発明による薄膜トランジスタの実施形態を説明する。図1は、薄膜トランジスタが形成された領域を拡大して示す断面図である。この実施形態には、次の特徴がある。
【0017】
非単結晶半導体層の被光照射領域において横方向に結晶成長して結晶化された結晶化領域(5即ち(7−S−C−D−8))は、結晶成長開始位置7から水平方向に結晶成長し結晶成長終了位置8において最大に隆起した形状である。即ち、非単結晶半導体層例えば非晶質シリコン膜が光照射されて横方向に結晶成長して結晶化された結晶化領域5は、結晶成長開始位置7から結晶成長方向に成長するシリコン膜において結晶成長終了位置8に向かって膜厚が増加する傾斜面を有する。このような結晶化領域5は、TFTの上記結晶成長方向にチャネル領域での電子又は正孔の移動度(μmax)が増加し、結晶成長終了部付近で顕著に増加する。
【0018】
さらに、非単結晶半導体層の光被照射領域が横方向に結晶化された結晶化領域は、結晶成長開始位置7から水平方向に結晶成長し、結晶成長終了位置8方向に隆起した傾斜面を有する半導体薄膜である。理由は明らかではないが、この隆起部の端部は、レーザフルエンスが大きく、図1の右側から成長してきた結晶化領域5の終端部と、左側から成長してきた結晶化領域5の終端部とが結晶同士が衝突するので、膜応力が大きくなり、アブレーションも生ずる領域で、移動度等の特性が低下する領域と考えられる。ドレイン領域又はソース領域のチャネル領域側端部は、結晶成長開始位置7の近傍を避けた結晶化領域に配置される。さらにまた、非単結晶半導体層が横方向に結晶化された結晶化領域は、結晶成長開始位置から水平方向に膜厚が単調に増加する傾斜面を有する半導体薄膜である。結晶成長終了位置側は、ドレイン領域又はソース領域のチャネル領域側端部が、上記膜厚が単調に増加する傾斜面の頂点付近に配置される。上記非単結晶半導体膜には、多結晶半導体膜や非晶質半導体膜などがある。
【0019】
次に、液晶表示装置を駆動するTFTの具体的構成例を、図1を参照して説明する。図1のTFT1は、トップゲート型薄膜トランジスタの構造である。基板2は絶縁体でも表面に絶縁膜が形成された半導体基板または金属基板でもよい。絶縁基板例えばガラス基板2上には、絶縁膜例えば酸化シリコン膜3が設けられている。この酸化シリコン膜3は、例えばCVD膜または熱酸化膜であり厚さ例えば1μmに成膜される。この酸化シリコン膜3上には、非単結晶半導体膜例えば非晶質シリコン膜4が設けられている。この非晶質シリコン膜4は、厚さが30nm乃至300nm例えば200nmであり、成膜例えばプラズマCVD等により成膜される。
【0020】
この非晶質シリコン膜4の全面又は予め定められた領域には、結晶化領域5が設けられている。この結晶化領域5は、図6(b)のLに示すような逆ピークパターン状の光強度分布を有し、非晶質シリコン膜4を溶融するエネルギーを有する光ビーム、例えばKrFエキシマレーザ光、により照射されて結晶化された結晶化領域5である。
【0021】
複数の逆ピークパターン状光強度分布を有するレーザ光により結晶化された結晶化領域5は、結晶成長開始位置7から水平方向に膜厚が順次増加して結晶成長し、結晶成長終了位置8付近において結晶化された単結晶シリコン膜が隆起した断面形状になることである。複数の逆ピークパターン状光強度分布を有するレーザ光により結晶化された結晶化領域5は、隣合う正ピーク部において結晶化された結晶成長終了位置8同士が衝突し、シリコン膜が隆起した山形状断面形状になることである。このように予め定められた位置が結晶化された膜は、この明細書において半導体薄膜4aと定義する。結晶成長開始位置7から結晶成長終了位置8までの長さは、図6(b)の逆ピーク状の光強度分布のパルス幅によって決定されるものである。
【0022】
この実施形態では、上記結晶成長開始位置7又は縦方向成長開始の近傍を避けた結晶化領域例えば結晶成長開始位置7から、TFT1のチャネル領域Cのドレイン端又はソース端を配置するように位置決めしてTFT1を形成することである。例えばTFT1のチャネル領域Cのドレイン端10(側端部10)が、結晶成長開始位置7から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域例えば結晶成長開始位置7から約2.7μmに位置決めされてTFT1が設けられる。ドレイン領域Dに連設されてチャネル領域C,ソース領域Sが設けられている。
【0023】
他の実施の形態においては、nチャネル型TFTのチャネル領域Cのドレイン端部10(側端部10)は、結晶成長開始位置7から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域、例えば、結晶成長開始位置7から約2.2μmに位置決めされてTFTが設けられる。そしてドレイン領域Dに連設されてチャネル領域Cおよびソース領域Sが設けられている。
【0024】
チャネル領域C上には、チャネル領域Cに位置合わせされてゲート絶縁膜11例えば酸化シリコン膜が設けられている。この酸化シリコン膜は、温度摂氏300度乃至400度例えば摂氏350度のマイクロ波CVDによる直接酸化の低温プロセスの酸化膜である。さらに、ゲート絶縁膜11上には、チャネル領域Cに位置合わせしてゲート電極12が設けられている。このようにしてTFT1が製造される。この明細書において、TFTとは、TFT構造を有する素子であり、トランジスタとして使用するものばかりでなく、メモリ、コンデンサ、抵抗などの用途に使用するものもTFTに含むものとする。
【0025】
次に、図2の工程図を参照して、TFT1の製造方法の実施例を説明する。図1と同一の内容を示す構成要素には、同一符号を付与し、その詳細な説明は、重複するので省略する。
【0026】
先ず、結晶化用基板の製造を行なう。例えば、石英基板、または無アルカリガラス等からなるガラス基板2を、搬送してプラズマCVD装置チャンバ内の予め定められた位置に位置決めして設置する(工程―1)。ガラス基板2上に下地絶縁膜例えば酸化シリコン膜3をプラズマCVDにより気相成長する(工程―2)。このプラズマCVDは、例えば基板温度500℃および堆積時間40分という条件で行われる。次に、酸化シリコン膜3上に、被結晶化対象の非晶質シリコンもしくは多結晶シリコンからなる非単結晶半導体膜、例えば膜厚30nm〜300nm(例えば約200nm)の非晶質シリコン膜4を、プラズマCVDにより気相成長する(工程―3)。
【0027】
この非晶質シリコン膜4は、例えばLP−CVD(Low Pressure CVD)法により酸化シリコン膜3上に堆積される。非晶質シリコン膜4は、厚さ例えば200nmのアモルファスシリコン膜(a−Si)である。LP−CVDプロセスは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃、堆積時間35分という条件である。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。
【0028】
非単結晶半導体薄膜としては、非晶質シリコン膜4(Si)の他Ge,SiGeなどの薄膜を使用することもできる。非単結晶半導体膜の成膜はCVD法に限定されるわけではなく、例えばスパッタリング装置により成膜してもよい。
【0029】
次に、非晶質シリコン膜4上に、大粒径結晶化領域を形成するために入射光に対して透過性を示すキャップ膜、例えば酸化シリコン膜、をプラズマCVDにより膜厚10nm〜100nm例えば10nmに成膜する。酸化シリコン膜は、例えばLP−CVD法により基板温度500℃および堆積時間10分間で非晶質シリコン膜4上に堆積することができる。キャップ膜は、絶縁膜からなり蓄熱作用を有し、次の工程でレーザ光を照射して結晶化する際、非単結晶半導体薄膜2の降温速度を緩和するための膜である。このようにして結晶化用キャップ膜を製造する(工程―4)。
【0030】
次に、結晶化工程5〜6を実行する。結晶化用基板を結晶化装置の予め定められた位置に位置合わせして設置する。結晶化装置に搬送された結晶化基板の予め定められた結晶化位置に図6(b)に示すような逆ピークパターン状の光強度分布を有するエキシマレーザ光をパルス状に照射して、照射領域を高温度にして溶融する(工程―5)。この温度分布は、キャップ膜に蓄熱される。エキシマレーザ光が遮断されたとき図6(b)に示すような光強度分布の温度勾配により降温する。この降温プロセスは、キャップ膜が蓄熱されているためゆっくり降温し、上記温度勾配に沿って結晶成長が行われ大粒径の結晶化領域が形成される(工程―6)。上記エキシマレーザ光は、例えばKrFエキシマレーザでエネルギー密度が350mJ/cm2である。結晶化するための位置情報は、予めコンピュータに記憶されている。このコンピュータは、自動的に結晶化用基板内の結晶化位置に基板を順次移動させ位置決めして結晶化のためのレーザ光を照射して、結晶化を行い、結晶化工程5〜6を終了する。
【0031】
即ち、結晶化工程5〜6は、後に詳しく説明する位相変調エキシマレーザ結晶化法を用いて、キャップ膜の表面に逆ピーク状の光強度分布R(図6(b)参照)を有するエキシマパルスレーザ光を照射する。パルスレーザ光によるレーザ照射によって、非晶質シリコン膜4のうちの照射された領域は、溶融する。この溶融領域は、パルスレーザ光の遮断期間に降温し、凝固位置が横方向(水平方向)に移動し、結晶成長し結晶化領域5を形成する。結晶化領域5は、図1に示すように結晶成長開始位置7から水平方向に結晶成長し結晶成長終了位置8までの距離は、例えば5.0μmの結晶成長である。この結果、非晶質シリコン膜4は一部又は全域結晶化された半導体薄膜4aに変換される。パルスレーザ光の照射は1回でもよいが、複数回行ってもよく、また、パルスレーザ光の照射とフラッシュランプ光の照射を組合せてもよい。
【0032】
このようにして形成された結晶化領域5は、図1に示すように結晶成長開始位置7から水平方向に結晶成長し結晶成長終了位置8において隆起した形状となる。
【0033】
次に、大粒径結晶化領域にTFT1を形成するために成膜したキャップ膜の酸化シリコン膜を除去する(工程―7)。酸化シリコン膜の除去法は、ドライエッチング処理により行なうことができる。このドライエッチング処理は、エッチングガスとして例えばBCl3およびCH4を用いて行なうことができる。
【0034】
次に、結晶化工程が終了したガラス基板2へのnチャネル型TFTの製造工程を実行する。この実施形態の特徴は、上記のようなプロセスを経て結晶化された結晶化領域へのTFTの形成は、結晶化領域の結晶成長の開始位置又は縦方向成長開始位置から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域に、上記TFTのドレイン領域又はソース領域のチャネル領域側端部が位置合わせされるように製造することである。
【0035】
他の実施形態においては、上記のようなプロセスを経て結晶化された結晶化領域へのTFTの形成は、結晶化領域の結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に、上記TFTのドレイン領域又はソース領域のチャネル領域側端部が位置合わせされるように製造することである。
【0036】
この明細書において、結晶成長の開始位置又は縦方向成長開始位置とは、図6(c)結晶化された単結晶領域の結晶成長開始位置7である。結晶成長開始位置7とは、結晶成長開始部に微結晶粒が集合した部分が発生するが、この微結晶粒部を除いた単結晶領域の成長開始位置である。TFTのドレイン領域又はソース領域のチャネル領域側端部とは、チャネル領域と接するドレイン領域又はソース領域との境界位置である。
【0037】
先ず、上記ガラス基板2をプラズマCVDの予め定められた位置に搬送し、位置決めして設置する。プラズマCVDは、搬送されたガラス基板1の露出した半導体薄膜表面上に、ゲート絶縁膜11を形成するための酸化シリコン膜を成膜する(工程―8)。
【0038】
次に、ゲート絶縁膜11が形成された上記ガラス基板2を、ゲート電極を形成するための導電体膜を成膜するスパッタ装置に搬送し位置合わせをする。その後、ゲート電極として例えばアルミニウム(Al)を成膜する(工程―9)。次に、プラズマエッチング装置に搬送してゲート電極12を形成するためにプラズマエッチングする(工程―9)。
【0039】
形成されたゲート電極12をマスクとしてソース領域およびドレイン領域を形成するための不純物イオンを結晶化領域に高濃度にイオン注入する。不純物イオンは、Nチャネルトランジスタの場合には例えばリンを、Pチャネルトランジスタの場合には例えばホウ素をイオン注入する。その後、窒素雰囲気中でアニール処理(例えば、600℃で1時間)を行い、不純物を活性化して図1に示すように結晶化領域にソース領域S、ドレイン領域Dを形成する。この結果、ソース領域Sおよびドレイン領域D間には、キャリアが移動するチャネル領域Cが形成される(工程―10)。
【0040】
次に、ゲート絶縁層11及びゲート電極12上に層間絶縁層(図示せず)を形成する。この層間絶縁層にソース電極及びドレイン電極と夫々ソース・ドレイン領域S、Dとの接続のためのコンタクトホールを夫々形成する(図示せず)。
【0041】
次に、ゲート電極、ソース、及びドレイン電極となる金属層例えばアルミニウムを各コンタクトホール内に充填すると共に層間絶縁層上にも成膜する(図示せず)。層間絶縁層上に成膜された金属層は、フォトリソグラフィ技術を用いて予め定められた所定のパターンにエッチングすることでソース電極及びドレイン電極を形成してnチャネル型薄膜トランジスタ1を製造する(工程―11)。このTFT1のゲート長は、例えば1μmである。
【0042】
上記製造工程において明らかなようにソース領域S又はドレイン領域Dのチャネル領域Cに対する側端部は、結晶成長開始位置7近傍を除く結晶化領域に位置合わせしてTFTが形成される。即ち、ゲート電極12により位置決めされる。従って、ゲート電極12の設置位置は、結晶成長の開始位置7の近傍を除く結晶化領域上に位置決めして形成される。
【0043】
このようにして製造されたTFTのトランジスタ特性を測定した結果を、図3乃至図6を参照して説明する。
【0044】
図3は、上記のようにして結晶化された結晶化領域5にTFT1を形成したときのドレンイン端の位置に対するnチャンネルTFT1のオフ電流[A]を示す特性曲線図である。図3、図13において、ドレイン電流(A)について例えば「1E−13」と記載されているのは「1×1013」と記載すべきものである。図3は、オフ電流特性であり、ソースードレイン電極間電圧がVds=0.1V、ソースーデート電極間電圧がVgs=−5Vの場合の特性である。
【0045】
オフ電流特性について、
結晶成長開始位置7から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの位置(結晶化領域)にドレイン端を製造したTFT1は、オフ電流が増加して悪い特性である。即ち、結晶成長開始位置7から約0.5μmまでの以内の位置、結晶成長開始位置7から約1.5μmから1.8μmまでの位置、および結晶成長開始位置7から約3.0μmから3.7μmまでの位置(結晶化領域)にドレイン端を製造したnチャネル型TFT1は、オフ電流が減少して良好な特性である。
【0046】
図13に示す他の実施の形態においては、結晶成長開始位置7から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの位置(結晶化領域)にドレイン端を製造したTFT1は、オフ電流が増加して悪い特性である。即ち、結晶成長開始位置7から約1.0μmから1.3μmまでの位置、および結晶成長開始位置7から約2.5μmから3.2μmまでの位置(結晶化領域)にドレイン端を製造したnチャネル型TFT1は、オフ電流が減少して良好な特性である。
【0047】
次に、微結晶粒が多数存在する結晶成長開始位置7から水平(横)方向に結晶成長し結晶成長終了位置8において隆起した形状を形成する結晶化装置の実施例を、図4乃至図11を参照して具体的に説明する。 結晶化装置は、照明系15と、この照明系15の光軸上に設けられた位相変調素子16と、この位相変調素子16の光軸上に設けられた結像光学系17と、この結像光学系17の光軸上に設けられる被結晶化基板18を支持するステージ19とからなる。
【0048】
照明系15は、図4および図5に示す光学系で、たとえば光源21とホモジナイザ22とからなる。光源21としては、例えば248nmの波長を有する光を供給するKrFエキシマレーザ光源21を使用することができる。なお、光源21としてはその他、308nmの波長を有するパルス光を出射するXeClエキシマレーザ光源、波長248nmのパルス光を出射するKrFエキシマレーザ、波長193nmのパルス光を出射するArFレーザなどのエキシマレーザを使用することができる。光源21は、さらにYAGレーザ光源でもよい。光源21は、非単結晶半導体膜例えば非晶質シリコン膜4を溶融するエネルギーを出力する他の適当な光源を用いることもできる。光源21から出射されたレーザ光の光軸上には、ホモジナイザ22が設けられている。
【0049】
ホモジナイザ22は、光源21から出射されたレーザ光を光束の断面内において光強度および位相変調素子16への入射角を均一化処理するものである。ホモジナイザ22は、光源21からのレーザ光の光軸上に例えばビームエキスパンダ23と、第1フライアイレンズ24と、第1コンデンサー光学系25と、第2フライアイレンズ26と、第2コンデンサー光学系27とが設けられたものである。
【0050】
即ち、照明系15において、光源21から入射されたレーザ光は、ビームエキスパンダ23を介して拡大された後、第1フライアイレンズ24に入射する。この第1フライアイレンズ24の後側焦点面には複数の光源が形成され、これらの複数の光源からの光束は第1コンデンサー光学系25を介して、第2フライアイレンズ26の入射面を重畳的に照明する。その結果、第2フライアイレンズ26の後側焦点面には、第1フライアイレンズ24の後側焦点面よりも多くの多数の光源が形成される。第2フライアイレンズ26の後側焦点面に形成された多数の光源からの光束は、第2コンデンサー光学系27を介して、位相変調素子16に入射し、重畳的に照明する。
【0051】
この結果、ホモジナイザ22の第1フライアイレンズ24および第1コンデンサー光学系25は、第1ホモジナイザを構成し、位相変調素子16に入射するレーザ光の入射角度に関する均一化処理を行なう。また、第2フライアイレンズ24および第2コンデンサー光学系27は、第2ホモジナイザを構成し、この第2ホモジナイザにより第1ホモジナイザからの入射角度が均一化されたレーザ光について位相変調素子16上での面内各位置での光強度に関する均一化を行なう。こうして、照明系22は、ほぼ均一な光強度分布を有するレーザ光を形成し、このレーザ光が位相変調素子16を照射する。
【0052】
位相変調素子16例えば位相シフタは、ホモジナイザ22からの出射光を位相変調して図6(b)に示すような逆ピーク状の光強度最小分布のレーザビームを出射する光学素子である。図6(b)には、逆ピーク状の光強度最小分布の一部が拡大して示されている。図6(b)は、横軸が場所(被照射面での位置)であり、縦軸は光強度(エネルギー)である。
【0053】
位相変調素子として使用される位相シフタ16は、透明体例えば石英基材に段差をつけ、段差の境界でレーザ光の回折と干渉を起こさせ、レーザ光強度に周期的な空間分布を付与するものである。位相シフタは、例えば段差部x=0を境界として左右で180°の位相差を付けた場合である。一般にレーザ光の波長をλとすると、屈折率nの透明媒質を透明基材上に形成して180°の位相差を付けるには、透明媒質の膜厚差tは、t=λ/2(n−1)で与えられる。石英基材の屈折率を1.46とすると、XeC1エキシマレーザ光の波長が308nmであるから、180°の位相差を付けるためには、334.8nmの段差をエッチング等の方法で形成する。
【0054】
またSiNx膜を透明媒質としてPECVD、LPCVD等で成膜し段差部を形成する場合は、SiNx膜の屈折率を2.0とすると、SiNx膜を石英基材上に154nm成膜し、エッチングして段差を付ければ良い。180°の位相をつけた位相シフタを通過したレーザ光の強度は、周期的強弱のパターンを示す。
【0055】
この実施形態では、段差そのものを繰り返し周期的に形成したマスクが、周期的位相シフタである。この実施の形態において位相シフトパターンの幅とパターン間距離はともに例えば3μmである。位相差は必ずしも180°である必要はなく、レーザ光に結晶化に適切な強弱を実現できる位相差であればよい。
【0056】
位相変調素子16で位相変調されたレーザ光は、図4に示す結像光学系17を介して、非晶質シリコン膜等の被結晶化基板18に入射される。ここで、結像光学系17は、位相変調素子16のパターン面と被結晶化基板18とが光学的に共役な位置になるように配置されている。換言すれば、被結晶化基板18に関しては、位相変調素子16のパターン面と光学的に共役な面(結像光学系17の像面)に設定されるように、ステージ19の高さ位置が補正される。結像光学系17は、正レンズ群31と正レンズ群32との間に開口絞り33を備えている。結像光学系17は、位相変調素子16の像を等倍又は縮小、例えば1/5に縮小、して被結晶化基板18に結像させる光学レンズとすることができる。
【0057】
図4に示す開口絞り33は、開口部(光透過部)の大きさの異なる複数の開口絞りを有する。これらの複数の開口絞り33は、光路に対して交換可能に構成されていてもよい。あるいは、開口絞り33は、開口部の大きさを連続的に変化させることのできる虹彩絞りを有していてもよい。いずれにしても、開口絞り33の開口部の大きさ(ひいては結像光学系4の像側開口数NA)は、後述するように、被結晶化基板18の半導体膜上において所要の光強度分布を発生させるように設定されている。なお、結像光学系17は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、または屈折反射型の光学系であってもよい。
【0058】
また、被結晶化基板18は、図6(a)に示すように、例えば液晶ディスプレイ用板ガラス2の上に化学気相成長法(CVD法)又はスパッタリング法により、下地絶縁膜として酸化シリコン膜3、非晶質シリコン膜4、そしてキャップ膜35が順次形成されたものである。下地絶縁膜は、例えばSiO2が膜厚500〜1000nm形成される。下地絶縁膜3は、非晶質シリコン膜4とガラス基板2が直接接触して、この基板2から析出したNaなどの異物が非晶質シリコン膜4に混入するのを防止する。さらに、非晶質シリコン膜4の結晶化工程時に、溶融熱量が直接ガラス基板2に伝熱されるのを防止し、溶融熱を蓄熱する効果により、温度低下の速度を抑え大粒径の結晶化に寄与する。
【0059】
非晶質シリコン膜4は、結晶化処理される膜であり、その膜厚は例えば30〜250nmとすることができる。キャップ膜35は、結晶化工程時に非晶質シリコン膜4が溶融したとき発生する熱を蓄熱し、この蓄熱作用が大粒径の結晶化領域の形成に寄与する。このキャップ膜35は、絶縁膜例えば酸化シリコン膜(SiO2)であり、膜厚を100nm〜400nmとすることができ、一例として300nmである。
【0060】
被結晶化基板18は、図4に示すような結晶化装置のステージ19上に自動的に搬送され、予め定められた所定の位置に位置決めされて載置され、真空チャックや静電チャックなどにより保持される。
【0061】
次に、結晶化プロセスを、図1乃至図8を参照して説明する。図5に示すレーザ光源21から出射されたパルスレーザ光は、ホモジナイザ22に入射してレーザ光の光強度の均一化および位相変調素子16への入射角の均一化が行なわれる。即ち、ホモジナイザ22は、光源21から入射したレーザビームを水平方向に広げ線状(例えば、線長さ200mm)のレーザビームにし、さらに光強度分布を均一にする。たとえば、複数のX方向シリンドリカルレンズをY方向に並べて、Y方向に並んだ複数の光束を形成し、他のX方向シリンドリカルレンズで各光束を再分布させ、同様に複数のY方向シリンドリカルレンズをX方向に並べて、X方向に並んだ複数の光束を形成し、他のY方向シリンドリカルレンズで各光束を再分布させる。
【0062】
レーザ光は波長308nmのXeClエキシマレーザ光で、1ショットのパルス継続時間は20〜200nsである。上記条件で位相変調素子16に、パルスレーザ光を照射すると、周期的に形成された位相変調素子16に入射したパルスレーザ光は、段差部で回折と干渉を起こす。この結果、位相変調素子16は、周期的に変化する図6(b)に示すような逆ピークパターン状の強弱の光強度分布を生成する。
【0063】
この逆ピークパターン状の光強度分布は、最小光強度部Lから最大光強度部Pまでの間で非晶質シリコン膜4を溶融させるに十分なレーザ光強度を出力することが望ましい。位相変調素子16を通過したパルスレーザ光は、結像光学系17により被結晶化基板18の表面で集束するようにして、非晶質シリコン膜4に入射する。
【0064】
入射したパルスレーザ光は、キャップ膜35をほとんど透過し、非晶質シリコン膜4に吸収される。この結果、非晶質シリコン膜4の被照射領域は、加熱され溶融する。この溶融したときの熱は、キャップ膜35および酸化シリコン膜3の存在により蓄熱される。
【0065】
パルスレーザ光の照射が遮断期間になると、被照射領域は、高速で降温しようとするが、表裏面に設けられているキャップ膜35および酸化シリコン膜3に蓄熱されている熱により、降温速度が極めて緩やかとなる。このとき、被照射領域の降温は、位相変調素子16により生成された逆ピークパターンの光強度分布に応じて降温し、最小光強度部Lから最大光強度部Pに向かって横方向に順次結晶成長する。
【0066】
換言すれば、被照射領域内における溶融領域での凝固位置は、低温側から高温側に順次移動する。即ち、図6(c)および(d)に示すように、結晶成長開始位置7から結晶成長終了位置8に向かって結晶成長する。このとき、被照射領域の結晶成長終了位置8付近には、図6(d)に示すように僅かに隆起が生ずる。図6(c)は、キャップ膜35を剥離した後の非晶質シリコン膜4における結晶化領域5の形状を説明するための平面図である。図6(c)には、結晶成長開始位置7から結晶成長終了位置8に横方向に結晶成長する形態が示されている。
【0067】
図6(d)は、図6(c)の断面図である。図6(d)には、結晶成長開始位置7から結晶成長終了位置8方向に半導体薄膜4aの膜厚が増加し、結晶成長終了位置8で頂点となる傾斜面を有し、断面形状において山形状に結晶化されている状態が示されている。図6(d)は、図6(b)に示すように逆ピーク状光強度分布のパターンが複数の場合について示されている。単一の逆ピーク状光強度分布のパターンの場合には、一対の山形状に変化した膜厚分布が形成され一対の隆起部のみが形成される。
【0068】
このようにして、1パルスレーザ光による結晶化工程が終了する。このようにして結晶成長された結晶化領域は、1又は複数個の機能素子を収納するのに充分な大きさである。図6(b)(c)(d)は、点線で相互関係を示す。即ち、図6(b)(c)(d)には、図6(b)の逆ピーク状光強度分布の逆ピーク部Lで、結晶成長が開始し(結晶成長開始位置7)、正ピーク部Pで結晶成長の終点位置(結晶成長終了位置8)となり、結晶成長開始位置7から結晶成長終了位置8に順次単結晶シリコン膜厚が厚くなり、上記終了位置8付近で隆起する状態が示されている。
【0069】
図4に示す結晶化装置20では、制御装置(図示せず)に予め記憶されたプログラムにより、自動的に次の非晶質シリコン膜4の結晶化領域にパルスレーザ光を照射するように制御される。次の結晶化領域への移動においては、例えばステージ19を移動させて照射位置を選択することができる。勿論、結晶化位置の移動は、被結晶化基板18と光源21とを相対的に移動させて選択することができる。
【0070】
被結晶化領域が選択され、位置合わせが完了したとき、次のパルスレーザ光が出射される。このようなレーザ光のショットを繰り返することにより被結晶化基板18の広い範囲の結晶化を行うことができる。このようにして基板全体の結晶化工程を終了する。図9(d)に示すようにこのように結晶化領域が形成された非晶質シリコン膜4を半導体薄膜4aとする。
【0071】
次に、結晶化工程が終了した基板に対して、図2に示す工程―8以降のTFT製造工程の実施例を、図7及び図8を参照して説明する。図1乃至図6と同一部分には、同一符号を付与し、その詳細な説明を省略する。
【0072】
結晶化工程が終了した上記基板の表面には、キャップ膜35であるSiO2膜が成膜されている。このSiO2膜は、TFTのゲート絶縁膜として使用することもできる。しかし、結晶化工程時における非晶質シリコン膜4からのアブレーションなどによる異物の混入の畏れがある場合、SiO2膜は、エッチング除去するのが良い。この実施例では、SiO2膜を除去した例である。
【0073】
キャップ膜35が除去された基板の表面である半導体薄膜4a上に、図7(a)に示すように、ゲート絶縁膜11例えばSiO2膜を成膜する。このゲート絶縁膜11は例えばLP−CVD法により半導体薄膜4a上に堆積される厚さ80nmのシリコン酸化膜である。LP−CVDは、例えば基板温度500℃および堆積時間45分という条件で行われる。
【0074】
次に、ゲート電極12の形成工程を行なう。即ち、図7(b)に示すようにゲート絶縁膜11上にゲート電極層、例えばアルミニウム層40、を成膜する。このアルミニウム層40は、例えばスパッタリングによりゲート絶縁膜11のシリコン酸化膜(SiO2膜)上に厚さ例えば100nm堆積される。このスパッタリング条件は、例えば基板温度100℃、堆積時間10分である。
【0075】
このアルミニウム層40を選択的にエッチングして予め定められた位置にゲート電極12を形成するために、アルミニウム層40上にレジストパターン41を形成する。このレジストパターン41は、アルミニウム層40上にレジスト膜を塗布し、このレジスト膜を、フォトマスクを用いて選択的に露光し、ゲート電極用マスク領域を残してレジスト膜を除去することにより図7(c)に示すようにレジストパターン41を形成する。上記ゲート電極12を形成するためのレジストパターン41の位置が重要である。レジストパターン41は、上記結晶成長開始位置7から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域例えば結晶成長開始位置7から約2.7μmに位置合わせして形成される。
【0076】
次に、レジストパターン41をマスクとしてアルミニウム層40を除去、例えばドライエッチング処理、することにより図7(d)に示すようにゲート電極12を形成する。このドライエッチング処理では、例えばBCl3およびCH4がエッチングガスとして用いられる。続いて、図8(e)に示すように、ゲート電極12上のレジストパターン41を除去する。
【0077】
次に、図8(f)に示すように、ゲート電極12をマスクとして半導体薄膜4aに不純物を添加する。不純物は、本発明のTFT1をnチャネル型にする場合には、リンが半導体薄膜4aにイオン注入される。また、本発明のTFT1をpチャネル型にする場合には、ボロンが半導体薄膜4aにイオン注入される。例えばCMOSインバータのような論理回路は、nチャネル型TFT1およびpチャネル型TFT1の組み合わせにより構成される。このため、nチャネル型TFT1またはpチャネル型TFT1のいずれか一方のトランジスタ形成のためのイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のTFTの半導体薄膜4aを覆った状態で行われる。
【0078】
nチャネル型TFT1およびpチャネル型TFT1の各々に対するイオン注入後、半導体薄膜4aに注入されたリン、ボロン等の各不純物は、アニール処理で活性化される。アニール処理は、窒素雰囲気中において基板温度例えば600℃で3時間の熱処理により行うことができる。この結果、図8(g)に示すように高不純物濃度のソース領域Sおよびドレイン領域Dが、ゲート電極12の両側に位置して半導体薄膜4aに形成される。
【0079】
この結果、ソース領域S又はドレイン領域Dのチャネル領域Cに対する側端部10が、上記結晶成長終了位置8の付近に位置合わせして図1に示すように形成される。
【0080】
次に、ゲート絶縁膜11およびゲート電極12上に層間絶縁膜(図示せず)を形成する。層間絶縁膜に形成したスルーホール(図示せず)を介して、ソース電極、ドレイン電極、ゲート電極(図示せず)等を形成する工程は周知の工程である。このような方法によりTFT1を形成することができる。
【0081】
このようにして製造されたTFT1の断面構造を図9に示す。図12には、結晶化領域の結晶成長終了位置8付近に、ドレイン領域Dのゲート電極12の下方チャネル領域Cに対する側端部10が設けられている様子が顕微鏡写真で示されている。さらに、このTFT1のソース領域Sおよびドレイン領域Dには、半導体薄膜4aの深い方向から浅い方向に向かって走る積層欠陥S1、D1が生じていることが判る。さらにまた、ゲート電極12が傾斜している様子がよく判る。
【0082】
図10には、図9の平面図が示され、結晶成長終了位置8付近にドレイン領域Dのチャネル領域Cに対する側端部10が設けられている様子が示されている。図11には、結晶成長終了位置8付近にドレイン領域Dとチャネル領域Cとの側端部10を形成した薄膜トランジスタのドレイン側端部10の位置に対する、n型TFTの電子又は正孔の移動度μとの関係について示されている。
【0083】
図11に示されているように結晶成長終了位置8から1.5μm近傍以内にドレイン領域Dのチャネル領域Cに対する端部10が設けられたTFT1の移動度は、150cm2/v.s以上の特性が得られている。特に、ドレイン領域Dのチャネル領域Cに対する端部10を結晶成長終了位置8から0.05〜0.2μm以内に形成されたTFT1は、移動度が300cm2/v.s以上の優れた特性が得られている。
【0084】
また他の実施の形態に係る図14に示されているように、結晶成長終了位置8から1.0μm近傍以内にドレイン領域Dのチャネル領域Cに対する端部10が設けられたTFT1の移動度は、150cm2/v.s以上の特性が得られている。特に、ドレイン領域Dのチャネル領域Cに対する端部10を結晶成長終了位置8から0.05〜0.2μm以内に形成されたTFT1は、移動度が300cm2/v.s以上の優れた特性が得られている。
【0085】
図11には、多数のn型TFTの移動度特性がプロットされており、この特性は、n型TFTのドレイン端位置(ドレイン領域Dのチャネル領域側の端部)を結晶成長終了位置8から1.5μm近傍以内に形成されたTFTの移動度特性である。さらに、四角でプロットされた特性は、n型TFTのソース端位置(ソース領域Sのチャネル領域側端部)を結晶成長終了位置8から1.5μm近傍以内に形成されたTFTの移動度特性である。この移動度特性は、ゲート電圧(横軸)に対するドレイン電流(縦軸)の特性曲線図から求められる。結晶成長終了位置8から1.5μm近傍以内には、ドレイン端位置を設けたTFTも、ソース端位置を設けたTFTもほぼ一致した特性が得られている。
【0086】
他の実施形態に係る図14には、多数のn型TFTの移動度特性がプロットされており、この特性は、n型TFTのドレイン端位置(ドレイン領域Dのチャネル領域側の端部)を結晶成長終了位置8から1.0μm近傍以内に形成されたTFTの移動度特性である。さらに、四角でプロットされた特性は、n型TFTのソース端位置(ソース領域Sのチャネル領域側端部)を結晶成長終了位置8から1.0μm近傍以内に形成されたTFTの移動度特性である。この移動度特性は、ゲート電圧(横軸)に対するドレイン電流(縦軸)の特性曲線図から求められる。結晶成長終了位置8から1.0μm近傍以内には、ドレイン端位置を設けたTFTも、ソース端位置を設けたTFTもほぼ一致した特性が得られている。
【0087】
図11および図14において、結晶成長終了位置8より(隣の結晶化領域終了位置8付近)はみ出してプロットされたデータは、チャネル領域が結晶成長終了位置8を跨たいで形成されたTFT特性である。図11および図14の特性は、n型TFTの特性であるが、p型TFTでも同様な特性を得ることができる。さらに、この実施例のTFT1に流れる電流方向は、横方向に成長した成長方向に平行であり、また、結晶成長方向に電流を流すことが最適である。
【0088】
次に、本発明によるTFTを表示装置例えば液晶表示装置のトランジスタ回路に適用した実施例を図12を参照して説明する。図1乃至図11と同一部分には、同一符号を付与し、その詳細な説明を省略する。図12は、アクティブマトリックス型液晶表示装置50の表示部の一例を示している。液晶表示装置50は、透明基体52、画素電極53、走査線54、信号線55、対向電極56、TFT1、走査線駆動回路57、信号線駆動回路58、及び、液晶コントローラ59等を備えている。
【0089】
即ち、走査線駆動回路57や信号線駆動回路58などの高速動作を要求される周辺回路部を上記薄膜トランジスタで構成したものである。この表示装置は、周辺回路部やメモリ回路部等の能動素子を含むシステムディスプレイを実現することができる。
【0090】
TFT1は、図1で説明したような構造に形成され、高速動作を要求される周辺回路部、例えば走査線駆動回路57や信号線駆動回路58など、を構成する。走査線駆動回路57や信号線駆動回路58などの周辺回路部は、結晶成長終了位置8から0.05〜0.2μm以内にソース領域Sのソース端位置又はドレイン領域Dのドレイン端位置を形成したTFTで構成することが望ましい。このようなTFTを形成することにより、上記周辺回路を移動度(μmax)が300cm2/V・s以上の優れた特性のTFTで構成できる。
【0091】
このようにして製造された表示装置は、周辺回路やメモリ回路などの能動素子を含むシステムディスプレイを実現できる。この表示装置は、小型化、軽量化にも効果がある。
【0092】
各回路の薄膜トランジスタ1および、薄膜トランジスタにより置換して構成するメモリ、コンデンサ、抵抗などは、図1の薄膜トランジスタで構成することができる。即ち、この明細書において薄膜トランジスタとは、機能は別にして図1に示す薄膜トランジスタで構成できるものは含むものとする。
【0093】
こうして製造された薄膜トランジスタ26は、液晶表示装置(ディスプレイ)やEL(エレクトロルミネッセンス)ディスプレイなどの駆動回路や、各画素回路内のメモリ(SRAMやDRAM)やCPUなどの集積回路などに適用可能である。
【0094】
以上説明したように上記実施形態によれば、オフ電流特性のよいTFTを得ることができる。このようなオフ電流特性のよいTFTは、走査線駆動回路57や信号線駆動回路58などの周辺回路部に適用することができる。
【図面の簡単な説明】
【0095】
【図1】本発明の薄膜トランジスタの構成を説明するための一部切欠断面図である。
【図2】図1のTFTの製造工程を工程順に説明するための工程図である。
【図3】図1のnチャンネル型薄膜トランジスタのドレイン端位置に対するオフ電流特性を示す特性図である。
【図4】図2の結晶化工程を説明するための結晶化装置の構成図である。
【図5】図4の照明光学系を具体的に説明するための構成図である。
【図6】図2の結晶化工程により結晶化する際の基板構造および結晶化された半導体薄膜の形状を説明するための図である。
【図7】図2のTFT製造工程の実施例を工程順に説明するための断面図である。
【図8】図7のTFT製造工程の後工程を工程順に説明するための断面図である。
【図9】図8(g)の断面写真である。
【図10】図9の平面から見た写真である。
【図11】図7および図8の工程により得られた多数のTFTの移動度特性を比較して示す特性図である。
【図12】図1の薄膜トランジスタを液晶表示装置に適用した実施例を説明するための回路構成図である。
【図13】図1のnチャンネル型薄膜トランジスタのドレイン端位置に対するオフ電流特性を示す他の実施形態に関する特性図である。
【図14】図7および図8の工程により得られた多数のTFTの移動度特性を比較して示す他の実施形態に関する特性図である。
【符号の説明】
【0096】
1:TFT、 2:ガラス基板、 3:酸化シリコン膜、 4:非晶質シリコン膜、 4a:半導体薄膜、 5:結晶化領域、 7:結晶成長開始位置、 8:結晶成長終了位置、 10:ドレイン端(側端部)、 11:ゲート絶縁膜、 12:ゲート電極、 15:照明系、 16:位相変調素子、 17:結像光学系、 18:被結晶化基板、 19:ステージ、 20:結晶化装置、 21:光源、 22:ホモジナイザ、 23:ビームエキスパンダ、 24:第1フライアイレンズ、 25:第1コンデンサー光学系、 26:第2フライアイレンズ、 27:第2コンデンサー光学系、 33:開口絞り、 35:キャップ膜、 40:アルミニウム層、 41:レジストパターン、 50:液晶表示装置、 52:透明電極、 53:画素電極、 54:走査線、 55:信号線、 56:対向電極、 57:走査線駆動回路、 58:信号線駆動回路、 59:液晶コントローラ。
【技術分野】
【0001】
本発明は、nチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法および表示装置に関するものである。
【背景技術】
【0002】
従来、たとえば液晶表示装置(Liquid-Crystal-Display:LCD)の画素に印加する電圧を制御するスイッチング素子として使用される薄膜トランジスタ(Thin - Film - Transistor:TFT)や、液晶表示装置の制御回路などに用いられる薄膜トランジスタを形成するために使用される半導体薄膜には、非晶質シリコン(amorphous-Silicon)薄膜や多結晶シリコン(poly-Silicon)薄膜が用いられてきた。
【0003】
上記多結晶シリコン薄膜を半導体薄膜として使用するTFTは、一般に非晶質シリコン薄膜を半導体薄膜として使用するTFTよりもチャネル領域を移動する電子又は正孔の移動度が高い。したがって、多結晶シリコン薄膜を用いたトランジスタは、非晶質シリコン薄膜を用いたトランジスタよりも、スイッチング速度が速く高速動作が可能である。このためLCDの画素選択回路やLCDを駆動するための周辺駆動回路も画素制御薄膜トランジスタと同じ基板にTFTを使用して形成することが可能となる。さらに、他の部品の設計マージンを広げられるなどの利点がある。また、ドライバ回路やDACなどの周辺駆動回路についても、画素制御薄膜トランジスタを含むディスプレイ部に組み入れることにより、低コスト化、高精細化、小型化が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明の出願人は、絶縁基板上に形成された非単結晶半導体薄膜に大粒径の結晶化領域を安定して製造する工業化技術の開発を行っている。上記大粒径結晶化領域を形成する方法としては、例えば下記非特許文献−1および非特許文献―2に記載された結晶化方法が提案されている。大粒径結晶化領域の工業化が実現すると液晶表示装置は、各画素の切換えスイッチングトランジスタのみに限らずDRAMやSRAMなどのメモリ回路や、論理演算回路などもガラス基板上に製造することが可能になり、液晶表示装置などの省電力化、小型化が可能になる。
【非特許文献−1】(1)“エキシマレーザーを用いた巨大結晶粒Si膜の形成方法” 松村 正清、表面科学、Vol.21、No.5 pp.278 - 287、2000
【非特許文献−2】(2)“エキシマレーザー光照射による巨大結晶粒Si膜の形成方法” 松村 正清、応用物理、第71巻、第5号 pp.543 - 547、2000
【0005】
本発明者等は、この大粒径結晶化領域に、実用可能な最適なトランジスタ特性を得るためのより高性能なTFTを形成する製造技術の開発を行っている。例えば非晶質シリコン薄膜を熱処理して大粒径に結晶成長した単結晶シリコンの表面は、通常の引き上げ法で形成された単結晶ロッドをスライスして形成された単結晶シリコンウエハとは異なり、微視的に平坦な薄膜でないことや、結晶成長時に生ずる結晶粒界が複雑で、単に結晶化領域の任意の位置にTFTを形成したのでは、所望するオフ電流特性を得ることができないことが判った。
【0006】
本発明は、最適なオフ電流特性を得るためのnチャネル型TFTを製造することができるnチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法、表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【0007】
この発明は、上記目的を達成するために次のように構成したものである。本発明の薄膜トランジスタは、横方向に結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタである。このように構成された薄膜トランジスタは、従来のTFTと比較しより高い電子(又は正孔)の移動度を有するTFTとして形成することができる。
【0008】
本発明の薄膜トランジスタは、横方向に結晶成長し結晶成長終了方向に隆起した傾斜面の結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタである。
【0009】
本発明の薄膜トランジスタは、さらに、前記結晶化領域は、パルスレーザ光がホモジナイザを介して位相シフタにより逆ピーク状の光強度分布を有するレーザ光にし、このレーザ光を非単結晶半導体膜に照射して形成された単結晶領域であることを特徴とするnチャネル型薄膜トランシスタである。
【0010】
本発明の薄膜トランジスタの製造方法は、逆ピーク状の光強度分布を有するレーザ光を非単結晶半導体膜に照射して照射領域を結晶化して結晶化領域を形成する工程と、前記結晶化領域の結晶成長の開始位置又は縦方向成長開始位置、結晶成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの前記結晶化領域に、前記ドレイン領域又は前記ソース領域の前記チャネル領域に対する側端部を位置決めして薄膜トランジスタを形成する工程とを具備してなることを特徴とするnチャネル型薄膜トランジスタの製造方法である。
【0011】
本発明の表示装置は、上記薄膜トランジスタが信号線駆動回路や走査線駆動回路などの高速動作を要求される周辺回路部に設けられた表示装置である。この表示装置は、上記薄膜トランジスタを使用することによって、周辺回路部やメモリ回路部等の能動素子を同一基板上に形成したシステムディスプレイとして実現することができる。
【発明の効果】
【0012】
本発明によれば、最適なオフ電流特性を得るためのnチャネル型TFT、nチャネル型TFTの製造方法および表示装置を得ることができる。
【発明を実施するための最良の形態】
【0013】
本発明者は、横方向に結晶成長した結晶化領域に最適なトランジスタ特性を得るための手段として結晶成長終了位置近傍にドレイン端またはソース端を位置合わせしてTFTを製造する技術を開発し、出願している。本発明者は、横方向に結晶成長した大粒径の結晶化領域に、できる限り多数のTFTを形成するために結晶成長開始位置近傍の結晶化領域でのオフ電流特性について鋭意検討した結果最適なトランジスタ特性を得るための領域のあることわかった。
【0014】
即ち、この実施形態は、横方向に結晶成長された結晶化領域にTFTを形成するに際し、このTFTのドレイン領域又は前記ソース領域のチャネル領域側端部を、結晶成長の開始位置又は縦方向成長開始位置近傍を除く結晶化領域例えば結晶成長の開始位置又は縦方向成長開始位置から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域に位置に合わせしてnチャネル型TFTを形成することにより最適なオフ電流特性を得る例である。
【0015】
他の実施形態においては、このTFTのドレイン領域又はソース領域のチャネル領域側端部を、結晶成長の開始位置又は縦方向成長開始位置近傍を除く結晶化領域例えば結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に位置に合わせしてnチャネル型TFTを形成することにより最適なオフ電流特性を得る例である。
【0016】
次に、図1を参照して本発明による薄膜トランジスタの実施形態を説明する。図1は、薄膜トランジスタが形成された領域を拡大して示す断面図である。この実施形態には、次の特徴がある。
【0017】
非単結晶半導体層の被光照射領域において横方向に結晶成長して結晶化された結晶化領域(5即ち(7−S−C−D−8))は、結晶成長開始位置7から水平方向に結晶成長し結晶成長終了位置8において最大に隆起した形状である。即ち、非単結晶半導体層例えば非晶質シリコン膜が光照射されて横方向に結晶成長して結晶化された結晶化領域5は、結晶成長開始位置7から結晶成長方向に成長するシリコン膜において結晶成長終了位置8に向かって膜厚が増加する傾斜面を有する。このような結晶化領域5は、TFTの上記結晶成長方向にチャネル領域での電子又は正孔の移動度(μmax)が増加し、結晶成長終了部付近で顕著に増加する。
【0018】
さらに、非単結晶半導体層の光被照射領域が横方向に結晶化された結晶化領域は、結晶成長開始位置7から水平方向に結晶成長し、結晶成長終了位置8方向に隆起した傾斜面を有する半導体薄膜である。理由は明らかではないが、この隆起部の端部は、レーザフルエンスが大きく、図1の右側から成長してきた結晶化領域5の終端部と、左側から成長してきた結晶化領域5の終端部とが結晶同士が衝突するので、膜応力が大きくなり、アブレーションも生ずる領域で、移動度等の特性が低下する領域と考えられる。ドレイン領域又はソース領域のチャネル領域側端部は、結晶成長開始位置7の近傍を避けた結晶化領域に配置される。さらにまた、非単結晶半導体層が横方向に結晶化された結晶化領域は、結晶成長開始位置から水平方向に膜厚が単調に増加する傾斜面を有する半導体薄膜である。結晶成長終了位置側は、ドレイン領域又はソース領域のチャネル領域側端部が、上記膜厚が単調に増加する傾斜面の頂点付近に配置される。上記非単結晶半導体膜には、多結晶半導体膜や非晶質半導体膜などがある。
【0019】
次に、液晶表示装置を駆動するTFTの具体的構成例を、図1を参照して説明する。図1のTFT1は、トップゲート型薄膜トランジスタの構造である。基板2は絶縁体でも表面に絶縁膜が形成された半導体基板または金属基板でもよい。絶縁基板例えばガラス基板2上には、絶縁膜例えば酸化シリコン膜3が設けられている。この酸化シリコン膜3は、例えばCVD膜または熱酸化膜であり厚さ例えば1μmに成膜される。この酸化シリコン膜3上には、非単結晶半導体膜例えば非晶質シリコン膜4が設けられている。この非晶質シリコン膜4は、厚さが30nm乃至300nm例えば200nmであり、成膜例えばプラズマCVD等により成膜される。
【0020】
この非晶質シリコン膜4の全面又は予め定められた領域には、結晶化領域5が設けられている。この結晶化領域5は、図6(b)のLに示すような逆ピークパターン状の光強度分布を有し、非晶質シリコン膜4を溶融するエネルギーを有する光ビーム、例えばKrFエキシマレーザ光、により照射されて結晶化された結晶化領域5である。
【0021】
複数の逆ピークパターン状光強度分布を有するレーザ光により結晶化された結晶化領域5は、結晶成長開始位置7から水平方向に膜厚が順次増加して結晶成長し、結晶成長終了位置8付近において結晶化された単結晶シリコン膜が隆起した断面形状になることである。複数の逆ピークパターン状光強度分布を有するレーザ光により結晶化された結晶化領域5は、隣合う正ピーク部において結晶化された結晶成長終了位置8同士が衝突し、シリコン膜が隆起した山形状断面形状になることである。このように予め定められた位置が結晶化された膜は、この明細書において半導体薄膜4aと定義する。結晶成長開始位置7から結晶成長終了位置8までの長さは、図6(b)の逆ピーク状の光強度分布のパルス幅によって決定されるものである。
【0022】
この実施形態では、上記結晶成長開始位置7又は縦方向成長開始の近傍を避けた結晶化領域例えば結晶成長開始位置7から、TFT1のチャネル領域Cのドレイン端又はソース端を配置するように位置決めしてTFT1を形成することである。例えばTFT1のチャネル領域Cのドレイン端10(側端部10)が、結晶成長開始位置7から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域例えば結晶成長開始位置7から約2.7μmに位置決めされてTFT1が設けられる。ドレイン領域Dに連設されてチャネル領域C,ソース領域Sが設けられている。
【0023】
他の実施の形態においては、nチャネル型TFTのチャネル領域Cのドレイン端部10(側端部10)は、結晶成長開始位置7から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域、例えば、結晶成長開始位置7から約2.2μmに位置決めされてTFTが設けられる。そしてドレイン領域Dに連設されてチャネル領域Cおよびソース領域Sが設けられている。
【0024】
チャネル領域C上には、チャネル領域Cに位置合わせされてゲート絶縁膜11例えば酸化シリコン膜が設けられている。この酸化シリコン膜は、温度摂氏300度乃至400度例えば摂氏350度のマイクロ波CVDによる直接酸化の低温プロセスの酸化膜である。さらに、ゲート絶縁膜11上には、チャネル領域Cに位置合わせしてゲート電極12が設けられている。このようにしてTFT1が製造される。この明細書において、TFTとは、TFT構造を有する素子であり、トランジスタとして使用するものばかりでなく、メモリ、コンデンサ、抵抗などの用途に使用するものもTFTに含むものとする。
【0025】
次に、図2の工程図を参照して、TFT1の製造方法の実施例を説明する。図1と同一の内容を示す構成要素には、同一符号を付与し、その詳細な説明は、重複するので省略する。
【0026】
先ず、結晶化用基板の製造を行なう。例えば、石英基板、または無アルカリガラス等からなるガラス基板2を、搬送してプラズマCVD装置チャンバ内の予め定められた位置に位置決めして設置する(工程―1)。ガラス基板2上に下地絶縁膜例えば酸化シリコン膜3をプラズマCVDにより気相成長する(工程―2)。このプラズマCVDは、例えば基板温度500℃および堆積時間40分という条件で行われる。次に、酸化シリコン膜3上に、被結晶化対象の非晶質シリコンもしくは多結晶シリコンからなる非単結晶半導体膜、例えば膜厚30nm〜300nm(例えば約200nm)の非晶質シリコン膜4を、プラズマCVDにより気相成長する(工程―3)。
【0027】
この非晶質シリコン膜4は、例えばLP−CVD(Low Pressure CVD)法により酸化シリコン膜3上に堆積される。非晶質シリコン膜4は、厚さ例えば200nmのアモルファスシリコン膜(a−Si)である。LP−CVDプロセスは、例えばSi2H6の雰囲気、流速150sccm、圧力8Pa、基板温度450℃、堆積時間35分という条件である。ここでは、LP−CVD法を用いたが、この他に例えばPE−CVD(低温プラズマCVD)法を用いてもよい。
【0028】
非単結晶半導体薄膜としては、非晶質シリコン膜4(Si)の他Ge,SiGeなどの薄膜を使用することもできる。非単結晶半導体膜の成膜はCVD法に限定されるわけではなく、例えばスパッタリング装置により成膜してもよい。
【0029】
次に、非晶質シリコン膜4上に、大粒径結晶化領域を形成するために入射光に対して透過性を示すキャップ膜、例えば酸化シリコン膜、をプラズマCVDにより膜厚10nm〜100nm例えば10nmに成膜する。酸化シリコン膜は、例えばLP−CVD法により基板温度500℃および堆積時間10分間で非晶質シリコン膜4上に堆積することができる。キャップ膜は、絶縁膜からなり蓄熱作用を有し、次の工程でレーザ光を照射して結晶化する際、非単結晶半導体薄膜2の降温速度を緩和するための膜である。このようにして結晶化用キャップ膜を製造する(工程―4)。
【0030】
次に、結晶化工程5〜6を実行する。結晶化用基板を結晶化装置の予め定められた位置に位置合わせして設置する。結晶化装置に搬送された結晶化基板の予め定められた結晶化位置に図6(b)に示すような逆ピークパターン状の光強度分布を有するエキシマレーザ光をパルス状に照射して、照射領域を高温度にして溶融する(工程―5)。この温度分布は、キャップ膜に蓄熱される。エキシマレーザ光が遮断されたとき図6(b)に示すような光強度分布の温度勾配により降温する。この降温プロセスは、キャップ膜が蓄熱されているためゆっくり降温し、上記温度勾配に沿って結晶成長が行われ大粒径の結晶化領域が形成される(工程―6)。上記エキシマレーザ光は、例えばKrFエキシマレーザでエネルギー密度が350mJ/cm2である。結晶化するための位置情報は、予めコンピュータに記憶されている。このコンピュータは、自動的に結晶化用基板内の結晶化位置に基板を順次移動させ位置決めして結晶化のためのレーザ光を照射して、結晶化を行い、結晶化工程5〜6を終了する。
【0031】
即ち、結晶化工程5〜6は、後に詳しく説明する位相変調エキシマレーザ結晶化法を用いて、キャップ膜の表面に逆ピーク状の光強度分布R(図6(b)参照)を有するエキシマパルスレーザ光を照射する。パルスレーザ光によるレーザ照射によって、非晶質シリコン膜4のうちの照射された領域は、溶融する。この溶融領域は、パルスレーザ光の遮断期間に降温し、凝固位置が横方向(水平方向)に移動し、結晶成長し結晶化領域5を形成する。結晶化領域5は、図1に示すように結晶成長開始位置7から水平方向に結晶成長し結晶成長終了位置8までの距離は、例えば5.0μmの結晶成長である。この結果、非晶質シリコン膜4は一部又は全域結晶化された半導体薄膜4aに変換される。パルスレーザ光の照射は1回でもよいが、複数回行ってもよく、また、パルスレーザ光の照射とフラッシュランプ光の照射を組合せてもよい。
【0032】
このようにして形成された結晶化領域5は、図1に示すように結晶成長開始位置7から水平方向に結晶成長し結晶成長終了位置8において隆起した形状となる。
【0033】
次に、大粒径結晶化領域にTFT1を形成するために成膜したキャップ膜の酸化シリコン膜を除去する(工程―7)。酸化シリコン膜の除去法は、ドライエッチング処理により行なうことができる。このドライエッチング処理は、エッチングガスとして例えばBCl3およびCH4を用いて行なうことができる。
【0034】
次に、結晶化工程が終了したガラス基板2へのnチャネル型TFTの製造工程を実行する。この実施形態の特徴は、上記のようなプロセスを経て結晶化された結晶化領域へのTFTの形成は、結晶化領域の結晶成長の開始位置又は縦方向成長開始位置から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域に、上記TFTのドレイン領域又はソース領域のチャネル領域側端部が位置合わせされるように製造することである。
【0035】
他の実施形態においては、上記のようなプロセスを経て結晶化された結晶化領域へのTFTの形成は、結晶化領域の結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に、上記TFTのドレイン領域又はソース領域のチャネル領域側端部が位置合わせされるように製造することである。
【0036】
この明細書において、結晶成長の開始位置又は縦方向成長開始位置とは、図6(c)結晶化された単結晶領域の結晶成長開始位置7である。結晶成長開始位置7とは、結晶成長開始部に微結晶粒が集合した部分が発生するが、この微結晶粒部を除いた単結晶領域の成長開始位置である。TFTのドレイン領域又はソース領域のチャネル領域側端部とは、チャネル領域と接するドレイン領域又はソース領域との境界位置である。
【0037】
先ず、上記ガラス基板2をプラズマCVDの予め定められた位置に搬送し、位置決めして設置する。プラズマCVDは、搬送されたガラス基板1の露出した半導体薄膜表面上に、ゲート絶縁膜11を形成するための酸化シリコン膜を成膜する(工程―8)。
【0038】
次に、ゲート絶縁膜11が形成された上記ガラス基板2を、ゲート電極を形成するための導電体膜を成膜するスパッタ装置に搬送し位置合わせをする。その後、ゲート電極として例えばアルミニウム(Al)を成膜する(工程―9)。次に、プラズマエッチング装置に搬送してゲート電極12を形成するためにプラズマエッチングする(工程―9)。
【0039】
形成されたゲート電極12をマスクとしてソース領域およびドレイン領域を形成するための不純物イオンを結晶化領域に高濃度にイオン注入する。不純物イオンは、Nチャネルトランジスタの場合には例えばリンを、Pチャネルトランジスタの場合には例えばホウ素をイオン注入する。その後、窒素雰囲気中でアニール処理(例えば、600℃で1時間)を行い、不純物を活性化して図1に示すように結晶化領域にソース領域S、ドレイン領域Dを形成する。この結果、ソース領域Sおよびドレイン領域D間には、キャリアが移動するチャネル領域Cが形成される(工程―10)。
【0040】
次に、ゲート絶縁層11及びゲート電極12上に層間絶縁層(図示せず)を形成する。この層間絶縁層にソース電極及びドレイン電極と夫々ソース・ドレイン領域S、Dとの接続のためのコンタクトホールを夫々形成する(図示せず)。
【0041】
次に、ゲート電極、ソース、及びドレイン電極となる金属層例えばアルミニウムを各コンタクトホール内に充填すると共に層間絶縁層上にも成膜する(図示せず)。層間絶縁層上に成膜された金属層は、フォトリソグラフィ技術を用いて予め定められた所定のパターンにエッチングすることでソース電極及びドレイン電極を形成してnチャネル型薄膜トランジスタ1を製造する(工程―11)。このTFT1のゲート長は、例えば1μmである。
【0042】
上記製造工程において明らかなようにソース領域S又はドレイン領域Dのチャネル領域Cに対する側端部は、結晶成長開始位置7近傍を除く結晶化領域に位置合わせしてTFTが形成される。即ち、ゲート電極12により位置決めされる。従って、ゲート電極12の設置位置は、結晶成長の開始位置7の近傍を除く結晶化領域上に位置決めして形成される。
【0043】
このようにして製造されたTFTのトランジスタ特性を測定した結果を、図3乃至図6を参照して説明する。
【0044】
図3は、上記のようにして結晶化された結晶化領域5にTFT1を形成したときのドレンイン端の位置に対するnチャンネルTFT1のオフ電流[A]を示す特性曲線図である。図3、図13において、ドレイン電流(A)について例えば「1E−13」と記載されているのは「1×1013」と記載すべきものである。図3は、オフ電流特性であり、ソースードレイン電極間電圧がVds=0.1V、ソースーデート電極間電圧がVgs=−5Vの場合の特性である。
【0045】
オフ電流特性について、
結晶成長開始位置7から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの位置(結晶化領域)にドレイン端を製造したTFT1は、オフ電流が増加して悪い特性である。即ち、結晶成長開始位置7から約0.5μmまでの以内の位置、結晶成長開始位置7から約1.5μmから1.8μmまでの位置、および結晶成長開始位置7から約3.0μmから3.7μmまでの位置(結晶化領域)にドレイン端を製造したnチャネル型TFT1は、オフ電流が減少して良好な特性である。
【0046】
図13に示す他の実施の形態においては、結晶成長開始位置7から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの位置(結晶化領域)にドレイン端を製造したTFT1は、オフ電流が増加して悪い特性である。即ち、結晶成長開始位置7から約1.0μmから1.3μmまでの位置、および結晶成長開始位置7から約2.5μmから3.2μmまでの位置(結晶化領域)にドレイン端を製造したnチャネル型TFT1は、オフ電流が減少して良好な特性である。
【0047】
次に、微結晶粒が多数存在する結晶成長開始位置7から水平(横)方向に結晶成長し結晶成長終了位置8において隆起した形状を形成する結晶化装置の実施例を、図4乃至図11を参照して具体的に説明する。 結晶化装置は、照明系15と、この照明系15の光軸上に設けられた位相変調素子16と、この位相変調素子16の光軸上に設けられた結像光学系17と、この結像光学系17の光軸上に設けられる被結晶化基板18を支持するステージ19とからなる。
【0048】
照明系15は、図4および図5に示す光学系で、たとえば光源21とホモジナイザ22とからなる。光源21としては、例えば248nmの波長を有する光を供給するKrFエキシマレーザ光源21を使用することができる。なお、光源21としてはその他、308nmの波長を有するパルス光を出射するXeClエキシマレーザ光源、波長248nmのパルス光を出射するKrFエキシマレーザ、波長193nmのパルス光を出射するArFレーザなどのエキシマレーザを使用することができる。光源21は、さらにYAGレーザ光源でもよい。光源21は、非単結晶半導体膜例えば非晶質シリコン膜4を溶融するエネルギーを出力する他の適当な光源を用いることもできる。光源21から出射されたレーザ光の光軸上には、ホモジナイザ22が設けられている。
【0049】
ホモジナイザ22は、光源21から出射されたレーザ光を光束の断面内において光強度および位相変調素子16への入射角を均一化処理するものである。ホモジナイザ22は、光源21からのレーザ光の光軸上に例えばビームエキスパンダ23と、第1フライアイレンズ24と、第1コンデンサー光学系25と、第2フライアイレンズ26と、第2コンデンサー光学系27とが設けられたものである。
【0050】
即ち、照明系15において、光源21から入射されたレーザ光は、ビームエキスパンダ23を介して拡大された後、第1フライアイレンズ24に入射する。この第1フライアイレンズ24の後側焦点面には複数の光源が形成され、これらの複数の光源からの光束は第1コンデンサー光学系25を介して、第2フライアイレンズ26の入射面を重畳的に照明する。その結果、第2フライアイレンズ26の後側焦点面には、第1フライアイレンズ24の後側焦点面よりも多くの多数の光源が形成される。第2フライアイレンズ26の後側焦点面に形成された多数の光源からの光束は、第2コンデンサー光学系27を介して、位相変調素子16に入射し、重畳的に照明する。
【0051】
この結果、ホモジナイザ22の第1フライアイレンズ24および第1コンデンサー光学系25は、第1ホモジナイザを構成し、位相変調素子16に入射するレーザ光の入射角度に関する均一化処理を行なう。また、第2フライアイレンズ24および第2コンデンサー光学系27は、第2ホモジナイザを構成し、この第2ホモジナイザにより第1ホモジナイザからの入射角度が均一化されたレーザ光について位相変調素子16上での面内各位置での光強度に関する均一化を行なう。こうして、照明系22は、ほぼ均一な光強度分布を有するレーザ光を形成し、このレーザ光が位相変調素子16を照射する。
【0052】
位相変調素子16例えば位相シフタは、ホモジナイザ22からの出射光を位相変調して図6(b)に示すような逆ピーク状の光強度最小分布のレーザビームを出射する光学素子である。図6(b)には、逆ピーク状の光強度最小分布の一部が拡大して示されている。図6(b)は、横軸が場所(被照射面での位置)であり、縦軸は光強度(エネルギー)である。
【0053】
位相変調素子として使用される位相シフタ16は、透明体例えば石英基材に段差をつけ、段差の境界でレーザ光の回折と干渉を起こさせ、レーザ光強度に周期的な空間分布を付与するものである。位相シフタは、例えば段差部x=0を境界として左右で180°の位相差を付けた場合である。一般にレーザ光の波長をλとすると、屈折率nの透明媒質を透明基材上に形成して180°の位相差を付けるには、透明媒質の膜厚差tは、t=λ/2(n−1)で与えられる。石英基材の屈折率を1.46とすると、XeC1エキシマレーザ光の波長が308nmであるから、180°の位相差を付けるためには、334.8nmの段差をエッチング等の方法で形成する。
【0054】
またSiNx膜を透明媒質としてPECVD、LPCVD等で成膜し段差部を形成する場合は、SiNx膜の屈折率を2.0とすると、SiNx膜を石英基材上に154nm成膜し、エッチングして段差を付ければ良い。180°の位相をつけた位相シフタを通過したレーザ光の強度は、周期的強弱のパターンを示す。
【0055】
この実施形態では、段差そのものを繰り返し周期的に形成したマスクが、周期的位相シフタである。この実施の形態において位相シフトパターンの幅とパターン間距離はともに例えば3μmである。位相差は必ずしも180°である必要はなく、レーザ光に結晶化に適切な強弱を実現できる位相差であればよい。
【0056】
位相変調素子16で位相変調されたレーザ光は、図4に示す結像光学系17を介して、非晶質シリコン膜等の被結晶化基板18に入射される。ここで、結像光学系17は、位相変調素子16のパターン面と被結晶化基板18とが光学的に共役な位置になるように配置されている。換言すれば、被結晶化基板18に関しては、位相変調素子16のパターン面と光学的に共役な面(結像光学系17の像面)に設定されるように、ステージ19の高さ位置が補正される。結像光学系17は、正レンズ群31と正レンズ群32との間に開口絞り33を備えている。結像光学系17は、位相変調素子16の像を等倍又は縮小、例えば1/5に縮小、して被結晶化基板18に結像させる光学レンズとすることができる。
【0057】
図4に示す開口絞り33は、開口部(光透過部)の大きさの異なる複数の開口絞りを有する。これらの複数の開口絞り33は、光路に対して交換可能に構成されていてもよい。あるいは、開口絞り33は、開口部の大きさを連続的に変化させることのできる虹彩絞りを有していてもよい。いずれにしても、開口絞り33の開口部の大きさ(ひいては結像光学系4の像側開口数NA)は、後述するように、被結晶化基板18の半導体膜上において所要の光強度分布を発生させるように設定されている。なお、結像光学系17は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、または屈折反射型の光学系であってもよい。
【0058】
また、被結晶化基板18は、図6(a)に示すように、例えば液晶ディスプレイ用板ガラス2の上に化学気相成長法(CVD法)又はスパッタリング法により、下地絶縁膜として酸化シリコン膜3、非晶質シリコン膜4、そしてキャップ膜35が順次形成されたものである。下地絶縁膜は、例えばSiO2が膜厚500〜1000nm形成される。下地絶縁膜3は、非晶質シリコン膜4とガラス基板2が直接接触して、この基板2から析出したNaなどの異物が非晶質シリコン膜4に混入するのを防止する。さらに、非晶質シリコン膜4の結晶化工程時に、溶融熱量が直接ガラス基板2に伝熱されるのを防止し、溶融熱を蓄熱する効果により、温度低下の速度を抑え大粒径の結晶化に寄与する。
【0059】
非晶質シリコン膜4は、結晶化処理される膜であり、その膜厚は例えば30〜250nmとすることができる。キャップ膜35は、結晶化工程時に非晶質シリコン膜4が溶融したとき発生する熱を蓄熱し、この蓄熱作用が大粒径の結晶化領域の形成に寄与する。このキャップ膜35は、絶縁膜例えば酸化シリコン膜(SiO2)であり、膜厚を100nm〜400nmとすることができ、一例として300nmである。
【0060】
被結晶化基板18は、図4に示すような結晶化装置のステージ19上に自動的に搬送され、予め定められた所定の位置に位置決めされて載置され、真空チャックや静電チャックなどにより保持される。
【0061】
次に、結晶化プロセスを、図1乃至図8を参照して説明する。図5に示すレーザ光源21から出射されたパルスレーザ光は、ホモジナイザ22に入射してレーザ光の光強度の均一化および位相変調素子16への入射角の均一化が行なわれる。即ち、ホモジナイザ22は、光源21から入射したレーザビームを水平方向に広げ線状(例えば、線長さ200mm)のレーザビームにし、さらに光強度分布を均一にする。たとえば、複数のX方向シリンドリカルレンズをY方向に並べて、Y方向に並んだ複数の光束を形成し、他のX方向シリンドリカルレンズで各光束を再分布させ、同様に複数のY方向シリンドリカルレンズをX方向に並べて、X方向に並んだ複数の光束を形成し、他のY方向シリンドリカルレンズで各光束を再分布させる。
【0062】
レーザ光は波長308nmのXeClエキシマレーザ光で、1ショットのパルス継続時間は20〜200nsである。上記条件で位相変調素子16に、パルスレーザ光を照射すると、周期的に形成された位相変調素子16に入射したパルスレーザ光は、段差部で回折と干渉を起こす。この結果、位相変調素子16は、周期的に変化する図6(b)に示すような逆ピークパターン状の強弱の光強度分布を生成する。
【0063】
この逆ピークパターン状の光強度分布は、最小光強度部Lから最大光強度部Pまでの間で非晶質シリコン膜4を溶融させるに十分なレーザ光強度を出力することが望ましい。位相変調素子16を通過したパルスレーザ光は、結像光学系17により被結晶化基板18の表面で集束するようにして、非晶質シリコン膜4に入射する。
【0064】
入射したパルスレーザ光は、キャップ膜35をほとんど透過し、非晶質シリコン膜4に吸収される。この結果、非晶質シリコン膜4の被照射領域は、加熱され溶融する。この溶融したときの熱は、キャップ膜35および酸化シリコン膜3の存在により蓄熱される。
【0065】
パルスレーザ光の照射が遮断期間になると、被照射領域は、高速で降温しようとするが、表裏面に設けられているキャップ膜35および酸化シリコン膜3に蓄熱されている熱により、降温速度が極めて緩やかとなる。このとき、被照射領域の降温は、位相変調素子16により生成された逆ピークパターンの光強度分布に応じて降温し、最小光強度部Lから最大光強度部Pに向かって横方向に順次結晶成長する。
【0066】
換言すれば、被照射領域内における溶融領域での凝固位置は、低温側から高温側に順次移動する。即ち、図6(c)および(d)に示すように、結晶成長開始位置7から結晶成長終了位置8に向かって結晶成長する。このとき、被照射領域の結晶成長終了位置8付近には、図6(d)に示すように僅かに隆起が生ずる。図6(c)は、キャップ膜35を剥離した後の非晶質シリコン膜4における結晶化領域5の形状を説明するための平面図である。図6(c)には、結晶成長開始位置7から結晶成長終了位置8に横方向に結晶成長する形態が示されている。
【0067】
図6(d)は、図6(c)の断面図である。図6(d)には、結晶成長開始位置7から結晶成長終了位置8方向に半導体薄膜4aの膜厚が増加し、結晶成長終了位置8で頂点となる傾斜面を有し、断面形状において山形状に結晶化されている状態が示されている。図6(d)は、図6(b)に示すように逆ピーク状光強度分布のパターンが複数の場合について示されている。単一の逆ピーク状光強度分布のパターンの場合には、一対の山形状に変化した膜厚分布が形成され一対の隆起部のみが形成される。
【0068】
このようにして、1パルスレーザ光による結晶化工程が終了する。このようにして結晶成長された結晶化領域は、1又は複数個の機能素子を収納するのに充分な大きさである。図6(b)(c)(d)は、点線で相互関係を示す。即ち、図6(b)(c)(d)には、図6(b)の逆ピーク状光強度分布の逆ピーク部Lで、結晶成長が開始し(結晶成長開始位置7)、正ピーク部Pで結晶成長の終点位置(結晶成長終了位置8)となり、結晶成長開始位置7から結晶成長終了位置8に順次単結晶シリコン膜厚が厚くなり、上記終了位置8付近で隆起する状態が示されている。
【0069】
図4に示す結晶化装置20では、制御装置(図示せず)に予め記憶されたプログラムにより、自動的に次の非晶質シリコン膜4の結晶化領域にパルスレーザ光を照射するように制御される。次の結晶化領域への移動においては、例えばステージ19を移動させて照射位置を選択することができる。勿論、結晶化位置の移動は、被結晶化基板18と光源21とを相対的に移動させて選択することができる。
【0070】
被結晶化領域が選択され、位置合わせが完了したとき、次のパルスレーザ光が出射される。このようなレーザ光のショットを繰り返することにより被結晶化基板18の広い範囲の結晶化を行うことができる。このようにして基板全体の結晶化工程を終了する。図9(d)に示すようにこのように結晶化領域が形成された非晶質シリコン膜4を半導体薄膜4aとする。
【0071】
次に、結晶化工程が終了した基板に対して、図2に示す工程―8以降のTFT製造工程の実施例を、図7及び図8を参照して説明する。図1乃至図6と同一部分には、同一符号を付与し、その詳細な説明を省略する。
【0072】
結晶化工程が終了した上記基板の表面には、キャップ膜35であるSiO2膜が成膜されている。このSiO2膜は、TFTのゲート絶縁膜として使用することもできる。しかし、結晶化工程時における非晶質シリコン膜4からのアブレーションなどによる異物の混入の畏れがある場合、SiO2膜は、エッチング除去するのが良い。この実施例では、SiO2膜を除去した例である。
【0073】
キャップ膜35が除去された基板の表面である半導体薄膜4a上に、図7(a)に示すように、ゲート絶縁膜11例えばSiO2膜を成膜する。このゲート絶縁膜11は例えばLP−CVD法により半導体薄膜4a上に堆積される厚さ80nmのシリコン酸化膜である。LP−CVDは、例えば基板温度500℃および堆積時間45分という条件で行われる。
【0074】
次に、ゲート電極12の形成工程を行なう。即ち、図7(b)に示すようにゲート絶縁膜11上にゲート電極層、例えばアルミニウム層40、を成膜する。このアルミニウム層40は、例えばスパッタリングによりゲート絶縁膜11のシリコン酸化膜(SiO2膜)上に厚さ例えば100nm堆積される。このスパッタリング条件は、例えば基板温度100℃、堆積時間10分である。
【0075】
このアルミニウム層40を選択的にエッチングして予め定められた位置にゲート電極12を形成するために、アルミニウム層40上にレジストパターン41を形成する。このレジストパターン41は、アルミニウム層40上にレジスト膜を塗布し、このレジスト膜を、フォトマスクを用いて選択的に露光し、ゲート電極用マスク領域を残してレジスト膜を除去することにより図7(c)に示すようにレジストパターン41を形成する。上記ゲート電極12を形成するためのレジストパターン41の位置が重要である。レジストパターン41は、上記結晶成長開始位置7から約1.7μmまでの以内の位置、結晶成長開始位置から約2.4μm乃至4.6μmまでの位置、および結晶成長開始位置から約4.9μm乃至5.5μmまでの結晶化領域例えば結晶成長開始位置7から約2.7μmに位置合わせして形成される。
【0076】
次に、レジストパターン41をマスクとしてアルミニウム層40を除去、例えばドライエッチング処理、することにより図7(d)に示すようにゲート電極12を形成する。このドライエッチング処理では、例えばBCl3およびCH4がエッチングガスとして用いられる。続いて、図8(e)に示すように、ゲート電極12上のレジストパターン41を除去する。
【0077】
次に、図8(f)に示すように、ゲート電極12をマスクとして半導体薄膜4aに不純物を添加する。不純物は、本発明のTFT1をnチャネル型にする場合には、リンが半導体薄膜4aにイオン注入される。また、本発明のTFT1をpチャネル型にする場合には、ボロンが半導体薄膜4aにイオン注入される。例えばCMOSインバータのような論理回路は、nチャネル型TFT1およびpチャネル型TFT1の組み合わせにより構成される。このため、nチャネル型TFT1またはpチャネル型TFT1のいずれか一方のトランジスタ形成のためのイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のTFTの半導体薄膜4aを覆った状態で行われる。
【0078】
nチャネル型TFT1およびpチャネル型TFT1の各々に対するイオン注入後、半導体薄膜4aに注入されたリン、ボロン等の各不純物は、アニール処理で活性化される。アニール処理は、窒素雰囲気中において基板温度例えば600℃で3時間の熱処理により行うことができる。この結果、図8(g)に示すように高不純物濃度のソース領域Sおよびドレイン領域Dが、ゲート電極12の両側に位置して半導体薄膜4aに形成される。
【0079】
この結果、ソース領域S又はドレイン領域Dのチャネル領域Cに対する側端部10が、上記結晶成長終了位置8の付近に位置合わせして図1に示すように形成される。
【0080】
次に、ゲート絶縁膜11およびゲート電極12上に層間絶縁膜(図示せず)を形成する。層間絶縁膜に形成したスルーホール(図示せず)を介して、ソース電極、ドレイン電極、ゲート電極(図示せず)等を形成する工程は周知の工程である。このような方法によりTFT1を形成することができる。
【0081】
このようにして製造されたTFT1の断面構造を図9に示す。図12には、結晶化領域の結晶成長終了位置8付近に、ドレイン領域Dのゲート電極12の下方チャネル領域Cに対する側端部10が設けられている様子が顕微鏡写真で示されている。さらに、このTFT1のソース領域Sおよびドレイン領域Dには、半導体薄膜4aの深い方向から浅い方向に向かって走る積層欠陥S1、D1が生じていることが判る。さらにまた、ゲート電極12が傾斜している様子がよく判る。
【0082】
図10には、図9の平面図が示され、結晶成長終了位置8付近にドレイン領域Dのチャネル領域Cに対する側端部10が設けられている様子が示されている。図11には、結晶成長終了位置8付近にドレイン領域Dとチャネル領域Cとの側端部10を形成した薄膜トランジスタのドレイン側端部10の位置に対する、n型TFTの電子又は正孔の移動度μとの関係について示されている。
【0083】
図11に示されているように結晶成長終了位置8から1.5μm近傍以内にドレイン領域Dのチャネル領域Cに対する端部10が設けられたTFT1の移動度は、150cm2/v.s以上の特性が得られている。特に、ドレイン領域Dのチャネル領域Cに対する端部10を結晶成長終了位置8から0.05〜0.2μm以内に形成されたTFT1は、移動度が300cm2/v.s以上の優れた特性が得られている。
【0084】
また他の実施の形態に係る図14に示されているように、結晶成長終了位置8から1.0μm近傍以内にドレイン領域Dのチャネル領域Cに対する端部10が設けられたTFT1の移動度は、150cm2/v.s以上の特性が得られている。特に、ドレイン領域Dのチャネル領域Cに対する端部10を結晶成長終了位置8から0.05〜0.2μm以内に形成されたTFT1は、移動度が300cm2/v.s以上の優れた特性が得られている。
【0085】
図11には、多数のn型TFTの移動度特性がプロットされており、この特性は、n型TFTのドレイン端位置(ドレイン領域Dのチャネル領域側の端部)を結晶成長終了位置8から1.5μm近傍以内に形成されたTFTの移動度特性である。さらに、四角でプロットされた特性は、n型TFTのソース端位置(ソース領域Sのチャネル領域側端部)を結晶成長終了位置8から1.5μm近傍以内に形成されたTFTの移動度特性である。この移動度特性は、ゲート電圧(横軸)に対するドレイン電流(縦軸)の特性曲線図から求められる。結晶成長終了位置8から1.5μm近傍以内には、ドレイン端位置を設けたTFTも、ソース端位置を設けたTFTもほぼ一致した特性が得られている。
【0086】
他の実施形態に係る図14には、多数のn型TFTの移動度特性がプロットされており、この特性は、n型TFTのドレイン端位置(ドレイン領域Dのチャネル領域側の端部)を結晶成長終了位置8から1.0μm近傍以内に形成されたTFTの移動度特性である。さらに、四角でプロットされた特性は、n型TFTのソース端位置(ソース領域Sのチャネル領域側端部)を結晶成長終了位置8から1.0μm近傍以内に形成されたTFTの移動度特性である。この移動度特性は、ゲート電圧(横軸)に対するドレイン電流(縦軸)の特性曲線図から求められる。結晶成長終了位置8から1.0μm近傍以内には、ドレイン端位置を設けたTFTも、ソース端位置を設けたTFTもほぼ一致した特性が得られている。
【0087】
図11および図14において、結晶成長終了位置8より(隣の結晶化領域終了位置8付近)はみ出してプロットされたデータは、チャネル領域が結晶成長終了位置8を跨たいで形成されたTFT特性である。図11および図14の特性は、n型TFTの特性であるが、p型TFTでも同様な特性を得ることができる。さらに、この実施例のTFT1に流れる電流方向は、横方向に成長した成長方向に平行であり、また、結晶成長方向に電流を流すことが最適である。
【0088】
次に、本発明によるTFTを表示装置例えば液晶表示装置のトランジスタ回路に適用した実施例を図12を参照して説明する。図1乃至図11と同一部分には、同一符号を付与し、その詳細な説明を省略する。図12は、アクティブマトリックス型液晶表示装置50の表示部の一例を示している。液晶表示装置50は、透明基体52、画素電極53、走査線54、信号線55、対向電極56、TFT1、走査線駆動回路57、信号線駆動回路58、及び、液晶コントローラ59等を備えている。
【0089】
即ち、走査線駆動回路57や信号線駆動回路58などの高速動作を要求される周辺回路部を上記薄膜トランジスタで構成したものである。この表示装置は、周辺回路部やメモリ回路部等の能動素子を含むシステムディスプレイを実現することができる。
【0090】
TFT1は、図1で説明したような構造に形成され、高速動作を要求される周辺回路部、例えば走査線駆動回路57や信号線駆動回路58など、を構成する。走査線駆動回路57や信号線駆動回路58などの周辺回路部は、結晶成長終了位置8から0.05〜0.2μm以内にソース領域Sのソース端位置又はドレイン領域Dのドレイン端位置を形成したTFTで構成することが望ましい。このようなTFTを形成することにより、上記周辺回路を移動度(μmax)が300cm2/V・s以上の優れた特性のTFTで構成できる。
【0091】
このようにして製造された表示装置は、周辺回路やメモリ回路などの能動素子を含むシステムディスプレイを実現できる。この表示装置は、小型化、軽量化にも効果がある。
【0092】
各回路の薄膜トランジスタ1および、薄膜トランジスタにより置換して構成するメモリ、コンデンサ、抵抗などは、図1の薄膜トランジスタで構成することができる。即ち、この明細書において薄膜トランジスタとは、機能は別にして図1に示す薄膜トランジスタで構成できるものは含むものとする。
【0093】
こうして製造された薄膜トランジスタ26は、液晶表示装置(ディスプレイ)やEL(エレクトロルミネッセンス)ディスプレイなどの駆動回路や、各画素回路内のメモリ(SRAMやDRAM)やCPUなどの集積回路などに適用可能である。
【0094】
以上説明したように上記実施形態によれば、オフ電流特性のよいTFTを得ることができる。このようなオフ電流特性のよいTFTは、走査線駆動回路57や信号線駆動回路58などの周辺回路部に適用することができる。
【図面の簡単な説明】
【0095】
【図1】本発明の薄膜トランジスタの構成を説明するための一部切欠断面図である。
【図2】図1のTFTの製造工程を工程順に説明するための工程図である。
【図3】図1のnチャンネル型薄膜トランジスタのドレイン端位置に対するオフ電流特性を示す特性図である。
【図4】図2の結晶化工程を説明するための結晶化装置の構成図である。
【図5】図4の照明光学系を具体的に説明するための構成図である。
【図6】図2の結晶化工程により結晶化する際の基板構造および結晶化された半導体薄膜の形状を説明するための図である。
【図7】図2のTFT製造工程の実施例を工程順に説明するための断面図である。
【図8】図7のTFT製造工程の後工程を工程順に説明するための断面図である。
【図9】図8(g)の断面写真である。
【図10】図9の平面から見た写真である。
【図11】図7および図8の工程により得られた多数のTFTの移動度特性を比較して示す特性図である。
【図12】図1の薄膜トランジスタを液晶表示装置に適用した実施例を説明するための回路構成図である。
【図13】図1のnチャンネル型薄膜トランジスタのドレイン端位置に対するオフ電流特性を示す他の実施形態に関する特性図である。
【図14】図7および図8の工程により得られた多数のTFTの移動度特性を比較して示す他の実施形態に関する特性図である。
【符号の説明】
【0096】
1:TFT、 2:ガラス基板、 3:酸化シリコン膜、 4:非晶質シリコン膜、 4a:半導体薄膜、 5:結晶化領域、 7:結晶成長開始位置、 8:結晶成長終了位置、 10:ドレイン端(側端部)、 11:ゲート絶縁膜、 12:ゲート電極、 15:照明系、 16:位相変調素子、 17:結像光学系、 18:被結晶化基板、 19:ステージ、 20:結晶化装置、 21:光源、 22:ホモジナイザ、 23:ビームエキスパンダ、 24:第1フライアイレンズ、 25:第1コンデンサー光学系、 26:第2フライアイレンズ、 27:第2コンデンサー光学系、 33:開口絞り、 35:キャップ膜、 40:アルミニウム層、 41:レジストパターン、 50:液晶表示装置、 52:透明電極、 53:画素電極、 54:走査線、 55:信号線、 56:対向電極、 57:走査線駆動回路、 58:信号線駆動回路、 59:液晶コントローラ。
【特許請求の範囲】
【請求項1】
横方向に結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、
前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタ。
【請求項2】
横方向に結晶成長し結晶成長終了方向に隆起した傾斜面の結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、
前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置から約1.2μm以内の位置、結晶成長開始位置から約1,9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4,4μm乃至5.4μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタ。
【請求項3】
前記結晶化領域は、パルスレーザ光がホモジナイザを介して位相シフタにより逆ピーク状の光強度分布を有するレーザ光にし、このレーザ光を非単結晶半導体膜に照射して形成された単結晶領域であることを特徴とする請求項1又は2に記載のnチャネル型薄膜トランシスタ。
【請求項4】
逆ピーク状の光強度分布を有するレーザ光を非単結晶半導体膜に照射して照射領域を結晶化して結晶化領域を形成する工程と、
前記結晶化領域の結晶成長の開始位置又は縦方向成長開始位置、結晶成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの前記結晶化領域に、前記ドレイン領域又は前記ソース領域の前記チャネル領域に対する側端部を位置決めして薄膜トランジスタを形成する工程と
を具備してなることを特徴とするnチャネル型薄膜トランジスタの製造方法。
【請求項5】
請求項1乃至7に記載の薄膜トランジスタが信号線駆動回路や走査線駆動回路などの高速動作を要求される周辺回路部に設けられた表示装置。
【請求項1】
横方向に結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、
前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置又は縦方向成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタ。
【請求項2】
横方向に結晶成長し結晶成長終了方向に隆起した傾斜面の結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有するnチャネル型薄膜トランジスタであって、
前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置から約1.2μm以内の位置、結晶成長開始位置から約1,9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4,4μm乃至5.4μmまでの結晶化領域に設けられていることを特徴とするnチャネル型薄膜トランジスタ。
【請求項3】
前記結晶化領域は、パルスレーザ光がホモジナイザを介して位相シフタにより逆ピーク状の光強度分布を有するレーザ光にし、このレーザ光を非単結晶半導体膜に照射して形成された単結晶領域であることを特徴とする請求項1又は2に記載のnチャネル型薄膜トランシスタ。
【請求項4】
逆ピーク状の光強度分布を有するレーザ光を非単結晶半導体膜に照射して照射領域を結晶化して結晶化領域を形成する工程と、
前記結晶化領域の結晶成長の開始位置又は縦方向成長開始位置、結晶成長開始位置から約1.2μmまでの以内の位置、結晶成長開始位置から約1.9μm乃至4.1μmまでの位置、および結晶成長開始位置から約4.4μm乃至5.0μmまでの前記結晶化領域に、前記ドレイン領域又は前記ソース領域の前記チャネル領域に対する側端部を位置決めして薄膜トランジスタを形成する工程と
を具備してなることを特徴とするnチャネル型薄膜トランジスタの製造方法。
【請求項5】
請求項1乃至7に記載の薄膜トランジスタが信号線駆動回路や走査線駆動回路などの高速動作を要求される周辺回路部に設けられた表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公開番号】特開2007−43141(P2007−43141A)
【公開日】平成19年2月15日(2007.2.15)
【国際特許分類】
【出願番号】特願2006−185992(P2006−185992)
【出願日】平成18年7月5日(2006.7.5)
【出願人】(501286657)株式会社 液晶先端技術開発センター (161)
【Fターム(参考)】
【公開日】平成19年2月15日(2007.2.15)
【国際特許分類】
【出願日】平成18年7月5日(2006.7.5)
【出願人】(501286657)株式会社 液晶先端技術開発センター (161)
【Fターム(参考)】
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