保護素子、半導体装置及び半導体装置の製造方法
【課題】ヘテロ接合を利用した新規な保護素子を提供すること。
【解決手段】 半導体装置１０の保護部３６は、配線下層１１Ｂと、配線下層１１Ｂとは異なるバンドギャップを有する配線上層１３を有している。配線上層１３は、第１部位４１と中間部位４３と第２部位４５を含んでいる。配線上層１３と配線下層１１Ｂの接合面に形成される２次元電子ガス層が、第１部位４１と中間部位４３の間で分離されており、第２部位４５と中間部位４３の間で分離されている。第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ドレイン電極２１に電気的に接続されている。第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ソース電極２８に電気的に接続されている。中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ゲート電極２５に電気的に接続されている。
【解決手段】 半導体装置１０の保護部３６は、配線下層１１Ｂと、配線下層１１Ｂとは異なるバンドギャップを有する配線上層１３を有している。配線上層１３は、第１部位４１と中間部位４３と第２部位４５を含んでいる。配線上層１３と配線下層１１Ｂの接合面に形成される２次元電子ガス層が、第１部位４１と中間部位４３の間で分離されており、第２部位４５と中間部位４３の間で分離されている。第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ドレイン電極２１に電気的に接続されている。第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ソース電極２８に電気的に接続されている。中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガスが、ゲート電極２５に電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合を有する保護素子に関する。本発明はまた、ヘテロ接合を有する保護部を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
サージ、ＥＳＤ（Electro-Static Discharge）等の高電圧から回路素子を保護するために、回路素子に保護素子が接続して用いられる。通常、この種の保護素子には、ダイオードを用いることが多く、その一例が特許文献１に開示されている。特許文献１では、ｐｎダイオードを利用して保護素子が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５９８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｐｎダイオードを利用する保護素子を形成するためには、ｐ型の半導体領域を形成しなければならない。しかしながら、半導体材料の種類によっては、ｐ型の半導体領域を形成することが困難な場合がある。例えば、窒化物半導体では、ｐ型の半導体領域の製造が難しく、また、そのｐ型の半導体領域に対して低い接触抵抗で接続可能な電極の製造も難しいことが知られている。このため、ｐｎダイオードとは異なる種類の保護素子が望まれている。本明細書で開示される技術は、新規な保護素子を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本明細書で開示される技術では、分離された２次元電子ガス層を用いて保護素子が形成されていることを特徴としている。分離された２次元電子ガス層の分離部分には、２次元電子ガス層のポテンシャルに対して電位障壁が形成される。本明細書で開示される技術では、分離されたそれぞれの２次元電子ガス層を保護したい回路素子に接続する。回路素子に異常な高電圧が印加されると、分離された２次元電子ガス層の間に電位差が生じ、分離部分にパンチスルー現象が生じる。この結果、一方の２次元電子ガス層から他方の２次元電子ガス層に向けて分離部分の電位障壁を越えて電子が流れ、回路素子に印加された高電圧が低下し、回路素子が保護される。本明細書で開示される技術では、ダイオードを用いることなく、回路素子を保護する保護素子を形成することができる。
【０００６】
すなわち、本明細書で開示される保護素子は、回路素子の第１接続部と第２接続部の間に接続して用いられ、回路素子の第１接続部と第２接続部の間に高電圧が印加されたときに優先的に短絡して回路素子を保護するものである。保護素子は、半導体下層と半導体上層を備えている。半導体上層は、半導体下層の表面に設けられており、半導体下層とは異なるバンドギャップを有する。半導体上層は、第１部位と第２部位を含んでいる。半導体上層と半導体下層の接合面に形成される２次元電子ガス層は、第１部位に対応する部分と第２部位に対応する部分で分離されている。半導体上層の第１部位と半導体下層の接合面に形成される２次元電子ガス層が、回路素子の第１接続部に電気的に接続される。半導体上層の第２部位と半導体下層の接合面に形成される２次元電子ガス層が、回路素子の第２接続部に電気的に接続される。上記態様の保護素子では、半導体上層と半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と第２部位に対応する部分で分離されている。この分離部分には、２次元電子ガス層のポテンシャルに対して電位障壁が形成される。回路素子の第１接続部と第２接続部の間に異常な高電圧が印加されると、分離された２次元電子ガス層の間に電位差が生じ、分離部分にパンチスルー現象が生じる。この結果、一方の２次元電子ガス層から他方の２次元電子ガス層に向けて分離部分の電位障壁を越えて電子が流れ、回路素子に印加された高電圧が低下し、回路素子が保護される。
【０００７】
半導体上層は、第１部位と第２部位の間で分離されていてもよい。半導体上層が分離されることにより、半導体上層と半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と第２部位に対応する部分で分離される。
【０００８】
本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えている半導体装置に具現化される。高電子移動度トランジスタ部は、第１半導体下層と、第１半導体上層と、ドレイン電極と、ソース電極と、ゲート部を有している。第１半導体上層は、第１半導体下層の表面に設けられており、第１半導体下層とは異なるバンドギャップを有する。ドレイン電極は、第１半導体上層と第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されている。ソース電極は、ドレイン電極から離れて設けられているとともに、第１半導体上層と第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されている。ゲート部は、ドレイン電極とソース電極の間に設けられており、第１半導体上層と第１半導体下層の接合面に形成される２次元電子ガス層の一部に対向している。保護部は、第２半導体下層と第２半導体上層を有している。第２半導体上層は、第２半導体下層の表面に設けられており、第２半導体下層とは異なるバンドギャップを有している。第２半導体上層は、第１部位と、第２部位と、第１部位と第２部位の間に配置されている中間部位を含んでいる。第２半導体上層と第２半導体下層の接合面に形成される２次元電子ガス層は、第１部位に対応する部分と中間部位に対応する部分で分離されており、第２部位に対応する部分と中間部位に対応する部分で分離されている。第２半導体上層の第１部位と第２半導体下層の接合面に形成される２次元電子ガス層が、ドレイン電極に電気的に接続されている。第２半導体上層の第２部位と第２半導体下層の接合面に形成される２次元電子ガス層が、ソース電極に電気的に接続されている。第２半導体上層の中間部位と第２半導体下層の接合面に形成される２次元電子ガス層が、ゲート部に電気的に接続されている。上記態様の半導体装置では、第２半導体上層と第２半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と中間部位に対応する部分で分離されており、第２部位に対応する部分と中間部位に対応する部分で分離されている。このため、それら分離部分には、２次元電子ガス層のポテンシャルに対して電位障壁が形成される。高電子移動度トランジスタ部のドレイン電極とソース電極の間に高電圧が印加されると、保護部の第１部位と中間部位の間の分離部分でパンチスルー現象が生じるとともに、保護部の第２部位と中間部位の間の分離部分でもパンチスルー現象が生じる。これにより、それぞれの分離部分に対応した抵抗値に基づいて、高電子移動度トランジスタ部のゲート部には分圧された電圧が印加され、高電子移動度トランジスタ部がターンオンする。この結果、高電子移動度トランジスタ部のドレイン電極とソース電極の間に印加された高電圧が低下し、高電子移動度トランジスタ部が保護される。
【０００９】
第２半導体上層は、第１部位と中間部位の間で分離されており、第２部位と中間部位の間で分離されていてもよい。第２半導体上層が分離されることにより、第２半導体上層と第２半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と中間部位に対応する部分で分離され、第２部位に対応する部分と中間部位に対応する部分で分離される。
【００１０】
上記態様の半導体装置では、第１半導体下層と第２半導体下層が共通の半導体下層であってもよい。この場合、第１半導体上層と第２半導体上層は、半導体下層の表面において離れて設けられている。この態様の半導体装置は、共通の半導体下層に高電子移動度トランジスタ部と保護部が一体化したモノリシックＩＣである。この技術によると、少ない面積で高電子移動度トランジスタ部と保護部が一体化したモノリシックＩＣが構築される。
【００１１】
本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法を提供することができる。この製造方法は、分離工程と画定工程とドレイン電極形成工程とソース電極形成工程とゲート部形成工程とを備えている。分離工程では、半導体下層とその半導体下層とは異なるバンドギャップを有する半導体上層が積層した積層基板を用意し、半導体上層の一部を除去して半導体上層を第１半導体上層と第２半導体上層に分離する。画定工程では、第２半導体上層の一部を除去し、第１部位と、第２部位と、第１部位と第２部位の間に配置されている中間部位を画定する。ドレイン電極形成工程では、第１半導体上層と半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、第２半導体上層の第１部位と半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるドレイン電極を形成する。ソース電極形成工程では、ドレイン電極から離れており、第１半導体上層と半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、第２半導体上層の第２部位と半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるソース電極を形成する。ゲート部形成工程では、ドレイン電極とソース電極の間に設けられており、第１半導体上層と半導体下層の接合面に形成される２次元電子ガス層の一部に対向するとともに、第２半導体上層の中間部位と半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるゲート部を形成する。ここで、第２半導体上層と半導体下層の接合面に形成される２次元電子ガス層は、第１部位に対応する部分と中間部位に対応する部分で分離されており、第２部位に対応する部分と中間部位に対応する部分で分離されている。
【００１２】
上記製造方法では、分離工程において半導体上層の一部を除去する段階と画定工程において第２半導体上層の一部を除去する段階が同時に実施されてもよい。一部の工程を兼用することで、少ない工程数で半導体装置を製造することができる。
【００１３】
上記製造方法のゲート部形成工程では、第１半導体上層の一部を除去してリセス型ゲート部を形成してもよい。この製造方法によると、ノーマリオフ型の高電子移動度トランジスタ部を備えた半導体装置を製造することができる。
【００１４】
上記製造方法では、分離工程において半導体上層の一部を除去する段階と画定工程において第２半導体上層の一部を除去する段階とゲート部形成工程において第１半導体上層の一部を除去する段階が同時に実施されてもよい。一部の工程を兼用することで、少ない工程数で半導体装置を製造することができる。
【発明の効果】
【００１５】
本明細書で開示される技術によると、パンチスルー現象を利用したヘテロ接合を有する保護素子を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、高電子移動度トランジスタ部と保護部を備えた半導体装置の要部斜視図を示す。
【図２】図２は、図１のII-II線に対応した断面図を示す。
【図３】図３は、図１のIII-III線に対応した断面図を示す。
【図４】図４は、図１のIV-IV線に対応した断面図を示す。
【図５】図５は、図１の半導体装置の等価回路を示す。
【図６】図６（Ａ）は、ドレイン電極とゲート電極間に電圧が印加されていない場合の保護部の第１部位と第１分離部分と中間部位のエネルギーバンド図を示す。図６（Ａ）は、ドレイン電極とゲート電極間に異常な高電圧が印加された場合の保護部の第１部位と第１分離部分と中間部位のエネルギーバンド図を示す。
【図７】図７は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【図８】図８は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【図９】図９は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【図１０】図１０は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【発明を実施するための形態】
【００１７】
本明細書で開示される技術の特徴を整理しておく。
（第１特徴）本明細書で開示される保護素子は、様々な回路素子を保護するために用いられ、回路素子の第１接続部と第２接続部の間に接続して用いられる。ここでいう第１接続部と第２接続部には様々な態様があり、特に限定されるものではない。例えば、保護素子は、回路素子の入力端子と接地端子の間に接続して用いられてもよい。あるいは、保護素子は、トランジスタを保護するために用いられてもよい。この場合、保護素子の接続の態様は、ドレインとゲートの間に接続されてもよく、ゲートとソースの間に接続されてもよく、ドレインとソースの間に接続されてもよく、またこれらの組合せであってもよい。
（第２特徴）本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備える半導体装置に適用されてもよい。この場合、高電子移動度トランジスタ部と保護部の半導体材料は、特に限定されるものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、高電子移動度トランジスタ部の電子走行層（第１半導体下層の一例）の半導体材料は、ＩｎＸａＧａＹａＡｌ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、電子供給層（第１半導体上層の一例）の半導体材料は、ＩｎＸｂＧａＹｂＡｌ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）であるのが望ましい。また、保護部の配線下層（第２半導体下層の一例）の半導体材料は、ＩｎＸａＧａＹａＡｌ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、配線上層（第２半導体上層の一例）の半導体材料は、ＩｎＸｂＧａＹｂＡｌ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）であるのが望ましい。
（第３特徴）本明細書で開示される高電子移動度トランジスタのゲート部は、絶縁ゲート構造を備えていてもよい。また、ゲート部は、リセス型の絶縁ゲート構造を備えていてもよい。リセス型の絶縁ゲート構造では、ドレイン側端部の電界集中が特に問題となることから、本明細書で開示される技術を適用することが有用である。
【実施例】
【００１８】
図１に示されるように、半導体装置１０は、高電子移動度トランジスタ部３２と分離部３４と保護部３６を備えている。高電子移動度トランジスタ部３２は、ドレイン電極２１とソース電極２８の間を流れる電流をゲート部２６を用いて制御するものであり、ヘテロ接合を利用したトランジスタ構造を有している。保護部３６は、高電子移動度トランジスタ部３２のドレイン電極２１とソース電極２８の間に印加される異常な高電圧から高電子移動度トランジスタ部３２を保護するものであり、ヘテロ接合を利用した保護構造が形成されている。分離部３４は、高電子移動度トランジスタ部３２の２次元電子ガス層と保護部３６の２次元電子ガス層を絶縁分離している。
【００１９】
図１及び図２に示されるように、半導体装置１０の高電子移動度トランジスタ部３２は、電子走行層１１Ａ（第１半導体下層の一例であり、半導体下層１１の一部である）と電子供給層１２（第１半導体上層の一例）の積層を備えている。電子走行層１１Ａの材料にはノンドープの窒化ガリウム（ＧａＮ）が用いられている。電子供給層１２の材料には、ノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられており、アルミニウムの組成比は約２０〜２５％である。電子供給層１２のバンドギャップは電子走行層１１Ａのバンドギャップよりも大きい。このため、電子供給層１２と電子走行層１１Ａのヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成されている。
【００２０】
高電子移動度トランジスタ部３２はさらに、ドレイン電極２１と、ゲート部２６と、ソース電極２８を備えている。ドレイン電極２１とゲート部２６とソース電極２８は、ｘ軸方向に沿ってこの順に間隔を置いて配置されているとともに、電子供給層１２の表面に形成されている絶縁膜２２によって相互に電気的に絶縁されている。
【００２１】
ドレイン電極２１は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ドレイン電極２１は、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて保護部３６にまで伸びている。ドレイン電極２１の材料にはバナジウム（Ｖａ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２と電子走行層１１Ａの接合面に形成される２次元電子ガス（２ＤＥＧ）の一部に電気的に接続されている。
【００２２】
ゲート部２６は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ゲート部２６は、ドレイン電極２１とソース電極２８の間に設けられている。特に、本実施例のゲート部２６は、電子供給層１２に形成された溝２７内に設けられており、所謂リセス型であることを特徴としている。ゲート部２６は、ゲート絶縁膜２４と、そのゲート絶縁膜２４で被覆されているゲート電極２５を有しており、電子供給層１２と電子走行層１１Ａの接合面に形成される２次元電子ガス（２ＤＥＧ）の一部に対向している。また、ゲート部２６のうちのゲート電極２５は、分離部３４を超えて保護部３６にまで伸びている。ゲート絶縁膜２４の材料には窒化シリコン（ＳｉＮ）が用いられており、ゲート電極２５の材料にはニッケル（Ｎｉ）／金（Ａｕ）、又はチタン（Ｔｉ）／アルミニウム（Ａｌ）の積層電極が用いられている。この例では、溝２７の深さが、電子供給層１２の厚みと一致している。この例に代えて、電子供給層１２の一部が残るように溝２７が浅く形成されてもよく、あるいは、電子走行層１１Ａの一部が除去されるように溝２７が深く形成されてもよい。このように、リセス型のゲート部２６を設けることで、ゲート部２６の下方の２次元電子ガスの電子密度を薄く調整することができる。これにより、ゲート電極２５に正電圧が印加されない状態では、ゲート部２６の下方の電子密度が薄く、ゲート部２６に対してドレイン側とソース側の２次元電子ガスが絶縁される。一方、ゲート電極２５に正電圧が印加された状態では、ゲート部２６の下方の電子密度が濃く、ゲート部２６に対してドレイン側とソース側の２次元電子ガスが導通する。このように、半導体装置１０の高電子移動度トランジスタ部３２は、リセス型のゲート部２６を利用することにより、ノーマリオフで動作するように構成されている。
【００２３】
ソース電極２８は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ソース電極２８は、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて保護部３６にまで伸びている。ソース電極２８の材料にはバナジウム（Ｖａ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２と電子走行層１１Ａの接合面に形成される２次元電子ガス（２ＤＥＧ）の一部に電気的に接続されている。
【００２４】
図１及び図３に示されるように、半導体装置１０の保護部３６は、配線下層１１Ｂ（第２半導体下層の一例であり、半導体下層１１の一部である）と配線上層(第２半導体上層の一例）１３の積層を備えている。配線下層１１Ｂの材料にはノンドープの窒化ガリウム（ＧａＮ）が用いられている。配線上層１３の材料にはノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられており、アルミニウムの組成比は約２０〜２５％である。配線上層１３のバンドギャップは配線下層１１Ｂのバンドギャップよりも大きい。このため、配線上層１３と配線下層１１Ｂのヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成されている。
【００２５】
配線上層１３は、平面視したときに、ｘ軸方向に沿って伸びているとともに概ね矩形状の形態を有している。また、配線上層１３は、第１分離部分４２と第２分離部分４４によって３つの部位に分離されている。第１部位４１と中間部位４３が第１分離部分４２によって分離されており、第２部位４５と中間部位４３が第２分離部分４４によって分離されている。中間部位４３は、ｘ軸方向において、第１部位４１と第２部位４５の間に配置されている。第１分離部分４２と第２分離部分４４は、配線上層１３の一部を除去することにより形成される。
【００２６】
図６（Ａ）に、保護部３６の第１部位４１と第１分離部分４２と中間部位４３に対応したエネルギーバンド図を示す。第１分離部分４２が形成されていることにより、第１部位４１に対応する部分の２次元電子ガス層と中間部位４３に対応する部分の２次元電子ガス層が分離されている。このため、第１分離部分４２には、第１部位４１に対応する２次元電子ガス層及び中間部位４３に対応する２次元電子ガス層のポテンシャルに対して電位障壁が形成されている。なお、保護部３６の第２部位４５と第２分離部分４４と中間部位４３においても、同様のエネルギーバンド図が形成されている。
【００２７】
図１及び図３に示されるように、配線上層１３には、ドレイン電極２１とゲート電極２５とソース電極２８がそれぞれ接触している。ドレイン電極２１は、配線上層１３の第１部位４１に接触しており、配線上層１３の第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガス層に電気的に接続されている。ゲート電極２５は、配線上層１３の中間部位４３に接触しており、配線上層１３の中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガス層に電気的に接続されている。ソース電極２８は、配線上層１３の第２部位４５に接触しており、配線上層１３の第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガス層に電気的に接続されている。
【００２８】
ここで、図５に示されるように、半導体装置１０では、保護部３６の第１部位４１と第１分離部分４２と中間部位４３によって、逆向きに接続された一対のダイオードと等価な構造が構成されている。また、半導体装置１０では、保護部３６の中間部位４３と第２分離部分４４と第２部位４５によって、逆向きに接続された一対のダイオードと等価な構造が構成されている。これらダイオードと等価な動作の詳細は後述する。
【００２９】
図１及び図４に示されるように、分離部３４は、高電子移動度トランジスタ部３２と保護部３６の間に位置しており、半導体下層１１上に他の半導体層が形成されていない領域である。このため、分離部３４では、２次元電子ガスが形成されない。また、分離部３４のｙ軸方向の長さが十分に確保されているので、高電子移動度トランジスタ部３２に形成されている２次元電子ガス層と保護部３６に形成されている２次元電子ガス層は、分離部３４によって電気的に分離されている。なお、後述の製造方法で説明するように、高電子移動度トランジスタ部３２の電子供給層１２と保護部３６の配線上層１３は、共通の半導体上層の一部を除去することで分離されたものである。分離部３４は、この半導体上層が分離された部分に対応している。
【００３０】
次に、半導体装置１０のスイッチング動作を説明する。半導体装置１０は、ドレイン電極２１に正電圧を印加し、ソース電極２８に接地電圧を印加して用いられる。ゲート部２６のゲート電極２５に正電圧が印加されると、高電子移動度トランジスタ部３２において、ゲート部２６の下方に反転層が形成され、その反転層を介してドレイン側とソース側の２次元電子ガスが導通する。これにより、半導体装置１０の高電子移動度トランジスタ部３２がオンとなり、ドレイン電極２１とソース電極２８の間を電流が流れる。次に、ゲート部２６のゲート電極２５に接地電圧が印加されると、ゲート部２６の下方の反転層が消失し、ドレイン側とソース側の２次元電子ガスが分離され、半導体装置１０の高電子移動度トランジスタ部３２がオフとなる。
【００３１】
ここで、前記したように、保護部３６の分離部分４２，４４には電位障壁が形成されており、保護部３６の２次元電子ガス層が分離部分４２，４４によって分離されている。このため、高電子移動度トランジスタ部３２の通常のスイッチング動作時において、保護部３６を介して電流が流れることが防止されている。半導体装置１０では、高電子移動度トランジスタ部３２に対して保護部３６が接続されていても、高電子移動度トランジスタ部３２の通常のスイッチング動作は良好に行われる。
【００３２】
次に、半導体装置１０の保護部３６の保護動作を説明する。例えば、サージの影響によりドレイン電極２１に異常な高電圧が印加される場合を想定する。ドレイン電極２１に異常な高電圧が印加されると、図６（Ｂ）に示されるように、ドレイン電極２１に電気的に接続されている第１部位４１に対応する２次元電子ガス層のポテンシャルが低下し、第１分離部分４２の電位障壁が低くなり、パンチスルー現象が生じる。この結果、中間部位４３に対応する２次元電子ガス層に存在する電子は、第１分離部分４２の電位障壁を越えて第１部位４１に流れるようになり、保護部３６の第１部位４１と第１分離部分４２と中間部位４３を介して高電子移動度トランジスタ部３２のドレイン電極２１とゲート電極２５が導通する。同様に、保護部３６の第２分離部分４４においてもパンチスルー現象が生じ、保護部３６の中間部位４３と第２分離部分４４と第２部位４５を介して高電子移動度トランジスタ部３２のゲート電極２５とソース電極２８が導通する。
【００３３】
保護部３６の分離部分４２，４４がパンチスルー現象によって導通すると、その第１分離部分４２に対応するドレイン−ゲート間には等価的に抵抗素子が形成され、第２分離部分４４に対応するゲート−ソース間にも等価的に抵抗素子が形成される。なお、第１分離部分４２に対応するドレイン−ゲート間に形成される抵抗素子の抵抗値は、第１部位４１の幅Ｗ４１、第１分離部分４２の幅Ｗ４２、及び中間部位４３の幅Ｗ４３によって調整可能である（図１参照）。同様に、第２分離部分４４に対応するゲート−ソース間に形成される抵抗素子の抵抗値は、中間部位４３の幅Ｗ４３、第２分離部分４４の幅Ｗ４４、及び第２部位４５の幅Ｗ４５によって調整可能である（図１参照）。これにより、それぞれの抵抗値に応じた分圧比に基づいて、高電子移動度トランジスタ部３２のゲート電極２５に電圧が印加され、高電子移動度トランジスタ部３２がターンオンする。この結果、高電子移動度トランジスタ部３２のドレイン電極２１に印加された異常な高電圧が低下し、高電子移動度トランジスタ部３２が保護される。
【００３４】
半導体装置１０の他の特徴を整理する。
（１）半導体装置１０の保護部３６は、高電子移動度トランジスタ部３２に隣接して設けられている。従来の半導体装置では、素子部に隣接する領域は、ドレイン電極及びソース電極の配線のみが形成されている領域である。半導体装置１０の保護部３６は、このようなドレイン電極２１及びソース電極２８の配線が形成されている領域内に作り込まれていると評価できる。すなわち、半導体装置１０では、素子面積の増大を抑えながら高電子移動度トランジスタ部３２を保護するための保護部３６が一体で形成されており、小型化に有利な形態である。
【００３５】
（２）また、半導体装置１０の保護部３６は、分離部分４２，４４のパンチスルー現象を利用することにより、逆方向に接続された一対のダイオードと等価な動作を実行することができる。半導体装置１０の保護部３６と等価な保護素子をダイオードを利用して形成しようとすれば、少なくとも２つのダイオードを必要とする。半導体装置１０の保護部３６は、少ない面積で一対のダイオードと等価な動作を実行することができる。
【００３６】
（３）半導体装置１０の保護部３６では、第１分離部分４２と第２分離部分４４に対応する部分の配線上層１３が完全に除去されている。この例に代えて、第１分離部分４２と第２分離部分４４に対応する部分の配線上層１３の一部が残っていてもよい。あるいは、第１分離部分４２と第２分離部分４４に対応する部分の配線下層１１Ｂの一部が除去されていてもよい。保護部３６の２次元電子ガス層が分離される限りにおいて、必要に応じて、第１分離部分４２と第２分離部分４４の深さを調整してもよい。
【００３７】
（半導体装置の製造方法）
以下、図７〜図１０を参照して、半導体装置１０を製造する方法を説明する。まず、図７に示されるように、半導体下層１１と半導体上層１４が積層した積層基板を用意する。半導体下層１１と半導体上層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、図示しないサファイア基板上に積層して形成されている。
【００３８】
次に、図８に示されるように、半導体上層１４を貫通するように、ゲート部２６用の溝２７を形成する。溝２７は、ＲＩＥ（Reactive Ion Etching）法を利用して形成されている。なお、この溝２７の形成するときに、分離部３４に対応する半導体上層１４、及び保護部３６の分離部分４２，４４に対応する半導体上層１４も同時に除去される。このように、本実施例の製造方法では、ゲート部２６の溝２７を形成する段階と、高電子移動度トランジスタ部３２と保護部３６を分離する分離部３４を形成する段階、さらに保護部３６の分離部分４２，４４を形成する段階が同時に実施される。
【００３９】
次に、図９に示されるように、半導体上層１４の表面にドレイン電極２１とソース電極２８を形成する。より具体的には、まず、ドレイン電極２１とソース電極２８に対応する部分に、電子ビーム蒸着法を利用して、バナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）を積層する。次に、熱処理を実施して、積層したバナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）を合金化し、オーミック接触性を向上させる。次に、ドレイン電極２１とソース電極２８に対応する部分に、ニッケル（Ｎｉ）と金（Ａｕ）が積層される。この結果、ドレイン電極２１とソース電極２８にはバナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）が積層される。
【００４０】
次に、図１０に示されるように、電子供給層１２の表面を覆うように絶縁膜２２を形成する。絶縁膜２２の材料には、窒化シリコン（ＳｉＮ）が用いられている。絶縁膜２２のうち溝２７内に形成されている部分がゲート絶縁膜２４となる。最後に、溝２７内にゲート電極２５を充填すると、半導体装置１０が完成する。
【００４１】
このように、半導体装置１０は、実質的な工程数の増加を伴うことなく、従来の高電子移動度トランジスタに接続される保護素子を同時に製造することができる。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１０：半導体装置
１１：半導体下層
１１Ａ：電子走行層（第１半導体下層の一例）
１１Ｂ：配線下層（第２半導体下層の一例）
１２：電子供給層（第１半導体上層の一例）
１３：配線上層（第２半導体上層の一例）
１４：半導体上層
２１：ドレイン電極
２４：ゲート絶縁膜
２５：ゲート電極
２６：ゲート部
２８：ソース電極
３２：高電子移動度トランジスタ部
３６：保護部
４１：第１部位
４３：中間部位
４５：第２部位
【技術分野】
【０００１】
本発明は、ヘテロ接合を有する保護素子に関する。本発明はまた、ヘテロ接合を有する保護部を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
サージ、ＥＳＤ（Electro-Static Discharge）等の高電圧から回路素子を保護するために、回路素子に保護素子が接続して用いられる。通常、この種の保護素子には、ダイオードを用いることが多く、その一例が特許文献１に開示されている。特許文献１では、ｐｎダイオードを利用して保護素子が形成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−５９８８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ｐｎダイオードを利用する保護素子を形成するためには、ｐ型の半導体領域を形成しなければならない。しかしながら、半導体材料の種類によっては、ｐ型の半導体領域を形成することが困難な場合がある。例えば、窒化物半導体では、ｐ型の半導体領域の製造が難しく、また、そのｐ型の半導体領域に対して低い接触抵抗で接続可能な電極の製造も難しいことが知られている。このため、ｐｎダイオードとは異なる種類の保護素子が望まれている。本明細書で開示される技術は、新規な保護素子を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本明細書で開示される技術では、分離された２次元電子ガス層を用いて保護素子が形成されていることを特徴としている。分離された２次元電子ガス層の分離部分には、２次元電子ガス層のポテンシャルに対して電位障壁が形成される。本明細書で開示される技術では、分離されたそれぞれの２次元電子ガス層を保護したい回路素子に接続する。回路素子に異常な高電圧が印加されると、分離された２次元電子ガス層の間に電位差が生じ、分離部分にパンチスルー現象が生じる。この結果、一方の２次元電子ガス層から他方の２次元電子ガス層に向けて分離部分の電位障壁を越えて電子が流れ、回路素子に印加された高電圧が低下し、回路素子が保護される。本明細書で開示される技術では、ダイオードを用いることなく、回路素子を保護する保護素子を形成することができる。
【０００６】
すなわち、本明細書で開示される保護素子は、回路素子の第１接続部と第２接続部の間に接続して用いられ、回路素子の第１接続部と第２接続部の間に高電圧が印加されたときに優先的に短絡して回路素子を保護するものである。保護素子は、半導体下層と半導体上層を備えている。半導体上層は、半導体下層の表面に設けられており、半導体下層とは異なるバンドギャップを有する。半導体上層は、第１部位と第２部位を含んでいる。半導体上層と半導体下層の接合面に形成される２次元電子ガス層は、第１部位に対応する部分と第２部位に対応する部分で分離されている。半導体上層の第１部位と半導体下層の接合面に形成される２次元電子ガス層が、回路素子の第１接続部に電気的に接続される。半導体上層の第２部位と半導体下層の接合面に形成される２次元電子ガス層が、回路素子の第２接続部に電気的に接続される。上記態様の保護素子では、半導体上層と半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と第２部位に対応する部分で分離されている。この分離部分には、２次元電子ガス層のポテンシャルに対して電位障壁が形成される。回路素子の第１接続部と第２接続部の間に異常な高電圧が印加されると、分離された２次元電子ガス層の間に電位差が生じ、分離部分にパンチスルー現象が生じる。この結果、一方の２次元電子ガス層から他方の２次元電子ガス層に向けて分離部分の電位障壁を越えて電子が流れ、回路素子に印加された高電圧が低下し、回路素子が保護される。
【０００７】
半導体上層は、第１部位と第２部位の間で分離されていてもよい。半導体上層が分離されることにより、半導体上層と半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と第２部位に対応する部分で分離される。
【０００８】
本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えている半導体装置に具現化される。高電子移動度トランジスタ部は、第１半導体下層と、第１半導体上層と、ドレイン電極と、ソース電極と、ゲート部を有している。第１半導体上層は、第１半導体下層の表面に設けられており、第１半導体下層とは異なるバンドギャップを有する。ドレイン電極は、第１半導体上層と第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されている。ソース電極は、ドレイン電極から離れて設けられているとともに、第１半導体上層と第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されている。ゲート部は、ドレイン電極とソース電極の間に設けられており、第１半導体上層と第１半導体下層の接合面に形成される２次元電子ガス層の一部に対向している。保護部は、第２半導体下層と第２半導体上層を有している。第２半導体上層は、第２半導体下層の表面に設けられており、第２半導体下層とは異なるバンドギャップを有している。第２半導体上層は、第１部位と、第２部位と、第１部位と第２部位の間に配置されている中間部位を含んでいる。第２半導体上層と第２半導体下層の接合面に形成される２次元電子ガス層は、第１部位に対応する部分と中間部位に対応する部分で分離されており、第２部位に対応する部分と中間部位に対応する部分で分離されている。第２半導体上層の第１部位と第２半導体下層の接合面に形成される２次元電子ガス層が、ドレイン電極に電気的に接続されている。第２半導体上層の第２部位と第２半導体下層の接合面に形成される２次元電子ガス層が、ソース電極に電気的に接続されている。第２半導体上層の中間部位と第２半導体下層の接合面に形成される２次元電子ガス層が、ゲート部に電気的に接続されている。上記態様の半導体装置では、第２半導体上層と第２半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と中間部位に対応する部分で分離されており、第２部位に対応する部分と中間部位に対応する部分で分離されている。このため、それら分離部分には、２次元電子ガス層のポテンシャルに対して電位障壁が形成される。高電子移動度トランジスタ部のドレイン電極とソース電極の間に高電圧が印加されると、保護部の第１部位と中間部位の間の分離部分でパンチスルー現象が生じるとともに、保護部の第２部位と中間部位の間の分離部分でもパンチスルー現象が生じる。これにより、それぞれの分離部分に対応した抵抗値に基づいて、高電子移動度トランジスタ部のゲート部には分圧された電圧が印加され、高電子移動度トランジスタ部がターンオンする。この結果、高電子移動度トランジスタ部のドレイン電極とソース電極の間に印加された高電圧が低下し、高電子移動度トランジスタ部が保護される。
【０００９】
第２半導体上層は、第１部位と中間部位の間で分離されており、第２部位と中間部位の間で分離されていてもよい。第２半導体上層が分離されることにより、第２半導体上層と第２半導体下層の接合面に形成される２次元電子ガス層が、第１部位に対応する部分と中間部位に対応する部分で分離され、第２部位に対応する部分と中間部位に対応する部分で分離される。
【００１０】
上記態様の半導体装置では、第１半導体下層と第２半導体下層が共通の半導体下層であってもよい。この場合、第１半導体上層と第２半導体上層は、半導体下層の表面において離れて設けられている。この態様の半導体装置は、共通の半導体下層に高電子移動度トランジスタ部と保護部が一体化したモノリシックＩＣである。この技術によると、少ない面積で高電子移動度トランジスタ部と保護部が一体化したモノリシックＩＣが構築される。
【００１１】
本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法を提供することができる。この製造方法は、分離工程と画定工程とドレイン電極形成工程とソース電極形成工程とゲート部形成工程とを備えている。分離工程では、半導体下層とその半導体下層とは異なるバンドギャップを有する半導体上層が積層した積層基板を用意し、半導体上層の一部を除去して半導体上層を第１半導体上層と第２半導体上層に分離する。画定工程では、第２半導体上層の一部を除去し、第１部位と、第２部位と、第１部位と第２部位の間に配置されている中間部位を画定する。ドレイン電極形成工程では、第１半導体上層と半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、第２半導体上層の第１部位と半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるドレイン電極を形成する。ソース電極形成工程では、ドレイン電極から離れており、第１半導体上層と半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、第２半導体上層の第２部位と半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるソース電極を形成する。ゲート部形成工程では、ドレイン電極とソース電極の間に設けられており、第１半導体上層と半導体下層の接合面に形成される２次元電子ガス層の一部に対向するとともに、第２半導体上層の中間部位と半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるゲート部を形成する。ここで、第２半導体上層と半導体下層の接合面に形成される２次元電子ガス層は、第１部位に対応する部分と中間部位に対応する部分で分離されており、第２部位に対応する部分と中間部位に対応する部分で分離されている。
【００１２】
上記製造方法では、分離工程において半導体上層の一部を除去する段階と画定工程において第２半導体上層の一部を除去する段階が同時に実施されてもよい。一部の工程を兼用することで、少ない工程数で半導体装置を製造することができる。
【００１３】
上記製造方法のゲート部形成工程では、第１半導体上層の一部を除去してリセス型ゲート部を形成してもよい。この製造方法によると、ノーマリオフ型の高電子移動度トランジスタ部を備えた半導体装置を製造することができる。
【００１４】
上記製造方法では、分離工程において半導体上層の一部を除去する段階と画定工程において第２半導体上層の一部を除去する段階とゲート部形成工程において第１半導体上層の一部を除去する段階が同時に実施されてもよい。一部の工程を兼用することで、少ない工程数で半導体装置を製造することができる。
【発明の効果】
【００１５】
本明細書で開示される技術によると、パンチスルー現象を利用したヘテロ接合を有する保護素子を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、高電子移動度トランジスタ部と保護部を備えた半導体装置の要部斜視図を示す。
【図２】図２は、図１のII-II線に対応した断面図を示す。
【図３】図３は、図１のIII-III線に対応した断面図を示す。
【図４】図４は、図１のIV-IV線に対応した断面図を示す。
【図５】図５は、図１の半導体装置の等価回路を示す。
【図６】図６（Ａ）は、ドレイン電極とゲート電極間に電圧が印加されていない場合の保護部の第１部位と第１分離部分と中間部位のエネルギーバンド図を示す。図６（Ａ）は、ドレイン電極とゲート電極間に異常な高電圧が印加された場合の保護部の第１部位と第１分離部分と中間部位のエネルギーバンド図を示す。
【図７】図７は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【図８】図８は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【図９】図９は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【図１０】図１０は、実施例の高速移動度トランジスタを製造する１つの工程を示す。
【発明を実施するための形態】
【００１７】
本明細書で開示される技術の特徴を整理しておく。
（第１特徴）本明細書で開示される保護素子は、様々な回路素子を保護するために用いられ、回路素子の第１接続部と第２接続部の間に接続して用いられる。ここでいう第１接続部と第２接続部には様々な態様があり、特に限定されるものではない。例えば、保護素子は、回路素子の入力端子と接地端子の間に接続して用いられてもよい。あるいは、保護素子は、トランジスタを保護するために用いられてもよい。この場合、保護素子の接続の態様は、ドレインとゲートの間に接続されてもよく、ゲートとソースの間に接続されてもよく、ドレインとソースの間に接続されてもよく、またこれらの組合せであってもよい。
（第２特徴）本明細書で開示される技術は、高電子移動度トランジスタ部と保護部を備える半導体装置に適用されてもよい。この場合、高電子移動度トランジスタ部と保護部の半導体材料は、特に限定されるものではない。典型的には、窒化物系の化合物半導体を用いるのが望ましい。例えば、高電子移動度トランジスタ部の電子走行層（第１半導体下層の一例）の半導体材料は、ＩｎＸａＧａＹａＡｌ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、電子供給層（第１半導体上層の一例）の半導体材料は、ＩｎＸｂＧａＹｂＡｌ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）であるのが望ましい。また、保護部の配線下層（第２半導体下層の一例）の半導体材料は、ＩｎＸａＧａＹａＡｌ１−Ｘａ−ＹａＮ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、配線上層（第２半導体上層の一例）の半導体材料は、ＩｎＸｂＧａＹｂＡｌ１−Ｘｂ−ＹｂＮ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、（１−Ｘａ−Ｙａ）＜（１−Ｘｂ−Ｙｂ）であるのが望ましい。
（第３特徴）本明細書で開示される高電子移動度トランジスタのゲート部は、絶縁ゲート構造を備えていてもよい。また、ゲート部は、リセス型の絶縁ゲート構造を備えていてもよい。リセス型の絶縁ゲート構造では、ドレイン側端部の電界集中が特に問題となることから、本明細書で開示される技術を適用することが有用である。
【実施例】
【００１８】
図１に示されるように、半導体装置１０は、高電子移動度トランジスタ部３２と分離部３４と保護部３６を備えている。高電子移動度トランジスタ部３２は、ドレイン電極２１とソース電極２８の間を流れる電流をゲート部２６を用いて制御するものであり、ヘテロ接合を利用したトランジスタ構造を有している。保護部３６は、高電子移動度トランジスタ部３２のドレイン電極２１とソース電極２８の間に印加される異常な高電圧から高電子移動度トランジスタ部３２を保護するものであり、ヘテロ接合を利用した保護構造が形成されている。分離部３４は、高電子移動度トランジスタ部３２の２次元電子ガス層と保護部３６の２次元電子ガス層を絶縁分離している。
【００１９】
図１及び図２に示されるように、半導体装置１０の高電子移動度トランジスタ部３２は、電子走行層１１Ａ（第１半導体下層の一例であり、半導体下層１１の一部である）と電子供給層１２（第１半導体上層の一例）の積層を備えている。電子走行層１１Ａの材料にはノンドープの窒化ガリウム（ＧａＮ）が用いられている。電子供給層１２の材料には、ノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられており、アルミニウムの組成比は約２０〜２５％である。電子供給層１２のバンドギャップは電子走行層１１Ａのバンドギャップよりも大きい。このため、電子供給層１２と電子走行層１１Ａのヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成されている。
【００２０】
高電子移動度トランジスタ部３２はさらに、ドレイン電極２１と、ゲート部２６と、ソース電極２８を備えている。ドレイン電極２１とゲート部２６とソース電極２８は、ｘ軸方向に沿ってこの順に間隔を置いて配置されているとともに、電子供給層１２の表面に形成されている絶縁膜２２によって相互に電気的に絶縁されている。
【００２１】
ドレイン電極２１は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ドレイン電極２１は、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて保護部３６にまで伸びている。ドレイン電極２１の材料にはバナジウム（Ｖａ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２と電子走行層１１Ａの接合面に形成される２次元電子ガス（２ＤＥＧ）の一部に電気的に接続されている。
【００２２】
ゲート部２６は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ゲート部２６は、ドレイン電極２１とソース電極２８の間に設けられている。特に、本実施例のゲート部２６は、電子供給層１２に形成された溝２７内に設けられており、所謂リセス型であることを特徴としている。ゲート部２６は、ゲート絶縁膜２４と、そのゲート絶縁膜２４で被覆されているゲート電極２５を有しており、電子供給層１２と電子走行層１１Ａの接合面に形成される２次元電子ガス（２ＤＥＧ）の一部に対向している。また、ゲート部２６のうちのゲート電極２５は、分離部３４を超えて保護部３６にまで伸びている。ゲート絶縁膜２４の材料には窒化シリコン（ＳｉＮ）が用いられており、ゲート電極２５の材料にはニッケル（Ｎｉ）／金（Ａｕ）、又はチタン（Ｔｉ）／アルミニウム（Ａｌ）の積層電極が用いられている。この例では、溝２７の深さが、電子供給層１２の厚みと一致している。この例に代えて、電子供給層１２の一部が残るように溝２７が浅く形成されてもよく、あるいは、電子走行層１１Ａの一部が除去されるように溝２７が深く形成されてもよい。このように、リセス型のゲート部２６を設けることで、ゲート部２６の下方の２次元電子ガスの電子密度を薄く調整することができる。これにより、ゲート電極２５に正電圧が印加されない状態では、ゲート部２６の下方の電子密度が薄く、ゲート部２６に対してドレイン側とソース側の２次元電子ガスが絶縁される。一方、ゲート電極２５に正電圧が印加された状態では、ゲート部２６の下方の電子密度が濃く、ゲート部２６に対してドレイン側とソース側の２次元電子ガスが導通する。このように、半導体装置１０の高電子移動度トランジスタ部３２は、リセス型のゲート部２６を利用することにより、ノーマリオフで動作するように構成されている。
【００２３】
ソース電極２８は、平面視したときに、ｙ軸方向に沿って伸びており、矩形状の形態を有している。ソース電極２８は、電子供給層１２の表面の一部に接触するとともに、分離部３４を超えて保護部３６にまで伸びている。ソース電極２８の材料にはバナジウム（Ｖａ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）の積層電極が用いられており、電子供給層１２と電子走行層１１Ａの接合面に形成される２次元電子ガス（２ＤＥＧ）の一部に電気的に接続されている。
【００２４】
図１及び図３に示されるように、半導体装置１０の保護部３６は、配線下層１１Ｂ（第２半導体下層の一例であり、半導体下層１１の一部である）と配線上層(第２半導体上層の一例）１３の積層を備えている。配線下層１１Ｂの材料にはノンドープの窒化ガリウム（ＧａＮ）が用いられている。配線上層１３の材料にはノンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）が用いられており、アルミニウムの組成比は約２０〜２５％である。配線上層１３のバンドギャップは配線下層１１Ｂのバンドギャップよりも大きい。このため、配線上層１３と配線下層１１Ｂのヘテロ接合面には、２次元電子ガス（２ＤＥＧ）が形成されている。
【００２５】
配線上層１３は、平面視したときに、ｘ軸方向に沿って伸びているとともに概ね矩形状の形態を有している。また、配線上層１３は、第１分離部分４２と第２分離部分４４によって３つの部位に分離されている。第１部位４１と中間部位４３が第１分離部分４２によって分離されており、第２部位４５と中間部位４３が第２分離部分４４によって分離されている。中間部位４３は、ｘ軸方向において、第１部位４１と第２部位４５の間に配置されている。第１分離部分４２と第２分離部分４４は、配線上層１３の一部を除去することにより形成される。
【００２６】
図６（Ａ）に、保護部３６の第１部位４１と第１分離部分４２と中間部位４３に対応したエネルギーバンド図を示す。第１分離部分４２が形成されていることにより、第１部位４１に対応する部分の２次元電子ガス層と中間部位４３に対応する部分の２次元電子ガス層が分離されている。このため、第１分離部分４２には、第１部位４１に対応する２次元電子ガス層及び中間部位４３に対応する２次元電子ガス層のポテンシャルに対して電位障壁が形成されている。なお、保護部３６の第２部位４５と第２分離部分４４と中間部位４３においても、同様のエネルギーバンド図が形成されている。
【００２７】
図１及び図３に示されるように、配線上層１３には、ドレイン電極２１とゲート電極２５とソース電極２８がそれぞれ接触している。ドレイン電極２１は、配線上層１３の第１部位４１に接触しており、配線上層１３の第１部位４１と配線下層１１Ｂの接合面に形成される２次元電子ガス層に電気的に接続されている。ゲート電極２５は、配線上層１３の中間部位４３に接触しており、配線上層１３の中間部位４３と配線下層１１Ｂの接合面に形成される２次元電子ガス層に電気的に接続されている。ソース電極２８は、配線上層１３の第２部位４５に接触しており、配線上層１３の第２部位４５と配線下層１１Ｂの接合面に形成される２次元電子ガス層に電気的に接続されている。
【００２８】
ここで、図５に示されるように、半導体装置１０では、保護部３６の第１部位４１と第１分離部分４２と中間部位４３によって、逆向きに接続された一対のダイオードと等価な構造が構成されている。また、半導体装置１０では、保護部３６の中間部位４３と第２分離部分４４と第２部位４５によって、逆向きに接続された一対のダイオードと等価な構造が構成されている。これらダイオードと等価な動作の詳細は後述する。
【００２９】
図１及び図４に示されるように、分離部３４は、高電子移動度トランジスタ部３２と保護部３６の間に位置しており、半導体下層１１上に他の半導体層が形成されていない領域である。このため、分離部３４では、２次元電子ガスが形成されない。また、分離部３４のｙ軸方向の長さが十分に確保されているので、高電子移動度トランジスタ部３２に形成されている２次元電子ガス層と保護部３６に形成されている２次元電子ガス層は、分離部３４によって電気的に分離されている。なお、後述の製造方法で説明するように、高電子移動度トランジスタ部３２の電子供給層１２と保護部３６の配線上層１３は、共通の半導体上層の一部を除去することで分離されたものである。分離部３４は、この半導体上層が分離された部分に対応している。
【００３０】
次に、半導体装置１０のスイッチング動作を説明する。半導体装置１０は、ドレイン電極２１に正電圧を印加し、ソース電極２８に接地電圧を印加して用いられる。ゲート部２６のゲート電極２５に正電圧が印加されると、高電子移動度トランジスタ部３２において、ゲート部２６の下方に反転層が形成され、その反転層を介してドレイン側とソース側の２次元電子ガスが導通する。これにより、半導体装置１０の高電子移動度トランジスタ部３２がオンとなり、ドレイン電極２１とソース電極２８の間を電流が流れる。次に、ゲート部２６のゲート電極２５に接地電圧が印加されると、ゲート部２６の下方の反転層が消失し、ドレイン側とソース側の２次元電子ガスが分離され、半導体装置１０の高電子移動度トランジスタ部３２がオフとなる。
【００３１】
ここで、前記したように、保護部３６の分離部分４２，４４には電位障壁が形成されており、保護部３６の２次元電子ガス層が分離部分４２，４４によって分離されている。このため、高電子移動度トランジスタ部３２の通常のスイッチング動作時において、保護部３６を介して電流が流れることが防止されている。半導体装置１０では、高電子移動度トランジスタ部３２に対して保護部３６が接続されていても、高電子移動度トランジスタ部３２の通常のスイッチング動作は良好に行われる。
【００３２】
次に、半導体装置１０の保護部３６の保護動作を説明する。例えば、サージの影響によりドレイン電極２１に異常な高電圧が印加される場合を想定する。ドレイン電極２１に異常な高電圧が印加されると、図６（Ｂ）に示されるように、ドレイン電極２１に電気的に接続されている第１部位４１に対応する２次元電子ガス層のポテンシャルが低下し、第１分離部分４２の電位障壁が低くなり、パンチスルー現象が生じる。この結果、中間部位４３に対応する２次元電子ガス層に存在する電子は、第１分離部分４２の電位障壁を越えて第１部位４１に流れるようになり、保護部３６の第１部位４１と第１分離部分４２と中間部位４３を介して高電子移動度トランジスタ部３２のドレイン電極２１とゲート電極２５が導通する。同様に、保護部３６の第２分離部分４４においてもパンチスルー現象が生じ、保護部３６の中間部位４３と第２分離部分４４と第２部位４５を介して高電子移動度トランジスタ部３２のゲート電極２５とソース電極２８が導通する。
【００３３】
保護部３６の分離部分４２，４４がパンチスルー現象によって導通すると、その第１分離部分４２に対応するドレイン−ゲート間には等価的に抵抗素子が形成され、第２分離部分４４に対応するゲート−ソース間にも等価的に抵抗素子が形成される。なお、第１分離部分４２に対応するドレイン−ゲート間に形成される抵抗素子の抵抗値は、第１部位４１の幅Ｗ４１、第１分離部分４２の幅Ｗ４２、及び中間部位４３の幅Ｗ４３によって調整可能である（図１参照）。同様に、第２分離部分４４に対応するゲート−ソース間に形成される抵抗素子の抵抗値は、中間部位４３の幅Ｗ４３、第２分離部分４４の幅Ｗ４４、及び第２部位４５の幅Ｗ４５によって調整可能である（図１参照）。これにより、それぞれの抵抗値に応じた分圧比に基づいて、高電子移動度トランジスタ部３２のゲート電極２５に電圧が印加され、高電子移動度トランジスタ部３２がターンオンする。この結果、高電子移動度トランジスタ部３２のドレイン電極２１に印加された異常な高電圧が低下し、高電子移動度トランジスタ部３２が保護される。
【００３４】
半導体装置１０の他の特徴を整理する。
（１）半導体装置１０の保護部３６は、高電子移動度トランジスタ部３２に隣接して設けられている。従来の半導体装置では、素子部に隣接する領域は、ドレイン電極及びソース電極の配線のみが形成されている領域である。半導体装置１０の保護部３６は、このようなドレイン電極２１及びソース電極２８の配線が形成されている領域内に作り込まれていると評価できる。すなわち、半導体装置１０では、素子面積の増大を抑えながら高電子移動度トランジスタ部３２を保護するための保護部３６が一体で形成されており、小型化に有利な形態である。
【００３５】
（２）また、半導体装置１０の保護部３６は、分離部分４２，４４のパンチスルー現象を利用することにより、逆方向に接続された一対のダイオードと等価な動作を実行することができる。半導体装置１０の保護部３６と等価な保護素子をダイオードを利用して形成しようとすれば、少なくとも２つのダイオードを必要とする。半導体装置１０の保護部３６は、少ない面積で一対のダイオードと等価な動作を実行することができる。
【００３６】
（３）半導体装置１０の保護部３６では、第１分離部分４２と第２分離部分４４に対応する部分の配線上層１３が完全に除去されている。この例に代えて、第１分離部分４２と第２分離部分４４に対応する部分の配線上層１３の一部が残っていてもよい。あるいは、第１分離部分４２と第２分離部分４４に対応する部分の配線下層１１Ｂの一部が除去されていてもよい。保護部３６の２次元電子ガス層が分離される限りにおいて、必要に応じて、第１分離部分４２と第２分離部分４４の深さを調整してもよい。
【００３７】
（半導体装置の製造方法）
以下、図７〜図１０を参照して、半導体装置１０を製造する方法を説明する。まず、図７に示されるように、半導体下層１１と半導体上層１４が積層した積層基板を用意する。半導体下層１１と半導体上層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、図示しないサファイア基板上に積層して形成されている。
【００３８】
次に、図８に示されるように、半導体上層１４を貫通するように、ゲート部２６用の溝２７を形成する。溝２７は、ＲＩＥ（Reactive Ion Etching）法を利用して形成されている。なお、この溝２７の形成するときに、分離部３４に対応する半導体上層１４、及び保護部３６の分離部分４２，４４に対応する半導体上層１４も同時に除去される。このように、本実施例の製造方法では、ゲート部２６の溝２７を形成する段階と、高電子移動度トランジスタ部３２と保護部３６を分離する分離部３４を形成する段階、さらに保護部３６の分離部分４２，４４を形成する段階が同時に実施される。
【００３９】
次に、図９に示されるように、半導体上層１４の表面にドレイン電極２１とソース電極２８を形成する。より具体的には、まず、ドレイン電極２１とソース電極２８に対応する部分に、電子ビーム蒸着法を利用して、バナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）を積層する。次に、熱処理を実施して、積層したバナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）を合金化し、オーミック接触性を向上させる。次に、ドレイン電極２１とソース電極２８に対応する部分に、ニッケル（Ｎｉ）と金（Ａｕ）が積層される。この結果、ドレイン電極２１とソース電極２８にはバナジウム（Ｖ）／アルミニウム（Ａｌ）／モリブテン（Ｍｏ）／ニッケル（Ｎｉ）／金（Ａｕ）が積層される。
【００４０】
次に、図１０に示されるように、電子供給層１２の表面を覆うように絶縁膜２２を形成する。絶縁膜２２の材料には、窒化シリコン（ＳｉＮ）が用いられている。絶縁膜２２のうち溝２７内に形成されている部分がゲート絶縁膜２４となる。最後に、溝２７内にゲート電極２５を充填すると、半導体装置１０が完成する。
【００４１】
このように、半導体装置１０は、実質的な工程数の増加を伴うことなく、従来の高電子移動度トランジスタに接続される保護素子を同時に製造することができる。
【００４２】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４３】
１０：半導体装置
１１：半導体下層
１１Ａ：電子走行層（第１半導体下層の一例）
１１Ｂ：配線下層（第２半導体下層の一例）
１２：電子供給層（第１半導体上層の一例）
１３：配線上層（第２半導体上層の一例）
１４：半導体上層
２１：ドレイン電極
２４：ゲート絶縁膜
２５：ゲート電極
２６：ゲート部
２８：ソース電極
３２：高電子移動度トランジスタ部
３６：保護部
４１：第１部位
４３：中間部位
４５：第２部位
【特許請求の範囲】
【請求項１】
回路素子の第１接続部と第２接続部の間に接続して用いられ、前記回路素子の前記第１接続部と前記第２接続部の間に高電圧が印加されたときに優先的に短絡して前記回路素子を保護する保護素子であって、
半導体下層と、
前記半導体下層の表面に設けられており、前記半導体下層とは異なるバンドギャップを有する半導体上層と、を備えており、
前記半導体上層は、第１部位と第２部位を含んでおり、
前記半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層が、前記第１部位に対応する部分と前記第２部位に対応する部分で分離されており、
前記半導体上層の前記第１部位と前記半導体下層の接合面に形成される２次元電子ガス層が、前記回路素子の前記第１接続部に電気的に接続され、
前記半導体上層の前記第２部位と前記半導体下層の接合面に形成される２次元電子ガス層が、前記回路素子の前記第２接続部に電気的に接続される保護素子。
【請求項２】
前記半導体上層は、前記第１部位と前記第２部位の間で分離されている請求項１に記載の保護素子。
【請求項３】
高電子移動度トランジスタ部と保護部を備えている半導体装置であって、
前記高電子移動度トランジスタ部は、
第１半導体下層と、
前記第１半導体下層の表面に設けられており、前記第１半導体下層とは異なるバンドギャップを有する第１半導体上層と、
前記第１半導体上層と前記第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されているドレイン電極と、
前記ドレイン電極から離れて設けられているとともに、前記第１半導体上層と前記第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されているソース電極と、
前記ドレイン電極と前記ソース電極の間に設けられており、前記第１半導体上層と前記第１半導体下層の接合面に形成される２次元電子ガス層の一部に対向しているゲート部と、を有しており、
前記保護部は、
第２半導体下層と、
前記第２半導体下層の表面に設けられており、前記第２半導体下層とは異なるバンドギャップを有する第２半導体上層と、を有しており、
前記第２半導体上層は、第１部位と、第２部位と、前記第１部位と前記第２部位の間に配置されている中間部位を含んでおり、
前記第２半導体上層と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記第１部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第２部位に対応する部分と前記中間部位に対応する部分で分離されており、
前記第２半導体上層の前記第１部位と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記ドレイン電極に電気的に接続されており、
前記第２半導体上層の前記第２部位と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記ソース電極に電気的に接続されており、
前記第２半導体上層の前記中間部位と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記ゲート部に電気的に接続されている半導体装置。
【請求項４】
前記第２半導体上層は、前記第１部位と前記中間部位の間で分離されており、前記第２部位と前記中間部位の間で分離されている請求項３に記載の半導体装置。
【請求項５】
前記第１半導体下層と前記第２半導体下層は、共通の半導体下層であり、
前記第１半導体上層と前記第２半導体上層は、前記半導体下層の表面において離れて設けられている請求項３又は４に記載の半導体装置。
【請求項６】
高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法であって、
半導体下層とその半導体下層とは異なるバンドギャップを有する半導体上層が積層した積層基板を用意し、前記半導体上層の一部を除去して前記半導体上層を第１半導体上層と第２半導体上層に分離する分離工程と、
前記第２半導体上層の一部を除去し、第１部位と、第２部位と、前記第１部位と前記第２部位の間に配置されている中間部位を画定する画定工程と、
前記第１半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、前記第２半導体上層の前記第１部位と前記半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるドレイン電極を形成するドレイン電極形成工程と、
前記ドレイン電極から離れており、前記第１半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、前記第２半導体上層の前記第２部位と前記半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるソース電極を形成するソース電極形成工程と、
前記ドレイン電極と前記ソース電極の間に設けられており、前記第１半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層の一部に対向するとともに、前記第２半導体上層の前記中間部位と前記半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるゲート部を形成するゲート部形成工程と、を備えており、
前記第２半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層が、前記第１部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第２部位に対応する部分と前記中間部位に対応する部分で分離されている製造方法。
【請求項７】
前記分離工程において前記半導体上層の一部を除去する段階と前記画定工程において前記第２半導体上層の一部を除去する段階が、同時に実施される請求項６に記載の製造方法。
【請求項８】
前記ゲート部形成工程では、前記第１半導体上層の一部を除去してリセス型ゲート部を形成する請求項６又は７に記載の製造方法。
【請求項９】
前記分離工程において前記半導体上層の一部を除去する段階と前記画定工程において前記第２半導体上層の一部を除去する段階と前記ゲート部形成工程において前記第１半導体上層の一部を除去する段階が、同時に実施される請求項８に記載の製造方法。
【請求項１】
回路素子の第１接続部と第２接続部の間に接続して用いられ、前記回路素子の前記第１接続部と前記第２接続部の間に高電圧が印加されたときに優先的に短絡して前記回路素子を保護する保護素子であって、
半導体下層と、
前記半導体下層の表面に設けられており、前記半導体下層とは異なるバンドギャップを有する半導体上層と、を備えており、
前記半導体上層は、第１部位と第２部位を含んでおり、
前記半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層が、前記第１部位に対応する部分と前記第２部位に対応する部分で分離されており、
前記半導体上層の前記第１部位と前記半導体下層の接合面に形成される２次元電子ガス層が、前記回路素子の前記第１接続部に電気的に接続され、
前記半導体上層の前記第２部位と前記半導体下層の接合面に形成される２次元電子ガス層が、前記回路素子の前記第２接続部に電気的に接続される保護素子。
【請求項２】
前記半導体上層は、前記第１部位と前記第２部位の間で分離されている請求項１に記載の保護素子。
【請求項３】
高電子移動度トランジスタ部と保護部を備えている半導体装置であって、
前記高電子移動度トランジスタ部は、
第１半導体下層と、
前記第１半導体下層の表面に設けられており、前記第１半導体下層とは異なるバンドギャップを有する第１半導体上層と、
前記第１半導体上層と前記第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されているドレイン電極と、
前記ドレイン電極から離れて設けられているとともに、前記第１半導体上層と前記第１半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されているソース電極と、
前記ドレイン電極と前記ソース電極の間に設けられており、前記第１半導体上層と前記第１半導体下層の接合面に形成される２次元電子ガス層の一部に対向しているゲート部と、を有しており、
前記保護部は、
第２半導体下層と、
前記第２半導体下層の表面に設けられており、前記第２半導体下層とは異なるバンドギャップを有する第２半導体上層と、を有しており、
前記第２半導体上層は、第１部位と、第２部位と、前記第１部位と前記第２部位の間に配置されている中間部位を含んでおり、
前記第２半導体上層と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記第１部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第２部位に対応する部分と前記中間部位に対応する部分で分離されており、
前記第２半導体上層の前記第１部位と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記ドレイン電極に電気的に接続されており、
前記第２半導体上層の前記第２部位と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記ソース電極に電気的に接続されており、
前記第２半導体上層の前記中間部位と前記第２半導体下層の接合面に形成される２次元電子ガス層が、前記ゲート部に電気的に接続されている半導体装置。
【請求項４】
前記第２半導体上層は、前記第１部位と前記中間部位の間で分離されており、前記第２部位と前記中間部位の間で分離されている請求項３に記載の半導体装置。
【請求項５】
前記第１半導体下層と前記第２半導体下層は、共通の半導体下層であり、
前記第１半導体上層と前記第２半導体上層は、前記半導体下層の表面において離れて設けられている請求項３又は４に記載の半導体装置。
【請求項６】
高電子移動度トランジスタ部と保護部を備えた半導体装置の製造方法であって、
半導体下層とその半導体下層とは異なるバンドギャップを有する半導体上層が積層した積層基板を用意し、前記半導体上層の一部を除去して前記半導体上層を第１半導体上層と第２半導体上層に分離する分離工程と、
前記第２半導体上層の一部を除去し、第１部位と、第２部位と、前記第１部位と前記第２部位の間に配置されている中間部位を画定する画定工程と、
前記第１半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、前記第２半導体上層の前記第１部位と前記半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるドレイン電極を形成するドレイン電極形成工程と、
前記ドレイン電極から離れており、前記第１半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層の一部に電気的に接続されるとともに、前記第２半導体上層の前記第２部位と前記半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるソース電極を形成するソース電極形成工程と、
前記ドレイン電極と前記ソース電極の間に設けられており、前記第１半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層の一部に対向するとともに、前記第２半導体上層の前記中間部位と前記半導体下層の接合面に形成される２次元電子ガス層に電気的に接続されるゲート部を形成するゲート部形成工程と、を備えており、
前記第２半導体上層と前記半導体下層の接合面に形成される２次元電子ガス層が、前記第１部位に対応する部分と前記中間部位に対応する部分で分離されており、前記第２部位に対応する部分と前記中間部位に対応する部分で分離されている製造方法。
【請求項７】
前記分離工程において前記半導体上層の一部を除去する段階と前記画定工程において前記第２半導体上層の一部を除去する段階が、同時に実施される請求項６に記載の製造方法。
【請求項８】
前記ゲート部形成工程では、前記第１半導体上層の一部を除去してリセス型ゲート部を形成する請求項６又は７に記載の製造方法。
【請求項９】
前記分離工程において前記半導体上層の一部を除去する段階と前記画定工程において前記第２半導体上層の一部を除去する段階と前記ゲート部形成工程において前記第１半導体上層の一部を除去する段階が、同時に実施される請求項８に記載の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−９８２７５（Ｐ２０１３−９８２７５Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３８３３０（Ｐ２０１１−２３８３３０）
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００３６０９）株式会社豊田中央研究所 (4,200)
【Ｆターム（参考）】
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