半導体装置の製造方法
【課題】 過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を提供すること。
【解決手段】 半導体装置の製造方法は、基板110上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜108を形成する工程と、減圧下の水蒸気雰囲気110中で膜108を酸化処理して、膜108をシリコンおよび酸素を含む絶縁膜に変える工程とを含むことを特徴とする。
【解決手段】 半導体装置の製造方法は、基板110上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜108を形成する工程と、減圧下の水蒸気雰囲気110中で膜108を酸化処理して、膜108をシリコンおよび酸素を含む絶縁膜に変える工程とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、過水素化シラザン重合体を含む溶液を用いてシリコンおよび酸素を含む絶縁膜を形成することを含む半導体装置の製造方法に関する。
【背景技術】
【0002】
LSIの微細化は、高集積化による素子の性能向上(例えば動作速度向上、低消費電力化)および製造コストの抑制を目的としている。近年、最小加工寸法は、量産レベルで0.1ミクロン近くまで進められてきている。微細化技術は難度が高まってきてはいるものの、今後も0.1ミクロン以下まで一層の微細化が進展していくことが予測されている。
【0003】
開発段階では、ロジックデバイスの場合、ゲート長が30nm程度まで微細化されたデバイスが試作されている。
【0004】
高集積化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。近年、微細な素子分離領域の形成方法としては、STI(Shallow Trench Isolation)技術が採用されている。STI技術は、異方性エッチングで形成された溝(素子分離溝)内に絶縁膜(素子分離絶縁膜)を埋め込むことによって、素子分離領域を形成するという技術である。
【0005】
上記STI技術により、溝幅が90nmから70nm程度の0.1ミクロン以下に達する素子分離領域が実現されている。また、高集積が重視されるメモリでも、同様に、トランジスタなどのアクティブエリア幅および素子分離領域幅も、やはり90nmから70nm程度の0.1ミクロン以下の領域に達しようとしている。したがって、メモリの素子分離領域の微細化も重要になってきている。
【0006】
微細化に伴い、素子分離領域形成の困難度が増している。その理由は、以下の通りである。素子間の分離性能(絶縁性)は、隣接素子間の実効的距離で決まる。この実効的距離は、素子分離溝の一方の側壁から底面そして他方の側壁に沿った素子分離溝の周辺長の最短距離で決まる。デバイスを微細化しても、分離性能を低下させないためには、上記実効的距離を従来並みに保つこと、すなわち、素子分離溝の深さをほぼ一定に保つことが求められる。素子分離溝の幅は、微細化が進むほど細くなるので、素子分離溝のアスペクト比は、微細化の世代毎に高くなる。その結果、微細化に伴い、素子分離領域形成の困難度が増加するのである。
【0007】
現在、標準的な素子分離絶縁膜の成膜技術の一つとして、高密度プラズマ(High Density Plasma: HDP)CVDプロセスがある。該HDP−CVDプロセスを用いて、0.1ミクロン世代以下の素子分離溝内にシリコン酸化膜(HDPシリコン酸化膜)を形成する場合、前述のアスペクト比が3以上に達する。そのため、ボイド(未充填)がないHDPシリコン酸化膜を素子分離溝内に形成することは、非常に困難なものとなる。素子分離溝内のHDPシリコン酸化膜中のボイドは、絶縁性の低下を招く。
【0008】
現在、微細化の進んだ素子分離溝の埋め込み技術としては、スピンコーティング法で形成されたスピンオングラス(SOG)膜、あるいは、O3 /TEOS膜等の流動性を有する絶縁膜で素子分離溝を埋め込む方法、あるいは、実績のあるHDPシリコン酸化膜と上述した流動性を有する絶縁膜とで素子分離溝を埋め込む方法が有望になると考えられている。
【0009】
流動性を有する絶縁膜を用いた埋め込み技術の一つとして、素子分離溝が形成されたシリコン基板上に過水素化シラザン重合体(ポリシラザン)を含む溶液を塗布して、素子分離溝内をポリシラザン膜で埋め込み、その後、拡散炉を用いて、水蒸気雰囲気中でポリシラザン膜を加熱することにより、ポリシラザン膜をシリコン酸化膜に変えるという方法が知られている(特許文献1,2)。
【0010】
上記方法で形成されたシリコン酸化膜中には、原料に含まれる窒素(N)やジブチルエーテル等の有機溶媒中に含まれる炭素(C)などの不純物が残留している。シリコン酸化膜中に残留した不純物は、プラスの固定電荷として作用する。該固定電荷はシリコン酸化膜の絶縁特性の劣化を招く。
【特許文献1】特開2004−179614号公報
【特許文献2】特開2002−367980号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明の目的は、過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0012】
本発明に係る半導体装置の製造方法は、基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含むことを特徴とする。
【0013】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【0014】
本発明によれば、過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照しながら本発明の実施形態を説明する。
【0016】
(第1の実施形態)
図1−図9は、第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。図1−図9は、トランジスタのチャネル幅方向における断面図である。
【0017】
本実施形態では、トランジスタのゲート(ゲート酸化膜、浮遊ゲート電極)を形成する前に、素子分離溝を形成するプロセスについて説明する。
【0018】
[図1]
シリコン基板101上に、ゲート酸化膜102、シリコン窒化膜103、CVDシリコン酸化膜104、レジストパターン105が順次形成される。ゲート酸化膜102は熱酸化膜である。ゲート酸化膜102の膜厚は例えば5nmである。シリコン窒化膜103の膜厚は例えば150nmである。シリコン窒化膜103はCMP(Chemical Mechanical Polishing)プロセス時に研磨ストッパとして使用される。
【0019】
[図2]
レジストパターン105をマスクにして、RIE(Reactive Ion Etching)プロセスにより、CVDシリコン酸化膜104がエッチングされる。エッチングされたCVDシリコン酸化膜104はハードマスクとして使用される。
【0020】
[図3]
レジストパターン105は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。CVDシリコン酸化膜104をマスクにして、RIEプロセスにより、シリコン窒化膜103、ゲート酸化膜102、シリコン基板101が順次エッチングされ、シリコン基板101の表面に溝106が形成される。溝106の深さは例えば300nmである。
【0021】
[図4]
弗酸蒸気を用いて、CVDシリコン酸化膜104が選択的に除去される。溝106の内面に熱酸化膜107が形成される。熱酸化膜107の膜厚は例えば4nmである。以上の工程を経て溝106と熱酸化膜107とを含む素子分離溝が得られる。
【0022】
[図5]
スピンコーティング法を用いて、基板全面上にポリシラザン膜108が形成される。以下、ポリシラザン膜108の形成方法について詳細に説明する。
【0023】
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン(パーハイドロシラザン)重合体[(SiH2 NH)n]が分散され、過水素化シラザン重合体溶液が生成される。
【0024】
スピンコーティング法により、シリコン基板101上に過水素化シラザン重合体溶液が塗布され、過水素化シラザン重合体を含む塗布膜が形成される。塗布膜は、過水素化シラザン重合体溶液の塗布により形成されるので、ボイド(未充填)およびシーム(継ぎ目状の未充填)を招かずに、高アスペクト比の素子分離溝内は、塗布膜で埋め込まれる。
【0025】
スピンコーティング法による塗布膜の成膜条件は、例えば、以下の通りである。シリコン基板101の回転速度:4000rpm、回転時間:30秒、過水素化シラザン重合体溶液の滴下量:8cc、狙い塗布膜厚:500nmである。
【0026】
塗布膜の形成後、シリコン基板101はホットプレーにより180℃に加熱され、続いて、シリコン基板101は不活性ガス雰囲気中で3分間ベークされる。これにより、過水素化シラザン重合体溶液中の溶媒が揮発され、塗布膜はポリシラザン膜108に変えられる。この段階のポリシラザン膜108中には、溶媒起因の炭素あるいは炭化水素が不純物として、数パーセントから十数パーセント程度残存している。
【0027】
次に、200℃程度の温度の拡散炉内にシリコン基板101が導入され、その後、拡散炉内の温度が所定の温度(220〜280℃)に昇温され、拡散炉内の温度が所定の温度に達したら、温度安定のため例えば5分以上待機される。これにより、ウェハ面内およびバッチ内の温度の均一性の向上が図れる。
【0028】
[図6]
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気109中で、ポリシラザン膜108に対して第1の酸化処理が施される。水蒸気雰囲気109中の水蒸気の圧力(分圧)は20Kpa〜40Kpaである。水蒸気雰囲気109の温度は、220℃〜280℃である。処理時間は例えば1時間程である。
【0029】
図22は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚の面内均一性と圧力との関係を示す図である。図22から、圧力が40Kpaを越えると、面内均一性が急激に低下することが分かる。圧力40Kpaを越えると、ウェハの周縁上において、酸化量が急激に大きくなる。これが面内均一性の低下の理由である。したがって、本実施形態では、第1の酸化処理の圧力は40Kpa以下に設定される。
【0030】
図23は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と圧力との関係を示す図である。図23から、圧力が20Kpa未満になると、C濃度が急激に増大し、C濃度が3×1019cm-3を越えることが分かる。酸化膜中のCは固定電荷となるので、C濃度が上記のような大きな値になると、メモリセル内のトランジスタの電気特性や信頼性が低下する。特に、トランジスタのフラットバンド電圧(Vfb)シフトが顕著になる。Vfbシフトは、ゲート絶縁膜としてhigh−k絶縁膜を用いた場合に、つまり、素子の微細化が進んだ場合に問題となる。したがって、本実施形態では、第1の酸化処理の圧力は20Kpa以上に設定される。
【0031】
図24は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の密度と温度との関係を示す図である。図24から、温度が220℃よりも低くなると、酸化膜の密度(膜密度)が急激に低下することが分かる。膜密度の低下は、ウエットエッチング耐性の低下、CMP耐性の低下を招く。したがって、本実施形態では、第1の酸化処理の温度は220℃以上に設定される。
【0032】
図25は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図である。図25から、温度が280℃を越えると、C濃度が急激に増加することが分かる。水蒸気雰囲気109中での酸化処理の段階では、膜の酸化(収縮)が進行する前に、Cを取り除く必要がある。温度が高いとCの抜けが悪くなる。したがって、本実施形態では、第1の酸化処理の温度は280℃以下に設定される。
【0033】
[図7]
水蒸気雰囲気109中での酸化処理(第1の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気110中で、ポリシラザン膜108に対して第2の酸化処理が施される。水蒸気雰囲気110中の水蒸気の圧力(分圧)は、第1の酸化処理の圧力以下かつ20〜40Kpaである。水蒸気雰囲気110の温度は500〜580℃である。処理時間は例えば10分程度である。
【0034】
本実施形態では、第1および第2の酸化処理は同一拡散炉内で行われる。これにより、処理時間が短縮され、生産性の向上が図られる。さらに、本実施形態では、第1および第2の酸化処理はバッチ式処理装置で行われる。これにより、単位時間当たりの処理量の増加が図れる。
【0035】
図26は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚(酸化膜厚)と圧力との関係を示す図である。図26から、圧力が40Kpaを越えると、酸化膜厚が急激に増加することが分かる。酸化膜厚の急激の増加は、ポリシラザン膜の周辺構造(例えばアクティブエリア)が酸化されることを意味する。具体的には、図27に示すように、ゲート酸化膜102のエッジが酸化され、これにより、該エッジの膜厚の増加(ゲートバーズビーク)102bkが発生する。ゲートバーズビーク102bkは素子の微細化を妨げる。したがって、本実施形態では、第2の酸化処理の圧力の上限は40Kpa以下に設定される。
【0036】
なお、ゲートバーズビークは、図28に示すように、トランジスタのゲートを形成した後に、素子分離溝を形成するプロセスの場合(第2の実施形態)、より問題となる。
【0037】
一方、第2の酸化処理の圧力の下限は、第1の酸化処理の場合と同様の理由により、20Kpa以上に設定される。第2の酸化処理は、第1の酸化処理の圧力以下の圧力で行われる。これはゲートバーズビーク等のアクティブエリアの酸化を抑制するためである。
【0038】
図29は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図である。図28から、温度が500℃より低くなると、C濃度が急激に増加し、C濃度が3×1019cm-3を越えることが分かる。C濃度がこのような大きな値になると、上記の通り、Vfbシフトが顕著になる。したがって、本実施形態では、第2の酸化処理の温度は500℃以上に設定される。
【0039】
図30は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成されたベアシリコンウェハ上の酸化膜厚と温度との関係を示す図である。図30から、温度が580℃を越えると、酸化膜厚が急激に増加することが分かる。酸化膜厚の急激の増加は、上記の通り、ゲートバーズビークを招く。したがって、本実施形態では、第2の酸化処理の温度は580℃以下に設定される。第2の酸化処理は、第1の酸化処理よりも高い温度で行われる。これは、ポリシラザン膜108の酸化および緻密化を十分にするためである。
【0040】
また、図26および図30から、第1の酸化処理の圧力および第2の酸化処理の温度を制御することにより、酸化膜厚の増加を1.5nm以下に抑制できることが分かる。本願発明者らの研究によれば、酸化膜厚の増加を1.5nm以下に抑制することにより、Vfbシフト等の電気特性の劣化を抑制できることが確認された。すなわち、酸化膜厚の増加を1.5nm以下に抑制することにより、ポリシラザン膜108周辺のアクティブエリアの周辺構造に影響を与えずに済むことが確認された。
【0041】
[図8]
第1および第2の酸化処理により、ポリシラザン膜108中の不純物(炭素や炭化水素)が除去されるとともに、ポリシラザン膜108中のSi−N結合の一部がSi−O結合に転換され、ポリシラザン膜108はシリコン酸化膜111に変わる。この反応は典型的には以下に示すように進行する。
【0042】
SiH2 NH+2O→SiO2 +NH3
ベアシリコンウェハに対して上記第1および第2の酸化処理を施して得られた実施形態の酸化膜と、ベアシリコンウェハに対して酸化処理(500℃、40KPa、15分の水蒸気雰囲気中での加熱処理)を施して得られた比較例の酸化膜とを比較した。その結果、表1に示す結果が得られた。
【表1】
【0043】
実施形態の酸化膜と比較例の酸化膜とを比較すると、酸化処理における酸化量の目安となるベアシリコンウェハ上の酸化膜厚はほぼ等しい。しかし、酸化膜中のC濃度に関しては、実施形態の酸化膜は比較例の酸化膜の1/8になり、C濃度は大幅に減少される。したがって、本実施形態によれば、膜質の良い素子分離絶縁膜としてのシリコン酸化膜を形成することができる。
【0044】
なお、比較例の酸化処理によりシリコン酸化膜中の不純物の濃度を低くするためには、ポリシラザン膜の酸化量を多くすることが必要である。しかし、ポリシラザン膜の酸化量を多くすると、アクティブエリア内のシリコン酸化膜などの絶縁膜やゲート電極として使用するポリシリコン膜も酸化される。このようなアクティブエリア内の膜の酸化は、トランジスタの電気的特性や信頼性の劣化を招く。
【0045】
アクティブエリア内の膜の酸化を抑制するためには、ポリシラザン膜の酸化量を減らせばよい。しかし、ポリシラザン膜の酸化量を減らすと、ポリシラザン膜中に残留する炭素等の不純物の量は十分には低減されなくなる。ポリシラザン膜中に残留した不純物はプラスの固定電荷として働く。したがって、アクティブエリア内の膜の酸化を抑制するために、ポリシラザン膜の酸化量を減らす方法でも、同様に、トランジスタの電気的特性の劣化は生じる。
【0046】
その後、シリコン酸化膜111の緻密性をさらに高くするために、高温のアニールが行われる。典型的な条件は、雰囲気が乾燥酸素、温度が900℃、時間が30分である。
【0047】
[図9]
シリコン窒化膜103をストッパとして、CMPプロセスにより、シリコン酸化膜111が研磨され、表面が平坦化される。シリコン酸化膜111は十分に緻密化されているので、CMPプロセス時におけるシリコン酸化膜111の劣化は抑制される。
【0048】
その後、ホット燐酸を用いたウエットプロセスにより、シリコン窒化膜103を除去する工程、トランジスタ等の素子を形成する工程等の周知の工程を経て、図10に示すNANDタイプのフラッシュメモリが得られる。図10において、112は浮遊ゲート電極、113はゲート電極間絶縁膜、114は制御ゲート電極、115はシリサイド層、116は層間絶縁膜を示している。
【0049】
(第2の実施形態)
図11−図20は、第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。図11−図20は、トランジスタのチャネル幅方向における断面図である。
【0050】
本実施形態では、トランジスタのゲート(ゲート酸化膜、浮遊ゲート電極)を形成した後に、素子分離領域を形成するプロセス(STIプロセス)について説明する。本実施形態のSTIプロセスは、素子分離溝内をHDP−CVDシリコン酸化膜とポリシラザン膜とで埋め込む工程と、減圧下の水蒸気雰囲気中にてポリシラザン膜に第1および第2の酸化処理を施して、ポリシラザン膜をシリコン酸化膜に変化する工程とを含む。
【0051】
[図11]
シリコン基板201に、ゲート酸化膜202、多結晶シリコン膜203、シリコン窒化膜204、CVDシリコン酸化膜205、レジストパターン206が順次形成される。ゲート酸化膜202は熱酸化膜である。多結晶シリコン膜203は加工されてゲート電極となる。シリコン窒化膜204はCMPプロセス時に研磨ストッパとして使用される。
【0052】
[図12]
レジストパターン206をマスクにして、RIEプロセスにより、CVDシリコン酸化膜205がエッチングされる。エッチングされたCVDシリコン酸化膜205はハードマスクとして使用される。
【0053】
[図13]
レジストパターン206は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。CVDシリコン酸化膜205をマスクにして、RIEプロセスにより、シリコン窒化膜204、多結晶シリコン膜203、ゲート酸化膜202、シリコン基板201が順次エッチングされ、シリコン基板201の表面に溝207が形成される。溝207の深さは例えば200nmである。
【0054】
[図14]
弗酸蒸気を用いて、CVDシリコン酸化膜205が選択的に除去される。溝207の内面に熱酸化膜208が熱酸化により形成される。熱酸化膜208の膜厚は例えば4nmである。以上の工程を経て溝207と熱酸化膜208とを含む素子分離溝が得られる。
【0055】
[図15]
基板全面上に、HDP−CVDシリコン酸化膜209が形成される。広い素子分離溝(溝207’)はHDP−CVDシリコン酸化膜209で完全に埋め込まれる。しかし、狭い素子分離溝(溝207)はHDP−CVDシリコン酸化膜209では完全に埋め込まれない。狭い素子分離溝内にはスリット状の隙間が残存する。このスリット状の間隙のアスペクト比は10以上になる。したがって、HDP−CVDシリコン酸化膜209のみで狭い素子分離溝内を埋め込むことは困難である。
【0056】
[図16]
スピンコーティング法を用いて、基板全面上にポリシラザン膜210が形成される。以下、ポリシラザン膜210の形成方法について詳細に説明する。
【0057】
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン(パーハイドロシラザン)重合体[(SiH2 NH)n]が分散され、過水素化シラザン重合体溶液が生成される。
【0058】
スピンコーティング法により、シリコン基板201上に過水素化シラザン重合体溶液が塗布され、過水素化シラザン重合体を含む塗布膜が形成される。塗布膜は、過水素化シラザン重合体溶液の塗布により形成されるので、ボイド(未充填)およびシーム(継ぎ目状の未充填)を招かずに、高アスペクト比の素子分離溝内は、塗布膜で埋め込まれる。
【0059】
スピンコーティング法による塗布膜の成膜条件は、例えば、以下の通りである。シリコン基板201の回転速度:4000rpm、回転時間:30秒、過水素化シラザン重合体溶液の滴下量:8cc、狙い塗布膜厚:500nmである。
【0060】
塗布膜の形成後、シリコン基板201はホットプレーにより180℃に加熱され、続いて、シリコン基板201が不活性ガス雰囲気中で3分間ベークされる。これにより、過水素化シラザン重合体溶液中の溶媒が揮発され、塗布膜はポリシラザン膜210に変えられる。この段階のポリシラザン膜210中には、溶媒起因の炭素あるいは炭化水素が不純物として、数パーセントから十数パーセント程度残存している。
【0061】
次に、200℃程度の温度の拡散炉内にシリコン基板201が導入され、その後、拡散炉内の温度が所定の温度(220〜280℃)に昇温され、拡散炉内の温度が所定の温度に達したら、温度安定のため5分以上待機される。これにより、ウェハ面内およびバッチ内の温度の均一性の向上が図れる。
【0062】
[図17]
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気211中で、ポリシラザン膜210に対して第1の酸化処理が度施される。水蒸気雰囲気211中の水蒸気の圧力(分圧)は20Kpa〜40Kpaである。水蒸気雰囲気211の温度は、220℃〜280℃である。処理時間は1時間程である。すなわち、本実施形態の第1の酸化処理の圧力および温度の範囲およびその理由は、第1の実施形態の第1の酸化処理のそれらと同じである。
【0063】
[図18]
水蒸気雰囲気211中での酸化処理(第1の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気212中で、ポリシラザン膜210に対して第2の酸化処理が度施される。水蒸気雰囲気212中の水蒸気の圧力(分圧)は、第1の酸化処理の圧力以下かつ20〜40Kpaである。水蒸気雰囲気212の温度は500〜580℃である。処理時間は例えば10分程度である。第2の酸化処理は、第1の酸化処理の圧力以下の圧力で行われ、かつ、第1の酸化処理よりも高い温度で行われる。すなわち、本実施形態の第2の酸化処理の圧力および温度の範囲およびその理由は、第1の実施形態の第2の酸化処理のそれらと同じである。
【0064】
従来のプロセスにより、トランジスタのゲートを形成した後に、素子分離溝を形成する場合、図28に示したように、ゲートバーズビーク102bkはゲート酸化膜102の端部上下のシリコン領域101,112に発生する。しかし、本実施形態のように、第2の酸化処理の圧力の上限を40Kpa以下に設定することにより、ゲートバーズビーク102bkは抑制される。これは、素子の微細化に寄与する。また、STIプロセス時の熱工程によるゲート酸化膜102の熱劣化も抑制される。
【0065】
本実施形態では、第1および第2の酸化処理は同一拡散炉内で行われる。これにより、処理時間が短縮され、生産性の向上が図られる。さらに、本実施形態では、第1および第2の酸化処理はバッチ式処理装置で行われる。これにより、単位時間当たりの処理量の増加が図れる。
【0066】
[図19]
第1および第2の酸化処理により、ポリシラザン膜210中の不純物(炭素や炭化水素)が除去されるとともに、ポリシラザン膜210中のSi−N結合の一部がSi−O結合に転換され、ポリシラザン膜210はシリコン酸化膜213に変わる。
【0067】
その後、シリコン酸化膜21の緻密化をさらに高くするために、高温のアニールが行われる。典型的な条件は、雰囲気が乾燥酸素、温度が900℃、時間が30分である。上記アニール後のシリコン酸化膜213中の窒素濃度は、2%である。
【0068】
[図20]
シリコン窒化膜204をストッパとして、CMPプロセスにより、シリコン酸化膜213が研磨され、表面が平坦化される。シリコン酸化膜213は十分に緻密化されているので、CMPプロセス時におけるシリコン酸化膜213の劣化は抑制される。
【0069】
その後、ホット燐酸を用いたウエットプロセスにより、シリコン窒化膜204を除去する工程、トランジスタ等の素子を形成する工程等の周知の工程を経て、図21に示すフラッシュメモリが得られる。図20において、214はゲート電極間絶縁膜、215は制御ゲート電極、21はシリサイド層、217は層間絶縁膜を示している。
【0070】
なお、本発明は上記第1および第2の実施形態に限定されるものではない。例えば、第1の実施形態では、素子分離溝の埋め込み膜としてポリシラザン膜を用いた単層膜の例を示したが、第2の実施形態のように、HDP−CVDシリコン酸化膜とポリシラザン膜とを含む積層膜を用いても構わない。HDP−CVDシリコン酸化膜の代わりにHTO膜とポリシラザン膜とを含む積層膜を用いることも可能である。
【0071】
また、上記実施形態では、本発明を素子分離絶縁膜として使用されるポリシラザン膜に適用した場合について説明したが、本発明は層間絶縁膜等の他の用途の絶縁膜に適用することも可能である。
【0072】
例えば、層間絶縁膜として使用されているHDP−CVDシリコン酸化膜の代わりに、実施形態のポリシラザン膜を使用することが可能である。この場合、HDP−CVDシリコン酸化膜を形成する場合とは異なり、層間絶縁膜が形成される領域上にはプラズマダメージは発生しない。これにより、層間絶縁膜が形成される領域内の膜、例えば、エッチングストッパ膜の性質が変化することは防止される。
【0073】
また、上記実施形態では、基板としてシリコン基板を用いた場合について説明したが、SOI基板あるいはSiGe領域を含むシリコン基板を用いることも可能である。
【0074】
また、上記実施形態では、NANDタイプのフラッシュメモリの場合について説明したが、本発明はNANDタイプ以外(例えばNORタイプ)のフラッシュメモリにも適用できる。さらに、本発明は、フラッシュメモリ以外の半導体デバイスにも可能できる。
【0075】
以上述べた実施形態をまとめると以下の通りである。
【0076】
(1) 半導体装置の製造方法は、基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含む。
【0077】
(2) 上記(1)において、前記絶縁膜は素子分離絶縁膜または層間絶縁膜である。
【0078】
(3) 上記(1)または(2)において、前記酸化処理は第1の酸化処理と第2の酸化処理を含み、前記第2の酸化処理は、前記第1の酸化処理の圧力以下の圧力で行い、前記第1の酸化処理よりも高温で行う。
【0079】
(4) 半導体装置の製造方法は、半導体基板の表面に素子分離溝を形成する工程と、前記半導体基板上に過水素化シラザン重合体を含む溶液を塗布し、前記素子分離溝を前記溶液で埋め込む工程と、前記溶液を加熱して、前記素子分離溝を埋め込む、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含む。
【0080】
(5) 上記(4)において、前記減圧下の水蒸気雰囲気中で前記膜を酸化処理する前に、前記素子分離溝で素子分離されたゲート絶縁膜を形成する工程をさらに含む。
【0081】
(6) 上記(4)または(5)において、前記半導体基板上に過水素化シラザン重合体を含む溶液を塗布する前に、HDP−C6VDプロセスにより前記素子分離溝内の一部をシリコン酸化膜で埋め込む工程をさらに含む。
【0082】
(7) 上記(1)〜(6)のいずれかにおいて、前記酸化処理は、20KPa〜40KPaの圧力で行う第1の酸化処理、および、20KPa〜40KPaの圧力で行う第2の酸化処理を含み、かつ、前記第2の酸化処理の圧力を前記第1の酸化処理の圧力以下に設定する。
【0083】
(8) 上記(7)において、前記第1の酸化処理を220℃〜280℃の温度で行い、前記第2の酸化処理を500℃〜580℃の温度で行う。
【0084】
(9) 上記(8)において、前記絶縁膜をウエットエッチングする工程または前記絶縁膜を研磨する工程をさらに含む。
【0085】
(10) 上記(7)〜(9)のいずれかにおいて、前記第1の酸化処理と前記第2の酸化処理を同一装置内で連続して行う。
【0086】
(11) 上記(7)〜(10)のいずれかにおいて、前記第1の酸化処理と前記第2の酸化処理をバッチ式の拡散炉内で行う。
【0087】
(12) 上記(7)〜(11)のいずれかにおいて、前記第1の酸化処理は、前記基板または前記半導体基板が導入された拡散炉内の温度が220℃〜280℃に達してから一定時間経過した後に、前記拡散炉内に水蒸気雰囲気を導入する工程を含む。
【0088】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0089】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0090】
【図1】第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図2】図1に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図3】図2に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図4】図3に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図5】図4に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図6】図5に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図7】図6に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図8】図7に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図9】図8に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図10】第1の実施形態に係る半導体装置を示す断面図。
【図11】第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図12】図11に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図13】図12に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図14】図13に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図15】図14に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図16】図15に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図17】図16に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図18】図17に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図19】図18に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図20】図19に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図21】第2の実施形態に係る半導体装置を示す断面図。
【図22】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚の面内均一性と圧力との関係を示す図。
【図23】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と圧力との関係を示す図。
【図24】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の密度と温度との関係を示す図。
【図25】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図。
【図26】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚と圧力との関係を示す図。
【図27】ゲート後作りの場合のゲートバーズビークを示す断面図。
【図28】ゲート先作りの場合のゲートバーズビークを示す断面図。
【図29】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図。
【図30】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の酸化膜厚と温度との関係を示す図。
【符号の説明】
【0091】
101…シリコン基板、102…ゲート酸化膜、103…シリコン窒化膜、104…CVDシリコン酸化膜、105…レジストパターン、106…溝、107…熱酸化膜、108…ポリシラザン膜、109…水蒸気雰囲気、110…水蒸気雰囲気、111…シリコン酸化膜、112…浮遊ゲート電極、113…ゲート電極間絶縁膜、114…制御ゲート電極、115…シリサイド層、116…層間絶縁膜、201…シリコン基板、202…ゲート酸化膜、203…多結晶シリコン膜(浮遊ゲート電極)、204…シリコン窒化膜、205…CVDシリコン酸化膜、206…レジストパターン、207…溝、208…熱酸化膜、209…HDP−CVDシリコン酸化膜、210…ポリシラザン膜、211…水蒸気雰囲気、212…水蒸気雰囲気、213…シリコン酸化膜、214…ゲート電極間絶縁膜、215…制御ゲート電極、216…シリサイド層、217…層間絶縁膜。
【技術分野】
【0001】
本発明は、過水素化シラザン重合体を含む溶液を用いてシリコンおよび酸素を含む絶縁膜を形成することを含む半導体装置の製造方法に関する。
【背景技術】
【0002】
LSIの微細化は、高集積化による素子の性能向上(例えば動作速度向上、低消費電力化)および製造コストの抑制を目的としている。近年、最小加工寸法は、量産レベルで0.1ミクロン近くまで進められてきている。微細化技術は難度が高まってきてはいるものの、今後も0.1ミクロン以下まで一層の微細化が進展していくことが予測されている。
【0003】
開発段階では、ロジックデバイスの場合、ゲート長が30nm程度まで微細化されたデバイスが試作されている。
【0004】
高集積化のためには、素子面積の過半を占める素子分離領域の微細化が重要である。近年、微細な素子分離領域の形成方法としては、STI(Shallow Trench Isolation)技術が採用されている。STI技術は、異方性エッチングで形成された溝(素子分離溝)内に絶縁膜(素子分離絶縁膜)を埋め込むことによって、素子分離領域を形成するという技術である。
【0005】
上記STI技術により、溝幅が90nmから70nm程度の0.1ミクロン以下に達する素子分離領域が実現されている。また、高集積が重視されるメモリでも、同様に、トランジスタなどのアクティブエリア幅および素子分離領域幅も、やはり90nmから70nm程度の0.1ミクロン以下の領域に達しようとしている。したがって、メモリの素子分離領域の微細化も重要になってきている。
【0006】
微細化に伴い、素子分離領域形成の困難度が増している。その理由は、以下の通りである。素子間の分離性能(絶縁性)は、隣接素子間の実効的距離で決まる。この実効的距離は、素子分離溝の一方の側壁から底面そして他方の側壁に沿った素子分離溝の周辺長の最短距離で決まる。デバイスを微細化しても、分離性能を低下させないためには、上記実効的距離を従来並みに保つこと、すなわち、素子分離溝の深さをほぼ一定に保つことが求められる。素子分離溝の幅は、微細化が進むほど細くなるので、素子分離溝のアスペクト比は、微細化の世代毎に高くなる。その結果、微細化に伴い、素子分離領域形成の困難度が増加するのである。
【0007】
現在、標準的な素子分離絶縁膜の成膜技術の一つとして、高密度プラズマ(High Density Plasma: HDP)CVDプロセスがある。該HDP−CVDプロセスを用いて、0.1ミクロン世代以下の素子分離溝内にシリコン酸化膜(HDPシリコン酸化膜)を形成する場合、前述のアスペクト比が3以上に達する。そのため、ボイド(未充填)がないHDPシリコン酸化膜を素子分離溝内に形成することは、非常に困難なものとなる。素子分離溝内のHDPシリコン酸化膜中のボイドは、絶縁性の低下を招く。
【0008】
現在、微細化の進んだ素子分離溝の埋め込み技術としては、スピンコーティング法で形成されたスピンオングラス(SOG)膜、あるいは、O3 /TEOS膜等の流動性を有する絶縁膜で素子分離溝を埋め込む方法、あるいは、実績のあるHDPシリコン酸化膜と上述した流動性を有する絶縁膜とで素子分離溝を埋め込む方法が有望になると考えられている。
【0009】
流動性を有する絶縁膜を用いた埋め込み技術の一つとして、素子分離溝が形成されたシリコン基板上に過水素化シラザン重合体(ポリシラザン)を含む溶液を塗布して、素子分離溝内をポリシラザン膜で埋め込み、その後、拡散炉を用いて、水蒸気雰囲気中でポリシラザン膜を加熱することにより、ポリシラザン膜をシリコン酸化膜に変えるという方法が知られている(特許文献1,2)。
【0010】
上記方法で形成されたシリコン酸化膜中には、原料に含まれる窒素(N)やジブチルエーテル等の有機溶媒中に含まれる炭素(C)などの不純物が残留している。シリコン酸化膜中に残留した不純物は、プラスの固定電荷として作用する。該固定電荷はシリコン酸化膜の絶縁特性の劣化を招く。
【特許文献1】特開2004−179614号公報
【特許文献2】特開2002−367980号公報
【発明の開示】
【発明が解決しようとする課題】
【0011】
本発明の目的は、過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0012】
本発明に係る半導体装置の製造方法は、基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含むことを特徴とする。
【0013】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【0014】
本発明によれば、過水素化シラザン重合体を含む絶縁膜の特性劣化を抑制できる半導体装置の製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【0015】
以下、図面を参照しながら本発明の実施形態を説明する。
【0016】
(第1の実施形態)
図1−図9は、第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。図1−図9は、トランジスタのチャネル幅方向における断面図である。
【0017】
本実施形態では、トランジスタのゲート(ゲート酸化膜、浮遊ゲート電極)を形成する前に、素子分離溝を形成するプロセスについて説明する。
【0018】
[図1]
シリコン基板101上に、ゲート酸化膜102、シリコン窒化膜103、CVDシリコン酸化膜104、レジストパターン105が順次形成される。ゲート酸化膜102は熱酸化膜である。ゲート酸化膜102の膜厚は例えば5nmである。シリコン窒化膜103の膜厚は例えば150nmである。シリコン窒化膜103はCMP(Chemical Mechanical Polishing)プロセス時に研磨ストッパとして使用される。
【0019】
[図2]
レジストパターン105をマスクにして、RIE(Reactive Ion Etching)プロセスにより、CVDシリコン酸化膜104がエッチングされる。エッチングされたCVDシリコン酸化膜104はハードマスクとして使用される。
【0020】
[図3]
レジストパターン105は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。CVDシリコン酸化膜104をマスクにして、RIEプロセスにより、シリコン窒化膜103、ゲート酸化膜102、シリコン基板101が順次エッチングされ、シリコン基板101の表面に溝106が形成される。溝106の深さは例えば300nmである。
【0021】
[図4]
弗酸蒸気を用いて、CVDシリコン酸化膜104が選択的に除去される。溝106の内面に熱酸化膜107が形成される。熱酸化膜107の膜厚は例えば4nmである。以上の工程を経て溝106と熱酸化膜107とを含む素子分離溝が得られる。
【0022】
[図5]
スピンコーティング法を用いて、基板全面上にポリシラザン膜108が形成される。以下、ポリシラザン膜108の形成方法について詳細に説明する。
【0023】
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン(パーハイドロシラザン)重合体[(SiH2 NH)n]が分散され、過水素化シラザン重合体溶液が生成される。
【0024】
スピンコーティング法により、シリコン基板101上に過水素化シラザン重合体溶液が塗布され、過水素化シラザン重合体を含む塗布膜が形成される。塗布膜は、過水素化シラザン重合体溶液の塗布により形成されるので、ボイド(未充填)およびシーム(継ぎ目状の未充填)を招かずに、高アスペクト比の素子分離溝内は、塗布膜で埋め込まれる。
【0025】
スピンコーティング法による塗布膜の成膜条件は、例えば、以下の通りである。シリコン基板101の回転速度:4000rpm、回転時間:30秒、過水素化シラザン重合体溶液の滴下量:8cc、狙い塗布膜厚:500nmである。
【0026】
塗布膜の形成後、シリコン基板101はホットプレーにより180℃に加熱され、続いて、シリコン基板101は不活性ガス雰囲気中で3分間ベークされる。これにより、過水素化シラザン重合体溶液中の溶媒が揮発され、塗布膜はポリシラザン膜108に変えられる。この段階のポリシラザン膜108中には、溶媒起因の炭素あるいは炭化水素が不純物として、数パーセントから十数パーセント程度残存している。
【0027】
次に、200℃程度の温度の拡散炉内にシリコン基板101が導入され、その後、拡散炉内の温度が所定の温度(220〜280℃)に昇温され、拡散炉内の温度が所定の温度に達したら、温度安定のため例えば5分以上待機される。これにより、ウェハ面内およびバッチ内の温度の均一性の向上が図れる。
【0028】
[図6]
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気109中で、ポリシラザン膜108に対して第1の酸化処理が施される。水蒸気雰囲気109中の水蒸気の圧力(分圧)は20Kpa〜40Kpaである。水蒸気雰囲気109の温度は、220℃〜280℃である。処理時間は例えば1時間程である。
【0029】
図22は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚の面内均一性と圧力との関係を示す図である。図22から、圧力が40Kpaを越えると、面内均一性が急激に低下することが分かる。圧力40Kpaを越えると、ウェハの周縁上において、酸化量が急激に大きくなる。これが面内均一性の低下の理由である。したがって、本実施形態では、第1の酸化処理の圧力は40Kpa以下に設定される。
【0030】
図23は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と圧力との関係を示す図である。図23から、圧力が20Kpa未満になると、C濃度が急激に増大し、C濃度が3×1019cm-3を越えることが分かる。酸化膜中のCは固定電荷となるので、C濃度が上記のような大きな値になると、メモリセル内のトランジスタの電気特性や信頼性が低下する。特に、トランジスタのフラットバンド電圧(Vfb)シフトが顕著になる。Vfbシフトは、ゲート絶縁膜としてhigh−k絶縁膜を用いた場合に、つまり、素子の微細化が進んだ場合に問題となる。したがって、本実施形態では、第1の酸化処理の圧力は20Kpa以上に設定される。
【0031】
図24は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の密度と温度との関係を示す図である。図24から、温度が220℃よりも低くなると、酸化膜の密度(膜密度)が急激に低下することが分かる。膜密度の低下は、ウエットエッチング耐性の低下、CMP耐性の低下を招く。したがって、本実施形態では、第1の酸化処理の温度は220℃以上に設定される。
【0032】
図25は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図である。図25から、温度が280℃を越えると、C濃度が急激に増加することが分かる。水蒸気雰囲気109中での酸化処理の段階では、膜の酸化(収縮)が進行する前に、Cを取り除く必要がある。温度が高いとCの抜けが悪くなる。したがって、本実施形態では、第1の酸化処理の温度は280℃以下に設定される。
【0033】
[図7]
水蒸気雰囲気109中での酸化処理(第1の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気110中で、ポリシラザン膜108に対して第2の酸化処理が施される。水蒸気雰囲気110中の水蒸気の圧力(分圧)は、第1の酸化処理の圧力以下かつ20〜40Kpaである。水蒸気雰囲気110の温度は500〜580℃である。処理時間は例えば10分程度である。
【0034】
本実施形態では、第1および第2の酸化処理は同一拡散炉内で行われる。これにより、処理時間が短縮され、生産性の向上が図られる。さらに、本実施形態では、第1および第2の酸化処理はバッチ式処理装置で行われる。これにより、単位時間当たりの処理量の増加が図れる。
【0035】
図26は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚(酸化膜厚)と圧力との関係を示す図である。図26から、圧力が40Kpaを越えると、酸化膜厚が急激に増加することが分かる。酸化膜厚の急激の増加は、ポリシラザン膜の周辺構造(例えばアクティブエリア)が酸化されることを意味する。具体的には、図27に示すように、ゲート酸化膜102のエッジが酸化され、これにより、該エッジの膜厚の増加(ゲートバーズビーク)102bkが発生する。ゲートバーズビーク102bkは素子の微細化を妨げる。したがって、本実施形態では、第2の酸化処理の圧力の上限は40Kpa以下に設定される。
【0036】
なお、ゲートバーズビークは、図28に示すように、トランジスタのゲートを形成した後に、素子分離溝を形成するプロセスの場合(第2の実施形態)、より問題となる。
【0037】
一方、第2の酸化処理の圧力の下限は、第1の酸化処理の場合と同様の理由により、20Kpa以上に設定される。第2の酸化処理は、第1の酸化処理の圧力以下の圧力で行われる。これはゲートバーズビーク等のアクティブエリアの酸化を抑制するためである。
【0038】
図29は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図である。図28から、温度が500℃より低くなると、C濃度が急激に増加し、C濃度が3×1019cm-3を越えることが分かる。C濃度がこのような大きな値になると、上記の通り、Vfbシフトが顕著になる。したがって、本実施形態では、第2の酸化処理の温度は500℃以上に設定される。
【0039】
図30は、水蒸気雰囲気中でベアシリコンウェハを酸化して形成されたベアシリコンウェハ上の酸化膜厚と温度との関係を示す図である。図30から、温度が580℃を越えると、酸化膜厚が急激に増加することが分かる。酸化膜厚の急激の増加は、上記の通り、ゲートバーズビークを招く。したがって、本実施形態では、第2の酸化処理の温度は580℃以下に設定される。第2の酸化処理は、第1の酸化処理よりも高い温度で行われる。これは、ポリシラザン膜108の酸化および緻密化を十分にするためである。
【0040】
また、図26および図30から、第1の酸化処理の圧力および第2の酸化処理の温度を制御することにより、酸化膜厚の増加を1.5nm以下に抑制できることが分かる。本願発明者らの研究によれば、酸化膜厚の増加を1.5nm以下に抑制することにより、Vfbシフト等の電気特性の劣化を抑制できることが確認された。すなわち、酸化膜厚の増加を1.5nm以下に抑制することにより、ポリシラザン膜108周辺のアクティブエリアの周辺構造に影響を与えずに済むことが確認された。
【0041】
[図8]
第1および第2の酸化処理により、ポリシラザン膜108中の不純物(炭素や炭化水素)が除去されるとともに、ポリシラザン膜108中のSi−N結合の一部がSi−O結合に転換され、ポリシラザン膜108はシリコン酸化膜111に変わる。この反応は典型的には以下に示すように進行する。
【0042】
SiH2 NH+2O→SiO2 +NH3
ベアシリコンウェハに対して上記第1および第2の酸化処理を施して得られた実施形態の酸化膜と、ベアシリコンウェハに対して酸化処理(500℃、40KPa、15分の水蒸気雰囲気中での加熱処理)を施して得られた比較例の酸化膜とを比較した。その結果、表1に示す結果が得られた。
【表1】
【0043】
実施形態の酸化膜と比較例の酸化膜とを比較すると、酸化処理における酸化量の目安となるベアシリコンウェハ上の酸化膜厚はほぼ等しい。しかし、酸化膜中のC濃度に関しては、実施形態の酸化膜は比較例の酸化膜の1/8になり、C濃度は大幅に減少される。したがって、本実施形態によれば、膜質の良い素子分離絶縁膜としてのシリコン酸化膜を形成することができる。
【0044】
なお、比較例の酸化処理によりシリコン酸化膜中の不純物の濃度を低くするためには、ポリシラザン膜の酸化量を多くすることが必要である。しかし、ポリシラザン膜の酸化量を多くすると、アクティブエリア内のシリコン酸化膜などの絶縁膜やゲート電極として使用するポリシリコン膜も酸化される。このようなアクティブエリア内の膜の酸化は、トランジスタの電気的特性や信頼性の劣化を招く。
【0045】
アクティブエリア内の膜の酸化を抑制するためには、ポリシラザン膜の酸化量を減らせばよい。しかし、ポリシラザン膜の酸化量を減らすと、ポリシラザン膜中に残留する炭素等の不純物の量は十分には低減されなくなる。ポリシラザン膜中に残留した不純物はプラスの固定電荷として働く。したがって、アクティブエリア内の膜の酸化を抑制するために、ポリシラザン膜の酸化量を減らす方法でも、同様に、トランジスタの電気的特性の劣化は生じる。
【0046】
その後、シリコン酸化膜111の緻密性をさらに高くするために、高温のアニールが行われる。典型的な条件は、雰囲気が乾燥酸素、温度が900℃、時間が30分である。
【0047】
[図9]
シリコン窒化膜103をストッパとして、CMPプロセスにより、シリコン酸化膜111が研磨され、表面が平坦化される。シリコン酸化膜111は十分に緻密化されているので、CMPプロセス時におけるシリコン酸化膜111の劣化は抑制される。
【0048】
その後、ホット燐酸を用いたウエットプロセスにより、シリコン窒化膜103を除去する工程、トランジスタ等の素子を形成する工程等の周知の工程を経て、図10に示すNANDタイプのフラッシュメモリが得られる。図10において、112は浮遊ゲート電極、113はゲート電極間絶縁膜、114は制御ゲート電極、115はシリサイド層、116は層間絶縁膜を示している。
【0049】
(第2の実施形態)
図11−図20は、第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。図11−図20は、トランジスタのチャネル幅方向における断面図である。
【0050】
本実施形態では、トランジスタのゲート(ゲート酸化膜、浮遊ゲート電極)を形成した後に、素子分離領域を形成するプロセス(STIプロセス)について説明する。本実施形態のSTIプロセスは、素子分離溝内をHDP−CVDシリコン酸化膜とポリシラザン膜とで埋め込む工程と、減圧下の水蒸気雰囲気中にてポリシラザン膜に第1および第2の酸化処理を施して、ポリシラザン膜をシリコン酸化膜に変化する工程とを含む。
【0051】
[図11]
シリコン基板201に、ゲート酸化膜202、多結晶シリコン膜203、シリコン窒化膜204、CVDシリコン酸化膜205、レジストパターン206が順次形成される。ゲート酸化膜202は熱酸化膜である。多結晶シリコン膜203は加工されてゲート電極となる。シリコン窒化膜204はCMPプロセス時に研磨ストッパとして使用される。
【0052】
[図12]
レジストパターン206をマスクにして、RIEプロセスにより、CVDシリコン酸化膜205がエッチングされる。エッチングされたCVDシリコン酸化膜205はハードマスクとして使用される。
【0053】
[図13]
レジストパターン206は、アッシャープロセスおよび硫酸過酸化水素水混合液を用いたウエットプロセスにより除去される。CVDシリコン酸化膜205をマスクにして、RIEプロセスにより、シリコン窒化膜204、多結晶シリコン膜203、ゲート酸化膜202、シリコン基板201が順次エッチングされ、シリコン基板201の表面に溝207が形成される。溝207の深さは例えば200nmである。
【0054】
[図14]
弗酸蒸気を用いて、CVDシリコン酸化膜205が選択的に除去される。溝207の内面に熱酸化膜208が熱酸化により形成される。熱酸化膜208の膜厚は例えば4nmである。以上の工程を経て溝207と熱酸化膜208とを含む素子分離溝が得られる。
【0055】
[図15]
基板全面上に、HDP−CVDシリコン酸化膜209が形成される。広い素子分離溝(溝207’)はHDP−CVDシリコン酸化膜209で完全に埋め込まれる。しかし、狭い素子分離溝(溝207)はHDP−CVDシリコン酸化膜209では完全に埋め込まれない。狭い素子分離溝内にはスリット状の隙間が残存する。このスリット状の間隙のアスペクト比は10以上になる。したがって、HDP−CVDシリコン酸化膜209のみで狭い素子分離溝内を埋め込むことは困難である。
【0056】
[図16]
スピンコーティング法を用いて、基板全面上にポリシラザン膜210が形成される。以下、ポリシラザン膜210の形成方法について詳細に説明する。
【0057】
キシレンやジブチルエーテル等の溶媒中に過水素化シラザン(パーハイドロシラザン)重合体[(SiH2 NH)n]が分散され、過水素化シラザン重合体溶液が生成される。
【0058】
スピンコーティング法により、シリコン基板201上に過水素化シラザン重合体溶液が塗布され、過水素化シラザン重合体を含む塗布膜が形成される。塗布膜は、過水素化シラザン重合体溶液の塗布により形成されるので、ボイド(未充填)およびシーム(継ぎ目状の未充填)を招かずに、高アスペクト比の素子分離溝内は、塗布膜で埋め込まれる。
【0059】
スピンコーティング法による塗布膜の成膜条件は、例えば、以下の通りである。シリコン基板201の回転速度:4000rpm、回転時間:30秒、過水素化シラザン重合体溶液の滴下量:8cc、狙い塗布膜厚:500nmである。
【0060】
塗布膜の形成後、シリコン基板201はホットプレーにより180℃に加熱され、続いて、シリコン基板201が不活性ガス雰囲気中で3分間ベークされる。これにより、過水素化シラザン重合体溶液中の溶媒が揮発され、塗布膜はポリシラザン膜210に変えられる。この段階のポリシラザン膜210中には、溶媒起因の炭素あるいは炭化水素が不純物として、数パーセントから十数パーセント程度残存している。
【0061】
次に、200℃程度の温度の拡散炉内にシリコン基板201が導入され、その後、拡散炉内の温度が所定の温度(220〜280℃)に昇温され、拡散炉内の温度が所定の温度に達したら、温度安定のため5分以上待機される。これにより、ウェハ面内およびバッチ内の温度の均一性の向上が図れる。
【0062】
[図17]
拡散炉内に水蒸気が導入され、所定の条件を満たした水蒸気雰囲気211中で、ポリシラザン膜210に対して第1の酸化処理が度施される。水蒸気雰囲気211中の水蒸気の圧力(分圧)は20Kpa〜40Kpaである。水蒸気雰囲気211の温度は、220℃〜280℃である。処理時間は1時間程である。すなわち、本実施形態の第1の酸化処理の圧力および温度の範囲およびその理由は、第1の実施形態の第1の酸化処理のそれらと同じである。
【0063】
[図18]
水蒸気雰囲気211中での酸化処理(第1の酸化処理)の終了後、拡散炉内の温度がさらに昇温され、所定の条件を満たした水蒸気雰囲気212中で、ポリシラザン膜210に対して第2の酸化処理が度施される。水蒸気雰囲気212中の水蒸気の圧力(分圧)は、第1の酸化処理の圧力以下かつ20〜40Kpaである。水蒸気雰囲気212の温度は500〜580℃である。処理時間は例えば10分程度である。第2の酸化処理は、第1の酸化処理の圧力以下の圧力で行われ、かつ、第1の酸化処理よりも高い温度で行われる。すなわち、本実施形態の第2の酸化処理の圧力および温度の範囲およびその理由は、第1の実施形態の第2の酸化処理のそれらと同じである。
【0064】
従来のプロセスにより、トランジスタのゲートを形成した後に、素子分離溝を形成する場合、図28に示したように、ゲートバーズビーク102bkはゲート酸化膜102の端部上下のシリコン領域101,112に発生する。しかし、本実施形態のように、第2の酸化処理の圧力の上限を40Kpa以下に設定することにより、ゲートバーズビーク102bkは抑制される。これは、素子の微細化に寄与する。また、STIプロセス時の熱工程によるゲート酸化膜102の熱劣化も抑制される。
【0065】
本実施形態では、第1および第2の酸化処理は同一拡散炉内で行われる。これにより、処理時間が短縮され、生産性の向上が図られる。さらに、本実施形態では、第1および第2の酸化処理はバッチ式処理装置で行われる。これにより、単位時間当たりの処理量の増加が図れる。
【0066】
[図19]
第1および第2の酸化処理により、ポリシラザン膜210中の不純物(炭素や炭化水素)が除去されるとともに、ポリシラザン膜210中のSi−N結合の一部がSi−O結合に転換され、ポリシラザン膜210はシリコン酸化膜213に変わる。
【0067】
その後、シリコン酸化膜21の緻密化をさらに高くするために、高温のアニールが行われる。典型的な条件は、雰囲気が乾燥酸素、温度が900℃、時間が30分である。上記アニール後のシリコン酸化膜213中の窒素濃度は、2%である。
【0068】
[図20]
シリコン窒化膜204をストッパとして、CMPプロセスにより、シリコン酸化膜213が研磨され、表面が平坦化される。シリコン酸化膜213は十分に緻密化されているので、CMPプロセス時におけるシリコン酸化膜213の劣化は抑制される。
【0069】
その後、ホット燐酸を用いたウエットプロセスにより、シリコン窒化膜204を除去する工程、トランジスタ等の素子を形成する工程等の周知の工程を経て、図21に示すフラッシュメモリが得られる。図20において、214はゲート電極間絶縁膜、215は制御ゲート電極、21はシリサイド層、217は層間絶縁膜を示している。
【0070】
なお、本発明は上記第1および第2の実施形態に限定されるものではない。例えば、第1の実施形態では、素子分離溝の埋め込み膜としてポリシラザン膜を用いた単層膜の例を示したが、第2の実施形態のように、HDP−CVDシリコン酸化膜とポリシラザン膜とを含む積層膜を用いても構わない。HDP−CVDシリコン酸化膜の代わりにHTO膜とポリシラザン膜とを含む積層膜を用いることも可能である。
【0071】
また、上記実施形態では、本発明を素子分離絶縁膜として使用されるポリシラザン膜に適用した場合について説明したが、本発明は層間絶縁膜等の他の用途の絶縁膜に適用することも可能である。
【0072】
例えば、層間絶縁膜として使用されているHDP−CVDシリコン酸化膜の代わりに、実施形態のポリシラザン膜を使用することが可能である。この場合、HDP−CVDシリコン酸化膜を形成する場合とは異なり、層間絶縁膜が形成される領域上にはプラズマダメージは発生しない。これにより、層間絶縁膜が形成される領域内の膜、例えば、エッチングストッパ膜の性質が変化することは防止される。
【0073】
また、上記実施形態では、基板としてシリコン基板を用いた場合について説明したが、SOI基板あるいはSiGe領域を含むシリコン基板を用いることも可能である。
【0074】
また、上記実施形態では、NANDタイプのフラッシュメモリの場合について説明したが、本発明はNANDタイプ以外(例えばNORタイプ)のフラッシュメモリにも適用できる。さらに、本発明は、フラッシュメモリ以外の半導体デバイスにも可能できる。
【0075】
以上述べた実施形態をまとめると以下の通りである。
【0076】
(1) 半導体装置の製造方法は、基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含む。
【0077】
(2) 上記(1)において、前記絶縁膜は素子分離絶縁膜または層間絶縁膜である。
【0078】
(3) 上記(1)または(2)において、前記酸化処理は第1の酸化処理と第2の酸化処理を含み、前記第2の酸化処理は、前記第1の酸化処理の圧力以下の圧力で行い、前記第1の酸化処理よりも高温で行う。
【0079】
(4) 半導体装置の製造方法は、半導体基板の表面に素子分離溝を形成する工程と、前記半導体基板上に過水素化シラザン重合体を含む溶液を塗布し、前記素子分離溝を前記溶液で埋め込む工程と、前記溶液を加熱して、前記素子分離溝を埋め込む、過水素化シラザン重合体を含む膜を形成する工程と、減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程とを含む。
【0080】
(5) 上記(4)において、前記減圧下の水蒸気雰囲気中で前記膜を酸化処理する前に、前記素子分離溝で素子分離されたゲート絶縁膜を形成する工程をさらに含む。
【0081】
(6) 上記(4)または(5)において、前記半導体基板上に過水素化シラザン重合体を含む溶液を塗布する前に、HDP−C6VDプロセスにより前記素子分離溝内の一部をシリコン酸化膜で埋め込む工程をさらに含む。
【0082】
(7) 上記(1)〜(6)のいずれかにおいて、前記酸化処理は、20KPa〜40KPaの圧力で行う第1の酸化処理、および、20KPa〜40KPaの圧力で行う第2の酸化処理を含み、かつ、前記第2の酸化処理の圧力を前記第1の酸化処理の圧力以下に設定する。
【0083】
(8) 上記(7)において、前記第1の酸化処理を220℃〜280℃の温度で行い、前記第2の酸化処理を500℃〜580℃の温度で行う。
【0084】
(9) 上記(8)において、前記絶縁膜をウエットエッチングする工程または前記絶縁膜を研磨する工程をさらに含む。
【0085】
(10) 上記(7)〜(9)のいずれかにおいて、前記第1の酸化処理と前記第2の酸化処理を同一装置内で連続して行う。
【0086】
(11) 上記(7)〜(10)のいずれかにおいて、前記第1の酸化処理と前記第2の酸化処理をバッチ式の拡散炉内で行う。
【0087】
(12) 上記(7)〜(11)のいずれかにおいて、前記第1の酸化処理は、前記基板または前記半導体基板が導入された拡散炉内の温度が220℃〜280℃に達してから一定時間経過した後に、前記拡散炉内に水蒸気雰囲気を導入する工程を含む。
【0088】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0089】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0090】
【図1】第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図2】図1に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図3】図2に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図4】図3に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図5】図4に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図6】図5に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図7】図6に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図8】図7に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図9】図8に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図10】第1の実施形態に係る半導体装置を示す断面図。
【図11】第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図12】図11に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図13】図12に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図14】図13に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図15】図14に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図16】図15に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図17】図16に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図18】図17に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図19】図18に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図20】図19に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図21】第2の実施形態に係る半導体装置を示す断面図。
【図22】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚の面内均一性と圧力との関係を示す図。
【図23】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と圧力との関係を示す図。
【図24】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の密度と温度との関係を示す図。
【図25】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図。
【図26】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の膜厚と圧力との関係を示す図。
【図27】ゲート後作りの場合のゲートバーズビークを示す断面図。
【図28】ゲート先作りの場合のゲートバーズビークを示す断面図。
【図29】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜のC濃度と温度との関係を示す図。
【図30】水蒸気雰囲気中でベアシリコンウェハを酸化して形成された酸化膜の酸化膜厚と温度との関係を示す図。
【符号の説明】
【0091】
101…シリコン基板、102…ゲート酸化膜、103…シリコン窒化膜、104…CVDシリコン酸化膜、105…レジストパターン、106…溝、107…熱酸化膜、108…ポリシラザン膜、109…水蒸気雰囲気、110…水蒸気雰囲気、111…シリコン酸化膜、112…浮遊ゲート電極、113…ゲート電極間絶縁膜、114…制御ゲート電極、115…シリサイド層、116…層間絶縁膜、201…シリコン基板、202…ゲート酸化膜、203…多結晶シリコン膜(浮遊ゲート電極)、204…シリコン窒化膜、205…CVDシリコン酸化膜、206…レジストパターン、207…溝、208…熱酸化膜、209…HDP−CVDシリコン酸化膜、210…ポリシラザン膜、211…水蒸気雰囲気、212…水蒸気雰囲気、213…シリコン酸化膜、214…ゲート電極間絶縁膜、215…制御ゲート電極、216…シリサイド層、217…層間絶縁膜。
【特許請求の範囲】
【請求項1】
基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、
前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、
減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記酸化処理は第1の酸化処理と第2の酸化処理を含み、
前記第2の酸化処理は、前記第1の酸化処理の圧力以下の圧力で行い、前記第1の酸化処理よりも高温で行うことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記酸化処理は、20KPa〜40KPaの圧力で行う第1の酸化処理、および、20KPa〜40KPaの圧力で行う第2の酸化処理を含み、かつ、前記第2の酸化処理の圧力を前記第1の酸化処理の圧力以下に設定することを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記第1の酸化処理を220℃〜280℃の温度で行い、前記第2の酸化処理を500℃〜580℃の温度で行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第1の酸化処理と前記第2の酸化処理を同一装置内で連続して行うことを特徴とする請求項3または4に記載の半導体装置の製造方法。
【請求項1】
基板上に過水素化シラザン重合体を含む溶液を塗布する工程と、
前記溶液を加熱して、過水素化シラザン重合体を含む膜を形成する工程と、
減圧下の水蒸気雰囲気中で前記膜を酸化処理して、前記膜をシリコンおよび酸素を含む絶縁膜に変える工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項2】
前記酸化処理は第1の酸化処理と第2の酸化処理を含み、
前記第2の酸化処理は、前記第1の酸化処理の圧力以下の圧力で行い、前記第1の酸化処理よりも高温で行うことを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記酸化処理は、20KPa〜40KPaの圧力で行う第1の酸化処理、および、20KPa〜40KPaの圧力で行う第2の酸化処理を含み、かつ、前記第2の酸化処理の圧力を前記第1の酸化処理の圧力以下に設定することを特徴とする請求項1または2に記載の半導体装置の製造方法。
【請求項4】
前記第1の酸化処理を220℃〜280℃の温度で行い、前記第2の酸化処理を500℃〜580℃の温度で行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記第1の酸化処理と前記第2の酸化処理を同一装置内で連続して行うことを特徴とする請求項3または4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2006−269899(P2006−269899A)
【公開日】平成18年10月5日(2006.10.5)
【国際特許分類】
【出願番号】特願2005−88177(P2005−88177)
【出願日】平成17年3月25日(2005.3.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年10月5日(2006.10.5)
【国際特許分類】
【出願日】平成17年3月25日(2005.3.25)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]