半導体装置の製造方法
【課題】反射防止膜としてＴｉＮ膜を用いる場合において、アッシング工程にてＴｉＮ膜がＡｌ合金配線から剥離するのを抑制できるようにする。
【解決手段】シリコン基板上に形成されるＡｌ合金配線層の反射防止膜としてのＴｉＮ膜１３ｆ、１６ｆの結晶粒界に充填物質１３ｇ、１６ｇを充填する。このようにすれば、Ａｌ−Ｃｕ膜１３ｃ、１６ｃへの酸素（Ｏ2）ラジカルの進入を防ぐことが可能となる。従って、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることが防止され、ポリマー除去時にＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｆ、１６ｆがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【解決手段】シリコン基板上に形成されるＡｌ合金配線層の反射防止膜としてのＴｉＮ膜１３ｆ、１６ｆの結晶粒界に充填物質１３ｇ、１６ｇを充填する。このようにすれば、Ａｌ−Ｃｕ膜１３ｃ、１６ｃへの酸素（Ｏ2）ラジカルの進入を防ぐことが可能となる。従って、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることが防止され、ポリマー除去時にＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｆ、１６ｆがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属配線を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来における半導体基板上に形成される金属配線の構造を図９に示す。この図に示すように、金属配線は、バリアメタルＪ１と、Ａｌ−Ｃｕ合金（Ａｌ合金配線）Ｊ２と、反射防止膜Ｊ３とが順に積層されて構成されている。
【０００３】
この金属配線のパターニング工程は、以下のように行われる。まず、反射防止膜Ｊ３の上にフォトレジストＪ４を配置し、塩素系ガスにてフォトレジストＪ４をマスクとしたエッチングを行うことによってＡｌ合金配線Ｊ２等のパターニングを行う。次いで、酸素（Ｏ2）アッシングによってフォトレジストＪ４を除去する。そして、Ａｌ合金配線Ｊ２等のパターニングの際にフォトレジストＪ４内のＣと塩素系ガスとが反応してできたフォトレジストＪ４の側壁部分のポリマーＪ５をフッ素（Ｆ）ガスで除去する。これらの工程により金属配線のパターニング工程が成される。
【０００４】
このときＡｌ合金配線Ｊ２上に配置される反射防止膜Ｊ３は、Ａｌ合金配線Ｊ２のパターニング工程でのフォトレジストＪ４の露光の際に、下地となるＡｌ合金配線Ｊ２表面での反射によりフォトレジストパターン細りが生じるのを防止するために形成される。この反射防止膜Ｊ３としては、例えば、ＴｉＮ柱状結晶から構成されるＴｉＮ膜の単層が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記したように反射防止膜としてＴｉＮ膜の単層を用いる場合、フォトレジストを除去するための酸素（Ｏ2）アッシング工程の際に、酸素ラジカルがＴｉＮ柱状結晶の結晶粒界を通過し、Ａｌ合金配線とＴｉＮ膜との界面にＡｌｘＯｙの酸化物が形成される。この酸化物は、化学的に不安定であるため、ポリマー除去の際に使用するフッ素ガス内のフッ素ラジカルによって還元されてしまう。このため、酸化物にスリットが形成され、ＴｉＮ膜がＡｌ合金配線から剥離するという問題が生じることが分かった。
【０００６】
本発明は上記点に鑑みて、反射防止膜としてＴｉＮ膜を用いる場合において、アッシング工程にてＴｉＮ膜がＡｌ合金配線から剥離するのを抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、半導体素子が形成された半導体基板（１）上に、前記素子と電気的に接合されたＡｌ合金配線層（１３ｃ、１６ｃ）及び反射防止膜としてのＴｉＮ膜（１３ｆ、１６ｆ）が形成されてなる半導体装置の製造方法において、Ａｌ合金配線層の上に柱状の結晶粒界を有するＴｉＮ膜を形成する工程を行った後、ＴｉＮ膜結晶粒界中を充填物質（１３ｇ、１６ｇ）で充填する工程を有していることを特徴としている。
このように結晶粒界を有するＴｉＮを形成した後、この結晶粒界中を酸素ラジカルの通過が抑制されるように、この充填物質で結晶粒界を充填することで、酸素（Ｏ2）アッシング工程にて酸素ラジカルがＴｉＮ膜を通過することを抑制することができる。この結果、酸素（Ｏ2）アッシング工程にてＴｉＮ膜がＡｌ合金配線から剥離するのを抑制できる。
具体的には、請求項２に示すように、Ａｌ合金配線の上に結晶粒界を有するＴｉＮ膜を形成した後、Ｎ2雰囲気中でのアニールを行い、ＴｉＮを前記結晶粒界中に形成することができる。また、請求項３に示すように、充填材として未反応のＴｉを雰囲気中の酸素と反応させたＴｉＯを前記結晶粒界中に充填することもできる。
【０００８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
本発明の一実施形態を適用した半導体装置として、サリサイド構造を有するＣＭＯＳトランジスタを図１に示す。
【００１０】
CＭＯＳトランジスタは、ｐ型のシリコン基板１内のｎ-型ウェル領域２に形成されたＰＭＯＳトランジスタと、ｐ-型ウェル領域３に形成されたＮＭＯＳトランジスタとから構成されている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタはシリコン基板１の上部に形成されたＳＴＩ膜４によって素子分離されている。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構造については、導電型が異なるのみであり、その他の構造については同様であるため、ＰＭＯＳトランジスタの構造についてのみ説明する。
【００１１】
ｎ-型ウェル領域２上には、ゲート酸化膜５を介してゲート電極６が形成されている。このゲート電極６の側面には、側壁酸化膜７が備えられている。また、ゲート電極６の両側にはｐ+型拡散層からなるソース８・ドレイン９が形成されており、これらソース８・ドレイン９間をチャネル領域としている。なお、ソース８・ドレイン９のチャネル領域側に形成されたｐ型層１０は電界緩和層である。
【００１２】
さらに、ゲート電極６、ソース８・ドレイン９の上部には、コンタクト用のシリサイド膜６ａ、８ａ、９ａが形成されている。これにより、サリサイド構造を有するＰＭＯＳトランジスタが構成されている。
【００１３】
これらＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むシリコン基板１上には、ＢＰＳＧ、ＴＥＯＳ膜等からなる層間絶縁膜１１が形成されており、この層間絶縁膜１１内に形成されたコンタクトホールを埋めているタングステンプラグ１２によって、層間絶縁膜１１上に形成された１ｓｔＡｌ合金配線１３とソース８・ドレイン９とが電気的に接続されている。
【００１４】
１ｓｔＡｌ合金配線１３上には、ＴＥＯＳ酸化膜等からなる層間絶縁膜１４および層間絶縁膜１４のコンタクトホールに埋め込まれたタングステンプラグ１５が形成され、さらにそれらの上には２ｎｄＡｌ合金配線１６が形成されている。２ｎｄＡｌ合金配線１６上にはＴＥＯＳ酸化膜等からなる層間絶縁膜１７および層間絶縁膜１７のコンタクトホールに埋め込まれたタングステンプラグ１８が形成され、さらにそれらの上には３ｒｄＡｌ合金配線１９が形成されている。そして、３ｒｄＡｌ合金配線１９上には、Ｐ−ＴＥＯＳ膜２０ａとＰ−ＳｉＮ膜２０ｂからなる保護膜２０が形成されている。このような構造を有してＣＭＯＳトランジスタが構成されている。
【００１５】
このように構成されたＣＭＯＳトランジスタにおける金属配線構造の詳細を説明する。図２に、図１の破線部分の拡大図を示す。
【００１６】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むシリコン基板１上には層間絶縁膜１１が形成されている。この層間絶縁膜１１にはコンタクトホールが形成されており、そのホールに接着層Ｔｉ１２ａ、バリアメタルＴｉＮ１２ｂ、タングステン１２ｃからなるタングステンプラグ１２が埋められている。このタングステンプラグ１２によってシリコン基板１とＡｌ合金配線１３とが電気的に接続されている。さらに１ｓｔＡｌ合金配線１３の上に層間絶縁膜１４が形成されている。この層間絶縁膜１４にはビアホールが形成されており、そのビアホールにタングステンプラグ１５が埋め込まれている。このタングステンプラグ１５によって、２ｎｄＡｌ合金配線１６が１ｓｔＡｌ合金は緯線１３と電気的に接続されている。
【００１７】
１ｓｔＡｌ合金配線１３および２ｎｄＡｌ合金配線１６は、同様の構成とされており、２０ｎｍ程度の膜厚のＴｉ膜１３ａ、１６ａ、３０ｎｍ程度の膜厚のＴｉＮ膜１３ｂ、１６ｂ、Ｃｕが０．５ｗｔ％含有されたＡｌ合金で構成された３００〜１０００ｎｍ程度の膜厚のＡｌ−Ｃｕ膜１３ｃ、１６ｃ、反射防止膜１３ｄ、１３ｅ、１６ｄ、１６ｅが順に積層された構成となっている。
【００１８】
図３に、反射防止膜１３ｄ、１３ｅ、１６ｄ、１６ｅの拡大図を示す。この図に示されるように、反射防止膜１３ｄ、１３ｅ、１６ｄ、１６ｅは、非結晶性のＴｉＮ膜１３ｄ、１６ｄと結晶性のＴｉＮ膜１３ｅ、１６ｅとが積層された構造となっている。非結晶性のＴｉＮ膜１３ｄ、１６ｄは例えば１０〜３０ｎｍとされ、結晶性のＴｉＮ膜１３ｅ、１６ｅは例えば３０ｎｍとされている。非結晶性のＴｉＮ膜１３ｄ、１６ｄは、具体的にはアモルファス化したＴｉＮで構成され、結晶性のＴｉＮ膜１３ｅ、１６ｅのように柱状の結晶粒界を有していない構成となっている。
【００１９】
このような構成のＴｉＮ膜１３ｄ、１３ｅ、１６ｄ、１６ｅを採用することにより、後述する酸素（Ｏ2）アッシングの際に、Ｏ2ラジカルが非結晶性のＴｉＮ膜１３ｄ、１６ｄにて遮られ、Ａｌ−Ｃｕ膜１３ｃ、１６ｃ側に進入しないようにされている。
【００２０】
なお、３ｒｄＡｌ合金配線１９については、Ｔｉ膜１９ａ、ＴｉＮ膜１９ｂおよびＡｌ−Ｃｕ膜１９ｃについてはＴｉ膜１３ａ、１６ａ、ＴｉＮ膜１３ｂ、１６ｂおよびＡｌ−Ｃｕ膜１３ｃ、１６ｃと同様の構成となっている。しかし、ＴｉＮ膜１９ｄに関しては結晶性のＴｉＮ膜１３ｅ、１６ｅと同様の構成となっている。これは、３ｒｄＡｌ合金配線１９については配線設計の余裕が多くあること等の理由により反射防止膜としての機能があまり要求されないためである。このように、１ｓｔ、２ｎｄＡｌ合金配線１３、１６に対して上記のような反射防止膜構造を採用するのが特に効果的であり、３ｒｄＡｌ合金配線１９については１ｓｔ、２ｎｄＡｌ合金配線１３、１６のような反射防止膜構造を採用しなくてもよい。
【００２１】
次に、ＣＭＯＳトランジスタの製造工程を図４〜図６に示す。以下、図４〜図６に基づいてＣＭＯＳトランジスタの製造方法について説明する。
【００２２】
〔図４（ａ）に示す工程〕
まず、ｐ型のシリコン基板１を用意する。次に、シリコン基板１上に熱酸化膜（ＳｉＯ2）４０を形成し、さらに熱酸化膜４０上にシリコン窒化膜（ＳｉＮ）４１を形成する。そして、フォトリソグラフィ工程を経て、素子分離用のＳＴＩ膜４（図１参照）の形成予定領域上におけるシリコン窒化膜４１とその下の熱酸化膜４０を開口させる。その後、開口部からシリコン基板１を所定深さエッチング除去して、素子分離用としてのトレンチ４２をパターニングする。このとき、トレンチ４２は、素子部における素子分離を十分に行えるように、０．３〜０．６μｍ程度の深さで形成されるようにする。
【００２３】
〔図４（ｂ）に示す工程〕
トレンチ４２の内壁に熱酸化膜４３を形成して、トレンチ４２内を丸める。その後、シリコン基板１の全面にTEOS膜を堆積させ、トレンチ４２にＴＥＯＳ膜を埋め込む。このとき、ＴＥＯＳ膜として、ＨＴＯ−ＴＥＯＳ、ＬＰ−ＴＥＯＳ、Ｏ3−ＴＥＯＳ等を用いている。そして、ＣＭＰにて、シリコン窒化膜４１をストッパーとしてＴＥＯＳ膜を全面研削して、平坦化する。これにより、トレンチ４２内にＴＥＯＳ膜が残され、ＳＴＩ膜４が形成される。
【００２４】
〔図４（ｃ）に示す工程〕
シリコン窒化膜４１を除去し、フォトレジスト工程を経てＰＭＯＳトランジスタ形成予定領域にｎ-型ウェル領域２を形成した後、再度フォトリソグラフィ工程を経てＮＭＯＳトランジスタ形成予定領域にｐ-型ウェル領域３を形成する。
【００２５】
ウェットエッチングによって熱酸化膜４０を除去する。そして、ドライブインと同時に犠牲酸化を行う等して、ｎ-型ウェル領域２やｐ-型ウェル領域３の表面状態を良好にした後、熱酸化によってゲート酸化膜５を形成する。そして、ゲート酸化膜５上に厚さ０．３５μｍ程度のポリシリコン膜を成膜した後、フォトリソグラフィ工程を経て、ゲート電極６をパターニングする。
【００２６】
次に、ＣＶＤ法によりウェハ表面全面にＴＥＯＳ膜等の絶縁膜を堆積した後、ＲＩＥ法による異方性エッチングにて絶縁膜をエッチバックし、ゲート電極６の側面に側壁膜７を形成する。
【００２７】
〔図５（ａ）に示す工程〕
熱酸化等によってイオン注入工程用のスルー膜を形成した後、ＮＭＯＳトランジスタ形成予定領域及びＰＭＯＳトランジスタ形成予定領域を順にフォトレジストで覆い、ＰＭＯＳトランジスタ形成予定領域にはｐ型不純物（例えばボロン）を斜めイオン注入し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物（例えばリン）を斜めイオン注入する。これにより、側壁膜７で覆われたゲート電極６をマスクとしたイオン注入が行われ、ゲート電極６の両側に電界緩和層１０が、ゲート電極６の内側よりに形成される。
【００２８】
さらに、ＮＭＯＳトランジスタ形成予定領域及びＰＭＯＳトランジスタ形成予定領域を順にフォトレジストで覆い、ＰＭＯＳトランジスタ形成予定領域にはｐ型不純物（例えばボロン）を基板法線方向から高濃度にイオン注入し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物（例えばＡｓ）を基板法線方向から高濃度にイオン注入する。これにより、側壁面７で覆われたゲート電極６の両側にソース８・ドレイン９が形成される。これにより、LDD（Lightly Doｐed Draiｎ）構造が完成する。
【００２９】
そして、スルー膜を除去した後、チタンシリサイド化工程を行う。まず、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を順にウェハ全面に成膜し、さらにＡｒ雰囲気下で短時間熱処理（ＲＴＡ）を行い、シリサイド化反応を起こさせて、ゲート電極６及びソース８・ドレイン９の露出表面にそれぞれチタンシリサイド膜（ＴｉＳｉ２膜）６ａ、８ａ、９ａを形成する。
【００３０】
なお、このシリサイド化の熱処理温度はシリサイドの側壁膜７への這い上がり抑制、側壁膜７のＳｉとの反応防止、Ｃ４９からＣ５４フェーズへのＴｉＳｉ２の変態抑制等の観点から７００℃以下の比較的低温に設定されている。
【００３１】
そして、アンモニア・過酸化水素水の混合液で選択エッチングを行い、チタン膜及び窒化チタン膜のうちシリサイド化反応を起こさなかった部分を除去する。これにより、チタンシリサイド膜６ａ、８ａ、９ａのみが残る。これにより、サリサイド構造が完成する。
【００３２】
その後、８５０℃程度で2度目の短時間熱処理を行い、チタンシリサイド膜６ａ、８ａ、９ａを低抵抗化する。
【００３３】
〔図５（ｂ）に示す工程〕
ウェハ表面全面にBＰSG、TEOS膜等からなる絶縁膜１１を全面に堆積した後、CMＰにより絶縁膜１１を平坦化する。
【００３４】
〔図５（ｃ）に示す工程〕
フォトリソグラフィ工程を経て、絶縁膜１１にコンタクトホールを形成する。そして、このコンタクトホール内に接着層及びバリアメタルとして、Ｔｉ膜１２ａとＴｉＮ膜１２ｂとを順に積層し、さらにそのＴｉ膜１２ａとＴｉＮ膜１２ｂの上にタングステン（Ｗ）１２ｃを積層する。これにより、コンタクトホールはバリアメタル１２ａ、１２ｂ及びタングステン１２ｃによって埋め込まれる。
【００３５】
その後、バリアメタル１２ａ、１２ｂ及びタングステン１２ｃをエッチバックし、コンタクトホール内にのみバリアメタル１２ａ、１２ｂ及びタングステン１２ｃを残す。これにより、ソース８・ドレイン９等との電気的接続が成されたタングステンプラグ１２が形成される。
【００３６】
〔図６（ａ）に示す工程〕
１ｓｔＡｌ合金配線１３の形成のために、ウェハ表面全面にメタル膜を成膜する。このメタル膜として、３０ｎｍ程度の膜厚のＴｉ膜１３ａと２０ｎｍ程度の膜厚のＴｉＮ膜１３ｂと、２００〜１０００ｎｍ程度の膜厚のＡｌ−Ｃｕ膜１３ｃとを順に積層形成する。なお、Ａｌ−Ｃｕ膜１３ｃの形成は、リフロースパッタリングや、基板温度が１００〜３００℃程度の通常スパッタリングや、基板温度が３５０〜４５０℃程度の高温スパッタリング等で行う。また、Ａｌ−Ｃｕ膜１３ｃの代わりにＡｌ−Ｓｉ−Ｃｕ膜を用いても良い。
【００３７】
続いてメタル膜の上に反射防止膜１３ｄ、１３ｅを成膜する。具体的には、非結晶性のＴｉＮ膜１３ｄを１０〜３０ｎｍ程度の膜厚で、結晶性のＴｉＮ膜１３ｅを３０ｎｍ程度の膜厚で順に積層形成する。これらＴｉＮ膜１３ｄ、１３ｅの製造方法及び条件をそれぞれ以下に説明する。
【００３８】
まず、非結晶性のＴｉＮ膜１３ｄを形成するとき、成膜初期時にはＮ2を導入せずＡｒガスのみを導入してスパッタリングを行い、その後、ＡｒガスとＮ2とを１：１の割合で導入したスパッタリングを行う。このときの条件はＤＣパワーが３〜８ｋＷ（ターゲットの直径が１２インチのとき）程度となるようにし、温度が室温から１３０℃程度となるようにしてスパッタリングする。
【００３９】
具体的には、ターゲットとなるＴｉの表面を窒化させることでＴｉ表面にＴｉＮを形成させておき、ＴｉＮをターゲットとして、スパッタリングを行うことで、雰囲気中にＮ2を導入しなくても成膜初期時からＡｌ−Ｃｕ膜１３ｃの表面にＴｉＮ膜１３ｄが形成される。そして、Ｔｉ表面のＴｉＮがすべて弾き出されたとき（もしくはその前）から、雰囲気中にＮ2を導入してスパッタリングを続けることで、ＴｉＮ膜１３ｄが形成される。
【００４０】
次いで、非結晶性のＴｉＮ膜１３ｄを形成したときのスパッタリングと温度条件のみを変更する。具体的には、スパッタリングの温度が１５０℃程度〜３５０℃程度に設定されるようにする。そして、この温度条件の下、ＴｉＮを３０ｎｍ程度成膜することで結晶性のＴｉＮ膜１３ｅが形成される。
【００４１】
〔図６（ｂ）に示す工程〕
次に、フォトリソグラフィ工程を施し、１ｓｔＡｌ合金配線１３をパターニングする。具体的には、まず、結晶性のＴｉＮ膜１３ｅ上にフォトレジストを堆積し、このフォトレジストのうち１ｓｔＡｌ合金配線１３として残す部分以外を開口させる。この後、フォトレジストをマスクしたエッチング工程を行う。
【００４２】
まず、塩素系のエッチングガスを用いたエッチングを行うことにより、ＴｉＮ膜１３ｅ、１３ｄ、Ａｌ―Ｃｕ膜１３ｃ、ＴｉＮ膜１３ｂおよびＴｉ膜１３ａを醇に除去する。このとき、フォトレジストも大部分が除去されることになるが、多少ＴｉＮ膜１３ｅ上に残るため、次いで酸素（Ｏ2）アッシングを施し、フォトレジストの残部を除去する。
【００４３】
この酸素（Ｏ2）アッシングの際に、酸素（Ｏ2）ラジカルが結晶性のＴｉＮ膜１３ｅの結晶粒界に入り込んでくるが、非結晶性のＴｉＮ膜１３ｄにて進入が食い止められるため、Ａｌ−Ｃｕ膜１３ｃへの酸素（Ｏ2）ラジカルの進入を抑制することが可能となる。このため、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることを防止できる。
【００４４】
この後、１ｓｔＡｌ合金配線１３のパターニングの際にフォトレジスト内のＣと塩素系ガスとが反応することによってフォトレジストの側壁部分に形成されたポリマーをフッ素（Ｆ）ガスで除去する。この際、先程行われた酸素（Ｏ2）アッシングの際にＡｌｘＯｙがほとんど形成されていないことから、ＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｄ、１３ｅがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【００４５】
〔図６（ｃ）に示す工程〕
図５（ｃ）及び図６（ａ）、（ｂ）に示す１ｓｔＡｌ合金配線１３と同様の工程を経て、層間絶縁膜１４を介して２ｎｄＡｌ合金配線１５を形成する。また、図５（ｃ）及び図６（ａ）、（ｂ）のうち非結晶性のＴｉＮ膜１３ｄの製造以外の工程と同様の工程を行い、層間絶縁膜１７を介して３ｒｄＡｌ合金配線１９を形成する。
【００４６】
この後、ウェハ表面全面にＰ−ＴＥＯＳ膜２０ａとＰ−ＳｉＮ膜２０ｂからなる保護膜２０を成膜することによって、図１に示す半導体装置が完成する。
【００４７】
以上説明したように、本実施形態の半導体装置では、Ａｌ合金配線１３、１６の反射防止膜として、非結晶性のＴｉＮ膜１３ｄ、１６ｄと結晶性のＴｉＮ膜１３ｅ、１６ｅとが積層された構造のものを採用している。
【００４８】
このため、１ｓｔ、２ｎｄＡｌ合金配線１３、１６のエッチング後に行われる酸素（Ｏ2）アッシングの際に、Ａｌ−Ｃｕ膜１３ｃ、１６ｃへの酸素（Ｏ2）ラジカルの進入を防ぐことが可能となる。従って、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることが防止され、ポリマー除去時にＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｄ、１３ｅがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【００４９】
なお、本実施形態のような半導体装置の製造方法を適用した場合の反射防止膜の剥がれ発生率を調べたところ、図７に示す結果が得られた。この実験では、スパッタリング時のＤＣパワーを３ｋＷ、ＡｒガスとＮ2の比が１：１とした場合に、反射防止膜をどの程度の温度で形成すれば剥離しないかを調べている。
【００５０】
この図に示されるように、ＴｉＮ膜を１５０℃以下でした部分があるか否か、つまり反射防止膜にアモルファス化した領域となる非結晶性のＴｉＮ膜があるか否かによって反射防止膜の剥がれ発生率が大きく異なる。この結果からも、Ａｌ−Ｃｕ膜１３ｃ、１６ｃの上に非結晶性のＴｉＮ膜１３ｄ、１６ｄを形成することで、上記効果が得られることが分かる。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態における半導体装置では、第１実施形態に対して、Ａｌ−Ｃｕ膜１３ｃ、１６ｃの表面に形成されるＴｉＮ膜の構成を代えたものであり、その他の構成および製造方法については全く同じである。
【００５２】
図８に、本実施形態の半導体装置における１ｓｔ、２ｎｄＡｌ合金配線１３、１６中のＴｉＮ膜１３ｆ、１６ｆの断面構成を示す。この図に示されるように、ＴｉＮ膜１３ｆ、１６ｆは、柱状の結晶性を有している。このＴｉＮ膜１３ｆ、１６ｆの柱状の結晶粒界はＴｉＮやＴｉＯ等の充填物質１３ｇ、１６ｇで充填されている。
【００５３】
このため、１ｓｔ、２ｎｄＡｌ合金配線１３、１６のエッチング後に行われる酸素（Ｏ2）アッシングの際に、Ａｌ−Ｃｕ膜１３ｃ、１６ｃへの酸素（Ｏ2）ラジカルの進入を防ぐことが可能となる。従って、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることが防止され、ポリマー除去時にＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｆ、１６ｆがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【００５４】
本実施形態で示したＴｉＮ膜１３ｆ、１６ｆおよび充填物質１３ｇ、１６ｇの製造工程は、以下のように行われる。
【００５５】
例えば、ＴｉＮ膜１３ｆの場合、第１実施形態で示した図５（ｃ）の工程まで実施する。その後、図６（ａ）と同様の工程により、Ａｌ−Ｃｕ膜１３ｃまで形成する。そして、非結晶性のＴｉＮ膜１３ｄを形成する工程を行わず、結晶性のＴｉＮ膜１３ｅを形成する工程と同様のスパッタリング工程により、ＴｉＮ膜１３ｆを形成する。このとき、スパッタターゲットにＴｉ膜の表面を窒化したものを用いることで、ＴｉＮ膜１３ｆの成膜初期時にはＮ2を導入しないようにすることもできる。
【００５６】
次いで、Ｎ2を導入しつつ４００℃程度〜５００℃程度でアニール処理を行う。この処理により、ＴｉＮ膜１３ｆに元々存在していたＴｉやＴｉＮのうち結晶性が弱いものが導入されたＮ2や雰囲気中に残っていたＯ2と反応することで、ＴｉＮ膜１３ｆの結晶粒界に充填物質１３ｇが充填される。
【００５７】
なお、ＴｉＮ膜１６ｆについてもＴｉＮ膜１３ｆと同様であり、上記と同様の方法により、ＴｉＮ膜１６ｆの結晶粒界を充填物質１６ｇで充填することができる。
【００５８】
以上の説明したように、ＴｉＮ膜１３ｆ、１６ｆの結晶粒界に充填物質１３ｇ、１６ｇを充填することによっても、第１実施形態と同様の効果を得ることができる。
【００５９】
（他の実施形態）
上記第１実施形態では、非結晶性のＴｉＮ膜１３ｄ、１６ｄを結晶性のＴｉＮ膜１３ｅ、１６ｅの下層に配置したが、その途中に形成することも可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１の破線部分の拡大図である。
【図３】図１に示す半導体装置のＴｉＮ膜の拡大図である。
【図４】図１に示す半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】非結晶性のＴｉＮ膜と反射防止膜の剥離の関係を示した図である。
【図８】本発明の第２実施形態における半導体装置のＴｉＮ膜の拡大図である。
【図９】従来のＡｌ合金配線の製造工程を示した図である。
【符号の説明】
【００６１】
１３…１ｓｔＡｌ合金配線、１６…２ｎｄＡｌ合金配線、１３ｃ、１６ｃ…Ａｌ−Ｃｕ膜、１３ｄ、１６ｄ…非結晶性のＴｉＮ膜、１３ｅ、１６ｅ…結晶性のＴｉＮ膜。
【技術分野】
【０００１】
本発明は、金属配線を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来における半導体基板上に形成される金属配線の構造を図９に示す。この図に示すように、金属配線は、バリアメタルＪ１と、Ａｌ−Ｃｕ合金（Ａｌ合金配線）Ｊ２と、反射防止膜Ｊ３とが順に積層されて構成されている。
【０００３】
この金属配線のパターニング工程は、以下のように行われる。まず、反射防止膜Ｊ３の上にフォトレジストＪ４を配置し、塩素系ガスにてフォトレジストＪ４をマスクとしたエッチングを行うことによってＡｌ合金配線Ｊ２等のパターニングを行う。次いで、酸素（Ｏ2）アッシングによってフォトレジストＪ４を除去する。そして、Ａｌ合金配線Ｊ２等のパターニングの際にフォトレジストＪ４内のＣと塩素系ガスとが反応してできたフォトレジストＪ４の側壁部分のポリマーＪ５をフッ素（Ｆ）ガスで除去する。これらの工程により金属配線のパターニング工程が成される。
【０００４】
このときＡｌ合金配線Ｊ２上に配置される反射防止膜Ｊ３は、Ａｌ合金配線Ｊ２のパターニング工程でのフォトレジストＪ４の露光の際に、下地となるＡｌ合金配線Ｊ２表面での反射によりフォトレジストパターン細りが生じるのを防止するために形成される。この反射防止膜Ｊ３としては、例えば、ＴｉＮ柱状結晶から構成されるＴｉＮ膜の単層が用いられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記したように反射防止膜としてＴｉＮ膜の単層を用いる場合、フォトレジストを除去するための酸素（Ｏ2）アッシング工程の際に、酸素ラジカルがＴｉＮ柱状結晶の結晶粒界を通過し、Ａｌ合金配線とＴｉＮ膜との界面にＡｌｘＯｙの酸化物が形成される。この酸化物は、化学的に不安定であるため、ポリマー除去の際に使用するフッ素ガス内のフッ素ラジカルによって還元されてしまう。このため、酸化物にスリットが形成され、ＴｉＮ膜がＡｌ合金配線から剥離するという問題が生じることが分かった。
【０００６】
本発明は上記点に鑑みて、反射防止膜としてＴｉＮ膜を用いる場合において、アッシング工程にてＴｉＮ膜がＡｌ合金配線から剥離するのを抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、半導体素子が形成された半導体基板（１）上に、前記素子と電気的に接合されたＡｌ合金配線層（１３ｃ、１６ｃ）及び反射防止膜としてのＴｉＮ膜（１３ｆ、１６ｆ）が形成されてなる半導体装置の製造方法において、Ａｌ合金配線層の上に柱状の結晶粒界を有するＴｉＮ膜を形成する工程を行った後、ＴｉＮ膜結晶粒界中を充填物質（１３ｇ、１６ｇ）で充填する工程を有していることを特徴としている。
このように結晶粒界を有するＴｉＮを形成した後、この結晶粒界中を酸素ラジカルの通過が抑制されるように、この充填物質で結晶粒界を充填することで、酸素（Ｏ2）アッシング工程にて酸素ラジカルがＴｉＮ膜を通過することを抑制することができる。この結果、酸素（Ｏ2）アッシング工程にてＴｉＮ膜がＡｌ合金配線から剥離するのを抑制できる。
具体的には、請求項２に示すように、Ａｌ合金配線の上に結晶粒界を有するＴｉＮ膜を形成した後、Ｎ2雰囲気中でのアニールを行い、ＴｉＮを前記結晶粒界中に形成することができる。また、請求項３に示すように、充填材として未反応のＴｉを雰囲気中の酸素と反応させたＴｉＯを前記結晶粒界中に充填することもできる。
【０００８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
本発明の一実施形態を適用した半導体装置として、サリサイド構造を有するＣＭＯＳトランジスタを図１に示す。
【００１０】
CＭＯＳトランジスタは、ｐ型のシリコン基板１内のｎ-型ウェル領域２に形成されたＰＭＯＳトランジスタと、ｐ-型ウェル領域３に形成されたＮＭＯＳトランジスタとから構成されている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタはシリコン基板１の上部に形成されたＳＴＩ膜４によって素子分離されている。なお、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの構造については、導電型が異なるのみであり、その他の構造については同様であるため、ＰＭＯＳトランジスタの構造についてのみ説明する。
【００１１】
ｎ-型ウェル領域２上には、ゲート酸化膜５を介してゲート電極６が形成されている。このゲート電極６の側面には、側壁酸化膜７が備えられている。また、ゲート電極６の両側にはｐ+型拡散層からなるソース８・ドレイン９が形成されており、これらソース８・ドレイン９間をチャネル領域としている。なお、ソース８・ドレイン９のチャネル領域側に形成されたｐ型層１０は電界緩和層である。
【００１２】
さらに、ゲート電極６、ソース８・ドレイン９の上部には、コンタクト用のシリサイド膜６ａ、８ａ、９ａが形成されている。これにより、サリサイド構造を有するＰＭＯＳトランジスタが構成されている。
【００１３】
これらＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むシリコン基板１上には、ＢＰＳＧ、ＴＥＯＳ膜等からなる層間絶縁膜１１が形成されており、この層間絶縁膜１１内に形成されたコンタクトホールを埋めているタングステンプラグ１２によって、層間絶縁膜１１上に形成された１ｓｔＡｌ合金配線１３とソース８・ドレイン９とが電気的に接続されている。
【００１４】
１ｓｔＡｌ合金配線１３上には、ＴＥＯＳ酸化膜等からなる層間絶縁膜１４および層間絶縁膜１４のコンタクトホールに埋め込まれたタングステンプラグ１５が形成され、さらにそれらの上には２ｎｄＡｌ合金配線１６が形成されている。２ｎｄＡｌ合金配線１６上にはＴＥＯＳ酸化膜等からなる層間絶縁膜１７および層間絶縁膜１７のコンタクトホールに埋め込まれたタングステンプラグ１８が形成され、さらにそれらの上には３ｒｄＡｌ合金配線１９が形成されている。そして、３ｒｄＡｌ合金配線１９上には、Ｐ−ＴＥＯＳ膜２０ａとＰ−ＳｉＮ膜２０ｂからなる保護膜２０が形成されている。このような構造を有してＣＭＯＳトランジスタが構成されている。
【００１５】
このように構成されたＣＭＯＳトランジスタにおける金属配線構造の詳細を説明する。図２に、図１の破線部分の拡大図を示す。
【００１６】
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含むシリコン基板１上には層間絶縁膜１１が形成されている。この層間絶縁膜１１にはコンタクトホールが形成されており、そのホールに接着層Ｔｉ１２ａ、バリアメタルＴｉＮ１２ｂ、タングステン１２ｃからなるタングステンプラグ１２が埋められている。このタングステンプラグ１２によってシリコン基板１とＡｌ合金配線１３とが電気的に接続されている。さらに１ｓｔＡｌ合金配線１３の上に層間絶縁膜１４が形成されている。この層間絶縁膜１４にはビアホールが形成されており、そのビアホールにタングステンプラグ１５が埋め込まれている。このタングステンプラグ１５によって、２ｎｄＡｌ合金配線１６が１ｓｔＡｌ合金は緯線１３と電気的に接続されている。
【００１７】
１ｓｔＡｌ合金配線１３および２ｎｄＡｌ合金配線１６は、同様の構成とされており、２０ｎｍ程度の膜厚のＴｉ膜１３ａ、１６ａ、３０ｎｍ程度の膜厚のＴｉＮ膜１３ｂ、１６ｂ、Ｃｕが０．５ｗｔ％含有されたＡｌ合金で構成された３００〜１０００ｎｍ程度の膜厚のＡｌ−Ｃｕ膜１３ｃ、１６ｃ、反射防止膜１３ｄ、１３ｅ、１６ｄ、１６ｅが順に積層された構成となっている。
【００１８】
図３に、反射防止膜１３ｄ、１３ｅ、１６ｄ、１６ｅの拡大図を示す。この図に示されるように、反射防止膜１３ｄ、１３ｅ、１６ｄ、１６ｅは、非結晶性のＴｉＮ膜１３ｄ、１６ｄと結晶性のＴｉＮ膜１３ｅ、１６ｅとが積層された構造となっている。非結晶性のＴｉＮ膜１３ｄ、１６ｄは例えば１０〜３０ｎｍとされ、結晶性のＴｉＮ膜１３ｅ、１６ｅは例えば３０ｎｍとされている。非結晶性のＴｉＮ膜１３ｄ、１６ｄは、具体的にはアモルファス化したＴｉＮで構成され、結晶性のＴｉＮ膜１３ｅ、１６ｅのように柱状の結晶粒界を有していない構成となっている。
【００１９】
このような構成のＴｉＮ膜１３ｄ、１３ｅ、１６ｄ、１６ｅを採用することにより、後述する酸素（Ｏ2）アッシングの際に、Ｏ2ラジカルが非結晶性のＴｉＮ膜１３ｄ、１６ｄにて遮られ、Ａｌ−Ｃｕ膜１３ｃ、１６ｃ側に進入しないようにされている。
【００２０】
なお、３ｒｄＡｌ合金配線１９については、Ｔｉ膜１９ａ、ＴｉＮ膜１９ｂおよびＡｌ−Ｃｕ膜１９ｃについてはＴｉ膜１３ａ、１６ａ、ＴｉＮ膜１３ｂ、１６ｂおよびＡｌ−Ｃｕ膜１３ｃ、１６ｃと同様の構成となっている。しかし、ＴｉＮ膜１９ｄに関しては結晶性のＴｉＮ膜１３ｅ、１６ｅと同様の構成となっている。これは、３ｒｄＡｌ合金配線１９については配線設計の余裕が多くあること等の理由により反射防止膜としての機能があまり要求されないためである。このように、１ｓｔ、２ｎｄＡｌ合金配線１３、１６に対して上記のような反射防止膜構造を採用するのが特に効果的であり、３ｒｄＡｌ合金配線１９については１ｓｔ、２ｎｄＡｌ合金配線１３、１６のような反射防止膜構造を採用しなくてもよい。
【００２１】
次に、ＣＭＯＳトランジスタの製造工程を図４〜図６に示す。以下、図４〜図６に基づいてＣＭＯＳトランジスタの製造方法について説明する。
【００２２】
〔図４（ａ）に示す工程〕
まず、ｐ型のシリコン基板１を用意する。次に、シリコン基板１上に熱酸化膜（ＳｉＯ2）４０を形成し、さらに熱酸化膜４０上にシリコン窒化膜（ＳｉＮ）４１を形成する。そして、フォトリソグラフィ工程を経て、素子分離用のＳＴＩ膜４（図１参照）の形成予定領域上におけるシリコン窒化膜４１とその下の熱酸化膜４０を開口させる。その後、開口部からシリコン基板１を所定深さエッチング除去して、素子分離用としてのトレンチ４２をパターニングする。このとき、トレンチ４２は、素子部における素子分離を十分に行えるように、０．３〜０．６μｍ程度の深さで形成されるようにする。
【００２３】
〔図４（ｂ）に示す工程〕
トレンチ４２の内壁に熱酸化膜４３を形成して、トレンチ４２内を丸める。その後、シリコン基板１の全面にTEOS膜を堆積させ、トレンチ４２にＴＥＯＳ膜を埋め込む。このとき、ＴＥＯＳ膜として、ＨＴＯ−ＴＥＯＳ、ＬＰ−ＴＥＯＳ、Ｏ3−ＴＥＯＳ等を用いている。そして、ＣＭＰにて、シリコン窒化膜４１をストッパーとしてＴＥＯＳ膜を全面研削して、平坦化する。これにより、トレンチ４２内にＴＥＯＳ膜が残され、ＳＴＩ膜４が形成される。
【００２４】
〔図４（ｃ）に示す工程〕
シリコン窒化膜４１を除去し、フォトレジスト工程を経てＰＭＯＳトランジスタ形成予定領域にｎ-型ウェル領域２を形成した後、再度フォトリソグラフィ工程を経てＮＭＯＳトランジスタ形成予定領域にｐ-型ウェル領域３を形成する。
【００２５】
ウェットエッチングによって熱酸化膜４０を除去する。そして、ドライブインと同時に犠牲酸化を行う等して、ｎ-型ウェル領域２やｐ-型ウェル領域３の表面状態を良好にした後、熱酸化によってゲート酸化膜５を形成する。そして、ゲート酸化膜５上に厚さ０．３５μｍ程度のポリシリコン膜を成膜した後、フォトリソグラフィ工程を経て、ゲート電極６をパターニングする。
【００２６】
次に、ＣＶＤ法によりウェハ表面全面にＴＥＯＳ膜等の絶縁膜を堆積した後、ＲＩＥ法による異方性エッチングにて絶縁膜をエッチバックし、ゲート電極６の側面に側壁膜７を形成する。
【００２７】
〔図５（ａ）に示す工程〕
熱酸化等によってイオン注入工程用のスルー膜を形成した後、ＮＭＯＳトランジスタ形成予定領域及びＰＭＯＳトランジスタ形成予定領域を順にフォトレジストで覆い、ＰＭＯＳトランジスタ形成予定領域にはｐ型不純物（例えばボロン）を斜めイオン注入し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物（例えばリン）を斜めイオン注入する。これにより、側壁膜７で覆われたゲート電極６をマスクとしたイオン注入が行われ、ゲート電極６の両側に電界緩和層１０が、ゲート電極６の内側よりに形成される。
【００２８】
さらに、ＮＭＯＳトランジスタ形成予定領域及びＰＭＯＳトランジスタ形成予定領域を順にフォトレジストで覆い、ＰＭＯＳトランジスタ形成予定領域にはｐ型不純物（例えばボロン）を基板法線方向から高濃度にイオン注入し、ＮＭＯＳトランジスタ形成予定領域にはｎ型不純物（例えばＡｓ）を基板法線方向から高濃度にイオン注入する。これにより、側壁面７で覆われたゲート電極６の両側にソース８・ドレイン９が形成される。これにより、LDD（Lightly Doｐed Draiｎ）構造が完成する。
【００２９】
そして、スルー膜を除去した後、チタンシリサイド化工程を行う。まず、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を順にウェハ全面に成膜し、さらにＡｒ雰囲気下で短時間熱処理（ＲＴＡ）を行い、シリサイド化反応を起こさせて、ゲート電極６及びソース８・ドレイン９の露出表面にそれぞれチタンシリサイド膜（ＴｉＳｉ２膜）６ａ、８ａ、９ａを形成する。
【００３０】
なお、このシリサイド化の熱処理温度はシリサイドの側壁膜７への這い上がり抑制、側壁膜７のＳｉとの反応防止、Ｃ４９からＣ５４フェーズへのＴｉＳｉ２の変態抑制等の観点から７００℃以下の比較的低温に設定されている。
【００３１】
そして、アンモニア・過酸化水素水の混合液で選択エッチングを行い、チタン膜及び窒化チタン膜のうちシリサイド化反応を起こさなかった部分を除去する。これにより、チタンシリサイド膜６ａ、８ａ、９ａのみが残る。これにより、サリサイド構造が完成する。
【００３２】
その後、８５０℃程度で2度目の短時間熱処理を行い、チタンシリサイド膜６ａ、８ａ、９ａを低抵抗化する。
【００３３】
〔図５（ｂ）に示す工程〕
ウェハ表面全面にBＰSG、TEOS膜等からなる絶縁膜１１を全面に堆積した後、CMＰにより絶縁膜１１を平坦化する。
【００３４】
〔図５（ｃ）に示す工程〕
フォトリソグラフィ工程を経て、絶縁膜１１にコンタクトホールを形成する。そして、このコンタクトホール内に接着層及びバリアメタルとして、Ｔｉ膜１２ａとＴｉＮ膜１２ｂとを順に積層し、さらにそのＴｉ膜１２ａとＴｉＮ膜１２ｂの上にタングステン（Ｗ）１２ｃを積層する。これにより、コンタクトホールはバリアメタル１２ａ、１２ｂ及びタングステン１２ｃによって埋め込まれる。
【００３５】
その後、バリアメタル１２ａ、１２ｂ及びタングステン１２ｃをエッチバックし、コンタクトホール内にのみバリアメタル１２ａ、１２ｂ及びタングステン１２ｃを残す。これにより、ソース８・ドレイン９等との電気的接続が成されたタングステンプラグ１２が形成される。
【００３６】
〔図６（ａ）に示す工程〕
１ｓｔＡｌ合金配線１３の形成のために、ウェハ表面全面にメタル膜を成膜する。このメタル膜として、３０ｎｍ程度の膜厚のＴｉ膜１３ａと２０ｎｍ程度の膜厚のＴｉＮ膜１３ｂと、２００〜１０００ｎｍ程度の膜厚のＡｌ−Ｃｕ膜１３ｃとを順に積層形成する。なお、Ａｌ−Ｃｕ膜１３ｃの形成は、リフロースパッタリングや、基板温度が１００〜３００℃程度の通常スパッタリングや、基板温度が３５０〜４５０℃程度の高温スパッタリング等で行う。また、Ａｌ−Ｃｕ膜１３ｃの代わりにＡｌ−Ｓｉ−Ｃｕ膜を用いても良い。
【００３７】
続いてメタル膜の上に反射防止膜１３ｄ、１３ｅを成膜する。具体的には、非結晶性のＴｉＮ膜１３ｄを１０〜３０ｎｍ程度の膜厚で、結晶性のＴｉＮ膜１３ｅを３０ｎｍ程度の膜厚で順に積層形成する。これらＴｉＮ膜１３ｄ、１３ｅの製造方法及び条件をそれぞれ以下に説明する。
【００３８】
まず、非結晶性のＴｉＮ膜１３ｄを形成するとき、成膜初期時にはＮ2を導入せずＡｒガスのみを導入してスパッタリングを行い、その後、ＡｒガスとＮ2とを１：１の割合で導入したスパッタリングを行う。このときの条件はＤＣパワーが３〜８ｋＷ（ターゲットの直径が１２インチのとき）程度となるようにし、温度が室温から１３０℃程度となるようにしてスパッタリングする。
【００３９】
具体的には、ターゲットとなるＴｉの表面を窒化させることでＴｉ表面にＴｉＮを形成させておき、ＴｉＮをターゲットとして、スパッタリングを行うことで、雰囲気中にＮ2を導入しなくても成膜初期時からＡｌ−Ｃｕ膜１３ｃの表面にＴｉＮ膜１３ｄが形成される。そして、Ｔｉ表面のＴｉＮがすべて弾き出されたとき（もしくはその前）から、雰囲気中にＮ2を導入してスパッタリングを続けることで、ＴｉＮ膜１３ｄが形成される。
【００４０】
次いで、非結晶性のＴｉＮ膜１３ｄを形成したときのスパッタリングと温度条件のみを変更する。具体的には、スパッタリングの温度が１５０℃程度〜３５０℃程度に設定されるようにする。そして、この温度条件の下、ＴｉＮを３０ｎｍ程度成膜することで結晶性のＴｉＮ膜１３ｅが形成される。
【００４１】
〔図６（ｂ）に示す工程〕
次に、フォトリソグラフィ工程を施し、１ｓｔＡｌ合金配線１３をパターニングする。具体的には、まず、結晶性のＴｉＮ膜１３ｅ上にフォトレジストを堆積し、このフォトレジストのうち１ｓｔＡｌ合金配線１３として残す部分以外を開口させる。この後、フォトレジストをマスクしたエッチング工程を行う。
【００４２】
まず、塩素系のエッチングガスを用いたエッチングを行うことにより、ＴｉＮ膜１３ｅ、１３ｄ、Ａｌ―Ｃｕ膜１３ｃ、ＴｉＮ膜１３ｂおよびＴｉ膜１３ａを醇に除去する。このとき、フォトレジストも大部分が除去されることになるが、多少ＴｉＮ膜１３ｅ上に残るため、次いで酸素（Ｏ2）アッシングを施し、フォトレジストの残部を除去する。
【００４３】
この酸素（Ｏ2）アッシングの際に、酸素（Ｏ2）ラジカルが結晶性のＴｉＮ膜１３ｅの結晶粒界に入り込んでくるが、非結晶性のＴｉＮ膜１３ｄにて進入が食い止められるため、Ａｌ−Ｃｕ膜１３ｃへの酸素（Ｏ2）ラジカルの進入を抑制することが可能となる。このため、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることを防止できる。
【００４４】
この後、１ｓｔＡｌ合金配線１３のパターニングの際にフォトレジスト内のＣと塩素系ガスとが反応することによってフォトレジストの側壁部分に形成されたポリマーをフッ素（Ｆ）ガスで除去する。この際、先程行われた酸素（Ｏ2）アッシングの際にＡｌｘＯｙがほとんど形成されていないことから、ＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｄ、１３ｅがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【００４５】
〔図６（ｃ）に示す工程〕
図５（ｃ）及び図６（ａ）、（ｂ）に示す１ｓｔＡｌ合金配線１３と同様の工程を経て、層間絶縁膜１４を介して２ｎｄＡｌ合金配線１５を形成する。また、図５（ｃ）及び図６（ａ）、（ｂ）のうち非結晶性のＴｉＮ膜１３ｄの製造以外の工程と同様の工程を行い、層間絶縁膜１７を介して３ｒｄＡｌ合金配線１９を形成する。
【００４６】
この後、ウェハ表面全面にＰ−ＴＥＯＳ膜２０ａとＰ−ＳｉＮ膜２０ｂからなる保護膜２０を成膜することによって、図１に示す半導体装置が完成する。
【００４７】
以上説明したように、本実施形態の半導体装置では、Ａｌ合金配線１３、１６の反射防止膜として、非結晶性のＴｉＮ膜１３ｄ、１６ｄと結晶性のＴｉＮ膜１３ｅ、１６ｅとが積層された構造のものを採用している。
【００４８】
このため、１ｓｔ、２ｎｄＡｌ合金配線１３、１６のエッチング後に行われる酸素（Ｏ2）アッシングの際に、Ａｌ−Ｃｕ膜１３ｃ、１６ｃへの酸素（Ｏ2）ラジカルの進入を防ぐことが可能となる。従って、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることが防止され、ポリマー除去時にＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｄ、１３ｅがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【００４９】
なお、本実施形態のような半導体装置の製造方法を適用した場合の反射防止膜の剥がれ発生率を調べたところ、図７に示す結果が得られた。この実験では、スパッタリング時のＤＣパワーを３ｋＷ、ＡｒガスとＮ2の比が１：１とした場合に、反射防止膜をどの程度の温度で形成すれば剥離しないかを調べている。
【００５０】
この図に示されるように、ＴｉＮ膜を１５０℃以下でした部分があるか否か、つまり反射防止膜にアモルファス化した領域となる非結晶性のＴｉＮ膜があるか否かによって反射防止膜の剥がれ発生率が大きく異なる。この結果からも、Ａｌ−Ｃｕ膜１３ｃ、１６ｃの上に非結晶性のＴｉＮ膜１３ｄ、１６ｄを形成することで、上記効果が得られることが分かる。
【００５１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態における半導体装置では、第１実施形態に対して、Ａｌ−Ｃｕ膜１３ｃ、１６ｃの表面に形成されるＴｉＮ膜の構成を代えたものであり、その他の構成および製造方法については全く同じである。
【００５２】
図８に、本実施形態の半導体装置における１ｓｔ、２ｎｄＡｌ合金配線１３、１６中のＴｉＮ膜１３ｆ、１６ｆの断面構成を示す。この図に示されるように、ＴｉＮ膜１３ｆ、１６ｆは、柱状の結晶性を有している。このＴｉＮ膜１３ｆ、１６ｆの柱状の結晶粒界はＴｉＮやＴｉＯ等の充填物質１３ｇ、１６ｇで充填されている。
【００５３】
このため、１ｓｔ、２ｎｄＡｌ合金配線１３、１６のエッチング後に行われる酸素（Ｏ2）アッシングの際に、Ａｌ−Ｃｕ膜１３ｃ、１６ｃへの酸素（Ｏ2）ラジカルの進入を防ぐことが可能となる。従って、酸素（Ｏ2）ラジカルとＡｌ−Ｃｕ膜１３ｃとが反応してＡｌｘＯｙが形成されることが防止され、ポリマー除去時にＡｌｘＯｙがフッ素ラジカルによって還元され、反射防止膜１３ｆ、１６ｆがＡｌ−Ｃｕ膜１３ｃから剥離することもない。
【００５４】
本実施形態で示したＴｉＮ膜１３ｆ、１６ｆおよび充填物質１３ｇ、１６ｇの製造工程は、以下のように行われる。
【００５５】
例えば、ＴｉＮ膜１３ｆの場合、第１実施形態で示した図５（ｃ）の工程まで実施する。その後、図６（ａ）と同様の工程により、Ａｌ−Ｃｕ膜１３ｃまで形成する。そして、非結晶性のＴｉＮ膜１３ｄを形成する工程を行わず、結晶性のＴｉＮ膜１３ｅを形成する工程と同様のスパッタリング工程により、ＴｉＮ膜１３ｆを形成する。このとき、スパッタターゲットにＴｉ膜の表面を窒化したものを用いることで、ＴｉＮ膜１３ｆの成膜初期時にはＮ2を導入しないようにすることもできる。
【００５６】
次いで、Ｎ2を導入しつつ４００℃程度〜５００℃程度でアニール処理を行う。この処理により、ＴｉＮ膜１３ｆに元々存在していたＴｉやＴｉＮのうち結晶性が弱いものが導入されたＮ2や雰囲気中に残っていたＯ2と反応することで、ＴｉＮ膜１３ｆの結晶粒界に充填物質１３ｇが充填される。
【００５７】
なお、ＴｉＮ膜１６ｆについてもＴｉＮ膜１３ｆと同様であり、上記と同様の方法により、ＴｉＮ膜１６ｆの結晶粒界を充填物質１６ｇで充填することができる。
【００５８】
以上の説明したように、ＴｉＮ膜１３ｆ、１６ｆの結晶粒界に充填物質１３ｇ、１６ｇを充填することによっても、第１実施形態と同様の効果を得ることができる。
【００５９】
（他の実施形態）
上記第１実施形態では、非結晶性のＴｉＮ膜１３ｄ、１６ｄを結晶性のＴｉＮ膜１３ｅ、１６ｅの下層に配置したが、その途中に形成することも可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態における半導体装置の断面構成を示す図である。
【図２】図１の破線部分の拡大図である。
【図３】図１に示す半導体装置のＴｉＮ膜の拡大図である。
【図４】図１に示す半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】図５に続く半導体装置の製造工程を示す図である。
【図７】非結晶性のＴｉＮ膜と反射防止膜の剥離の関係を示した図である。
【図８】本発明の第２実施形態における半導体装置のＴｉＮ膜の拡大図である。
【図９】従来のＡｌ合金配線の製造工程を示した図である。
【符号の説明】
【００６１】
１３…１ｓｔＡｌ合金配線、１６…２ｎｄＡｌ合金配線、１３ｃ、１６ｃ…Ａｌ−Ｃｕ膜、１３ｄ、１６ｄ…非結晶性のＴｉＮ膜、１３ｅ、１６ｅ…結晶性のＴｉＮ膜。
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板（１）上に、前記素子と電気的に接合されたＡｌ合金配線層（１３ｃ、１６ｃ）及び反射防止膜としてのＴｉＮ膜（１３ｆ、１６ｆ）が形成されてなる半導体装置の製造方法において、
前記半導体基板上に前記Ａｌ合金配線層を形成する工程と、
前記Ａｌ合金配線層の上に柱状の結晶粒界を有するＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜結晶粒界中を充填物質（１３ｇ、１６ｇ）で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記結晶粒界を充填材で充填する工程は、Ｎ2雰囲気中でのアニールを行うことで、前記充填物質となるＴｉＮを前記結晶粒界中に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記結晶粒界を充填する工程は、前記ＴｉＮ膜中に存在する未反応のＴｉを雰囲気中の酸素と反応させることで、前記充填材となるＴｉＯを前記結晶粒界中に充填することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１】
半導体素子が形成された半導体基板（１）上に、前記素子と電気的に接合されたＡｌ合金配線層（１３ｃ、１６ｃ）及び反射防止膜としてのＴｉＮ膜（１３ｆ、１６ｆ）が形成されてなる半導体装置の製造方法において、
前記半導体基板上に前記Ａｌ合金配線層を形成する工程と、
前記Ａｌ合金配線層の上に柱状の結晶粒界を有するＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜結晶粒界中を充填物質（１３ｇ、１６ｇ）で充填する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記結晶粒界を充填材で充填する工程は、Ｎ2雰囲気中でのアニールを行うことで、前記充填物質となるＴｉＮを前記結晶粒界中に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記結晶粒界を充填する工程は、前記ＴｉＮ膜中に存在する未反応のＴｉを雰囲気中の酸素と反応させることで、前記充填材となるＴｉＯを前記結晶粒界中に充填することを特徴とする請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００８−３００８６６（Ｐ２００８−３００８６６Ａ）
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願番号】特願２００８−１９９５１７（Ｐ２００８−１９９５１７）
【出願日】平成２０年８月１日（２００８．８．１）
【分割の表示】特願２００３−２７４７４５（Ｐ２００３−２７４７４５）の分割
【原出願日】平成１５年７月１５日（２００３．７．１５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２０年１２月１１日（２００８．１２．１１）
【国際特許分類】
【出願日】平成２０年８月１日（２００８．８．１）
【分割の表示】特願２００３−２７４７４５（Ｐ２００３−２７４７４５）の分割
【原出願日】平成１５年７月１５日（２００３．７．１５）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
[ Back to top ]