半導体装置
【課題】チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できようにする。
【解決手段】半導体装置は、素子分離領域１０２により分離された活性領域１０３を有する半導体基板１０１と、活性領域１０３の上に形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１の上に形成されたゲート電極１２１とを備えている。ゲート絶縁膜１１１は、シリコン及び酸素を除く第１の元素が拡散している。素子分離領域１０２は、第１の素子分離膜１０２Ａと、第１の素子分離膜１０２Ａよりもゲート絶縁膜１１１側に形成され且つ第１の素子分離膜１０２Ａと比べて第１の元素が拡散しにくい第２の素子分離膜１０２Ｂとを有している。
【解決手段】半導体装置は、素子分離領域１０２により分離された活性領域１０３を有する半導体基板１０１と、活性領域１０３の上に形成されたゲート絶縁膜１１１と、ゲート絶縁膜１１１の上に形成されたゲート電極１２１とを備えている。ゲート絶縁膜１１１は、シリコン及び酸素を除く第１の元素が拡散している。素子分離領域１０２は、第１の素子分離膜１０２Ａと、第１の素子分離膜１０２Ａよりもゲート絶縁膜１１１側に形成され且つ第１の素子分離膜１０２Ａと比べて第１の元素が拡散しにくい第２の素子分離膜１０２Ｂとを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高誘電体膜からなるゲート絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採用されている。ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、２ｎｍ程度にまで薄膜化されている。しかし、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が大きな問題となってきている。ゲート絶縁膜を薄膜化しつつゲートリークを抑えるために、シリコン酸化物（ＳｉＯ2）系の材料に代えて、Ｈｆを含む酸化物等の誘電率が高い高誘電体材料をゲート絶縁膜として使用することが検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極が空乏化してゲート容量が逆に低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量は、例えばＳｉＯ2からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がＳｉＯ2の場合、膜厚を０.１ｎｍ薄くすると、薄膜化する前と比べて１０倍以上リーク電流が増大する。このため、ゲート電極の空乏化を抑制することにより実効的なゲート絶縁膜の膜厚を薄くすることの効果は非常に大きい。
【０００４】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンでは、不純物の注入により不純物準位を形成することが可能であり、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属を用いた場合には不純物注入による作り分けを行うことができない。このため、ｐ側領域の仕事関数（ＷＦ）値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極に共通の材料として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔを持つように設計している。
【０００５】
近年では、より高速な動作が要求されるため、低閾値電圧化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近いＷＦ値を有することが必要となってきている。なお、ここでいうバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部（トップエッジ）のＷＦ値（約５．２ｅＶ）に近い高ＷＦを意味し、ｎ側領域はシリコンの伝導帯の底部（ボトムエッジ）のＷＦ値（約４．１ｅＶ）に近い低ＷＦを意味している。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの電極材料とした半導体装置は実用的でなくなってきている。
【０００６】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのゲート電極として使用できる金属材料の探索が盛んに行われている。しかし、常温で適切なＷＦ値を示す材料であっても、ソースドレインの活性化等の高温処理を経るとＷＦ値が変動するということが明らかになってきている。最近では、高誘電体膜とゲート電極との間に有効仕事関数（ｅＷＦ）を制御するためのキャップ材料を堆積し、ゲート絶縁膜中及び高誘電体膜と金属との界面にダイポールを形成することによりｅＷＦを制御する検討が行われている（例えば、非特許文献１を参照。）。酸化ランタン（ＬａＯ）はｅＷＦを低減させる効果が知られており、ｎ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている（例えば、非特許文献２を参照。）。
【非特許文献１】S. Kubicek et al, "IEDM Tech Dig.", ２００７年, ｐ．４９
【非特許文献２】P.D.Kirsch, "IEDM", ２００６年, ｐ．６２９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、チャネル幅が０．４μｍを切るような微細な半導体装置においては、ｅＷＦを低減するキャップ材料を用いてｎ−ＭＩＳＦＥＴのゲート電極を形成しても閾値（Ｖｔ）が低減できないという問題を本願発明者は見出した。
【０００８】
本発明は、前記の問題を解決し、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、キャップ材料が拡散しにくい素子分離領域を備えた構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、素子分離領域により分離された活性領域を有する半導体基板と、活性領域の上に形成され、キャップ材料である第１の元素が拡散したゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、素子分離領域は、第１の素子分離膜と、該第１の素子分離膜よりもゲート絶縁膜側に形成され且つ第１の素子分離膜と比べて第１の元素が拡散しにくい第２の素子分離膜とを有していることを特徴とする。
【００１１】
本発明の半導体装置は、素子分離領域が、第１の素子分離膜と、該第１の素子分離膜よりもゲート絶縁膜側に形成され且つ第１の素子分離膜と比べて第１の元素が拡散しにくい第２の素子分離膜とを有している。このため、ゲート絶縁膜中のキャップ材料が下地膜まで拡散したとしても、下地膜から素子分離領域への拡散が生じにくい。このため、ゲート絶縁膜は十分なキャップ材料を保持することができる。また、ゲート絶縁膜をキャップ材料の拡散が生じにくい材料とした場合と異なり、ゲート絶縁膜中におけるキャップ材料の拡散は影響を受けず、ゲート絶縁膜と下地膜との界面近傍までキャップ材料が拡散する。従って、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できる。
【００１２】
本発明の半導体装置において、素子分離領域は、半導体基板に形成された凹部を埋めるように形成され、第２の素子分離膜は、第１の素子分離膜と半導体基板との間に形成されていてもよい。また、素子分離領域は、半導体基板に形成された凹部を埋めるように形成され、第１の素子分離膜は、凹部の下部に形成され、第２の素子分離膜は、第１の素子分離膜の上に形成されていてもよい。
【００１３】
本発明の半導体装置において、第２の素子分離膜は、第１の元素を含む材料からなる構成としてもよい。この場合において、第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムとすればよい。
【００１４】
本発明の半導体装置において、第２の素子分離膜は、第２の元素を含む材料からなる構成としてもよい。この場合において、第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであり、第２の元素は、窒素とすればよい。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１６】
まず、チャネル幅が狭い場合に、ランタン等のキャップ材料を適用しても閾値電圧（Ｖｔ）を低減できない現象について説明する。図１はランタン（Ｌａ）を含むキャップ材料をゲート絶縁膜中に拡散させたｎ−ＭＩＳＦＥＴについてチャネル幅とＶｔとの関係を示している。図１においてゲート絶縁膜は窒素を含むハフニウムシリケート（ＨｆＳｉＯＮ）であり、ゲート電極は窒化チタン（ＴｉＮ）である。図１に示すように、チャネル幅が狭くなるに従い、Ｖｔが上昇している。チャネル幅が０．４２μｍから０．１μｍとなるとＶｔの値は約０．３Ｖ上昇している。また、図１から明らかなように、この現象はチャネル長の影響を受けない。
【００１７】
チャネル幅が狭くなると、Ｖｔが急激に上昇する理由は、以下のように推定される。ハフニウム（Ｈｆ）等を含む高誘電体膜からなるゲート絶縁膜の上に酸化ランタン（ＬａＯ）からなるキャップ膜を堆積しアニールを行うと、Ｌａがゲート絶縁膜中に拡散する。Ｌａをゲート絶縁膜中に十分拡散させることによりゲート電極の有効仕事関数（ｅＷＦ）を低減することができる。
【００１８】
ゲート絶縁膜とシリコン基板との界面にはＳｉＯ2からなる界面（ＩＬ）膜が存在する。Ｌａはゲート絶縁膜を抜けてＩＬ膜の近傍まで拡散する。ＩＬ膜の膜厚は通常１ｎｍ程度である。このため、チャネル幅が広い場合には、Ｌａがゲート絶縁膜からＩＬ膜中に拡散したとしてもゲート絶縁膜中には十分なＬａが存在し、ｅＷＦを低減することができる。しかし、ＩＬ膜は素子分離領域とも接している。素子分離領域は、ＩＬ膜と比べると無限大に近いサイズを有するＳｉＯ2膜である。このため、チャネル幅が狭くなると、ＩＬ膜を介して素子分離領域へＬａが際限なく拡散してしまい、ゲート絶縁膜中にはＬａがほとんど残らなくなる。このため、チャネル幅が狭くなるとＶｔが上昇すると考えられる。
【００１９】
以上のことから、Ｖｔの上昇を抑えるためには、ゲート絶縁膜から素子分離領域へのＬａの拡散を抑えることが有効であると考えられる。素子分離領域へのＬａの拡散を抑える方法として、ゲート絶縁膜にＬａが拡散しにくい材料を用いることが考えられる。例えば、ＨｆＳｉＯＮ膜の場合Ｈｆの組成を高くすることにより、Ｌａを拡散しにくくすることができる。しかし、Ｖｔを低くするためには、ゲート絶縁膜のＩＬ膜との界面近傍までＬａを拡散させる必要がある。このため、ゲート絶縁膜自体をＬａが拡散しにくい膜とするとゲート絶縁膜中においてＬａの拡散が不十分となり、Ｖｔを低くすることができなくなるおそれがある。本願発明者らは、素子分離領域をＬａが拡散しにくい構造とすることにより、ゲート絶縁膜中におけるＬａの拡散に影響を与えることなく、ゲート絶縁膜から素子分離領域へのＬａの拡散を抑制できることを見出した。以下に、実施形態としてさらに詳細に説明する。
【００２０】
（一実施形態）
以下、本発明の実施形態について図面を参照して説明する。図２は本実施形態の半導体装置の断面構成を示している。本実施形態の半導体装置は、ｎ型の金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。図２に示すように、例えばシリコンからなる半導体基板１０１に素子分離領域１０２により分離されたｐ型の活性領域１０３が形成されている。活性領域１０３の上には、シリコン酸化膜（ＳｉＯ2膜）等からなる下地（ＩＬ）膜１１３が形成されており、ＩＬ膜１１３の上にはゲート絶縁膜１１１とゲート電極１２１が順次形成されている。ゲート電極１２１の側壁上にはサイドウォール１３１が形成されている。活性領域１０３のゲート電極１２１の側方にはｎ型のエクステンション領域１０５が形成され、エクステンション領域１０５の外側方にはｎ型のソースドレイン領域１０７が形成されている。本実施形態のゲート絶縁膜１１１には、キャップ材料である第１の元素が拡散している。第１の元素は、ゲート電極１２１のｅＷＦを低減する効果を有する元素であり、シリコン及び酸素等とは異なる元素である。具体的に、本実施形態においては、ゲート絶縁膜１１１はＬａが拡散したＨｆＳｉＯＮ膜であり、ゲート電極１２１は、窒化チタン（ＴｉＮ）等からなる第１の電極膜１２３と、ポリシリコンからなる第２の電極膜１２５との積層体である。
【００２１】
本実施形態の半導体装置は、素子分離領域１０２が、半導体基板１０１に形成されたトレンチ（凹部）に埋め込まれた第１の素子分離膜１０２Ａと、第１の素子分離膜１０２Ａと半導体基板１０１との界面に形成された第２の素子分離膜１０２Ｂとを有している。第１の素子分離膜１０２Ａは通常のシャロートレンチアイソレーション（ＳＴＩ）に用いられるＳｉＯ2等からなる絶縁膜であり、第２の素子分離膜１０２Ｂはゲート絶縁膜１１１中に拡散しているキャップ材料と同じ元素を含む材料からなる絶縁膜である。本実施形態においては、第２の素子分離膜１０２ＢはＬａＯ膜である。このように、素子分離領域１０２をＳｉＯ2膜とＬａＯ膜との２層構造とすることにより、ゲート絶縁膜１１１と素子分離領域１０２とが近接する領域において、Ｌａの濃度勾配を小さくすることができる。従って、ゲート絶縁膜１１１に含まれるＬａが、ＩＬ膜１１３を経て素子分離領域１０２へ拡散することを抑制できる。その結果、チャネル幅が狭い場合におけるＶｔの上昇を抑えることができる。また、ゲート絶縁膜自体をＬａが拡散しにくい材料とした場合と異なり、ゲート絶縁膜１１１中におけるＬａの拡散にはほとんど影響が生じない。従って、ゲート絶縁膜１１１中においては、ＩＬ膜１１３との界面近傍にまでＬａを拡散させることができ、所望のｅＷＦ低減効果を容易に得ることができる。
【００２２】
なお、キャップ材料である第１の元素は、電極のｅＷＦを低下させる効果を有する元素であればどのようなものでもよく、例えばＬａに代えて、ジスプロシウム（Ｄｙ）、スカンシウム（Ｓｃ）又はマグネシウム（Ｍｇ）等とすることができる。
【００２３】
次に、本実施形態の半導体装置の製造方法について図３〜図６を用いて説明する。
【００２４】
まず、図３（ａ）に示すように半導体基板１０１に素子分離領域を形成するためのトレンチ（凹部）を形成する。次に、図３（ｂ）に示すように絶縁膜１４１を半導体基板１０１上の全面に堆積する。この後、図３（ｃ）に示すように、ＳｉＯ2膜を半導体基板１０１上の全面に堆積した後、ケミカルメカニカルポリッシュ（ＣＭＰ）処理等を行うことにより、第１の素子分離膜１０２Ａと第２の素子分離膜１０２Ｂとを有する素子分離領域１０２を形成する。絶縁膜１４１は、ゲート絶縁膜に拡散させるキャップ材料である第１の元素を含む絶縁膜とすればよい。本実施形態においては、絶縁膜１４１はＬａＯ膜とする。
【００２５】
次に、図３（ｄ）に示すようにウェル注入を行いｐ型の活性領域１０３を形成する。次に、図４（ａ）に示すように半導体基板１０１の上に、ＳｉＯ2からなる厚さが１ｎｍ程度のＩＬ膜１１３を形成する。ＩＬ膜１１３は、例えば、酸素ガスを用いた急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）処理により形成すればよい。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。ＩＬ膜１１３は、酸窒化シリコン（ＳｉＯＮ）膜又はケミカルオキサイド膜等としてもよい。
【００２６】
次に、図４（ｂ）に示すように、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等を用いて、半導体基板１０１上の全面にＨｆＳｉＯ膜を堆積する。ＨｆＳｉＯ膜は有機金属気相堆積（ＭＯＣＶＤ：Ｍetal Organic Chemical Vapor Deposition）法、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法及び物理気相堆積（ＰＶＤ：Physical Vapor Deposition）法等の他の成膜手法を用いて形成してもよい。この後、ＨｆＳｉＯ膜をプラズマ窒化することにより、ＨｆＳｉＯＮからなるゲート絶縁膜形成膜１１１Ａを形成する。ＨｆＳｉＯ膜の窒化は、アンモニア（ＮＨ3）雰囲気におけるアニール等を用いて行ってもよい。また、デバイスに要求される誘電率及び実効酸化膜換算膜厚（ＥＯＴ）によっては窒化処理を行わず、ゲート絶縁膜形成膜１１１ＡをＨｆＳｉＯ膜としてもよい。ゲート絶縁膜形成膜１１１Ａは、ＨｆＳｉＯＮ膜に代えて他の高誘電体膜としてもよく、例えばＨｆＯ2膜又はジルコニウムを含む膜としてもよい。
【００２７】
次に、図４（ｃ）に示すように、ゲート絶縁膜形成膜１１１Ａの上にキャップ材料である第１の元素を含むキャップ膜１４３を堆積する。本実施形態ではキャップ膜１４３は、厚さが１ｎｍのＬａＯ膜とする。キャップ膜１４３はＰＶＤ法、ＡＬＤ法又は他の成膜方法により形成すればよい。キャップ膜１４３の膜厚は、必要とするｅＷＦの値に応じて決定すればよい、一般に、キャップ膜を厚くすることによりｅＷＦが低くなり、薄くすることによりｅＷＦが高くなる。また、キャップ膜１４３は電極のｅＷＦを低下させる効果を有する元素を含む絶縁膜であればどのような材料であってもよく、ＤｙＯ等のＬａＯ以外のランタノイド系元素の酸化物又はＳｃＯ若しくはＭｇＯ等により形成してもよい。この場合には、第２の素子分離膜１０２Ｂの組成もキャップ膜１４３の組成に合わせて変更すればよい。
【００２８】
次に、図４（ｄ）に示すように、アニール処理を行い、キャップ膜１４３中のＬａをゲート絶縁膜形成膜１１１Ａ中に拡散させることにより、第１の元素であるＬａを含むゲート絶縁膜１１１を形成する。アニール処理は例えば、６００℃で１０分間行えばよい。アニール時間及び温度は、必要とするｅＷＦ及びゲート絶縁膜１１１の膜厚に応じて適宜変更すればよい。また、後処理の熱工程によってはアニール処理を省略することも可能である。次に、アニール処理において、ゲート絶縁膜１１１中に拡散しなかった余剰のキャップ膜１４３を除去する。キャップ膜１４３の除去は、１：１０００に希釈したｄＨＣｌ（原液３７質量％）を用いて１０秒間洗浄すればよい。希釈率及び洗浄時間は、キャップ膜１４３の膜厚及びアニール温度等に応じて適宜変更すればよい。また他の除去液を使用してもよい。必要とするｅＷＦシフト量が大きい場合等においてはアニール処理及び除去処理は不要である。キャップ膜１４３の除去を行わなかった場合には、ゲート絶縁膜１１１と第１の電極膜１２３との間にキャップ膜１４３が明確に残存する場合もあり得るが、特に問題はない。
【００２９】
次に、図５（ａ）に示すように、第１の電極膜１２３及び第２の電極膜１２５を堆積させる。第１の電極膜１２３は、キャップ材料との組み合わせにより適切なｅＷＦが得られる材料であれば、どのようなものであってもよい。キャップ膜１４３をＬａＯ膜とした場合には例えばＴｉＮとすればよい。また窒化タンタル（ＴａＮ）等を用いることもできる第２の電極膜１２５はポリシリコン膜とし、ポリシリコン膜を堆積した後に不純物注入を行えばよい。ポリシリコン膜に代えてドープドポリシリコンを堆積した場合には、不純物注入工程を省略できる。第２の電極膜１２５をポリシリコンとすることにより、メタル挿入ポリシリコン積層構造（ＭＩＰＳ：Metal-inserted Poly-silicon Stack）が実現できる。しかし、第２の電極膜１２５を金属膜としてフルメタルゲート電極としてもよい。また、第２の電極膜１２５は省略してもよい。
【００３０】
次に、図５（ｂ）に示すように、リソグラフィー及び反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、ＩＬ膜１１３、ゲート絶縁膜１１１、第１の電極膜１２３及び第２の電極膜１２５を選択的にエッチングする。これにより、半導体基板１０１の上にＩＬ膜１１３及びゲート絶縁膜１１１を介在させてゲート電極１２１が形成される。
【００３１】
次に、図５（ｃ）に示すように、ｎ型のエクステンション領域１０５の形成、サイドウォール１３１の形成、ｎ型のソースドレイン領域１０７の形成及び不純物の活性化等を行う。さらに、必要に応じてポリシリコン膜及びソースドレイン領域等のシリサイド化を行ってもよい。
【００３２】
図１では、第１の素子分離膜１０２Ａと第２の素子分離膜１０２Ｂとの境界を明確に示している。しかし、工程中の熱処理条件等によっては、境界が不明確となっている場合もある。この場合においても、素子分離領域１０２のゲート絶縁膜と近接する領域において、第１の元素の濃度が他の領域よりも高くなっていればよい。具体的には、素子分離領域１０２の活性領域１０３との界面において中心部よりも第１の元素の濃度が高くなっていればよい。
【００３３】
また、図６に示すように第１の素子分離膜１０２Ａの上に第２の素子分離膜１０２Ｂを形成する構成としてもよい。この場合においても、素子分離領域１０２のゲート絶縁膜１１１と近接する領域において、第１の元素の濃度が他の領域よりも高くなる。従って、ゲート絶縁膜から素子分離領域１０２への第１の元素の拡散を抑えることができる。この場合には、素子分離領域１０２の上部における第１の元素の濃度が、下部よりも高くなっていればよい。
【００３４】
第１の素子分離膜１０２Ａと第２の素子分離膜１０２Ｂとが積層された素子分離領域１０２は、以下のようにして形成すればよい。まず、図７（ａ）に示すように半導体基板１０１にトレンチを形成する。次に、図７（ｂ）に示すように、半導体基板上の全面にＳｉＯ2膜を形成した後、ウェットエッチ処理等を行うことにより、トレンチの下部に第１の素子分離膜１０２Ａを形成する。次に、図７（ｃ）に示すように半導体基板上の全面にＳｉＮ膜を形成した後、ＣＭＰ処理等を行うことによりトレンチの上部に第２の素子分離膜１０２Ｂを形成する。素子分離領域１０２を形成した後は、先に述べたようにしてＭＩＳＦＥＴを形成すればよい。
【００３５】
本実施形態においては、素子分離領域１０２をＳｉＯ2等の絶縁膜からなる第１の素子分離膜１０２Ａと、キャップ材料と同じ第１の元素を含む第２の素子分離膜１０２Ｂとにより形成した。しかし、第２の素子分離膜１０２Ｂはキャップ材料である第１の元素の拡散を抑制する機能を有する膜であればよく、第１の元素の拡散を抑える第２の元素を含む膜を第２の素子分離膜としてもよい。具体的には、ＳｉＮ膜はＳｉＯ2膜と比べてＬａ等が拡散しにくい。従って、第２の素子分離膜１０２ＢをＳｉＮ膜等の窒素を含む膜とすることにより、ゲート絶縁膜１１１からのＬａの拡散が生じにくい素子分離領域１０２を形成することができる。
【産業上の利用可能性】
【００３６】
本発明に係る半導体装置は、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現でき、特に微細化された半導体装置等として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明が解決しようとする問題を説明するためのチャネル幅と閾値電圧との関係を示すグラフである。
【図２】本発明の一実施形態に係る半導体装置を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の変形例を示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【符号の説明】
【００３８】
１０１ 半導体基板
１０２ 素子分離領域
１０２Ａ 第１の素子分離膜
１０２Ｂ 第２の素子分離膜
１０３ 活性領域
１０５ エクステンション領域
１０７ ソースドレイン領域
１１１ ゲート絶縁膜
１１１Ａ ゲート絶縁膜形成膜
１１３ 下地膜
１２１ ゲート電極
１２３ 第１の電極膜
１２５ 第２の電極膜
１３１ サイドウォール
１４３ キャップ膜
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高誘電体膜からなるゲート絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍetal Insulator Semiconductor Field Effect Transistor）のゲート容量を増加させることで駆動電流を増加させる方法が採用されている。ゲート容量を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、２ｎｍ程度にまで薄膜化されている。しかし、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が大きな問題となってきている。ゲート絶縁膜を薄膜化しつつゲートリークを抑えるために、シリコン酸化物（ＳｉＯ2）系の材料に代えて、Ｈｆを含む酸化物等の誘電率が高い高誘電体材料をゲート絶縁膜として使用することが検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極が空乏化してゲート容量が逆に低下するという問題も生じている。ゲート電極の空乏化によるゲート容量の低下量は、例えばＳｉＯ2からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート電極の空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜がＳｉＯ2の場合、膜厚を０.１ｎｍ薄くすると、薄膜化する前と比べて１０倍以上リーク電流が増大する。このため、ゲート電極の空乏化を抑制することにより実効的なゲート絶縁膜の膜厚を薄くすることの効果は非常に大きい。
【０００４】
ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。しかし、多結晶シリコンでは、不純物の注入により不純物準位を形成することが可能であり、ｐ−ＭＩＳＦＥＴ用電極とｎ−ＭＩＳＦＥＴ用電極を作り分けることができる。一方、金属を用いた場合には不純物注入による作り分けを行うことができない。このため、ｐ側領域の仕事関数（ＷＦ）値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極に共通の材料として用いることにより、ｐ−ＭＩＳＦＥＴとｎ−ＭＩＳＦＥＴとが互いに同じＶｔを持つように設計している。
【０００５】
近年では、より高速な動作が要求されるため、低閾値電圧化が不可欠であり、ｐ−ＭＩＳＦＥＴ用電極及びｎ−ＭＩＳＦＥＴ用電極の各々が、シリコンのバンドエッジに近いＷＦ値を有することが必要となってきている。なお、ここでいうバンドエッジとは、ｐ側領域はシリコンの価電子帯の上部（トップエッジ）のＷＦ値（約５．２ｅＶ）に近い高ＷＦを意味し、ｎ側領域はシリコンの伝導帯の底部（ボトムエッジ）のＷＦ値（約４．１ｅＶ）に近い低ＷＦを意味している。このため、ｐ側領域のＷＦ値とｎ側領域のＷＦ値とのほぼ中央に相当するＷＦ値を有する金属をｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴの電極材料とした半導体装置は実用的でなくなってきている。
【０００６】
現在、ｐ−ＭＩＳＦＥＴ及びｎ−ＭＩＳＦＥＴのゲート電極として使用できる金属材料の探索が盛んに行われている。しかし、常温で適切なＷＦ値を示す材料であっても、ソースドレインの活性化等の高温処理を経るとＷＦ値が変動するということが明らかになってきている。最近では、高誘電体膜とゲート電極との間に有効仕事関数（ｅＷＦ）を制御するためのキャップ材料を堆積し、ゲート絶縁膜中及び高誘電体膜と金属との界面にダイポールを形成することによりｅＷＦを制御する検討が行われている（例えば、非特許文献１を参照。）。酸化ランタン（ＬａＯ）はｅＷＦを低減させる効果が知られており、ｎ−ＭＩＳＦＥＴのゲート電極を形成するためのキャップ材料として期待されている（例えば、非特許文献２を参照。）。
【非特許文献１】S. Kubicek et al, "IEDM Tech Dig.", ２００７年, ｐ．４９
【非特許文献２】P.D.Kirsch, "IEDM", ２００６年, ｐ．６２９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、チャネル幅が０．４μｍを切るような微細な半導体装置においては、ｅＷＦを低減するキャップ材料を用いてｎ−ＭＩＳＦＥＴのゲート電極を形成しても閾値（Ｖｔ）が低減できないという問題を本願発明者は見出した。
【０００８】
本発明は、前記の問題を解決し、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するため、本発明は半導体装置を、キャップ材料が拡散しにくい素子分離領域を備えた構成とする。
【００１０】
具体的に、本発明に係る半導体装置は、素子分離領域により分離された活性領域を有する半導体基板と、活性領域の上に形成され、キャップ材料である第１の元素が拡散したゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、素子分離領域は、第１の素子分離膜と、該第１の素子分離膜よりもゲート絶縁膜側に形成され且つ第１の素子分離膜と比べて第１の元素が拡散しにくい第２の素子分離膜とを有していることを特徴とする。
【００１１】
本発明の半導体装置は、素子分離領域が、第１の素子分離膜と、該第１の素子分離膜よりもゲート絶縁膜側に形成され且つ第１の素子分離膜と比べて第１の元素が拡散しにくい第２の素子分離膜とを有している。このため、ゲート絶縁膜中のキャップ材料が下地膜まで拡散したとしても、下地膜から素子分離領域への拡散が生じにくい。このため、ゲート絶縁膜は十分なキャップ材料を保持することができる。また、ゲート絶縁膜をキャップ材料の拡散が生じにくい材料とした場合と異なり、ゲート絶縁膜中におけるキャップ材料の拡散は影響を受けず、ゲート絶縁膜と下地膜との界面近傍までキャップ材料が拡散する。従って、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できる。
【００１２】
本発明の半導体装置において、素子分離領域は、半導体基板に形成された凹部を埋めるように形成され、第２の素子分離膜は、第１の素子分離膜と半導体基板との間に形成されていてもよい。また、素子分離領域は、半導体基板に形成された凹部を埋めるように形成され、第１の素子分離膜は、凹部の下部に形成され、第２の素子分離膜は、第１の素子分離膜の上に形成されていてもよい。
【００１３】
本発明の半導体装置において、第２の素子分離膜は、第１の元素を含む材料からなる構成としてもよい。この場合において、第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムとすればよい。
【００１４】
本発明の半導体装置において、第２の素子分離膜は、第２の元素を含む材料からなる構成としてもよい。この場合において、第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであり、第２の元素は、窒素とすればよい。
【発明の効果】
【００１５】
本発明に係る半導体装置によれば、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１６】
まず、チャネル幅が狭い場合に、ランタン等のキャップ材料を適用しても閾値電圧（Ｖｔ）を低減できない現象について説明する。図１はランタン（Ｌａ）を含むキャップ材料をゲート絶縁膜中に拡散させたｎ−ＭＩＳＦＥＴについてチャネル幅とＶｔとの関係を示している。図１においてゲート絶縁膜は窒素を含むハフニウムシリケート（ＨｆＳｉＯＮ）であり、ゲート電極は窒化チタン（ＴｉＮ）である。図１に示すように、チャネル幅が狭くなるに従い、Ｖｔが上昇している。チャネル幅が０．４２μｍから０．１μｍとなるとＶｔの値は約０．３Ｖ上昇している。また、図１から明らかなように、この現象はチャネル長の影響を受けない。
【００１７】
チャネル幅が狭くなると、Ｖｔが急激に上昇する理由は、以下のように推定される。ハフニウム（Ｈｆ）等を含む高誘電体膜からなるゲート絶縁膜の上に酸化ランタン（ＬａＯ）からなるキャップ膜を堆積しアニールを行うと、Ｌａがゲート絶縁膜中に拡散する。Ｌａをゲート絶縁膜中に十分拡散させることによりゲート電極の有効仕事関数（ｅＷＦ）を低減することができる。
【００１８】
ゲート絶縁膜とシリコン基板との界面にはＳｉＯ2からなる界面（ＩＬ）膜が存在する。Ｌａはゲート絶縁膜を抜けてＩＬ膜の近傍まで拡散する。ＩＬ膜の膜厚は通常１ｎｍ程度である。このため、チャネル幅が広い場合には、Ｌａがゲート絶縁膜からＩＬ膜中に拡散したとしてもゲート絶縁膜中には十分なＬａが存在し、ｅＷＦを低減することができる。しかし、ＩＬ膜は素子分離領域とも接している。素子分離領域は、ＩＬ膜と比べると無限大に近いサイズを有するＳｉＯ2膜である。このため、チャネル幅が狭くなると、ＩＬ膜を介して素子分離領域へＬａが際限なく拡散してしまい、ゲート絶縁膜中にはＬａがほとんど残らなくなる。このため、チャネル幅が狭くなるとＶｔが上昇すると考えられる。
【００１９】
以上のことから、Ｖｔの上昇を抑えるためには、ゲート絶縁膜から素子分離領域へのＬａの拡散を抑えることが有効であると考えられる。素子分離領域へのＬａの拡散を抑える方法として、ゲート絶縁膜にＬａが拡散しにくい材料を用いることが考えられる。例えば、ＨｆＳｉＯＮ膜の場合Ｈｆの組成を高くすることにより、Ｌａを拡散しにくくすることができる。しかし、Ｖｔを低くするためには、ゲート絶縁膜のＩＬ膜との界面近傍までＬａを拡散させる必要がある。このため、ゲート絶縁膜自体をＬａが拡散しにくい膜とするとゲート絶縁膜中においてＬａの拡散が不十分となり、Ｖｔを低くすることができなくなるおそれがある。本願発明者らは、素子分離領域をＬａが拡散しにくい構造とすることにより、ゲート絶縁膜中におけるＬａの拡散に影響を与えることなく、ゲート絶縁膜から素子分離領域へのＬａの拡散を抑制できることを見出した。以下に、実施形態としてさらに詳細に説明する。
【００２０】
（一実施形態）
以下、本発明の実施形態について図面を参照して説明する。図２は本実施形態の半導体装置の断面構成を示している。本実施形態の半導体装置は、ｎ型の金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）である。図２に示すように、例えばシリコンからなる半導体基板１０１に素子分離領域１０２により分離されたｐ型の活性領域１０３が形成されている。活性領域１０３の上には、シリコン酸化膜（ＳｉＯ2膜）等からなる下地（ＩＬ）膜１１３が形成されており、ＩＬ膜１１３の上にはゲート絶縁膜１１１とゲート電極１２１が順次形成されている。ゲート電極１２１の側壁上にはサイドウォール１３１が形成されている。活性領域１０３のゲート電極１２１の側方にはｎ型のエクステンション領域１０５が形成され、エクステンション領域１０５の外側方にはｎ型のソースドレイン領域１０７が形成されている。本実施形態のゲート絶縁膜１１１には、キャップ材料である第１の元素が拡散している。第１の元素は、ゲート電極１２１のｅＷＦを低減する効果を有する元素であり、シリコン及び酸素等とは異なる元素である。具体的に、本実施形態においては、ゲート絶縁膜１１１はＬａが拡散したＨｆＳｉＯＮ膜であり、ゲート電極１２１は、窒化チタン（ＴｉＮ）等からなる第１の電極膜１２３と、ポリシリコンからなる第２の電極膜１２５との積層体である。
【００２１】
本実施形態の半導体装置は、素子分離領域１０２が、半導体基板１０１に形成されたトレンチ（凹部）に埋め込まれた第１の素子分離膜１０２Ａと、第１の素子分離膜１０２Ａと半導体基板１０１との界面に形成された第２の素子分離膜１０２Ｂとを有している。第１の素子分離膜１０２Ａは通常のシャロートレンチアイソレーション（ＳＴＩ）に用いられるＳｉＯ2等からなる絶縁膜であり、第２の素子分離膜１０２Ｂはゲート絶縁膜１１１中に拡散しているキャップ材料と同じ元素を含む材料からなる絶縁膜である。本実施形態においては、第２の素子分離膜１０２ＢはＬａＯ膜である。このように、素子分離領域１０２をＳｉＯ2膜とＬａＯ膜との２層構造とすることにより、ゲート絶縁膜１１１と素子分離領域１０２とが近接する領域において、Ｌａの濃度勾配を小さくすることができる。従って、ゲート絶縁膜１１１に含まれるＬａが、ＩＬ膜１１３を経て素子分離領域１０２へ拡散することを抑制できる。その結果、チャネル幅が狭い場合におけるＶｔの上昇を抑えることができる。また、ゲート絶縁膜自体をＬａが拡散しにくい材料とした場合と異なり、ゲート絶縁膜１１１中におけるＬａの拡散にはほとんど影響が生じない。従って、ゲート絶縁膜１１１中においては、ＩＬ膜１１３との界面近傍にまでＬａを拡散させることができ、所望のｅＷＦ低減効果を容易に得ることができる。
【００２２】
なお、キャップ材料である第１の元素は、電極のｅＷＦを低下させる効果を有する元素であればどのようなものでもよく、例えばＬａに代えて、ジスプロシウム（Ｄｙ）、スカンシウム（Ｓｃ）又はマグネシウム（Ｍｇ）等とすることができる。
【００２３】
次に、本実施形態の半導体装置の製造方法について図３〜図６を用いて説明する。
【００２４】
まず、図３（ａ）に示すように半導体基板１０１に素子分離領域を形成するためのトレンチ（凹部）を形成する。次に、図３（ｂ）に示すように絶縁膜１４１を半導体基板１０１上の全面に堆積する。この後、図３（ｃ）に示すように、ＳｉＯ2膜を半導体基板１０１上の全面に堆積した後、ケミカルメカニカルポリッシュ（ＣＭＰ）処理等を行うことにより、第１の素子分離膜１０２Ａと第２の素子分離膜１０２Ｂとを有する素子分離領域１０２を形成する。絶縁膜１４１は、ゲート絶縁膜に拡散させるキャップ材料である第１の元素を含む絶縁膜とすればよい。本実施形態においては、絶縁膜１４１はＬａＯ膜とする。
【００２５】
次に、図３（ｄ）に示すようにウェル注入を行いｐ型の活性領域１０３を形成する。次に、図４（ａ）に示すように半導体基板１０１の上に、ＳｉＯ2からなる厚さが１ｎｍ程度のＩＬ膜１１３を形成する。ＩＬ膜１１３は、例えば、酸素ガスを用いた急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）処理により形成すればよい。なお、酸素ガス以外の他のガス種を用いてもよい。また、加熱炉を用いて熱処理を行ってもよい。ＩＬ膜１１３は、酸窒化シリコン（ＳｉＯＮ）膜又はケミカルオキサイド膜等としてもよい。
【００２６】
次に、図４（ｂ）に示すように、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等を用いて、半導体基板１０１上の全面にＨｆＳｉＯ膜を堆積する。ＨｆＳｉＯ膜は有機金属気相堆積（ＭＯＣＶＤ：Ｍetal Organic Chemical Vapor Deposition）法、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法及び物理気相堆積（ＰＶＤ：Physical Vapor Deposition）法等の他の成膜手法を用いて形成してもよい。この後、ＨｆＳｉＯ膜をプラズマ窒化することにより、ＨｆＳｉＯＮからなるゲート絶縁膜形成膜１１１Ａを形成する。ＨｆＳｉＯ膜の窒化は、アンモニア（ＮＨ3）雰囲気におけるアニール等を用いて行ってもよい。また、デバイスに要求される誘電率及び実効酸化膜換算膜厚（ＥＯＴ）によっては窒化処理を行わず、ゲート絶縁膜形成膜１１１ＡをＨｆＳｉＯ膜としてもよい。ゲート絶縁膜形成膜１１１Ａは、ＨｆＳｉＯＮ膜に代えて他の高誘電体膜としてもよく、例えばＨｆＯ2膜又はジルコニウムを含む膜としてもよい。
【００２７】
次に、図４（ｃ）に示すように、ゲート絶縁膜形成膜１１１Ａの上にキャップ材料である第１の元素を含むキャップ膜１４３を堆積する。本実施形態ではキャップ膜１４３は、厚さが１ｎｍのＬａＯ膜とする。キャップ膜１４３はＰＶＤ法、ＡＬＤ法又は他の成膜方法により形成すればよい。キャップ膜１４３の膜厚は、必要とするｅＷＦの値に応じて決定すればよい、一般に、キャップ膜を厚くすることによりｅＷＦが低くなり、薄くすることによりｅＷＦが高くなる。また、キャップ膜１４３は電極のｅＷＦを低下させる効果を有する元素を含む絶縁膜であればどのような材料であってもよく、ＤｙＯ等のＬａＯ以外のランタノイド系元素の酸化物又はＳｃＯ若しくはＭｇＯ等により形成してもよい。この場合には、第２の素子分離膜１０２Ｂの組成もキャップ膜１４３の組成に合わせて変更すればよい。
【００２８】
次に、図４（ｄ）に示すように、アニール処理を行い、キャップ膜１４３中のＬａをゲート絶縁膜形成膜１１１Ａ中に拡散させることにより、第１の元素であるＬａを含むゲート絶縁膜１１１を形成する。アニール処理は例えば、６００℃で１０分間行えばよい。アニール時間及び温度は、必要とするｅＷＦ及びゲート絶縁膜１１１の膜厚に応じて適宜変更すればよい。また、後処理の熱工程によってはアニール処理を省略することも可能である。次に、アニール処理において、ゲート絶縁膜１１１中に拡散しなかった余剰のキャップ膜１４３を除去する。キャップ膜１４３の除去は、１：１０００に希釈したｄＨＣｌ（原液３７質量％）を用いて１０秒間洗浄すればよい。希釈率及び洗浄時間は、キャップ膜１４３の膜厚及びアニール温度等に応じて適宜変更すればよい。また他の除去液を使用してもよい。必要とするｅＷＦシフト量が大きい場合等においてはアニール処理及び除去処理は不要である。キャップ膜１４３の除去を行わなかった場合には、ゲート絶縁膜１１１と第１の電極膜１２３との間にキャップ膜１４３が明確に残存する場合もあり得るが、特に問題はない。
【００２９】
次に、図５（ａ）に示すように、第１の電極膜１２３及び第２の電極膜１２５を堆積させる。第１の電極膜１２３は、キャップ材料との組み合わせにより適切なｅＷＦが得られる材料であれば、どのようなものであってもよい。キャップ膜１４３をＬａＯ膜とした場合には例えばＴｉＮとすればよい。また窒化タンタル（ＴａＮ）等を用いることもできる第２の電極膜１２５はポリシリコン膜とし、ポリシリコン膜を堆積した後に不純物注入を行えばよい。ポリシリコン膜に代えてドープドポリシリコンを堆積した場合には、不純物注入工程を省略できる。第２の電極膜１２５をポリシリコンとすることにより、メタル挿入ポリシリコン積層構造（ＭＩＰＳ：Metal-inserted Poly-silicon Stack）が実現できる。しかし、第２の電極膜１２５を金属膜としてフルメタルゲート電極としてもよい。また、第２の電極膜１２５は省略してもよい。
【００３０】
次に、図５（ｂ）に示すように、リソグラフィー及び反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法を用いて、ＩＬ膜１１３、ゲート絶縁膜１１１、第１の電極膜１２３及び第２の電極膜１２５を選択的にエッチングする。これにより、半導体基板１０１の上にＩＬ膜１１３及びゲート絶縁膜１１１を介在させてゲート電極１２１が形成される。
【００３１】
次に、図５（ｃ）に示すように、ｎ型のエクステンション領域１０５の形成、サイドウォール１３１の形成、ｎ型のソースドレイン領域１０７の形成及び不純物の活性化等を行う。さらに、必要に応じてポリシリコン膜及びソースドレイン領域等のシリサイド化を行ってもよい。
【００３２】
図１では、第１の素子分離膜１０２Ａと第２の素子分離膜１０２Ｂとの境界を明確に示している。しかし、工程中の熱処理条件等によっては、境界が不明確となっている場合もある。この場合においても、素子分離領域１０２のゲート絶縁膜と近接する領域において、第１の元素の濃度が他の領域よりも高くなっていればよい。具体的には、素子分離領域１０２の活性領域１０３との界面において中心部よりも第１の元素の濃度が高くなっていればよい。
【００３３】
また、図６に示すように第１の素子分離膜１０２Ａの上に第２の素子分離膜１０２Ｂを形成する構成としてもよい。この場合においても、素子分離領域１０２のゲート絶縁膜１１１と近接する領域において、第１の元素の濃度が他の領域よりも高くなる。従って、ゲート絶縁膜から素子分離領域１０２への第１の元素の拡散を抑えることができる。この場合には、素子分離領域１０２の上部における第１の元素の濃度が、下部よりも高くなっていればよい。
【００３４】
第１の素子分離膜１０２Ａと第２の素子分離膜１０２Ｂとが積層された素子分離領域１０２は、以下のようにして形成すればよい。まず、図７（ａ）に示すように半導体基板１０１にトレンチを形成する。次に、図７（ｂ）に示すように、半導体基板上の全面にＳｉＯ2膜を形成した後、ウェットエッチ処理等を行うことにより、トレンチの下部に第１の素子分離膜１０２Ａを形成する。次に、図７（ｃ）に示すように半導体基板上の全面にＳｉＮ膜を形成した後、ＣＭＰ処理等を行うことによりトレンチの上部に第２の素子分離膜１０２Ｂを形成する。素子分離領域１０２を形成した後は、先に述べたようにしてＭＩＳＦＥＴを形成すればよい。
【００３５】
本実施形態においては、素子分離領域１０２をＳｉＯ2等の絶縁膜からなる第１の素子分離膜１０２Ａと、キャップ材料と同じ第１の元素を含む第２の素子分離膜１０２Ｂとにより形成した。しかし、第２の素子分離膜１０２Ｂはキャップ材料である第１の元素の拡散を抑制する機能を有する膜であればよく、第１の元素の拡散を抑える第２の元素を含む膜を第２の素子分離膜としてもよい。具体的には、ＳｉＮ膜はＳｉＯ2膜と比べてＬａ等が拡散しにくい。従って、第２の素子分離膜１０２ＢをＳｉＮ膜等の窒素を含む膜とすることにより、ゲート絶縁膜１１１からのＬａの拡散が生じにくい素子分離領域１０２を形成することができる。
【産業上の利用可能性】
【００３６】
本発明に係る半導体装置は、チャネル幅が狭い場合においても、ｅＷＦが十分に低減された閾値電圧が低い半導体装置を実現でき、特に微細化された半導体装置等として有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明が解決しようとする問題を説明するためのチャネル幅と閾値電圧との関係を示すグラフである。
【図２】本発明の一実施形態に係る半導体装置を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の変形例を示す断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【符号の説明】
【００３８】
１０１ 半導体基板
１０２ 素子分離領域
１０２Ａ 第１の素子分離膜
１０２Ｂ 第２の素子分離膜
１０３ 活性領域
１０５ エクステンション領域
１０７ ソースドレイン領域
１１１ ゲート絶縁膜
１１１Ａ ゲート絶縁膜形成膜
１１３ 下地膜
１２１ ゲート電極
１２３ 第１の電極膜
１２５ 第２の電極膜
１３１ サイドウォール
１４３ キャップ膜
【特許請求の範囲】
【請求項１】
素子分離領域により分離された活性領域を有する半導体基板と、
前記活性領域の上に形成され、キャップ材料である第１の元素が拡散したゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記素子分離領域は、第１の素子分離膜と、該第１の素子分離膜よりも前記ゲート絶縁膜側に形成され且つ前記第１の素子分離膜と比べて前記第１の元素が拡散しにくい第２の素子分離膜とを有していることを特徴とする半導体装置。
【請求項２】
前記素子分離領域は、前記半導体基板に形成された凹部を埋めるように形成され、
前記第２の素子分離膜は、前記第１の素子分離膜と前記半導体基板との間に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域は、前記半導体基板に形成された凹部を埋めるように形成され、
前記第１の素子分離膜は、前記凹部の下部に形成され、
前記第２の素子分離膜は、前記第１の素子分離膜の上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の素子分離膜は、前記第１の元素を含む材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の素子分離膜は、第２の元素を含む材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであり、
前記第２の元素は、窒素であることを特徴とする請求項６に記載の半導体装置。
【請求項１】
素子分離領域により分離された活性領域を有する半導体基板と、
前記活性領域の上に形成され、キャップ材料である第１の元素が拡散したゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記素子分離領域は、第１の素子分離膜と、該第１の素子分離膜よりも前記ゲート絶縁膜側に形成され且つ前記第１の素子分離膜と比べて前記第１の元素が拡散しにくい第２の素子分離膜とを有していることを特徴とする半導体装置。
【請求項２】
前記素子分離領域は、前記半導体基板に形成された凹部を埋めるように形成され、
前記第２の素子分離膜は、前記第１の素子分離膜と前記半導体基板との間に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子分離領域は、前記半導体基板に形成された凹部を埋めるように形成され、
前記第１の素子分離膜は、前記凹部の下部に形成され、
前記第２の素子分離膜は、前記第１の素子分離膜の上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の素子分離膜は、前記第１の元素を含む材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の素子分離膜は、第２の元素を含む材料からなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の元素は、ランタン、ジスプロシウム、スカンシウム又はマグネシウムであり、
前記第２の元素は、窒素であることを特徴とする請求項６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２０５９１７（Ｐ２０１０−２０５９１７Ａ）
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願番号】特願２００９−４９６１０（Ｐ２００９−４９６１０）
【出願日】平成２１年３月３日（２００９．３．３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年９月１６日（２０１０．９．１６）
【国際特許分類】
【出願日】平成２１年３月３日（２００９．３．３）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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