ＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子
【課題】高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供すること
【解決手段】４°以下のオフ角を有するＳｉＣ基板２と、ＳｉＣ基板２の主面４に形成され、その表面１０に０．５ｎｍ以上の高さのステップバンチング９が形成されたＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１において、ステップバンチング９の線密度を４０ｃｍ−１以下にする。
【解決手段】４°以下のオフ角を有するＳｉＣ基板２と、ＳｉＣ基板２の主面４に形成され、その表面１０に０．５ｎｍ以上の高さのステップバンチング９が形成されたＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１において、ステップバンチング９の線密度を４０ｃｍ−１以下にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のオフ角を有するＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子に関する。
【背景技術】
【０００２】
近年、Ｓｉ半導体に比べて高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチングなどを実現できるＳｉＣ（シリコンカーバイド：炭化ケイ素）半導体が注目されている。
ＳｉＣ半導体は、通常、ＳｉＣインゴットから切り出す際に、（０００１）面から所定のオフ角を付ける。切り出されたウエハは研磨などの加工が施され、加工面上にエピタキシャル層が形成されたエピタキシャルウエハの状態で使用される。ＳｉＣエピタキシャル層の成長過程では、オフ角により生じる原子ステップとテラスとよぶ原子平坦面からなる表面に成長の結晶核が生成する。結晶核は熱力学的エネルギーによりテラス上を拡散し、ステップ端で安定化する。このような成長メカニズムはステップフローと呼ばれる。理想的には、成長初期のテラス幅を保ったまま成長するため、ＳｉＣの分子１層分の高さのステップも同様に保たれるが、実際には、ウエハ表面の欠陥の有無や、成長温度や成長中の雰囲気などの熱力学的な要因が影響して、結晶核の拡散速度に不均一性が生じて、テラス幅も不均一になる。テラス幅が狭くなるところでは、ステップが集まって束になり（以降、ステップバンチングと呼ぶ）、ＳｉＣの分子２層分以上の高さになる。
【０００３】
エピウエハ表面は、デバイスの動作領域でもあり、電極や酸化膜などの界面にもなる。そのため、表面の凹凸であるステップバンチングは、デバイスの動作へ影響を及ぼし、ショットキー電極との界面では、逆方向リーク電流を増大させ、酸化膜との界面では、信頼性低下を引き起こす。同様にｐｎ接合界面ではリーク電流の増加、イオン注入により形成されたバイポーラ動作領域では表面再結合の増加などに影響する。同様に、ＳｉＣエピタキシャル層に存在する基底面転位（ＢＰＤ：Basal Plane Dislocation）も、デバイスの特性に影響を及ぼすことが、非特許文献１などで報告されている。
【０００４】
そこで、非特許文献１では、ＳｉＣエピタキシャル層のＢＰＤ密度を小さくするために、ＳｉＣエピタキシャル成長前に、ＳｉＣ基板の主面を５００℃以上の溶融ＫＯＨを用いてエッチングすることにより、当該主面にエッチピットを形成する方法が提案されている。
その一方で、非特許文献２では、ＳｉＣエピタキシャルウエハの表面のステップバンチングの線密度は、ＳｉＣエピタキシャル層形成時の温度およびＣ／Ｓｉ比（Ｃ（炭素）とＳｉ（シリコン）との供給比）に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチングの発生を防止できると報告されている。
【先行技術文献】
【特許文献】
【０００５】
【非特許文献１】J. J. Sumakeris, et al. Material Science Forum Vol.457-460 (2004) p.1113-1116
【非特許文献２】Keiji Wada, et al. Journal of Crystal Growth 291 (2006) pp.370-374
【非特許文献３】James A. Cooper, JR., Anant Agarwal, Proceedings of the IEEE Vol.90, No.6 (2002) pp.956-968
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳｉＣ基板にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融ＫＯＨの温度が１０℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融ＫＯＨを用いたエッチングにより、ＢＰＤ以外の転位、たとえば、貫通螺旋転位（ＴＳＤ：Threading Screw Dislocation）や貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）のエッチピットも出現するので、ＳｉＣ基板の主面の凹凸が数μｍ以上の大きさになる。その結果、ＳｉＣエピタキシャル層の形成後の表面凹凸も大きくなる。そのため、ＳｉＣエピタキシャル層にデバイスを形成する前に、ＳｉＣエピタキシャル層の表面を平坦化するための加工が必要であるが、平坦化加工の際に、ＳｉＣエピタキシャル層の表面にダメージを与えてしまう。
【０００７】
一方、ＳｉＣ基板のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高耐圧かつ高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層の表面に発生するステップバンチングの線密度が大きくなるという不具合がある。たとえば、Ｃ／Ｓｉ比＝０．５の場合ではステップバンチングの線密度は５００ｃｍ−１であるのに対し、Ｃ／Ｓｉ比＝１．５の場合では、ステップバンチングの線密度が６０００ｃｍ−１となり、Ｃ／Ｓｉ比の増加に伴ってステップバンチングの線密度は増加してしまう。
【０００８】
本発明の目的は、高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明のＳｉＣエピタキシャルウエハは、４°以下のオフ角を有するＳｉＣ基板と、前記ＳｉＣ基板の主面に形成され、その表面に０．５ｎｍ以上の高さのステップバンチングが形成されたＳｉＣエピタキシャル層とを含み、前記ステップバンチングの線密度が４０ｃｍ−１以下である。
このＳｉＣエピタキシャルウエハを用いて作製された、ショットキーバリアダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（バイポーラトランジスタ)、ｐｎダイオード、サイリスタ、ＩＧＢＴ（Insulated gate bipolar transistor)などの各種ＳｉＣ半導体素子を動作させた場合でも、ステップバンチングの線密度が４０ｃｍ−１以下であるため、ＳｉＣエピタキシャル層の表面または界面の欠陥領域を減らすことができる。その結果、素子のリーク電流、酸化膜厚の不均一性、界面準位、表面再結合などの低減や、電界効果移動度の向上に効果があるので、高品質かつ高信頼性のＳｉＣ半導体素子を提供することができる。
【００１０】
なお、前記ステップバンチングの線密度は５ｃｍ−１であることが、さらに好ましい。
また、前記ＳｉＣ基板の前記主面は、（０００１）面に対して［１１−２０］軸方向に前記４°以下のオフ角で傾斜した面であってもよいし、（０００１）面に対して［−１１００］軸方向に前記４°以下のオフ角で傾斜した面であってもよい。
また、前記ＳｉＣ基板の前記主面は、前記４°以下のオフ角で当該ＳｉＣインゴットから切り出されたＳｉＣベアウエハの切り出し面を、研削、ラッピングなどの機械加工した後、研磨（主にＣＭＰ）またはプラズマエッチングによる削り量が５００ｎｍ以上であることが好ましい。
【００１１】
すなわち、ＳｉＣベアウエハを機械加工した後、ＣＭＰまたはプラズマエッチングによる削り量を５００ｎｍ以上とすることで、機械加工により発生したＳｉＣベアウエハの表面のダメージ層を十分に除去して、表面を平坦化できる。その結果、当該ＳｉＣベアウエハ上にエピタキシャル成長しても、そのＳｉＣエピタキシャル層の表面のステップバンチングの線密度を４０ｃｍ−１以下にすることができる。
【００１２】
さらに好ましくは、前記ＳｉＣベアウエハの前記切り出し面は、その機械加工前および／または機械加工後、研磨前および／または研磨後、プラズマエッチング前および／またはプラズマエッチング後に、ドライ酸化法またはウエット酸化法により処理されている。
これにより、ＳｉＣ基板の主面に、基底面転位のピットを適切なサイズで形成することができる。そのため、ＳｉＣウエハのＳｉＣエピタキシャル層の基底面転位密度（ＢＰＤ密度）を小さくすることができる。たとえば、エピタキシャル成長の際に基底面転位はＳｉＣベアウエハからエピタキシャル層へ伝播してしまうが、基底面転位の場所に適切なサイズのピットが形成されていると、基底面転位はオフ角の方向以外には伝播できなくなり、前記ＳｉＣエピタキシャル層の基底面転位密度を１０ｃｍ−２以下にすることができる。その結果、素子の特性、たとえば、オン抵抗低減、ｐｎダイオードなどのバイポーラ動作の順方向電圧上昇の抑制に効果がある。
【００１３】
さらに、研磨後またはプラズマエッチング後に酸化処理する場合には、研磨やプラズマエッチングで除去しきれなかったＳｉＣベアウエハの表面のダメージ層、研磨やプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。そのため、ＳｉＣエピタキシャル層の表面のステップバンチングの発生を一層減らすことができる。
【００１４】
また、前記ＳｉＣ基板は４Ｈ−ＳｉＣからなることが好ましく、前記ＳｉＣ基板の前記主面はＳｉ面であることが好ましい。主面がＳｉ面であれば、同じＣ／Ｓｉ比でＳｉＣを結晶成長させても、成長後の残留電子濃度を低く抑えることができる。
また、前記ＳｉＣエピタキシャル層は４Ｈ−ＳｉＣからなることが好ましく、その窒素濃度が５×１０１６ｃｍ−３以下であることが好ましい。
【００１５】
また、前記ＳｉＣエピタキシャル層の厚さが３μｍ以上であることが好ましく、４μｍ〜１００μｍであることがさらに好ましい。一般的に半導体素子の耐圧は、耐圧を保持する層の厚さに比例し、ＳｉＣ半導体素子の場合、ＳｉＣエピタキシャル層の厚さをこの範囲にすることにより、３００Ｖから１０ｋＶの耐圧を確保することができる。
そして、本発明のＳｉＣ半導体素子は、上記した本発明のＳｉＣエピタキシャルウエハを用いて形成されている。そのため、ＳｉＣエピタキシャル層の表面における欠陥密度減少に因る、リーク電流低減、電界効果移動度向上、電流増幅率増加などの効果があり、非常に高品質かつ高信頼性のある素子である。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。
【図２】図２は、ＳｉＣエピタキシャル層における厚さとキャリア濃度との相関図である。
【図３】図３は、ＳｉＣエピタキシャル層における厚さとオン抵抗との相関図である。
【図４】図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図５】図５は、図４のユニットセルを（０００１）面の真上から見た図である。
【図６】図６（ａ）（ｂ）は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は断面図であって、図６（ａ）の切断線Ａ−Ａでの断面を示している。
【図７】図７は、ＳｉＣ基板のオフ角とステップ成長幅との関係を示すグラフである。
【図８】図８（ａ）（ｂ）は、ステップバンチングの線密度を説明するための図である。
【図９】図９は、ステップバンチングと基底面転位との対応関係を示す図である。
【図１０】図１０は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
【図１１】図１１は、ＳｉＣエピタキシャル成長前の酸化処理の有無により、エピ表面のＢＰＤがどの程度変化するかを説明するための図である。
【図１２】図１２は、従来技術および本発明における、Ｃ／Ｓｉ比とステップバンチングの線密度との関係を示すグラフである。
【図１３】図１３は、Ｓｉ面およびＣ面それぞれに形成されたＳｉＣエピタキシャル層における、Ｃ／Ｓｉ比と残留電子濃度との関係を示すグラフである。
【図１４】図１４は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
【図１５】図１５は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
【図１６】図１６は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
【図１７】図１７（ａ）（ｂ）は、ＳｉＣ基板のオフ角の変形例を示す図であって、図１７（ａ）は平面図、図１７（ｂ）は断面図であって、図１７（ａ）の切断線Ｄ−Ｄでの断面を示している。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。図２は、ＳｉＣエピタキシャル層における厚さとキャリア濃度との相関図である。図３は、ＳｉＣエピタキシャル層における厚さとオン抵抗との相関図である。
ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣからなり、ＳｉＣ基板２と、ＳｉＣ基板２に積層されたＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ＳｉＣエピタキシャル層３の厚さｔ２は、ＳｉＣ基板２よりも薄く、たとえば、５μｍ以上、好ましくは、４μｍ〜１００μｍである。また、ＳｉＣエピタキシャル層３の窒素濃度は、たとえば、５×１０１６ｃｍ−３以下である。ＳｉＣエピタキシャル層３の厚さと窒素濃度をこの範囲にすることにより、図２に示すように、３００Ｖから１０ｋＶの耐圧を確保することができる。
【００１８】
図２は、ＳｉＣエピタキシャル層３における厚さとキャリア濃度との相関図である。図２では、Ｘ軸：ＳｉＣエピタキシャル層３の厚さＷ、Ｙ軸：ＳｉＣエピタキシャル層３のキャリア濃度ＮＤとするＸＹ平面に、互いに等しい耐圧Ｖｂのプロットをつなぐことによって得られた６つの等耐圧線（６００Ｖ、９００Ｖ、１２００Ｖ、３３００Ｖ、６６００Ｖおよび１０ｋＶ）が示されている。また、参考として、耐圧が６００ＶのＳｉデバイスの等耐圧線も示されている。
【００１９】
図２の等耐圧線を構成する各プロット（耐圧Ｖｂ）の座標は、下記式（１）によって求めた。
【００２０】
【数１】
【００２１】
また、図２のＳｉＣおよびＳｉそれぞれのガイドラインは、下記式（２）によって求めた。
【００２２】
【数２】
【００２３】
上記式（１）〜（２）において、各量記号は、以下ことを表現している。
・Ｅｂ：絶縁破壊電界
Ｓｉでは３×１０５Ｖ／ｍ、ＳｉＣでは３×１０６Ｖ／ｍ
・ｑ：電荷素量＝１．６×１０−１９Ｃ
・ＮＤ：キャリア濃度
・Ｗ：エピタキシャル層の厚さ
・ε０：真空の誘電率＝８．８５×１０−１２Ｆ／ｍ
・εｓ：比誘電率
Ｓｉでは１１．８、ＳｉＣでは９．７
キャリア濃度ＮＤについては、ｎ型ＳｉＣの場合、キャリア濃度≒窒素濃度であるので、ＳｉＣエピタキシャル層３の窒素濃度をキャリア濃度とした。ＳｉＣエピタキシャル層３の窒素濃度は、エピタキシャル成長条件で調整することができる。たとえば、エピタキシャル成長中にＳｉＨ４流量に対する窒素流量の割合を増加することによって、窒素濃度（キャリア濃度）を増加させることができる。
【００２４】
また、図３に、ＳｉＣエピタキシャル層３における厚さとオン抵抗との相関を示す。
図３では、Ｘ軸：ＳｉＣエピタキシャル層３の厚さＷ、Ｙ軸：ＳｉＣエピタキシャル層３のオン抵抗ＳＲとするＸＹ平面に、互いに等しい耐圧Ｖｂのプロットをつなぐことによって得られた６つの等耐圧線（６００Ｖ、９００Ｖ、１２００Ｖ、３３００Ｖ、６６００Ｖおよび１０ｋＶ）が示されている。また、参考として、耐圧が６００ＶのＳｉデバイスの等耐圧線も示されている。
【００２５】
図３において、オン抵抗ＳＲは、下記式（３）によって求めた。
【００２６】
【数３】
【００２７】
上記式（３）において、各量記号は、以下ことを表現している。
・ｑ：電荷素量＝１．６×１０−１９Ｃ
・ＮＤ：キャリア濃度
・Ｗ：エピタキシャル層の厚さ
・μ：移動度
Ｓｉでは１．４×１０３ｃｍ２Ｖ−１ｓ−１、ＳｉＣでは９００ｃｍ２Ｖ−１ｓ−１
なお、ＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣに限らず、たとえば、３Ｃ−ＳｉＣ、２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。
【００２８】
そして、この実施形態では、ＳｉＣ基板２は４°以下のオフ角を有している。具体的には、ＳｉＣ基板２の主面４（基板表面）が、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角で傾斜した面となっている。
（０００１）、［１１−２０］などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図４および図５を参照して説明することができる。
【００２９】
図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図５は、図４のユニットセルを（０００１）面の真上から見た図である。なお、図４の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図４に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
【００３０】
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
【００３１】
図５に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００３２】
そして、ＳｉＣ基板２の主面４は、図６（ａ）（ｂ）に示すように、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角θで傾斜した面となっている。
図６（ａ）（ｂ）は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は断面図であって、図６（ａ）の切断線Ａ−Ａでの断面を示している。図７は、ＳｉＣ基板のオフ角とステップ成長幅との関係を示すグラフである。
【００３３】
図６（ｂ）に示すように、ＳｉＣ基板２の主面４は、その法線ｎの方向が［０００１］軸方向と一致しておらず、（０００１）面に対して［１１−２０］軸のオフ方向に４°以下のオフ角θで傾斜している。オフ方向とは、図４に示すように、［０００１］軸に対するＳｉＣ基板２の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸に一致している。
【００３４】
これにより、ＳｉＣ基板２は、（０００１）面から構成される平坦なテラス面５と、主面４が（０００１）面に対して傾斜すること（オフ角θ）により生じるテラス面５の段差部分とから形成され、段差部分は［１１−２０］軸に垂直な（１１−２０）面であるステップ面６を有している。段差部分の高さ（ステップ高さｈ）は、１つのシリコン原子の上に炭素原子が結合したＳｉ-Ｃペアのレイヤ７（bi-layer）に相当し、０．２５ｎｍである。
【００３５】
図６（ａ）に示すように、各レイヤ７のステップ面６は、［１１−２０］軸方向にテラス面５の幅を保ちながら、規則的に並ぶことになる。また、ステップ面６のステップエッジとなるステップライン８は、［１１−２０］軸方向と垂直の関係を保ちながら（言い換えれば、[−１１００]軸方向と平行の関係を保ちながら）、テラス面５の幅を取りながら平行に並ぶようになる。
【００３６】
そして、ＳｉＣエピタキシャル層３は、ＳｉＣ基板２のテラス面５およびステップ面６を保ちながら、各レイヤ７が［１１−２０］軸方向に沿って横方向に結晶成長することにより形成されている。各レイヤ７の成長方向の幅（ステップ成長幅ｓ）は、ＳｉＣエピタキシャル層３の厚さｔ２を用いて、ｔ２／ｓｉｎθで表すことができる。また、ＳｉＣエピタキシャル層３の表面１０（エピ表面）での、各レイヤ７の成長方向の幅（ステップ進行幅Ｌ）は、ｔ２／ｔａｎθで表すことができる。また、ステップ成長幅ｓは、オフ角θが４°以下と小さいので、ステップ進行幅Ｌとほぼ同じ値になる。角度の単位がラジアンであれば、ｔ２／ｓｉｎθ≒ｔ２／ｔａｎθ≒ｔ２／θとなる。ステップ成長幅ｓは、ＳｉＣエピタキシャル層３の厚さｔ２に応じて厚くなる。たとえば、ｔ２＝１μｍのとき、好ましいステップ成長幅ｓは、１０μｍ〜１００μｍである。
【００３７】
また、ＳｉＣ基板２のオフ角θは、好ましくは０．５°〜４°、より好ましくは１°〜４°である。オフ角θがこの範囲であれば、ステップ成長幅ｓを概ね一定にできるので、ＳｉＣエピタキシャルウエハ１の量産時の制御性を向上させることができる。たとえば、図７に示すように、厚さ１μｍのＳｉＣエピタキシャル層３を成長させる際、オフ角が０．５°〜４°であれば、ステップ成長幅ｓを２０μｍ〜１００μｍの範囲に収めることができる。
【００３８】
一方、ＳｉＣエピタキシャル層３の成長過程では、各レイヤ７（原子層）が横方向に結晶成長していくため、ステップバンチング９が発生する。ステップバンチング９とは、図６（ｂ）に示すように、ＳｉＣエピタキシャル層３の表面１０において、レイヤ７（原子層）が２層以上統合されて形成されるものであり、０．５ｎｍ以上のステップ高さｈを有するステップ面６が形成された状態のことをいう。したがって、この実施形態では、ステップバンチング９は、ステップライン８に沿って（つまり、［１１−２０］軸方向と垂直な方向に平行）形成されている。
【００３９】
この実施形態においても、ＳｉＣエピタキシャル層３の表面１０にステップバンチング９が形成されているが、その線密度が４０ｃｍ−１以下であり、従来に比べて非常に小さい。ステップバンチング９の線密度は、たとえば、図８（ａ）（ｂ）に示すように測定することができる。
図８（ａ）（ｂ）は、ステップバンチングの線密度を説明するための図である。
【００４０】
ステップバンチング９の線密度は、たとえば、ＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）を用いて測定することができる。ここで、ステップバンチング９の線密度の計測では、１０本前後のステップバンチング９を計測することによって、信頼性の高い計測が可能になる。そうすると、ＡＦＭ（最大撮影範囲としてｘ＝０．１ｍｍ）を用いて線密度４０ｃｍ−１のウエハでステップバンチング９を１０本計測するには、１０本／４０ｃｍ−１＝０．２５ｃｍ＝２．５ｍｍの幅が必要になる。つまり、ｘ＝０．１ｍｍの画像の場合、２５枚の画像が必要である。そのため、ＡＦＭを用いた計測では、図８（ｂ）に示すように、ウエハを横方向に横断するようにして計測することが好ましい。また、たとえばＡＦＭ（最大撮影範囲としてｘ＝０．１ｍｍ）を用いて６インチ＝１５０ｍｍウエハのステップバンチング９を計測するときの計測下限値は、当該ウエハにステップバンチングが１本しかない場合、１／１５ｃｍ＝０．０６６６・・・となるので、０．１ｃｍ−１となる。
【００４１】
このようなステップバンチング９は、図６（ｂ）に示すように、結晶成長の際にＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播した基底面転位１１（ＢＰＤ：Basal Plane Dislocation）の位置に対応して存在している。すなわち、基底面転位１１が存在するところにはステップバンチング９が発生し易いので、ステップバンチング９を減らすには、ＳｉＣ基板２の主面４が大きな凹凸が形成されていない平滑な面であることは必要だが、さらに、ＳｉＣエピタキシャル層３の基底面転位１１の密度（ＢＰＤ密度）が小さいことも重要である。ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくできれば、ステップバンチング９の発生箇所を少なくできて線密度を小さくできるとともに、基底面転位１１自体が少なくなるので、素子のリーク電流を一層低減することができる。
【００４２】
なお、基底面転位１１とは、ＳｉＣ基板２およびＳｉＣエピタキシャル層３の基底面（０００１）面内に平行な転位のことを示している。
ステップバンチング９と基底面転位１１との対応関係は、たとえば、図９に示すように、ＳｉＣエピタキシャル層３の表面１０を、溶融ＫＯＨ（水酸化カリウム）でウエットエッチングしてエッチピット１２を形成し、当該エッチピット１２がステップバンチング９の線上に形成されることを確認することにより証明できる。
【００４３】
そして、このようなエッチピットを、ＳｉＣのエピタキシャル成長前に、ＳｉＣ基板２の主面４を５００℃以上の溶融ＫＯＨを用いてエッチングすることにより形成すれば、ＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播するＢＰＤ密度を減少させることができると、非特許文献１には開示されている。
しかしながら、ＳｉＣ基板２にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融ＫＯＨの温度が１０℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融ＫＯＨを用いたエッチングにより、基底面転位以外の転位、たとえば、貫通螺旋転位（ＴＳＤ：Threading Screw Dislocation）や貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）のエッチピットも出現するので、ＳｉＣ基板２の主面４の凹凸が数μｍ以上の大きさになる。その結果、ＳｉＣエピタキシャル層３の形成後の表面凹凸も大きくなる。そのため、ＳｉＣエピタキシャル層３にデバイスを形成する前に、ＳｉＣエピタキシャル層３の表面１０を平坦化するための加工が必要であるが、平坦化加工の際に、ＳｉＣエピタキシャル層３の表面１０にダメージを与えてしまう。
【００４４】
そこで、この実施形態では、後述するように、ＳｉＣエピタキシャル層３の成長前に、ＳｉＣ基板２の主面４を、ドライ酸化法またはウエット酸化法で酸化処理している。これにより、基底面転位１１以外の転位のエッチピットの出現を防止できながら、ＳｉＣ基板２の主面４に、基底面転位１１のピットを適切なサイズで形成することができる。
次に、図１０を参照して、ＳｉＣエピタキシャルウエハの製造方法を具体的に説明する。
【００４５】
図１０は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
まず、図１０（ａ）に示すように、六方晶ＳｉＣインゴット１３を用意する。次に、当該ＳｉＣインゴット１３を、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角θを付けて切り出すことにより、複数枚のＳｉＣベアウエハ１４を得る。次に、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を、ラップ加工などの機械加工により研磨する。
【００４６】
機械加工後、図１０（ｂ）に示すように、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を５００ｎｍ以上除去する。除去方法は、たとえば、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）、プラズマエッチングにより行なうことができるが、好ましくは、プラズマエッチングで行う。それぞれの処理の条件は、次の通りである。
＜ＣＭＰ条件＞
・研磨速度：０．０１ｎｍ／ｈ〜０．５ｎｍ／ｈ、好ましくは、０．１ｎｍ／ｈ
＜エッチング条件 ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）＞
・圧力：２００Ｐａ〜４００Ｐａ、好ましくは、４００Ｐａ
・原料ガス（流量）：ＡｒもしくはＯ２を３０ｓｃｃｍおよびＣＦ４を６０ｓｃｃｍ、またはＣｌ２単独で１００ｓｃｃｍ
・ＲＦパワー：１００Ｗ〜１０００Ｗ、好ましくは、５００Ｗ
・基板バイアス：１０Ｗ〜１００Ｗ、好ましくは、５０Ｗ
・エッチングレート：１０ｎｍ／ｍｉｎ〜２００ｎｍ／ｍｉｎ、好ましくは、５０ｎｍ／ｍｉｎ
プラズマエッチングが好ましい理由は、ＳｉＣは非常に硬い材料であるため、ダメージの少ないＣＭＰで５００ｎｍ以上除去するには数時間必要であるが、プラズマエッチングでは２０分程度の短時間で済むためである。一方、ＳｉＣベアウエハ１４の切り出し面１５が受けるダメージについては、ＳｉなどのＳｉＣよりも柔らかい材料では大きなダメージを受けるおそれがあるが、ＳｉＣは非常に硬いため、プラズマエッチングによるダメージを少なくできるので、特に問題とならない。
【００４７】
この５００ｎｍ以上の除去により、切り出し後の機械加工により発生したＳｉＣベアウエハ１４の切り出し面１５のダメージ層が十分に除去され、厚さｔ１が２００μｍ〜５００μｍのＳｉＣ基板２が得られる。
たとえばＣＭＰにより除去を行った場合には、除去後、ＳｉＣエピタキシャル層３の形成前に、ＣＭＰにより発生するパーティクルを除去するための表面洗浄工程と、表面洗浄工程で用いられた洗浄液の乾燥させる乾燥工程とを実行することが好ましい。ＣＭＰにより発生するパーティクルは、ＳｉＣエピタキシャル層３の表面１０でステップをバンチングさせる原因となるためである。
【００４８】
表面洗浄工程では、メガソニック洗浄を利用することができ、好ましくは、機能水（オゾン水、水素水など）を用いてＳｉＣ基板２の主面４をメガソニック洗浄する。なお、メガソニック洗浄に限らず、ジェット洗浄、スクラバー洗浄によりパーティクルを除去してもよい。
乾燥工程では、ＳｉＣ基板２が乾燥するにつれて、その主面４にパーティクルが再付着するおそれがあるので、イオナイザもしくはイオナイズドエアを使用することが好ましい。これにより、ＳｉＣエピタキシャル層３でのステップバンチング９の発生を確実に抑えることができる。
【００４９】
次に、図１０（ｃ）に示すように、ＳｉＣ基板２の主面４（０００１）面を酸化処理することにより、ＳｉＣ基板２の主面４に酸化膜１６を形成する。酸化処理は、ドライ酸化法、ウエット酸化法のどちらで行なってもよい。酸化処理の条件は、たとえば、次の通りである。なお、図示は省略するが、当該酸化膜１６は、ＳｉＣ基板２の裏面および周面にも形成される。
＜酸化条件＞
・酸化温度：１０００℃〜１４００℃、好ましくは、１１００℃〜１３００℃
・雰囲気：Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２、ＡｉｒおよびＨ２Ｏ、好ましくは、Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２
・酸化時間：２ｈ〜４８ｈ、好ましくは、８ｈ
・酸化膜厚：１０ｎｍ〜２０００ｎｍ、好ましくは、２０ｎｍ〜８０ｎｍ、具体的に好ましくは、ドライ酸化法で４０ｎｍ
その後、フッ酸（ＨＦ）を用いて、酸化膜１６を除去する。
【００５０】
この酸化膜１６の形成工程および除去工程を行うことにより、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。また、ＳｉＣ基板２の主面４に、基底面転位１１のピットを適切なサイズで形成することができる。
【００５１】
なお、酸化膜１６の形成工程および除去工程は、５００ｎｍ以上の除去処理後だけでなく、除去処理前でのみ行ってもよいし、除去処理の前後両方で行ってもよい。
次に、図１０（ｄ）に示すように、ＳｉＣ基板２上に、ＳｉＣエピタキシャル層３を結晶成長させる。結晶成長の条件は、たとえば、次の通りである。
＜ＳｉＣエピタキシャル層の形成条件＞
・成長温度：１６００℃〜１７００℃
・圧力：１０ｋＰａ〜１５ｋＰａ
・Ｈ２流量：１００ｓｌｍ〜２００ｓｌｍ
・原料ガス：ＳｉＨ４、Ｃ３Ｈ８、Ｎ２
・成長速度：１μｍ／ｈ〜２０μｍ／ｈ
・Ｃ／Ｓｉ供給比：１．０〜１０．０、好ましくは、１．３〜２．０
ＳｉＣエピタキシャル層３を成長させることにより、図１のＳｉＣエピタキシャルウエハ１を得ることができる。
【００５２】
このようにして得られたＳｉＣエピタキシャルウエハ１では、ステップバンチング９（図６参照）の線密度を４０ｃｍ−１以下にすることができる。これは、ＳｉＣエピタキシャル層３の結晶成長前に、ＳｉＣベアウエハ１４の切り出し面１５をＣＭＰまたはプラズマエッチングで５００ｎｍ以上除去することにより、ＳｉＣベアウエハ１４の切り出し後の機械加工により発生したダメージ層を除去して、主面４を平坦化できるためである。
【００５３】
しかも、この実施形態では、当該５００ｎｍ以上の除去後に酸化膜１６の形成工程および除去工程を行うので、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。
また、ステップバンチング９は、上述したように、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくしても減らすことができる。この実施形態では、酸化膜１６の形成工程および除去工程を行うことにより、ＳｉＣ基板２の主面４に基底面転位１１のピットを数ｎｍから数μｍの範囲の適切なサイズで形成できるので、表面の凹凸への影響を少なく、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくすることができる。
【００５４】
具体的には、図１１に示すように、ＳｉＣ基板２の主面４に１０００ｃｍ−２前後の基底面転位１１が存在する場合において、ＳｉＣエピタキシャル層３の成長前に酸化膜１６を形成しないと、ＳｉＣエピタキシャル層３のＢＰＤ密度は８０ｃｍ−２前後であった。これに対し、酸化膜１６を形成した場合には、ＢＰＤ密度を１０ｃｍ−２以下にまで減らすことができる。
【００５５】
また、非特許文献２で報告されているように、ＳｉＣエピタキシャルウエハ１の表面のステップバンチング９の線密度は、ＳｉＣエピタキシャル層３形成時の温度およびＣ／Ｓｉ比に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチング９の発生を防止できる。
しかしながら、ＳｉＣ基板２のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層３の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層３の表面１０に発生するステップバンチング９の線密度が大きくなるという不具合がある。
【００５６】
これに対し、この実施形態では、Ｃ／Ｓｉ比を高くしても、ステップバンチング９の線密度を従来に比べて小さくすることができる。具体的には、図１２に示すように、Ｃ／Ｓｉ比が１．３のときでもステップバンチング９の線密度を４０ｃｍ−１以下にすることができ、同時に、ＢＰＤ密度も１０ｃｍ−２にすることができた。
すなわち、非特許文献２にあるように、高いＣ／Ｓｉ比でエピタキシャル成長することで、残留電子濃度の低減が可能になるが、従来技術では、ステップバンチング９の線密度が１０００ｃｍ−１以上と非常に高くなるため、デバイス用途には不適切であった。
【００５７】
そこで、この実施形態の手法を用いれば、高いＣ／Ｓｉ比でＳｉＣエピタキシャル層３を成長させても、ステップバンチング９の線密度が４０ｃｍ−１以下となる。そのため、図１３に示すように、ＳｉＣ基板２のＳｉ面およびＣ面のどちらにＳｉＣエピタキシャル層３を成長させた場合でも、残留電子濃度が１×１０１６ｃｍ−３以下となる条件で高品質なエピタキシャル成長が可能になる。その結果、高品質かつ高信頼性のある半導体素子を製造することができる。このＳｉＣエピタキシャルウエハ１は、とりわけ、１０ｋＶ以上の高耐圧素子用途に非常に適している。
【００５８】
しかも、この実施形態では、ＳｉＣエピタキシャル層３をＳｉＣ基板２のＳｉ面に形成しているので、Ｃ面に形成する場合に比べて、ＳｉＣエピタキシャル層３の残留電子濃度を一層小さくすることができる。
以上のＳｉＣエピタキシャルウエハ１は、たとえば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ショットキーバリアダイオード、トレンチゲート型ＭＯＳＦＥＴ、およびプレーナゲート型ＭＯＳＦＥＴの例を示す。
【００５９】
図１４は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
ＳｉＣ半導体素子としてのショットキーバリアダイオード２１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。これらにドーピングされたｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
【００６０】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにカソード電極２２が形成されている。
また、ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）には、ＳｉＣエピタキシャル層３の一部を活性領域２３として露出させるコンタクトホール２４を有し、当該活性領域２３を取り囲むフィールド領域２５を覆うフィールド絶縁膜２６が形成されている。フィールド絶縁膜２６は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成されている。
【００６１】
ＳｉＣエピタキシャル層３の表面１０近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、当該コンタクトホール２４の輪郭に沿って形成されている。
このショットキーバリアダイオード２１によれば、従来に比べて、リーク電流が１桁以上低減できることが確認できた。
【００６２】
図１５は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのトレンチゲート型ＭＯＳＦＥＴ３１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００６３】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極３２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度がたとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域３３が形成されている。ＳｉＣエピタキシャル層３において、ボディ領域３３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域３４である。
【００６４】
ＳｉＣエピタキシャル層３には、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル層３の表面１０からボディ領域３３を貫通し、その最深部がドレイン領域３４に達している。
ゲートトレンチ３５の内面およびＳｉＣエピタキシャル層３の表面１０には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで埋め尽くすことにより、ゲートトレンチ３５内にゲート電極３７が埋設されている。
【００６５】
ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ＋型のソース領域３８が形成されている。
また、ＳｉＣエピタキシャル層３には、その表面１０からソース領域３８を貫通し、ボディ領域３３に接続されるｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域３９が形成されている。
【００６６】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８およびボディコンタクト領域３９に接続されている。
ソース電極４２とドレイン電極３２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、トレンチゲート型ＭＯＳＦＥＴ３１をオン状態にさせることができる。
【００６７】
このトレンチゲート型ＭＯＳＦＥＴ３１の製造工程では、イオン注入領域（たとえば、ボディ領域３３、ソース領域３８など）を活性化させるために高温アニール（たとえば、１５００℃以上）を行う。高温アニール工程では、通常、カーボンキャップなどを用いてＳｉＣエピタキシャル層３の表面１０を保護しなければ、ステップバンチング９が増加し易い。
【００６８】
そこで、この実施形態で得られたＳｉＣエピタキシャルウエハ１を用いれば、高温アニールの際に表面１０保護を施さなくても、ステップバンチング９の増加を防止することができる。
また、ＳｉＣエピタキシャル層３のステップバンチング９は、ＭＯＳＦＥＴ３１の酸化膜１６界面においてキャリアの散乱要因になるため、ステップバンチング９の線密度が大きいと、キャリア移動度が低下する。この実施形態では、ステップバンチング９の線密度を従来に比べて１／５０に小さくすることができるので、キャリア移動度を向上させることができる。
【００６９】
図１６は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのプレーナゲート型ＭＯＳＦＥＴ５１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００７０】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極５２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度が、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル層３において、ボディ領域５３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域５４である。
【００７１】
ボディ領域５３の表層部には、ｎ＋型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
ソース領域５５の内側には、ｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
【００７２】
ＳｉＣエピタキシャル層３の表面１０には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）およびソース領域５５の外周縁を覆っている。
ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。
【００７３】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５およびボディコンタクト領域５６に接続されている。
ソース電極６１とドレイン電極５２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
【００７４】
このプレーナゲート型ＭＯＳＦＥＴ５１においても、図１５のトレンチゲート型ＭＯＳＦＥＴ３１と同様に、高温アニールの際に表面保護を施さなくてもステップバンチング９の増加を防止でき、キャリア移動度を向上させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、ＳｉＣ基板２の主面４（基板表面）は、図１７（ａ）（ｂ）に示すように、（０００１）面に対して［−１１００］軸のオフ方向に４°以下のオフ角θで傾斜していてもよい。
【００７５】
また、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてＭＯＳキャパシタを製造することもできる。そのＭＯＳキャパシタでは、歩留まりおよび信頼性を向上させることができ、とりわけ歩留まりに関しては、２０％以上向上させることができる。また、信頼性については初期不良を減少させることができる。
また、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてバイポーラトランジスタを製造することもできる。バイポーラトランジスタは、増幅率が高い方が好ましいが、ステップバンチング９の線密度が高いと、表面１０再結合の影響により高い増幅率が得ることが困難である。そこで、この実施形態のＳｉＣエピタキシャルウエハ１を用いれば、ＳｉＣエピタキシャル層３のステップバンチング９の線密度および残留電子濃度が低い上に、高いＣ／Ｓｉ比でエピ成長したものであるので、バイポーラトランジスタの増幅率を、従来に比べて一層向上させることができる。
【００７６】
その他、この実施形態のＳｉＣエピタキシャルウエハ１は、ｐｎダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）、ＣＭＯＳなどの製造に用いることもできる。
また、前述のショットキーバリアダイオード２１、トレンチゲート型ＭＯＳＦＥＴ３１およびプレーナゲート型ＭＯＳＦＥＴ５１に関して、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード２１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００７７】
本発明の半導体素子は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００７８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００７９】
次に、本発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
（１）実施例１
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して［１１−２０］軸方向に４°のオフ角θを付けて切り出すことによりＳｉＣベアウエハを得た。次に、ＳｉＣベアウエハの切り出し面（（０００１）面）をラップ加工で研磨した。機械加工後、ＳｉＣベアウエハの切り出し面（（０００１）面）を、ＣＭＰにより５００ｎｍ以上除去した。その後、機能水を用いてメガソニック洗浄し、イオナイザで乾燥させた後、ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲でＳｉＣエピタキシャル層を成長させた（厚さ５μｍ ６００Ｖ耐圧対応）。以上より得られたＳｉＣエピタキシャルウエハのステップバンチングの線密度を測定したところ、４０ｃｍ−１以下であった。
（２）実施例２
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して［−１１００］軸方向に４°のオフ角θを付けて切り出したこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（３）実施例３
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して［1１−２０］軸方向に２°のオフ角θを付けて切り出したこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（４）実施例４
機械加工後、ＳｉＣベアウエハの切り出し面（（０００１）面）を、プラズマエッチングにより５００ｎｍ以上除去したこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（５）実施例５
ＣＭＰによる５００ｎｍ以上の除去後に、ＳｉＣ基板の主面をドライ酸化することにより酸化膜（厚さ４０ｎｍ）を形成する工程と、その後、当該酸化膜をＨＦで除去する工程を行ったこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（６）実施例６
プラズマエッチングによる５００ｎｍ以上の除去後に、ＳｉＣ基板の主面をドライ酸化することにより酸化膜（厚さ４０ｎｍ）を形成する工程と、その後、当該酸化膜をＨＦで除去する工程を行ったこと以外は、実施例４と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（７）実施例７
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、１２００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（８）実施例８
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、２４００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（９）実施例９
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、３３００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（１０）実施例１０
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、６６００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
【符号の説明】
【００８０】
１ ＳｉＣエピタキシャルウエハ
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ （ＳｉＣ基板の）主面
５ テラス面
６ ステップ面
７ レイヤ
８ ステップライン
９ ステップバンチング
１０ （ＳｉＣエピタキシャル層の）表面
１１ 基底面転位
１２ エッチピット
１３ ＳｉＣインゴット
１４ ＳｉＣベアウエハ
１５ 切り出し面
１６ 酸化膜
２１ ショットキーバリアダイオード
２２ カソード電極
２３ 活性領域
２４ コンタクトホール
２５ フィールド領域
２６ フィールド絶縁膜
２７ アノード電極
２８ ＪＴＥ構造
３１ トレンチゲート型ＭＯＳＦＥＴ
３２ ドレイン電極
３３ ボディ領域
３４ ドレイン領域
３５ ゲートトレンチ
３６ ゲート絶縁膜
３７ ゲート電極
３８ ソース領域
３９ ボディコンタクト領域
４０ 層間絶縁膜
４１ コンタクトホール
４２ ソース電極
５１ プレーナゲート型ＭＯＳＦＥＴ
５２ ドレイン電極
５３ ボディ領域
５４ ドレイン領域
５５ ソース領域
５６ ボディコンタクト領域
５７ ゲート絶縁膜
５８ ゲート電極
５９ 層間絶縁膜
６０ コンタクトホール
６１ ソース電極
【技術分野】
【０００１】
本発明は、所定のオフ角を有するＳｉＣエピタキシャルウエハおよびそれを用いたＳｉＣ半導体素子に関する。
【背景技術】
【０００２】
近年、Ｓｉ半導体に比べて高耐圧化、大電流化、低オン抵抗化、高効率化、低消費電力化、高速スイッチングなどを実現できるＳｉＣ（シリコンカーバイド：炭化ケイ素）半導体が注目されている。
ＳｉＣ半導体は、通常、ＳｉＣインゴットから切り出す際に、（０００１）面から所定のオフ角を付ける。切り出されたウエハは研磨などの加工が施され、加工面上にエピタキシャル層が形成されたエピタキシャルウエハの状態で使用される。ＳｉＣエピタキシャル層の成長過程では、オフ角により生じる原子ステップとテラスとよぶ原子平坦面からなる表面に成長の結晶核が生成する。結晶核は熱力学的エネルギーによりテラス上を拡散し、ステップ端で安定化する。このような成長メカニズムはステップフローと呼ばれる。理想的には、成長初期のテラス幅を保ったまま成長するため、ＳｉＣの分子１層分の高さのステップも同様に保たれるが、実際には、ウエハ表面の欠陥の有無や、成長温度や成長中の雰囲気などの熱力学的な要因が影響して、結晶核の拡散速度に不均一性が生じて、テラス幅も不均一になる。テラス幅が狭くなるところでは、ステップが集まって束になり（以降、ステップバンチングと呼ぶ）、ＳｉＣの分子２層分以上の高さになる。
【０００３】
エピウエハ表面は、デバイスの動作領域でもあり、電極や酸化膜などの界面にもなる。そのため、表面の凹凸であるステップバンチングは、デバイスの動作へ影響を及ぼし、ショットキー電極との界面では、逆方向リーク電流を増大させ、酸化膜との界面では、信頼性低下を引き起こす。同様にｐｎ接合界面ではリーク電流の増加、イオン注入により形成されたバイポーラ動作領域では表面再結合の増加などに影響する。同様に、ＳｉＣエピタキシャル層に存在する基底面転位（ＢＰＤ：Basal Plane Dislocation）も、デバイスの特性に影響を及ぼすことが、非特許文献１などで報告されている。
【０００４】
そこで、非特許文献１では、ＳｉＣエピタキシャル層のＢＰＤ密度を小さくするために、ＳｉＣエピタキシャル成長前に、ＳｉＣ基板の主面を５００℃以上の溶融ＫＯＨを用いてエッチングすることにより、当該主面にエッチピットを形成する方法が提案されている。
その一方で、非特許文献２では、ＳｉＣエピタキシャルウエハの表面のステップバンチングの線密度は、ＳｉＣエピタキシャル層形成時の温度およびＣ／Ｓｉ比（Ｃ（炭素）とＳｉ（シリコン）との供給比）に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチングの発生を防止できると報告されている。
【先行技術文献】
【特許文献】
【０００５】
【非特許文献１】J. J. Sumakeris, et al. Material Science Forum Vol.457-460 (2004) p.1113-1116
【非特許文献２】Keiji Wada, et al. Journal of Crystal Growth 291 (2006) pp.370-374
【非特許文献３】James A. Cooper, JR., Anant Agarwal, Proceedings of the IEEE Vol.90, No.6 (2002) pp.956-968
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＳｉＣ基板にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融ＫＯＨの温度が１０℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融ＫＯＨを用いたエッチングにより、ＢＰＤ以外の転位、たとえば、貫通螺旋転位（ＴＳＤ：Threading Screw Dislocation）や貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）のエッチピットも出現するので、ＳｉＣ基板の主面の凹凸が数μｍ以上の大きさになる。その結果、ＳｉＣエピタキシャル層の形成後の表面凹凸も大きくなる。そのため、ＳｉＣエピタキシャル層にデバイスを形成する前に、ＳｉＣエピタキシャル層の表面を平坦化するための加工が必要であるが、平坦化加工の際に、ＳｉＣエピタキシャル層の表面にダメージを与えてしまう。
【０００７】
一方、ＳｉＣ基板のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高耐圧かつ高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層の表面に発生するステップバンチングの線密度が大きくなるという不具合がある。たとえば、Ｃ／Ｓｉ比＝０．５の場合ではステップバンチングの線密度は５００ｃｍ−１であるのに対し、Ｃ／Ｓｉ比＝１．５の場合では、ステップバンチングの線密度が６０００ｃｍ−１となり、Ｃ／Ｓｉ比の増加に伴ってステップバンチングの線密度は増加してしまう。
【０００８】
本発明の目的は、高品質かつ高信頼性の素子を作製できるＳｉＣエピタキシャルウエハ、およびそれを用いて得られるＳｉＣ半導体素子を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明のＳｉＣエピタキシャルウエハは、４°以下のオフ角を有するＳｉＣ基板と、前記ＳｉＣ基板の主面に形成され、その表面に０．５ｎｍ以上の高さのステップバンチングが形成されたＳｉＣエピタキシャル層とを含み、前記ステップバンチングの線密度が４０ｃｍ−１以下である。
このＳｉＣエピタキシャルウエハを用いて作製された、ショットキーバリアダイオード、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（バイポーラトランジスタ)、ｐｎダイオード、サイリスタ、ＩＧＢＴ（Insulated gate bipolar transistor)などの各種ＳｉＣ半導体素子を動作させた場合でも、ステップバンチングの線密度が４０ｃｍ−１以下であるため、ＳｉＣエピタキシャル層の表面または界面の欠陥領域を減らすことができる。その結果、素子のリーク電流、酸化膜厚の不均一性、界面準位、表面再結合などの低減や、電界効果移動度の向上に効果があるので、高品質かつ高信頼性のＳｉＣ半導体素子を提供することができる。
【００１０】
なお、前記ステップバンチングの線密度は５ｃｍ−１であることが、さらに好ましい。
また、前記ＳｉＣ基板の前記主面は、（０００１）面に対して［１１−２０］軸方向に前記４°以下のオフ角で傾斜した面であってもよいし、（０００１）面に対して［−１１００］軸方向に前記４°以下のオフ角で傾斜した面であってもよい。
また、前記ＳｉＣ基板の前記主面は、前記４°以下のオフ角で当該ＳｉＣインゴットから切り出されたＳｉＣベアウエハの切り出し面を、研削、ラッピングなどの機械加工した後、研磨（主にＣＭＰ）またはプラズマエッチングによる削り量が５００ｎｍ以上であることが好ましい。
【００１１】
すなわち、ＳｉＣベアウエハを機械加工した後、ＣＭＰまたはプラズマエッチングによる削り量を５００ｎｍ以上とすることで、機械加工により発生したＳｉＣベアウエハの表面のダメージ層を十分に除去して、表面を平坦化できる。その結果、当該ＳｉＣベアウエハ上にエピタキシャル成長しても、そのＳｉＣエピタキシャル層の表面のステップバンチングの線密度を４０ｃｍ−１以下にすることができる。
【００１２】
さらに好ましくは、前記ＳｉＣベアウエハの前記切り出し面は、その機械加工前および／または機械加工後、研磨前および／または研磨後、プラズマエッチング前および／またはプラズマエッチング後に、ドライ酸化法またはウエット酸化法により処理されている。
これにより、ＳｉＣ基板の主面に、基底面転位のピットを適切なサイズで形成することができる。そのため、ＳｉＣウエハのＳｉＣエピタキシャル層の基底面転位密度（ＢＰＤ密度）を小さくすることができる。たとえば、エピタキシャル成長の際に基底面転位はＳｉＣベアウエハからエピタキシャル層へ伝播してしまうが、基底面転位の場所に適切なサイズのピットが形成されていると、基底面転位はオフ角の方向以外には伝播できなくなり、前記ＳｉＣエピタキシャル層の基底面転位密度を１０ｃｍ−２以下にすることができる。その結果、素子の特性、たとえば、オン抵抗低減、ｐｎダイオードなどのバイポーラ動作の順方向電圧上昇の抑制に効果がある。
【００１３】
さらに、研磨後またはプラズマエッチング後に酸化処理する場合には、研磨やプラズマエッチングで除去しきれなかったＳｉＣベアウエハの表面のダメージ層、研磨やプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。そのため、ＳｉＣエピタキシャル層の表面のステップバンチングの発生を一層減らすことができる。
【００１４】
また、前記ＳｉＣ基板は４Ｈ−ＳｉＣからなることが好ましく、前記ＳｉＣ基板の前記主面はＳｉ面であることが好ましい。主面がＳｉ面であれば、同じＣ／Ｓｉ比でＳｉＣを結晶成長させても、成長後の残留電子濃度を低く抑えることができる。
また、前記ＳｉＣエピタキシャル層は４Ｈ−ＳｉＣからなることが好ましく、その窒素濃度が５×１０１６ｃｍ−３以下であることが好ましい。
【００１５】
また、前記ＳｉＣエピタキシャル層の厚さが３μｍ以上であることが好ましく、４μｍ〜１００μｍであることがさらに好ましい。一般的に半導体素子の耐圧は、耐圧を保持する層の厚さに比例し、ＳｉＣ半導体素子の場合、ＳｉＣエピタキシャル層の厚さをこの範囲にすることにより、３００Ｖから１０ｋＶの耐圧を確保することができる。
そして、本発明のＳｉＣ半導体素子は、上記した本発明のＳｉＣエピタキシャルウエハを用いて形成されている。そのため、ＳｉＣエピタキシャル層の表面における欠陥密度減少に因る、リーク電流低減、電界効果移動度向上、電流増幅率増加などの効果があり、非常に高品質かつ高信頼性のある素子である。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。
【図２】図２は、ＳｉＣエピタキシャル層における厚さとキャリア濃度との相関図である。
【図３】図３は、ＳｉＣエピタキシャル層における厚さとオン抵抗との相関図である。
【図４】図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図５】図５は、図４のユニットセルを（０００１）面の真上から見た図である。
【図６】図６（ａ）（ｂ）は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は断面図であって、図６（ａ）の切断線Ａ−Ａでの断面を示している。
【図７】図７は、ＳｉＣ基板のオフ角とステップ成長幅との関係を示すグラフである。
【図８】図８（ａ）（ｂ）は、ステップバンチングの線密度を説明するための図である。
【図９】図９は、ステップバンチングと基底面転位との対応関係を示す図である。
【図１０】図１０は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
【図１１】図１１は、ＳｉＣエピタキシャル成長前の酸化処理の有無により、エピ表面のＢＰＤがどの程度変化するかを説明するための図である。
【図１２】図１２は、従来技術および本発明における、Ｃ／Ｓｉ比とステップバンチングの線密度との関係を示すグラフである。
【図１３】図１３は、Ｓｉ面およびＣ面それぞれに形成されたＳｉＣエピタキシャル層における、Ｃ／Ｓｉ比と残留電子濃度との関係を示すグラフである。
【図１４】図１４は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
【図１５】図１５は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
【図１６】図１６は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
【図１７】図１７（ａ）（ｂ）は、ＳｉＣ基板のオフ角の変形例を示す図であって、図１７（ａ）は平面図、図１７（ｂ）は断面図であって、図１７（ａ）の切断線Ｄ−Ｄでの断面を示している。
【発明を実施するための形態】
【００１７】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るＳｉＣエピタキシャルウエハの概略図である。図２は、ＳｉＣエピタキシャル層における厚さとキャリア濃度との相関図である。図３は、ＳｉＣエピタキシャル層における厚さとオン抵抗との相関図である。
ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣからなり、ＳｉＣ基板２と、ＳｉＣ基板２に積層されたＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ＳｉＣエピタキシャル層３の厚さｔ２は、ＳｉＣ基板２よりも薄く、たとえば、５μｍ以上、好ましくは、４μｍ〜１００μｍである。また、ＳｉＣエピタキシャル層３の窒素濃度は、たとえば、５×１０１６ｃｍ−３以下である。ＳｉＣエピタキシャル層３の厚さと窒素濃度をこの範囲にすることにより、図２に示すように、３００Ｖから１０ｋＶの耐圧を確保することができる。
【００１８】
図２は、ＳｉＣエピタキシャル層３における厚さとキャリア濃度との相関図である。図２では、Ｘ軸：ＳｉＣエピタキシャル層３の厚さＷ、Ｙ軸：ＳｉＣエピタキシャル層３のキャリア濃度ＮＤとするＸＹ平面に、互いに等しい耐圧Ｖｂのプロットをつなぐことによって得られた６つの等耐圧線（６００Ｖ、９００Ｖ、１２００Ｖ、３３００Ｖ、６６００Ｖおよび１０ｋＶ）が示されている。また、参考として、耐圧が６００ＶのＳｉデバイスの等耐圧線も示されている。
【００１９】
図２の等耐圧線を構成する各プロット（耐圧Ｖｂ）の座標は、下記式（１）によって求めた。
【００２０】
【数１】
【００２１】
また、図２のＳｉＣおよびＳｉそれぞれのガイドラインは、下記式（２）によって求めた。
【００２２】
【数２】
【００２３】
上記式（１）〜（２）において、各量記号は、以下ことを表現している。
・Ｅｂ：絶縁破壊電界
Ｓｉでは３×１０５Ｖ／ｍ、ＳｉＣでは３×１０６Ｖ／ｍ
・ｑ：電荷素量＝１．６×１０−１９Ｃ
・ＮＤ：キャリア濃度
・Ｗ：エピタキシャル層の厚さ
・ε０：真空の誘電率＝８．８５×１０−１２Ｆ／ｍ
・εｓ：比誘電率
Ｓｉでは１１．８、ＳｉＣでは９．７
キャリア濃度ＮＤについては、ｎ型ＳｉＣの場合、キャリア濃度≒窒素濃度であるので、ＳｉＣエピタキシャル層３の窒素濃度をキャリア濃度とした。ＳｉＣエピタキシャル層３の窒素濃度は、エピタキシャル成長条件で調整することができる。たとえば、エピタキシャル成長中にＳｉＨ４流量に対する窒素流量の割合を増加することによって、窒素濃度（キャリア濃度）を増加させることができる。
【００２４】
また、図３に、ＳｉＣエピタキシャル層３における厚さとオン抵抗との相関を示す。
図３では、Ｘ軸：ＳｉＣエピタキシャル層３の厚さＷ、Ｙ軸：ＳｉＣエピタキシャル層３のオン抵抗ＳＲとするＸＹ平面に、互いに等しい耐圧Ｖｂのプロットをつなぐことによって得られた６つの等耐圧線（６００Ｖ、９００Ｖ、１２００Ｖ、３３００Ｖ、６６００Ｖおよび１０ｋＶ）が示されている。また、参考として、耐圧が６００ＶのＳｉデバイスの等耐圧線も示されている。
【００２５】
図３において、オン抵抗ＳＲは、下記式（３）によって求めた。
【００２６】
【数３】
【００２７】
上記式（３）において、各量記号は、以下ことを表現している。
・ｑ：電荷素量＝１．６×１０−１９Ｃ
・ＮＤ：キャリア濃度
・Ｗ：エピタキシャル層の厚さ
・μ：移動度
Ｓｉでは１．４×１０３ｃｍ２Ｖ−１ｓ−１、ＳｉＣでは９００ｃｍ２Ｖ−１ｓ−１
なお、ＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。この実施形態では、ＳｉＣエピタキシャルウエハ１は、４Ｈ−ＳｉＣに限らず、たとえば、３Ｃ−ＳｉＣ、２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣなどであってもよい。これらの中では、６Ｈ−ＳｉＣなどの六方晶ＳｉＣが好ましい。
【００２８】
そして、この実施形態では、ＳｉＣ基板２は４°以下のオフ角を有している。具体的には、ＳｉＣ基板２の主面４（基板表面）が、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角で傾斜した面となっている。
（０００１）、［１１−２０］などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図４および図５を参照して説明することができる。
【００２９】
図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図５は、図４のユニットセルを（０００１）面の真上から見た図である。なお、図４の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図４に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子に対して［０００−１］軸側に位置している。
【００３０】
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、［０００１］軸に垂直であり、かつ（０００１）面の真上から見た場合において六角柱の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸［２−１−１０］、ａ２軸［−１２−１０］およびａ３軸［−１−１２０］である。
【００３１】
図５に示すように、ａ１軸とａ２軸との間の頂点を通る方向が［１１−２０］軸であり、ａ２軸とａ３軸との間の頂点を通る方向が［−２１１０］軸であり、ａ３軸とａ１軸との間の頂点を通る方向が［１−２１０］軸である。
六角柱の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角柱の各側面の法線となる軸がそれぞれ、ａ１軸と［１１−２０］軸との間から時計回りに順に、［１０−１０］軸、［１−１００］軸、［０−１１０］軸、［−１０１０］軸、［−１１００］軸および［０１−１０］軸である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００３２】
そして、ＳｉＣ基板２の主面４は、図６（ａ）（ｂ）に示すように、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角θで傾斜した面となっている。
図６（ａ）（ｂ）は、図１のＳｉＣエピタキシャルウエハの要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は断面図であって、図６（ａ）の切断線Ａ−Ａでの断面を示している。図７は、ＳｉＣ基板のオフ角とステップ成長幅との関係を示すグラフである。
【００３３】
図６（ｂ）に示すように、ＳｉＣ基板２の主面４は、その法線ｎの方向が［０００１］軸方向と一致しておらず、（０００１）面に対して［１１−２０］軸のオフ方向に４°以下のオフ角θで傾斜している。オフ方向とは、図４に示すように、［０００１］軸に対するＳｉＣ基板２の法線ｎの傾斜する方向を指し、［０００１］軸から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、［１１−２０］軸に一致している。
【００３４】
これにより、ＳｉＣ基板２は、（０００１）面から構成される平坦なテラス面５と、主面４が（０００１）面に対して傾斜すること（オフ角θ）により生じるテラス面５の段差部分とから形成され、段差部分は［１１−２０］軸に垂直な（１１−２０）面であるステップ面６を有している。段差部分の高さ（ステップ高さｈ）は、１つのシリコン原子の上に炭素原子が結合したＳｉ-Ｃペアのレイヤ７（bi-layer）に相当し、０．２５ｎｍである。
【００３５】
図６（ａ）に示すように、各レイヤ７のステップ面６は、［１１−２０］軸方向にテラス面５の幅を保ちながら、規則的に並ぶことになる。また、ステップ面６のステップエッジとなるステップライン８は、［１１−２０］軸方向と垂直の関係を保ちながら（言い換えれば、[−１１００]軸方向と平行の関係を保ちながら）、テラス面５の幅を取りながら平行に並ぶようになる。
【００３６】
そして、ＳｉＣエピタキシャル層３は、ＳｉＣ基板２のテラス面５およびステップ面６を保ちながら、各レイヤ７が［１１−２０］軸方向に沿って横方向に結晶成長することにより形成されている。各レイヤ７の成長方向の幅（ステップ成長幅ｓ）は、ＳｉＣエピタキシャル層３の厚さｔ２を用いて、ｔ２／ｓｉｎθで表すことができる。また、ＳｉＣエピタキシャル層３の表面１０（エピ表面）での、各レイヤ７の成長方向の幅（ステップ進行幅Ｌ）は、ｔ２／ｔａｎθで表すことができる。また、ステップ成長幅ｓは、オフ角θが４°以下と小さいので、ステップ進行幅Ｌとほぼ同じ値になる。角度の単位がラジアンであれば、ｔ２／ｓｉｎθ≒ｔ２／ｔａｎθ≒ｔ２／θとなる。ステップ成長幅ｓは、ＳｉＣエピタキシャル層３の厚さｔ２に応じて厚くなる。たとえば、ｔ２＝１μｍのとき、好ましいステップ成長幅ｓは、１０μｍ〜１００μｍである。
【００３７】
また、ＳｉＣ基板２のオフ角θは、好ましくは０．５°〜４°、より好ましくは１°〜４°である。オフ角θがこの範囲であれば、ステップ成長幅ｓを概ね一定にできるので、ＳｉＣエピタキシャルウエハ１の量産時の制御性を向上させることができる。たとえば、図７に示すように、厚さ１μｍのＳｉＣエピタキシャル層３を成長させる際、オフ角が０．５°〜４°であれば、ステップ成長幅ｓを２０μｍ〜１００μｍの範囲に収めることができる。
【００３８】
一方、ＳｉＣエピタキシャル層３の成長過程では、各レイヤ７（原子層）が横方向に結晶成長していくため、ステップバンチング９が発生する。ステップバンチング９とは、図６（ｂ）に示すように、ＳｉＣエピタキシャル層３の表面１０において、レイヤ７（原子層）が２層以上統合されて形成されるものであり、０．５ｎｍ以上のステップ高さｈを有するステップ面６が形成された状態のことをいう。したがって、この実施形態では、ステップバンチング９は、ステップライン８に沿って（つまり、［１１−２０］軸方向と垂直な方向に平行）形成されている。
【００３９】
この実施形態においても、ＳｉＣエピタキシャル層３の表面１０にステップバンチング９が形成されているが、その線密度が４０ｃｍ−１以下であり、従来に比べて非常に小さい。ステップバンチング９の線密度は、たとえば、図８（ａ）（ｂ）に示すように測定することができる。
図８（ａ）（ｂ）は、ステップバンチングの線密度を説明するための図である。
【００４０】
ステップバンチング９の線密度は、たとえば、ＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）を用いて測定することができる。ここで、ステップバンチング９の線密度の計測では、１０本前後のステップバンチング９を計測することによって、信頼性の高い計測が可能になる。そうすると、ＡＦＭ（最大撮影範囲としてｘ＝０．１ｍｍ）を用いて線密度４０ｃｍ−１のウエハでステップバンチング９を１０本計測するには、１０本／４０ｃｍ−１＝０．２５ｃｍ＝２．５ｍｍの幅が必要になる。つまり、ｘ＝０．１ｍｍの画像の場合、２５枚の画像が必要である。そのため、ＡＦＭを用いた計測では、図８（ｂ）に示すように、ウエハを横方向に横断するようにして計測することが好ましい。また、たとえばＡＦＭ（最大撮影範囲としてｘ＝０．１ｍｍ）を用いて６インチ＝１５０ｍｍウエハのステップバンチング９を計測するときの計測下限値は、当該ウエハにステップバンチングが１本しかない場合、１／１５ｃｍ＝０．０６６６・・・となるので、０．１ｃｍ−１となる。
【００４１】
このようなステップバンチング９は、図６（ｂ）に示すように、結晶成長の際にＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播した基底面転位１１（ＢＰＤ：Basal Plane Dislocation）の位置に対応して存在している。すなわち、基底面転位１１が存在するところにはステップバンチング９が発生し易いので、ステップバンチング９を減らすには、ＳｉＣ基板２の主面４が大きな凹凸が形成されていない平滑な面であることは必要だが、さらに、ＳｉＣエピタキシャル層３の基底面転位１１の密度（ＢＰＤ密度）が小さいことも重要である。ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくできれば、ステップバンチング９の発生箇所を少なくできて線密度を小さくできるとともに、基底面転位１１自体が少なくなるので、素子のリーク電流を一層低減することができる。
【００４２】
なお、基底面転位１１とは、ＳｉＣ基板２およびＳｉＣエピタキシャル層３の基底面（０００１）面内に平行な転位のことを示している。
ステップバンチング９と基底面転位１１との対応関係は、たとえば、図９に示すように、ＳｉＣエピタキシャル層３の表面１０を、溶融ＫＯＨ（水酸化カリウム）でウエットエッチングしてエッチピット１２を形成し、当該エッチピット１２がステップバンチング９の線上に形成されることを確認することにより証明できる。
【００４３】
そして、このようなエッチピットを、ＳｉＣのエピタキシャル成長前に、ＳｉＣ基板２の主面４を５００℃以上の溶融ＫＯＨを用いてエッチングすることにより形成すれば、ＳｉＣ基板２からＳｉＣエピタキシャル層３に伝播するＢＰＤ密度を減少させることができると、非特許文献１には開示されている。
しかしながら、ＳｉＣ基板２にエッチピットを形成するプロセスを制御することは難しく、たとえば、溶融ＫＯＨの温度が１０℃異なれば、エッチピットのサイズが大きく変化してしまう。また、溶融ＫＯＨを用いたエッチングにより、基底面転位以外の転位、たとえば、貫通螺旋転位（ＴＳＤ：Threading Screw Dislocation）や貫通刃状転位（ＴＥＤ：Threading Edge Dislocation）のエッチピットも出現するので、ＳｉＣ基板２の主面４の凹凸が数μｍ以上の大きさになる。その結果、ＳｉＣエピタキシャル層３の形成後の表面凹凸も大きくなる。そのため、ＳｉＣエピタキシャル層３にデバイスを形成する前に、ＳｉＣエピタキシャル層３の表面１０を平坦化するための加工が必要であるが、平坦化加工の際に、ＳｉＣエピタキシャル層３の表面１０にダメージを与えてしまう。
【００４４】
そこで、この実施形態では、後述するように、ＳｉＣエピタキシャル層３の成長前に、ＳｉＣ基板２の主面４を、ドライ酸化法またはウエット酸化法で酸化処理している。これにより、基底面転位１１以外の転位のエッチピットの出現を防止できながら、ＳｉＣ基板２の主面４に、基底面転位１１のピットを適切なサイズで形成することができる。
次に、図１０を参照して、ＳｉＣエピタキシャルウエハの製造方法を具体的に説明する。
【００４５】
図１０は、図１のＳｉＣエピタキシャルウエハの製造工程を工程順に示す図である。
まず、図１０（ａ）に示すように、六方晶ＳｉＣインゴット１３を用意する。次に、当該ＳｉＣインゴット１３を、（０００１）面に対して［１１−２０］軸方向に４°以下のオフ角θを付けて切り出すことにより、複数枚のＳｉＣベアウエハ１４を得る。次に、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を、ラップ加工などの機械加工により研磨する。
【００４６】
機械加工後、図１０（ｂ）に示すように、ＳｉＣベアウエハ１４の切り出し面１５（（０００１）面）を５００ｎｍ以上除去する。除去方法は、たとえば、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）、プラズマエッチングにより行なうことができるが、好ましくは、プラズマエッチングで行う。それぞれの処理の条件は、次の通りである。
＜ＣＭＰ条件＞
・研磨速度：０．０１ｎｍ／ｈ〜０．５ｎｍ／ｈ、好ましくは、０．１ｎｍ／ｈ
＜エッチング条件 ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）＞
・圧力：２００Ｐａ〜４００Ｐａ、好ましくは、４００Ｐａ
・原料ガス（流量）：ＡｒもしくはＯ２を３０ｓｃｃｍおよびＣＦ４を６０ｓｃｃｍ、またはＣｌ２単独で１００ｓｃｃｍ
・ＲＦパワー：１００Ｗ〜１０００Ｗ、好ましくは、５００Ｗ
・基板バイアス：１０Ｗ〜１００Ｗ、好ましくは、５０Ｗ
・エッチングレート：１０ｎｍ／ｍｉｎ〜２００ｎｍ／ｍｉｎ、好ましくは、５０ｎｍ／ｍｉｎ
プラズマエッチングが好ましい理由は、ＳｉＣは非常に硬い材料であるため、ダメージの少ないＣＭＰで５００ｎｍ以上除去するには数時間必要であるが、プラズマエッチングでは２０分程度の短時間で済むためである。一方、ＳｉＣベアウエハ１４の切り出し面１５が受けるダメージについては、ＳｉなどのＳｉＣよりも柔らかい材料では大きなダメージを受けるおそれがあるが、ＳｉＣは非常に硬いため、プラズマエッチングによるダメージを少なくできるので、特に問題とならない。
【００４７】
この５００ｎｍ以上の除去により、切り出し後の機械加工により発生したＳｉＣベアウエハ１４の切り出し面１５のダメージ層が十分に除去され、厚さｔ１が２００μｍ〜５００μｍのＳｉＣ基板２が得られる。
たとえばＣＭＰにより除去を行った場合には、除去後、ＳｉＣエピタキシャル層３の形成前に、ＣＭＰにより発生するパーティクルを除去するための表面洗浄工程と、表面洗浄工程で用いられた洗浄液の乾燥させる乾燥工程とを実行することが好ましい。ＣＭＰにより発生するパーティクルは、ＳｉＣエピタキシャル層３の表面１０でステップをバンチングさせる原因となるためである。
【００４８】
表面洗浄工程では、メガソニック洗浄を利用することができ、好ましくは、機能水（オゾン水、水素水など）を用いてＳｉＣ基板２の主面４をメガソニック洗浄する。なお、メガソニック洗浄に限らず、ジェット洗浄、スクラバー洗浄によりパーティクルを除去してもよい。
乾燥工程では、ＳｉＣ基板２が乾燥するにつれて、その主面４にパーティクルが再付着するおそれがあるので、イオナイザもしくはイオナイズドエアを使用することが好ましい。これにより、ＳｉＣエピタキシャル層３でのステップバンチング９の発生を確実に抑えることができる。
【００４９】
次に、図１０（ｃ）に示すように、ＳｉＣ基板２の主面４（０００１）面を酸化処理することにより、ＳｉＣ基板２の主面４に酸化膜１６を形成する。酸化処理は、ドライ酸化法、ウエット酸化法のどちらで行なってもよい。酸化処理の条件は、たとえば、次の通りである。なお、図示は省略するが、当該酸化膜１６は、ＳｉＣ基板２の裏面および周面にも形成される。
＜酸化条件＞
・酸化温度：１０００℃〜１４００℃、好ましくは、１１００℃〜１３００℃
・雰囲気：Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２、ＡｉｒおよびＨ２Ｏ、好ましくは、Ｏ２、ＮＯ、Ｎ２Ｏ、ＮＯ２
・酸化時間：２ｈ〜４８ｈ、好ましくは、８ｈ
・酸化膜厚：１０ｎｍ〜２０００ｎｍ、好ましくは、２０ｎｍ〜８０ｎｍ、具体的に好ましくは、ドライ酸化法で４０ｎｍ
その後、フッ酸（ＨＦ）を用いて、酸化膜１６を除去する。
【００５０】
この酸化膜１６の形成工程および除去工程を行うことにより、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。また、ＳｉＣ基板２の主面４に、基底面転位１１のピットを適切なサイズで形成することができる。
【００５１】
なお、酸化膜１６の形成工程および除去工程は、５００ｎｍ以上の除去処理後だけでなく、除去処理前でのみ行ってもよいし、除去処理の前後両方で行ってもよい。
次に、図１０（ｄ）に示すように、ＳｉＣ基板２上に、ＳｉＣエピタキシャル層３を結晶成長させる。結晶成長の条件は、たとえば、次の通りである。
＜ＳｉＣエピタキシャル層の形成条件＞
・成長温度：１６００℃〜１７００℃
・圧力：１０ｋＰａ〜１５ｋＰａ
・Ｈ２流量：１００ｓｌｍ〜２００ｓｌｍ
・原料ガス：ＳｉＨ４、Ｃ３Ｈ８、Ｎ２
・成長速度：１μｍ／ｈ〜２０μｍ／ｈ
・Ｃ／Ｓｉ供給比：１．０〜１０．０、好ましくは、１．３〜２．０
ＳｉＣエピタキシャル層３を成長させることにより、図１のＳｉＣエピタキシャルウエハ１を得ることができる。
【００５２】
このようにして得られたＳｉＣエピタキシャルウエハ１では、ステップバンチング９（図６参照）の線密度を４０ｃｍ−１以下にすることができる。これは、ＳｉＣエピタキシャル層３の結晶成長前に、ＳｉＣベアウエハ１４の切り出し面１５をＣＭＰまたはプラズマエッチングで５００ｎｍ以上除去することにより、ＳｉＣベアウエハ１４の切り出し後の機械加工により発生したダメージ層を除去して、主面４を平坦化できるためである。
【００５３】
しかも、この実施形態では、当該５００ｎｍ以上の除去後に酸化膜１６の形成工程および除去工程を行うので、ＣＭＰやプラズマエッチングで除去しきれなかったＳｉＣベアウエハ１４の切り出し面１５のダメージ層、ＣＭＰやプラズマエッチングの際に発生した変質層（ダメージ層）を確実に除去することができる。
また、ステップバンチング９は、上述したように、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくしても減らすことができる。この実施形態では、酸化膜１６の形成工程および除去工程を行うことにより、ＳｉＣ基板２の主面４に基底面転位１１のピットを数ｎｍから数μｍの範囲の適切なサイズで形成できるので、表面の凹凸への影響を少なく、ＳｉＣエピタキシャル層３のＢＰＤ密度を小さくすることができる。
【００５４】
具体的には、図１１に示すように、ＳｉＣ基板２の主面４に１０００ｃｍ−２前後の基底面転位１１が存在する場合において、ＳｉＣエピタキシャル層３の成長前に酸化膜１６を形成しないと、ＳｉＣエピタキシャル層３のＢＰＤ密度は８０ｃｍ−２前後であった。これに対し、酸化膜１６を形成した場合には、ＢＰＤ密度を１０ｃｍ−２以下にまで減らすことができる。
【００５５】
また、非特許文献２で報告されているように、ＳｉＣエピタキシャルウエハ１の表面のステップバンチング９の線密度は、ＳｉＣエピタキシャル層３形成時の温度およびＣ／Ｓｉ比に依存しており、Ｃ／Ｓｉ比＝０．５以下にすれば、ステップバンチング９の発生を防止できる。
しかしながら、ＳｉＣ基板２のＳｉ面（０００１）面にＳｉＣをエピタキシャル成長させる場合、高信頼性のデバイスを作製する観点から、ＳｉＣエピタキシャル層３の残留電子濃度は可能な限り小さくさせる方がよい。残留電子濃度を小さくさせるには、エピタキシャル成長時のＣ／Ｓｉ比を高くすることが好ましいが、そうすると、ＳｉＣエピタキシャル層３の表面１０に発生するステップバンチング９の線密度が大きくなるという不具合がある。
【００５６】
これに対し、この実施形態では、Ｃ／Ｓｉ比を高くしても、ステップバンチング９の線密度を従来に比べて小さくすることができる。具体的には、図１２に示すように、Ｃ／Ｓｉ比が１．３のときでもステップバンチング９の線密度を４０ｃｍ−１以下にすることができ、同時に、ＢＰＤ密度も１０ｃｍ−２にすることができた。
すなわち、非特許文献２にあるように、高いＣ／Ｓｉ比でエピタキシャル成長することで、残留電子濃度の低減が可能になるが、従来技術では、ステップバンチング９の線密度が１０００ｃｍ−１以上と非常に高くなるため、デバイス用途には不適切であった。
【００５７】
そこで、この実施形態の手法を用いれば、高いＣ／Ｓｉ比でＳｉＣエピタキシャル層３を成長させても、ステップバンチング９の線密度が４０ｃｍ−１以下となる。そのため、図１３に示すように、ＳｉＣ基板２のＳｉ面およびＣ面のどちらにＳｉＣエピタキシャル層３を成長させた場合でも、残留電子濃度が１×１０１６ｃｍ−３以下となる条件で高品質なエピタキシャル成長が可能になる。その結果、高品質かつ高信頼性のある半導体素子を製造することができる。このＳｉＣエピタキシャルウエハ１は、とりわけ、１０ｋＶ以上の高耐圧素子用途に非常に適している。
【００５８】
しかも、この実施形態では、ＳｉＣエピタキシャル層３をＳｉＣ基板２のＳｉ面に形成しているので、Ｃ面に形成する場合に比べて、ＳｉＣエピタキシャル層３の残留電子濃度を一層小さくすることができる。
以上のＳｉＣエピタキシャルウエハ１は、たとえば、各種ＳｉＣ半導体素子の製造に利用することができる。以下では、それらの一例として、ショットキーバリアダイオード、トレンチゲート型ＭＯＳＦＥＴ、およびプレーナゲート型ＭＯＳＦＥＴの例を示す。
【００５９】
図１４は、図１のＳｉＣエピタキシャルウエハを用いて作製したショットキーバリアダイオードの模式的な断面図である。
ＳｉＣ半導体素子としてのショットキーバリアダイオード２１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。これらにドーピングされたｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
【００６０】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにカソード電極２２が形成されている。
また、ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）には、ＳｉＣエピタキシャル層３の一部を活性領域２３として露出させるコンタクトホール２４を有し、当該活性領域２３を取り囲むフィールド領域２５を覆うフィールド絶縁膜２６が形成されている。フィールド絶縁膜２６は、ＳｉＯ２（酸化シリコン）からなるが、窒化シリコン（ＳｉＮ）など、他の絶縁物からなっていてもよい。このフィールド絶縁膜２６上には、アノード電極２７が形成されている。
【００６１】
ＳｉＣエピタキシャル層３の表面１０近傍（表層部）には、アノード電極２７に接するようにｐ型のＪＴＥ（Junction Termination Extension）構造２８が形成されている。ＪＴＥ構造２８は、フィールド絶縁膜２６のコンタクトホール２４の内外に跨るように、当該コンタクトホール２４の輪郭に沿って形成されている。
このショットキーバリアダイオード２１によれば、従来に比べて、リーク電流が１桁以上低減できることが確認できた。
【００６２】
図１５は、図１のＳｉＣエピタキシャルウエハを用いて作製したトレンチゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのトレンチゲート型ＭＯＳＦＥＴ３１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００６３】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極３２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度がたとえば、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域３３が形成されている。ＳｉＣエピタキシャル層３において、ボディ領域３３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域３４である。
【００６４】
ＳｉＣエピタキシャル層３には、ゲートトレンチ３５が形成されている。ゲートトレンチ３５は、ＳｉＣエピタキシャル層３の表面１０からボディ領域３３を貫通し、その最深部がドレイン領域３４に達している。
ゲートトレンチ３５の内面およびＳｉＣエピタキシャル層３の表面１０には、ゲートトレンチ３５の内面全域を覆うようにゲート絶縁膜３６が形成されている。そして、ゲート絶縁膜３６の内側を、たとえばポリシリコンで埋め尽くすことにより、ゲートトレンチ３５内にゲート電極３７が埋設されている。
【００６５】
ボディ領域３３の表層部には、ゲートトレンチ３５の側面の一部を形成するｎ＋型のソース領域３８が形成されている。
また、ＳｉＣエピタキシャル層３には、その表面１０からソース領域３８を貫通し、ボディ領域３３に接続されるｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域３９が形成されている。
【００６６】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜４０が形成されている。層間絶縁膜４０に形成されたコンタクトホール４１を介して、ソース電極４２がソース領域３８およびボディコンタクト領域３９に接続されている。
ソース電極４２とドレイン電極３２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極３７に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極３７からの電界によりボディ領域３３におけるゲート絶縁膜３６との界面近傍にチャネルを形成することができる。これにより、ソース電極４２とドレイン電極３２との間に電流を流すことができ、トレンチゲート型ＭＯＳＦＥＴ３１をオン状態にさせることができる。
【００６７】
このトレンチゲート型ＭＯＳＦＥＴ３１の製造工程では、イオン注入領域（たとえば、ボディ領域３３、ソース領域３８など）を活性化させるために高温アニール（たとえば、１５００℃以上）を行う。高温アニール工程では、通常、カーボンキャップなどを用いてＳｉＣエピタキシャル層３の表面１０を保護しなければ、ステップバンチング９が増加し易い。
【００６８】
そこで、この実施形態で得られたＳｉＣエピタキシャルウエハ１を用いれば、高温アニールの際に表面１０保護を施さなくても、ステップバンチング９の増加を防止することができる。
また、ＳｉＣエピタキシャル層３のステップバンチング９は、ＭＯＳＦＥＴ３１の酸化膜１６界面においてキャリアの散乱要因になるため、ステップバンチング９の線密度が大きいと、キャリア移動度が低下する。この実施形態では、ステップバンチング９の線密度を従来に比べて１／５０に小さくすることができるので、キャリア移動度を向上させることができる。
【００６９】
図１６は、図１のＳｉＣエピタキシャルウエハを用いて作製したプレーナゲート型ＭＯＳＦＥＴの模式的な断面図である。
ＳｉＣ半導体素子としてのプレーナゲート型ＭＯＳＦＥＴ５１は、ｎ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のＳｉＣ基板２と、ｎ−型（たとえば、濃度が５×１０１４〜５×１０１６ｃｍ−３）のＳｉＣエピタキシャル層３とを含むＳｉＣエピタキシャルウエハ１を備えている。
【００７０】
ＳｉＣ基板２の裏面（（０００−１）Ｃ面）には、その全域を覆うようにドレイン電極５２が形成されている。
ＳｉＣエピタキシャル層３の表面１０（（０００１）Ｓｉ面）近傍（表層部）には、ｐ型（たとえば、濃度が、１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）のボディ領域５３がウェル状に形成されている。ＳｉＣエピタキシャル層３において、ボディ領域５３に対してＳｉＣ基板２側の部分は、エピタキシャル成長後のままの状態が維持された、ｎ−型のドレイン領域５４である。
【００７１】
ボディ領域５３の表層部には、ｎ＋型のソース領域５５がボディ領域５３の周縁と間隔を空けて形成されている。
ソース領域５５の内側には、ｐ＋型（たとえば、濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３）のボディコンタクト領域５６が形成されている。ボディコンタクト領域５６は、ソース領域５５を深さ方向に貫通し、ボディ領域５３に接続されている。
【００７２】
ＳｉＣエピタキシャル層３の表面１０には、ゲート絶縁膜５７が形成されている。ゲート絶縁膜５７は、ボディ領域５３におけるソース領域５５を取り囲む部分（ボディ領域５３の周縁部）およびソース領域５５の外周縁を覆っている。
ゲート絶縁膜５７上には、たとえばポリシリコンからなるゲート電極５８が形成されている。ゲート電極５８は、ゲート絶縁膜５７を挟んでボディ領域５３の周縁部に対向している。
【００７３】
ＳｉＣエピタキシャル層３上には、ＳｉＯ２からなる層間絶縁膜５９が形成されている。層間絶縁膜５９に形成されたコンタクトホール６０を介して、ソース電極６１がソース領域５５およびボディコンタクト領域５６に接続されている。
ソース電極６１とドレイン電極５２との間（ソース−ドレイン間）に所定の電位差を発生させた状態で、ゲート電極５８に所定の電圧（ゲート閾値電圧以上の電圧）を印加することにより、ゲート電極５８からの電界によりボディ領域５３におけるゲート絶縁膜５７との界面近傍にチャネルを形成することができる。これにより、ソース電極６１とドレイン電極５２との間に電流を流すことができ、プレーナゲート型ＭＯＳＦＥＴ５１をオン状態にさせることができる。
【００７４】
このプレーナゲート型ＭＯＳＦＥＴ５１においても、図１５のトレンチゲート型ＭＯＳＦＥＴ３１と同様に、高温アニールの際に表面保護を施さなくてもステップバンチング９の増加を防止でき、キャリア移動度を向上させることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、ＳｉＣ基板２の主面４（基板表面）は、図１７（ａ）（ｂ）に示すように、（０００１）面に対して［−１１００］軸のオフ方向に４°以下のオフ角θで傾斜していてもよい。
【００７５】
また、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてＭＯＳキャパシタを製造することもできる。そのＭＯＳキャパシタでは、歩留まりおよび信頼性を向上させることができ、とりわけ歩留まりに関しては、２０％以上向上させることができる。また、信頼性については初期不良を減少させることができる。
また、図示は省略するが、この実施形態のＳｉＣエピタキシャルウエハ１を用いてバイポーラトランジスタを製造することもできる。バイポーラトランジスタは、増幅率が高い方が好ましいが、ステップバンチング９の線密度が高いと、表面１０再結合の影響により高い増幅率が得ることが困難である。そこで、この実施形態のＳｉＣエピタキシャルウエハ１を用いれば、ＳｉＣエピタキシャル層３のステップバンチング９の線密度および残留電子濃度が低い上に、高いＣ／Ｓｉ比でエピ成長したものであるので、バイポーラトランジスタの増幅率を、従来に比べて一層向上させることができる。
【００７６】
その他、この実施形態のＳｉＣエピタキシャルウエハ１は、ｐｎダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）、ＣＭＯＳなどの製造に用いることもできる。
また、前述のショットキーバリアダイオード２１、トレンチゲート型ＭＯＳＦＥＴ３１およびプレーナゲート型ＭＯＳＦＥＴ５１に関して、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、ショットキーバリアダイオード２１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００７７】
本発明の半導体素子は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００７８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００７９】
次に、本発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
（１）実施例１
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して［１１−２０］軸方向に４°のオフ角θを付けて切り出すことによりＳｉＣベアウエハを得た。次に、ＳｉＣベアウエハの切り出し面（（０００１）面）をラップ加工で研磨した。機械加工後、ＳｉＣベアウエハの切り出し面（（０００１）面）を、ＣＭＰにより５００ｎｍ以上除去した。その後、機能水を用いてメガソニック洗浄し、イオナイザで乾燥させた後、ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲でＳｉＣエピタキシャル層を成長させた（厚さ５μｍ ６００Ｖ耐圧対応）。以上より得られたＳｉＣエピタキシャルウエハのステップバンチングの線密度を測定したところ、４０ｃｍ−１以下であった。
（２）実施例２
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して［−１１００］軸方向に４°のオフ角θを付けて切り出したこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（３）実施例３
４Ｈ−ＳｉＣインゴットを、（０００１）面に対して［1１−２０］軸方向に２°のオフ角θを付けて切り出したこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（４）実施例４
機械加工後、ＳｉＣベアウエハの切り出し面（（０００１）面）を、プラズマエッチングにより５００ｎｍ以上除去したこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（５）実施例５
ＣＭＰによる５００ｎｍ以上の除去後に、ＳｉＣ基板の主面をドライ酸化することにより酸化膜（厚さ４０ｎｍ）を形成する工程と、その後、当該酸化膜をＨＦで除去する工程を行ったこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（６）実施例６
プラズマエッチングによる５００ｎｍ以上の除去後に、ＳｉＣ基板の主面をドライ酸化することにより酸化膜（厚さ４０ｎｍ）を形成する工程と、その後、当該酸化膜をＨＦで除去する工程を行ったこと以外は、実施例４と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（７）実施例７
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、１２００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（８）実施例８
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、２４００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（９）実施例９
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、３３００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
（１０）実施例１０
ＳｉＣ基板の主面に、Ｃ／Ｓｉ比＝１．３〜２．０の範囲で、６６００Ｖ耐圧対応のＳｉＣエピタキシャル層を成長させたこと以外は、実施例１と同様の作業を行なうことにより、ＳｉＣエピタキシャルウエハを作製した。このＳｉＣエピタキシャルウエハのステップバンチングの線密度も、４０ｃｍ−１以下であった。
【符号の説明】
【００８０】
１ ＳｉＣエピタキシャルウエハ
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ （ＳｉＣ基板の）主面
５ テラス面
６ ステップ面
７ レイヤ
８ ステップライン
９ ステップバンチング
１０ （ＳｉＣエピタキシャル層の）表面
１１ 基底面転位
１２ エッチピット
１３ ＳｉＣインゴット
１４ ＳｉＣベアウエハ
１５ 切り出し面
１６ 酸化膜
２１ ショットキーバリアダイオード
２２ カソード電極
２３ 活性領域
２４ コンタクトホール
２５ フィールド領域
２６ フィールド絶縁膜
２７ アノード電極
２８ ＪＴＥ構造
３１ トレンチゲート型ＭＯＳＦＥＴ
３２ ドレイン電極
３３ ボディ領域
３４ ドレイン領域
３５ ゲートトレンチ
３６ ゲート絶縁膜
３７ ゲート電極
３８ ソース領域
３９ ボディコンタクト領域
４０ 層間絶縁膜
４１ コンタクトホール
４２ ソース電極
５１ プレーナゲート型ＭＯＳＦＥＴ
５２ ドレイン電極
５３ ボディ領域
５４ ドレイン領域
５５ ソース領域
５６ ボディコンタクト領域
５７ ゲート絶縁膜
５８ ゲート電極
５９ 層間絶縁膜
６０ コンタクトホール
６１ ソース電極
【特許請求の範囲】
【請求項１】
４°以下のオフ角を有するＳｉＣ基板と、
前記ＳｉＣ基板の主面に形成され、その表面に０．５ｎｍ以上の高さのステップバンチングが形成されたＳｉＣエピタキシャル層とを含み、
前記ステップバンチングの線密度が４０ｃｍ−１以下である、ＳｉＣエピタキシャルウエハ。
【請求項２】
前記ＳｉＣ基板の前記主面は、（０００１）面に対して［１１−２０］軸方向に前記４°以下のオフ角で傾斜した面である、請求項１に記載のＳｉＣエピタキシャルウエハ。
【請求項３】
前記ＳｉＣ基板の前記主面は、（０００１）面に対して［−１１００］軸方向に前記４°以下のオフ角で傾斜した面である、請求項１に記載のＳｉＣエピタキシャルウエハ。
【請求項４】
前記ＳｉＣ基板の前記主面は、前記４°以下のオフ角で当該ＳｉＣインゴットから切り出されたＳｉＣベアウエハの切り出し面を機械加工した後、研磨またはプラズマエッチングにより５００ｎｍ以上除去することにより形成されている、請求項１〜３のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項５】
前記ＳｉＣベアウエハの前記切り出し面は、その機械加工前および／または機械加工後、研磨前および／または研磨後、プラズマエッチング前および／またはプラズマエッチング後の少なくともいずれかのタイミングに、ドライ酸化法またはウエット酸化法により処理されている、請求項４に記載のＳｉＣエピタキシャルウエハ。
【請求項６】
前記ＳｉＣ基板は４Ｈ−ＳｉＣからなる、請求項１〜５のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項７】
前記ＳｉＣ基板の前記主面はＳｉ面である、請求項１〜６のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項８】
前記ＳｉＣエピタキシャル層の基底面転位密度が、１０ｃｍ−２以下である、請求項１〜７のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項９】
前記ステップバンチングの線密度が５ｃｍ−１である、請求項１〜８のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１０】
前記ＳｉＣエピタキシャル層は４Ｈ−ＳｉＣからなる、請求項１〜９のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１１】
前記ＳｉＣエピタキシャル層の窒素濃度が、５×１０１６ｃｍ−３以下である、請求項１〜１０のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１２】
前記ＳｉＣエピタキシャル層の厚さが３μｍ以上である、請求項１〜１１のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１３】
請求項１〜１２のいずれか一項に記載のＳｉＣエピタキシャルウエハを用いて形成されている、ＳｉＣ半導体素子。
【請求項１】
４°以下のオフ角を有するＳｉＣ基板と、
前記ＳｉＣ基板の主面に形成され、その表面に０．５ｎｍ以上の高さのステップバンチングが形成されたＳｉＣエピタキシャル層とを含み、
前記ステップバンチングの線密度が４０ｃｍ−１以下である、ＳｉＣエピタキシャルウエハ。
【請求項２】
前記ＳｉＣ基板の前記主面は、（０００１）面に対して［１１−２０］軸方向に前記４°以下のオフ角で傾斜した面である、請求項１に記載のＳｉＣエピタキシャルウエハ。
【請求項３】
前記ＳｉＣ基板の前記主面は、（０００１）面に対して［−１１００］軸方向に前記４°以下のオフ角で傾斜した面である、請求項１に記載のＳｉＣエピタキシャルウエハ。
【請求項４】
前記ＳｉＣ基板の前記主面は、前記４°以下のオフ角で当該ＳｉＣインゴットから切り出されたＳｉＣベアウエハの切り出し面を機械加工した後、研磨またはプラズマエッチングにより５００ｎｍ以上除去することにより形成されている、請求項１〜３のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項５】
前記ＳｉＣベアウエハの前記切り出し面は、その機械加工前および／または機械加工後、研磨前および／または研磨後、プラズマエッチング前および／またはプラズマエッチング後の少なくともいずれかのタイミングに、ドライ酸化法またはウエット酸化法により処理されている、請求項４に記載のＳｉＣエピタキシャルウエハ。
【請求項６】
前記ＳｉＣ基板は４Ｈ−ＳｉＣからなる、請求項１〜５のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項７】
前記ＳｉＣ基板の前記主面はＳｉ面である、請求項１〜６のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項８】
前記ＳｉＣエピタキシャル層の基底面転位密度が、１０ｃｍ−２以下である、請求項１〜７のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項９】
前記ステップバンチングの線密度が５ｃｍ−１である、請求項１〜８のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１０】
前記ＳｉＣエピタキシャル層は４Ｈ−ＳｉＣからなる、請求項１〜９のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１１】
前記ＳｉＣエピタキシャル層の窒素濃度が、５×１０１６ｃｍ−３以下である、請求項１〜１０のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１２】
前記ＳｉＣエピタキシャル層の厚さが３μｍ以上である、請求項１〜１１のいずれか一項に記載のＳｉＣエピタキシャルウエハ。
【請求項１３】
請求項１〜１２のいずれか一項に記載のＳｉＣエピタキシャルウエハを用いて形成されている、ＳｉＣ半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１３−６３８９１（Ｐ２０１３−６３８９１Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１２−８８６９９（Ｐ２０１２−８８６９９）
【出願日】平成２４年４月９日（２０１２．４．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２４年４月９日（２０１２．４．９）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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