半導体装置およびその作製方法
【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを有する半導体装置を提供する。
【解決手段】加熱処理により酸素を放出する絶縁体基板と、該絶縁体基板上に設けられた酸化物半導体膜と、を有し、該酸化物半導体膜にチャネルが形成されるトランジスタを有する半導体装置である。加熱処理により酸素を放出する絶縁体基板は、絶縁体基板の少なくとも酸化物半導体膜が設けられる側に、酸素イオン注入を行うことで作製することができる。
【解決手段】加熱処理により酸素を放出する絶縁体基板と、該絶縁体基板上に設けられた酸化物半導体膜と、を有し、該酸化物半導体膜にチャネルが形成されるトランジスタを有する半導体装置である。加熱処理により酸素を放出する絶縁体基板は、絶縁体基板の少なくとも酸化物半導体膜が設けられる側に、酸素イオン注入を行うことで作製することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置などを部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置は、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板などに形成されるトランジスタの多くは非晶質シリコン、多結晶シリコンなどによって構成されている。非晶質シリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
【０００５】
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較すると高い電界効果移動度を有するため表示装置の性能を著しく向上させることができると期待されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するが、信頼性の面で十分でないことがあった。
【０００８】
そこで、高い電界効果移動度を有する酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。また、しきい値電圧のばらつきが小さい酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。また、高い信頼性を有する半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、加熱処理により酸素を放出する絶縁体基板と、該絶縁体基板上に設けられた酸化物半導体膜と、を有し、該酸化物半導体膜にチャネルが形成されるトランジスタを有する半導体装置である。
【００１０】
酸化物半導体膜における酸素欠損に起因してトランジスタのしきい値電圧がマイナス方向にシフトしてしまうことがある。酸化物半導体膜における酸素欠損は、深い準位を形成するとされており、その一部が電子を生成、またはホールを捕獲する。絶縁体基板から酸化物半導体膜に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因の一つである、酸化物半導体膜における酸素欠損を低減することができる。
【００１１】
また、絶縁体基板から酸素が供給されること（過酸素化ともいう。）で、酸化物半導体膜と絶縁体基板との界面準位密度を低減することができる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と絶縁体基板との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。
【００１２】
加熱処理により酸素を放出する絶縁体基板は、絶縁体基板の少なくとも酸化物半導体膜が設けられる側に、酸素イオン注入を行うことで作製することができる。
【００１３】
例えば、本発明の一態様に係る半導体装置は、加熱処理により酸素を放出する絶縁体基板と、絶縁体基板上に設けられた酸化物半導体膜と、酸化物半導体膜と接して設けられた一対の電極と、酸化物半導体膜および一対の電極を覆って設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有する。
【００１４】
または、本発明の一態様に係る半導体装置は、加熱処理により酸素を放出する絶縁体基板と、絶縁体基板上に設けられた低抵抗領域および高抵抗領域を有する酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有する。
【００１５】
酸化物半導体膜の低抵抗領域は、酸化物半導体膜の一部に対して、低抵抗化処理として例えばイオン注入、イオンドーピングまたはプラズマ処理を行うことで形成できる。
【００１６】
酸化物半導体膜の低抵抗化処理の際、ゲート電極をマスクとしてイオン注入、イオンドーピングまたはプラズマ処理を行うと、低抵抗領域と高抵抗領域とを作り分けるためのフォトリソグラフィ工程が不要となり、コストが低減し、生産性が向上する。
【００１７】
また、低抵抗化されない酸化物半導体膜の領域を高抵抗領域とする。
【００１８】
前述の酸化物半導体膜は、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。
【００１９】
前述の酸化物半導体膜は、絶縁体基板上に酸化物半導体膜を成膜した後に加熱処理すること、または／および酸化物半導体膜を加熱処理しつつ成膜することで、酸素欠損に起因する準位を低減することができる。なお、酸化物半導体膜を加熱処理しつつ成膜し、かつ成膜後に加熱処理を行うと好ましい。
【発明の効果】
【００２０】
このようにして、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体にチャネルが形成されるトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の一例を示す上面図および断面図。
【図２】半導体装置の一例を示す上面図および断面図。
【図３】半導体装置の一例を示す上面図および断面図。
【図４】半導体装置の一例を示す上面図および断面図。
【図５】半導体装置の作製方法の一例を示す断面図。
【図６】半導体装置の作製方法の一例を示す断面図。
【図７】半導体装置の作製方法の一例を示す断面図。
【図８】半導体装置の作製方法の一例を示す断面図。
【図９】半導体装置の作製方法の一例を示す断面図。
【図１０】本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。
【図１１】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１２】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１３】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１４】本発明の一態様に係る電子機器の一例を示す斜視図。
【図１５】ガラス基板への１６Ｏイオン注入の深さ方向分布を示す計算結果。
【図１６】ガラス基板の酸素放出を示すＴＤＳ結果。
【図１７】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図１８】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図１９】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２０】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２１】計算によって得られた電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２２】計算によって得られたドレイン電流Ｉｄｓおよび電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２３】計算によって得られたドレイン電流Ｉｄｓおよび電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２４】計算によって得られたドレイン電流Ｉｄｓおよび電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２５】計算に用いたトランジスタの上面図および断面図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースおよびドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼び、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、単にソースと記載する場合、ソース電極およびソース領域のいずれかを示す。また、単にドレインと記載する場合、ドレイン電極およびドレイン領域のいずれかを示す。
【００２４】
電圧は、ある電位と、基準の電位（例えばソース電位、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位とを言い換えることが可能である。
【００２５】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、抵抗素子などの、回路の動作に著しい作用を与えない素子が間に含まれていても構わない。
【００２６】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１を用いて説明する。
【００２８】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図１（Ｂ）に示すＡ−Ｂ断面に対応する。
【００２９】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００３０】
図１に示すトランジスタは、基板１００と、基板１００上の酸化物半導体膜１０６と、酸化物半導体膜１０６上にあり、酸化物半導体膜１０６と少なくとも一部が接する一対の電極１１６と、酸化物半導体膜１０６および一対の電極１１６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳するゲート電極１０４と、を有する。
【００３１】
基板１００は、加熱処理により酸素を放出する基板を用いる。
【００３２】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が３．０×１０１４ａｔｏｍｓ／ｃｍ２以上、１．０×１０１５ａｔｏｍｓ／ｃｍ２以上、３．０×１０１５ａｔｏｍｓ／ｃｍ２以上、５．０×１０１５ａｔｏｍｓ／ｃｍ２以上、または１．０×１０１６ａｔｏｍｓ／ｃｍ２以上であることをいう。
【００３３】
なお、酸素の放出量は、ＴＤＳ分析において、基板温度が１５０℃以上７００℃以下、好ましくは２００℃以上６５０℃以下、さらに好ましくは２５０℃以上４７０℃以下の範囲で測定する。これは、例えば、基板温度が１５０℃未満で起こる酸素の放出が、主として基板表面に吸着した、比較的安定性の低い酸素起因と推定されるためである。また、基板温度を７００℃以下の範囲とすることで、トランジスタの作製工程に即した酸素の放出量を評価していることになる。
【００３４】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００３５】
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
【００３６】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（ｍ／ｚ）３２で検出されるガスの全てが酸素分子由来と仮定する。ｍ／ｚ＝３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるｍ／ｚ＝１７の酸素原子およびｍ／ｚ＝１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００３７】
【数１】
【００３８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００３９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００４０】
なお、ＮＯ２は酸素分子の放出量である。酸素分子の放出量を酸素原子の放出量に換算すると、酸素分子の放出量の２倍が酸素原子の放出量となる。
【００４１】
なお、酸化物半導体膜における酸素欠損に起因してトランジスタのしきい値電圧がマイナス方向にシフトしてしまうことがある。酸化物半導体膜における酸素欠損は、深い準位を形成するとされており、その一部が電子を生成、またはホールを捕獲する。本発明の一態様に係るトランジスタにおいては、基板１００から酸化物半導体膜１０６に酸素が十分に供給され、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜１０６における酸素欠損を低減することができる。
【００４２】
また、基板１００から酸素が供給されることで、酸化物半導体膜１０６と基板１００との界面準位密度を低減することができる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６と基板１００との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。
【００４３】
なお、基板１００から酸素が放出されることで、基板１００に含まれる加熱処理により放出する酸素の量が低下することがあるが、基板１００上にトランジスタが設けられているため、酸素の外方拡散が抑制され、その変化は僅かとなる。
【００４４】
基板１００は、材料に大きな制限はないが、少なくとも、絶縁性を有する絶縁体基板である。また、後の加熱処理に耐えうる程度の耐熱性を有する。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。なお、後の加熱処理に耐えうる程度の耐熱性を有すればプラスチック基板を用いてもよい。
【００４５】
基板１００は、トランジスタの作製面の平坦性が高いと、後に形成する酸化物半導体膜１０６が結晶性を有しやすくなるため好ましい。
【００４６】
具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下である基板１００を用いる。なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式２にて定義される。
【００４７】
【数２】
【００４８】
ここで、測定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４９】
酸化物半導体膜１０６として、例えば、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｉ−Ｚｎ−Ｏ系材料、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系材料を用いることができる。
【００５０】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの原子数比は問わない。
【００５１】
酸化物半導体膜１０６としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００５２】
酸化物半導体膜１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００５３】
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００５４】
酸化物半導体にとって不純物である水素は、一部がドナーとなりキャリアを生成する。そのため、酸化物半導体膜１０６中の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
【００５５】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。従って、酸化物半導体膜中の上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。
【００５６】
酸化物半導体膜１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１０６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００５７】
以上に示した酸化物半導体膜１０６を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
【００５８】
なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料を用いたトランジスタでは高い電界効果移動度が比較的容易に得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以上、４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１００ｃｍ２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料以外（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系材料）でも、欠陥密度を低減することにより電界効果移動度を高めることができる。
【００５９】
以下にトランジスタの電界効果移動度について図２１乃至図２４を用いて説明する。
【００６０】
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出す。
【００６１】
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定したときに測定される電界効果移動度μは数式３で表される。
【００６２】
【数３】
【００６３】
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮定し、ポテンシャル障壁の高さは数式４で表される。
【００６４】
【数４】
【００６５】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲート絶縁膜容量、Ｖｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【００６６】
線形領域におけるドレイン電流Ｉｄｓは、数式５で表される。
【００６７】
【数５】
【００６８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとする。また、Ｖｄはドレイン電圧である。
【００６９】
数式５の両辺の対数を取ると、数式６で表される。
【００７０】
【数６】
【００７１】
数式６の右辺はゲート電圧Ｖｇｓの関数であるため、縦軸をｌｎ（Ｉｄｓ／Ｖｇｓ）、横軸を１／Ｖｇｓとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。即ち、トランジスタのＶｇｓ−Ｉｄｓ特性から半導体中の欠陥密度Ｎが得られる。
【００７２】
半導体中の欠陥密度Ｎは半導体の成膜時の基板加熱温度に依存する。半導体として、Ｉｎ、ＳｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度Ｎは１×１０１２／ｃｍ２程度となる。
【００７３】
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式３および数式４を用いて計算すると、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。従って、酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的なトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが、欠陥の多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程度である。
【００７４】
また、半導体内部に欠陥がなくても、チャネル領域とゲート絶縁膜との界面散乱によってトランジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、数式７で表される。
【００７５】
【数７】
【００７６】
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さである。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちゲート電圧Ｖｇｓが高くなると、数式７の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【００７７】
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的なトランジスタの電界効果移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄｓは０．１Ｖとした。
【００７８】
図２１で示されるように、ゲート電圧Ｖｇｓが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ以上のピークを有するが、ゲート電圧Ｖｇｓがさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度μ２が低下することがわかる。
【００７９】
このような理想的なトランジスタを微細化した場合について、計算した結果を図２２乃至図２４に示す。なお、計算には図２５に示した構造のトランジスタを仮定している。
【００８０】
次に、図２５に示すトランジスタの構造について説明する。図２５（Ａ）はトランジスタの上面図である。図２５（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図２５（Ｂ）である。
【００８１】
図２５（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜３００２と、下地絶縁膜３００２の周辺に設けられた保護膜３０２０と、下地絶縁膜３００２および保護膜３０２０上に設けられた、高抵抗領域３００６ａおよび低抵抗領域３００６ｂを含む酸化物半導体膜３００６と、酸化物半導体膜３００６上に設けられたゲート絶縁膜３０１２と、ゲート絶縁膜３０１２を介して酸化物半導体膜３００６に重畳して設けられたゲート電極３００４と、ゲート電極３００４の側面に接して設けられた側壁絶縁膜３０２４と、酸化物半導体膜３００６上にあり、少なくとも酸化物半導体膜３００６と一部を接して設けられた一対の電極３０１６と、ゲート電極３００４、側壁絶縁膜３０２４および一対の電極３０１６を覆って設けられた保護絶縁膜３０１８と、保護絶縁膜３０１８に設けられた開口部を介して一対の電極３０１６と接して設けられた配線３０２２と、を有する。
【００８２】
ここで、低抵抗領域３００６ｂの抵抗率を２×１０−３Ωｃｍ、ゲート電極３００４の幅を３３ｎｍ、側壁絶縁膜３０２４の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル領域を便宜上高抵抗領域３００６ａという名称で記載しているが、ここではチャネル領域を真性半導体と仮定している。
【００８３】
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ｂ）に示される構造のトランジスタのドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇｓ依存性である。なお、ドレイン電流Ｉｄｓはドレイン電圧Ｖｄｓを１Ｖとし、電界効果移動度μはドレイン電圧Ｖｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２２（Ａ）に、１０ｎｍとした場合を図２２（Ｂ）に、５ｎｍとした場合を図２２（Ｃ）にそれぞれ示す。
【００８４】
図２２より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではゲート電圧Ｖｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではゲート電圧Ｖｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がない。図２２より、ゲート電圧Ｖｇｓが１Ｖ近傍でドレイン電流Ｉｄｓは半導体装置であるメモリなどに必要とされる１０μＡを超えることがわかる。
【００８５】
同様に、図２５（Ｃ）で示されるトランジスタについて計算を行っている。図２５（Ｃ）で示されるトランジスタは、高抵抗領域３００７ａおよび低抵抗領域３００７ｂを有する酸化物半導体膜３００７を有する点で、図２５（Ｂ）で示されるトランジスタとは異なる。具体的には、図２５（Ｃ）で示されるトランジスタは、側壁絶縁膜３０２４と重畳する酸化物半導体膜３００７の領域が高抵抗領域３００７ａに含まれる。即ち、該トランジスタは側壁絶縁膜３０２４の幅だけオフセット領域を有するトランジスタである。なお、オフセット領域の幅をオフセット長（Ｌｏｆｆ）ともいう（図２５（Ａ）参照。）。なお、Ｌｏｆｆは便宜上左右で同じ幅としている。
【００８６】
図２５（Ｃ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇｓ依存性を図２３に示す。なお、ドレイン電流Ｉｄｓは、ドレイン電圧Ｖｄｓを１Ｖとし、電界効果移動度μはドレイン電圧Ｖｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２３（Ａ）に、１０ｎｍとした場合を図２３（Ｂ）に、５ｎｍとした場合を図２３（Ｃ）にそれぞれ示す。
【００８７】
また、図２４は、図２５（Ｃ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇｓ依存性である。なお、ドレイン電流Ｉｄｓは、ドレイン電圧Ｖｄｓを１Ｖとし、電界効果移動度μはドレイン電圧Ｖｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２４（Ａ）に、１０ｎｍとした場合を図２４（Ｂ）に、５ｎｍとした場合を図２４（Ｃ）にそれぞれ示す。
【００８８】
図２３および図２４に示した計算結果より、図２２と同様に、いずれもゲート絶縁膜が薄くなるほどオフ状態（ここではゲート電圧Ｖｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではゲート電圧Ｖｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がないとわかる。
【００８９】
なお、電界効果移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓ程度と、Ｌｏｆｆが増加するほど低下することがわかる。また、オフ状態でのドレイン電流Ｉｄｓも同様の傾向となることがわかる。一方、オン状態のドレイン電流ＩｄｓはＬｏｆｆの増加に伴って低下するが、オフ状態のドレイン電流Ｉｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもゲート電圧Ｖｇｓが１Ｖ近傍で、ドレイン電流Ｉｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。
【００９０】
以上でトランジスタの電界効果移動度についての説明を終了する。
【００９１】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００９２】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００９３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００９４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００９５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９８】
ＣＡＡＣ−ＯＳ膜の結晶構造の一例について図１７乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００９９】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０１００】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０１０１】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１７（Ｃ）に示す小グループは電荷が０である。
【０１０２】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０１０３】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０１０４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１０５】
ここで、これらの小グループ同士が結合する規則について説明する。図１７（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１０６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１０７】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１０８】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１０９】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１１０】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１１１】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造は、Ｉｎ２ＳｎＺｎＯ６（ＺｎＯ）ｍ（ｍは自然数。）とする組成式で表すことができる。
【０１１２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｉ−Ｚｎ−Ｏ系材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料や、Ｉｎ−Ｇａ−Ｏ系材料の材料などを用いた場合も同様である。
【０１１３】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループのモデル図を示す。
【０１１４】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１１５】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１１６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１１７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１１８】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１１９】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２０（Ａ）に示す結晶構造を取りうる。なお、図２０（Ａ）に示す結晶構造において、図１７（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１２０】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２０（Ｂ）に示す結晶構造を取りうる。なお、図２０（Ｂ）に示す結晶構造において、図１７（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１２１】
以上で、ＣＡＡＣ−ＯＳ膜の結晶構造についての説明を終了する。
【０１２２】
再び図１の説明に戻る。ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。
【０１２３】
なお、図１ではゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状ではないが、ゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状とすることで酸化物半導体膜１０６の光による劣化、電荷の発生を抑制しても構わない。
【０１２４】
一対の電極１１６は、トランジスタの動作に伴いソース電極およびドレイン電極として機能する。
【０１２５】
一対の電極１１６は、ゲート電極１０４と同様の材料を用いればよい。
【０１２６】
一対の電極１１６にＣｕを含む膜を用いると、一対の電極１１６と同一層で配線が設けられる場合、配線の抵抗を低減され、大型表示装置においても配線遅延の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｔｉ膜、窒化チタン膜、Ｔｉ−Ｍｏ合金膜またはＣｕ−Ｍｎ−Ａｌ合金膜を用いてもよい。
【０１２７】
ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウムまたはＹＳＺ（酸化イットリウムで安定化した酸化ジルコニウム）などを、単層で、または積層して用いればよい。また、ゲート絶縁膜１１２は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気的特性の劣化を抑制できる。
【０１２８】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【０１２９】
図１に示すトランジスタは、基板１００に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜１０６の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０１３０】
また、下地膜を設けない構造とすることで、基板と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１３１】
ただし、基板１００上に下地膜を設ける構造を除外するものではない。例えば、基板１００上に酸素透過性のある下地膜を設けても構わない。具体的には、基板１００上に１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下の酸化シリコン膜または酸化窒化シリコン膜を設けてもよい。
【０１３２】
または、酸素透過性の低い材料でも、極薄膜であれば酸素を透過することがある。具体的には、前述の酸素透過性のある膜に代えて、１ｎｍ以上１５ｎｍ未満、好ましくは１ｎｍ以上１０ｎｍ未満の酸化アルミニウム、酸化ガリウム、酸化マグネシウム、酸化チタン、酸化バナジウム、酸化イットリウム、酸化ジルコニウム、酸化ニオブ、酸化モリブデン、酸化インジウム、酸化スズ、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、酸化タングステンから選ばれた一種以上を含む膜を用いても構わない。
【０１３３】
このように、加熱処理により酸素を放出する基板上に酸素透過性のある下地膜を設けた場合、基板と下地膜との界面準位密度は、加熱処理により放出された酸素で低減される。
【０１３４】
また、下地膜を有することで、基板１００から酸化物半導体膜１０６への不純物の拡散を防ぐことができる。
【０１３５】
次に、図１に示すトランジスタの作製方法について、図５を用いて説明する。
【０１３６】
まず、基板１００のトランジスタの作製面に、酸素イオンを注入する（図５（Ａ）参照。）。
【０１３７】
酸素イオン注入は、酸素イオンの注入濃度のピーク深さが１０ｎｍ以上１２０ｎｍ未満、好ましくは４０ｎｍ以上７０ｎｍ以下となるように、酸素イオン注入の条件を決めればよい。酸素イオンの注入濃度のピーク深さを前述の範囲とすることで、酸素の放出温度を２００℃以上７００℃以下、好ましくは２５０℃以上５５０℃以下とすることができる。
【０１３８】
例えば、酸素イオン注入は以下の条件で行う。加速電圧は５ｋｅＶ以上５０ｋｅＶ未満、好ましくは２０ｋｅＶ以上３０ｋｅＶ以下とする。酸素イオンの注入量は、３．０×１０１４ｉｏｎｓ／ｃｍ２以上、好ましくは１．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは３．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは５．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは１．０×１０１６ｉｏｎｓ／ｃｍ２以上とする。なお、酸素イオンの注入量が多すぎると生産性の低下へと繋がるため、例えば、１．０×１０１７ｉｏｎｓ／ｃｍ２以下とする。ただし、加速電圧が５ｋｅＶ未満の範囲を除外するものではない。ビーム電流が安定する場合は、加速電圧を５ｋｅＶ未満とすることもできる。
【０１３９】
または、酸素イオン注入は、酸素イオンの注入濃度のピーク深さが１２０ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下となるように、酸素イオン注入の条件を決めればよい。酸素イオンの注入濃度のピーク深さを前述の範囲とすることで、酸素の放出温度を２５０℃以上１０００℃以下、好ましくは３５０℃以上７００℃以下とすることができる。なお、酸素イオンの注入濃度のピーク深さを前述の範囲よりも深くしても構わないが、酸素放出温度が基板１００の歪み点以上となってしまう可能性もありうる。そのため、工程の最大加熱温度を考慮して、適宜酸素イオンの注入濃度のピーク深さを選択すればよい。
【０１４０】
例えば、酸素イオン注入は以下の条件で行う。加速電圧は５０ｋｅＶ以上５００ｋｅＶ以下、好ましくは１００ｋｅＶ以上３００ｋｅＶ以下とする。酸素イオンの注入量は、３．０×１０１４ｉｏｎｓ／ｃｍ２以上、好ましくは１．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは３．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは５．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは１．０×１０１６ｉｏｎｓ／ｃｍ２以上とする。なお、酸素イオンの注入量が多すぎると生産性の低下へと繋がるため、例えば、１．０×１０１７ｉｏｎｓ／ｃｍ２以下とする。
【０１４１】
なお、加速電圧を高めるために酸素イオンの価数を調整しても構わない。例えば、加速電圧が５ｋｅＶ以上３２０ｋｅＶ以下であれば、価数が１である酸素イオン（Ｏ＋）を用い、加速電圧が１０ｋｅＶ以上６４０ｋｅＶ以下であれば、価数が２である酸素イオン（Ｏ２＋）を用い、加速電圧が１５ｋｅＶ以上９６０ｋｅＶ以下であれば、価数が３である酸素イオン（Ｏ３＋）を用いればよい。ただし、この加速電圧の範囲は目安であり、示した範囲外の加速電圧と酸素イオンの価数との組み合わせを適用しても構わない。
【０１４２】
基板１００に注入された酸素イオンは、加熱処理を行うことで、注入された酸素イオンの量とほぼ等量を酸素分子または酸素原子として放出することができる。
【０１４３】
基板１００に対し酸素イオンを注入することで、基板１００からの水の放出量が低減する。これは、酸素イオン注入時に、基板１００表面にある水をスパッタリングすることが一因である。水は、酸化物半導体膜を用いたトランジスタの信頼性を低下させる要因となるため、低減されると好ましい。
【０１４４】
また、基板１００に対し酸素イオン注入することで、基板１００からの炭素の放出量が低減する。これは、酸素イオン注入時に、基板１００表面にある有機物をスパッタリングすることが一因である。炭素は、酸化物半導体膜の結晶化を阻害する要因となりうるため、低減されると好ましい。
【０１４５】
酸素イオンの注入深さは、加熱処理による酸素の放出しやすさに影響する。そのため、加速電圧によって、加熱処理による酸素の放出しやすさを調整できる。酸素の放出しやすさは、一側面から見ると、酸素を放出する温度と換言できる。従って、酸素イオンの注入深さが深いほど、即ち酸素イオンの注入時の加速電圧が高いほど、酸素を放出する温度が高くなる。同様に、酸素イオンの注入深さが浅いほど、即ち酸素イオンの注入時の加速電圧が低いほど、酸素を放出する温度が低くなる。ただし、酸素の放出しやすさは、酸素を放出する温度にのみ依存するものではない。例えば、酸素を放出するまでの時間への寄与もある。
【０１４６】
酸素を放出する温度を高めると、高温を要するトランジスタの作製において、工程途中における酸素の放出を抑制できる。また、酸素を放出する温度を低めると、トランジスタの作製において、低温でも酸化物半導体膜への酸素供給が可能となる。
【０１４７】
酸素の放出温度を調整することが可能なため、トランジスタの作製時において、工程の選択性が高まる。具体的には、工程における最大加熱温度を自由に選択することが可能となり、結果、トランジスタの電気的特性のばらつきが抑えられ、高い歩留まりおよび高い生産性にてトランジスタを得ることができる。また、トランジスタの信頼性を高めることができる。
【０１４８】
なお、基板１００上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。酸素透過性のある下地膜を設けた後に酸素イオン注入を行う場合、基板１００の所望の深さに酸素イオンが注入されるよう、酸素イオン注入の加速電圧を大きくすると好ましい。
【０１４９】
基板１００は、平坦性が高いほど好ましい。そのため、基板１００の平坦化処理を行ってもよい。平坦化処理として、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または逆スパッタリング法などがある。
【０１５０】
逆スパッタリング法とは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、被処理面にイオンを衝突させることによって被処理面を改質する方法のことをいう。被処理面にイオンを衝突させる方法としては、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）雰囲気下で被処理面側に高周波電圧を印加して、被処理面付近にプラズマを生成する方法などがある。なお、希ガス雰囲気に代えて窒素または酸素などによる雰囲気を適用してもよい。逆スパッタリング法は、スパッタリング装置に限定されず、プラズマＣＶＤ装置、ドライエッチング装置などで同様の処理を行うことができる。
【０１５１】
なお、基板１００は、あらかじめ不純物の低減処理を行っておくとよい。不純物の低減処理は、例えば、加熱処理、プラズマ処理および薬液処理などから一種以上行うと好ましい。なお、不純物の低減処理は不純物濃度の低い環境で行う。
【０１５２】
次に、酸化物半導体膜１３６を成膜する（図５（Ｂ）参照。）。酸化物半導体膜１３６は、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。好ましくは、スパッタリング法を用いる。
【０１５３】
スパッタリング法を用いて酸化物半導体膜１３６を成膜する方法について以下に説明する。例えば、酸化物半導体膜１０６に適用できる前述の材料を含むターゲットを用い、成膜ガスに、希ガス、窒素および酸素のいずれか一種以上を含ませて成膜する。
【０１５４】
ここで、酸化物半導体膜１３６を結晶化度の高いＣＡＡＣ−ＯＳ膜または多結晶膜とするためには、基板１００の平坦性が十分高いうえで、成膜電力を高くすること、成膜圧力を低くすること、Ｔ−Ｓ間距離を短くすることおよび基板加熱温度（Ｔｓｕｂ）を高くすることが重要である。
【０１５５】
具体的には、単位面積あたりの成膜電力を５Ｗ／ｃｍ２以上５０Ｗ／ｃｍ２以下、成膜圧力を０．０１Ｐａ以上０．４Ｐａ以下、好ましくは０．０５Ｐａ以上０．３Ｐａ以下、Ｔ−Ｓ間距離を１０ｍｍ以上２００ｍｍ以下、好ましくは２０ｍｍ以上８０ｍｍ以下、Ｔｓｕｂを１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とする。
【０１５６】
また、酸化物半導体膜１３６中の不純物濃度を極力低減すると好ましい。酸化物半導体膜１３６中の不純物濃度を低減するためには、材料の純度を高めること、成膜室の内部リークおよび外部リークを低減することなどが効果的である。
【０１５７】
酸化物半導体膜１３６の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理を行うと、酸化物半導体膜１３６の結晶化度が高まる、または／および酸化物半導体膜１３６中の不純物濃度を低減することができる。
【０１５８】
第１の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気において、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。第１の加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。
【０１５９】
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。
【０１６０】
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。
【０１６１】
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。
【０１６２】
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の雰囲気をいう。
【０１６３】
次に、酸化物半導体膜１３６を加工して島状の酸化物半導体膜１０６を形成する（図５（Ｃ）参照。）。なお、「加工する」とは、例えば、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
【０１６４】
次に、酸化物半導体膜１０６上に導電膜を成膜し、加工して、酸化物半導体膜１０６と少なくとも一部が接する一対の電極１１６を形成する。次に、酸化物半導体膜１０６および一対の電極１１６上にゲート絶縁膜１１２を成膜する（図５（Ｄ）参照。）。一対の電極１１６となる導電膜およびゲート絶縁膜１１２は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。
【０１６５】
次に、ゲート絶縁膜１１２上に導電膜を成膜し、加工して酸化物半導体膜１０６と重畳するゲート電極１０４を形成することで、図１に示すトランジスタを作製する。ゲート電極１０４となる導電膜は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。
【０１６６】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気において、第１の加熱処理よりも低い温度で行えばよい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜１０６における酸素欠損に起因する準位、および基板１００と酸化物半導体膜１０６との界面準位密度を低減することができる。
【０１６７】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０１６８】
続いて、図１に示すトランジスタとは異なる構造のトランジスタについて図２を用いて説明する。
【０１６９】
図２はトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図２（Ｂ）に示すＡ−Ｂ断面に対応する。
【０１７０】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１７１】
図２に示すトランジスタは、基板１００と、基板１００上の一対の電極２１６と、一対の電極２１６上にあり、一対の電極２１６と少なくとも一部が接する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極２１６上のゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４と、を有する。
【０１７２】
なお、一対の電極２１６、酸化物半導体膜２０６、ゲート絶縁膜２１２およびゲート電極２０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およびゲート電極１０４と同様の材料により設ければよい。
【０１７３】
なお、図２ではゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状ではないが、ゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状とすることで酸化物半導体膜２０６の光による劣化、電荷の発生を抑制しても構わない。
【０１７４】
図２に示すトランジスタは、基板１００に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜２０６の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０１７５】
また、下地膜を設けない構造とすることで、基板１００と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１７６】
ただし、基板１００上に下地膜を設ける構造を除外するものではない。
【０１７７】
次に、図２に示すトランジスタの作製方法について、図６を用いて説明する。
【０１７８】
まず、基板１００のトランジスタの作製面に、酸素イオンを注入する（図６（Ａ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０１７９】
なお、基板１００上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。
【０１８０】
次に、基板１００上に一対の電極２１６を形成する（図６（Ｂ）参照。）。
【０１８１】
ここでは一対の電極２１６の形成前に酸素イオン注入する場合について説明しているが、これに限定されない。例えば、一対の電極２１６の形成後に基板１００に酸素イオンを注入しても構わない。
【０１８２】
次に、一対の電極２１６上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。次に、前述の酸化物半導体膜を加工して、一対の電極２１６と少なくとも一部が接する酸化物半導体膜２０６を形成する（図６（Ｃ）参照。）。
【０１８３】
なお、酸化物半導体膜２０６において、一対の電極２１６と重畳しない領域がチャネル形成領域となる。
【０１８４】
次に酸化物半導体膜２０６および一対の電極２１６上にゲート絶縁膜２１２を成膜する（図６（Ｄ）参照。）。
【０１８５】
次に、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４を形成することで、図２に示すトランジスタを作製する。
【０１８６】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜２０６における酸素欠損に起因する準位、および基板１００と酸化物半導体膜２０６との界面準位密度を低減することができる。
【０１８７】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜のチャネル形成領域があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０１８８】
続いて、図１および図２に示すトランジスタとは異なる構造のトランジスタについて図３を用いて説明する。
【０１８９】
図３はトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図３（Ｂ）に示すＡ−Ｂ断面に対応する。
【０１９０】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１９１】
図３（Ｂ）に示すトランジスタは、基板１００と、基板１００上の高抵抗領域３０６ａおよび低抵抗領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４と、ゲート電極３０４およびゲート絶縁膜３１２上の保護膜３１８と、保護膜３１８上にあり、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して低抵抗領域３０６ｂと接して設けられた配線３２２と、を有する。
【０１９２】
なお、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、それぞれ酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の材料により設ければよい。
【０１９３】
高抵抗領域３０６ａは、ゲート電極３０４と概略同一の上面形状としてもよい。なお、低抵抗領域３０６ｂは、酸化物半導体膜３０６の主成分以外に、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含んでもよい。
【０１９４】
保護膜３１８は、ゲート絶縁膜１１２と同様の材料により設ければよい。または、保護膜３１８は、樹脂材料などを用いて形成してもよい。また、複数の材料を積層することで設けてもよい。
【０１９５】
配線３２２は、一対の電極１１６と同様の材料により設ければよい。
【０１９６】
なお、図３（Ｂ）に示すトランジスタのゲート電極３０４に側壁絶縁膜３２０を設け、図３（Ｃ）に示すトランジスタとしても構わない。図３（Ｃ）に示すトランジスタは、側壁絶縁膜３２０と重畳する酸化物半導体膜３０６の領域が高抵抗領域３０６ａに含まれる点が図３（Ｂ）に示すトランジスタと異なる。このような構造とすることで、図３（Ｃ）に示すトランジスタは、ホットキャリア劣化などのトランジスタの劣化を低減することができる。
【０１９７】
図３に示すトランジスタは、基板１００に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜３０６の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０１９８】
また、下地膜を設けない構造とすることで、基板１００と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１９９】
ただし、基板１００上に下地膜を設ける構造を除外するものではない。
【０２００】
次に、図３に示すトランジスタの作製方法について、図７を用いて説明する。
【０２０１】
まず、基板１００のトランジスタの作製面に、酸素イオン注入する（図７（Ａ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０２０２】
なお、基板１００上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。
【０２０３】
次に、基板１００上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。次に、前述の酸化物半導体膜を加工して、酸化物半導体膜１０６を形成する（図７（Ｂ）参照。）。
【０２０４】
次に、酸化物半導体膜１０６および基板１００上に、ゲート絶縁膜３１２を成膜する。次に、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４を形成する（図７（Ｃ）参照。）。
【０２０５】
なお、図３（Ｃ）に示すトランジスタを作製するためには、ゲート電極３０４の形成後に側壁絶縁膜３２０を形成すればよい。
【０２０６】
側壁絶縁膜３２０は、ゲート電極３０４を覆う絶縁膜を成膜した後、該絶縁膜に対し異方性の高いエッチングを行うことで、自己整合的に形成すればよい。異方性の高いエッチングとしては、例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
【０２０７】
次に、ゲート電極３０４をマスクとして酸化物半導体膜１０６の一部に、低抵抗化処理を行う。低抵抗化処理は、例えば、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む雰囲気でイオン注入、イオンドーピングまたはプラズマ処理を行えばよい。その後、第３の加熱処理を行うことにより、酸化物半導体膜３０６のイオン注入、イオンドーピングまたはプラズマ処理された領域に低抵抗領域３０６ｂを形成する。なお、高抵抗領域３０６ａは、イオン注入、イオンドーピングまたはプラズマ処理により低抵抗化されていない領域である（図７（Ｄ）参照。）。なお、側壁絶縁膜３２０を有する場合は、ゲート電極３０４および側壁絶縁膜３２０をマスクとしてイオン注入、イオンドーピングまたはプラズマ処理を行えばよい。第３の加熱処理は、第１の加熱処理と同様の方法で行えばよい。
【０２０８】
なお、ゲート絶縁膜３１２は、前述のイオン注入、イオンドーピングまたはプラズマ処理の前にゲート電極３０４と同様の上面形状に加工しても構わない。その場合、酸化物半導体膜１０６の一部が露出するため、酸化物半導体膜１０６の一部を直接プラズマに曝すことになる。
【０２０９】
次に、酸化物半導体膜３０６およびゲート電極３０４上に保護膜３１８を形成し、低抵抗領域３０６ｂをそれぞれ露出する開口部をゲート絶縁膜３１２および保護膜３１８に形成する。次に、酸化物半導体膜３０６と接する配線３２２を形成することで、図３に示すトランジスタを作製する。
【０２１０】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜３０６における酸素欠損に起因する準位、および基板１００と酸化物半導体膜３０６との界面準位密度を低減することができる。
【０２１１】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０２１２】
続いて、図３に示すトランジスタとは異なる構造のトランジスタについて図４を用いて説明する。
【０２１３】
図４はトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図４（Ｂ）に示すＡ−Ｂ断面に対応する。
【０２１４】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０２１５】
図４（Ｂ）に示すトランジスタは、溝部を有する基板１０１と、基板１０１の溝部を埋めて設けられた絶縁膜３０２と、基板１０１および絶縁膜３０２上に設けられた高抵抗領域３０６ａおよび低抵抗領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６および絶縁膜３０２上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４と、ゲート絶縁膜３１２およびゲート電極３０４上に設けられた保護膜３１８と、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して低抵抗領域３０６ｂと接して設けられた配線３２２と、を有する。
【０２１６】
なお、図４（Ｂ）に示すトランジスタは、酸化物半導体膜３０６下に絶縁膜３０２を有する点で図３（Ｂ）に示すトランジスタと異なる。
【０２１７】
基板１０１は、基板１００と同様の方法および材料を用いて形成すればよい。
【０２１８】
絶縁膜３０２は、酸化物半導体膜３０６の、特に低抵抗領域３０６ｂ下に設けられる。
【０２１９】
絶縁膜３０２は、少なくとも加熱処理により酸素を放出する絶縁膜ではない。好ましくは、第１の加熱処理および第２の加熱処理により基板１０１から放出された酸素を、低抵抗領域３０６ｂまで透過させない絶縁膜である。即ち、酸素透過性が低い絶縁膜または酸素透過性のない絶縁膜である。または、１５０℃以上６５０℃以下の温度範囲における酸素の拡散係数が、基板１０１の拡散係数以下となる絶縁膜である。
【０２２０】
絶縁膜３０２は、例えば、酸化アルミニウム、酸化ガリウム、酸化マグネシウム、酸化チタン、酸化バナジウム、酸化イットリウム、酸化ジルコニウム、酸化ニオブ、酸化モリブデン、酸化インジウム、酸化スズ、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、酸化タングステンから選ばれた一種以上を含む材料を用いればよい。好ましくは、安価であり酸素透過性の低い酸化アルミニウムを含む材料を用いる。なお、絶縁膜３０２は、単層でも積層でも構わない。
【０２２１】
絶縁膜３０２は、厚さが１５ｎｍ以上３００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下とすればよい。述べるまでもないが、絶縁膜３０２は、厚さが厚いほど酸素透過性が低くなる。ただし、厚くしすぎることで生産性の低下を招く懸念があるため、適当な厚さを選択するとよい。
【０２２２】
絶縁膜３０２が低抵抗領域３０６ｂ下に設けられることで、低抵抗領域３０６ｂへ酸素が供給されること（加酸素化ともいう。）による高抵抗化が抑制され、低抵抗を保つことができる。そのため、図４（Ｂ）に示すトランジスタは高いオン電流を有する。
【０２２３】
なお、高抵抗領域３０６ａは、加熱処理により基板１０１から酸素が供給されるため、図４（Ｂ）に示すトランジスタは高い信頼性を有する。
【０２２４】
図４（Ｃ）に示すトランジスタは、基板１００と、基板１００上に設けられた絶縁膜３０３と、基板１００および絶縁膜３０３上に設けられた高抵抗領域３０７ａおよび低抵抗領域３０７ｂを有する酸化物半導体膜３０７と、酸化物半導体膜３０７および絶縁膜３０３上に設けられたゲート絶縁膜３１３と、ゲート絶縁膜３１３を介して酸化物半導体膜３０７と重畳するゲート電極３０５と、ゲート絶縁膜３１３およびゲート電極３０５上に設けられた保護膜３１９と、ゲート絶縁膜３１３および保護膜３１９に設けられた開口部を介して低抵抗領域３０７ｂと接して設けられた配線３２３と、を有する。
【０２２５】
なお、絶縁膜３０３、酸化物半導体膜３０７、ゲート絶縁膜３１３、ゲート電極３０５、保護膜３１９および配線３２３は、それぞれ絶縁膜３０２、酸化物半導体膜３０６、ゲート絶縁膜３１２、ゲート電極３０４、保護膜３１８および配線３２２と同様の材料により設ければよい。
【０２２６】
図４（Ｃ）に示すトランジスタは、基板１００上に絶縁膜３０３を設ける点で、図４（Ｂ）に示すトランジスタと異なる。
【０２２７】
絶縁膜３０３が低抵抗領域３０７ｂ下に設けられることで、低抵抗領域３０７ｂへ酸素が供給されること（加酸素化ともいう。）による高抵抗化が抑制され、低抵抗を保つことができる。そのため、図４（Ｃ）に示すトランジスタは高いオン電流を有する。
【０２２８】
図４に示すトランジスタは、基板１０１に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜３０７の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０２２９】
また、下地膜を設けない構造とすることで、基板１０１と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０２３０】
ただし、基板１０１上に下地膜を設ける構造を除外するものではない。
【０２３１】
次に、図４（Ｂ）に示すトランジスタの作製方法について、図８を用いて説明する。
【０２３２】
まず、基板１００を加工して、溝部を有する基板１０１を形成する（図８（Ａ）参照。）。
【０２３３】
次に、基板１０１のトランジスタの作製面に、酸素イオンを注入する（図８（Ｂ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０２３４】
なお、基板１０１上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。
【０２３５】
なお、ここでは基板１０１を形成してから酸素イオン注入する場合について説明しているが、これに限定されない。例えば、基板１００に酸素イオンを注入した後で、基板１００を加工して基板１０１を形成しても構わない。その場合、基板１００上に酸素透過性のある下地膜を設けてから酸素イオン注入を行ってもよいし、酸素イオン注入を行ってから基板１００上に酸素透過性のある下地膜を設けてもよい。
【０２３６】
または、基板１００上に酸素透過性を有する下地膜を設けた後で、基板１００を加工して、基板１０１を形成し、その後酸素イオンを注入してもよい。
【０２３７】
次に、基板１０１上に絶縁膜を成膜し、該絶縁膜の凸部を選択的にエッチングし（研磨ともいう。）、基板１０１の溝部を埋める絶縁膜３０２を形成する（図８（Ｃ）参照。）。研磨は、ＣＭＰ処理などを用いて行えばよい。なお、ここでは、基板１０１の上面の一部と、絶縁膜３０２の上面が一つの連続した面を形成するように設けられるが、これに限定されない。例えば、図８（Ｃ）に示す断面図において、基板１０１の上面の高さが、絶縁膜３０２の上面の高さよりも高くても構わないし、低くても構わない。
【０２３８】
以降の工程は図７の説明を参酌すればよい。以上のようにして、図４（Ｂ）に示すトランジスタを作製する。
【０２３９】
次に、図４（Ｃ）に示すトランジスタの作製方法について、図９を用いて説明する。
【０２４０】
まず、基板１００に酸素イオンを注入する（図９（Ａ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０２４１】
次に、基板１００上に絶縁膜を成膜し、該絶縁膜を加工して絶縁膜３０３を形成する（図９（Ｂ）参照。）。
【０２４２】
ここでは絶縁膜３０３となる絶縁膜の成膜前に酸素イオンを注入する場合について説明しているが、これに限定されない。例えば、絶縁膜３０３となる絶縁膜が成膜後または絶縁膜３０３の形成後に基板１００に対して酸素イオン注入しても構わない。
【０２４３】
次に、酸化物半導体膜を成膜し、該酸化物半導体膜を加工して酸化物半導体膜１０７を形成する。
【０２４４】
次に、酸化物半導体膜１０７および絶縁膜３０３上にゲート絶縁膜３１３を成膜する。次に、ゲート絶縁膜３１３を介して酸化物半導体膜１０７と重畳するゲート電極３０５を形成する（図９（Ｃ）参照。）。
【０２４５】
なお、ゲート電極３０５の形成後に側壁絶縁膜を形成しても構わない。側壁絶縁膜は、図３（Ｃ）に示すトランジスタの側壁絶縁膜３２０の説明を参酌すればよい。
【０２４６】
次に、ゲート電極３０５をマスクとして酸化物半導体膜１０７の一部に対して、低抵抗化処理を行うことで、高抵抗領域３０７ａおよび低抵抗領域３０７ｂを有する酸化物半導体膜３０７を形成する（図９（Ｄ）参照。）。
【０２４７】
次に、酸化物半導体膜３０７およびゲート電極３０５上に保護膜３１９を形成し、低抵抗領域３０７ｂをそれぞれ露出する開口部をゲート絶縁膜３１３および保護膜３１９に形成する。次に、酸化物半導体膜３０７と接する配線３２３を形成することで、図４（Ｃ）に示すトランジスタを作製する。
【０２４８】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜３０７における酸素欠損に起因する準位、および基板１０１と酸化物半導体膜３０７との界面準位密度を低減することができる。
【０２４９】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜のチャネル形成領域があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０２５０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２５１】
（実施の形態２）
本実施の形態では実施の形態１に示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０２５２】
図１０にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０２５３】
トランジスタ２２３０は、本発明の一態様である実施の形態１で示すトランジスタを用いる。実施の形態１で示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。
【０２５４】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０２５５】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１で示すトランジスタを含んでもよい。
【０２５６】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１で示すトランジスタを含んでもよい。
【０２５７】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０２５８】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０２５９】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてドレインからチャネルを介してソースに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
【０２６０】
なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０２６１】
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。
【０２６２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２６３】
（実施の形態３）
本実施の形態では、実施の形態１で示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０２６４】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０２６５】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０２６６】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１で示すトランジスタを適用することができる。
【０２６７】
まずは、実施の形態１で示すトランジスタを適用した半導体記憶装置を構成するメモリセルについて図１１を用いて説明する。
【０２６８】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１１（Ａ）参照。）。
【０２６９】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１１（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０２７０】
ここで、トランジスタＴｒに実施の形態１で示すトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０２７１】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０２７２】
次に、実施の形態１で示すトランジスタを適用した半導体記憶装置を構成するメモリセルについて図１１とは異なる例を図１２を用いて説明する。
【０２７３】
図１２（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０２７４】
なお、図１２（Ａ）に示すメモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１２（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０２７５】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ソース線ＳＬ＿１の電位を電源電位ＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０２７６】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖにてドレイン電流Ｉｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖにてドレイン電流Ｉｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０２７７】
ここで、トランジスタＴｒ＿１に実施の形態１で示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様に係るトランジスタＴｒ＿１はしきい値電圧が制御されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０２７８】
なお、トランジスタＴｒ＿２に、実施の形態１で示すトランジスタを適用しても構わない。
【０２７９】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０２８０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２８１】
（実施の形態４）
実施の形態１で示すトランジスタまたは実施の形態３に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０２８２】
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２８５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２８６】
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３に示す半導体記憶装置を用いることができる。
【０２８７】
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２８８】
電源停止に関しては、図１３（Ｂ）または図１３（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および図１３（Ｃ）の回路の説明を行う。
【０２８９】
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１に示すトランジスタ用いた構成の一例を示す。
【０２９０】
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２９１】
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２９２】
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２９３】
また、図１３（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２９４】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２９５】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２９６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２９７】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４を適用した電子機器の例について説明する。
【０２９８】
図１４（Ａ）は携帯型情報端末である。図１４（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０２９９】
図１４（Ｂ）は、ディスプレイである。図１４（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０３００】
図１４（Ｃ）は、デジタルスチルカメラである。図１４（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０３０１】
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
【０３０２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０３０３】
本実施例では、酸素イオンを注入したガラス基板を試料とし、酸素の放出量を評価した。
【０３０４】
酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【０３０５】
試料は、ガラス基板である厚さ０．７ｍｍの旭硝子社製無アルカリガラスＡＮ１００を、１０ｍｍ×１０ｍｍに加工したものを用いた。
【０３０６】
酸素イオン注入条件は、２５ｋｅＶの加速電圧で、１６Ｏ＋イオンを１．０×１０１６ｉｏｎｓ／ｃｍ２注入した。
【０３０７】
図１５は、１．０×１０１６ｉｏｎｓ／ｃｍ２の１６Ｏ＋を５ｋｅＶまたは２５ｋｅＶの加速電圧で注入した計算結果である。計算には、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎ ｉｎ Ｍａｔｔｅｒ）を用いた。なお、被注入層の密度を２．５１ｇ／ｃｍ３と仮定した。
【０３０８】
図１５に示すように、加速電圧を高めるほど１６Ｏの注入深さのピーク位置は深くなり、加速電圧によって１６Ｏの注入深さを調整できることがわかる。
【０３０９】
１６Ｏの注入深さは、加熱処理による酸素の放出しやすさに影響する。即ち、加速電圧によって、加熱処理による酸素の放出しやすさを調整できることが計算により示唆された。
【０３１０】
図１６は、ｍ／ｚ＝３２（図１６（Ａ）参照。）、ｍ／ｚ＝１８（図１６（Ｂ）参照。）およびｍ／ｚ＝１２（図１６（Ｃ）参照。）の質量電荷比で検出されるガスのＴＤＳ分析結果である。なお、図１６（Ａ）乃至図１６（Ｃ）において、点線は酸素イオン注入を行っていないガラス基板のＴＤＳ分析結果を示し、実線は酸素イオン注入を行ったガラス基板のＴＤＳ分析結果を示す。
【０３１１】
酸素イオン注入を行っていないガラス基板から、基板温度２５０℃以上４７０℃以下の範囲において、ｍ／ｚ＝３２の質量電荷比で検出されるガスのＴＤＳ分析結果において特異的な放出は検出されなかった。一方、酸素イオン注入を行ったガラス基板から、前述の温度範囲において、ｍ／ｚ＝３２の質量電荷比で検出されるガスのＴＤＳ分析結果においてピークが検出された。なお、本実施例では、分析装置および試料の都合上、基板温度４７０℃までの範囲においてＴＤＳ分析を行っているが、酸素イオン注入条件によっては４７０℃よりも高温でピークが検出されることがある。仮に、４７０℃よりも高温でピークが検出されたとしても大きな問題ではない。
【０３１２】
酸素イオン注入を行ったガラス基板のみで放出が検出されていることから、基板温度２５０℃以上４７０℃以下の範囲において、ｍ／ｚ＝３２の質量電荷比で検出されるガスの検出されるピークがほとんど酸素原子および酸素分子に起因しているとわかる。
【０３１３】
ＴＤＳ分析結果から導出した酸素の放出量は、酸素原子に換算して６．６×１０１５ａｔｏｍｓ／ｃｍ２であった。測定範囲外である基板温度４７０℃よりも高温での放出量も考慮すると、この値は、ほぼ酸素イオン注入量と等量と見なすことができる。即ち、酸素イオン注入によってガラス基板に添加された酸素は、加熱処理によってほとんど放出されるとわかる。従って、酸素イオン注入量によって基板からの酸素放出量を調整できることがわかる。なお、放出される酸素は、注入した酸素イオンと同一とは限らず、注入した酸素イオンがガラス基板中の酸素と置換していることもありうる。
【０３１４】
また、酸素イオン注入を行っていないガラス基板と比べ、酸素イオン注入を行ったガラス基板は、基板温度１９０℃以上３００℃以下の範囲において、ｍ／ｚ＝１８の質量電荷比で検出されるガスの放出量が少ない結果が得られた。即ち、酸素イオン注入を行うことで、加熱処理によるｍ／ｚ＝１８（Ｈ２Ｏと推定。）の質量電荷比で検出されるガスの放出量が低減することがわかる。
【０３１５】
酸化物半導体膜を用いたトランジスタにおいて、水は水素を含むため不純物となり、しきい値電圧の変動要因になる。酸素イオン注入を行うことで、ガラス基板からの水の放出量が低減するため、トランジスタの電気的特性を向上させることができる。
【０３１６】
同様に、酸素イオン注入を行っていないガラス基板と比べ、酸素イオン注入を行ったガラス基板は、基板温度１００℃以上４５０℃以下の範囲において、ｍ／ｚ＝１２の質量電荷比で検出されるガスの放出量が少ない結果が得られた。即ち、酸素イオン注入を行うことで、加熱処理によるｍ／ｚ＝１２（Ｃと推定。）の質量電荷比で検出されるガスの放出量が低減することがわかる。
【０３１７】
酸化物半導体膜を用いたトランジスタにおいて、炭素は主成分でなく、不純物となる。炭素の濃度によっては酸化物半導体膜の結晶化を阻害するため、ＣＡＡＣ−ＯＳ膜または多結晶膜である酸化物半導体膜を形成するためには、炭素の濃度が低減されるほど好ましい。酸素イオン注入を行うことで、ガラス基板からの炭素の放出量が低減するため、トランジスタの信頼性を向上させることができる。
【０３１８】
本実施例に示したように、基板に酸素イオン注入を行うことで、基板からの酸素放出量が増大し、かつ水および炭素の放出量が低減することがわかる。
【符号の説明】
【０３１９】
１００ 基板
１０１ 基板
１０４ ゲート電極
１０６ 酸化物半導体膜
１０７ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１３６ 酸化物半導体膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
３０２ 絶縁膜
３０３ 絶縁膜
３０４ ゲート電極
３０５ ゲート電極
３０６ 酸化物半導体膜
３０６ａ 高抵抗領域
３０６ｂ 低抵抗領域
３０７ 酸化物半導体膜
３０７ａ 高抵抗領域
３０７ｂ 低抵抗領域
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１８ 保護膜
３１９ 保護膜
３２０ 側壁絶縁膜
３２２ 配線
３２３ 配線
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
３００２ 下地絶縁膜
３００４ ゲート電極
３００６ 酸化物半導体膜
３００６ａ 高抵抗領域
３００６ｂ 低抵抗領域
３００７ 酸化物半導体膜
３００７ａ 高抵抗領域
３００７ｂ 低抵抗領域
３０１２ ゲート絶縁膜
３０１６ 一対の電極
３０１８ 保護絶縁膜
３０２０ 保護膜
３０２２ 配線
３０２４ 側壁絶縁膜
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置などを部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置は、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板などに形成されるトランジスタの多くは非晶質シリコン、多結晶シリコンなどによって構成されている。非晶質シリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１および特許文献２で開示されている。
【０００５】
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタと比較すると高い電界効果移動度を有するため表示装置の性能を著しく向上させることができると期待されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するが、信頼性の面で十分でないことがあった。
【０００８】
そこで、高い電界効果移動度を有する酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。また、しきい値電圧のばらつきが小さい酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。また、高い信頼性を有する半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、加熱処理により酸素を放出する絶縁体基板と、該絶縁体基板上に設けられた酸化物半導体膜と、を有し、該酸化物半導体膜にチャネルが形成されるトランジスタを有する半導体装置である。
【００１０】
酸化物半導体膜における酸素欠損に起因してトランジスタのしきい値電圧がマイナス方向にシフトしてしまうことがある。酸化物半導体膜における酸素欠損は、深い準位を形成するとされており、その一部が電子を生成、またはホールを捕獲する。絶縁体基板から酸化物半導体膜に酸素が十分に供給されることにより、しきい値電圧がマイナス方向へシフトする要因の一つである、酸化物半導体膜における酸素欠損を低減することができる。
【００１１】
また、絶縁体基板から酸素が供給されること（過酸素化ともいう。）で、酸化物半導体膜と絶縁体基板との界面準位密度を低減することができる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と絶縁体基板との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。
【００１２】
加熱処理により酸素を放出する絶縁体基板は、絶縁体基板の少なくとも酸化物半導体膜が設けられる側に、酸素イオン注入を行うことで作製することができる。
【００１３】
例えば、本発明の一態様に係る半導体装置は、加熱処理により酸素を放出する絶縁体基板と、絶縁体基板上に設けられた酸化物半導体膜と、酸化物半導体膜と接して設けられた一対の電極と、酸化物半導体膜および一対の電極を覆って設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有する。
【００１４】
または、本発明の一態様に係る半導体装置は、加熱処理により酸素を放出する絶縁体基板と、絶縁体基板上に設けられた低抵抗領域および高抵抗領域を有する酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜と重畳して設けられたゲート電極と、を有する。
【００１５】
酸化物半導体膜の低抵抗領域は、酸化物半導体膜の一部に対して、低抵抗化処理として例えばイオン注入、イオンドーピングまたはプラズマ処理を行うことで形成できる。
【００１６】
酸化物半導体膜の低抵抗化処理の際、ゲート電極をマスクとしてイオン注入、イオンドーピングまたはプラズマ処理を行うと、低抵抗領域と高抵抗領域とを作り分けるためのフォトリソグラフィ工程が不要となり、コストが低減し、生産性が向上する。
【００１７】
また、低抵抗化されない酸化物半導体膜の領域を高抵抗領域とする。
【００１８】
前述の酸化物半導体膜は、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。
【００１９】
前述の酸化物半導体膜は、絶縁体基板上に酸化物半導体膜を成膜した後に加熱処理すること、または／および酸化物半導体膜を加熱処理しつつ成膜することで、酸素欠損に起因する準位を低減することができる。なお、酸化物半導体膜を加熱処理しつつ成膜し、かつ成膜後に加熱処理を行うと好ましい。
【発明の効果】
【００２０】
このようにして、高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体にチャネルが形成されるトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】半導体装置の一例を示す上面図および断面図。
【図２】半導体装置の一例を示す上面図および断面図。
【図３】半導体装置の一例を示す上面図および断面図。
【図４】半導体装置の一例を示す上面図および断面図。
【図５】半導体装置の作製方法の一例を示す断面図。
【図６】半導体装置の作製方法の一例を示す断面図。
【図７】半導体装置の作製方法の一例を示す断面図。
【図８】半導体装置の作製方法の一例を示す断面図。
【図９】半導体装置の作製方法の一例を示す断面図。
【図１０】本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。
【図１１】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１２】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図および電気的特性を示す図。
【図１３】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図およびその一部の回路図。
【図１４】本発明の一態様に係る電子機器の一例を示す斜視図。
【図１５】ガラス基板への１６Ｏイオン注入の深さ方向分布を示す計算結果。
【図１６】ガラス基板の酸素放出を示すＴＤＳ結果。
【図１７】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図１８】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図１９】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２０】本発明の一態様に係る酸化物半導体の結晶構造を説明する図。
【図２１】計算によって得られた電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２２】計算によって得られたドレイン電流Ｉｄｓおよび電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２３】計算によって得られたドレイン電流Ｉｄｓおよび電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２４】計算によって得られたドレイン電流Ｉｄｓおよび電界効果移動度のゲート電圧Ｖｇｓ依存性を説明する図。
【図２５】計算に用いたトランジスタの上面図および断面図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００２３】
以下、本発明の説明を行うが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースおよびドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースと呼び、電位の高低によって、それらを区別しない。従って、本明細書において、ソースとされている部分をドレインと読み替えることもできる。また、単にソースと記載する場合、ソース電極およびソース領域のいずれかを示す。また、単にドレインと記載する場合、ドレイン電極およびドレイン領域のいずれかを示す。
【００２４】
電圧は、ある電位と、基準の電位（例えばソース電位、グラウンド電位）との電位差のことを示す場合が多い。よって、電圧と電位とを言い換えることが可能である。
【００２５】
本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。また、抵抗素子などの、回路の動作に著しい作用を与えない素子が間に含まれていても構わない。
【００２６】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１を用いて説明する。
【００２８】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図１（Ｂ）に示すＡ−Ｂ断面に対応する。
【００２９】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００３０】
図１に示すトランジスタは、基板１００と、基板１００上の酸化物半導体膜１０６と、酸化物半導体膜１０６上にあり、酸化物半導体膜１０６と少なくとも一部が接する一対の電極１１６と、酸化物半導体膜１０６および一対の電極１１６上のゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６と重畳するゲート電極１０４と、を有する。
【００３１】
基板１００は、加熱処理により酸素を放出する基板を用いる。
【００３２】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が３．０×１０１４ａｔｏｍｓ／ｃｍ２以上、１．０×１０１５ａｔｏｍｓ／ｃｍ２以上、３．０×１０１５ａｔｏｍｓ／ｃｍ２以上、５．０×１０１５ａｔｏｍｓ／ｃｍ２以上、または１．０×１０１６ａｔｏｍｓ／ｃｍ２以上であることをいう。
【００３３】
なお、酸素の放出量は、ＴＤＳ分析において、基板温度が１５０℃以上７００℃以下、好ましくは２００℃以上６５０℃以下、さらに好ましくは２５０℃以上４７０℃以下の範囲で測定する。これは、例えば、基板温度が１５０℃未満で起こる酸素の放出が、主として基板表面に吸着した、比較的安定性の低い酸素起因と推定されるためである。また、基板温度を７００℃以下の範囲とすることで、トランジスタの作製工程に即した酸素の放出量を評価していることになる。
【００３４】
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００３５】
ＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そしてこの積分値と標準試料との比較により、気体の全放出量を計算することができる。
【００３６】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（ｍ／ｚ）３２で検出されるガスの全てが酸素分子由来と仮定する。ｍ／ｚ＝３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるｍ／ｚ＝１７の酸素原子およびｍ／ｚ＝１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００３７】
【数１】
【００３８】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００３９】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００４０】
なお、ＮＯ２は酸素分子の放出量である。酸素分子の放出量を酸素原子の放出量に換算すると、酸素分子の放出量の２倍が酸素原子の放出量となる。
【００４１】
なお、酸化物半導体膜における酸素欠損に起因してトランジスタのしきい値電圧がマイナス方向にシフトしてしまうことがある。酸化物半導体膜における酸素欠損は、深い準位を形成するとされており、その一部が電子を生成、またはホールを捕獲する。本発明の一態様に係るトランジスタにおいては、基板１００から酸化物半導体膜１０６に酸素が十分に供給され、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜１０６における酸素欠損を低減することができる。
【００４２】
また、基板１００から酸素が供給されることで、酸化物半導体膜１０６と基板１００との界面準位密度を低減することができる。この結果、トランジスタの動作などに起因して、酸化物半導体膜１０６と基板１００との界面にキャリアが捕獲されることを抑制することができ、電気的特性の劣化の少ないトランジスタを得ることができる。
【００４３】
なお、基板１００から酸素が放出されることで、基板１００に含まれる加熱処理により放出する酸素の量が低下することがあるが、基板１００上にトランジスタが設けられているため、酸素の外方拡散が抑制され、その変化は僅かとなる。
【００４４】
基板１００は、材料に大きな制限はないが、少なくとも、絶縁性を有する絶縁体基板である。また、後の加熱処理に耐えうる程度の耐熱性を有する。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。なお、後の加熱処理に耐えうる程度の耐熱性を有すればプラスチック基板を用いてもよい。
【００４５】
基板１００は、トランジスタの作製面の平坦性が高いと、後に形成する酸化物半導体膜１０６が結晶性を有しやすくなるため好ましい。
【００４６】
具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下である基板１００を用いる。なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式２にて定義される。
【００４７】
【数２】
【００４８】
ここで、測定面とは、粗さ計測の対象となる面であり、座標（（ｘ１，ｙ１，ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、指定面の平均高さをＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００４９】
酸化物半導体膜１０６として、例えば、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｇａ−Ｏ系材料、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｉ−Ｚｎ−Ｏ系材料、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系材料を用いることができる。
【００５０】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの原子数比は問わない。
【００５１】
酸化物半導体膜１０６としてＩｎ−Ｚｎ−Ｏ系材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を前述の範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとすると好ましい。
【００５２】
酸化物半導体膜１０６として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｓｎ、ＨｆおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏなどを用いてもよい。
【００５３】
酸化物半導体膜１０６は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは２．８ｅＶ以上、さらに好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体膜に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００５４】
酸化物半導体にとって不純物である水素は、一部がドナーとなりキャリアを生成する。そのため、酸化物半導体膜１０６中の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
【００５５】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。従って、酸化物半導体膜中の上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。
【００５６】
酸化物半導体膜１０６は、水素、アルカリ金属およびアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜１０６をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００５７】
以上に示した酸化物半導体膜１０６を用いることでトランジスタのオフ電流を小さくできる。例えば、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
【００５８】
なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料を用いたトランジスタでは高い電界効果移動度が比較的容易に得られる。具体的には、トランジスタの電界効果移動度を３１ｃｍ２／Ｖｓ以上、４０ｃｍ２／Ｖｓ以上、６０ｃｍ２／Ｖｓ以上、８０ｃｍ２／Ｖｓ以上または１００ｃｍ２／Ｖｓ以上とすることができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料以外（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系材料）でも、欠陥密度を低減することにより電界効果移動度を高めることができる。
【００５９】
以下にトランジスタの電界効果移動度について図２１乃至図２４を用いて説明する。
【００６０】
酸化物半導体に限らず、トランジスタの電界効果移動度は、様々な理由によって本来の得られるはずの電界効果移動度よりも低く測定される。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面における欠陥がある。ここでは、Ｌｅｖｉｎｓｏｎモデルを用い、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出す。
【００６１】
本来のトランジスタの電界効果移動度をμ０とし、半導体中に何らかのポテンシャル障壁（粒界など）が存在すると仮定したときに測定される電界効果移動度μは数式３で表される。
【００６２】
【数３】
【００６３】
ここで、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。なお、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥが欠陥に由来すると仮定し、ポテンシャル障壁の高さは数式４で表される。
【００６４】
【数４】
【００６５】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積あたりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルの単位面積あたりのキャリア密度、Ｃｏｘは単位面積当たりのゲート絶縁膜容量、Ｖｇｓはゲート電圧、ｔはチャネルの厚さである。なお、厚さが３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【００６６】
線形領域におけるドレイン電流Ｉｄｓは、数式５で表される。
【００６７】
【数５】
【００６８】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、ＬおよびＷは１０μｍとする。また、Ｖｄはドレイン電圧である。
【００６９】
数式５の両辺の対数を取ると、数式６で表される。
【００７０】
【数６】
【００７１】
数式６の右辺はゲート電圧Ｖｇｓの関数であるため、縦軸をｌｎ（Ｉｄｓ／Ｖｇｓ）、横軸を１／Ｖｇｓとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。即ち、トランジスタのＶｇｓ−Ｉｄｓ特性から半導体中の欠陥密度Ｎが得られる。
【００７２】
半導体中の欠陥密度Ｎは半導体の成膜時の基板加熱温度に依存する。半導体として、Ｉｎ、ＳｎおよびＺｎの比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて成膜した酸化物半導体を用いた場合、酸化物半導体中の欠陥密度Ｎは１×１０１２／ｃｍ２程度となる。
【００７３】
上述した酸化物半導体中の欠陥密度Ｎをもとに、数式３および数式４を用いて計算すると、本来のトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとなる。従って、酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥がない、理想的なトランジスタの電界効果移動度μ０は１２０ｃｍ２／Ｖｓとわかる。ところが、欠陥の多い酸化物半導体では、トランジスタの電界効果移動度μは３０ｃｍ２／Ｖｓ程度である。
【００７４】
また、半導体内部に欠陥がなくても、チャネル領域とゲート絶縁膜との界面散乱によってトランジスタの輸送特性は影響を受ける。ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、数式７で表される。
【００７５】
【数７】
【００７６】
ここで、Ｄはゲート電極による電界強度、Ｂは定数、ｌは界面散乱の影響が生じる深さである。Ｂおよびｌは、トランジスタの電気的特性の実測より求めることができ、上記酸化物半導体を用いたトランジスタの電気的特性の実測からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍが得られる。Ｄが増加すると、即ちゲート電圧Ｖｇｓが高くなると、数式７の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【００７７】
酸化物半導体中および酸化物半導体と接するゲート絶縁膜との界面に欠陥のない、理想的なトランジスタの電界効果移動度μ２を計算した結果を図２１に示す。なお、計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップを２．８ｅＶ、電子親和力を４．７ｅＶ、比誘電率を１５、厚さを１５ｎｍとした。さらに、ゲートの仕事関数を５．５ｅＶ、ソースおよびドレインの仕事関数を４．６ｅＶとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率を４．１とした。また、チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄｓは０．１Ｖとした。
【００７８】
図２１で示されるように、ゲート電圧Ｖｇｓが１Ｖ近傍で電界効果移動度μ２は１００ｃｍ２／Ｖｓ以上のピークを有するが、ゲート電圧Ｖｇｓがさらに高くなると、界面散乱の影響が大きくなり、電界効果移動度μ２が低下することがわかる。
【００７９】
このような理想的なトランジスタを微細化した場合について、計算した結果を図２２乃至図２４に示す。なお、計算には図２５に示した構造のトランジスタを仮定している。
【００８０】
次に、図２５に示すトランジスタの構造について説明する。図２５（Ａ）はトランジスタの上面図である。図２５（Ａ）に示す一点鎖線Ａ−Ｂに対応する断面図が図２５（Ｂ）である。
【００８１】
図２５（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜３００２と、下地絶縁膜３００２の周辺に設けられた保護膜３０２０と、下地絶縁膜３００２および保護膜３０２０上に設けられた、高抵抗領域３００６ａおよび低抵抗領域３００６ｂを含む酸化物半導体膜３００６と、酸化物半導体膜３００６上に設けられたゲート絶縁膜３０１２と、ゲート絶縁膜３０１２を介して酸化物半導体膜３００６に重畳して設けられたゲート電極３００４と、ゲート電極３００４の側面に接して設けられた側壁絶縁膜３０２４と、酸化物半導体膜３００６上にあり、少なくとも酸化物半導体膜３００６と一部を接して設けられた一対の電極３０１６と、ゲート電極３００４、側壁絶縁膜３０２４および一対の電極３０１６を覆って設けられた保護絶縁膜３０１８と、保護絶縁膜３０１８に設けられた開口部を介して一対の電極３０１６と接して設けられた配線３０２２と、を有する。
【００８２】
ここで、低抵抗領域３００６ｂの抵抗率を２×１０−３Ωｃｍ、ゲート電極３００４の幅を３３ｎｍ、側壁絶縁膜３０２４の幅を５ｎｍ、チャネル幅を４０ｎｍとする。なお、チャネル領域を便宜上高抵抗領域３００６ａという名称で記載しているが、ここではチャネル領域を真性半導体と仮定している。
【００８３】
計算にはシノプシス社製Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図２２は、図２５（Ｂ）に示される構造のトランジスタのドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇｓ依存性である。なお、ドレイン電流Ｉｄｓはドレイン電圧Ｖｄｓを１Ｖとし、電界効果移動度μはドレイン電圧Ｖｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２２（Ａ）に、１０ｎｍとした場合を図２２（Ｂ）に、５ｎｍとした場合を図２２（Ｃ）にそれぞれ示す。
【００８４】
図２２より、ゲート絶縁膜が薄くなるほど、オフ状態（ここではゲート電圧Ｖｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではゲート電圧Ｖｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がない。図２２より、ゲート電圧Ｖｇｓが１Ｖ近傍でドレイン電流Ｉｄｓは半導体装置であるメモリなどに必要とされる１０μＡを超えることがわかる。
【００８５】
同様に、図２５（Ｃ）で示されるトランジスタについて計算を行っている。図２５（Ｃ）で示されるトランジスタは、高抵抗領域３００７ａおよび低抵抗領域３００７ｂを有する酸化物半導体膜３００７を有する点で、図２５（Ｂ）で示されるトランジスタとは異なる。具体的には、図２５（Ｃ）で示されるトランジスタは、側壁絶縁膜３０２４と重畳する酸化物半導体膜３００７の領域が高抵抗領域３００７ａに含まれる。即ち、該トランジスタは側壁絶縁膜３０２４の幅だけオフセット領域を有するトランジスタである。なお、オフセット領域の幅をオフセット長（Ｌｏｆｆ）ともいう（図２５（Ａ）参照。）。なお、Ｌｏｆｆは便宜上左右で同じ幅としている。
【００８６】
図２５（Ｃ）で示されるトランジスタにおいて、Ｌｏｆｆを５ｎｍとし、ドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇｓ依存性を図２３に示す。なお、ドレイン電流Ｉｄｓは、ドレイン電圧Ｖｄｓを１Ｖとし、電界効果移動度μはドレイン電圧Ｖｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２３（Ａ）に、１０ｎｍとした場合を図２３（Ｂ）に、５ｎｍとした場合を図２３（Ｃ）にそれぞれ示す。
【００８７】
また、図２４は、図２５（Ｃ）に示されるトランジスタの構造から、Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄｓ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇｓ依存性である。なお、ドレイン電流Ｉｄｓは、ドレイン電圧Ｖｄｓを１Ｖとし、電界効果移動度μはドレイン電圧Ｖｄｓを０．１Ｖとして計算している。ここで、ゲート絶縁膜の厚さが１５ｎｍとした場合を図２４（Ａ）に、１０ｎｍとした場合を図２４（Ｂ）に、５ｎｍとした場合を図２４（Ｃ）にそれぞれ示す。
【００８８】
図２３および図２４に示した計算結果より、図２２と同様に、いずれもゲート絶縁膜が薄くなるほどオフ状態（ここではゲート電圧Ｖｇｓが−３Ｖから０Ｖの範囲を指す。）でのドレイン電流Ｉｄｓが低下する。一方、電界効果移動度μのピーク値やオン状態（ここではゲート電圧Ｖｇｓが０Ｖから３Ｖの範囲を指す。）でのドレイン電流Ｉｄｓには目立った変化がないとわかる。
【００８９】
なお、電界効果移動度μのピークは、図２２では８０ｃｍ２／Ｖｓ程度であるが、図２３では６０ｃｍ２／Ｖｓ程度、図２４では４０ｃｍ２／Ｖｓ程度と、Ｌｏｆｆが増加するほど低下することがわかる。また、オフ状態でのドレイン電流Ｉｄｓも同様の傾向となることがわかる。一方、オン状態のドレイン電流ＩｄｓはＬｏｆｆの増加に伴って低下するが、オフ状態のドレイン電流Ｉｄｓの低下に比べるとはるかに緩やかである。また、いずれの計算結果からもゲート電圧Ｖｇｓが１Ｖ近傍で、ドレイン電流Ｉｄｓはメモリなどに必要とされる１０μＡを超えることがわかる。
【００９０】
以上でトランジスタの電界効果移動度についての説明を終了する。
【００９１】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００９２】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００９３】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００９４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００９５】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００９６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００９７】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００９８】
ＣＡＡＣ−ＯＳ膜の結晶構造の一例について図１７乃至図２０を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図２０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００９９】
図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。
【０１００】
図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。
【０１０１】
図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１７（Ｃ）に示す小グループは電荷が０である。
【０１０２】
図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。
【０１０３】
図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。
【０１０４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１０５】
ここで、これらの小グループ同士が結合する規則について説明する。図１７（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１０６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１０７】
図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１０８】
図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１０９】
図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１１０】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１１１】
具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系材料の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料の層構造は、Ｉｎ２ＳｎＺｎＯ６（ＺｎＯ）ｍ（ｍは自然数。）とする組成式で表すことができる。
【０１１２】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系材料、Ｉｎ−Ｎｉ−Ｚｎ−Ｏ系材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系材料、Ｓｎ−Ｚｎ−Ｏ系材料、Ａｌ−Ｚｎ−Ｏ系材料、Ｚｎ−Ｍｇ−Ｏ系材料、Ｓｎ−Ｍｇ−Ｏ系材料、Ｉｎ−Ｍｇ−Ｏ系材料や、Ｉｎ−Ｇａ−Ｏ系材料の材料などを用いた場合も同様である。
【０１１３】
例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループのモデル図を示す。
【０１１４】
図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１１５】
図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１１６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１１７】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１１８】
具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系材料の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１１９】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２０（Ａ）に示す結晶構造を取りうる。なお、図２０（Ａ）に示す結晶構造において、図１７（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１２０】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２０（Ｂ）に示す結晶構造を取りうる。なお、図２０（Ｂ）に示す結晶構造において、図１７（Ｂ）で説明したように、ＧａおよびＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１２１】
以上で、ＣＡＡＣ−ＯＳ膜の結晶構造についての説明を終了する。
【０１２２】
再び図１の説明に戻る。ゲート電極１０４は、単層または積層構造とすればよく、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積層で用いればよい。
【０１２３】
なお、図１ではゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状ではないが、ゲート電極１０４が酸化物半導体膜１０６を完全に覆う形状とすることで酸化物半導体膜１０６の光による劣化、電荷の発生を抑制しても構わない。
【０１２４】
一対の電極１１６は、トランジスタの動作に伴いソース電極およびドレイン電極として機能する。
【０１２５】
一対の電極１１６は、ゲート電極１０４と同様の材料を用いればよい。
【０１２６】
一対の電極１１６にＣｕを含む膜を用いると、一対の電極１１６と同一層で配線が設けられる場合、配線の抵抗を低減され、大型表示装置においても配線遅延の発生を低減することができる。一対の電極１１６にＣｕを用いる場合、基板１００の材質によっては密着性が悪くなるため、基板１００と密着性のよい膜との積層構造にすることが好ましい。基板１００と密着性のよい膜として、Ｔｉ、Ｍｏ、Ｍｎ、ＣｕまたはＡｌなどを含む膜を用いればよい。例えば、Ｔｉ膜、窒化チタン膜、Ｔｉ−Ｍｏ合金膜またはＣｕ−Ｍｎ−Ａｌ合金膜を用いてもよい。
【０１２７】
ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化イットリウム、酸化ジルコニウムまたはＹＳＺ（酸化イットリウムで安定化した酸化ジルコニウム）などを、単層で、または積層して用いればよい。また、ゲート絶縁膜１１２は、加熱処理により酸素を放出する膜を用いると好ましい。加熱処理により酸素を放出する膜を用いることで、酸化物半導体膜１０６に生じる欠陥を修復することができ、トランジスタの電気的特性の劣化を抑制できる。
【０１２８】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【０１２９】
図１に示すトランジスタは、基板１００に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜１０６の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０１３０】
また、下地膜を設けない構造とすることで、基板と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１３１】
ただし、基板１００上に下地膜を設ける構造を除外するものではない。例えば、基板１００上に酸素透過性のある下地膜を設けても構わない。具体的には、基板１００上に１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下の酸化シリコン膜または酸化窒化シリコン膜を設けてもよい。
【０１３２】
または、酸素透過性の低い材料でも、極薄膜であれば酸素を透過することがある。具体的には、前述の酸素透過性のある膜に代えて、１ｎｍ以上１５ｎｍ未満、好ましくは１ｎｍ以上１０ｎｍ未満の酸化アルミニウム、酸化ガリウム、酸化マグネシウム、酸化チタン、酸化バナジウム、酸化イットリウム、酸化ジルコニウム、酸化ニオブ、酸化モリブデン、酸化インジウム、酸化スズ、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、酸化タングステンから選ばれた一種以上を含む膜を用いても構わない。
【０１３３】
このように、加熱処理により酸素を放出する基板上に酸素透過性のある下地膜を設けた場合、基板と下地膜との界面準位密度は、加熱処理により放出された酸素で低減される。
【０１３４】
また、下地膜を有することで、基板１００から酸化物半導体膜１０６への不純物の拡散を防ぐことができる。
【０１３５】
次に、図１に示すトランジスタの作製方法について、図５を用いて説明する。
【０１３６】
まず、基板１００のトランジスタの作製面に、酸素イオンを注入する（図５（Ａ）参照。）。
【０１３７】
酸素イオン注入は、酸素イオンの注入濃度のピーク深さが１０ｎｍ以上１２０ｎｍ未満、好ましくは４０ｎｍ以上７０ｎｍ以下となるように、酸素イオン注入の条件を決めればよい。酸素イオンの注入濃度のピーク深さを前述の範囲とすることで、酸素の放出温度を２００℃以上７００℃以下、好ましくは２５０℃以上５５０℃以下とすることができる。
【０１３８】
例えば、酸素イオン注入は以下の条件で行う。加速電圧は５ｋｅＶ以上５０ｋｅＶ未満、好ましくは２０ｋｅＶ以上３０ｋｅＶ以下とする。酸素イオンの注入量は、３．０×１０１４ｉｏｎｓ／ｃｍ２以上、好ましくは１．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは３．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは５．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは１．０×１０１６ｉｏｎｓ／ｃｍ２以上とする。なお、酸素イオンの注入量が多すぎると生産性の低下へと繋がるため、例えば、１．０×１０１７ｉｏｎｓ／ｃｍ２以下とする。ただし、加速電圧が５ｋｅＶ未満の範囲を除外するものではない。ビーム電流が安定する場合は、加速電圧を５ｋｅＶ未満とすることもできる。
【０１３９】
または、酸素イオン注入は、酸素イオンの注入濃度のピーク深さが１２０ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下となるように、酸素イオン注入の条件を決めればよい。酸素イオンの注入濃度のピーク深さを前述の範囲とすることで、酸素の放出温度を２５０℃以上１０００℃以下、好ましくは３５０℃以上７００℃以下とすることができる。なお、酸素イオンの注入濃度のピーク深さを前述の範囲よりも深くしても構わないが、酸素放出温度が基板１００の歪み点以上となってしまう可能性もありうる。そのため、工程の最大加熱温度を考慮して、適宜酸素イオンの注入濃度のピーク深さを選択すればよい。
【０１４０】
例えば、酸素イオン注入は以下の条件で行う。加速電圧は５０ｋｅＶ以上５００ｋｅＶ以下、好ましくは１００ｋｅＶ以上３００ｋｅＶ以下とする。酸素イオンの注入量は、３．０×１０１４ｉｏｎｓ／ｃｍ２以上、好ましくは１．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは３．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは５．０×１０１５ｉｏｎｓ／ｃｍ２以上、さらに好ましくは１．０×１０１６ｉｏｎｓ／ｃｍ２以上とする。なお、酸素イオンの注入量が多すぎると生産性の低下へと繋がるため、例えば、１．０×１０１７ｉｏｎｓ／ｃｍ２以下とする。
【０１４１】
なお、加速電圧を高めるために酸素イオンの価数を調整しても構わない。例えば、加速電圧が５ｋｅＶ以上３２０ｋｅＶ以下であれば、価数が１である酸素イオン（Ｏ＋）を用い、加速電圧が１０ｋｅＶ以上６４０ｋｅＶ以下であれば、価数が２である酸素イオン（Ｏ２＋）を用い、加速電圧が１５ｋｅＶ以上９６０ｋｅＶ以下であれば、価数が３である酸素イオン（Ｏ３＋）を用いればよい。ただし、この加速電圧の範囲は目安であり、示した範囲外の加速電圧と酸素イオンの価数との組み合わせを適用しても構わない。
【０１４２】
基板１００に注入された酸素イオンは、加熱処理を行うことで、注入された酸素イオンの量とほぼ等量を酸素分子または酸素原子として放出することができる。
【０１４３】
基板１００に対し酸素イオンを注入することで、基板１００からの水の放出量が低減する。これは、酸素イオン注入時に、基板１００表面にある水をスパッタリングすることが一因である。水は、酸化物半導体膜を用いたトランジスタの信頼性を低下させる要因となるため、低減されると好ましい。
【０１４４】
また、基板１００に対し酸素イオン注入することで、基板１００からの炭素の放出量が低減する。これは、酸素イオン注入時に、基板１００表面にある有機物をスパッタリングすることが一因である。炭素は、酸化物半導体膜の結晶化を阻害する要因となりうるため、低減されると好ましい。
【０１４５】
酸素イオンの注入深さは、加熱処理による酸素の放出しやすさに影響する。そのため、加速電圧によって、加熱処理による酸素の放出しやすさを調整できる。酸素の放出しやすさは、一側面から見ると、酸素を放出する温度と換言できる。従って、酸素イオンの注入深さが深いほど、即ち酸素イオンの注入時の加速電圧が高いほど、酸素を放出する温度が高くなる。同様に、酸素イオンの注入深さが浅いほど、即ち酸素イオンの注入時の加速電圧が低いほど、酸素を放出する温度が低くなる。ただし、酸素の放出しやすさは、酸素を放出する温度にのみ依存するものではない。例えば、酸素を放出するまでの時間への寄与もある。
【０１４６】
酸素を放出する温度を高めると、高温を要するトランジスタの作製において、工程途中における酸素の放出を抑制できる。また、酸素を放出する温度を低めると、トランジスタの作製において、低温でも酸化物半導体膜への酸素供給が可能となる。
【０１４７】
酸素の放出温度を調整することが可能なため、トランジスタの作製時において、工程の選択性が高まる。具体的には、工程における最大加熱温度を自由に選択することが可能となり、結果、トランジスタの電気的特性のばらつきが抑えられ、高い歩留まりおよび高い生産性にてトランジスタを得ることができる。また、トランジスタの信頼性を高めることができる。
【０１４８】
なお、基板１００上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。酸素透過性のある下地膜を設けた後に酸素イオン注入を行う場合、基板１００の所望の深さに酸素イオンが注入されるよう、酸素イオン注入の加速電圧を大きくすると好ましい。
【０１４９】
基板１００は、平坦性が高いほど好ましい。そのため、基板１００の平坦化処理を行ってもよい。平坦化処理として、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または逆スパッタリング法などがある。
【０１５０】
逆スパッタリング法とは、通常のスパッタリングにおいては、スパッタターゲットにイオンを衝突させるところを、逆に、被処理面にイオンを衝突させることによって被処理面を改質する方法のことをいう。被処理面にイオンを衝突させる方法としては、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）雰囲気下で被処理面側に高周波電圧を印加して、被処理面付近にプラズマを生成する方法などがある。なお、希ガス雰囲気に代えて窒素または酸素などによる雰囲気を適用してもよい。逆スパッタリング法は、スパッタリング装置に限定されず、プラズマＣＶＤ装置、ドライエッチング装置などで同様の処理を行うことができる。
【０１５１】
なお、基板１００は、あらかじめ不純物の低減処理を行っておくとよい。不純物の低減処理は、例えば、加熱処理、プラズマ処理および薬液処理などから一種以上行うと好ましい。なお、不純物の低減処理は不純物濃度の低い環境で行う。
【０１５２】
次に、酸化物半導体膜１３６を成膜する（図５（Ｂ）参照。）。酸化物半導体膜１３６は、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて成膜すればよい。好ましくは、スパッタリング法を用いる。
【０１５３】
スパッタリング法を用いて酸化物半導体膜１３６を成膜する方法について以下に説明する。例えば、酸化物半導体膜１０６に適用できる前述の材料を含むターゲットを用い、成膜ガスに、希ガス、窒素および酸素のいずれか一種以上を含ませて成膜する。
【０１５４】
ここで、酸化物半導体膜１３６を結晶化度の高いＣＡＡＣ−ＯＳ膜または多結晶膜とするためには、基板１００の平坦性が十分高いうえで、成膜電力を高くすること、成膜圧力を低くすること、Ｔ−Ｓ間距離を短くすることおよび基板加熱温度（Ｔｓｕｂ）を高くすることが重要である。
【０１５５】
具体的には、単位面積あたりの成膜電力を５Ｗ／ｃｍ２以上５０Ｗ／ｃｍ２以下、成膜圧力を０．０１Ｐａ以上０．４Ｐａ以下、好ましくは０．０５Ｐａ以上０．３Ｐａ以下、Ｔ−Ｓ間距離を１０ｍｍ以上２００ｍｍ以下、好ましくは２０ｍｍ以上８０ｍｍ以下、Ｔｓｕｂを１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とする。
【０１５６】
また、酸化物半導体膜１３６中の不純物濃度を極力低減すると好ましい。酸化物半導体膜１３６中の不純物濃度を低減するためには、材料の純度を高めること、成膜室の内部リークおよび外部リークを低減することなどが効果的である。
【０１５７】
酸化物半導体膜１３６の成膜後、第１の加熱処理を行うと好ましい。第１の加熱処理を行うと、酸化物半導体膜１３６の結晶化度が高まる、または／および酸化物半導体膜１３６中の不純物濃度を低減することができる。
【０１５８】
第１の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気において、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。第１の加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。
【０１５９】
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。
【０１６０】
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。
【０１６１】
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。
【０１６２】
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の雰囲気をいう。
【０１６３】
次に、酸化物半導体膜１３６を加工して島状の酸化物半導体膜１０６を形成する（図５（Ｃ）参照。）。なお、「加工する」とは、例えば、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
【０１６４】
次に、酸化物半導体膜１０６上に導電膜を成膜し、加工して、酸化物半導体膜１０６と少なくとも一部が接する一対の電極１１６を形成する。次に、酸化物半導体膜１０６および一対の電極１１６上にゲート絶縁膜１１２を成膜する（図５（Ｄ）参照。）。一対の電極１１６となる導電膜およびゲート絶縁膜１１２は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。
【０１６５】
次に、ゲート絶縁膜１１２上に導電膜を成膜し、加工して酸化物半導体膜１０６と重畳するゲート電極１０４を形成することで、図１に示すトランジスタを作製する。ゲート電極１０４となる導電膜は、前述の材料を用い、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ法、ＡＬＤ法、蒸着法または印刷法などを用いて成膜すればよい。
【０１６６】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気において、第１の加熱処理よりも低い温度で行えばよい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜１０６における酸素欠損に起因する準位、および基板１００と酸化物半導体膜１０６との界面準位密度を低減することができる。
【０１６７】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０１６８】
続いて、図１に示すトランジスタとは異なる構造のトランジスタについて図２を用いて説明する。
【０１６９】
図２はトランジスタの上面図および断面図である。図２（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図２（Ｂ）に示すＡ−Ｂ断面に対応する。
【０１７０】
以下に、図２（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１７１】
図２に示すトランジスタは、基板１００と、基板１００上の一対の電極２１６と、一対の電極２１６上にあり、一対の電極２１６と少なくとも一部が接する酸化物半導体膜２０６と、酸化物半導体膜２０６および一対の電極２１６上のゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４と、を有する。
【０１７２】
なお、一対の電極２１６、酸化物半導体膜２０６、ゲート絶縁膜２１２およびゲート電極２０４は、それぞれ一対の電極１１６、酸化物半導体膜１０６、ゲート絶縁膜１１２およびゲート電極１０４と同様の材料により設ければよい。
【０１７３】
なお、図２ではゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状ではないが、ゲート電極２０４が酸化物半導体膜２０６を完全に覆う形状とすることで酸化物半導体膜２０６の光による劣化、電荷の発生を抑制しても構わない。
【０１７４】
図２に示すトランジスタは、基板１００に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜２０６の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０１７５】
また、下地膜を設けない構造とすることで、基板１００と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１７６】
ただし、基板１００上に下地膜を設ける構造を除外するものではない。
【０１７７】
次に、図２に示すトランジスタの作製方法について、図６を用いて説明する。
【０１７８】
まず、基板１００のトランジスタの作製面に、酸素イオンを注入する（図６（Ａ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０１７９】
なお、基板１００上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。
【０１８０】
次に、基板１００上に一対の電極２１６を形成する（図６（Ｂ）参照。）。
【０１８１】
ここでは一対の電極２１６の形成前に酸素イオン注入する場合について説明しているが、これに限定されない。例えば、一対の電極２１６の形成後に基板１００に酸素イオンを注入しても構わない。
【０１８２】
次に、一対の電極２１６上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。次に、前述の酸化物半導体膜を加工して、一対の電極２１６と少なくとも一部が接する酸化物半導体膜２０６を形成する（図６（Ｃ）参照。）。
【０１８３】
なお、酸化物半導体膜２０６において、一対の電極２１６と重畳しない領域がチャネル形成領域となる。
【０１８４】
次に酸化物半導体膜２０６および一対の電極２１６上にゲート絶縁膜２１２を成膜する（図６（Ｄ）参照。）。
【０１８５】
次に、ゲート絶縁膜２１２を介して酸化物半導体膜２０６と重畳するゲート電極２０４を形成することで、図２に示すトランジスタを作製する。
【０１８６】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜２０６における酸素欠損に起因する準位、および基板１００と酸化物半導体膜２０６との界面準位密度を低減することができる。
【０１８７】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜のチャネル形成領域があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０１８８】
続いて、図１および図２に示すトランジスタとは異なる構造のトランジスタについて図３を用いて説明する。
【０１８９】
図３はトランジスタの上面図および断面図である。図３（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図３（Ｂ）に示すＡ−Ｂ断面に対応する。
【０１９０】
以下に、図３（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０１９１】
図３（Ｂ）に示すトランジスタは、基板１００と、基板１００上の高抵抗領域３０６ａおよび低抵抗領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４と、ゲート電極３０４およびゲート絶縁膜３１２上の保護膜３１８と、保護膜３１８上にあり、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して低抵抗領域３０６ｂと接して設けられた配線３２２と、を有する。
【０１９２】
なお、酸化物半導体膜３０６、ゲート電極３０４およびゲート絶縁膜３１２は、それぞれ酸化物半導体膜１０６、ゲート電極１０４およびゲート絶縁膜１１２と同様の材料により設ければよい。
【０１９３】
高抵抗領域３０６ａは、ゲート電極３０４と概略同一の上面形状としてもよい。なお、低抵抗領域３０６ｂは、酸化物半導体膜３０６の主成分以外に、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含んでもよい。
【０１９４】
保護膜３１８は、ゲート絶縁膜１１２と同様の材料により設ければよい。または、保護膜３１８は、樹脂材料などを用いて形成してもよい。また、複数の材料を積層することで設けてもよい。
【０１９５】
配線３２２は、一対の電極１１６と同様の材料により設ければよい。
【０１９６】
なお、図３（Ｂ）に示すトランジスタのゲート電極３０４に側壁絶縁膜３２０を設け、図３（Ｃ）に示すトランジスタとしても構わない。図３（Ｃ）に示すトランジスタは、側壁絶縁膜３２０と重畳する酸化物半導体膜３０６の領域が高抵抗領域３０６ａに含まれる点が図３（Ｂ）に示すトランジスタと異なる。このような構造とすることで、図３（Ｃ）に示すトランジスタは、ホットキャリア劣化などのトランジスタの劣化を低減することができる。
【０１９７】
図３に示すトランジスタは、基板１００に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜３０６の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０１９８】
また、下地膜を設けない構造とすることで、基板１００と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０１９９】
ただし、基板１００上に下地膜を設ける構造を除外するものではない。
【０２００】
次に、図３に示すトランジスタの作製方法について、図７を用いて説明する。
【０２０１】
まず、基板１００のトランジスタの作製面に、酸素イオン注入する（図７（Ａ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０２０２】
なお、基板１００上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。
【０２０３】
次に、基板１００上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜後、第１の加熱処理を行うと好ましい。次に、前述の酸化物半導体膜を加工して、酸化物半導体膜１０６を形成する（図７（Ｂ）参照。）。
【０２０４】
次に、酸化物半導体膜１０６および基板１００上に、ゲート絶縁膜３１２を成膜する。次に、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４を形成する（図７（Ｃ）参照。）。
【０２０５】
なお、図３（Ｃ）に示すトランジスタを作製するためには、ゲート電極３０４の形成後に側壁絶縁膜３２０を形成すればよい。
【０２０６】
側壁絶縁膜３２０は、ゲート電極３０４を覆う絶縁膜を成膜した後、該絶縁膜に対し異方性の高いエッチングを行うことで、自己整合的に形成すればよい。異方性の高いエッチングとしては、例えば、ドライエッチング法を用いると好ましい。ドライエッチング法に用いるエッチングガスとしては、例えば、トリフルオロメタン、オクタフルオロシクロブタン、テトラフルオロメタンなどのフッ素を含むガスが挙げられる。エッチングガスには、希ガスまたは水素を添加してもよい。ドライエッチング法は、基板に高周波電圧を印加する、反応性イオンエッチング法（ＲＩＥ法）を用いると好ましい。
【０２０７】
次に、ゲート電極３０４をマスクとして酸化物半導体膜１０６の一部に、低抵抗化処理を行う。低抵抗化処理は、例えば、水素、ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上を含む雰囲気でイオン注入、イオンドーピングまたはプラズマ処理を行えばよい。その後、第３の加熱処理を行うことにより、酸化物半導体膜３０６のイオン注入、イオンドーピングまたはプラズマ処理された領域に低抵抗領域３０６ｂを形成する。なお、高抵抗領域３０６ａは、イオン注入、イオンドーピングまたはプラズマ処理により低抵抗化されていない領域である（図７（Ｄ）参照。）。なお、側壁絶縁膜３２０を有する場合は、ゲート電極３０４および側壁絶縁膜３２０をマスクとしてイオン注入、イオンドーピングまたはプラズマ処理を行えばよい。第３の加熱処理は、第１の加熱処理と同様の方法で行えばよい。
【０２０８】
なお、ゲート絶縁膜３１２は、前述のイオン注入、イオンドーピングまたはプラズマ処理の前にゲート電極３０４と同様の上面形状に加工しても構わない。その場合、酸化物半導体膜１０６の一部が露出するため、酸化物半導体膜１０６の一部を直接プラズマに曝すことになる。
【０２０９】
次に、酸化物半導体膜３０６およびゲート電極３０４上に保護膜３１８を形成し、低抵抗領域３０６ｂをそれぞれ露出する開口部をゲート絶縁膜３１２および保護膜３１８に形成する。次に、酸化物半導体膜３０６と接する配線３２２を形成することで、図３に示すトランジスタを作製する。
【０２１０】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜３０６における酸素欠損に起因する準位、および基板１００と酸化物半導体膜３０６との界面準位密度を低減することができる。
【０２１１】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０２１２】
続いて、図３に示すトランジスタとは異なる構造のトランジスタについて図４を用いて説明する。
【０２１３】
図４はトランジスタの上面図および断面図である。図４（Ａ）に示した一点鎖線Ａ−Ｂにおける断面は、図４（Ｂ）に示すＡ−Ｂ断面に対応する。
【０２１４】
以下に、図４（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【０２１５】
図４（Ｂ）に示すトランジスタは、溝部を有する基板１０１と、基板１０１の溝部を埋めて設けられた絶縁膜３０２と、基板１０１および絶縁膜３０２上に設けられた高抵抗領域３０６ａおよび低抵抗領域３０６ｂを有する酸化物半導体膜３０６と、酸化物半導体膜３０６および絶縁膜３０２上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２を介して酸化物半導体膜３０６と重畳するゲート電極３０４と、ゲート絶縁膜３１２およびゲート電極３０４上に設けられた保護膜３１８と、ゲート絶縁膜３１２および保護膜３１８に設けられた開口部を介して低抵抗領域３０６ｂと接して設けられた配線３２２と、を有する。
【０２１６】
なお、図４（Ｂ）に示すトランジスタは、酸化物半導体膜３０６下に絶縁膜３０２を有する点で図３（Ｂ）に示すトランジスタと異なる。
【０２１７】
基板１０１は、基板１００と同様の方法および材料を用いて形成すればよい。
【０２１８】
絶縁膜３０２は、酸化物半導体膜３０６の、特に低抵抗領域３０６ｂ下に設けられる。
【０２１９】
絶縁膜３０２は、少なくとも加熱処理により酸素を放出する絶縁膜ではない。好ましくは、第１の加熱処理および第２の加熱処理により基板１０１から放出された酸素を、低抵抗領域３０６ｂまで透過させない絶縁膜である。即ち、酸素透過性が低い絶縁膜または酸素透過性のない絶縁膜である。または、１５０℃以上６５０℃以下の温度範囲における酸素の拡散係数が、基板１０１の拡散係数以下となる絶縁膜である。
【０２２０】
絶縁膜３０２は、例えば、酸化アルミニウム、酸化ガリウム、酸化マグネシウム、酸化チタン、酸化バナジウム、酸化イットリウム、酸化ジルコニウム、酸化ニオブ、酸化モリブデン、酸化インジウム、酸化スズ、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、酸化タングステンから選ばれた一種以上を含む材料を用いればよい。好ましくは、安価であり酸素透過性の低い酸化アルミニウムを含む材料を用いる。なお、絶縁膜３０２は、単層でも積層でも構わない。
【０２２１】
絶縁膜３０２は、厚さが１５ｎｍ以上３００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下とすればよい。述べるまでもないが、絶縁膜３０２は、厚さが厚いほど酸素透過性が低くなる。ただし、厚くしすぎることで生産性の低下を招く懸念があるため、適当な厚さを選択するとよい。
【０２２２】
絶縁膜３０２が低抵抗領域３０６ｂ下に設けられることで、低抵抗領域３０６ｂへ酸素が供給されること（加酸素化ともいう。）による高抵抗化が抑制され、低抵抗を保つことができる。そのため、図４（Ｂ）に示すトランジスタは高いオン電流を有する。
【０２２３】
なお、高抵抗領域３０６ａは、加熱処理により基板１０１から酸素が供給されるため、図４（Ｂ）に示すトランジスタは高い信頼性を有する。
【０２２４】
図４（Ｃ）に示すトランジスタは、基板１００と、基板１００上に設けられた絶縁膜３０３と、基板１００および絶縁膜３０３上に設けられた高抵抗領域３０７ａおよび低抵抗領域３０７ｂを有する酸化物半導体膜３０７と、酸化物半導体膜３０７および絶縁膜３０３上に設けられたゲート絶縁膜３１３と、ゲート絶縁膜３１３を介して酸化物半導体膜３０７と重畳するゲート電極３０５と、ゲート絶縁膜３１３およびゲート電極３０５上に設けられた保護膜３１９と、ゲート絶縁膜３１３および保護膜３１９に設けられた開口部を介して低抵抗領域３０７ｂと接して設けられた配線３２３と、を有する。
【０２２５】
なお、絶縁膜３０３、酸化物半導体膜３０７、ゲート絶縁膜３１３、ゲート電極３０５、保護膜３１９および配線３２３は、それぞれ絶縁膜３０２、酸化物半導体膜３０６、ゲート絶縁膜３１２、ゲート電極３０４、保護膜３１８および配線３２２と同様の材料により設ければよい。
【０２２６】
図４（Ｃ）に示すトランジスタは、基板１００上に絶縁膜３０３を設ける点で、図４（Ｂ）に示すトランジスタと異なる。
【０２２７】
絶縁膜３０３が低抵抗領域３０７ｂ下に設けられることで、低抵抗領域３０７ｂへ酸素が供給されること（加酸素化ともいう。）による高抵抗化が抑制され、低抵抗を保つことができる。そのため、図４（Ｃ）に示すトランジスタは高いオン電流を有する。
【０２２８】
図４に示すトランジスタは、基板１０１に加熱処理により酸素を放出する基板を用いることで、酸化物半導体膜３０７の下地膜を設けなくても良好な電気的特性を有するトランジスタとすることができる。
【０２２９】
また、下地膜を設けない構造とすることで、基板１０１と下地膜との界面準位が生じない。そのため、該界面準位に起因するトランジスタの電気的特性の劣化を低減することができ、信頼性の高いトランジスタを得ることができる。
【０２３０】
ただし、基板１０１上に下地膜を設ける構造を除外するものではない。
【０２３１】
次に、図４（Ｂ）に示すトランジスタの作製方法について、図８を用いて説明する。
【０２３２】
まず、基板１００を加工して、溝部を有する基板１０１を形成する（図８（Ａ）参照。）。
【０２３３】
次に、基板１０１のトランジスタの作製面に、酸素イオンを注入する（図８（Ｂ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０２３４】
なお、基板１０１上に酸素透過性のある下地膜を設けても構わない。酸素透過性のある下地膜は、酸素イオン注入前に成膜してもよい。または、酸素イオン注入後に成膜してもよい。
【０２３５】
なお、ここでは基板１０１を形成してから酸素イオン注入する場合について説明しているが、これに限定されない。例えば、基板１００に酸素イオンを注入した後で、基板１００を加工して基板１０１を形成しても構わない。その場合、基板１００上に酸素透過性のある下地膜を設けてから酸素イオン注入を行ってもよいし、酸素イオン注入を行ってから基板１００上に酸素透過性のある下地膜を設けてもよい。
【０２３６】
または、基板１００上に酸素透過性を有する下地膜を設けた後で、基板１００を加工して、基板１０１を形成し、その後酸素イオンを注入してもよい。
【０２３７】
次に、基板１０１上に絶縁膜を成膜し、該絶縁膜の凸部を選択的にエッチングし（研磨ともいう。）、基板１０１の溝部を埋める絶縁膜３０２を形成する（図８（Ｃ）参照。）。研磨は、ＣＭＰ処理などを用いて行えばよい。なお、ここでは、基板１０１の上面の一部と、絶縁膜３０２の上面が一つの連続した面を形成するように設けられるが、これに限定されない。例えば、図８（Ｃ）に示す断面図において、基板１０１の上面の高さが、絶縁膜３０２の上面の高さよりも高くても構わないし、低くても構わない。
【０２３８】
以降の工程は図７の説明を参酌すればよい。以上のようにして、図４（Ｂ）に示すトランジスタを作製する。
【０２３９】
次に、図４（Ｃ）に示すトランジスタの作製方法について、図９を用いて説明する。
【０２４０】
まず、基板１００に酸素イオンを注入する（図９（Ａ）参照。）。酸素イオン注入方法については、図５の説明を参照する。
【０２４１】
次に、基板１００上に絶縁膜を成膜し、該絶縁膜を加工して絶縁膜３０３を形成する（図９（Ｂ）参照。）。
【０２４２】
ここでは絶縁膜３０３となる絶縁膜の成膜前に酸素イオンを注入する場合について説明しているが、これに限定されない。例えば、絶縁膜３０３となる絶縁膜が成膜後または絶縁膜３０３の形成後に基板１００に対して酸素イオン注入しても構わない。
【０２４３】
次に、酸化物半導体膜を成膜し、該酸化物半導体膜を加工して酸化物半導体膜１０７を形成する。
【０２４４】
次に、酸化物半導体膜１０７および絶縁膜３０３上にゲート絶縁膜３１３を成膜する。次に、ゲート絶縁膜３１３を介して酸化物半導体膜１０７と重畳するゲート電極３０５を形成する（図９（Ｃ）参照。）。
【０２４５】
なお、ゲート電極３０５の形成後に側壁絶縁膜を形成しても構わない。側壁絶縁膜は、図３（Ｃ）に示すトランジスタの側壁絶縁膜３２０の説明を参酌すればよい。
【０２４６】
次に、ゲート電極３０５をマスクとして酸化物半導体膜１０７の一部に対して、低抵抗化処理を行うことで、高抵抗領域３０７ａおよび低抵抗領域３０７ｂを有する酸化物半導体膜３０７を形成する（図９（Ｄ）参照。）。
【０２４７】
次に、酸化物半導体膜３０７およびゲート電極３０５上に保護膜３１９を形成し、低抵抗領域３０７ｂをそれぞれ露出する開口部をゲート絶縁膜３１３および保護膜３１９に形成する。次に、酸化物半導体膜３０７と接する配線３２３を形成することで、図４（Ｃ）に示すトランジスタを作製する。
【０２４８】
こうして得られたトランジスタに対し、第２の加熱処理を行うと好ましい。第２の加熱処理を行うことで、トランジスタの作製工程で生じた酸化物半導体膜３０７における酸素欠損に起因する準位、および基板１０１と酸化物半導体膜３０７との界面準位密度を低減することができる。
【０２４９】
以上のように、加熱処理により酸素を放出する基板上に酸化物半導体膜のチャネル形成領域があることで、優れた電気的特性を有する信頼性の高いトランジスタを作製することができる。
【０２５０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２５１】
（実施の形態２）
本実施の形態では実施の形態１に示すトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０２５２】
図１０にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０２５３】
トランジスタ２２３０は、本発明の一態様である実施の形態１で示すトランジスタを用いる。実施の形態１で示すトランジスタは電気的特性が良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得ることができる。
【０２５４】
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０２５５】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１で示すトランジスタを含んでもよい。
【０２５６】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１で示すトランジスタを含んでもよい。
【０２５７】
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０２５８】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０２５９】
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャパシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トランジスタにおいてドレインからチャネルを介してソースに流れる電流のことである。ドレイン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
【０２６０】
なお、トランジスタ２２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０２６１】
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さい液晶表示装置を提供することができる。
【０２６２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２６３】
（実施の形態３）
本実施の形態では、実施の形態１で示すトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０２６４】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。
【０２６５】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０２６６】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１で示すトランジスタを適用することができる。
【０２６７】
まずは、実施の形態１で示すトランジスタを適用した半導体記憶装置を構成するメモリセルについて図１１を用いて説明する。
【０２６８】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１１（Ａ）参照。）。
【０２６９】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１１（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０２７０】
ここで、トランジスタＴｒに実施の形態１で示すトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０２７１】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０２７２】
次に、実施の形態１で示すトランジスタを適用した半導体記憶装置を構成するメモリセルについて図１１とは異なる例を図１２を用いて説明する。
【０２７３】
図１２（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレインおよびトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０２７４】
なお、図１２（Ａ）に示すメモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１２（Ｂ）は容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０２７５】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ソース線ＳＬ＿１の電位を電源電位ＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０２７６】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄｓ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄｓ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖにてドレイン電流Ｉｄｓ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖにてドレイン電流Ｉｄｓ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０２７７】
ここで、トランジスタＴｒ＿１に実施の形態１で示すトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様に係るトランジスタＴｒ＿１はしきい値電圧が制御されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０２７８】
なお、トランジスタＴｒ＿２に、実施の形態１で示すトランジスタを適用しても構わない。
【０２７９】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０２８０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２８１】
（実施の形態４）
実施の形態１で示すトランジスタまたは実施の形態３に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
【０２８２】
図１３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１３（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２８３】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２８４】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２８５】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２８６】
図１３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３に示す半導体記憶装置を用いることができる。
【０２８７】
図１３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２８８】
電源停止に関しては、図１３（Ｂ）または図１３（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１３（Ｂ）および図１３（Ｃ）の回路の説明を行う。
【０２８９】
図１３（Ｂ）および図１３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１に示すトランジスタ用いた構成の一例を示す。
【０２９０】
図１３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態３に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２９１】
図１３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２９２】
なお、図１３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２９３】
また、図１３（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２９４】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２９５】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２９６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２９７】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４を適用した電子機器の例について説明する。
【０２９８】
図１４（Ａ）は携帯型情報端末である。図１４（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３およびカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０２９９】
図１４（Ｂ）は、ディスプレイである。図１４（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を適用することで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０３００】
図１４（Ｃ）は、デジタルスチルカメラである。図１４（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０３０１】
本発明の一態様を用いることで、電子機器の性能を高め、かつ信頼性を高めることができる。
【０３０２】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０３０３】
本実施例では、酸素イオンを注入したガラス基板を試料とし、酸素の放出量を評価した。
【０３０４】
酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【０３０５】
試料は、ガラス基板である厚さ０．７ｍｍの旭硝子社製無アルカリガラスＡＮ１００を、１０ｍｍ×１０ｍｍに加工したものを用いた。
【０３０６】
酸素イオン注入条件は、２５ｋｅＶの加速電圧で、１６Ｏ＋イオンを１．０×１０１６ｉｏｎｓ／ｃｍ２注入した。
【０３０７】
図１５は、１．０×１０１６ｉｏｎｓ／ｃｍ２の１６Ｏ＋を５ｋｅＶまたは２５ｋｅＶの加速電圧で注入した計算結果である。計算には、ＴＲＩＭ（Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎ ｉｎ Ｍａｔｔｅｒ）を用いた。なお、被注入層の密度を２．５１ｇ／ｃｍ３と仮定した。
【０３０８】
図１５に示すように、加速電圧を高めるほど１６Ｏの注入深さのピーク位置は深くなり、加速電圧によって１６Ｏの注入深さを調整できることがわかる。
【０３０９】
１６Ｏの注入深さは、加熱処理による酸素の放出しやすさに影響する。即ち、加速電圧によって、加熱処理による酸素の放出しやすさを調整できることが計算により示唆された。
【０３１０】
図１６は、ｍ／ｚ＝３２（図１６（Ａ）参照。）、ｍ／ｚ＝１８（図１６（Ｂ）参照。）およびｍ／ｚ＝１２（図１６（Ｃ）参照。）の質量電荷比で検出されるガスのＴＤＳ分析結果である。なお、図１６（Ａ）乃至図１６（Ｃ）において、点線は酸素イオン注入を行っていないガラス基板のＴＤＳ分析結果を示し、実線は酸素イオン注入を行ったガラス基板のＴＤＳ分析結果を示す。
【０３１１】
酸素イオン注入を行っていないガラス基板から、基板温度２５０℃以上４７０℃以下の範囲において、ｍ／ｚ＝３２の質量電荷比で検出されるガスのＴＤＳ分析結果において特異的な放出は検出されなかった。一方、酸素イオン注入を行ったガラス基板から、前述の温度範囲において、ｍ／ｚ＝３２の質量電荷比で検出されるガスのＴＤＳ分析結果においてピークが検出された。なお、本実施例では、分析装置および試料の都合上、基板温度４７０℃までの範囲においてＴＤＳ分析を行っているが、酸素イオン注入条件によっては４７０℃よりも高温でピークが検出されることがある。仮に、４７０℃よりも高温でピークが検出されたとしても大きな問題ではない。
【０３１２】
酸素イオン注入を行ったガラス基板のみで放出が検出されていることから、基板温度２５０℃以上４７０℃以下の範囲において、ｍ／ｚ＝３２の質量電荷比で検出されるガスの検出されるピークがほとんど酸素原子および酸素分子に起因しているとわかる。
【０３１３】
ＴＤＳ分析結果から導出した酸素の放出量は、酸素原子に換算して６．６×１０１５ａｔｏｍｓ／ｃｍ２であった。測定範囲外である基板温度４７０℃よりも高温での放出量も考慮すると、この値は、ほぼ酸素イオン注入量と等量と見なすことができる。即ち、酸素イオン注入によってガラス基板に添加された酸素は、加熱処理によってほとんど放出されるとわかる。従って、酸素イオン注入量によって基板からの酸素放出量を調整できることがわかる。なお、放出される酸素は、注入した酸素イオンと同一とは限らず、注入した酸素イオンがガラス基板中の酸素と置換していることもありうる。
【０３１４】
また、酸素イオン注入を行っていないガラス基板と比べ、酸素イオン注入を行ったガラス基板は、基板温度１９０℃以上３００℃以下の範囲において、ｍ／ｚ＝１８の質量電荷比で検出されるガスの放出量が少ない結果が得られた。即ち、酸素イオン注入を行うことで、加熱処理によるｍ／ｚ＝１８（Ｈ２Ｏと推定。）の質量電荷比で検出されるガスの放出量が低減することがわかる。
【０３１５】
酸化物半導体膜を用いたトランジスタにおいて、水は水素を含むため不純物となり、しきい値電圧の変動要因になる。酸素イオン注入を行うことで、ガラス基板からの水の放出量が低減するため、トランジスタの電気的特性を向上させることができる。
【０３１６】
同様に、酸素イオン注入を行っていないガラス基板と比べ、酸素イオン注入を行ったガラス基板は、基板温度１００℃以上４５０℃以下の範囲において、ｍ／ｚ＝１２の質量電荷比で検出されるガスの放出量が少ない結果が得られた。即ち、酸素イオン注入を行うことで、加熱処理によるｍ／ｚ＝１２（Ｃと推定。）の質量電荷比で検出されるガスの放出量が低減することがわかる。
【０３１７】
酸化物半導体膜を用いたトランジスタにおいて、炭素は主成分でなく、不純物となる。炭素の濃度によっては酸化物半導体膜の結晶化を阻害するため、ＣＡＡＣ−ＯＳ膜または多結晶膜である酸化物半導体膜を形成するためには、炭素の濃度が低減されるほど好ましい。酸素イオン注入を行うことで、ガラス基板からの炭素の放出量が低減するため、トランジスタの信頼性を向上させることができる。
【０３１８】
本実施例に示したように、基板に酸素イオン注入を行うことで、基板からの酸素放出量が増大し、かつ水および炭素の放出量が低減することがわかる。
【符号の説明】
【０３１９】
１００ 基板
１０１ 基板
１０４ ゲート電極
１０６ 酸化物半導体膜
１０７ 酸化物半導体膜
１１２ ゲート絶縁膜
１１６ 一対の電極
１３６ 酸化物半導体膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２１２ ゲート絶縁膜
２１６ 一対の電極
３０２ 絶縁膜
３０３ 絶縁膜
３０４ ゲート電極
３０５ ゲート電極
３０６ 酸化物半導体膜
３０６ａ 高抵抗領域
３０６ｂ 低抵抗領域
３０７ 酸化物半導体膜
３０７ａ 高抵抗領域
３０７ｂ 低抵抗領域
３１２ ゲート絶縁膜
３１３ ゲート絶縁膜
３１８ 保護膜
３１９ 保護膜
３２０ 側壁絶縁膜
３２２ 配線
３２３ 配線
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
３００２ 下地絶縁膜
３００４ ゲート電極
３００６ 酸化物半導体膜
３００６ａ 高抵抗領域
３００６ｂ 低抵抗領域
３００７ 酸化物半導体膜
３００７ａ 高抵抗領域
３００７ｂ 低抵抗領域
３０１２ ゲート絶縁膜
３０１６ 一対の電極
３０１８ 保護絶縁膜
３０２０ 保護膜
３０２２ 配線
３０２４ 側壁絶縁膜
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
【特許請求の範囲】
【請求項１】
昇温脱離ガス分光法により質量電荷比３２が検出される絶縁体基板と、
前記絶縁体基板上に設けられた酸化物半導体膜と、
前記酸化物半導体膜と少なくとも一部が接して設けられた一対の電極と、
前記酸化物半導体膜および前記一対の電極を覆って設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、を有し、
前記質量電荷比３２で検出されるガスの放出量は、酸素原子に換算すると３．０×１０−１４ａｔｏｍｓ／ｃｍ２以上であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一対の電極は、前記絶縁体基板と前記酸化物半導体膜との間に設けられることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記一対の電極は、前記酸化物半導体膜と前記ゲート絶縁膜との間に設けられることを特徴とする半導体装置。
【請求項４】
昇温脱離ガス分光法により質量電荷比３２が検出される絶縁体基板と、
前記絶縁体基板上に設けられた低抵抗領域および高抵抗領域を有する酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、を有し、
前記質量電荷比３２で検出されるガスの放出量は、酸素原子に換算すると３．０×１０−１４ａｔｏｍｓ／ｃｍ２以上であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記絶縁体基板と前記酸化物半導体膜の前記低抵抗領域との間に絶縁膜を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、加熱処理により酸素を放出する絶縁膜であることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記絶縁体基板上に、前記酸化物半導体膜の下地となる下地膜が設けられることを特徴とする半導体装置。
【請求項８】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜と少なくとも一部が接する一対の電極を形成し、
前記酸化物半導体膜および前記一対の電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項９】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に一対の電極を形成し、
前記一対の電極と少なくとも一部が接する酸化物半導体膜を形成し、
前記酸化物半導体膜および前記一対の電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成し、
前記ゲート電極をマスクとして前記酸化物半導体膜の低抵抗化処理を行うことを特徴とする半導体装置の作製方法。
【請求項１１】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１１において、
前記酸素イオン注入された絶縁体基板上に一対の電極を形成した後、前記一対の電極と少なくとも一部が接する前記酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１１において、
前記酸素イオン注入された絶縁体基板上に前記酸化物半導体膜を形成した後、前記酸化物半導体膜と少なくとも一部が接する一対の電極を形成することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１１乃至請求項１３のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極の形成後、前記ゲート電極をマスクとして前記酸化物半導体膜の低抵抗化処理を行うことを特徴とする半導体装置の作製方法。
【請求項１５】
請求項８乃至請求項１４のいずれか一において、
前記酸素イオン注入として、３．０×１０１４ｉｏｎｓ／ｃｍ２以上の酸素イオン注入することを特徴とする半導体装置の作製方法。
【請求項１】
昇温脱離ガス分光法により質量電荷比３２が検出される絶縁体基板と、
前記絶縁体基板上に設けられた酸化物半導体膜と、
前記酸化物半導体膜と少なくとも一部が接して設けられた一対の電極と、
前記酸化物半導体膜および前記一対の電極を覆って設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、を有し、
前記質量電荷比３２で検出されるガスの放出量は、酸素原子に換算すると３．０×１０−１４ａｔｏｍｓ／ｃｍ２以上であることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記一対の電極は、前記絶縁体基板と前記酸化物半導体膜との間に設けられることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記一対の電極は、前記酸化物半導体膜と前記ゲート絶縁膜との間に設けられることを特徴とする半導体装置。
【請求項４】
昇温脱離ガス分光法により質量電荷比３２が検出される絶縁体基板と、
前記絶縁体基板上に設けられた低抵抗領域および高抵抗領域を有する酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳して設けられたゲート電極と、を有し、
前記質量電荷比３２で検出されるガスの放出量は、酸素原子に換算すると３．０×１０−１４ａｔｏｍｓ／ｃｍ２以上であることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記絶縁体基板と前記酸化物半導体膜の前記低抵抗領域との間に絶縁膜を有することを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記ゲート絶縁膜は、加熱処理により酸素を放出する絶縁膜であることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記絶縁体基板上に、前記酸化物半導体膜の下地となる下地膜が設けられることを特徴とする半導体装置。
【請求項８】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜と少なくとも一部が接する一対の電極を形成し、
前記酸化物半導体膜および前記一対の電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項９】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に一対の電極を形成し、
前記一対の電極と少なくとも一部が接する酸化物半導体膜を形成し、
前記酸化物半導体膜および前記一対の電極を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項１０】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成し、
前記ゲート電極をマスクとして前記酸化物半導体膜の低抵抗化処理を行うことを特徴とする半導体装置の作製方法。
【請求項１１】
絶縁体基板に酸素イオン注入し、
前記酸素イオン注入された絶縁体基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜と重畳するゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項１１において、
前記酸素イオン注入された絶縁体基板上に一対の電極を形成した後、前記一対の電極と少なくとも一部が接する前記酸化物半導体膜を形成することを特徴とする半導体装置の作製方法。
【請求項１３】
請求項１１において、
前記酸素イオン注入された絶縁体基板上に前記酸化物半導体膜を形成した後、前記酸化物半導体膜と少なくとも一部が接する一対の電極を形成することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１１乃至請求項１３のいずれか一において、
前記酸化物半導体膜は、前記ゲート電極の形成後、前記ゲート電極をマスクとして前記酸化物半導体膜の低抵抗化処理を行うことを特徴とする半導体装置の作製方法。
【請求項１５】
請求項８乃至請求項１４のいずれか一において、
前記酸素イオン注入として、３．０×１０１４ｉｏｎｓ／ｃｍ２以上の酸素イオン注入することを特徴とする半導体装置の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−３８３９６（Ｐ２０１３−３８３９６Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１２−１４９６５０（Ｐ２０１２−１４９６５０）
【出願日】平成２４年７月３日（２０１２．７．３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２４年７月３日（２０１２．７．３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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