半導体装置の製造方法
【課題】希土類含有複合酸化物膜の新規なエッチング方法を含む、半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程とを有する。
【解決手段】半導体装置の製造方法は、半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化の進展に伴い、ゲート絶縁膜として従来用いられてきたＳｉＯ２膜やＳｉＯＮ膜に替わり、高誘電率ゲート絶縁膜を用いることが検討されている。
【０００３】
ＨｆＯ２等を用いた高誘電率絶縁膜に、Ｌａ２Ｏ３やＹ２Ｏ３等の希土類元素の酸化物を微量添加した複合酸化物膜が、ｎＭＯＳトランジスタのゲート絶縁膜として検討されている。
【０００４】
一般に、希土類元素はハロゲン化物等の蒸気圧が低いという性質を持つため、反応性イオンエッチングによる加工に不向きな材料である。よって、希土類を含有する複合酸化物膜のパターニングやクリーニングは溶液処理で行われることが望まれる。ただし、希土類元素は、酸化物のエッチングに多く用いられているフッ酸やバッファフッ酸で処理すると、難溶性の希土類フッ化物を生成する。
【先行技術文献】
【特許文献】
【０００５】
【非特許文献１】Ｒ．Ｖｏｓ ｅｔ ａｌ．： “Ｃｈａｌｌｅｎｇｅｓ Ｗｉｔｈ Ｒｅｓｐｅｃｔ Ｔｏ Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ Ｓｔａｃｋ Ｅｔｃｈｉｎｇ Ａｎｄ Ｃｌｅａｎｉｎｇ” ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎ （２００７ Ｆａｌｌ），Ｖｏｌ．１１ Ｎｏ．４ ｐ．７５ ２００７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、希土類含有複合酸化物膜の新規なエッチング技術を含む、半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、前記希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、前記他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとを、交互に複数回行なうことにより、希土類元素の残留を抑制して、希土類含有複合酸化物膜がエッチングされる。
【図面の簡単な説明】
【０００９】
【図１】と、
【図２】と、
【図３】と、
【図４】と、
【図５】と、
【図６】と、
【図７】と、
【図８】と、
【図９】と、
【図１０】と、
【図１１】と、
【図１２】と、
【図１３】と、
【図１４】と、
【図１５】と、
【図１６】と、
【図１７】と、
【図１８】と、
【図１９】と、
【図２０】と、
【図２１】と、
【図２２】と、
【図２３】と、
【図２４】と、
【図２５】と、
【図２６】と、
【図２７】と、
【図２８】と、
【図２９】と、
【図３０】と、
【図３１】と、
【図３２】本発明の実施例によるＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図３３】フッ酸またはバッファフッ酸による前処理時間と、Ｌａ残留量との関係を示すグラフである。
【図３４】図３４Ａはフッ酸のみの処理（比較実験）、図３４Ｂは硝酸及びフッ酸の逐次処理の結果を表す顕微鏡写真である。
【図３５】フッ酸またはバッファフッ酸処理による希土類含有複合酸化物膜のサイドエッチ量を示すグラフである。
【図３６】実施例による希土類含有複合酸化物膜のエッチング工程を概略的に示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
本願発明者は、以下に説明するように、希土類含有複合酸化物のエッチング技術について検討した。希土類含有複合酸化物は、例えば、ｎＭＯＳトランジスタの高誘電率ゲート絶縁膜への適用が期待されている。
【００１１】
まず、本発明の実施例による相補型金属酸化物半導体（ＣＭＯＳ）トランジスタの製造方法について途中まで説明する。図１〜図３２は、実施例によるＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【００１２】
図１に示すように、高抵抗シリコン基板１を準備する。シリコン基板１に、深さ４００ｎｍ程度の浅い溝を形成し、化学気相堆積（ＣＶＤ）で厚さ６００ｎｍ程度のＳｉＯ２膜を堆積して、溝を埋め込む。次に、シリコン基板１の上面が露出するまで、化学機械研磨（ＣＭＰ）で不要なＳｉＯ２膜を除去し、溝中にＳｉＯ２膜を残す。このようにして、シャロートレンチアイソレーション（ＳＴＩ）により素子分離領域２を形成する。
【００１３】
次に、図２に示すように、シリコン基板１の、ｎＭＯＳトランジスタ形成領域上に、フォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１をマスクとして、ｐＭＯＳトランジスタ形成領域に、ｎ型不純物としてリン（Ｐ）を３００ｋｅＶでイオン注入して、Ｐ注入領域３を形成する。Ｐのイオン注入の後、フォトレジスト膜ＰＲ１を除去する。
【００１４】
次に、図３に示すように、シリコン基板１の、ｐＭＯＳトランジスタ形成領域上に、フォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２をマスクとして、ｎＭＯＳトランジスタ形成領域に、ｐ型不純物としてボロン（Ｂ）を１３０ｋｅＶでイオン注入して、Ｂ注入領域４を形成する。Ｂのイオン注入の後、フォトレジスト膜ＰＲ２を除去する。
【００１５】
Ｐ及びＢのイオン注入後の熱処理によって、Ｐを活性化してｎ型ウェル３を、Ｂを活性化してｐ型ウェル４を形成する。
【００１６】
次に、図４に示すように、シリコン基板１上に、ＳｉＯ２膜５ａを熱酸化で例えば厚さ０．７ｎｍ形成し、ＳｉＯ２膜５ａ上に、高誘電率絶縁膜５を形成する。高誘電率絶縁膜５として、例えば、ＨｆＳｉＯＮ膜もしくはＨｆＯ２膜を、ＣＶＤで厚さ１．５ｎｍ〜３ｎｍ堆積する。なお、ＳｉＯ２膜５ａの形成工程を省くこともできる。その場合でも、通常は、シリコン基板１と高誘電率絶縁膜５との間に、自然に界面酸化層が形成される。なお、ＳｉＯ２膜５ａの替わりに、ＳｉＯＮ膜を用いることもできる。
【００１７】
次に、図５に示すように、高誘電率絶縁膜５上に、例えば、Ｌａ２Ｏ３をスパッタリングもしくはＣＶＤで厚さ０．２ｎｍ〜０．８ｎｍ堆積して、希土類酸化物膜６を形成する。
【００１８】
次に、図６に示すように、ｎＭＯＳトランジスタ形成領域上の希土類酸化物膜６を覆うマスク膜７を形成する。マスク膜７は、例えば物理気相堆積（ＰＶＤ）で堆積したＴｉＮを、フォトレジスト膜ＰＲ３をマスクとして、反応性イオンエッチング（ＲＩＥ）でパターニングして形成される。
【００１９】
次に、図７に示すように、マスク膜７をマスクとして、ｐＭＯＳトランジスタ形成領域上の希土類酸化物膜６を、例えば硝酸を用いたエッチングで除去する。ｐＭＯＳトランジスタ形成領域上の高誘電率絶縁膜５が露出する。
【００２０】
次に、図８に示すように、例えば、Ａｌ２Ｏ３もしくはＴａ２Ｏ５等をスパッタリングもしくはＣＶＤで堆積して、ｐＭＯＳ用キャップ膜８を形成する。ｐＭＯＳ用キャップ膜８は、ｐＭＯＳトランジスタ形成領域側で高誘電率絶縁膜５上に、ｎＭＯＳトランジスタ形成領域側でマスク膜７上に形成される。
【００２１】
次に、図９に示すように、ｐＭＯＳトランジスタ形成領域上のｐＭＯＳ用キャップ膜８を覆うマスク膜９を形成する。マスク膜９は、例えばマスク膜７と同様に、ＰＶＤで堆積したＴｉＮで形成され、フォトレジスト膜ＰＲ４をマスクとして、ＲＩＥでパターニングして形成される。
【００２２】
次に、図１０に示すように、マスク膜９をマスクとして、ｐＭＯＳトランジスタ形成領域の外のｐＭＯＳ用キャップ膜８を、例えば希フッ酸溶液（例えば濃度０．２５％、温度室温、処理時間３０秒）で除去する。
【００２３】
次に、図１１に示すように、マスク膜７、９を、アンモニア・過酸化水素混合溶液（例えば、３％−ＮＨ４ＯＨ＋６％−Ｈ２Ｏ２、温度４０℃、処理時間１０秒）もしくは過酸化水素溶液（例えば、１０％−Ｈ２Ｏ２、処理時間６００秒）により除去する。ｎＭＯＳトランジスタ形成領域側の高誘電率絶縁膜５上に希土類酸化物膜６が露出し、ｐＭＯＳトランジスタ形成領域側の高誘電率絶縁膜５上にｐＭＯＳ用キャップ膜８が露出する。
【００２４】
次に、図１２に示すように、例えば１０００℃〜１０５０℃で５秒程度の熱処理を行なう。これにより、ｎＭＯＳトランジスタ形成領域上の高誘電率絶縁膜５に希土類酸化物膜６の成分を拡散させて、希土類含有複合酸化物膜１０を形成するとともに、ｐＭＯＳトランジスタ形成領域上の高誘電率絶縁膜５にｐＭＯＳ用キャップ膜８の成分を拡散させて、ＡｌもしくはＴａ含有複合酸化物膜１１を形成する。
【００２５】
希土類含有複合酸化物膜１０及びその下の酸化シリコン膜５ａの積層絶縁膜が、ｎＭＯＳトランジスタのゲート絶縁膜に用いられ、ＡｌもしくはＴａ含有複合酸化物膜１１及びその下の酸化シリコン膜５ａの積層絶縁膜が、ｐＭＯＳトランジスタのゲート絶縁膜に用いられる。以下、希土類含有複合酸化物膜１０をｎＭＯＳゲート絶縁膜１０、ＡｌもしくはＴａ含有複合酸化物膜１１をｐＭＯＳゲート絶縁膜１１と呼ぶこともある。
【００２６】
次に、図１３に示すように、ｎＭＯＳゲート絶縁膜１０及びｐＭＯＳゲート絶縁膜１１の上に、厚さ１ｎｍ〜１０ｎｍの金属膜１２を形成する。金属膜１２は、ｎＭＯＳトランジスタの閾値電極（もしくは仕事関数電極）となる。ｎＭＯＳトランジスタの閾値は、金属膜１２の仕事関数と、ｐ型ウェル４のフェルミ準位との差によって決まる。このため、ｎＭＯＳトランジスタを低閾値化するには、金属膜１２の仕事関数の範囲を３．９ｅＶ〜４．４ｅＶとすることが好ましい。
【００２７】
このような条件を満たす金属として、Ｔａ、ＴａＮ、ＴａＳｉ、ＴａＳｉ２、及びＴａＳｉｘＮｙ等がある。本実施例では、金属膜１２として、厚さ５ｎｍのＴａＳｉ０．５Ｎ２膜を用いる。ＴａＳｉ０．５Ｎ２膜は、Ｔａ［Ｎ（ＣＨ３）２］５、ＮＨ３、及びＳｉ２Ｈ６を原料としてＣＶＤで堆積する。成長温度は４８０℃とする。得られる膜は、閾値電極（もしくは仕事関数電極）に適した非晶質膜である。なお、ＴａＳｉｘＮｙの仕事関数は、膜形成時の組成及びその後の熱処理工程等により、４．２ｅＶ〜４．４ｅＶの範囲で変化する。
【００２８】
次に、図１４に示すように、金属膜１２の上に、ＣＶＤでＳｉＮを厚さ５０ｎｍ堆積して、マスク膜１３を形成する。マスク膜１３の材料として、ＳｉＯ２またはＳｉを用いることもできる。また、マスク膜１３の厚さは２０ｎｍ〜１００ｎｍが適当である。
【００２９】
次に、図１５に示すように、マスク膜１３を、フォトレジスト膜ＰＲ５をマスクとしてＲＩＥにより、ｎＭＯＳトランジスタ形成領域上の金属膜１２を覆う形状にパターニングする。
【００３０】
次に、図１６に示すように、マスク膜１３をマスクとして、ｐＭＯＳトランジスタ形成領域上の金属膜１２を、化学エッチングにより除去する。金属膜１２の除去に化学エッチングを用いるのは、ｐＭＯＳゲート絶縁膜１１のプロセスダメージを最小にしたいためである。金属膜１２の化学エッチングには、例えば、アンモニア・過酸化水素水混合溶液を用いる。アンモニア・過酸化水素水混合溶液は、金属膜１２を選択的にエッチングし、ｐＭＯＳゲート絶縁膜１１が露出する。
【００３１】
次に、図１７に示すように、ｎＭＯＳトランジスタ形成領域側のマスク膜１３上、及びｐＭＯＳゲート絶縁膜１１上に、厚さ１ｎｍ〜１０ｎｍの金属膜１４を形成する。金属膜１４は、ｐＭＯＳトランジスタの閾値電極（もしくは仕事関数電極）となる。ｐＭＯＳトランジスタの閾値は、金属膜１４の仕事関数と、ｎ型ウェル３のフェルミ準位との差によって決まる。このため、ｐＭＯＳトランジスタを低閾値化するには、金属膜１４の仕事関数の範囲を４．７ｅＶ〜５．３ｅＶとすることが好ましい。
【００３２】
このような条件を満たす金属として、Ｒｕ、ＲｕＯ２、ＴｉＮ、及びＴｉＳｉｘＮｙ等がある。本実施例では、金属膜１４として、厚さ５ｎｍのＴｉＮ膜を用いる。ＴｉＮ膜は、ＴｉＣｌ４及びＮＨ３を原料としてＣＶＤで堆積する。成長温度は４５０℃〜６５０℃である。得られる膜は、ｐＭＯＳトランジスタの閾値電極（もしくは仕事関数電極）に適した仕事関数を示す。
【００３３】
次に、図１８に示すように、金属膜１４上に、ＣＶＤでＳｉＮを厚さ５０ｎｍ堆積して、マスク膜１５を形成する。マスク膜１５の材料として、ＳｉＯ２またはＳｉを用いることもできる。また、マスク膜１５の厚さは２０ｎｍ〜１００ｎｍが適当である。
【００３４】
次に、図１９に示すように、マスク膜１５を、フォトレジスト膜ＰＲ６をマスクとしてＲＩＥにより、ｐＭＯＳトランジスタ形成領域上の金属膜１４を覆う形状にパターニングする。
【００３５】
次に、図２０に示すように、マスク膜１５をマスクとして、ｐＭＯＳトランジスタ形成領域の外の金属膜１４を、ＲＩＥにより除去する。
【００３６】
次に、図２１に示すように、マスク膜１３、１５をＲＩＥにより除去する。ｎＭＯＳトランジスタ形成領域で、ｎＭＯＳゲート絶縁膜１０上に金属膜１２が積層され、ｐＭＯＳトランジスタ形成領域で、ｐＭＯＳゲート絶縁膜１１上に金属膜１４が積層された構造が露出する。
【００３７】
次に、図２２に示すように、ｎＭＯＳ及びｐＭＯＳトランジスタのワイヤリング電極となる導電膜１７を、５０ｎｍ〜１００ｎｍの厚さに堆積する。ワイヤリング電極材料として、Ｗ、Ｍｏ、Ｔａ、Ｒｕ、またはポリシリコンが好ましい。ポリシリコンには、加工が容易であるという利点がある、本実施例では、導電膜１７として、厚さ５０ｎｍのポリシリコン膜を用いる。さらに、導電膜１７上に、ＣＶＤでＳｉＮを堆積して、マスク膜１８を形成する。マスク膜１８の材料として、ＳｉＯ２を用いることもできる。
【００３８】
次に、図２３に示すように、マスク膜１８を、フォトレジスト膜ＰＲ７をマスクとしてＲＩＥにより、ｎＭＯＳ及びｐＭＯＳトランジスタの、ゲート電極の形状にパターニングする。
【００３９】
さらに、パターニングされたマスク膜１８をマスクとして、ＲＩＥにより、導電膜１７及び、ｎＭＯＳトランジスタ側の金属膜１２、ｐＭＯＳトランジスタ側の金属膜１４をエッチングして、ｎＭＯＳトランジスタのゲート電極及びｐＭＯＳトランジスタのゲート電極を同時に形成する。
【００４０】
ｎＭＯＳトランジスタ形成領域のゲート電極外側に、希土類含有複合酸化物膜１０が露出し、ｐＭＯＳトランジスタ形成領域のゲート電極外側に、ＡｌもしくはＴａ含有複合酸化物膜１１が露出する。
【００４１】
この後、ゲート電極外側の（ソース・ドレイン領域上の）希土類含有複合酸化物膜１０を除去する必要がある。しかし、以下に説明するように、希土類含有複合酸化物膜１０のエッチングは難しい。
【００４２】
ここで、希土類含有複合酸化物を定義する。本願明細書及び特許請求の範囲において、希土類含有複合酸化物とは、希土類元素と、希土類でない他の金属元素と、Ｏとを含む酸化物を指すこととする。
【００４３】
希土類でない他の金属元素は、例えばＨｆであり、特に、その酸化物が、希土類元素の酸化物よりもフッ酸またはバッファフッ酸で除去されやすい（そのフッ化物が、希土類元素のフッ化物よりも水に溶解しやすく、凝集しにくい）ものである。
【００４４】
希土類含有複合酸化物は、例えば、上述のように、希土類酸化物をＨｆ酸化物に拡散させることにより得られる。希土類酸化物は、例えば、Ｌａ２Ｏ３や、Ｙ２Ｏ３である。Ｈｆ酸化物は、例えば、ＨｆＯ２や、ＨｆＳｉＯや、ＨｆＳｉＯＮである。
【００４５】
希土類でない他の金属元素は、また例えばＺｒであり、Ｚｒ酸化物として、例えば、ＺｒＯ２や、ＺｒＳｉＯや、ＺｒＳｉＯＮが挙げられる。
【００４６】
希土類酸化物は、（フッ素を含まない）酸性溶液で容易に除去することができる。しかし、フッ酸またはバッファフッ酸（ＮＨ４Ｆ・ＨＦ混合溶液）に対しては、難溶解性の希土類フッ化物ができ、フッ酸やバッファフッ酸での除去が困難である。
【００４７】
一方、Ｈｆ酸化物等、多くの金属酸化物は、フッ化物が容易に水に溶解し、フッ酸またはバッファフッ酸で除去することができる。しかし、（フッ素を含まない）酸性溶液での除去が難しい。従って、希土類含有複合酸化物は、（フッ素を含まない）酸性溶液のみで除去することも、フッ酸またはバッファフッ酸のみで除去することも困難となる。
【００４８】
次に、希土類酸化物膜の酸性溶液処理に対する、フッ酸またはバッファフッ酸処理による影響を調べた第１の実験について説明する。
【００４９】
第１の実験では、シリコン基板上に、ＣＶＤで厚さ２ｎｍのＬａ２Ｏ３膜を堆積したサンプルを準備した。このサンプルに、０．２５％フッ酸またはバッファフッ酸（０．１６％ＨＦ＋１．９％ＮＨ４Ｆ）で前処理した後、３０秒の２％硝酸処理を行った。フッ酸またはバッファフッ酸による前処理の時間をそれぞれ変化させて、Ｌａ２Ｏ３膜がどのくらい除去されたか調べた。
【００５０】
Ｌａ２Ｏ３膜の残留の度合いは、全反射蛍光Ｘ線により検出したＬａの表面残留量で評価した。Ｌａの検出下限界は、約４×１０９ａｔｏｍｓ／ｃｍ２である。フッ酸またはバッファフッ酸による前処理を行なわなければ、Ｌａの検出限界以下まで、硝酸により容易にＬａ２Ｏ３膜が除去できる。
【００５１】
図３３は、フッ酸またはバッファフッ酸による前処理時間と、Ｌａ残留量との関係を示すグラフである。横軸がフッ酸またはバッファフッ酸による前処理時間を秒単位で示し、縦軸がＬａ残留量をａｔｏｍｓ／ｃｍ２単位で示す。丸のプロットがフッ酸処理の結果であり、三角のプロットがバッファフッ酸処理の結果である。なお、除去処理なし（ａｓ ｄｅｐｏｓｉｔｉｏｎ）でのＬａ量も示す。
【００５２】
除去処理なしのＬａ量は、１×１０１５ａｔｏｍｓ／ｃｍ２程度である。プロセス障害とならないためには、Ｌａ残留量を、好ましくは１×１０１３ａｔｏｍｓ／ｃｍ２以下、より好ましくは１×１０１２ａｔｏｍｓ以下に減らしたい。
【００５３】
フッ酸処理及びバッファフッ酸処理の両方とも、処理時間が短いほど、Ｌａ残留量が減らせることがわかる。０．２５％フッ酸処理では２０秒程度以下であれば、バッファフッ酸（０．１６％ＨＦ＋１．９％ＮＨ４Ｆ）処理では９０秒程度以下であれば、１×１０１３ａｔｏｍｓ／ｃｍ２程度以下のＬａ残留量にできる。なお、バッファフッ酸の方が、同じ処理時間でもＬａ残留量を減らせる傾向が見られる。
【００５４】
このように、フッ酸もしくはバッファフッ酸の前処理時間が長すぎると、難溶解性のＬａフッ化物（ＬａＦ３）が表面に生成、残留して除去不能になり、逆に、充分に短い処理時間であれば、Ｌａフッ化物の生成は実効的に無視し得る。
【００５５】
次に、第２の実験について説明する。第２の実験では、希土類含有複合酸化物膜に対して、硝酸処理と、充分に短い時間のフッ酸処理とを繰り返し行なう逐次処理を施した。また、比較のためフッ酸処理のみも行った。
【００５６】
第２の実験では、ゲート絶縁膜上にゲート電極が積層されたサンプルを作製した。ゲート絶縁膜の希土類含有複合酸化物膜として、Ｌａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜を用い、ゲート絶縁膜上の閾値電極として、厚さ１０ｎｍのＴｉＮ膜を用い、閾値電極上のワイヤリング電極として、厚さ５０ｎｍのポリシリコン膜を用いた。
【００５７】
ゲート電極（ワイヤリング電極及び閾値電極）がパターニングされ、ソース・ドレイン領域上のＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜が残っている状態のサンプルを準備した（図２３参照）。
【００５８】
図３４Ａがフッ酸のみの処理（比較実験）、図３４Ｂが硝酸及びフッ酸の逐次処理の結果を表す顕微鏡写真である。これらの写真の、上辺（下辺）の中央部から下方（上方）に伸びている細長い領域が、ゲート電極であり、ゲート電極を挟んで左右両側がソース・ドレイン領域に対応する。ソース・ドレイン領域上のＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜を良好に除去したい。
【００５９】
フッ酸のみの処理は、０．２５％フッ酸の単液で連続的に１６０秒の処理を行った。この処理では、１回のフッ酸処理時間が長いため、Ｌａがフッ化、凝集して、ほとんど基板表面に残留してしまう。
【００６０】
硝酸及びフッ酸の逐次処理は、２％硝酸で３０秒の処理を行い、次いで０．２５％フッ酸で１０秒の処理を行うシーケンスを、４回繰り返した。さらに、２％硝酸で３０秒の処理を行い、次いで０．２５％フッ酸で１２０秒の処理を行った。フッ酸の全処理時間を、比較実験と同様に１６０秒としている。逐次処理では、Ｌａ起因の表面残留が観測されない。
【００６１】
このように、（フッ素を含まない）酸処理と、充分に短い時間のフッ酸またはバッファフッ酸処理とを、交互に複数回行なうことにより、Ｌａの残留を抑制しつつ、希土類含有複合酸化物膜を除去できることがわかった。以下、フッ素を含まない酸処理を、単に酸処理と呼ぶこともある。
【００６２】
１回当たりのフッ酸またはバッファフッ酸処理は、時間が短いほどＬａ残留抑制効果が高い。間に酸処理を挟んで、フッ酸またはバッファフッ酸処理を必要な回数繰り返すことにより、Ｈｆ成分（やＳｉ成分等）を溶解するのに充分な、フッ酸またはバッファフッ酸処理時間を確保することができる。
【００６３】
１回当たりのフッ酸またはバッファフッ酸処理時間の上限の目安は、例えば、０．２５％フッ酸処理で２０秒程度である。フッ酸またはバッファフッ酸の濃度等により処理時間は変化するので、一般的な表現にすると、１回当たりのフッ酸またはバッファフッ酸処理時間は、熱酸化シリコン膜エッチング量換算で０．３ｎｍ以下となるような時間に抑えるのが好ましい。
【００６４】
１回当たりのフッ酸またはバッファフッ酸処理の好ましい処理時間は、例えば、０．２５％フッ酸処理で２秒程度である。１回当たりのフッ酸またはバッファフッ酸処理時間の下限は特にないが、例えばスピン洗浄機での処理における制御性を考えると、１秒程度となろう。
【００６５】
酸処理と、フッ酸またはバッファフッ酸処理とを交互に繰り返す処理において、一番最初は酸処理とすることが好ましい。希土類含有複合酸化物膜の最表面に、希土類のフッ化物が保護膜のように形成されるのを抑制するためである。
【００６６】
（フッ素を含まない）酸処理に用いる酸は、ｐＨ３以下の中酸が好ましく、ｐＨ１以下の強酸がより好ましい。例えば、塩酸、硝酸、硫酸、リン酸、もしくはそれらの混合溶液を用いることができる。
【００６７】
なお、希土類元素としてＬａを用いて実験したが、Ｙ等の他の希土類元素についても、同様な効果が期待される。
【００６８】
本願発明者はさらに、フッ酸処理とバッファフッ酸処理のサイドエッチング特性を調べる第３の実験を行った。
【００６９】
次世代の微細トランジスタにおけるゲート長さは２０ｎｍ程度以下であり、溶液処理中のゲート絶縁膜のサイドエッチが無視できない。希土類含有複合酸化物膜のサイドエッチを抑制する方法が求められる。
【００７０】
第３の実験も、ゲート絶縁膜上にゲート電極が積層されたサンプルに対して行い、ゲート絶縁膜はＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜を用い、閾値電極は厚さ１０ｎｍのＴｉＮ膜を用い、ワイヤリング電極は厚さ５０ｎｍのポリシリコン膜を用いた。
【００７１】
０．２５％フッ酸処理と、ｐＨを３．５に調整したバッファフッ酸（０．１６％ＨＦ＋０．３８％ＮＨ４Ｆ）処理と、ｐＨを５に調整したバッファフッ酸（０．１６％ＨＦ＋０．１９％ＮＨ４Ｆ）処理とを行い、これらの処理によるＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜のサイドエッチ量を調べた。
【００７２】
図３５が、フッ酸またはバッファフッ酸処理によるＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜のサイドエッチ量を示すグラフである。横軸がエッチング時間を秒単位で示し、縦軸がサイドッチ量をｎｍ単位で示す。四角のプロットがフッ酸処理、三角のプロットがｐＨ３．５のバッファフッ酸処理、丸のプロットがｐＨ５のバッファフッ酸処理の結果である。
【００７３】
同一のエッチング処理時間に対し、フッ酸処理よりもバッファフッ酸処理の方が、サイドエッチ量が少ない傾向が見られる。また、ｐＨ３．５のバッファフッ酸処理は、エッチング処理時間を変えても、サイドエッチ量が４ｎｍ程度とほぼ一定となる傾向が見られ、エッチング処理時間がある程度短ければ、ｐＨ５のバッファフッ酸処理の方が、ｐＨ３．５のバッファフッ酸処理よりもサイドエッチ量を少なくできると考えられる。
【００７４】
このように、希土類含有複合酸化物膜のサイドエッチ量を抑えるには、ｐＨ５程度、範囲として示すならば例えばｐＨ４〜５．５程度に調整したバッファフッ酸を用いることが好ましいと考えられる。
【００７５】
なお、希土類含有複合酸化物膜のエッチングに用いることができるのは、フッ酸またはバッファフッ酸そのものに限られないであろう。フッ酸またはバッファフッ酸を含む溶液を用いることもできよう。さらに一般化するならば、フッ酸またはバッファフッ酸と同様に、金属酸化物を溶解できるようなフッ素含有溶液であれば用いることができよう。なお、フッ酸を用いる場合、０．１％〜０．５％程度の希フッ酸が好ましい。
【００７６】
以上のような検討を踏まえ、次に、実施例のＣＭＯＳトランジスタの製造工程で行なう希土類含有複合酸化物膜のエッチング方法について説明する。
【００７７】
これまでの製造工程で、図２３に示すように、ｎＭＯＳ及びｐＭＯＳトランジスタのゲート電極がパターニングされ、ｎＭＯＳトランジスのゲート電極外側に、希土類含有複合酸化物膜１０が露出し、ｐＭＯＳトランジスタのゲート電極外側に、ＡｌもしくはＴａ含有複合酸化物膜１１が露出している。ｎＭＯＳ及びｐＭＯＳトランジスタのゲート電極上に、マスク膜１８が形成されている。
【００７８】
次に、図２４に示すように、露出した希土類含有複合酸化物膜１０、露出したＡｌもしくはＴａ含有複合酸化物膜１１、これらの酸化物膜１０、１１の下のＳｉＯ２膜５ａ、及び、マスク膜１８を除去する。ｎＭＯＳトランジスタのゲート電極が、希土類含有複合酸化物膜１０のエッチングのマスクとなり、ｐＭＯＳトランジスタのゲート電極が、ＡｌもしくはＴａ含有複合酸化物膜１１のマスクとなる。
【００７９】
図３６は、希土類含有複合酸化物膜１０のエッチング工程の一例を示すタイミングチャートである。上側から、２％硝酸の射出シーケンス、（硝酸処理に対する）第１の純水リンスシーケンス、０．２５％フッ酸の射出シーケンス、及び（フッ酸処理に対する）第２の純水リンスシーケンスを示す。薬液処理及び純水リンスは、例えば、枚葉洗浄処理を行うスピン洗浄機を用い、ウエハを１００ｒｐｍ〜５００ｒｐｍで回転させながら行なう。
【００８０】
硝酸処理、第１の純水リンス、フッ酸処理、及び第２の純水リンスを７０秒の間に逐次行なうシーケンスを単位とし、この単位シーケンスが繰り返される。
【００８１】
硝酸処理シーケンスは、３０秒の硝酸射出と４０秒のインターバルが交互に繰り返される。硝酸処理に次いで行なわれる第１の純水リンスのシーケンスは、１０秒のリンスと６０秒のインターバルが交互に繰り返される。第１の純水リンスに次いで行なわれるフッ酸処理のシーケンスは、２秒のフッ酸射出と６８秒のインターバルが交互に繰り返される。フッ酸処理に次いで行なわれる第２の純水リンスのシーケンスは、１０秒のリンスと６０秒のインターバルが交互に繰り返される。
【００８２】
また、他の例として、射出シーケンスは同様とし、０．２５％フッ酸の替わりに、例えばｐＨ４〜ｐＨ５．５に調整したバッファフッ酸を用いてもよい。
【００８３】
このようなエッチング工程により、ｎＭＯＳゲート電極外側の希土類含有複合酸化物膜１０が、希土類元素の残留を抑制して除去される。また、このエッチングでのフッ酸またはバッファフッ酸処理により同時に、ｐＭＯＳゲート電極外側のＡｌもしくはＴａ含有複合酸化物膜１１、両ゲート電極外側のＳｉＯ２膜５ａ、及びマスク１８が除去される。
【００８４】
以下さらに、実施例のＣＭＯＳトランジスタ製造方法の残りの工程について説明する。
【００８５】
次に、図２５に示すように、シリコン基板１の上に、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極を覆って、ＣＶＤでＳｉＮ膜を堆積し、ＳｉＮ膜をＲＩＥでエッチングして、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極の側壁上に、サイドウォール絶縁膜１９を残す。
【００８６】
次に、図２６に示すように、ｎＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ８を形成する。フォトレジスト膜ＰＲ８、及びｐＭＯＳゲート電極とそのサイドウォール絶縁膜１９をマスクとして、ｎ型ウェル３にＢを０．６ｋｅＶでイオン注入し、低キャリア濃度のエクステンション領域となるＢ注入領域２０を形成する。Ｂ注入領域２０の形成後、フォトレジスト膜ＰＲ８を除去する。
【００８７】
次に、図２７に示すように、ｐＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ９を形成する。フォトレジスト膜ＰＲ９、及びｎＭＯＳゲート電極とそのサイドウォール絶縁膜１９をマスクとして、ｐ型ウェル４にＡｓを３．０ｋｅＶでイオン注入し、低キャリア濃度のエクステンション領域となるＡｓ注入領域２１を形成する。Ａｓ注入領域２１の形成後、フォトレジスト膜ＰＲ９を除去する。
【００８８】
次に、図２８に示すように、シリコン基板１の上に、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極、及びそれらのサイドウォール絶縁膜１９を覆って、ＣＶＤでＳｉＮ膜２２を堆積する。
【００８９】
次に、図２９に示すように、堆積したＳｉＮ膜２２をＲＩＥでエッチングして、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極の、サイドウォール絶縁膜１９上に、サイドウォール絶縁膜２２を残す。
【００９０】
次に、図３０に示すように、ｐＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ１０を形成する。フォトレジスト膜ＰＲ１０、及びｎＭＯＳゲート電極とそのサイドウォール絶縁膜１９、２２をマスクとして、ｐ型ウェル４にＡｓを１５ｋｅＶでイオン注入し、高キャリア濃度のソース・ドレイン領域となるＡｓ注入領域２３を形成する。Ａｓ注入領域２３の形成後、フォトレジスト膜ＰＲ１０を除去する。
【００９１】
次に、図３１に示すように、ｎＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ１１を形成する。フォトレジスト膜ＰＲ１１、及びｐＭＯＳゲート電極とそのサイドウォール絶縁膜１９、２２をマスクとして、ｎ型ウェル３にＢを３．０ｋｅＶでイオン注入し、高キャリア濃度のソース・ドレイン領域となるＢ注入領域２４を形成する。Ｂ注入領域２４の形成後、フォトレジスト膜ＰＲ１１を除去する。
【００９２】
次に、熱処理によってＢ及びＡｓを活性化して、ｎＭＯＳトランジスタのエクステンション領域２１及びソース・ドレイン領域２３を形成するとともに、ｐＭＯＳトランジスタのエクステンション領域２０及びソース・ドレイン領域２４を形成する。
【００９３】
次に、図３２に示すように、ｎＭＯＳトランジスタのポリシリコン電極１７及びソース・ドレイン領域２３と、ｐＭＯＳトランジスタのポリシリコン電極１７及びソース・ドレイン領域２４とを覆って、Ｎｉを堆積し、熱処理によってシリサイドを形成し、ｎＭＯＳ及びｐＭＯＳトランジスタのポリシリコン電極１７及びソース・ドレイン領域２３、２４の表面にシリサイド電極２５を形成する。Ｓｉと反応しない不要部分のＮｉは、例えば硫酸で除去する。
【００９４】
この後、これらのシリサイド電極２５に接続してプラグ電極が形成され、さらに、例えば公知の技術を用いて、上層の配線層等が形成される。このようにして、実施例の半導体装置が作製される。
【００９５】
以上説明したように、（フッ素を含まない）酸によるエッチングと、フッ酸やバッファフッ酸等の、金属酸化物を溶解するフッ素含有溶液によるエッチングとを、フッ素含有溶液による１回当たりのエッチング時間を充分に短くして、交互に複数回行なうことにより、希土類元素の残留を抑制しつつ、希土類含有複合酸化物膜がエッチングされる。
【００９６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９７】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、
前記希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、前記他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程と
を有する半導体装置の製造方法。
（付記２）
前記フッ素含有溶液によるエッチングは、１回当たり、熱酸化膜エッチング量換算で０．３ｎｍ以下となるようなエッチング時間とする付記１に記載の半導体装置の製造方法。
（付記３）
前記エッチング工程は、フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとを、フッ素を含まない酸によるエッチングから始めて、交互に複数回行なう付記１または２に記載の半導体装置の製造方法。
（付記４）
前記フッ素含有溶液は、ｐＨ４〜ｐＨ５．５に調整したバッファフッ酸である付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記フッ素を含まない酸は、ｐＨ３以下の、塩酸、硝酸、硫酸、リン酸、もしくはそれらの混合溶液である付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記エッチング工程は、フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとの間に、水洗処理を含む付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記フッ素含有溶液は、０．１％〜０．５％の希フッ酸である付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記希土類元素は、ＬａまたはＹを含む付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記希土類でない他の金属元素は、ＨｆまたはＺｒを含む付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
さらに、前記半導体基板にｎ型のソース・ドレイン領域を形成する工程を有し、該ソース・ドレイン領域を含むｎ型ＭＯＳトランジスタのゲート絶縁膜が、前記希土類含有複合酸化物膜を含む付記１〜９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【００９８】
１ 高抵抗シリコン基板
２ 素子分離領域
３ ｎ型ウェル領域
４ ｐ型ウェル領域
５ 高誘電率絶縁膜
５ａ シリコン酸化膜
６ 希土類酸化物膜
８ ｐＭＯＳ用キャップ膜
７、９、 マスク膜
１０ 希土類含有複合酸化物膜
１１ ＡｌもしくはＴａ含有複合酸化物膜
１２ （ｎＭＯＳ閾値電極用）金属膜
１４ （ｐＭＯＳ閾値電極用）金属膜
１３、１５ マスク膜
１７ ポリシリコン膜
１８ マスク膜
１９、２２ サイドウォール絶縁膜
２０、２１ エクステンション領域
２３、２４ ソース・ドレイン領域
２５ シリサイド電極
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化の進展に伴い、ゲート絶縁膜として従来用いられてきたＳｉＯ２膜やＳｉＯＮ膜に替わり、高誘電率ゲート絶縁膜を用いることが検討されている。
【０００３】
ＨｆＯ２等を用いた高誘電率絶縁膜に、Ｌａ２Ｏ３やＹ２Ｏ３等の希土類元素の酸化物を微量添加した複合酸化物膜が、ｎＭＯＳトランジスタのゲート絶縁膜として検討されている。
【０００４】
一般に、希土類元素はハロゲン化物等の蒸気圧が低いという性質を持つため、反応性イオンエッチングによる加工に不向きな材料である。よって、希土類を含有する複合酸化物膜のパターニングやクリーニングは溶液処理で行われることが望まれる。ただし、希土類元素は、酸化物のエッチングに多く用いられているフッ酸やバッファフッ酸で処理すると、難溶性の希土類フッ化物を生成する。
【先行技術文献】
【特許文献】
【０００５】
【非特許文献１】Ｒ．Ｖｏｓ ｅｔ ａｌ．： “Ｃｈａｌｌｅｎｇｅｓ Ｗｉｔｈ Ｒｅｓｐｅｃｔ Ｔｏ Ｈｉｇｈ−ｋ／Ｍｅｔａｌ Ｇａｔｅ Ｓｔａｃｋ Ｅｔｃｈｉｎｇ Ａｎｄ Ｃｌｅａｎｉｎｇ” ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎ （２００７ Ｆａｌｌ），Ｖｏｌ．１１ Ｎｏ．４ ｐ．７５ ２００７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、希土類含有複合酸化物膜の新規なエッチング技術を含む、半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、前記希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、前記他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとを、交互に複数回行なうことにより、希土類元素の残留を抑制して、希土類含有複合酸化物膜がエッチングされる。
【図面の簡単な説明】
【０００９】
【図１】と、
【図２】と、
【図３】と、
【図４】と、
【図５】と、
【図６】と、
【図７】と、
【図８】と、
【図９】と、
【図１０】と、
【図１１】と、
【図１２】と、
【図１３】と、
【図１４】と、
【図１５】と、
【図１６】と、
【図１７】と、
【図１８】と、
【図１９】と、
【図２０】と、
【図２１】と、
【図２２】と、
【図２３】と、
【図２４】と、
【図２５】と、
【図２６】と、
【図２７】と、
【図２８】と、
【図２９】と、
【図３０】と、
【図３１】と、
【図３２】本発明の実施例によるＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図３３】フッ酸またはバッファフッ酸による前処理時間と、Ｌａ残留量との関係を示すグラフである。
【図３４】図３４Ａはフッ酸のみの処理（比較実験）、図３４Ｂは硝酸及びフッ酸の逐次処理の結果を表す顕微鏡写真である。
【図３５】フッ酸またはバッファフッ酸処理による希土類含有複合酸化物膜のサイドエッチ量を示すグラフである。
【図３６】実施例による希土類含有複合酸化物膜のエッチング工程を概略的に示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
本願発明者は、以下に説明するように、希土類含有複合酸化物のエッチング技術について検討した。希土類含有複合酸化物は、例えば、ｎＭＯＳトランジスタの高誘電率ゲート絶縁膜への適用が期待されている。
【００１１】
まず、本発明の実施例による相補型金属酸化物半導体（ＣＭＯＳ）トランジスタの製造方法について途中まで説明する。図１〜図３２は、実施例によるＣＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【００１２】
図１に示すように、高抵抗シリコン基板１を準備する。シリコン基板１に、深さ４００ｎｍ程度の浅い溝を形成し、化学気相堆積（ＣＶＤ）で厚さ６００ｎｍ程度のＳｉＯ２膜を堆積して、溝を埋め込む。次に、シリコン基板１の上面が露出するまで、化学機械研磨（ＣＭＰ）で不要なＳｉＯ２膜を除去し、溝中にＳｉＯ２膜を残す。このようにして、シャロートレンチアイソレーション（ＳＴＩ）により素子分離領域２を形成する。
【００１３】
次に、図２に示すように、シリコン基板１の、ｎＭＯＳトランジスタ形成領域上に、フォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１をマスクとして、ｐＭＯＳトランジスタ形成領域に、ｎ型不純物としてリン（Ｐ）を３００ｋｅＶでイオン注入して、Ｐ注入領域３を形成する。Ｐのイオン注入の後、フォトレジスト膜ＰＲ１を除去する。
【００１４】
次に、図３に示すように、シリコン基板１の、ｐＭＯＳトランジスタ形成領域上に、フォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２をマスクとして、ｎＭＯＳトランジスタ形成領域に、ｐ型不純物としてボロン（Ｂ）を１３０ｋｅＶでイオン注入して、Ｂ注入領域４を形成する。Ｂのイオン注入の後、フォトレジスト膜ＰＲ２を除去する。
【００１５】
Ｐ及びＢのイオン注入後の熱処理によって、Ｐを活性化してｎ型ウェル３を、Ｂを活性化してｐ型ウェル４を形成する。
【００１６】
次に、図４に示すように、シリコン基板１上に、ＳｉＯ２膜５ａを熱酸化で例えば厚さ０．７ｎｍ形成し、ＳｉＯ２膜５ａ上に、高誘電率絶縁膜５を形成する。高誘電率絶縁膜５として、例えば、ＨｆＳｉＯＮ膜もしくはＨｆＯ２膜を、ＣＶＤで厚さ１．５ｎｍ〜３ｎｍ堆積する。なお、ＳｉＯ２膜５ａの形成工程を省くこともできる。その場合でも、通常は、シリコン基板１と高誘電率絶縁膜５との間に、自然に界面酸化層が形成される。なお、ＳｉＯ２膜５ａの替わりに、ＳｉＯＮ膜を用いることもできる。
【００１７】
次に、図５に示すように、高誘電率絶縁膜５上に、例えば、Ｌａ２Ｏ３をスパッタリングもしくはＣＶＤで厚さ０．２ｎｍ〜０．８ｎｍ堆積して、希土類酸化物膜６を形成する。
【００１８】
次に、図６に示すように、ｎＭＯＳトランジスタ形成領域上の希土類酸化物膜６を覆うマスク膜７を形成する。マスク膜７は、例えば物理気相堆積（ＰＶＤ）で堆積したＴｉＮを、フォトレジスト膜ＰＲ３をマスクとして、反応性イオンエッチング（ＲＩＥ）でパターニングして形成される。
【００１９】
次に、図７に示すように、マスク膜７をマスクとして、ｐＭＯＳトランジスタ形成領域上の希土類酸化物膜６を、例えば硝酸を用いたエッチングで除去する。ｐＭＯＳトランジスタ形成領域上の高誘電率絶縁膜５が露出する。
【００２０】
次に、図８に示すように、例えば、Ａｌ２Ｏ３もしくはＴａ２Ｏ５等をスパッタリングもしくはＣＶＤで堆積して、ｐＭＯＳ用キャップ膜８を形成する。ｐＭＯＳ用キャップ膜８は、ｐＭＯＳトランジスタ形成領域側で高誘電率絶縁膜５上に、ｎＭＯＳトランジスタ形成領域側でマスク膜７上に形成される。
【００２１】
次に、図９に示すように、ｐＭＯＳトランジスタ形成領域上のｐＭＯＳ用キャップ膜８を覆うマスク膜９を形成する。マスク膜９は、例えばマスク膜７と同様に、ＰＶＤで堆積したＴｉＮで形成され、フォトレジスト膜ＰＲ４をマスクとして、ＲＩＥでパターニングして形成される。
【００２２】
次に、図１０に示すように、マスク膜９をマスクとして、ｐＭＯＳトランジスタ形成領域の外のｐＭＯＳ用キャップ膜８を、例えば希フッ酸溶液（例えば濃度０．２５％、温度室温、処理時間３０秒）で除去する。
【００２３】
次に、図１１に示すように、マスク膜７、９を、アンモニア・過酸化水素混合溶液（例えば、３％−ＮＨ４ＯＨ＋６％−Ｈ２Ｏ２、温度４０℃、処理時間１０秒）もしくは過酸化水素溶液（例えば、１０％−Ｈ２Ｏ２、処理時間６００秒）により除去する。ｎＭＯＳトランジスタ形成領域側の高誘電率絶縁膜５上に希土類酸化物膜６が露出し、ｐＭＯＳトランジスタ形成領域側の高誘電率絶縁膜５上にｐＭＯＳ用キャップ膜８が露出する。
【００２４】
次に、図１２に示すように、例えば１０００℃〜１０５０℃で５秒程度の熱処理を行なう。これにより、ｎＭＯＳトランジスタ形成領域上の高誘電率絶縁膜５に希土類酸化物膜６の成分を拡散させて、希土類含有複合酸化物膜１０を形成するとともに、ｐＭＯＳトランジスタ形成領域上の高誘電率絶縁膜５にｐＭＯＳ用キャップ膜８の成分を拡散させて、ＡｌもしくはＴａ含有複合酸化物膜１１を形成する。
【００２５】
希土類含有複合酸化物膜１０及びその下の酸化シリコン膜５ａの積層絶縁膜が、ｎＭＯＳトランジスタのゲート絶縁膜に用いられ、ＡｌもしくはＴａ含有複合酸化物膜１１及びその下の酸化シリコン膜５ａの積層絶縁膜が、ｐＭＯＳトランジスタのゲート絶縁膜に用いられる。以下、希土類含有複合酸化物膜１０をｎＭＯＳゲート絶縁膜１０、ＡｌもしくはＴａ含有複合酸化物膜１１をｐＭＯＳゲート絶縁膜１１と呼ぶこともある。
【００２６】
次に、図１３に示すように、ｎＭＯＳゲート絶縁膜１０及びｐＭＯＳゲート絶縁膜１１の上に、厚さ１ｎｍ〜１０ｎｍの金属膜１２を形成する。金属膜１２は、ｎＭＯＳトランジスタの閾値電極（もしくは仕事関数電極）となる。ｎＭＯＳトランジスタの閾値は、金属膜１２の仕事関数と、ｐ型ウェル４のフェルミ準位との差によって決まる。このため、ｎＭＯＳトランジスタを低閾値化するには、金属膜１２の仕事関数の範囲を３．９ｅＶ〜４．４ｅＶとすることが好ましい。
【００２７】
このような条件を満たす金属として、Ｔａ、ＴａＮ、ＴａＳｉ、ＴａＳｉ２、及びＴａＳｉｘＮｙ等がある。本実施例では、金属膜１２として、厚さ５ｎｍのＴａＳｉ０．５Ｎ２膜を用いる。ＴａＳｉ０．５Ｎ２膜は、Ｔａ［Ｎ（ＣＨ３）２］５、ＮＨ３、及びＳｉ２Ｈ６を原料としてＣＶＤで堆積する。成長温度は４８０℃とする。得られる膜は、閾値電極（もしくは仕事関数電極）に適した非晶質膜である。なお、ＴａＳｉｘＮｙの仕事関数は、膜形成時の組成及びその後の熱処理工程等により、４．２ｅＶ〜４．４ｅＶの範囲で変化する。
【００２８】
次に、図１４に示すように、金属膜１２の上に、ＣＶＤでＳｉＮを厚さ５０ｎｍ堆積して、マスク膜１３を形成する。マスク膜１３の材料として、ＳｉＯ２またはＳｉを用いることもできる。また、マスク膜１３の厚さは２０ｎｍ〜１００ｎｍが適当である。
【００２９】
次に、図１５に示すように、マスク膜１３を、フォトレジスト膜ＰＲ５をマスクとしてＲＩＥにより、ｎＭＯＳトランジスタ形成領域上の金属膜１２を覆う形状にパターニングする。
【００３０】
次に、図１６に示すように、マスク膜１３をマスクとして、ｐＭＯＳトランジスタ形成領域上の金属膜１２を、化学エッチングにより除去する。金属膜１２の除去に化学エッチングを用いるのは、ｐＭＯＳゲート絶縁膜１１のプロセスダメージを最小にしたいためである。金属膜１２の化学エッチングには、例えば、アンモニア・過酸化水素水混合溶液を用いる。アンモニア・過酸化水素水混合溶液は、金属膜１２を選択的にエッチングし、ｐＭＯＳゲート絶縁膜１１が露出する。
【００３１】
次に、図１７に示すように、ｎＭＯＳトランジスタ形成領域側のマスク膜１３上、及びｐＭＯＳゲート絶縁膜１１上に、厚さ１ｎｍ〜１０ｎｍの金属膜１４を形成する。金属膜１４は、ｐＭＯＳトランジスタの閾値電極（もしくは仕事関数電極）となる。ｐＭＯＳトランジスタの閾値は、金属膜１４の仕事関数と、ｎ型ウェル３のフェルミ準位との差によって決まる。このため、ｐＭＯＳトランジスタを低閾値化するには、金属膜１４の仕事関数の範囲を４．７ｅＶ〜５．３ｅＶとすることが好ましい。
【００３２】
このような条件を満たす金属として、Ｒｕ、ＲｕＯ２、ＴｉＮ、及びＴｉＳｉｘＮｙ等がある。本実施例では、金属膜１４として、厚さ５ｎｍのＴｉＮ膜を用いる。ＴｉＮ膜は、ＴｉＣｌ４及びＮＨ３を原料としてＣＶＤで堆積する。成長温度は４５０℃〜６５０℃である。得られる膜は、ｐＭＯＳトランジスタの閾値電極（もしくは仕事関数電極）に適した仕事関数を示す。
【００３３】
次に、図１８に示すように、金属膜１４上に、ＣＶＤでＳｉＮを厚さ５０ｎｍ堆積して、マスク膜１５を形成する。マスク膜１５の材料として、ＳｉＯ２またはＳｉを用いることもできる。また、マスク膜１５の厚さは２０ｎｍ〜１００ｎｍが適当である。
【００３４】
次に、図１９に示すように、マスク膜１５を、フォトレジスト膜ＰＲ６をマスクとしてＲＩＥにより、ｐＭＯＳトランジスタ形成領域上の金属膜１４を覆う形状にパターニングする。
【００３５】
次に、図２０に示すように、マスク膜１５をマスクとして、ｐＭＯＳトランジスタ形成領域の外の金属膜１４を、ＲＩＥにより除去する。
【００３６】
次に、図２１に示すように、マスク膜１３、１５をＲＩＥにより除去する。ｎＭＯＳトランジスタ形成領域で、ｎＭＯＳゲート絶縁膜１０上に金属膜１２が積層され、ｐＭＯＳトランジスタ形成領域で、ｐＭＯＳゲート絶縁膜１１上に金属膜１４が積層された構造が露出する。
【００３７】
次に、図２２に示すように、ｎＭＯＳ及びｐＭＯＳトランジスタのワイヤリング電極となる導電膜１７を、５０ｎｍ〜１００ｎｍの厚さに堆積する。ワイヤリング電極材料として、Ｗ、Ｍｏ、Ｔａ、Ｒｕ、またはポリシリコンが好ましい。ポリシリコンには、加工が容易であるという利点がある、本実施例では、導電膜１７として、厚さ５０ｎｍのポリシリコン膜を用いる。さらに、導電膜１７上に、ＣＶＤでＳｉＮを堆積して、マスク膜１８を形成する。マスク膜１８の材料として、ＳｉＯ２を用いることもできる。
【００３８】
次に、図２３に示すように、マスク膜１８を、フォトレジスト膜ＰＲ７をマスクとしてＲＩＥにより、ｎＭＯＳ及びｐＭＯＳトランジスタの、ゲート電極の形状にパターニングする。
【００３９】
さらに、パターニングされたマスク膜１８をマスクとして、ＲＩＥにより、導電膜１７及び、ｎＭＯＳトランジスタ側の金属膜１２、ｐＭＯＳトランジスタ側の金属膜１４をエッチングして、ｎＭＯＳトランジスタのゲート電極及びｐＭＯＳトランジスタのゲート電極を同時に形成する。
【００４０】
ｎＭＯＳトランジスタ形成領域のゲート電極外側に、希土類含有複合酸化物膜１０が露出し、ｐＭＯＳトランジスタ形成領域のゲート電極外側に、ＡｌもしくはＴａ含有複合酸化物膜１１が露出する。
【００４１】
この後、ゲート電極外側の（ソース・ドレイン領域上の）希土類含有複合酸化物膜１０を除去する必要がある。しかし、以下に説明するように、希土類含有複合酸化物膜１０のエッチングは難しい。
【００４２】
ここで、希土類含有複合酸化物を定義する。本願明細書及び特許請求の範囲において、希土類含有複合酸化物とは、希土類元素と、希土類でない他の金属元素と、Ｏとを含む酸化物を指すこととする。
【００４３】
希土類でない他の金属元素は、例えばＨｆであり、特に、その酸化物が、希土類元素の酸化物よりもフッ酸またはバッファフッ酸で除去されやすい（そのフッ化物が、希土類元素のフッ化物よりも水に溶解しやすく、凝集しにくい）ものである。
【００４４】
希土類含有複合酸化物は、例えば、上述のように、希土類酸化物をＨｆ酸化物に拡散させることにより得られる。希土類酸化物は、例えば、Ｌａ２Ｏ３や、Ｙ２Ｏ３である。Ｈｆ酸化物は、例えば、ＨｆＯ２や、ＨｆＳｉＯや、ＨｆＳｉＯＮである。
【００４５】
希土類でない他の金属元素は、また例えばＺｒであり、Ｚｒ酸化物として、例えば、ＺｒＯ２や、ＺｒＳｉＯや、ＺｒＳｉＯＮが挙げられる。
【００４６】
希土類酸化物は、（フッ素を含まない）酸性溶液で容易に除去することができる。しかし、フッ酸またはバッファフッ酸（ＮＨ４Ｆ・ＨＦ混合溶液）に対しては、難溶解性の希土類フッ化物ができ、フッ酸やバッファフッ酸での除去が困難である。
【００４７】
一方、Ｈｆ酸化物等、多くの金属酸化物は、フッ化物が容易に水に溶解し、フッ酸またはバッファフッ酸で除去することができる。しかし、（フッ素を含まない）酸性溶液での除去が難しい。従って、希土類含有複合酸化物は、（フッ素を含まない）酸性溶液のみで除去することも、フッ酸またはバッファフッ酸のみで除去することも困難となる。
【００４８】
次に、希土類酸化物膜の酸性溶液処理に対する、フッ酸またはバッファフッ酸処理による影響を調べた第１の実験について説明する。
【００４９】
第１の実験では、シリコン基板上に、ＣＶＤで厚さ２ｎｍのＬａ２Ｏ３膜を堆積したサンプルを準備した。このサンプルに、０．２５％フッ酸またはバッファフッ酸（０．１６％ＨＦ＋１．９％ＮＨ４Ｆ）で前処理した後、３０秒の２％硝酸処理を行った。フッ酸またはバッファフッ酸による前処理の時間をそれぞれ変化させて、Ｌａ２Ｏ３膜がどのくらい除去されたか調べた。
【００５０】
Ｌａ２Ｏ３膜の残留の度合いは、全反射蛍光Ｘ線により検出したＬａの表面残留量で評価した。Ｌａの検出下限界は、約４×１０９ａｔｏｍｓ／ｃｍ２である。フッ酸またはバッファフッ酸による前処理を行なわなければ、Ｌａの検出限界以下まで、硝酸により容易にＬａ２Ｏ３膜が除去できる。
【００５１】
図３３は、フッ酸またはバッファフッ酸による前処理時間と、Ｌａ残留量との関係を示すグラフである。横軸がフッ酸またはバッファフッ酸による前処理時間を秒単位で示し、縦軸がＬａ残留量をａｔｏｍｓ／ｃｍ２単位で示す。丸のプロットがフッ酸処理の結果であり、三角のプロットがバッファフッ酸処理の結果である。なお、除去処理なし（ａｓ ｄｅｐｏｓｉｔｉｏｎ）でのＬａ量も示す。
【００５２】
除去処理なしのＬａ量は、１×１０１５ａｔｏｍｓ／ｃｍ２程度である。プロセス障害とならないためには、Ｌａ残留量を、好ましくは１×１０１３ａｔｏｍｓ／ｃｍ２以下、より好ましくは１×１０１２ａｔｏｍｓ以下に減らしたい。
【００５３】
フッ酸処理及びバッファフッ酸処理の両方とも、処理時間が短いほど、Ｌａ残留量が減らせることがわかる。０．２５％フッ酸処理では２０秒程度以下であれば、バッファフッ酸（０．１６％ＨＦ＋１．９％ＮＨ４Ｆ）処理では９０秒程度以下であれば、１×１０１３ａｔｏｍｓ／ｃｍ２程度以下のＬａ残留量にできる。なお、バッファフッ酸の方が、同じ処理時間でもＬａ残留量を減らせる傾向が見られる。
【００５４】
このように、フッ酸もしくはバッファフッ酸の前処理時間が長すぎると、難溶解性のＬａフッ化物（ＬａＦ３）が表面に生成、残留して除去不能になり、逆に、充分に短い処理時間であれば、Ｌａフッ化物の生成は実効的に無視し得る。
【００５５】
次に、第２の実験について説明する。第２の実験では、希土類含有複合酸化物膜に対して、硝酸処理と、充分に短い時間のフッ酸処理とを繰り返し行なう逐次処理を施した。また、比較のためフッ酸処理のみも行った。
【００５６】
第２の実験では、ゲート絶縁膜上にゲート電極が積層されたサンプルを作製した。ゲート絶縁膜の希土類含有複合酸化物膜として、Ｌａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜を用い、ゲート絶縁膜上の閾値電極として、厚さ１０ｎｍのＴｉＮ膜を用い、閾値電極上のワイヤリング電極として、厚さ５０ｎｍのポリシリコン膜を用いた。
【００５７】
ゲート電極（ワイヤリング電極及び閾値電極）がパターニングされ、ソース・ドレイン領域上のＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜が残っている状態のサンプルを準備した（図２３参照）。
【００５８】
図３４Ａがフッ酸のみの処理（比較実験）、図３４Ｂが硝酸及びフッ酸の逐次処理の結果を表す顕微鏡写真である。これらの写真の、上辺（下辺）の中央部から下方（上方）に伸びている細長い領域が、ゲート電極であり、ゲート電極を挟んで左右両側がソース・ドレイン領域に対応する。ソース・ドレイン領域上のＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜を良好に除去したい。
【００５９】
フッ酸のみの処理は、０．２５％フッ酸の単液で連続的に１６０秒の処理を行った。この処理では、１回のフッ酸処理時間が長いため、Ｌａがフッ化、凝集して、ほとんど基板表面に残留してしまう。
【００６０】
硝酸及びフッ酸の逐次処理は、２％硝酸で３０秒の処理を行い、次いで０．２５％フッ酸で１０秒の処理を行うシーケンスを、４回繰り返した。さらに、２％硝酸で３０秒の処理を行い、次いで０．２５％フッ酸で１２０秒の処理を行った。フッ酸の全処理時間を、比較実験と同様に１６０秒としている。逐次処理では、Ｌａ起因の表面残留が観測されない。
【００６１】
このように、（フッ素を含まない）酸処理と、充分に短い時間のフッ酸またはバッファフッ酸処理とを、交互に複数回行なうことにより、Ｌａの残留を抑制しつつ、希土類含有複合酸化物膜を除去できることがわかった。以下、フッ素を含まない酸処理を、単に酸処理と呼ぶこともある。
【００６２】
１回当たりのフッ酸またはバッファフッ酸処理は、時間が短いほどＬａ残留抑制効果が高い。間に酸処理を挟んで、フッ酸またはバッファフッ酸処理を必要な回数繰り返すことにより、Ｈｆ成分（やＳｉ成分等）を溶解するのに充分な、フッ酸またはバッファフッ酸処理時間を確保することができる。
【００６３】
１回当たりのフッ酸またはバッファフッ酸処理時間の上限の目安は、例えば、０．２５％フッ酸処理で２０秒程度である。フッ酸またはバッファフッ酸の濃度等により処理時間は変化するので、一般的な表現にすると、１回当たりのフッ酸またはバッファフッ酸処理時間は、熱酸化シリコン膜エッチング量換算で０．３ｎｍ以下となるような時間に抑えるのが好ましい。
【００６４】
１回当たりのフッ酸またはバッファフッ酸処理の好ましい処理時間は、例えば、０．２５％フッ酸処理で２秒程度である。１回当たりのフッ酸またはバッファフッ酸処理時間の下限は特にないが、例えばスピン洗浄機での処理における制御性を考えると、１秒程度となろう。
【００６５】
酸処理と、フッ酸またはバッファフッ酸処理とを交互に繰り返す処理において、一番最初は酸処理とすることが好ましい。希土類含有複合酸化物膜の最表面に、希土類のフッ化物が保護膜のように形成されるのを抑制するためである。
【００６６】
（フッ素を含まない）酸処理に用いる酸は、ｐＨ３以下の中酸が好ましく、ｐＨ１以下の強酸がより好ましい。例えば、塩酸、硝酸、硫酸、リン酸、もしくはそれらの混合溶液を用いることができる。
【００６７】
なお、希土類元素としてＬａを用いて実験したが、Ｙ等の他の希土類元素についても、同様な効果が期待される。
【００６８】
本願発明者はさらに、フッ酸処理とバッファフッ酸処理のサイドエッチング特性を調べる第３の実験を行った。
【００６９】
次世代の微細トランジスタにおけるゲート長さは２０ｎｍ程度以下であり、溶液処理中のゲート絶縁膜のサイドエッチが無視できない。希土類含有複合酸化物膜のサイドエッチを抑制する方法が求められる。
【００７０】
第３の実験も、ゲート絶縁膜上にゲート電極が積層されたサンプルに対して行い、ゲート絶縁膜はＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜を用い、閾値電極は厚さ１０ｎｍのＴｉＮ膜を用い、ワイヤリング電極は厚さ５０ｎｍのポリシリコン膜を用いた。
【００７１】
０．２５％フッ酸処理と、ｐＨを３．５に調整したバッファフッ酸（０．１６％ＨＦ＋０．３８％ＮＨ４Ｆ）処理と、ｐＨを５に調整したバッファフッ酸（０．１６％ＨＦ＋０．１９％ＮＨ４Ｆ）処理とを行い、これらの処理によるＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜のサイドエッチ量を調べた。
【００７２】
図３５が、フッ酸またはバッファフッ酸処理によるＬａ２Ｏ３／ＨｆＳｉＯＮ複合酸化物膜のサイドエッチ量を示すグラフである。横軸がエッチング時間を秒単位で示し、縦軸がサイドッチ量をｎｍ単位で示す。四角のプロットがフッ酸処理、三角のプロットがｐＨ３．５のバッファフッ酸処理、丸のプロットがｐＨ５のバッファフッ酸処理の結果である。
【００７３】
同一のエッチング処理時間に対し、フッ酸処理よりもバッファフッ酸処理の方が、サイドエッチ量が少ない傾向が見られる。また、ｐＨ３．５のバッファフッ酸処理は、エッチング処理時間を変えても、サイドエッチ量が４ｎｍ程度とほぼ一定となる傾向が見られ、エッチング処理時間がある程度短ければ、ｐＨ５のバッファフッ酸処理の方が、ｐＨ３．５のバッファフッ酸処理よりもサイドエッチ量を少なくできると考えられる。
【００７４】
このように、希土類含有複合酸化物膜のサイドエッチ量を抑えるには、ｐＨ５程度、範囲として示すならば例えばｐＨ４〜５．５程度に調整したバッファフッ酸を用いることが好ましいと考えられる。
【００７５】
なお、希土類含有複合酸化物膜のエッチングに用いることができるのは、フッ酸またはバッファフッ酸そのものに限られないであろう。フッ酸またはバッファフッ酸を含む溶液を用いることもできよう。さらに一般化するならば、フッ酸またはバッファフッ酸と同様に、金属酸化物を溶解できるようなフッ素含有溶液であれば用いることができよう。なお、フッ酸を用いる場合、０．１％〜０．５％程度の希フッ酸が好ましい。
【００７６】
以上のような検討を踏まえ、次に、実施例のＣＭＯＳトランジスタの製造工程で行なう希土類含有複合酸化物膜のエッチング方法について説明する。
【００７７】
これまでの製造工程で、図２３に示すように、ｎＭＯＳ及びｐＭＯＳトランジスタのゲート電極がパターニングされ、ｎＭＯＳトランジスのゲート電極外側に、希土類含有複合酸化物膜１０が露出し、ｐＭＯＳトランジスタのゲート電極外側に、ＡｌもしくはＴａ含有複合酸化物膜１１が露出している。ｎＭＯＳ及びｐＭＯＳトランジスタのゲート電極上に、マスク膜１８が形成されている。
【００７８】
次に、図２４に示すように、露出した希土類含有複合酸化物膜１０、露出したＡｌもしくはＴａ含有複合酸化物膜１１、これらの酸化物膜１０、１１の下のＳｉＯ２膜５ａ、及び、マスク膜１８を除去する。ｎＭＯＳトランジスタのゲート電極が、希土類含有複合酸化物膜１０のエッチングのマスクとなり、ｐＭＯＳトランジスタのゲート電極が、ＡｌもしくはＴａ含有複合酸化物膜１１のマスクとなる。
【００７９】
図３６は、希土類含有複合酸化物膜１０のエッチング工程の一例を示すタイミングチャートである。上側から、２％硝酸の射出シーケンス、（硝酸処理に対する）第１の純水リンスシーケンス、０．２５％フッ酸の射出シーケンス、及び（フッ酸処理に対する）第２の純水リンスシーケンスを示す。薬液処理及び純水リンスは、例えば、枚葉洗浄処理を行うスピン洗浄機を用い、ウエハを１００ｒｐｍ〜５００ｒｐｍで回転させながら行なう。
【００８０】
硝酸処理、第１の純水リンス、フッ酸処理、及び第２の純水リンスを７０秒の間に逐次行なうシーケンスを単位とし、この単位シーケンスが繰り返される。
【００８１】
硝酸処理シーケンスは、３０秒の硝酸射出と４０秒のインターバルが交互に繰り返される。硝酸処理に次いで行なわれる第１の純水リンスのシーケンスは、１０秒のリンスと６０秒のインターバルが交互に繰り返される。第１の純水リンスに次いで行なわれるフッ酸処理のシーケンスは、２秒のフッ酸射出と６８秒のインターバルが交互に繰り返される。フッ酸処理に次いで行なわれる第２の純水リンスのシーケンスは、１０秒のリンスと６０秒のインターバルが交互に繰り返される。
【００８２】
また、他の例として、射出シーケンスは同様とし、０．２５％フッ酸の替わりに、例えばｐＨ４〜ｐＨ５．５に調整したバッファフッ酸を用いてもよい。
【００８３】
このようなエッチング工程により、ｎＭＯＳゲート電極外側の希土類含有複合酸化物膜１０が、希土類元素の残留を抑制して除去される。また、このエッチングでのフッ酸またはバッファフッ酸処理により同時に、ｐＭＯＳゲート電極外側のＡｌもしくはＴａ含有複合酸化物膜１１、両ゲート電極外側のＳｉＯ２膜５ａ、及びマスク１８が除去される。
【００８４】
以下さらに、実施例のＣＭＯＳトランジスタ製造方法の残りの工程について説明する。
【００８５】
次に、図２５に示すように、シリコン基板１の上に、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極を覆って、ＣＶＤでＳｉＮ膜を堆積し、ＳｉＮ膜をＲＩＥでエッチングして、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極の側壁上に、サイドウォール絶縁膜１９を残す。
【００８６】
次に、図２６に示すように、ｎＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ８を形成する。フォトレジスト膜ＰＲ８、及びｐＭＯＳゲート電極とそのサイドウォール絶縁膜１９をマスクとして、ｎ型ウェル３にＢを０．６ｋｅＶでイオン注入し、低キャリア濃度のエクステンション領域となるＢ注入領域２０を形成する。Ｂ注入領域２０の形成後、フォトレジスト膜ＰＲ８を除去する。
【００８７】
次に、図２７に示すように、ｐＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ９を形成する。フォトレジスト膜ＰＲ９、及びｎＭＯＳゲート電極とそのサイドウォール絶縁膜１９をマスクとして、ｐ型ウェル４にＡｓを３．０ｋｅＶでイオン注入し、低キャリア濃度のエクステンション領域となるＡｓ注入領域２１を形成する。Ａｓ注入領域２１の形成後、フォトレジスト膜ＰＲ９を除去する。
【００８８】
次に、図２８に示すように、シリコン基板１の上に、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極、及びそれらのサイドウォール絶縁膜１９を覆って、ＣＶＤでＳｉＮ膜２２を堆積する。
【００８９】
次に、図２９に示すように、堆積したＳｉＮ膜２２をＲＩＥでエッチングして、ｎＭＯＳゲート電極及びｐＭＯＳゲート電極の、サイドウォール絶縁膜１９上に、サイドウォール絶縁膜２２を残す。
【００９０】
次に、図３０に示すように、ｐＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ１０を形成する。フォトレジスト膜ＰＲ１０、及びｎＭＯＳゲート電極とそのサイドウォール絶縁膜１９、２２をマスクとして、ｐ型ウェル４にＡｓを１５ｋｅＶでイオン注入し、高キャリア濃度のソース・ドレイン領域となるＡｓ注入領域２３を形成する。Ａｓ注入領域２３の形成後、フォトレジスト膜ＰＲ１０を除去する。
【００９１】
次に、図３１に示すように、ｎＭＯＳトランジスタ形成領域を覆って、フォトレジスト膜ＰＲ１１を形成する。フォトレジスト膜ＰＲ１１、及びｐＭＯＳゲート電極とそのサイドウォール絶縁膜１９、２２をマスクとして、ｎ型ウェル３にＢを３．０ｋｅＶでイオン注入し、高キャリア濃度のソース・ドレイン領域となるＢ注入領域２４を形成する。Ｂ注入領域２４の形成後、フォトレジスト膜ＰＲ１１を除去する。
【００９２】
次に、熱処理によってＢ及びＡｓを活性化して、ｎＭＯＳトランジスタのエクステンション領域２１及びソース・ドレイン領域２３を形成するとともに、ｐＭＯＳトランジスタのエクステンション領域２０及びソース・ドレイン領域２４を形成する。
【００９３】
次に、図３２に示すように、ｎＭＯＳトランジスタのポリシリコン電極１７及びソース・ドレイン領域２３と、ｐＭＯＳトランジスタのポリシリコン電極１７及びソース・ドレイン領域２４とを覆って、Ｎｉを堆積し、熱処理によってシリサイドを形成し、ｎＭＯＳ及びｐＭＯＳトランジスタのポリシリコン電極１７及びソース・ドレイン領域２３、２４の表面にシリサイド電極２５を形成する。Ｓｉと反応しない不要部分のＮｉは、例えば硫酸で除去する。
【００９４】
この後、これらのシリサイド電極２５に接続してプラグ電極が形成され、さらに、例えば公知の技術を用いて、上層の配線層等が形成される。このようにして、実施例の半導体装置が作製される。
【００９５】
以上説明したように、（フッ素を含まない）酸によるエッチングと、フッ酸やバッファフッ酸等の、金属酸化物を溶解するフッ素含有溶液によるエッチングとを、フッ素含有溶液による１回当たりのエッチング時間を充分に短くして、交互に複数回行なうことにより、希土類元素の残留を抑制しつつ、希土類含有複合酸化物膜がエッチングされる。
【００９６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９７】
以上説明した実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、
前記希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、前記他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程と
を有する半導体装置の製造方法。
（付記２）
前記フッ素含有溶液によるエッチングは、１回当たり、熱酸化膜エッチング量換算で０．３ｎｍ以下となるようなエッチング時間とする付記１に記載の半導体装置の製造方法。
（付記３）
前記エッチング工程は、フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとを、フッ素を含まない酸によるエッチングから始めて、交互に複数回行なう付記１または２に記載の半導体装置の製造方法。
（付記４）
前記フッ素含有溶液は、ｐＨ４〜ｐＨ５．５に調整したバッファフッ酸である付記１〜３のいずれか１つに記載の半導体装置の製造方法。
（付記５）
前記フッ素を含まない酸は、ｐＨ３以下の、塩酸、硝酸、硫酸、リン酸、もしくはそれらの混合溶液である付記１〜４のいずれか１つに記載の半導体装置の製造方法。
（付記６）
前記エッチング工程は、フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとの間に、水洗処理を含む付記１〜５のいずれか１つに記載の半導体装置の製造方法。
（付記７）
前記フッ素含有溶液は、０．１％〜０．５％の希フッ酸である付記１〜６のいずれか１つに記載の半導体装置の製造方法。
（付記８）
前記希土類元素は、ＬａまたはＹを含む付記１〜７のいずれか１つに記載の半導体装置の製造方法。
（付記９）
前記希土類でない他の金属元素は、ＨｆまたはＺｒを含む付記１〜８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）
さらに、前記半導体基板にｎ型のソース・ドレイン領域を形成する工程を有し、該ソース・ドレイン領域を含むｎ型ＭＯＳトランジスタのゲート絶縁膜が、前記希土類含有複合酸化物膜を含む付記１〜９のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【００９８】
１ 高抵抗シリコン基板
２ 素子分離領域
３ ｎ型ウェル領域
４ ｐ型ウェル領域
５ 高誘電率絶縁膜
５ａ シリコン酸化膜
６ 希土類酸化物膜
８ ｐＭＯＳ用キャップ膜
７、９、 マスク膜
１０ 希土類含有複合酸化物膜
１１ ＡｌもしくはＴａ含有複合酸化物膜
１２ （ｎＭＯＳ閾値電極用）金属膜
１４ （ｐＭＯＳ閾値電極用）金属膜
１３、１５ マスク膜
１７ ポリシリコン膜
１８ マスク膜
１９、２２ サイドウォール絶縁膜
２０、２１ エクステンション領域
２３、２４ ソース・ドレイン領域
２５ シリサイド電極
【特許請求の範囲】
【請求項１】
半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、
前記希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、前記他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程と
を有する半導体装置の製造方法。
【請求項２】
前記フッ素含有溶液によるエッチングは、１回当たり、熱酸化膜エッチング量換算で０．３ｎｍ以下となるようなエッチング時間とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程は、フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとを、フッ素を含まない酸によるエッチングから始めて、交互に複数回行なう請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記フッ素含有溶液は、ｐＨ４〜ｐＨ５．５に調整したバッファフッ酸である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記フッ素を含まない酸は、ｐＨ３以下の、塩酸、硝酸、硫酸、リン酸、もしくはそれらの混合溶液である請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上方に、希土類元素と、希土類でない他の金属元素と、Ｏとを含む希土類含有複合酸化物膜を形成する工程と、
前記希土類含有複合酸化物膜に対し、フッ素を含まない酸によるエッチングと、前記他の金属元素の酸化物を溶解するフッ素含有溶液によるエッチングとを、交互に複数回行なうエッチング工程と
を有する半導体装置の製造方法。
【請求項２】
前記フッ素含有溶液によるエッチングは、１回当たり、熱酸化膜エッチング量換算で０．３ｎｍ以下となるようなエッチング時間とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング工程は、フッ素を含まない酸によるエッチングと、フッ素含有溶液によるエッチングとを、フッ素を含まない酸によるエッチングから始めて、交互に複数回行なう請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記フッ素含有溶液は、ｐＨ４〜ｐＨ５．５に調整したバッファフッ酸である請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記フッ素を含まない酸は、ｐＨ３以下の、塩酸、硝酸、硫酸、リン酸、もしくはそれらの混合溶液である請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３５】
【図３６】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３５】
【図３６】
【図３４】
【公開番号】特開２０１０−２３８６８５（Ｐ２０１０−２３８６８５Ａ）
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願番号】特願２００９−８１６９０（Ｐ２００９−８１６９０）
【出願日】平成２１年３月３０日（２００９．３．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１０月２１日（２０１０．１０．２１）
【国際特許分類】
【出願日】平成２１年３月３０日（２００９．３．３０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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