埋没接点を有するトランジスタとその形成方法
第１の電流電極領域（３２）、第２の電流電極領域（３４）、およびチャネル領域（３７）を含む半導体構造の形成方法であって、チャネル領域（３７）は第１の電流電極領域（３２）と第２の電流電極領域（３４）との間に配置され、チャネル領域（３７）は半導体構造のフィン構造（３６）内に配置され、チャネル領域内のキャリア輸送は概して第１の電流電極領域（３２）と第２の電流電極領域（３４）との間で水平方向に行われる方法。該方法は、第１の接点（６６）を形成することを含み、第１の接点（６６）を形成することは、半導体構造の第１の部分を除去して、第１の電流電極領域（３２）に開口部（５４）を形成すること、開口部に接点材料（６６）を形成することを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体装置、特に、埋没接点を有するトランジスタに関する。
【背景技術】
【０００２】
従来、電流電極をトランジスタに接続するための接点は、ソース領域およびドレイン領域の各表面に形成されてきた。ただし、ソース領域およびドレイン領域の表面に形成される接点は、ＦｉｎＦＥＴトランジスタまたはトリゲートトランジスタなどの３次元装置において電流フローの問題を提起する。具体的には、図１に示されるように、従来のＦｉｎＦＥＴトランジスタ１０を示す。従来のＦｉｎＦＥＴトランジスタ１０は、酸化物層１２などの基板層上に形成される。従来のＦｉｎＦＥＴトランジスタ１０は、ソース／ドレイン構造１４、フィン１６、フィン１６上に形成されるフィンキャップ１８、およびゲート誘電体２０に形成されるゲート２２を含む。ソース／ドレイン接点２４は、シリサイド層２７がソース／ドレイン構造１４上に形成された後、ソース／ドレイン構造１４上に形成される。図１に示されるように、電流は方向矢印２６によって示されるようなフィンの（たとえば、フィン１６）側壁に沿って流れる。次に、電流は、方向矢印２８によって示されるように、ソース／ドレイン接点２４に流れる。ソース／ドレイン接点はソース／ドレイン構造１４の表面にのみ形成されるため、フィンの底部に沿って流れる電流は、より高い抵抗を受ける。その理由は、電流がソース／ドレイン接点２４に行き着くまでに長い経路をたどるからである。この結果、上記の従来のＦｉｎＦＥＴトランジスタにとってより高い影響的なソース／ドレイン抵抗が生じる。図１はフィン１６の底部からソース／ドレイン接点２４に流れる電流を示すが、電流はフィン１６の他の側面のソース／ドレイン接点からフィン１６の底部にも流れる。この結果、従来のＦｉｎＦＥＴトランジスタにおいて電流フローに追加の抵抗が生じる。
【０００３】
さらに、従来のＭＯＳＦＥＴ装置上のゲートは、活性領域の外部のゲート電極材料の上で接触する。ただし、ゲートの厚みが低減されるにつれ、ゲート抵抗が問題となる。特に、多くの例で、ゲート電極はいくつかの材料の積層体である。通常、底層は低抵抗導体で、ゲートの残りはドープされたポリシリコンまたは金属シリサイドから成る。いずれの場合でも、ゲートの残りを形成する材料は高い抵抗を有する。よって、ゲート接点は低抵抗を有する底層から分離されて、その代わりに高抵抗を有する層の残りと接触する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
よって、低ソース／ドレイン抵抗および低ゲート抵抗を有するトランジスタが必要とされる。
【課題を解決するための手段】
【０００５】
一側面では、方法は、半導体構造を形成すること、第１の接点を形成することを含む。第１の接点を形成するステップは半導体装置電極構造の第１の部分を除去して開口部を形成すること、開口部に接点材料を形成することを含み、第１の接点は半導体装置電極構造に電気的に結合される。本明細書で使用されるように、「半導体装置電極構造」という用語は、半導体材料、または金属材料、またはその組み合わせの部品で製造される装置の電極構造を含む。さらに、半導体装置電極構造はゲート構造を含むことができ、第１の接点はゲート構造に電気的に結合する。本明細書で使用されるように、「ゲート構造」という用語は、半導体材料、または金属材料、またはその組み合わせの部品で製造されるゲート構造を含む。
【０００６】
別の側面では、半導体装置は、電極構造と第１の接点とを備え、第１の接点は電極構造内に延在し、電極構造に電気的に結合される。
さらに別の側面では、該方法は、第１の電流電極領域、第２の電流電極領域、およびチャネル領域を含む半導体構造を形成することを含み、チャネル領域は第１の電流電極領域と第２の電流電極領域との間に配置され、チャネル領域は半導体構造のフィン構造内に配置され、チャネル領域内のキャリア輸送は第１の電流電極領域と第２の電流電極領域との間で水平方向に行われる。該方法はさらに、第１の接点を形成することを含み、第１の接点を形成することは、（１）半導体構造の第１の部分を除去して、第１の電流電極領域に開口部を形成すること、（２）開口部に接点材料を形成することを含む。本明細書で使用されるように、「半導体構造」という用語は、半導体材料、または金属材料、またはその組み合わせの部品で製造される構造を含む。
【発明を実施するための最良の形態】
【０００７】
本発明は添付の図面によって例示されることに限定されず、図面の同一の参照符号は類似の構成要素を示す。
当業者であれば、図面内の構成要素は簡潔さと明瞭性を得るために図示されており、必ずしも等縮尺されていないことを認識するであろう。たとえば、図面内のいくつかの要素の寸法は、本発明の実施形態の理解を深める助けとして、他の要素に対して誇張されている場合がある。
【０００８】
図２は、本発明の一実施形態に係るトランジスタ５０の部分透視図である。図２に示されるように、トランジスタ５０の一部として、ソース／ドレイン接点２４は埋込ソース／ドレイン接点３０として形成される。ソース／ドレイン接点が埋め込まれている結果、フィン１６の底部を流れる電流は、方向矢印３１によって示されるように、ゲートの外部の酸化物層２０への略並行路に移動し得る。この結果、フィン１６の底部を流れる電流は低い抵抗を受け、そのため、トランジスタ５０のドレイン抵抗への影響源を低減する。さらに、高ドープシリコンの抵抗より接点材料の抵抗が低いため、埋込ソース／ドレイン接点２４を流れる電流は、低い抵抗を受ける。図２はソース／ドレイン接点に関して流れる電流を示すが、本発明の他の実施形態に係る他のトランジスタは改善された電流フローから利点を得ることのできる他の種類の接点を有していてもよい。図２は略矩形の埋込ソース／ドレイン接点を示すが、他の形状であってもよい。ソース／ドレイン接点３０はたとえば、上部で幅が約１２０ナノメートル、下部で幅が約９０ナノメートルと先細に形成される。追加的および／または代替的に、トランジスタ５０は本発明の範囲を逸脱せずに追加の層または構成要素を含んでもよい。
【０００９】
図３は、本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。トランジスタ５０を形成する一環として、ソース構造３３およびドレイン構造３５をフィン３６と一緒に酸化物４２上に形成する。図３は酸化物４２を示すが、トランジスタ５０は、たとえば、シリコン−オン−インシュレータやバルクウェハーなどの任意の種類の基板上に形成される。ゲート３８はトランジスタ５０の一部として形成する。一例として、ゲート３８は、ゲート材料の厚みに関して１０００オングストロームであってもよい。ゲート材料はポリシリコン、炭化タンタル、窒化チタン、三窒化タンタル、またはその他の適切なゲート材料であってもよい。ゲート材料は、２つの層から成る積層体であってもよく、第１の層は炭化タンタル、窒化タンタル、または窒化チタンから形成され、第２の層はポリシリコン、あるいはニッケルシリサイド、チタンシリサイド、またはコバルトシリサイドなどのシリサイドから形成されてもよい。一例として、第１の層は約２５０オングストロームの高さで、第２の層は約６００オングストローム以上の高さである。図３はゲート誘電体を示していないが、このステップの一環としてゲート誘電体を形成することもできる。誘電体側壁スペーサ４０は、ゲート３８に隣接して形成する。誘電体側壁スペーサ４０は、シリコン酸化物または窒化ケイ素のスペーサであってもよい。図３に示されるように、トランジスタ５０はソース領域３２、ドレイン領域３４、およびチャネル領域３７を有する。電流は、チャネル領域３７を介してソース領域３２からドレイン領域３４に流れる。キャリア輸送（たとえば、ｐ−チャネル素子に関しては孔、ｎ−チャネル素子に関しては電子）は、概して、ソース領域３２とドレイン領域３４との間で水平方向に行われる。概して、ソース領域３２およびドレイン領域３４は、電流電極領域と称する。
【００１０】
図４は、本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。このステップの一環として、ＴＥＯＳ層５２は、トランジスタ５０の上に形成される。次に、接点開口部５４および５６をＴＥＯＳ層５２内に形成する。接点開口部は、トランジスタ５０を形成する半導体構造の一部を除去することによって形成される。接点開口部５４および５６は、トランジスタ５０を形成する半導体構造の一部をエッチングで除去することによって形成される。図４は酸化物層４２まで一貫して延在する接点開口部５４および５６を示すが、接点開口部５４および５６はそこまで遠く延在する必要はない。追加的および／または代替的に接点開口部５４および５６は、ソース／ドレイン領域を形成する半導体材料によって完全に包まれるか、または囲まれていなくてもよい。図５は、この製造ステップ中の図２のトランジスタの部分上面図である。接点開口部５４および５６はこのステップの一環として形成されるように記載されているが、フィン３６が形成されるときに接点開口部５４および５６が形成されてもよい。
【００１１】
図６は、本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。接点開口部５４および５６が形成された後、ライナー５８を図６に示されるように形成する。一例として、ライナー５８は、ニッケル、コバルト、またはその他の適切な材料を用いて形成する。ライナー５８は単層として示されているが、複数の層から形成されてもよい。次に、図７に示されるように、シリサイド層６０が、接点開口部５４および５６の側壁に形成される。シリサイド層６０は、ニッケルシリサイド層またはコバルトシリサイド層であってもよい。次に、図８に示されるように、バリア層６２を形成する。一例として、バリア層６２は、チタンおよび窒化チタンを用いて形成する。次に、接点材料６４が蒸着され、接点材料６４は接点開口部５４および５６内にも形成される。接点材料６４はタングステン、銅、またはその他の適切な接点材料であってもよい。次に、図９に示されるように、接点材料６４はたとえば化学−機械的研磨によって平面化される。よって、埋込ソース／ドレイン接点６６および６８がトランジスタ５０内に形成される。
【００１２】
図１０は、本発明の一実施形態に係るマルチフィントランジスタの部分上面図である。上記の工程ステップは単フィン構造に関して説明しているが、埋込ソース／ドレイン接点を有するマルチフィントランジスタを形成してもよい。よって、図１０に示されるように、トランジスタ７０は、フィン７８、８０、８２、８４を有するマルチフィン構造７４を含み、半導体処理技術を用いて形成される。マルチフィン構造７４は、ソース構造７２およびドレイン構造７６を含む。ゲート８８も形成される。埋込ソース／ドレイン接点９０、９２、９４、９６、９８、および１００は、上述の処理ステップを用いて形成される。一例として、各フィンは２０ナノメートル幅で、１４０ナノメートルの距離だけ離間される。さらに、図１０はフィン７８、８０、８２、および８４からオフセットされた埋込／ドレイン接点９０、９２、９４、９６、９８、および１００を示すが、たとえば図５に示されるように、これらのフィンと一直線状に形成されてもよい。
【００１３】
図１１は、埋込ゲート接点を有する平面トランジスタの部分上面図である。平面トランジスタは、シリコントレンチアイソレータ１０４に形成される活性領域１０２を有する。活性領域１０２は、たとえばソース／ドレイン領域およびチャネル領域を含む。ゲート１０６は、活性領域１０２の上に形成される。ゲート接点１０８および１１０は、ゲート材料を接続するように形成する。次に図１２を参照すると、図示されるように、接点１０８および１１０を埋め込む。すなわち、シリコントレンチアイソレータ１０４まで一貫してゲート接点用に開口部をエッチングした後に、接点１０８および１１０を形成する接点材料が蒸着される。図１２はシリコントレンチアイソレータ１０４まで一貫して延在するゲート接点材料を示すが、ゲート接点材料はシリコントレンチアイソレータ１０４まで一貫して延在する必要はない。さらに、接点材料をゲート接点開口部内に蒸着する前に、ショットキー接点バリアを低下させるためにニッケルまたはニッケル−プラチナを蒸着させてもよい。また、ゲート接点開口部の側壁は、それぞれ接点材料層を有する。さらに、図示されないが、ゲート１０６はいくつかの層の積層体であってもよい。追加的および／または代替的に、ゲート接点開口部１０８および１１０は、ゲート材料によって完全に包まれるか、または囲まれていなくてもよい。
【００１４】
図１３は、埋込ゲート接点を有する図２のトランジスタの部分透視図である。具体的には、図示されるように、ゲート接点１１２はゲート２２に埋め込む。一例として、ゲート接点１１２は全体を埋め込む必要はないが、酸化物１２にまでは一貫して埋め込む。さらに、接点材料をゲート接点開口部内に蒸着する前に、ショットキー接点バリアを低下させるためにニッケルまたはニッケル−プラチナを蒸着させる。また、ゲート接点開口部の側壁はそれぞれ接点材料層を有する。さらに、図示されないが、ゲート１１２はいくつかの層の積層体であってもよい。
【００１５】
上述の明細書では、本発明は特定の実施形態に関して説明した。ただし、当業者であれば、請求項に記載されるような本発明の範囲から逸脱せずに様々な修正や変更を行うことができると認識するであろう。したがって、明細書と図面は限定的ではなく説明的なものとみなすべきであって、上記の修正および変更はすべて本発明の範囲に含まれると意図される。
【００１６】
恩恵、他の利点、および問題の解決策は特定の実施形態に関して説明した。ただし、恩恵、他の利点、問題の解決策、および恩恵、他の利点、問題の解決策を発生させる、あるいは明白にする要素は、請求項の一部または全部にとって極めて重要な、必要な、または必須な特徴または要素とみなすべきではない。本明細書で使用されるように、「備える」、「備えている」またはその他の変形は、要素のリストを備える工程、方法、物、または装置がそれらの要素のみを含むのではなく、明確に記載されない、あるいは上記工程、方法、物、または装置に固有な他の要素を含むことができるように、非限定的な包括を対象とすることを意図する。
【図面の簡単な説明】
【００１７】
【図１】従来のトランジスタの部分透視図である。
【図２】本発明の一実施形態に係るトランジスタの部分透視図である。
【図３】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図４】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図５】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分上面図である。
【図６】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図７】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図８】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図９】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図１０】本発明の一実施形態に係るマルチフィントランジスタの部分上面図である。
【図１１】本発明の一実施形態に係る平面トランジスタの部分上面図である。
【図１２】本発明の一実施形態に係る平面トランジスタの部分断面図である。
【図１３】本発明の一実施形態に係るトランジスタの部分透視図である。
【技術分野】
【０００１】
本発明は、概して半導体装置、特に、埋没接点を有するトランジスタに関する。
【背景技術】
【０００２】
従来、電流電極をトランジスタに接続するための接点は、ソース領域およびドレイン領域の各表面に形成されてきた。ただし、ソース領域およびドレイン領域の表面に形成される接点は、ＦｉｎＦＥＴトランジスタまたはトリゲートトランジスタなどの３次元装置において電流フローの問題を提起する。具体的には、図１に示されるように、従来のＦｉｎＦＥＴトランジスタ１０を示す。従来のＦｉｎＦＥＴトランジスタ１０は、酸化物層１２などの基板層上に形成される。従来のＦｉｎＦＥＴトランジスタ１０は、ソース／ドレイン構造１４、フィン１６、フィン１６上に形成されるフィンキャップ１８、およびゲート誘電体２０に形成されるゲート２２を含む。ソース／ドレイン接点２４は、シリサイド層２７がソース／ドレイン構造１４上に形成された後、ソース／ドレイン構造１４上に形成される。図１に示されるように、電流は方向矢印２６によって示されるようなフィンの（たとえば、フィン１６）側壁に沿って流れる。次に、電流は、方向矢印２８によって示されるように、ソース／ドレイン接点２４に流れる。ソース／ドレイン接点はソース／ドレイン構造１４の表面にのみ形成されるため、フィンの底部に沿って流れる電流は、より高い抵抗を受ける。その理由は、電流がソース／ドレイン接点２４に行き着くまでに長い経路をたどるからである。この結果、上記の従来のＦｉｎＦＥＴトランジスタにとってより高い影響的なソース／ドレイン抵抗が生じる。図１はフィン１６の底部からソース／ドレイン接点２４に流れる電流を示すが、電流はフィン１６の他の側面のソース／ドレイン接点からフィン１６の底部にも流れる。この結果、従来のＦｉｎＦＥＴトランジスタにおいて電流フローに追加の抵抗が生じる。
【０００３】
さらに、従来のＭＯＳＦＥＴ装置上のゲートは、活性領域の外部のゲート電極材料の上で接触する。ただし、ゲートの厚みが低減されるにつれ、ゲート抵抗が問題となる。特に、多くの例で、ゲート電極はいくつかの材料の積層体である。通常、底層は低抵抗導体で、ゲートの残りはドープされたポリシリコンまたは金属シリサイドから成る。いずれの場合でも、ゲートの残りを形成する材料は高い抵抗を有する。よって、ゲート接点は低抵抗を有する底層から分離されて、その代わりに高抵抗を有する層の残りと接触する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
よって、低ソース／ドレイン抵抗および低ゲート抵抗を有するトランジスタが必要とされる。
【課題を解決するための手段】
【０００５】
一側面では、方法は、半導体構造を形成すること、第１の接点を形成することを含む。第１の接点を形成するステップは半導体装置電極構造の第１の部分を除去して開口部を形成すること、開口部に接点材料を形成することを含み、第１の接点は半導体装置電極構造に電気的に結合される。本明細書で使用されるように、「半導体装置電極構造」という用語は、半導体材料、または金属材料、またはその組み合わせの部品で製造される装置の電極構造を含む。さらに、半導体装置電極構造はゲート構造を含むことができ、第１の接点はゲート構造に電気的に結合する。本明細書で使用されるように、「ゲート構造」という用語は、半導体材料、または金属材料、またはその組み合わせの部品で製造されるゲート構造を含む。
【０００６】
別の側面では、半導体装置は、電極構造と第１の接点とを備え、第１の接点は電極構造内に延在し、電極構造に電気的に結合される。
さらに別の側面では、該方法は、第１の電流電極領域、第２の電流電極領域、およびチャネル領域を含む半導体構造を形成することを含み、チャネル領域は第１の電流電極領域と第２の電流電極領域との間に配置され、チャネル領域は半導体構造のフィン構造内に配置され、チャネル領域内のキャリア輸送は第１の電流電極領域と第２の電流電極領域との間で水平方向に行われる。該方法はさらに、第１の接点を形成することを含み、第１の接点を形成することは、（１）半導体構造の第１の部分を除去して、第１の電流電極領域に開口部を形成すること、（２）開口部に接点材料を形成することを含む。本明細書で使用されるように、「半導体構造」という用語は、半導体材料、または金属材料、またはその組み合わせの部品で製造される構造を含む。
【発明を実施するための最良の形態】
【０００７】
本発明は添付の図面によって例示されることに限定されず、図面の同一の参照符号は類似の構成要素を示す。
当業者であれば、図面内の構成要素は簡潔さと明瞭性を得るために図示されており、必ずしも等縮尺されていないことを認識するであろう。たとえば、図面内のいくつかの要素の寸法は、本発明の実施形態の理解を深める助けとして、他の要素に対して誇張されている場合がある。
【０００８】
図２は、本発明の一実施形態に係るトランジスタ５０の部分透視図である。図２に示されるように、トランジスタ５０の一部として、ソース／ドレイン接点２４は埋込ソース／ドレイン接点３０として形成される。ソース／ドレイン接点が埋め込まれている結果、フィン１６の底部を流れる電流は、方向矢印３１によって示されるように、ゲートの外部の酸化物層２０への略並行路に移動し得る。この結果、フィン１６の底部を流れる電流は低い抵抗を受け、そのため、トランジスタ５０のドレイン抵抗への影響源を低減する。さらに、高ドープシリコンの抵抗より接点材料の抵抗が低いため、埋込ソース／ドレイン接点２４を流れる電流は、低い抵抗を受ける。図２はソース／ドレイン接点に関して流れる電流を示すが、本発明の他の実施形態に係る他のトランジスタは改善された電流フローから利点を得ることのできる他の種類の接点を有していてもよい。図２は略矩形の埋込ソース／ドレイン接点を示すが、他の形状であってもよい。ソース／ドレイン接点３０はたとえば、上部で幅が約１２０ナノメートル、下部で幅が約９０ナノメートルと先細に形成される。追加的および／または代替的に、トランジスタ５０は本発明の範囲を逸脱せずに追加の層または構成要素を含んでもよい。
【０００９】
図３は、本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。トランジスタ５０を形成する一環として、ソース構造３３およびドレイン構造３５をフィン３６と一緒に酸化物４２上に形成する。図３は酸化物４２を示すが、トランジスタ５０は、たとえば、シリコン−オン−インシュレータやバルクウェハーなどの任意の種類の基板上に形成される。ゲート３８はトランジスタ５０の一部として形成する。一例として、ゲート３８は、ゲート材料の厚みに関して１０００オングストロームであってもよい。ゲート材料はポリシリコン、炭化タンタル、窒化チタン、三窒化タンタル、またはその他の適切なゲート材料であってもよい。ゲート材料は、２つの層から成る積層体であってもよく、第１の層は炭化タンタル、窒化タンタル、または窒化チタンから形成され、第２の層はポリシリコン、あるいはニッケルシリサイド、チタンシリサイド、またはコバルトシリサイドなどのシリサイドから形成されてもよい。一例として、第１の層は約２５０オングストロームの高さで、第２の層は約６００オングストローム以上の高さである。図３はゲート誘電体を示していないが、このステップの一環としてゲート誘電体を形成することもできる。誘電体側壁スペーサ４０は、ゲート３８に隣接して形成する。誘電体側壁スペーサ４０は、シリコン酸化物または窒化ケイ素のスペーサであってもよい。図３に示されるように、トランジスタ５０はソース領域３２、ドレイン領域３４、およびチャネル領域３７を有する。電流は、チャネル領域３７を介してソース領域３２からドレイン領域３４に流れる。キャリア輸送（たとえば、ｐ−チャネル素子に関しては孔、ｎ−チャネル素子に関しては電子）は、概して、ソース領域３２とドレイン領域３４との間で水平方向に行われる。概して、ソース領域３２およびドレイン領域３４は、電流電極領域と称する。
【００１０】
図４は、本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。このステップの一環として、ＴＥＯＳ層５２は、トランジスタ５０の上に形成される。次に、接点開口部５４および５６をＴＥＯＳ層５２内に形成する。接点開口部は、トランジスタ５０を形成する半導体構造の一部を除去することによって形成される。接点開口部５４および５６は、トランジスタ５０を形成する半導体構造の一部をエッチングで除去することによって形成される。図４は酸化物層４２まで一貫して延在する接点開口部５４および５６を示すが、接点開口部５４および５６はそこまで遠く延在する必要はない。追加的および／または代替的に接点開口部５４および５６は、ソース／ドレイン領域を形成する半導体材料によって完全に包まれるか、または囲まれていなくてもよい。図５は、この製造ステップ中の図２のトランジスタの部分上面図である。接点開口部５４および５６はこのステップの一環として形成されるように記載されているが、フィン３６が形成されるときに接点開口部５４および５６が形成されてもよい。
【００１１】
図６は、本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。接点開口部５４および５６が形成された後、ライナー５８を図６に示されるように形成する。一例として、ライナー５８は、ニッケル、コバルト、またはその他の適切な材料を用いて形成する。ライナー５８は単層として示されているが、複数の層から形成されてもよい。次に、図７に示されるように、シリサイド層６０が、接点開口部５４および５６の側壁に形成される。シリサイド層６０は、ニッケルシリサイド層またはコバルトシリサイド層であってもよい。次に、図８に示されるように、バリア層６２を形成する。一例として、バリア層６２は、チタンおよび窒化チタンを用いて形成する。次に、接点材料６４が蒸着され、接点材料６４は接点開口部５４および５６内にも形成される。接点材料６４はタングステン、銅、またはその他の適切な接点材料であってもよい。次に、図９に示されるように、接点材料６４はたとえば化学−機械的研磨によって平面化される。よって、埋込ソース／ドレイン接点６６および６８がトランジスタ５０内に形成される。
【００１２】
図１０は、本発明の一実施形態に係るマルチフィントランジスタの部分上面図である。上記の工程ステップは単フィン構造に関して説明しているが、埋込ソース／ドレイン接点を有するマルチフィントランジスタを形成してもよい。よって、図１０に示されるように、トランジスタ７０は、フィン７８、８０、８２、８４を有するマルチフィン構造７４を含み、半導体処理技術を用いて形成される。マルチフィン構造７４は、ソース構造７２およびドレイン構造７６を含む。ゲート８８も形成される。埋込ソース／ドレイン接点９０、９２、９４、９６、９８、および１００は、上述の処理ステップを用いて形成される。一例として、各フィンは２０ナノメートル幅で、１４０ナノメートルの距離だけ離間される。さらに、図１０はフィン７８、８０、８２、および８４からオフセットされた埋込／ドレイン接点９０、９２、９４、９６、９８、および１００を示すが、たとえば図５に示されるように、これらのフィンと一直線状に形成されてもよい。
【００１３】
図１１は、埋込ゲート接点を有する平面トランジスタの部分上面図である。平面トランジスタは、シリコントレンチアイソレータ１０４に形成される活性領域１０２を有する。活性領域１０２は、たとえばソース／ドレイン領域およびチャネル領域を含む。ゲート１０６は、活性領域１０２の上に形成される。ゲート接点１０８および１１０は、ゲート材料を接続するように形成する。次に図１２を参照すると、図示されるように、接点１０８および１１０を埋め込む。すなわち、シリコントレンチアイソレータ１０４まで一貫してゲート接点用に開口部をエッチングした後に、接点１０８および１１０を形成する接点材料が蒸着される。図１２はシリコントレンチアイソレータ１０４まで一貫して延在するゲート接点材料を示すが、ゲート接点材料はシリコントレンチアイソレータ１０４まで一貫して延在する必要はない。さらに、接点材料をゲート接点開口部内に蒸着する前に、ショットキー接点バリアを低下させるためにニッケルまたはニッケル−プラチナを蒸着させてもよい。また、ゲート接点開口部の側壁は、それぞれ接点材料層を有する。さらに、図示されないが、ゲート１０６はいくつかの層の積層体であってもよい。追加的および／または代替的に、ゲート接点開口部１０８および１１０は、ゲート材料によって完全に包まれるか、または囲まれていなくてもよい。
【００１４】
図１３は、埋込ゲート接点を有する図２のトランジスタの部分透視図である。具体的には、図示されるように、ゲート接点１１２はゲート２２に埋め込む。一例として、ゲート接点１１２は全体を埋め込む必要はないが、酸化物１２にまでは一貫して埋め込む。さらに、接点材料をゲート接点開口部内に蒸着する前に、ショットキー接点バリアを低下させるためにニッケルまたはニッケル−プラチナを蒸着させる。また、ゲート接点開口部の側壁はそれぞれ接点材料層を有する。さらに、図示されないが、ゲート１１２はいくつかの層の積層体であってもよい。
【００１５】
上述の明細書では、本発明は特定の実施形態に関して説明した。ただし、当業者であれば、請求項に記載されるような本発明の範囲から逸脱せずに様々な修正や変更を行うことができると認識するであろう。したがって、明細書と図面は限定的ではなく説明的なものとみなすべきであって、上記の修正および変更はすべて本発明の範囲に含まれると意図される。
【００１６】
恩恵、他の利点、および問題の解決策は特定の実施形態に関して説明した。ただし、恩恵、他の利点、問題の解決策、および恩恵、他の利点、問題の解決策を発生させる、あるいは明白にする要素は、請求項の一部または全部にとって極めて重要な、必要な、または必須な特徴または要素とみなすべきではない。本明細書で使用されるように、「備える」、「備えている」またはその他の変形は、要素のリストを備える工程、方法、物、または装置がそれらの要素のみを含むのではなく、明確に記載されない、あるいは上記工程、方法、物、または装置に固有な他の要素を含むことができるように、非限定的な包括を対象とすることを意図する。
【図面の簡単な説明】
【００１７】
【図１】従来のトランジスタの部分透視図である。
【図２】本発明の一実施形態に係るトランジスタの部分透視図である。
【図３】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図４】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図５】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分上面図である。
【図６】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図７】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図８】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図９】本発明の一実施形態に係る、製造ステップ中の図２のトランジスタの部分断面図である。
【図１０】本発明の一実施形態に係るマルチフィントランジスタの部分上面図である。
【図１１】本発明の一実施形態に係る平面トランジスタの部分上面図である。
【図１２】本発明の一実施形態に係る平面トランジスタの部分断面図である。
【図１３】本発明の一実施形態に係るトランジスタの部分透視図である。
【特許請求の範囲】
【請求項１】
半導体装置を形成するための方法であって、
半導体装置電極構造を形成すること、
第１の接点を形成することを備え、
前記第１の接点を形成することは、
前記半導体装置電極構造の第１の部分を除去して開口部を形成すること、
前記開口部内に接点材料を形成することを含み、
前記第１の接点は前記半導体装置電極構造に電気的に結合される、方法。
【請求項２】
前記半導体装置電極構造が第１の電流電極領域を含み、前記第１の接点が前記第１の電流電極領域に電気的に結合される、請求項１に記載の方法。
【請求項３】
前記第１の電流電極領域が半導体構造の一部であり、前記半導体構造が、
第２の電流電極領域と、
前記第１の電流電極領域と前記第２の電流電極領域との間で前記半導体構造内に配置され、前記半導体構造のフィン構造内に位置するチャネル領域とを含み、前記チャネル領域でのキャリア輸送が前記第１の電流電極領域と前記第２の電流電極領域の間で水平方向に行われる、請求項２に記載の方法。
【請求項４】
前記フィン構造が前記半導体構造の前記第１の構造と前記半導体構造の前記第２の構造との間で水平に延在し、前記第１の電流電極領域の少なくとも一部が前記第１の構造内に配置され、前記第２の電流電極領域の少なくとも一部が前記第２の構造内に配置され、除去された第１の部分が第１の構造の一部である、請求項３に記載の方法。
【請求項５】
第２の接点を形成することであって、前記第２の電流電極領域の第２の部分を除去することを含む、第２の接点を形成すること、
接点材料を前記第２の開口部に形成することを備え、
前記第２の接点が前記第２の電流電極領域と電気的に結合される、請求項３に記載の方法。
【請求項６】
前記半導体装置電極構造がゲート構造を含み、前記第１の接点が前記ゲート構造に電気的に結合される、請求項１に記載の方法。
【請求項７】
前記半導体装置電極構造が絶縁体上に配置され、前記第１の部分を除去することが、前記半導体装置電極構造の材料を除去して前記絶縁体を露出させることを含む、請求項１に記載の方法。
【請求項８】
接点材料を前記開口部に形成することが、
バリア層材料を前記開口部に形成すること、
前記バリア層材料が形成された後に第２の材料を前記開口部に形成することを含む、請求項１に記載の方法。
【請求項９】
前記第１の部分を除去することが、
前記半導体装置電極構造上に誘電体材料の層を形成すること、
前記誘電体材料の層内に開口部をエッチングすること、
前記開口部を通じて前記半導体装置電極構造の前記第１の部分をエッチングして前記第１の部分を除去することを含む、請求項１に記載の方法。
【請求項１０】
前記開口部が前記半導体装置電極構造によって完全に囲まれる、請求項１に記載の方法。
【請求項１１】
前記開口部が半導体装置電極構造の側壁によって形成され、方法が更に接点材料を前記開口部に形成する前に前記側壁にシリサイドを形成することを備える、請求項１に記載の方法。
【請求項１２】
前記半導体装置電極構造が絶縁体上に配置され、前記半導体装置電極構造の材料が、前記第１の部分を除去した後に前記絶縁体と前記開口部の底部との間に残留する、請求項１に記載の方法。
【請求項１３】
半導体装置であって、
電極構造と、
前記電極構造内に延在し、かつ前記電極構造に電気的に結合される第１の接点とを備える半導体装置。
【請求項１４】
前記電極構造が第１の電流電極領域を含み、前記第１の接点が前記第１の電流電極領域に電気的に結合される、請求項１３に記載の半導体装置。
【請求項１５】
第１の電流電極領域が半導体構造の一部であり、前記半導体構造が、
前記第２の電流電極領域と、
前記第１の電流電極領域と前記第２の電流電極領域との間で半導体構造内に配置され、前記半導体構造のフィン構造内に位置するチャネル領域とを含み、前記チャネル領域でのキャリア輸送が前記第１の電流電極領域と前記第２の電流電極領域との間で水平方向に行われる、請求項１４に記載の半導体装置。
【請求項１６】
前記第２の電流電極領域に電気的に結合され、前記半導体構造の前記第２の電流電極領域に延在する第２の接点をさらに備える、請求項１５に記載の半導体装置。
【請求項１７】
前記第１の半導体構造が複数のフィン構造を備え、
前記複数のフィン構造がフィン構造を含み、
複数のフィン構造の各々がチャネル領域を含み、
複数のフィン構造の各々が前記半導体構造の前記第１の構造と前記半導体構造の前記第２の構造との間に配置され、
前記第１の電流電極領域の少なくとも一部が前記第１の構造内に配置され、前記第２の電流電極領域の少なくとも一部が前記第２の構造内に配置され、
前記第１の接点が前記第１の構造内に延在する、請求項１５に記載の半導体装置。
【請求項１８】
前記電極構造が絶縁体上に配置され、前記第１の接点が絶縁体にまで延在する、請求項１３に記載の半導体装置。
【請求項１９】
前記第１の接点がバリア層を含む、請求項１３に記載の半導体装置。
【請求項２０】
前記第１の接点が前記電極構造内の開口部内に延在し、前記開口部が前記電極構造によって完全に囲まれる、請求項１３に記載の半導体装置。
【請求項２１】
前記第１の接点が前記電極構造内の開口部内に延在し、前記開口部が側壁を有し、前記側壁が、該側壁上に配置されるシリサイドを含み、該シリサイドが前記第１の接点と電気的に接触している、請求項１３に記載の半導体装置。
【請求項２２】
前記電極構造がゲート構造を含む、請求項１３に記載の半導体装置。
【請求項２３】
方法であって、
第１の電流電極領域、第２の電流電極領域、およびチャネル領域を含む半導体構造を形成することであって、前記チャネル領域が前記第１の電流電極領域と前記第２の電流電極領域との間に配置され、前記チャネル領域が前記半導体構造のフィン構造内に配置され、前記チャネル領域内のキャリア輸送が前記第１の電流電極領域と前記第２の電流電極領域との間で水平方向に行われる、前記半導体構造を形成すること、
第１の接点を形成することであって、半導体構造の第１の部分を除去して、第１の電流電極領域に開口部を形成することを含む、第１の接点を形成すること、
開口部に接点材料を形成することを備える方法。
【請求項１】
半導体装置を形成するための方法であって、
半導体装置電極構造を形成すること、
第１の接点を形成することを備え、
前記第１の接点を形成することは、
前記半導体装置電極構造の第１の部分を除去して開口部を形成すること、
前記開口部内に接点材料を形成することを含み、
前記第１の接点は前記半導体装置電極構造に電気的に結合される、方法。
【請求項２】
前記半導体装置電極構造が第１の電流電極領域を含み、前記第１の接点が前記第１の電流電極領域に電気的に結合される、請求項１に記載の方法。
【請求項３】
前記第１の電流電極領域が半導体構造の一部であり、前記半導体構造が、
第２の電流電極領域と、
前記第１の電流電極領域と前記第２の電流電極領域との間で前記半導体構造内に配置され、前記半導体構造のフィン構造内に位置するチャネル領域とを含み、前記チャネル領域でのキャリア輸送が前記第１の電流電極領域と前記第２の電流電極領域の間で水平方向に行われる、請求項２に記載の方法。
【請求項４】
前記フィン構造が前記半導体構造の前記第１の構造と前記半導体構造の前記第２の構造との間で水平に延在し、前記第１の電流電極領域の少なくとも一部が前記第１の構造内に配置され、前記第２の電流電極領域の少なくとも一部が前記第２の構造内に配置され、除去された第１の部分が第１の構造の一部である、請求項３に記載の方法。
【請求項５】
第２の接点を形成することであって、前記第２の電流電極領域の第２の部分を除去することを含む、第２の接点を形成すること、
接点材料を前記第２の開口部に形成することを備え、
前記第２の接点が前記第２の電流電極領域と電気的に結合される、請求項３に記載の方法。
【請求項６】
前記半導体装置電極構造がゲート構造を含み、前記第１の接点が前記ゲート構造に電気的に結合される、請求項１に記載の方法。
【請求項７】
前記半導体装置電極構造が絶縁体上に配置され、前記第１の部分を除去することが、前記半導体装置電極構造の材料を除去して前記絶縁体を露出させることを含む、請求項１に記載の方法。
【請求項８】
接点材料を前記開口部に形成することが、
バリア層材料を前記開口部に形成すること、
前記バリア層材料が形成された後に第２の材料を前記開口部に形成することを含む、請求項１に記載の方法。
【請求項９】
前記第１の部分を除去することが、
前記半導体装置電極構造上に誘電体材料の層を形成すること、
前記誘電体材料の層内に開口部をエッチングすること、
前記開口部を通じて前記半導体装置電極構造の前記第１の部分をエッチングして前記第１の部分を除去することを含む、請求項１に記載の方法。
【請求項１０】
前記開口部が前記半導体装置電極構造によって完全に囲まれる、請求項１に記載の方法。
【請求項１１】
前記開口部が半導体装置電極構造の側壁によって形成され、方法が更に接点材料を前記開口部に形成する前に前記側壁にシリサイドを形成することを備える、請求項１に記載の方法。
【請求項１２】
前記半導体装置電極構造が絶縁体上に配置され、前記半導体装置電極構造の材料が、前記第１の部分を除去した後に前記絶縁体と前記開口部の底部との間に残留する、請求項１に記載の方法。
【請求項１３】
半導体装置であって、
電極構造と、
前記電極構造内に延在し、かつ前記電極構造に電気的に結合される第１の接点とを備える半導体装置。
【請求項１４】
前記電極構造が第１の電流電極領域を含み、前記第１の接点が前記第１の電流電極領域に電気的に結合される、請求項１３に記載の半導体装置。
【請求項１５】
第１の電流電極領域が半導体構造の一部であり、前記半導体構造が、
前記第２の電流電極領域と、
前記第１の電流電極領域と前記第２の電流電極領域との間で半導体構造内に配置され、前記半導体構造のフィン構造内に位置するチャネル領域とを含み、前記チャネル領域でのキャリア輸送が前記第１の電流電極領域と前記第２の電流電極領域との間で水平方向に行われる、請求項１４に記載の半導体装置。
【請求項１６】
前記第２の電流電極領域に電気的に結合され、前記半導体構造の前記第２の電流電極領域に延在する第２の接点をさらに備える、請求項１５に記載の半導体装置。
【請求項１７】
前記第１の半導体構造が複数のフィン構造を備え、
前記複数のフィン構造がフィン構造を含み、
複数のフィン構造の各々がチャネル領域を含み、
複数のフィン構造の各々が前記半導体構造の前記第１の構造と前記半導体構造の前記第２の構造との間に配置され、
前記第１の電流電極領域の少なくとも一部が前記第１の構造内に配置され、前記第２の電流電極領域の少なくとも一部が前記第２の構造内に配置され、
前記第１の接点が前記第１の構造内に延在する、請求項１５に記載の半導体装置。
【請求項１８】
前記電極構造が絶縁体上に配置され、前記第１の接点が絶縁体にまで延在する、請求項１３に記載の半導体装置。
【請求項１９】
前記第１の接点がバリア層を含む、請求項１３に記載の半導体装置。
【請求項２０】
前記第１の接点が前記電極構造内の開口部内に延在し、前記開口部が前記電極構造によって完全に囲まれる、請求項１３に記載の半導体装置。
【請求項２１】
前記第１の接点が前記電極構造内の開口部内に延在し、前記開口部が側壁を有し、前記側壁が、該側壁上に配置されるシリサイドを含み、該シリサイドが前記第１の接点と電気的に接触している、請求項１３に記載の半導体装置。
【請求項２２】
前記電極構造がゲート構造を含む、請求項１３に記載の半導体装置。
【請求項２３】
方法であって、
第１の電流電極領域、第２の電流電極領域、およびチャネル領域を含む半導体構造を形成することであって、前記チャネル領域が前記第１の電流電極領域と前記第２の電流電極領域との間に配置され、前記チャネル領域が前記半導体構造のフィン構造内に配置され、前記チャネル領域内のキャリア輸送が前記第１の電流電極領域と前記第２の電流電極領域との間で水平方向に行われる、前記半導体構造を形成すること、
第１の接点を形成することであって、半導体構造の第１の部分を除去して、第１の電流電極領域に開口部を形成することを含む、第１の接点を形成すること、
開口部に接点材料を形成することを備える方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２００９−５２０３６７（Ｐ２００９−５２０３６７Ａ）
【公表日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００８−５４５９００（Ｐ２００８−５４５９００）
【出願日】平成１８年１１月２１日（２００６．１１．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０６１１２８
【国際公開番号】ＷＯ２００７／１２０２８３
【国際公開日】平成１９年１０月２５日（２００７．１０．２５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１８年１１月２１日（２００６．１１．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００６／０６１１２８
【国際公開番号】ＷＯ２００７／１２０２８３
【国際公開日】平成１９年１０月２５日（２００７．１０．２５）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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