半導体装置およびその製造方法
【課題】電界効果トランジスタを備え、電界効果トランジスタを微細化したときでもその電流駆動性能の変動を抑え易い半導体装置およびその製造方法を提供する。
【解決手段】シリコン基板１と、該シリコン基板に形成された電界効果トランジスタ２０Ａとを備え、電界効果トランジスタは、シリコン基板上にゲート絶縁膜９を介して配置されたゲート電極１１と、ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサ１５と、平面視したときにゲート電極を挟んで互いに対向するようにシリコン基板に形成された２つの不純物拡散領域１７，１９とを有する半導体装置を構成するにあたり、２つの不純物拡散領域それぞれの表面およびその近傍に金属シリサイド層を形成し、かつ平面視したときにサイドウォールスペーサよりも外側に位置する箇所をシリコン基板の表面よりも窪ませる。
【解決手段】シリコン基板１と、該シリコン基板に形成された電界効果トランジスタ２０Ａとを備え、電界効果トランジスタは、シリコン基板上にゲート絶縁膜９を介して配置されたゲート電極１１と、ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサ１５と、平面視したときにゲート電極を挟んで互いに対向するようにシリコン基板に形成された２つの不純物拡散領域１７，１９とを有する半導体装置を構成するにあたり、２つの不純物拡散領域それぞれの表面およびその近傍に金属シリサイド層を形成し、かつ平面視したときにサイドウォールスペーサよりも外側に位置する箇所をシリコン基板の表面よりも窪ませる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路での回路素子の集積密度は増加の一途を辿っており、高集積化に伴って個々の回路素子の高性能化および微細化も図られている。半導体集積回路で多用される電界効果トランジスタ、例えばＭＯＳ（Metal Oxide Semiconductor）形電界効果トランジスタやＭＩＳ（Metal Insulator Semiconductor）形電界効果トランジスタも例外ではなく、その高性能化および微細化が進められている。
【０００３】
高性能で微細な電界効果トランジスタを得るにあたっては、通常、ポリシリコン（不純物をドープしたもの）電極をニッケル（Ｎｉ）等の金属でシリサイド化することによりゲート電極が形成される。また、電界効果トランジスタを構成する不純物拡散領域（ソース領域およびドレイン領域）の表面もシリサイド化される。さらに、電界効果トランジスタを周囲の素子から電気的に分離する手段としては、フィールド酸化膜より幅狭にしても各素子を電気的に分離可能であることから、浅溝（Shallow Trench）構造の素子分離領域が多用される。この浅溝構造の素子分離領域は、シリコン基板に浅い溝を形成した後に該溝をシリコン酸化物等の電気絶縁性材料で埋めることにより形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、電界効果トランジスタを構成する不純物拡散領域の表面およびその近傍をシリサイド化するとチャネル領域にその水平方向から応力がかかることから、当該電界効果トランジスタの電流駆動性能が変動する。また、電界効果トランジスタを浅溝構造の素子分離領域により周囲の回路素子から電気的に分離した場合にも、電界効果トランジスタのチャネル領域にその水平方向から応力がかかって電流駆動性能が変動する。チャネル領域にかかる応力に起因して生じる電流駆動特性の変動は、電界効果トランジスタを微細化する程起こり易く、大きな問題となる。
【０００５】
この発明は上記の事情に鑑みてなされたものであり、電界効果トランジスタを備え、該電界効果トランジスタを微細化したときでもその電流駆動性能の変動を抑え易い半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するこの発明の半導体装置は、シリコン基板と、シリコン基板に形成された電界効果トランジスタとを備え、電界効果トランジスタは、シリコン基板上にゲート絶縁膜を介して配置されたゲート電極と、ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサと、平面視したときにゲート電極を挟んで互いに対向するようにシリコン基板に形成された２つの不純物拡散領域とを有する半導体装置であって、２つの不純物拡散領域の各々は、表面およびその近傍に形成された金属シリサイド層を有し、かつ平面視したときにサイドウォールスペーサよりも外側に位置する箇所がシリコン基板の表面よりも窪んでいることを特徴とするものである。
【発明の効果】
【０００７】
この発明の半導体装置では、電界効果トランジスタにおける不純物拡散領域の表面およびその近傍に金属シリサイド層が形成されてはいるものの、当該不純物拡散領域を平面視したときにサイドウォールスペーサよりも外側に位置する箇所は、シリコン基板の表面よりも窪んでいる。このため、上記の金属シリサイド層の形成に起因して電界効果トランジスタのチャネル領域に該チャネル領域の水平方向からかかる応力、および電界効果トランジスタを浅溝構造の素子分離領域によって周囲の回路素子から電気的に分離したときに水平方向からチャネル領域にかかる応力は、それぞれ、不純物拡散領域（表面およびその近傍に金属シリサイド層が形成されているもの）の表面がシリコン基板の表面と実質的に同じ平面上にある場合に比べて弱くなる。したがって、この発明によれば、電界効果トランジスタを備え、該電界効果トランジスタを微細化したときでもその電流駆動性能の変動を抑え易い半導体装置を得易くなる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の半導体装置およびその製造方法それぞれの実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではなく、下記の形態以外にも種々の変形、修飾、組合せ等が可能である。
【０００９】
実施の形態１．
図１は、この発明の半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置３０は、シリコン基板１と、シリコン基板１に形成された電界効果トランジスタ２０Ａとを備えている。上記のシリコン基板１は単結晶シリコン基板であり、該シリコン基板１にはＰ型ウェル３およびＮ型ウェル５が所定のパターンで形成されていると共に、隣り合うウェル同士を電気的に分離する浅溝構造の素子分離領域７が形成されている。
【００１０】
電界効果トランジスタ２０ＡはＰ型ウェル３に設けられており、該電界効果トランジスタ２０Ａは、シリコン基板１（Ｐ型ウェル３）上にゲート絶縁膜９を介して配置されたゲート電極１１と、該ゲート電極１１の線幅方向の両側面に配置されたサイドウォールスペーサ１５，１５と、平面視したときにゲート電極１１を挟んで互いに対向するようにシリコン基板１に形成された２つの不純物拡散領域１７，１９とを有している。
【００１１】
上記のゲート絶縁膜９は、例えばシリコン酸化物、シリコン酸窒化物、または高誘電率誘電体（酸化ハフニウム、ハフニウムシリケート、窒素ドープ酸化ハフニウム、窒素ドープハフニウムシリケート等）等によって形成される。また、ゲート電極１１は、ゲート絶縁膜９上に形成されたポリシリコン（不純物がドープされたもの）電極１１ｐと、該ポリシリコン電極１１上に形成された金属シリサイド層１１ｓとからなる。上記の金属シリサイド層１１ｓは、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属をシリサイド化することにより形成することができる。
【００１２】
各サイドウォールスペーサ１５は、ゲート電極１１の線幅方向の側面上に例えばシリコン酸窒化物からなるオフセットスペーサ膜１３を介して配置されており、個々のサイドウォールスペーサ１５は、オフセットスペーサ膜１３の主面とシリコン基板１の表面とを覆う第１スペーサ膜１５ａ、および該第１スペーサ膜１５ａ上に配置された第２スペーサ膜１５ｂとを有している。各第１スペーサ膜１５ａの垂直断面形状はＬ字状であり、各第２スペーサ膜１５ｂの外表面は外側に凸のフィレット面となっている。これら第１スペーサ膜１５ａと第２スペーサ膜１５ｂとは互いに異なるエッチング特性を有しており、各第１スペーサ膜１５ａは例えばシリコン窒化物により、また各第２スペーサ膜１５ｂは例えばシリコン酸化物により形成される。
【００１３】
電界効果トランジスタ２０Ａを構成する２つの不純物拡散領域１７，１９は、平面視したときにゲート電極１１を挟んで互いに対向するようにシリコン基板１に形成されており、これらの不純物拡散領域１７、１９はいずれもＮ+形の不純物拡散領域である。すなわち、電界効果トランジスタ２０Ａは、Ｎチャネル電界効果トランジスタである。なお、「Ｐ型」、「Ｎ型」、および「Ｎ+型」は、それぞれ半導体の導電型を表している。「Ｎ+型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高い。
【００１４】
不純物拡散領域１７，１９のうちの不純物拡散領域１７は、一方のサイドウォールスペーサ１５の下方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方に亘る高不純物濃度領域１７ａと、該高不純物濃度領域１７ａの表面およびその近傍に形成された金属シリサイド層１７ｓと、高不純物濃度領域１７ａの上端部からゲート絶縁膜９の下方に亘るエクステンション領域１７ｂとを含んでいる。一方、不純物拡散領域１９は、他方のサイドウォールスペーサ１５の下方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方に亘る高不純物濃度領域１９ａと、該高不純物濃度領域１９ａの表面およびその近傍に形成された金属シリサイド層１９ｓと、高不純物濃度領域１９ａの上端部からゲート絶縁膜９の下方に亘るエクステンション領域１９ｂとを含んでいる。なお、各エクステンション部１７ｂ，１９ｂでの不純物濃度は、対応する高不純物濃度領域１７ａ．１９ａでの不純物濃度よりも低い。
【００１５】
上記の金属シリサイド層１７ｓ，１９ｓの各々は、高不純物濃度領域１７ａ，１９ａの表面およびその近傍をニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属でシリサイド化することにより形成されたものであり、平面視したときにサイドウォールスペーサ１５よりも外側に位置する箇所は、シリコン基板１の表面よりも窪んでいる。すなわち、不純物拡散領域１７，１９の各々では、平面視したときにサイドウォールスペーサ１５よりも外側に位置する箇所がシリコン基板１の表面よりも窪んでいる。
【００１６】
厳密には、金属シリサイド層１７ｓ，１９ｓの形成時に金属シリサイドが高不純物濃度領域１７ａ，１９ａの外側に向かっても成長するので、サイドウォールスペーサ１５，１５の近傍では、金属シリサイド層１７ｓ，１９ｓの表面がシリコン基板１の表面とほぼ同じ高さとなる。電界効果トランジスタ２０Ａが例えば４５ｎｍノード世代のものである場合には、シリコン基板１の表面と不純物拡散領域１７，１９の表面との最大高低差を概ね１０〜５０ｎｍ程度の範囲内とすることが好ましい。
【００１７】
このような構成を有する電界効果トランジスタ２０Ａの動作時には、不純物拡散領域１７，１９の一方がソース領域として機能し、他方がドレイン領域として機能する。また、ゲート電極１１の下のシリコン基板１にチャネル領域Ｃｈが形成される。不純物拡散領域１７，１９の各々が上述のように窪んだ形状を有していることから、これら不純物拡散領域１７，１９の上面がシリコン基板１の表面と実質的に同一の平面上にある場合に比べて、金属シリサイド層１７ｓ，１９ｓの形成に起因してチャネル領域Ｃｈにその水平方向からかかる応力が弱くなる。同様に、電界効果トランジスタ２０Ａを浅溝構造の素子分離領域７によって周囲の回路素子から電気的に分離することに起因してチャネル領域Ｃｈにその水平方向からかかる応力も弱くなる。したがって、半導体装置３０では、電界効果トランジスタ２０Ａを微細化したときでもその電流駆動性能の変動を抑え易い。
【００１８】
なお、不純物拡散領域１７，１９それぞれの形状を上述のように窪んだ形状とすることによる電流駆動性能の変動の抑制は、体積変化を伴うシリサイド化、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、あるいは白金（Ｐｔ）等によるシリサイド化により高不純物濃度領域１７ａ，１９ａの表面およびその近傍をシリサイド化したときに特に顕著となる。また、本実施の形態１ではＮチャネル電界効果トランジスタを用いて説明したが、Ｎ型／Ｐ型を入れ替えることにより、Ｐチャネル電界効果トランジスタでも同様の効果を得ることができる。
【００１９】
実施の形態２．
この発明の半導体装置においては、電界効果トランジスタのゲート電極全体を金属シリサイドにより形成することができる。全体がシリサイド化されたゲート電極は、通常、不純物拡散領域に金属シリサイド層を形成した後に当該ゲート電極の元となるポリシリコン電極全体をシリサイド化することにより形成される。
【００２０】
図２は、この発明の半導体装置のうちで電界効果トランジスタのゲート電極全体が金属シリサイドにより形成されたものの一例を概略的に示す断面図である。同図に示す半導体装置４０は電界効果トランジスタ２０Ｂを備えており、該電界効果トランジスタ２０Ｂのゲート電極２１は、その全体が金属シリサイドにより形成されている。図２に示した構成要素のうちで図１を用いて既に説明した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００２１】
上記のゲート電極２１は、ポリシリコン電極全体をニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属でシリサイド化することにより形成されたものであり、このシリサイド化は、不純物拡散領域１７，１９に金属シリサイド層１７ｓ，１９ｓを形成した後に行われている。
【００２２】
そのため、半導体装置４０は、ゲート電極２１の形成時に不純物拡散領域１７，１９が更にシリサイド化されてしまうのを防止する第１シリサイド化防止膜３３および第２シリサイド化防止膜３５を有している。第１シリサイド化防止膜３３は、素子分離領域７、各不純物拡散領域１７，１９、および各第２スペーサ膜１５ｂを覆うようにしてシリコン基板１上に形成されている。また、第２シリサイド化防止膜３５は、第１シリサイド化防止膜３３上に形成されて該第１シリサイド化防止膜３３表面の段差を吸収し、ポリシリコンゲート電極のシリサイド化に用いられる金属層を成膜するための平坦面を第１シリサイド化防止膜３３と共に形成している。
【００２３】
このような構成を有する半導体装置４０では、実施の形態１で説明した半導体装置３０におけるのと同様の理由から、電界効果トランジスタ２０Ｂを微細化したときでもその電流駆動性能の変動を抑え易い。また、電界効果トランジスタ２０Ｂは、全体がシリサイド化されたゲート電極２１を備えているので、実施の形態１で説明した電界効果トランジスタ２０Ａに比べて性能を高め易い。
【００２４】
実施の形態３．
この発明の半導体装置においては、支持基板上に絶縁層とシリコン層とがこの順番で形成された部分空乏構造または完全空乏構造のＳＯＩ（Silicon On Insulator）基板をシリコン基板として用いることもできる。このＳＯＩ基板は、例えばシリコン基板に酸素をイオン注入して該シリコン基板中に絶縁層（埋め込み酸化膜）を形成したものであってもよいし、シリコン基板と表面酸化膜を形成したシリコン基板とを貼り合わせて絶縁層（埋め込み酸化膜）を形成したものであってもよく、その作製方法は問わない。より性能の高い電界効果トランジスタを形成するうえからは、完全空乏型のＳＯＩ基板を用いることが好ましい。
【００２５】
図３は、この発明の半導体装置のうちでシリコン基板としてＳＯＩ基板を用いたものの一例を概略的に示す断面図である。同図に示す半導体装置５０は、ＳＯＩ基板４１と、ＳＯＩ基板４１に形成された電界効果トランジスタ２０Ｃとを備えている。
【００２６】
上記のＳＯＩ基板４１は、支持基板としての単結晶シリコン基板４１ａと、単結晶シリコン基板４１ａ上に形成された絶縁層としてのシリコン酸化物層４１ｂと、シリコン酸化物層４１ｂ上に形成された表面半導体層としての単結晶シリコン層４１ｃとを有しており、電界効果トランジスタ２０Ｃを構成する不純物拡散領域１７，１９は単結晶シリコン層４１ｃに形成されている。
【００２７】
電界効果トランジスタ２０Ｃでは、各不純物拡散領域１７，１９における金属シリサイド層１７ｓ、１９ｓの下面がシリコン酸化物層４１ｂに接しており、各高不純物濃度領域１７ａ，１９ｂはサイドウォールスペーサ１５の下方にのみ存在している。他の構成は実施の形態１で説明した半導体装置３０における電界効果トランジスタ２０Ａの構成と同様である。図３に示した構成要素のうちで図１を用いて既に説明した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００２８】
このような構成を有する半導体装置５０では、実施の形態１で説明した半導体装置３０におけるのと同様の理由から、電界効果トランジスタ２０Ｃを微細化したときでもその電流駆動性能の変動を抑え易い。
【００２９】
以上、この発明の半導体装置について実施の形態を３つ挙げて具体的に説明したが、この発明の半導体装置は図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃのような電界効果トランジスタ、すなわち、平面視したときにサイドウォールスペーサよりも外側に位置する箇所がシリコン基板の表面よりも窪んでいる電界効果トランジスタを有していればよく、他の構成はその用途や性能等に応じて適宜選定される。
【００３０】
例えば、この発明の半導体装置は、外部回路に接続される入出力用集積回路部、ならびに該入出力用集積回路部に接続されたロジック集積回路部および記憶部等を備えたＳＯＣ（System On Chip）装置とすることもできるし、半導体メモリ装置のような単機能半導体装置とすることもできる。
【００３１】
この発明の半導体装置を例えばＳＯＣ装置とする場合、小型で高性能のＳＯＣ装置を得るという観点からは、入出力用集積回路部以外の集積回路部（記憶部を含む）におけるＮチャネル電界効果トランジスタの各々を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることが好ましい。勿論、入出力用集積回路部におけるＮチャネル電界効果トランジスタについても該Ｎチャネル電界効果トランジスタの構成を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることができるし、入出力用集積回路部以外の集積回路部（記憶部を含む）における全ての電界効果トランジスタについて、その構成を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることもできる。さらには、ＳＯＣ装置を構成する全ての電界効果トランジスタについて、その構成を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることもできる。
【００３２】
一方、この発明の半導体装置を単機能半導体装置とする場合には、小型で高性能の単機能半導体装置を得るという観点から、少なくともＮチャネル電界効果トランジスタの各々を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることが好ましい。
【００３３】
上述したこの発明の各半導体装置は、例えば以下に説明するこの発明の半導体装置の製造方法により製造することができる。この発明の半導体装置の製造方法は、凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程を含むものであるので、以下、実施の形態１〜３の各半導体装置３０，４０，５０（図１〜図３参照）を製造する場合を例にとり、当該製造方法での各工程を詳述する。
【００３４】
実施の形態４．
この実施の形態４では、図１に示した半導体装置３０を製造する場合を例にとり、この発明の半導体装置の製造方法における凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程を工程毎に説明する。
【００３５】
（凹部形成工程）
凹部形成工程では、一主面にゲート絶縁膜を介してポリシリコンゲート電極が配置され、このポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサが配置されたシリコン基板にエッチング処理を施して、平面視したときにサイドウォールスペーサよりも外側に位置する箇所に凹部を形成する。
【００３６】
図１に示した半導体装置３０を製造する場合、シリコン基板としては単結晶シリコン基板が用いられる。上記の凹部は、シリコン基板にゲート絶縁膜を介してポリシリコンゲート電極を形成し、該ポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサを形成した後に形成される。
【００３７】
シリコン基板にゲート絶縁膜を介してポリシリコンゲート電極を形成するにあたっては、まず、シリコン基板に浅溝構造の素子分離領域を形成してからＰ型ウェルおよびＮ型ウェルを形成する。浅溝構造の素子分離領域は、例えばシリコン基板上に所定形状のレジストパターンをリソグラフィ法により設け、このレジストパターンをエッチングマスクとして用いてシリコン基板をエッチングすることで浅溝（Shallow Trench）を形成し、この浅溝を埋めるようにしてシリコン酸化物等の電気絶縁性材料を物理的気相蒸着（ＰＶＤ）法や化学的気相蒸着（ＣＶＤ）法により堆積させた後、化学的機械研磨（ＣＭＰ）により余剰の電気絶縁材料を除去して平坦化することにより形成される。
【００３８】
また、Ｐ型ウェルおよびＮ型ウェルの各々は、例えばシリコン基板上に所定形状のイオン注入マスクを設けてからＰ型不純物（アクセプタ）またはＮ型不純物（ドナー）をイオン注入し、その後、ラピッドサーマルアニーリングやレーザアニール等の方法により熱処理を施して不純物を活性化させることで得られる。
【００３９】
図４−１は、浅溝構造の素子分離領域、Ｐ型ウェル、およびＮ型ウェルが形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、浅溝構造の素子分離領域７は、シリコン基板１を平面視上区画するようにして所定パターンで形成され、個々の区画にＰ型ウェル３またはＮ型ウェル５が形成される。
【００４０】
次に、シリコン基板上にゲート絶縁膜およびポリシリコンゲート電極を形成する。これらのゲート絶縁膜およびポリシリコンゲート電極は、例えば、図４−１に示したシリコン基板１上にシリコン酸化物膜、シリコン酸窒化物膜、または高誘電率誘電体膜等の所望の電気絶縁膜を熱酸化法、ＰＶＤ法、またはＣＶＤ法により成膜し、その上にＰＶＤ法またはＣＶＤ法によりポリシリコン層を形成した後に当該ポリシリコン層上に所定形状のレジストパターンを設け、このレジストパターンをエッチングマスクとして用いてポリシリコン層と上記の電気絶縁膜とをパターニングすることにより得られる。
【００４１】
図４−２は、ゲート絶縁膜およびポリシリコンゲート電極が形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、ポリシリコンゲート電極１１Ａは、ゲート絶縁膜９と平面視上重なるようにしてシリコン基板１上に形成される。図示の例では、Ｐ型ウェル３上にゲート絶縁膜９を介してポリシリコンゲート電極１１Ａが形成されている。図４−２に示した構成要素のうちで図４−１を用いて既に説明した構成要素と共通するものについては、図４−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４２】
次に、ポリシリコン電極の線幅方向の両側面にサイドウォールスペーサを形成する。ただし、図１に示した半導体装置３０を製造する場合には、サイドウォールスペーサの形成に先だってポリシリコン電極の線幅方向の両側面にオフセットスペーサ膜１３（図１参照）が形成され、次いで、不純物拡散領域１７，１９を構成するエクステンション領域１７ｂ、１９ｂ（図１参照）の元となる低不純物濃度領域がシリコン基板に形成される。
【００４３】
上記のオフセットスペーサ膜１３は、例えば、図４−２に示したシリコン基板１、素子分離領域７、ゲート絶縁膜９、およびポリシリコンゲート電極１１Ａを覆うようにして膜厚５〜２０ｎｍ程度の電気絶縁膜、例えばシリコン酸化物膜を等方的に成膜した後、当該電気絶縁膜にその上方から異方性エッチングを施すことにより得られる。このようにして得られるオフセットスペーサ膜１３の膜厚（ポリシリコンゲート電極の側面上での膜厚）は、３〜１８ｎｍ程度となる。一方、低不純物濃度領域は、例えばシリコン基板１にＮ型不純物またはＰ型不純物をイオン注入し、その後、熱処理により不純物を活性化させることで得られる。必要に応じて、低不純物濃度領域の下に位置するようにしてハロー（Halo）を形成してもよい。ハローの形成は、低不純物濃度領域の形成前、形成時、または形成後に行われる。
【００４４】
サイドウォールスペーサは、上述のようにしてオフセットスペーサ膜および低不純物濃度領域を形成した後に形成される。シリコン基板１、素子分離領域７、ポリシリコンゲート電極１１Ａ、および各オフセットスペーサ膜１３を覆うようにして第１スペーサ膜１５ａ（図１参照）の元となる電気絶縁膜、例えばシリコン窒化物膜が成膜され、この電気絶縁膜の上に第２スペーサ膜１５ｂ（図１参照）の元となる電気絶縁膜、例えばシリコン酸化物膜が成膜される。この後、これらの膜に上方から異方性エッチングを施すことに各第１スペーサ膜１５ａおよび各第２スペーサ膜１５ｂが形成される。すなわち、各サイドウォールスペーサ１５（図１参照）が形成される。
【００４５】
図４−３は、サイドウォールスペーサまで形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、各サイドウォールスペーサ１５は、ポリシリコンゲート電極１１Ａの線幅方向両側にオフセットスペーサ膜１３を介して形成される。また、ポリシリコンゲート電極１１Ａに対応するＰ型ウェル３の上部には、２つの低不純物濃度領域ＬＤ，ＬＤが互いに対向するように形成されている。なお、図４−３に示した構成要素のうちで図４−１または図４−２を用いて既に説明したものについては、図４−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４６】
凹部形成工程では、上述のようにしてポリシリコンゲート電極の線幅方向両側にサイドウォールスペーサが配置されたシリコン基板上に所定形状のレジストパターンを形成し、このレジストパターンをエッチングマスクとして用いてシリコン基板にエッチング処理を施して、平面視したときにサイドウォールスペーサよりも外側に位置する箇所に凹部を形成する。図１に示した電界効果トランジスタ２０Ａが例えば４５ｎｍノード世代のものである場合には、上記の凹部の深さを１０〜５０ｎｍ程度の範囲内で適宜選定することが好ましい。
【００４７】
図４−４は、凹部形成工程で形成される凹部の一例を概略的に示す断面図である。同図に示すように、各凹部Ｃは、シリコン基板１のうちでサイドウォールスペーサ１５の側方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方にかけての領域が所定の深さに亘って除去されることで形成される。なお、図４−４に示した構成要素のうちで図４−１〜図４−３を用いて既に説明した構成要素と共通するものについては、図４−１〜図４−３で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４８】
（高不純物濃度領域形成工程）
高不純物濃度領域形成工程では、凹部形成工程で形成した凹部に不純物をドーピングして、上述した低不純物濃度領域ＬＤにおけるよりも不純物濃度が高い高不純物濃度領域を形成する。このとき、凹部の底面および内側面に例えばイオン注入法により不純物が注入され、その後、熱処理により不純物が活性化されて高不純物濃度領域が形成される。不純物の活性化は、個々の高不純物濃度領域の上部側方に低不純物濃度領域に由来するエクステンション領域が残るように、凹部の内側面での不純物の拡散を極力抑えながら行うことが好ましい。レーザアニールにより不純物を活性化させると、凹部の内側面での不純物の拡散を抑え易い。
【００４９】
図４−５は、高不純物濃度領域が形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、個々の高不純物拡濃度領域１７Ａ，１９Ａは、凹部Ｃの底面の下方から内側面の内側側方にかけて形成され、その上部側方には低不純物濃度領域ＬＤ（図４−３および図４−４参照）に由来するエステンション部１７ｂ，１９ｂが残る。これらの高不純物濃度領域１７Ａ，１９Ａは、図１に示した高不純物濃度領域１７ａ，１９ａの元となる領域である。なお、図４−５に示した構成要素のうちで図４−１〜図４−４を用いて既に説明した構成要素と共通するものについては、図４−１〜図４−４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５０】
（シリサイド化工程）
シリサイド化工程では、上述のようにして形成された高不純物濃度領域の表面およびその近傍をシリサイド化する。図１に示した電界効果トランジスタ２０Ａを作製する場合には、当該シリサイド化工程でポリシリコンゲート電極の上部もシリサイド化する。
【００５１】
高不純物濃度領域１７Ａ，１９Ａおよびポリシリコン電極１１Ａ（図４−５参照）のシリサイド化は、これらを覆うようにして所定の金属層、すなわちニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属層をＰＶＤ法またはＣＶＤ法により形成し、その後、熱処理を施すことによって上記の金属層と高不純物濃度領域１７Ａ，１９Ａと反応させると共に、上記の金属層とポリシリコン電極１１Ａとを反応させことにより行われる。
【００５２】
このシリサイド化により、高不純物濃度領域１７Ａ，１９Ａそれぞれの表面およびその近傍がシリサイド化されて、ここに金属シリサイド層１７ｓ，１９ｓ（図１参照）が形成される。また、ポリシリコン電極１１Ａの上部がシリサイド化されて、ここに金属シリサイド層１１ｓ（図１参照）が形成される。金属シリサイド層１１ｓの下には、ポリシリコン電極１１Ａのうちでシリサイド化されなかった領域がポリシリコン電極１１ｐ（図１参照）として残る。
【００５３】
このようにしてシリサイド化工程まで行った後、上記の金属層のうちで反応に寄与しなかった余剰の金属層を例えばウェットエッチングにより除去することで、図１に示した半導体装置３０が得られる。
【００５４】
実施の形態５．
この実施の形態５では、図２に示した半導体装置４０を製造する場合を例にとり、この発明の半導体装置の製造方法における凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程について詳述する。
【００５５】
（凹部形成工程）
図２に示した半導体装置４０を製造する場合、該半導体装置４０はゲート電極全体が金属シリサイドにより形成された電界効果トランジスタ２０Ｂを備えているので、当該ゲート電極の元となるポリシリコンゲート電極上には、不純物拡散領域１７，１９（図２参照）を形成する過程で上記のポリシリコンゲート電極がシリサイド化されてしまうのを防止するキャップ層を予め設けておく。この点を除けば、半導体装置４０を製造する際の凹部形成工程は実施の形態４で説明した凹部形成工程と同様にして行われる。
【００５６】
図５−１は、凹部形成工程で形成される凹部の一例を概略的に示す断面図である。同図に示すように、凹部形成工程では、シリコン基板１のうちでサイドウォールスペーサ１５の側方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方にかけての領域が所定の深さに亘って除去されることで凹部Ｃ，Ｃが形成される。実施の形態４で説明した凹部形成工程との相違点は、ポリシリコンゲート電極２１Ａ上に例えばシリコン窒化物からなるキャップ層２２が配置された状態で各凹部Ｃ，Ｃが形成されるという点にある。
【００５７】
各オフセットスペーサ膜１３および各サイドウォールスペーサ１５は、ポリシリコンゲート電極２１Ａとその上のキャップ層２２とを合わせた積層体における線幅方向の両側面上に形成されている。なお、図５−１に示した構成要素のうちで図４−４を用いて既に説明した構成要素と共通するものについては、図４−４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５８】
（高不純物濃度領域形成工程）
高不純物濃度領域形成工程は、実施の形態４で説明した高不純物濃度領域形成工程と同様にして行われ、シリコン基板１には実施の形態４で説明した高不純物濃度領域１７Ａ，１９Ａと同様の高不純物濃度領域が形成される。
【００５９】
（シリサイド化工程）
シリサイド化工程は、実施の形態４で説明した高不純物濃度領域形成工程と同様にして行われる。
【００６０】
図５−２は、シリサイド化工程で形成される金属シリサイド層の一例を概略的に示す断面図である。同図に示すように、シリサイド化工程では、高不純物濃度領域形成工程で形成した上記各高不純物濃度領域における表面およびその近傍のみがシリサイド化されて、これらの箇所に金属シリサイド層１７ｓ，１９ｓが形成される。その結果として、不純物拡散領域１７，１９が得られる。ポリシリコンゲート電極２１Ａは、その上にキャップ層２２が設けられていることからシリサイド化されない。なお、図５−２に示した構成要素のうちで図２または図５−１を用いて既に説明した構成要素と共通するものについては、図２または図５−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６１】
この後、ポリシリコンゲート電極２１Ａ全体をシリサイド化するフルシリサイド化工程を行うことにより、図２に示した半導体装置４０を得ることができる。このフルシリサイド化工程では、既に形成されている不純物拡散領域１７，１９が更にシリサイド化されるのを防止する第１シリサイド化防止膜および第２シリサイド化防止膜をシリコン基板１上に形成し、その後にキャップ層２２をエッチングにより除去してからポリシリコンゲート電極２１Ａ全体をシリサイド化する。
【００６２】
上記の第１シリサイド化防止膜および第２シリサイド化防止膜は、例えば、素子分離領域７、各不純物拡散領域１７，１９、各サイドウォールスペーサ１５、およびキャップ層２２を覆うようにして、第１シリサイド化防止膜の元となる無機膜をシリコン基板１上に等方的に成膜し、この無機膜上に第２シリサイド化防止膜の元となる無機膜を積層した後にキャップ層２２の上面が露出するまでＣＭＰにより平坦化処理を施すことにより得られる。また、ポリシリコンゲート電極２１Ａ全体のシリサイド化は、所望の金属層とポリシリコンゲート電極２１Ａとを反応させることにより行われる。
【００６３】
図５−３は、上記の金属層の一例を概略的に示す断面図である。同図に示すように、この金属層３７は、第１シリサイド化防止膜３３、第２シリサイド化防止膜３５、およびポリシリコンゲート電極２１Ａを覆うようにしてシリコン基板１上に形成される。第１シリサイド化防止膜３３は、素子分離領域７、各不純物拡散領域１７，１９、および各第２スペーサ膜１５ｂを覆うようにしてシリコン基板１上に形成されており、第２シリサイド化防止膜３５は第１シリサイド化防止膜３３上に形成されて該第１シリサイド化防止膜３３表面の段差を吸収し、金属層３７が形成される平坦面を第１シリサイド化防止膜３３と共に形成している。金属層３７は、例えばＰＤＶ法により成膜される。なお、図５−３に示した構成要素のうちで図５−２を用いて既に説明した構成要素と共通するものについては、図５−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６４】
上述のようにして金属層３７とポリシリコンゲート電極２１Ａとを反応させ、これによりポリシリコンゲート電極２１Ａ全体をシリサイド化した後に余剰の金属層３７を例えばウェットエッチングにより除去することで、図２に示した半導体装置４０が得られる。
【００６５】
実施の形態６．
この実施の形態６では、図３に示した半導体装置５０を製造する場合を例にとり、この発明の半導体装置の製造方法における凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程について説明する。
【００６６】
（凹部形成工程）
図３に示した半導体装置５０はシリコン基板としてのＳＯＩ基板４１に電界効果トランジスタ２０Ｃが設けられているものであるので、凹部形成工程では、ＳＯＩ基板４１にゲート絶縁膜を介してポリシリコンゲート電極を形成し、当該ポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサを形成した後に凹部を形成する。実施の形態４で説明した半導体装置３０の製造におけるのと同様に、凹部の形成に先だって浅溝構造の素子分離領域の形成、ゲート絶縁膜およびポリシリコンゲート電極の形成、オフセットスペーサ膜の形成、各低不純物濃度領域の形成、ならびに各サイドウォールスペーサの形成がこの順番で行われる。
【００６７】
図６−１はＳＯＩ基板に形成された浅溝構造の素子分離領域の一例を概略的に示す断面図であり、図６−２はＳＯＩ基板に形成されたゲート絶縁膜およびポリシリコンゲート電極それぞれの一例を概略的に示す断面図であり、図６−３はＳＯＩ基板に形成されたオフセットスペーサ膜、各低不純物濃度領域、および各サイドウォールスペーサそれぞれの一例を概略的に示すに断面図である。
【００６８】
これらの図に示すように、半導体装置５０を製造する場合には、単結晶シリコン基板に代えてＳＯＩ基板４１が用いられる以外は実施の形成４で説明した半導体装置３０の製造におけるのと同様にして、浅溝構造の素子分離領域７、ゲート絶縁膜９、ポリシリコンゲート電極１１Ａ、オフセットスペーサ膜１３、各低不純物濃度領域ＬＤの形成、および各サイドウォールスペーサ１５が形成される。ただし、ＳＯＩ基板４１の単結晶シリコン層４１ｃにはウェルが形成されない。
【００６９】
なお、図６−１〜図６−３に示す構成要素のうちで図３、図４−２、または図４−３を用いて既に説明した構成要素と共通するものについては、図３、図４−２、または図４−３で用いた参照符号と同じ参照符号を付してその説明を省略する。凹部は、実施の形成４で説明した半導体装置３０の製造におけるのと同様にして、各サイドウォールスペーサ１５の形成後に行われる。
【００７０】
図６−４は、凹部形成工程で形成される凹部の一例を概略的に示す断面図である。同図に示すよう、各凹部Ｃは、ＳＯＩ基板４１の単結晶シリコン層４１ｃのうちでサイドウォールスペーサ１５の側方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方にかけての領域が所定の深さに亘って除去されることで形成される。
【００７１】
（高不純物濃度領域形成工程およびシリサイド化工程）
図３に示した半導体装置５０を製造する場合の高不純物濃度領域形成工程およびシリサイド化工程は、それぞれ、実施の形成４で説明した半導体装置３０の製造における高不純物濃度領域形成工程またはシリサイド化工程と同様にして行われるので、ここではその説明を省略する。シリサイド化工程まで行うことにより、半導体装置５０（図３参照）が得られる。
【図面の簡単な説明】
【００７２】
【図１】この発明の半導体装置の一例を概略的に示す断面図である。
【図２】この発明の半導体装置のうちで電界効果トランジスタのゲート電極全体が金属シリサイドにより形成されたものの一例を概略的に示す断面図である。
【図３】この発明の半導体装置のうちでシリコン基板としてＳＯＩ基板を用いたものの一例を概略的に示す断面図である。
【図４−１】浅溝構造の素子分離領域、Ｐ型ウェル、およびＮ型ウェルが形成されたシリコン基板の一例を概略的に示す断面図である。
【図４−２】ゲート絶縁膜およびポリシリコンゲート電極が形成されたシリコン基板の一例を概略的に示す断面図である。
【図４−３】サイドウォールスペーサまで形成されたシリコン基板の一例を概略的に示す断面図である。
【図４−４】図１に示した半導体装置を製造する際の凹部形成工程で形成される凹部の一例を概略的に示す断面図である。
【図４−５】図１に示した半導体装置を製造する際の高不純物濃度領域形成工程で高不純物濃度領域が形成されたシリコン基板の一例を概略的に示す断面図である。
【図５−１】図２に示した半導体装置を製造する際の凹部形成工程で形成される凹部の一例を概略的に示す断面図である。
【図５−２】図２に示した半導体装置を製造する際のシリサイド化工程で形成される金属シリサイド層の一例を概略的に示す断面図である。
【図５−３】図２に示した半導体装置を製造する際のフルシリサイド化工程でポリシリコン電極全体をシリサイド化するために用いられる金属層の一例を概略的に示す断面図である。
【図６−１】ＳＯＩ基板に形成された浅溝構造の素子分離領域の一例を概略的に示す断面図である。
【図６−２】ＳＯＩ基板に形成されたゲート絶縁膜およびポリシリコンゲート電極それぞれの一例を概略的に示す断面図である。
【図６−３】ＳＯＩ基板に形成されたオフセットスペーサ膜、各低不純物濃度領域、および各サイドウォールスペーサそれぞれの一例を概略的に示すに断面図である。
【図６−４】図３に示した半導体装置を製造する際の凹部形成工程で形成される凹部の一例を概略的に示す断面図である。
【符号の説明】
【００７３】
１ シリコン基板（Ｐ型シリコン基板）
９ ゲート絶縁膜
１１，２１ ゲート電極
１５ サイドウォールスペーサ
１７，１９ 不純物拡散領域
１７ｓ，１９ｓ 金属シリサイド層
１７ａ，１７Ａ，１９ａ，１９Ａ 高不純物濃度領域
２０Ａ，２０Ｂ，２０Ｃ 電界効果トランジスタ
３０，４０，５０ 半導体装置
４１ シリコン基板（ＳＯＩ基板）
Ｃ 凹部
【技術分野】
【０００１】
この発明は、電界効果トランジスタを備えた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体集積回路での回路素子の集積密度は増加の一途を辿っており、高集積化に伴って個々の回路素子の高性能化および微細化も図られている。半導体集積回路で多用される電界効果トランジスタ、例えばＭＯＳ（Metal Oxide Semiconductor）形電界効果トランジスタやＭＩＳ（Metal Insulator Semiconductor）形電界効果トランジスタも例外ではなく、その高性能化および微細化が進められている。
【０００３】
高性能で微細な電界効果トランジスタを得るにあたっては、通常、ポリシリコン（不純物をドープしたもの）電極をニッケル（Ｎｉ）等の金属でシリサイド化することによりゲート電極が形成される。また、電界効果トランジスタを構成する不純物拡散領域（ソース領域およびドレイン領域）の表面もシリサイド化される。さらに、電界効果トランジスタを周囲の素子から電気的に分離する手段としては、フィールド酸化膜より幅狭にしても各素子を電気的に分離可能であることから、浅溝（Shallow Trench）構造の素子分離領域が多用される。この浅溝構造の素子分離領域は、シリコン基板に浅い溝を形成した後に該溝をシリコン酸化物等の電気絶縁性材料で埋めることにより形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、電界効果トランジスタを構成する不純物拡散領域の表面およびその近傍をシリサイド化するとチャネル領域にその水平方向から応力がかかることから、当該電界効果トランジスタの電流駆動性能が変動する。また、電界効果トランジスタを浅溝構造の素子分離領域により周囲の回路素子から電気的に分離した場合にも、電界効果トランジスタのチャネル領域にその水平方向から応力がかかって電流駆動性能が変動する。チャネル領域にかかる応力に起因して生じる電流駆動特性の変動は、電界効果トランジスタを微細化する程起こり易く、大きな問題となる。
【０００５】
この発明は上記の事情に鑑みてなされたものであり、電界効果トランジスタを備え、該電界効果トランジスタを微細化したときでもその電流駆動性能の変動を抑え易い半導体装置およびその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成するこの発明の半導体装置は、シリコン基板と、シリコン基板に形成された電界効果トランジスタとを備え、電界効果トランジスタは、シリコン基板上にゲート絶縁膜を介して配置されたゲート電極と、ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサと、平面視したときにゲート電極を挟んで互いに対向するようにシリコン基板に形成された２つの不純物拡散領域とを有する半導体装置であって、２つの不純物拡散領域の各々は、表面およびその近傍に形成された金属シリサイド層を有し、かつ平面視したときにサイドウォールスペーサよりも外側に位置する箇所がシリコン基板の表面よりも窪んでいることを特徴とするものである。
【発明の効果】
【０００７】
この発明の半導体装置では、電界効果トランジスタにおける不純物拡散領域の表面およびその近傍に金属シリサイド層が形成されてはいるものの、当該不純物拡散領域を平面視したときにサイドウォールスペーサよりも外側に位置する箇所は、シリコン基板の表面よりも窪んでいる。このため、上記の金属シリサイド層の形成に起因して電界効果トランジスタのチャネル領域に該チャネル領域の水平方向からかかる応力、および電界効果トランジスタを浅溝構造の素子分離領域によって周囲の回路素子から電気的に分離したときに水平方向からチャネル領域にかかる応力は、それぞれ、不純物拡散領域（表面およびその近傍に金属シリサイド層が形成されているもの）の表面がシリコン基板の表面と実質的に同じ平面上にある場合に比べて弱くなる。したがって、この発明によれば、電界効果トランジスタを備え、該電界効果トランジスタを微細化したときでもその電流駆動性能の変動を抑え易い半導体装置を得易くなる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の半導体装置およびその製造方法それぞれの実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではなく、下記の形態以外にも種々の変形、修飾、組合せ等が可能である。
【０００９】
実施の形態１．
図１は、この発明の半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置３０は、シリコン基板１と、シリコン基板１に形成された電界効果トランジスタ２０Ａとを備えている。上記のシリコン基板１は単結晶シリコン基板であり、該シリコン基板１にはＰ型ウェル３およびＮ型ウェル５が所定のパターンで形成されていると共に、隣り合うウェル同士を電気的に分離する浅溝構造の素子分離領域７が形成されている。
【００１０】
電界効果トランジスタ２０ＡはＰ型ウェル３に設けられており、該電界効果トランジスタ２０Ａは、シリコン基板１（Ｐ型ウェル３）上にゲート絶縁膜９を介して配置されたゲート電極１１と、該ゲート電極１１の線幅方向の両側面に配置されたサイドウォールスペーサ１５，１５と、平面視したときにゲート電極１１を挟んで互いに対向するようにシリコン基板１に形成された２つの不純物拡散領域１７，１９とを有している。
【００１１】
上記のゲート絶縁膜９は、例えばシリコン酸化物、シリコン酸窒化物、または高誘電率誘電体（酸化ハフニウム、ハフニウムシリケート、窒素ドープ酸化ハフニウム、窒素ドープハフニウムシリケート等）等によって形成される。また、ゲート電極１１は、ゲート絶縁膜９上に形成されたポリシリコン（不純物がドープされたもの）電極１１ｐと、該ポリシリコン電極１１上に形成された金属シリサイド層１１ｓとからなる。上記の金属シリサイド層１１ｓは、例えば、ニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属をシリサイド化することにより形成することができる。
【００１２】
各サイドウォールスペーサ１５は、ゲート電極１１の線幅方向の側面上に例えばシリコン酸窒化物からなるオフセットスペーサ膜１３を介して配置されており、個々のサイドウォールスペーサ１５は、オフセットスペーサ膜１３の主面とシリコン基板１の表面とを覆う第１スペーサ膜１５ａ、および該第１スペーサ膜１５ａ上に配置された第２スペーサ膜１５ｂとを有している。各第１スペーサ膜１５ａの垂直断面形状はＬ字状であり、各第２スペーサ膜１５ｂの外表面は外側に凸のフィレット面となっている。これら第１スペーサ膜１５ａと第２スペーサ膜１５ｂとは互いに異なるエッチング特性を有しており、各第１スペーサ膜１５ａは例えばシリコン窒化物により、また各第２スペーサ膜１５ｂは例えばシリコン酸化物により形成される。
【００１３】
電界効果トランジスタ２０Ａを構成する２つの不純物拡散領域１７，１９は、平面視したときにゲート電極１１を挟んで互いに対向するようにシリコン基板１に形成されており、これらの不純物拡散領域１７、１９はいずれもＮ+形の不純物拡散領域である。すなわち、電界効果トランジスタ２０Ａは、Ｎチャネル電界効果トランジスタである。なお、「Ｐ型」、「Ｎ型」、および「Ｎ+型」は、それぞれ半導体の導電型を表している。「Ｎ+型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高い。
【００１４】
不純物拡散領域１７，１９のうちの不純物拡散領域１７は、一方のサイドウォールスペーサ１５の下方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方に亘る高不純物濃度領域１７ａと、該高不純物濃度領域１７ａの表面およびその近傍に形成された金属シリサイド層１７ｓと、高不純物濃度領域１７ａの上端部からゲート絶縁膜９の下方に亘るエクステンション領域１７ｂとを含んでいる。一方、不純物拡散領域１９は、他方のサイドウォールスペーサ１５の下方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方に亘る高不純物濃度領域１９ａと、該高不純物濃度領域１９ａの表面およびその近傍に形成された金属シリサイド層１９ｓと、高不純物濃度領域１９ａの上端部からゲート絶縁膜９の下方に亘るエクステンション領域１９ｂとを含んでいる。なお、各エクステンション部１７ｂ，１９ｂでの不純物濃度は、対応する高不純物濃度領域１７ａ．１９ａでの不純物濃度よりも低い。
【００１５】
上記の金属シリサイド層１７ｓ，１９ｓの各々は、高不純物濃度領域１７ａ，１９ａの表面およびその近傍をニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属でシリサイド化することにより形成されたものであり、平面視したときにサイドウォールスペーサ１５よりも外側に位置する箇所は、シリコン基板１の表面よりも窪んでいる。すなわち、不純物拡散領域１７，１９の各々では、平面視したときにサイドウォールスペーサ１５よりも外側に位置する箇所がシリコン基板１の表面よりも窪んでいる。
【００１６】
厳密には、金属シリサイド層１７ｓ，１９ｓの形成時に金属シリサイドが高不純物濃度領域１７ａ，１９ａの外側に向かっても成長するので、サイドウォールスペーサ１５，１５の近傍では、金属シリサイド層１７ｓ，１９ｓの表面がシリコン基板１の表面とほぼ同じ高さとなる。電界効果トランジスタ２０Ａが例えば４５ｎｍノード世代のものである場合には、シリコン基板１の表面と不純物拡散領域１７，１９の表面との最大高低差を概ね１０〜５０ｎｍ程度の範囲内とすることが好ましい。
【００１７】
このような構成を有する電界効果トランジスタ２０Ａの動作時には、不純物拡散領域１７，１９の一方がソース領域として機能し、他方がドレイン領域として機能する。また、ゲート電極１１の下のシリコン基板１にチャネル領域Ｃｈが形成される。不純物拡散領域１７，１９の各々が上述のように窪んだ形状を有していることから、これら不純物拡散領域１７，１９の上面がシリコン基板１の表面と実質的に同一の平面上にある場合に比べて、金属シリサイド層１７ｓ，１９ｓの形成に起因してチャネル領域Ｃｈにその水平方向からかかる応力が弱くなる。同様に、電界効果トランジスタ２０Ａを浅溝構造の素子分離領域７によって周囲の回路素子から電気的に分離することに起因してチャネル領域Ｃｈにその水平方向からかかる応力も弱くなる。したがって、半導体装置３０では、電界効果トランジスタ２０Ａを微細化したときでもその電流駆動性能の変動を抑え易い。
【００１８】
なお、不純物拡散領域１７，１９それぞれの形状を上述のように窪んだ形状とすることによる電流駆動性能の変動の抑制は、体積変化を伴うシリサイド化、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、あるいは白金（Ｐｔ）等によるシリサイド化により高不純物濃度領域１７ａ，１９ａの表面およびその近傍をシリサイド化したときに特に顕著となる。また、本実施の形態１ではＮチャネル電界効果トランジスタを用いて説明したが、Ｎ型／Ｐ型を入れ替えることにより、Ｐチャネル電界効果トランジスタでも同様の効果を得ることができる。
【００１９】
実施の形態２．
この発明の半導体装置においては、電界効果トランジスタのゲート電極全体を金属シリサイドにより形成することができる。全体がシリサイド化されたゲート電極は、通常、不純物拡散領域に金属シリサイド層を形成した後に当該ゲート電極の元となるポリシリコン電極全体をシリサイド化することにより形成される。
【００２０】
図２は、この発明の半導体装置のうちで電界効果トランジスタのゲート電極全体が金属シリサイドにより形成されたものの一例を概略的に示す断面図である。同図に示す半導体装置４０は電界効果トランジスタ２０Ｂを備えており、該電界効果トランジスタ２０Ｂのゲート電極２１は、その全体が金属シリサイドにより形成されている。図２に示した構成要素のうちで図１を用いて既に説明した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００２１】
上記のゲート電極２１は、ポリシリコン電極全体をニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属でシリサイド化することにより形成されたものであり、このシリサイド化は、不純物拡散領域１７，１９に金属シリサイド層１７ｓ，１９ｓを形成した後に行われている。
【００２２】
そのため、半導体装置４０は、ゲート電極２１の形成時に不純物拡散領域１７，１９が更にシリサイド化されてしまうのを防止する第１シリサイド化防止膜３３および第２シリサイド化防止膜３５を有している。第１シリサイド化防止膜３３は、素子分離領域７、各不純物拡散領域１７，１９、および各第２スペーサ膜１５ｂを覆うようにしてシリコン基板１上に形成されている。また、第２シリサイド化防止膜３５は、第１シリサイド化防止膜３３上に形成されて該第１シリサイド化防止膜３３表面の段差を吸収し、ポリシリコンゲート電極のシリサイド化に用いられる金属層を成膜するための平坦面を第１シリサイド化防止膜３３と共に形成している。
【００２３】
このような構成を有する半導体装置４０では、実施の形態１で説明した半導体装置３０におけるのと同様の理由から、電界効果トランジスタ２０Ｂを微細化したときでもその電流駆動性能の変動を抑え易い。また、電界効果トランジスタ２０Ｂは、全体がシリサイド化されたゲート電極２１を備えているので、実施の形態１で説明した電界効果トランジスタ２０Ａに比べて性能を高め易い。
【００２４】
実施の形態３．
この発明の半導体装置においては、支持基板上に絶縁層とシリコン層とがこの順番で形成された部分空乏構造または完全空乏構造のＳＯＩ（Silicon On Insulator）基板をシリコン基板として用いることもできる。このＳＯＩ基板は、例えばシリコン基板に酸素をイオン注入して該シリコン基板中に絶縁層（埋め込み酸化膜）を形成したものであってもよいし、シリコン基板と表面酸化膜を形成したシリコン基板とを貼り合わせて絶縁層（埋め込み酸化膜）を形成したものであってもよく、その作製方法は問わない。より性能の高い電界効果トランジスタを形成するうえからは、完全空乏型のＳＯＩ基板を用いることが好ましい。
【００２５】
図３は、この発明の半導体装置のうちでシリコン基板としてＳＯＩ基板を用いたものの一例を概略的に示す断面図である。同図に示す半導体装置５０は、ＳＯＩ基板４１と、ＳＯＩ基板４１に形成された電界効果トランジスタ２０Ｃとを備えている。
【００２６】
上記のＳＯＩ基板４１は、支持基板としての単結晶シリコン基板４１ａと、単結晶シリコン基板４１ａ上に形成された絶縁層としてのシリコン酸化物層４１ｂと、シリコン酸化物層４１ｂ上に形成された表面半導体層としての単結晶シリコン層４１ｃとを有しており、電界効果トランジスタ２０Ｃを構成する不純物拡散領域１７，１９は単結晶シリコン層４１ｃに形成されている。
【００２７】
電界効果トランジスタ２０Ｃでは、各不純物拡散領域１７，１９における金属シリサイド層１７ｓ、１９ｓの下面がシリコン酸化物層４１ｂに接しており、各高不純物濃度領域１７ａ，１９ｂはサイドウォールスペーサ１５の下方にのみ存在している。他の構成は実施の形態１で説明した半導体装置３０における電界効果トランジスタ２０Ａの構成と同様である。図３に示した構成要素のうちで図１を用いて既に説明した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００２８】
このような構成を有する半導体装置５０では、実施の形態１で説明した半導体装置３０におけるのと同様の理由から、電界効果トランジスタ２０Ｃを微細化したときでもその電流駆動性能の変動を抑え易い。
【００２９】
以上、この発明の半導体装置について実施の形態を３つ挙げて具体的に説明したが、この発明の半導体装置は図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃのような電界効果トランジスタ、すなわち、平面視したときにサイドウォールスペーサよりも外側に位置する箇所がシリコン基板の表面よりも窪んでいる電界効果トランジスタを有していればよく、他の構成はその用途や性能等に応じて適宜選定される。
【００３０】
例えば、この発明の半導体装置は、外部回路に接続される入出力用集積回路部、ならびに該入出力用集積回路部に接続されたロジック集積回路部および記憶部等を備えたＳＯＣ（System On Chip）装置とすることもできるし、半導体メモリ装置のような単機能半導体装置とすることもできる。
【００３１】
この発明の半導体装置を例えばＳＯＣ装置とする場合、小型で高性能のＳＯＣ装置を得るという観点からは、入出力用集積回路部以外の集積回路部（記憶部を含む）におけるＮチャネル電界効果トランジスタの各々を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることが好ましい。勿論、入出力用集積回路部におけるＮチャネル電界効果トランジスタについても該Ｎチャネル電界効果トランジスタの構成を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることができるし、入出力用集積回路部以外の集積回路部（記憶部を含む）における全ての電界効果トランジスタについて、その構成を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることもできる。さらには、ＳＯＣ装置を構成する全ての電界効果トランジスタについて、その構成を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることもできる。
【００３２】
一方、この発明の半導体装置を単機能半導体装置とする場合には、小型で高性能の単機能半導体装置を得るという観点から、少なくともＮチャネル電界効果トランジスタの各々を図１〜図３に示した電界効果トランジスタ２０Ａ〜２０Ｃと同様の構成にすることが好ましい。
【００３３】
上述したこの発明の各半導体装置は、例えば以下に説明するこの発明の半導体装置の製造方法により製造することができる。この発明の半導体装置の製造方法は、凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程を含むものであるので、以下、実施の形態１〜３の各半導体装置３０，４０，５０（図１〜図３参照）を製造する場合を例にとり、当該製造方法での各工程を詳述する。
【００３４】
実施の形態４．
この実施の形態４では、図１に示した半導体装置３０を製造する場合を例にとり、この発明の半導体装置の製造方法における凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程を工程毎に説明する。
【００３５】
（凹部形成工程）
凹部形成工程では、一主面にゲート絶縁膜を介してポリシリコンゲート電極が配置され、このポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサが配置されたシリコン基板にエッチング処理を施して、平面視したときにサイドウォールスペーサよりも外側に位置する箇所に凹部を形成する。
【００３６】
図１に示した半導体装置３０を製造する場合、シリコン基板としては単結晶シリコン基板が用いられる。上記の凹部は、シリコン基板にゲート絶縁膜を介してポリシリコンゲート電極を形成し、該ポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサを形成した後に形成される。
【００３７】
シリコン基板にゲート絶縁膜を介してポリシリコンゲート電極を形成するにあたっては、まず、シリコン基板に浅溝構造の素子分離領域を形成してからＰ型ウェルおよびＮ型ウェルを形成する。浅溝構造の素子分離領域は、例えばシリコン基板上に所定形状のレジストパターンをリソグラフィ法により設け、このレジストパターンをエッチングマスクとして用いてシリコン基板をエッチングすることで浅溝（Shallow Trench）を形成し、この浅溝を埋めるようにしてシリコン酸化物等の電気絶縁性材料を物理的気相蒸着（ＰＶＤ）法や化学的気相蒸着（ＣＶＤ）法により堆積させた後、化学的機械研磨（ＣＭＰ）により余剰の電気絶縁材料を除去して平坦化することにより形成される。
【００３８】
また、Ｐ型ウェルおよびＮ型ウェルの各々は、例えばシリコン基板上に所定形状のイオン注入マスクを設けてからＰ型不純物（アクセプタ）またはＮ型不純物（ドナー）をイオン注入し、その後、ラピッドサーマルアニーリングやレーザアニール等の方法により熱処理を施して不純物を活性化させることで得られる。
【００３９】
図４−１は、浅溝構造の素子分離領域、Ｐ型ウェル、およびＮ型ウェルが形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、浅溝構造の素子分離領域７は、シリコン基板１を平面視上区画するようにして所定パターンで形成され、個々の区画にＰ型ウェル３またはＮ型ウェル５が形成される。
【００４０】
次に、シリコン基板上にゲート絶縁膜およびポリシリコンゲート電極を形成する。これらのゲート絶縁膜およびポリシリコンゲート電極は、例えば、図４−１に示したシリコン基板１上にシリコン酸化物膜、シリコン酸窒化物膜、または高誘電率誘電体膜等の所望の電気絶縁膜を熱酸化法、ＰＶＤ法、またはＣＶＤ法により成膜し、その上にＰＶＤ法またはＣＶＤ法によりポリシリコン層を形成した後に当該ポリシリコン層上に所定形状のレジストパターンを設け、このレジストパターンをエッチングマスクとして用いてポリシリコン層と上記の電気絶縁膜とをパターニングすることにより得られる。
【００４１】
図４−２は、ゲート絶縁膜およびポリシリコンゲート電極が形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、ポリシリコンゲート電極１１Ａは、ゲート絶縁膜９と平面視上重なるようにしてシリコン基板１上に形成される。図示の例では、Ｐ型ウェル３上にゲート絶縁膜９を介してポリシリコンゲート電極１１Ａが形成されている。図４−２に示した構成要素のうちで図４−１を用いて既に説明した構成要素と共通するものについては、図４−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４２】
次に、ポリシリコン電極の線幅方向の両側面にサイドウォールスペーサを形成する。ただし、図１に示した半導体装置３０を製造する場合には、サイドウォールスペーサの形成に先だってポリシリコン電極の線幅方向の両側面にオフセットスペーサ膜１３（図１参照）が形成され、次いで、不純物拡散領域１７，１９を構成するエクステンション領域１７ｂ、１９ｂ（図１参照）の元となる低不純物濃度領域がシリコン基板に形成される。
【００４３】
上記のオフセットスペーサ膜１３は、例えば、図４−２に示したシリコン基板１、素子分離領域７、ゲート絶縁膜９、およびポリシリコンゲート電極１１Ａを覆うようにして膜厚５〜２０ｎｍ程度の電気絶縁膜、例えばシリコン酸化物膜を等方的に成膜した後、当該電気絶縁膜にその上方から異方性エッチングを施すことにより得られる。このようにして得られるオフセットスペーサ膜１３の膜厚（ポリシリコンゲート電極の側面上での膜厚）は、３〜１８ｎｍ程度となる。一方、低不純物濃度領域は、例えばシリコン基板１にＮ型不純物またはＰ型不純物をイオン注入し、その後、熱処理により不純物を活性化させることで得られる。必要に応じて、低不純物濃度領域の下に位置するようにしてハロー（Halo）を形成してもよい。ハローの形成は、低不純物濃度領域の形成前、形成時、または形成後に行われる。
【００４４】
サイドウォールスペーサは、上述のようにしてオフセットスペーサ膜および低不純物濃度領域を形成した後に形成される。シリコン基板１、素子分離領域７、ポリシリコンゲート電極１１Ａ、および各オフセットスペーサ膜１３を覆うようにして第１スペーサ膜１５ａ（図１参照）の元となる電気絶縁膜、例えばシリコン窒化物膜が成膜され、この電気絶縁膜の上に第２スペーサ膜１５ｂ（図１参照）の元となる電気絶縁膜、例えばシリコン酸化物膜が成膜される。この後、これらの膜に上方から異方性エッチングを施すことに各第１スペーサ膜１５ａおよび各第２スペーサ膜１５ｂが形成される。すなわち、各サイドウォールスペーサ１５（図１参照）が形成される。
【００４５】
図４−３は、サイドウォールスペーサまで形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、各サイドウォールスペーサ１５は、ポリシリコンゲート電極１１Ａの線幅方向両側にオフセットスペーサ膜１３を介して形成される。また、ポリシリコンゲート電極１１Ａに対応するＰ型ウェル３の上部には、２つの低不純物濃度領域ＬＤ，ＬＤが互いに対向するように形成されている。なお、図４−３に示した構成要素のうちで図４−１または図４−２を用いて既に説明したものについては、図４−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４６】
凹部形成工程では、上述のようにしてポリシリコンゲート電極の線幅方向両側にサイドウォールスペーサが配置されたシリコン基板上に所定形状のレジストパターンを形成し、このレジストパターンをエッチングマスクとして用いてシリコン基板にエッチング処理を施して、平面視したときにサイドウォールスペーサよりも外側に位置する箇所に凹部を形成する。図１に示した電界効果トランジスタ２０Ａが例えば４５ｎｍノード世代のものである場合には、上記の凹部の深さを１０〜５０ｎｍ程度の範囲内で適宜選定することが好ましい。
【００４７】
図４−４は、凹部形成工程で形成される凹部の一例を概略的に示す断面図である。同図に示すように、各凹部Ｃは、シリコン基板１のうちでサイドウォールスペーサ１５の側方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方にかけての領域が所定の深さに亘って除去されることで形成される。なお、図４−４に示した構成要素のうちで図４−１〜図４−３を用いて既に説明した構成要素と共通するものについては、図４−１〜図４−３で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００４８】
（高不純物濃度領域形成工程）
高不純物濃度領域形成工程では、凹部形成工程で形成した凹部に不純物をドーピングして、上述した低不純物濃度領域ＬＤにおけるよりも不純物濃度が高い高不純物濃度領域を形成する。このとき、凹部の底面および内側面に例えばイオン注入法により不純物が注入され、その後、熱処理により不純物が活性化されて高不純物濃度領域が形成される。不純物の活性化は、個々の高不純物濃度領域の上部側方に低不純物濃度領域に由来するエクステンション領域が残るように、凹部の内側面での不純物の拡散を極力抑えながら行うことが好ましい。レーザアニールにより不純物を活性化させると、凹部の内側面での不純物の拡散を抑え易い。
【００４９】
図４−５は、高不純物濃度領域が形成されたシリコン基板の一例を概略的に示す断面図である。同図に示すように、個々の高不純物拡濃度領域１７Ａ，１９Ａは、凹部Ｃの底面の下方から内側面の内側側方にかけて形成され、その上部側方には低不純物濃度領域ＬＤ（図４−３および図４−４参照）に由来するエステンション部１７ｂ，１９ｂが残る。これらの高不純物濃度領域１７Ａ，１９Ａは、図１に示した高不純物濃度領域１７ａ，１９ａの元となる領域である。なお、図４−５に示した構成要素のうちで図４−１〜図４−４を用いて既に説明した構成要素と共通するものについては、図４−１〜図４−４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５０】
（シリサイド化工程）
シリサイド化工程では、上述のようにして形成された高不純物濃度領域の表面およびその近傍をシリサイド化する。図１に示した電界効果トランジスタ２０Ａを作製する場合には、当該シリサイド化工程でポリシリコンゲート電極の上部もシリサイド化する。
【００５１】
高不純物濃度領域１７Ａ，１９Ａおよびポリシリコン電極１１Ａ（図４−５参照）のシリサイド化は、これらを覆うようにして所定の金属層、すなわちニッケル（Ｎｉ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等、仕事関数の大きい金属層をＰＶＤ法またはＣＶＤ法により形成し、その後、熱処理を施すことによって上記の金属層と高不純物濃度領域１７Ａ，１９Ａと反応させると共に、上記の金属層とポリシリコン電極１１Ａとを反応させことにより行われる。
【００５２】
このシリサイド化により、高不純物濃度領域１７Ａ，１９Ａそれぞれの表面およびその近傍がシリサイド化されて、ここに金属シリサイド層１７ｓ，１９ｓ（図１参照）が形成される。また、ポリシリコン電極１１Ａの上部がシリサイド化されて、ここに金属シリサイド層１１ｓ（図１参照）が形成される。金属シリサイド層１１ｓの下には、ポリシリコン電極１１Ａのうちでシリサイド化されなかった領域がポリシリコン電極１１ｐ（図１参照）として残る。
【００５３】
このようにしてシリサイド化工程まで行った後、上記の金属層のうちで反応に寄与しなかった余剰の金属層を例えばウェットエッチングにより除去することで、図１に示した半導体装置３０が得られる。
【００５４】
実施の形態５．
この実施の形態５では、図２に示した半導体装置４０を製造する場合を例にとり、この発明の半導体装置の製造方法における凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程について詳述する。
【００５５】
（凹部形成工程）
図２に示した半導体装置４０を製造する場合、該半導体装置４０はゲート電極全体が金属シリサイドにより形成された電界効果トランジスタ２０Ｂを備えているので、当該ゲート電極の元となるポリシリコンゲート電極上には、不純物拡散領域１７，１９（図２参照）を形成する過程で上記のポリシリコンゲート電極がシリサイド化されてしまうのを防止するキャップ層を予め設けておく。この点を除けば、半導体装置４０を製造する際の凹部形成工程は実施の形態４で説明した凹部形成工程と同様にして行われる。
【００５６】
図５−１は、凹部形成工程で形成される凹部の一例を概略的に示す断面図である。同図に示すように、凹部形成工程では、シリコン基板１のうちでサイドウォールスペーサ１５の側方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方にかけての領域が所定の深さに亘って除去されることで凹部Ｃ，Ｃが形成される。実施の形態４で説明した凹部形成工程との相違点は、ポリシリコンゲート電極２１Ａ上に例えばシリコン窒化物からなるキャップ層２２が配置された状態で各凹部Ｃ，Ｃが形成されるという点にある。
【００５７】
各オフセットスペーサ膜１３および各サイドウォールスペーサ１５は、ポリシリコンゲート電極２１Ａとその上のキャップ層２２とを合わせた積層体における線幅方向の両側面上に形成されている。なお、図５−１に示した構成要素のうちで図４−４を用いて既に説明した構成要素と共通するものについては、図４−４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００５８】
（高不純物濃度領域形成工程）
高不純物濃度領域形成工程は、実施の形態４で説明した高不純物濃度領域形成工程と同様にして行われ、シリコン基板１には実施の形態４で説明した高不純物濃度領域１７Ａ，１９Ａと同様の高不純物濃度領域が形成される。
【００５９】
（シリサイド化工程）
シリサイド化工程は、実施の形態４で説明した高不純物濃度領域形成工程と同様にして行われる。
【００６０】
図５−２は、シリサイド化工程で形成される金属シリサイド層の一例を概略的に示す断面図である。同図に示すように、シリサイド化工程では、高不純物濃度領域形成工程で形成した上記各高不純物濃度領域における表面およびその近傍のみがシリサイド化されて、これらの箇所に金属シリサイド層１７ｓ，１９ｓが形成される。その結果として、不純物拡散領域１７，１９が得られる。ポリシリコンゲート電極２１Ａは、その上にキャップ層２２が設けられていることからシリサイド化されない。なお、図５−２に示した構成要素のうちで図２または図５−１を用いて既に説明した構成要素と共通するものについては、図２または図５−１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６１】
この後、ポリシリコンゲート電極２１Ａ全体をシリサイド化するフルシリサイド化工程を行うことにより、図２に示した半導体装置４０を得ることができる。このフルシリサイド化工程では、既に形成されている不純物拡散領域１７，１９が更にシリサイド化されるのを防止する第１シリサイド化防止膜および第２シリサイド化防止膜をシリコン基板１上に形成し、その後にキャップ層２２をエッチングにより除去してからポリシリコンゲート電極２１Ａ全体をシリサイド化する。
【００６２】
上記の第１シリサイド化防止膜および第２シリサイド化防止膜は、例えば、素子分離領域７、各不純物拡散領域１７，１９、各サイドウォールスペーサ１５、およびキャップ層２２を覆うようにして、第１シリサイド化防止膜の元となる無機膜をシリコン基板１上に等方的に成膜し、この無機膜上に第２シリサイド化防止膜の元となる無機膜を積層した後にキャップ層２２の上面が露出するまでＣＭＰにより平坦化処理を施すことにより得られる。また、ポリシリコンゲート電極２１Ａ全体のシリサイド化は、所望の金属層とポリシリコンゲート電極２１Ａとを反応させることにより行われる。
【００６３】
図５−３は、上記の金属層の一例を概略的に示す断面図である。同図に示すように、この金属層３７は、第１シリサイド化防止膜３３、第２シリサイド化防止膜３５、およびポリシリコンゲート電極２１Ａを覆うようにしてシリコン基板１上に形成される。第１シリサイド化防止膜３３は、素子分離領域７、各不純物拡散領域１７，１９、および各第２スペーサ膜１５ｂを覆うようにしてシリコン基板１上に形成されており、第２シリサイド化防止膜３５は第１シリサイド化防止膜３３上に形成されて該第１シリサイド化防止膜３３表面の段差を吸収し、金属層３７が形成される平坦面を第１シリサイド化防止膜３３と共に形成している。金属層３７は、例えばＰＤＶ法により成膜される。なお、図５−３に示した構成要素のうちで図５−２を用いて既に説明した構成要素と共通するものについては、図５−２で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００６４】
上述のようにして金属層３７とポリシリコンゲート電極２１Ａとを反応させ、これによりポリシリコンゲート電極２１Ａ全体をシリサイド化した後に余剰の金属層３７を例えばウェットエッチングにより除去することで、図２に示した半導体装置４０が得られる。
【００６５】
実施の形態６．
この実施の形態６では、図３に示した半導体装置５０を製造する場合を例にとり、この発明の半導体装置の製造方法における凹部形成工程、高不純物濃度領域形成工程、およびシリサイド化工程について説明する。
【００６６】
（凹部形成工程）
図３に示した半導体装置５０はシリコン基板としてのＳＯＩ基板４１に電界効果トランジスタ２０Ｃが設けられているものであるので、凹部形成工程では、ＳＯＩ基板４１にゲート絶縁膜を介してポリシリコンゲート電極を形成し、当該ポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサを形成した後に凹部を形成する。実施の形態４で説明した半導体装置３０の製造におけるのと同様に、凹部の形成に先だって浅溝構造の素子分離領域の形成、ゲート絶縁膜およびポリシリコンゲート電極の形成、オフセットスペーサ膜の形成、各低不純物濃度領域の形成、ならびに各サイドウォールスペーサの形成がこの順番で行われる。
【００６７】
図６−１はＳＯＩ基板に形成された浅溝構造の素子分離領域の一例を概略的に示す断面図であり、図６−２はＳＯＩ基板に形成されたゲート絶縁膜およびポリシリコンゲート電極それぞれの一例を概略的に示す断面図であり、図６−３はＳＯＩ基板に形成されたオフセットスペーサ膜、各低不純物濃度領域、および各サイドウォールスペーサそれぞれの一例を概略的に示すに断面図である。
【００６８】
これらの図に示すように、半導体装置５０を製造する場合には、単結晶シリコン基板に代えてＳＯＩ基板４１が用いられる以外は実施の形成４で説明した半導体装置３０の製造におけるのと同様にして、浅溝構造の素子分離領域７、ゲート絶縁膜９、ポリシリコンゲート電極１１Ａ、オフセットスペーサ膜１３、各低不純物濃度領域ＬＤの形成、および各サイドウォールスペーサ１５が形成される。ただし、ＳＯＩ基板４１の単結晶シリコン層４１ｃにはウェルが形成されない。
【００６９】
なお、図６−１〜図６−３に示す構成要素のうちで図３、図４−２、または図４−３を用いて既に説明した構成要素と共通するものについては、図３、図４−２、または図４−３で用いた参照符号と同じ参照符号を付してその説明を省略する。凹部は、実施の形成４で説明した半導体装置３０の製造におけるのと同様にして、各サイドウォールスペーサ１５の形成後に行われる。
【００７０】
図６−４は、凹部形成工程で形成される凹部の一例を概略的に示す断面図である。同図に示すよう、各凹部Ｃは、ＳＯＩ基板４１の単結晶シリコン層４１ｃのうちでサイドウォールスペーサ１５の側方から該サイドウォールスペーサ１５に近接する素子分離領域７の側方にかけての領域が所定の深さに亘って除去されることで形成される。
【００７１】
（高不純物濃度領域形成工程およびシリサイド化工程）
図３に示した半導体装置５０を製造する場合の高不純物濃度領域形成工程およびシリサイド化工程は、それぞれ、実施の形成４で説明した半導体装置３０の製造における高不純物濃度領域形成工程またはシリサイド化工程と同様にして行われるので、ここではその説明を省略する。シリサイド化工程まで行うことにより、半導体装置５０（図３参照）が得られる。
【図面の簡単な説明】
【００７２】
【図１】この発明の半導体装置の一例を概略的に示す断面図である。
【図２】この発明の半導体装置のうちで電界効果トランジスタのゲート電極全体が金属シリサイドにより形成されたものの一例を概略的に示す断面図である。
【図３】この発明の半導体装置のうちでシリコン基板としてＳＯＩ基板を用いたものの一例を概略的に示す断面図である。
【図４−１】浅溝構造の素子分離領域、Ｐ型ウェル、およびＮ型ウェルが形成されたシリコン基板の一例を概略的に示す断面図である。
【図４−２】ゲート絶縁膜およびポリシリコンゲート電極が形成されたシリコン基板の一例を概略的に示す断面図である。
【図４−３】サイドウォールスペーサまで形成されたシリコン基板の一例を概略的に示す断面図である。
【図４−４】図１に示した半導体装置を製造する際の凹部形成工程で形成される凹部の一例を概略的に示す断面図である。
【図４−５】図１に示した半導体装置を製造する際の高不純物濃度領域形成工程で高不純物濃度領域が形成されたシリコン基板の一例を概略的に示す断面図である。
【図５−１】図２に示した半導体装置を製造する際の凹部形成工程で形成される凹部の一例を概略的に示す断面図である。
【図５−２】図２に示した半導体装置を製造する際のシリサイド化工程で形成される金属シリサイド層の一例を概略的に示す断面図である。
【図５−３】図２に示した半導体装置を製造する際のフルシリサイド化工程でポリシリコン電極全体をシリサイド化するために用いられる金属層の一例を概略的に示す断面図である。
【図６−１】ＳＯＩ基板に形成された浅溝構造の素子分離領域の一例を概略的に示す断面図である。
【図６−２】ＳＯＩ基板に形成されたゲート絶縁膜およびポリシリコンゲート電極それぞれの一例を概略的に示す断面図である。
【図６−３】ＳＯＩ基板に形成されたオフセットスペーサ膜、各低不純物濃度領域、および各サイドウォールスペーサそれぞれの一例を概略的に示すに断面図である。
【図６−４】図３に示した半導体装置を製造する際の凹部形成工程で形成される凹部の一例を概略的に示す断面図である。
【符号の説明】
【００７３】
１ シリコン基板（Ｐ型シリコン基板）
９ ゲート絶縁膜
１１，２１ ゲート電極
１５ サイドウォールスペーサ
１７，１９ 不純物拡散領域
１７ｓ，１９ｓ 金属シリサイド層
１７ａ，１７Ａ，１９ａ，１９Ａ 高不純物濃度領域
２０Ａ，２０Ｂ，２０Ｃ 電界効果トランジスタ
３０，４０，５０ 半導体装置
４１ シリコン基板（ＳＯＩ基板）
Ｃ 凹部
【特許請求の範囲】
【請求項１】
シリコン基板と、該シリコン基板に形成された電界効果トランジスタとを備え、前記電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたゲート電極と、該ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサと、平面視したときに前記ゲート電極を挟んで互いに対向するように前記シリコン基板に形成された２つの不純物拡散領域とを有する半導体装置であって、
前記２つの不純物拡散領域の各々は、表面およびその近傍に形成された金属シリサイド層を有し、かつ平面視したときに前記サイドウォールスペーサよりも外側に位置する箇所が前記シリコン基板の表面よりも窪んでいることを特徴とする半導体装置。
【請求項２】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
入出力用集積回路部と、該入出力用集積回路部に接続されたロジック集積回路部および記憶部を備え、
前記電界効果トランジスタは、前記ロジック集積回路部または前記記憶部を構成する、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
シリコン基板と、該シリコン基板に形成された電界効果トランジスタとを備え、前記電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたゲート電極と、該ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサと、平面視したときに前記ゲート電極を挟んで互いに対向するように前記シリコン基板に形成された２つの不純物拡散領域とを有する半導体装置の製造方法であって、
一主面にゲート絶縁膜を介してポリシリコンゲート電極が配置され、該ポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサが配置された前記シリコン基板にエッチング処理を施して、平面視したときに前記サイドウォールスペーサよりも外側に位置する箇所に凹部を形成する凹部形成工程と、
前記凹部に不純物をドーピングして高不純物濃度領域を形成する高不純物濃度領域形成工程と、
前記高不純物濃度領域の表面およびその近傍をシリサイド化するシリサイド化工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記凹部の深さは１０〜５０ｎｍの範囲内であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記不純物はＮ型不純物であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項４〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記シリサイド化工程の後に行われて前記ポリシリコンゲート電極全体をシリサイド化するフルシリサイド化工程を更に含むことを特徴とする請求項４〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
シリコン基板と、該シリコン基板に形成された電界効果トランジスタとを備え、前記電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたゲート電極と、該ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサと、平面視したときに前記ゲート電極を挟んで互いに対向するように前記シリコン基板に形成された２つの不純物拡散領域とを有する半導体装置であって、
前記２つの不純物拡散領域の各々は、表面およびその近傍に形成された金属シリサイド層を有し、かつ平面視したときに前記サイドウォールスペーサよりも外側に位置する箇所が前記シリコン基板の表面よりも窪んでいることを特徴とする半導体装置。
【請求項２】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
入出力用集積回路部と、該入出力用集積回路部に接続されたロジック集積回路部および記憶部を備え、
前記電界効果トランジスタは、前記ロジック集積回路部または前記記憶部を構成する、
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
シリコン基板と、該シリコン基板に形成された電界効果トランジスタとを備え、前記電界効果トランジスタは、前記シリコン基板上にゲート絶縁膜を介して配置されたゲート電極と、該ゲート電極の線幅方向の両側面に配置されたサイドウォールスペーサと、平面視したときに前記ゲート電極を挟んで互いに対向するように前記シリコン基板に形成された２つの不純物拡散領域とを有する半導体装置の製造方法であって、
一主面にゲート絶縁膜を介してポリシリコンゲート電極が配置され、該ポリシリコンゲート電極の線幅方向の両側面にサイドウォールスペーサが配置された前記シリコン基板にエッチング処理を施して、平面視したときに前記サイドウォールスペーサよりも外側に位置する箇所に凹部を形成する凹部形成工程と、
前記凹部に不純物をドーピングして高不純物濃度領域を形成する高不純物濃度領域形成工程と、
前記高不純物濃度領域の表面およびその近傍をシリサイド化するシリサイド化工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記凹部の深さは１０〜５０ｎｍの範囲内であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記不純物はＮ型不純物であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記シリコン基板はＳＯＩ基板であることを特徴とする請求項４〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記シリサイド化工程の後に行われて前記ポリシリコンゲート電極全体をシリサイド化するフルシリサイド化工程を更に含むことを特徴とする請求項４〜７のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４−１】
【図４−２】
【図４−３】
【図４−４】
【図４−５】
【図５−１】
【図５−２】
【図５−３】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図２】
【図３】
【図４−１】
【図４−２】
【図４−３】
【図４−４】
【図４−５】
【図５−１】
【図５−２】
【図５−３】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【公開番号】特開２００８−１１７９８１（Ｐ２００８−１１７９８１Ａ）
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願番号】特願２００６−３００８３３（Ｐ２００６−３００８３３）
【出願日】平成１８年１１月６日（２００６．１１．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２０年５月２２日（２００８．５．２２）
【国際特許分類】
【出願日】平成１８年１１月６日（２００６．１１．６）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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