半導体装置
【課題】電力が供給されない状況でも記憶内容の長時間にわたる保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルと、増幅回路と、スイッチ素子と、を含む読み出し回路と、リフレッシュ制御回路と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる材料を主成分として構成され、第１のゲート電極と、第２のソース電極および第２のドレイン電極の一方は電気的に接続され、第２のソース電極および第２のドレイン電極の他方と、増幅回路の入力端子の一は電気的に接続され、増幅回路の出力端子は、スイッチ素子を介して第２のソース電極および第２のドレイン電極の他方と接続され、スイッチ素子の導通状態または非導通状態は、リフレッシュ制御回路によって制御される半導体装置である。
【解決手段】第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルと、増幅回路と、スイッチ素子と、を含む読み出し回路と、リフレッシュ制御回路と、を有し、第１のチャネル形成領域と第２のチャネル形成領域は、異なる材料を主成分として構成され、第１のゲート電極と、第２のソース電極および第２のドレイン電極の一方は電気的に接続され、第２のソース電極および第２のドレイン電極の他方と、増幅回路の入力端子の一は電気的に接続され、増幅回路の出力端子は、スイッチ素子を介して第２のソース電極および第２のドレイン電極の他方と接続され、スイッチ素子の導通状態または非導通状態は、リフレッシュ制御回路によって制御される半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、短い周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要である。また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の長時間にわたる保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、例えば、酸化物半導体のような、トランジスタのオフ電流を小さくできる材料を用いて半導体装置を構成する。酸化物半導体、特に、高純度化された酸化物半導体を用いて構成したトランジスタは、オフ電流が極めて小さいため、長期間にわたって情報を保持することが可能である。より具体的には、例えば、次のような構成を採用しうる。
【００１２】
開示する発明の一態様は、第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルと、増幅回路と、スイッチ素子と、を含む読み出し回路と、リフレッシュ制御回路と、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のゲート電極と、第１のチャネル形成領域と第１のゲート電極の間の第１のゲート絶縁層と、第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と、第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極の間の第２のゲート絶縁層と、第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、を含み、第１のチャネル形成領域と第２のチャネル形成領域は、異なる材料を主成分として構成され、第１のゲート電極と、第２のソース電極および第２のドレイン電極の一方は電気的に接続され、第２のソース電極および第２のドレイン電極の他方と、増幅回路の入力端子の一は電気的に接続され、増幅回路の出力端子は、スイッチ素子を介して第２のソース電極および第２のドレイン電極の他方と接続され、スイッチ素子の導通状態または非導通状態は、リフレッシュ制御回路によって制御される半導体装置である。
【００１３】
上記において、第１のゲート電極と電気的に接続される容量素子を有する場合がある。また、リフレッシュ制御回路は、メモリセルのリフレッシュタイミングに合わせてスイッチ素子を導通状態とする機能を有する場合がある。そして、リフレッシュタイミングは、メモリセルあたり１０３秒に１回以下の頻度で存在する（つまり、リフレッシュの頻度が１０３秒に一回以下）の場合がある。
【００１４】
また、上記において、第２のチャネル形成領域には、第１のチャネル形成領域を構成する材料と比較して、バンドギャップの大きい材料が適用される場合がある。また、第１のチャネル形成領域には動作速度の高まる材料が適用され、第２のチャネル形成領域にはオフ電流の小さくなる材料が適用される場合がある。例えば、上記において、第１のチャネル形成領域にはシリコンを主成分とする材料が適用される場合があり、第２のチャネル形成領域にはＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物材料が適用される場合がある。
【００１５】
なお、本明細書等において「主成分」という用語は、含有率（原子％）が最大の成分をいう場合に用いる。例えば、いわゆるシリコンウェハの主成分は、シリコンである、ということができる。
【００１６】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
【００１７】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００１９】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２０】
本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２１】
特に、第１のチャネル形成領域と第２のチャネル形成領域とを、異なる材料を主成分として構成することによって、極めて優れた特性の半導体装置が実現する。例えば、動作速度が高まる材料を第１のチャネル形成領域に用い、オフ電流が小さくなる材料を第２のチャネル形成領域に用いることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】半導体装置の回路図。
【図４】半導体装置の回路図。
【図５】半導体装置の断面図および平面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００２３】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２５】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合があるが、当該符号は、酸化物半導体を用いることに限定する趣旨を示すものではない。
【００２７】
図１（Ａ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極およびドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極およびドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００２８】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体、特に、高純度化された酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００２９】
なお、トランジスタ１６０の構成などについては特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３０】
また、図１（Ｃ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００３１】
図１（Ａ）などに示す半導体装置では、トランジスタ１６０のゲート電極の電位保持が可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００３２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが第３の配線を通じて与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。
【００３３】
その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持されることになる。
【００３４】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００３５】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセルのトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。また、各メモリセルのトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。読み出しの対象ではないメモリセルについて、トランジスタ１６０が「オン状態」となるような電位を与えるか、トランジスタ１６０が「オフ状態」となるような電位を与えるかは、メモリセルの接続関係（例えば、メモリセルが直列に接続されているか、並列に接続されているか、など）に応じて決定することができる。
【００３６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が保持された状態となる。
【００３７】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。
【００３８】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能という、実質的に不揮発な記憶装置を実現することが可能である。
【００３９】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４０】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ｂ）のように考えることが可能である。図１（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えている。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００４１】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００４２】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０のソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００４３】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００４４】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって決まる。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００４５】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００４６】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００４７】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２値（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００４８】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、メモリセルの占める面積が十分に小さくならない回路構成を採用しても、十分な記憶容量を確保することができる。
【００４９】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００５０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００５１】
（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例について説明する。具体的には、先の実施の形態において説明した半導体装置を複数用いた半導体装置の例について、図２乃至図４を参照して説明する。
【００５２】
〈半導体装置の回路構成〉
図２には、図１（Ａ）に相当する半導体装置をｍ×ｎ個配列した半導体装置の例を示す。図２（Ａ）は、半導体装置のブロック図であり、図２（Ｂ）は、図２（Ａ）の一部を詳細に説明するための図である。
【００５３】
本発明の一態様に係る半導体装置は、メモリセルアレイ１１００と、読み出し回路１１０２と、第１の駆動回路１１０４と、第２の駆動回路１１０６と、リフレッシュ制御回路１１１０と、コマンド制御回路１１１２と、アドレス制御回路１１１４と、分周回路１１１６と、を有する（図２（Ａ）参照）。なお、当該構成は一例に過ぎず、開示する発明がこれに限定されるものではない。例えば、駆動回路を一つにすることも可能であるし、三以上の駆動回路を有する構成とすることもできる。
【００５４】
メモリセルアレイ１１００は、データ記憶領域である。読み出し回路１１０２はメモリセルアレイ１１００と電気的に接続されており、メモリセルアレイ１１００に格納されたデータを読み出し、データ信号ＯＵＴＰＵＴとして外部に出力する機能を有する。また、読み出し回路１１０２は、メモリセルアレイ１１００をリフレッシュする機能を有する。第１の駆動回路１１０４は、読み出し回路１１０２を介してメモリセルアレイ１１００と電気的に接続されており、第２の駆動回路１１０６は、メモリセルアレイ１１００と電気的に接続されている。コマンド制御回路１１１２は、第１のクロック信号ＰＲＥ＿ＣＬＫ、ライトイネーブル信号ＷＥ、および、アウトプットイネーブル信号ＯＥを元に、読み出し回路１１０２、リフレッシュ制御回路１１１０、アドレス制御回路１１１４などに信号を出力する。分周回路１１１６は、第１のクロック信号ＰＲＥ＿ＣＬＫを元に、リフレッシュ制御回路１１１０に第２のクロック信号ＣＬＫを供給する。リフレッシュ制御回路１１１０は、コマンド制御回路１１１２からの信号および分周回路１１１６からの第２のクロック信号ＣＬＫを元に、リフレッシュタイミングに関する信号をアドレス制御回路１１１４に供給する。アドレス制御回路１１１４は、リフレッシュ制御回路１１１０からの信号、コマンド制御回路１１１２からの信号およびアドレス信号ＡＤＤＲを元に、第１の駆動回路１１０４および第２の駆動回路１１０６に信号を供給する。そして当該信号を元に、第１の駆動回路１１０４および第２の駆動回路１１０６は、データの書き込み、読み出しなどを行うアドレスを指定する。
【００５５】
また、メモリセルアレイ１１００は、図１（Ａ）に相当する半導体装置（以下、メモリセル１２００）と、ｍ本の信号線（信号線Ｓ＿１〜信号線Ｓ＿ｍ）と、ｍ本のワード線（ワード線ＷＬ＿１〜ワード線ＷＬ＿ｍ）と、ｎ本のビット線（ビット線ＢＬ＿１〜ビット線ＢＬ＿ｎ）と、ソース線ＳＬと、を有するｍ行ｎ列のメモリセルアレイである（図２（Ｂ）参照）。つまり、メモリセル１２００は、ｍ×ｎ個存在する。なお、ｎ本のビット線には、それぞれ、スイッチ素子１２０２が接続されている。つまり、スイッチ素子１２０２はｎ個存在する。
【００５６】
メモリセル１２００はそれぞれ、第１のトランジスタ、第２のトランジスタ、容量素子を有する。メモリセル１２００において、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のトランジスタのソース電極（ソース領域）とは、電気的に接続されている。さらに、ビット線と、第２のトランジスタのソース電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード線と、容量素子の電極の他方と、は電気的に接続され、信号線と、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線は、図１（Ａ）に示す構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線は、第２の配線（２ｎｄ Ｌｉｎｅ）および第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線は、第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線は、第５の配線（５ｔｈ Ｌｉｎｅ）に、それぞれ相当する。なお、当該構成は一例に過ぎず、開示する発明がこれに限定されるものではない。例えば、半導体装置の動作を妨げない限りにおいて各配線を共有化することが可能である。また、配線を共有化せずに独立させておいても良い。
【００５７】
また、読み出し回路１１０２は、ｎ個の増幅回路１２０４と、ｎ個のスイッチ素子１２０６を有する（図２（Ｂ）参照）。ここで、増幅回路１２０４の入力端子の一は、対応するビット線と電気的に接続され、増幅回路１２０４の出力端子は、スイッチ素子１２０６を介してビット線と電気的に接続される。つまり、第２のトランジスタのソース電極またはドレイン電極の他方と、増幅回路１２０４の入力端子の一は電気的に接続され、増幅回路１２０４の出力端子は、スイッチ素子１２０６を介して第２のトランジスタのソース電極またはドレイン電極の他方と接続される。また、増幅回路１２０４の入力端子の他の一は、リファレンス用の電源線と接続される（図示せず）。このような読み出し回路１１０２を有することにより、メモリセル１２００のリフレッシュ動作を行うことが可能である。すなわち、スイッチ素子１２０６を導通状態とすることによって、ビット線の電位を増幅回路１２０４によって増幅し、再度、ビット線に与えることができる。
【００５８】
上述の読み出し回路１１０２の詳細を、図３に示す。ビット線ＢＬは、リードイネーブル信号ＲＥによって制御されるスイッチ素子１３００を介して、増幅回路１２０４の入力端子の一と接続される。また、電位Ｖｄａｔａが与えられるデータ線は、ライトイネーブル信号ＷＥによって制御されるスイッチ素子１３０２を介して、増幅回路１２０４の入力端子の一と接続される。増幅回路１２０４の入力端子の他の一は、リファレンス電位Ｖｒｅｆを与える配線と電気的に接続される。なお、当該読み出し回路は一例に過ぎず、その構成は適宜変更することが可能である。
【００５９】
リフレッシュ制御回路１１１０とリフレッシュ制御回路１１１０に関連する回路の詳細を、図４に示す。
【００６０】
図４（Ａ）は、リフレッシュ制御回路１１１０その他の一例である。図４（Ａ）に示すリフレッシュ制御回路１１１０は、ＮＡＮＤ回路と、リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２と、を有する。ＮＡＮＤ回路は、第２のクロック信号ＣＬＫと、ライトイネーブル信号ＷＥとアウトプットイネーブル信号ＯＥとの否定論理和から、これらの入力信号の否定論理積を出力する。リフレッシュ用カウント回路１４００は、ＮＡＮＤ回路からの信号を元に行数のカウントを行い、アドレス生成回路１４０２は、リフレッシュ用カウント回路１４００においてカウントされたデータを元にアドレス信号を生成し、アドレス制御回路１１１４に出力する。当該構成を用いる場合、ライトイネーブル信号ＷＥとアウトプットイネーブル信号ＯＥが非アクティブの場合に、第２のクロック信号ＣＬＫがリフレッシュ用カウント回路１４００を動作させ、行毎にリフレッシュ動作を行うことになる。メモリへのアクセスが存在すると、リフレッシュ動作が行われないため、リフレッシュの間隔は長くなる傾向にあるが、開示する発明に係る半導体装置では長期間のデータ保持が可能であるため、問題は生じない。
【００６１】
図４（Ｂ）は、リフレッシュ制御回路１１１０その他の別の一例である。図４（Ｂ）に示すリフレッシュ制御回路１１１０は、リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２と、周波数検知回路１４０４と、切り替え制御回路１４０６と、リフレッシュクロック生成回路１４０８と、を有する。周波数検知回路１４０４は、第２のクロック信号ＣＬＫが所定の周波数を有しているかを判定する回路であり、代表的にはバンドパスフィルタが用いられる。切り替え制御回路１４０６は、周波数検知回路１４０４からの信号に応じて、リフレッシュ用カウント回路１４００に直接第２のクロック信号ＣＬＫを入力するか、リフレッシュクロック生成回路１４０８に入力するかを決定する。リフレッシュクロック生成回路１４０８は、内部クロックによってリフレッシュ動作に必要な周波数のクロック信号を生成し、リフレッシュ用カウント回路１４００に出力する。リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２の機能は、図４（Ａ）の場合と同様である。当該構成では、第２のクロック信号ＣＬＫがリフレッシュ動作に適しているか否かを判定し、リフレッシュ動作に適した周波数のクロック信号を用いるため、第２のクロック信号ＣＬＫの周波数が変動する場合であっても、適切なリフレッシュ動作を行うことができる。
【００６２】
図４（Ｃ）は、リフレッシュ制御回路１１１０その他の別の一例である。図４（Ｃ）に示すリフレッシュ制御回路１１１０は、リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２と、リフレッシュアドレス比較制御回路１４１０と、を有する。リフレッシュアドレス比較制御回路１４１０は、アドレス生成回路１４０２で生成されるアドレス信号と、外部アドレス信号（書き込みまたは読み出しに係るアドレスを指定するアドレス信号）とを比較して、比較結果をアドレス制御回路１１１４に出力する。当該構成では、アドレス生成回路１４０２で生成されるアドレス信号と、外部アドレス信号が一致しない場合にリフレッシュ動作を行う。
【００６３】
なお、開示する発明は、上述のリフレッシュ制御回路１１１０その他の具体的構成に限定して解釈されない。
【００６４】
〈半導体装置の動作１〉
次に、上述の半導体装置の書き込み動作、読み出し動作、および、リフレッシュ動作の一例について説明する。なお、ここでは、理解を容易にするため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
【００６５】
第１行第１列のメモリセル１２００（１，１）、および、第１行第２列のメモリセル１２００（１，２）への書き込みを行う場合と、第１行第１列のメモリセル１２００（１，１）、および、第１行第２列のメモリセル１２００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル１２００（１，１）へ書き込むデータを”１”とし、メモリセル１２００（１，２）へ書き込むデータを”０”とする。
【００６６】
書き込みについて説明する。まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、第２列目のビット線ＢＬ＿２には電位０Ｖを与える。その結果、メモリセル１２００（１，１）のノードＦＧには電位Ｖ２が、メモリセル１２００（１，２）のノードＦＧには電位０Ｖが与えられる。ここで読み出し動作をする際、電位Ｖ２は、第１のトランジスタのしきい値電圧を超える電位差を与えるような電位とする。また、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
【００６７】
そして、第１行目の信号線Ｓ＿１の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みが終了する。なお、書き込み動作の間、第１行目のワード線ＷＬ＿１および第２行目のワード線ＷＬ＿２は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行目の信号線Ｓ＿１の電位を０Ｖとする。
【００６８】
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化するワード線ＷＬの電位をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【００６９】
次に、読み出しについて説明する。まず、第１行目のワード線ＷＬ＿１に電位０Ｖを与え、第２行目のワード線ＷＬ＿２には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ＿１を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ＿２を電位ＶＬとすると、第２行目において、データ”０”、データ”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【００７０】
その結果、ビット線ＢＬ＿１−ソース線ＳＬ間は、メモリセル１２００（１，１）の第１のトランジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ＿２−ソース線ＳＬ間は、メモリセル１２００（１，２）の第１のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線ＢＬ＿１、ビット線ＢＬ＿２に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出す。
【００７１】
なお、読み出し動作の間、信号線Ｓ＿１には電位０Ｖを、信号線Ｓ＿２には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のメモリセルにおいて、ノードＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ＿１を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のノードＦＧの電位は、ワード線ＷＬ＿２に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ＿２をワード線ＷＬ＿２と同じ電位（電位ＶＬ）とする。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
【００７２】
読み出し回路として、図３に示す回路を用いる場合には、スイッチ素子１２０６を非導通状態とし、スイッチ素子１３００を導通状態として、読み出し可能な状態とする。ソース線ＳＬには定電位（例えば０Ｖ）を与えておき、また、読み出し対象のメモリセル１２００が接続されるビット線ＢＬのスイッチ素子１２０２を導通状態として、ビット線ＢＬのプリチャージを行う。また、スイッチ素子１２０６を非導通状態とし、スイッチ素子１３０２を導通状態として、データ線を用いてプリチャージを行うことも可能である。ビット線ＢＬ−ソース線ＳＬ間が低抵抗である場合、増幅回路１２０４には低電位が入力され、データ信号ＯＵＴＰＵＴは低電位となる。ビット線ＢＬ−ソース線ＳＬ間が高抵抗である場合、増幅回路１２０４には高電位が入力され、データ信号ＯＵＴＰＵＴは高電位となる。
【００７３】
次に、リフレッシュ動作の例について説明する。なお、開示する発明に係る半導体装置では、極めて長期間にわたってデータを保持することができるから、リフレッシュ動作の頻度は、例えば、一般的なＤＲＡＭなどの１／１０００以下、好ましくは１／１００００以下となる。より具体的には、開示する発明に係る半導体装置では、メモリセルあたりのリフレッシュ動作の頻度を１０３秒に１回以下、好ましくは１０４秒に１回以下とすることができる。このため、開示する発明に係る半導体装置では、リフレッシュ動作に起因する電力の消費を十分に抑制することができる。
【００７４】
まず、リフレッシュ対象のメモリセル１２００が接続されるビット線ＢＬのスイッチ素子１２０２を導通状態として、ビット線ＢＬのプリチャージを行う。なお、ここでは、ビット線ＢＬのプリチャージを読み出し回路とは独立した配線を用いて行っているが、ビット線ＢＬのプリチャージは、読み出し回路１１０２と共通する配線を用いて、読み出し回路１１０２側から行っても良い。例えば、読み出し回路として図３に示す回路を用いる場合には、データ線を用いてプリチャージを行うことが可能である。
【００７５】
次に、スイッチ素子１２０２を非導通状態として、ビット線ＢＬをフローティングとする。この状態で、リフレッシュ対象のメモリセル１２００の第２のトランジスタがオン状態となるような電位を、リフレッシュ対象のメモリセル１２００が接続される信号線に与える。すると、ビット線の電位はノードＦＧに保持される電荷量に応じて変動する。読み出し回路１１０２の増幅回路１２０４は、この変動を増幅して、電位０Ｖまたは電位Ｖ２として出力する。
【００７６】
ここで、増幅回路１２０４の出力とビット線とを接続するスイッチ素子１２０６を導通状態とすると、電位０Ｖまたは電位Ｖ２がビット線に与えられる。リフレッシュ対象のメモリセル１２００の第２のトランジスタはオン状態となっているから、リフレッシュ対象のメモリセル１２００には、ノードＦＧに保持されていた電荷に応じて、再度、同じデータが書き込まれることになる。
【００７７】
〈半導体装置の動作２〉
次に、半導体装置の動作の別の一例について説明する。なお、ここでは理解を容易にするため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明する。また、書き込むデータは上述の書き込み動作と同じとする。
【００７８】
〈半導体装置の動作１〉に示す書き込み（１行目の書き込み）では、書き込み時のワード線ＷＬ＿２の電位を電位０Ｖとしているため、例えばメモリセル１２００（２，１）またはメモリセル１２００（２，２）に書き込まれているデータがデータ”１”である場合には、ビット線ＢＬ＿１とビット線ＢＬ＿２の間に定常電流が流れる恐れがある。第１行目の書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビット線ＢＬ＿１とビット線ＢＬ＿２が、ソース線を介して低抵抗で接続されるためである。ここで示す書き込み動作は、このような定常電流の発生を防止する方法である。
【００７９】
まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、２列目のビット線ＢＬ＿２には電位０Ｖを与える。その結果、メモリセル１２００（１，１）のノードＦＧには電位Ｖ２が、メモリセル１２００（１，２）のノードＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値電圧を超える電位差を与える電位とする。そして、第１行目の信号線Ｓ＿１の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みが終了する。
【００８０】
なお、書き込み動作の間、第１行目のワード線ＷＬ＿１の電位は電位０Ｖに、第２行目のワード線ＷＬ＿２の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ＿２を電位ＶＬとすることで、第２行目において、データ”０”、データ”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線には電位０Ｖを与えても構わない。
【００８１】
また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行目の信号線Ｓ＿１を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【００８２】
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ＿１）との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット線ＢＬ＿１の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止できる。
【００８３】
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。
【００８４】
なお、読み出し動作、リフレッシュ動作については、上述の読み出し動作、リフレッシュ動作と同様である。
【００８５】
上述のように、酸化物半導体のような、オフ電流が極めて小さくなる材料を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。これによって、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない状況であっても、長期にわたって記憶内容を保持することが可能である。
【００８６】
また、上述の半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００８７】
また、動作速度の高い半導体材料を用いたトランジスタと、オフ電流の小さい半導体材料を用いたトランジスタと、を組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、動作速度の高い半導体材料を用いたトランジスタによって、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００８８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８９】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図５乃至図９を参照して説明する。
【００９０】
〈半導体装置の断面構成および平面構成〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体材料とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００９１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００９２】
図５におけるトランジスタ１６０は、第１の半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００９３】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆って絶縁層１２８が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【００９４】
図５におけるトランジスタ１６２は、絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８と、を有する。
【００９５】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００９６】
図５における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、絶縁層１５０および電極１４９、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４９は、容量素子１６４の他方の電極として機能することになる。
【００９７】
図５の容量素子１６４では、酸化物半導体層１４４、ゲート絶縁層１４６および絶縁層１５０を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４９との間の絶縁性を十分に確保することができる。なお、十分な容量を確保するために、ゲート絶縁層１４６および絶縁層１５０のいずれか一方を有しない構成の容量素子１６４を採用しても良い。また、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。
【００９８】
本実施の形態に示す構成では、トランジスタ１６０と、トランジスタ１６２とが、少なくとも一部が重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の電極１４９は、トランジスタ１６２のゲート電極１４８と、少なくとも一部が重畳して設けられている。また、容量素子１６４の電極１４９は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられる構成としてもよい。このような平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を９Ｆ２〜２５Ｆ２とすることが可能である。
【００９９】
ゲート電極１４８を覆うように絶縁層１５０が設けられており、トランジスタ１６２および容量素子１６４の上には絶縁層１５１が設けられており、絶縁層１５１上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成されている。配線１５６は、メモリセルの一と他のメモリセルとを電気的に接続する。なお、図５では電極１２６および電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【０１００】
なお、図５において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、電極１５４が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。もちろん、当該構成は一例であるから、開示する発明を当該構成に限定する必要はない。
【０１０１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図６および図７を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図８および図９を参照して説明する。
【０１０２】
〈下部のトランジスタの作製方法〉
まず、第１の半導体材料を含む基板１００を用意する（図６（Ａ）参照）。第１の半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、第１の半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１０３】
なお、第１の半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１０４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図６（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１０５】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図６（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１０６】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図６（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１０７】
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１０８】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【０１０９】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１１０】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１１１】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１１２】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図６（Ｃ）参照）。
【０１１３】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図６（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１１４】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１１５】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図７（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１１６】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図７（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１１７】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【０１１８】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図７（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１１９】
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１２０】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１２１】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図７（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
【０１２２】
以上により、第１の半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図７（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１２３】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図７（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【０１２４】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１２５】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図８（Ａ）参照）。
【０１２６】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１２７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパーを有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１２８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１２９】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパーとなるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパーとなるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１３０】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１３１】
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１３２】
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に、それぞれ絶縁層を形成してもよい。絶縁層は、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することができる。
【０１３３】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図８（Ｂ）参照）。
【０１３４】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０１３５】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１３６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１３７】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。
【０１３８】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【０１３９】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１４０】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１４１】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１４２】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１４３】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１４４】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１４５】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１４６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１４７】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１４８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１４９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１５０】
いずれにしても、第１の熱処理によって不純物を低減して、その後、酸素を補填し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１５１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１５２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１５３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８を形成する（図８（Ｃ）参照）。
【０１５４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１５５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１５６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化処理や脱水素化処理がされた酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１５７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１５８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その成分以外の不純物が極力含まれないように高純度化することができる。
【０１５９】
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌することができる。以上の工程により、トランジスタ１６２を形成することができる。
【０１６０】
次に、ゲート絶縁層１４６およびゲート電極１４８を覆うように、絶縁層１５０を形成し、その後、絶縁層１５０上において、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４９を形成する（図８（Ｄ）参照）。絶縁層１５０を形成する前に、容量素子１６４を形成する領域のゲート絶縁層１４６を除去してもよい。容量素子１６４を形成する領域のゲート絶縁層１４６を除去することにより、容量素子１６４の容量を大きくすることができる。
【０１６１】
絶縁層１５０は、ＣＶＤ法やスパッタ法等を用いて形成することができる。詳細は、ゲート絶縁層１４６などの場合と同様であり、これらの記載を参酌することができる。
【０１６２】
電極１４９は、絶縁層１５０上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。電極１４９となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌することができる。以上の工程により、容量素子１６４を形成することができる。
【０１６３】
容量素子用の電極となる電極１４９は、トランジスタ１６２のゲート電極１４８の少なくとも一部が重畳するように形成することが好ましい。また、電極１４９は、トランジスタ１６０のゲート電極１１０の少なくとも一部が重畳するように形成してもよい。このような構成を適用することで、回路面積を十分に縮小することができるためである。なお、このような構成を実現できるのは、ゲート電極１４８と電極１４９とを異なるレイヤーで形成しているからに他ならない。これらを同一レイヤーで形成する場合には、電極パターン形成の関係から、電極の間隔が十分に小さい構成とすることが困難であるのに対して、ゲート電極１４８と電極１４９とを異なるレイヤーとすることにより、これらの間隔を十分に小さくし、電極の一部が重畳するような構成とすることさえも可能になるのである。
【０１６４】
次に、絶縁層１５０および電極１４９上に、絶縁層１５１および絶縁層１５２を形成する（図９（Ａ）参照）。絶縁層１５１および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１６５】
なお、絶縁層１５１や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５１や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１６６】
なお、本実施の形態では、絶縁層１５１と絶縁層１５２の積層構造としているが、本発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１６７】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ処理などの方法を用いて行うことができる。
【０１６８】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口１５３を形成する（図９（Ｂ）参照）。当該開口１５３の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１６９】
ここで、上記の開口１５３は、電極１２６と重畳する領域に形成することが望ましい。このような領域に開口１５３を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１７０】
その後、上記開口１５３に電極１５４を形成し、絶縁層１５２および電極１５４に接する配線１５６を形成する（図９（Ｃ）参照）。
【０１７１】
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１７２】
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１７３】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１７４】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなどと同様である。
【０１７５】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図９（Ｃ）参照）。
【０１７６】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４は高純度化されている。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１ｚＡ以下となる。
【０１７７】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１７８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７９】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１８０】
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１８１】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０１８２】
図１０（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１８３】
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０１８４】
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１８５】
図１０（Ｆ）は、テレビジョン装置であり、テレビジョン装置７７０は、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１８６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０１８７】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４９ 電極
１５０ 絶縁層
１５１ 絶縁層
１５２ 絶縁層
１５３ 開口
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１００ メモリセルアレイ
１１０２ 読み出し回路
１１０４ 駆動回路
１１０６ 駆動回路
１１１０ リフレッシュ制御回路
１１１２ コマンド制御回路
１１１４ アドレス制御回路
１１１６ 分周回路
１２００ メモリセル
１２０２ スイッチ素子
１２０４ 増幅回路
１２０６ スイッチ素子
１３００ スイッチ素子
１３０２ スイッチ素子
１４００ リフレッシュ用カウント回路
１４０２ アドレス生成回路
１４０４ 周波数検知回路
１４０６ 切り替え制御回路
１４０８ リフレッシュクロック生成回路
１４１０ リフレッシュアドレス比較制御回路
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、短い周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要である。また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の長時間にわたる保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、例えば、酸化物半導体のような、トランジスタのオフ電流を小さくできる材料を用いて半導体装置を構成する。酸化物半導体、特に、高純度化された酸化物半導体を用いて構成したトランジスタは、オフ電流が極めて小さいため、長期間にわたって情報を保持することが可能である。より具体的には、例えば、次のような構成を採用しうる。
【００１２】
開示する発明の一態様は、第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルと、増幅回路と、スイッチ素子と、を含む読み出し回路と、リフレッシュ制御回路と、を有し、第１のトランジスタは、第１のチャネル形成領域と、第１のゲート電極と、第１のチャネル形成領域と第１のゲート電極の間の第１のゲート絶縁層と、第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を含み、第２のトランジスタは、第２のチャネル形成領域と、第２のゲート電極と、第２のチャネル形成領域と第２のゲート電極の間の第２のゲート絶縁層と、第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、を含み、第１のチャネル形成領域と第２のチャネル形成領域は、異なる材料を主成分として構成され、第１のゲート電極と、第２のソース電極および第２のドレイン電極の一方は電気的に接続され、第２のソース電極および第２のドレイン電極の他方と、増幅回路の入力端子の一は電気的に接続され、増幅回路の出力端子は、スイッチ素子を介して第２のソース電極および第２のドレイン電極の他方と接続され、スイッチ素子の導通状態または非導通状態は、リフレッシュ制御回路によって制御される半導体装置である。
【００１３】
上記において、第１のゲート電極と電気的に接続される容量素子を有する場合がある。また、リフレッシュ制御回路は、メモリセルのリフレッシュタイミングに合わせてスイッチ素子を導通状態とする機能を有する場合がある。そして、リフレッシュタイミングは、メモリセルあたり１０３秒に１回以下の頻度で存在する（つまり、リフレッシュの頻度が１０３秒に一回以下）の場合がある。
【００１４】
また、上記において、第２のチャネル形成領域には、第１のチャネル形成領域を構成する材料と比較して、バンドギャップの大きい材料が適用される場合がある。また、第１のチャネル形成領域には動作速度の高まる材料が適用され、第２のチャネル形成領域にはオフ電流の小さくなる材料が適用される場合がある。例えば、上記において、第１のチャネル形成領域にはシリコンを主成分とする材料が適用される場合があり、第２のチャネル形成領域にはＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物材料が適用される場合がある。
【００１５】
なお、本明細書等において「主成分」という用語は、含有率（原子％）が最大の成分をいう場合に用いる。例えば、いわゆるシリコンウェハの主成分は、シリコンである、ということができる。
【００１６】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
【００１７】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１８】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００１９】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２０】
本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２１】
特に、第１のチャネル形成領域と第２のチャネル形成領域とを、異なる材料を主成分として構成することによって、極めて優れた特性の半導体装置が実現する。例えば、動作速度が高まる材料を第１のチャネル形成領域に用い、オフ電流が小さくなる材料を第２のチャネル形成領域に用いることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】半導体装置の回路図。
【図４】半導体装置の回路図。
【図５】半導体装置の断面図および平面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００２３】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２５】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合があるが、当該符号は、酸化物半導体を用いることに限定する趣旨を示すものではない。
【００２７】
図１（Ａ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極およびドレイン電極の一方は、容量素子１６４の電極の一方と電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極およびドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００２８】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体、特に、高純度化された酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００２９】
なお、トランジスタ１６０の構成などについては特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３０】
また、図１（Ｃ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００３１】
図１（Ａ）などに示す半導体装置では、トランジスタ１６０のゲート電極の電位保持が可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００３２】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが第３の配線を通じて与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。
【００３３】
その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持されることになる。
【００３４】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００３５】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセルのトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。また、各メモリセルのトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。読み出しの対象ではないメモリセルについて、トランジスタ１６０が「オン状態」となるような電位を与えるか、トランジスタ１６０が「オフ状態」となるような電位を与えるかは、メモリセルの接続関係（例えば、メモリセルが直列に接続されているか、並列に接続されているか、など）に応じて決定することができる。
【００３６】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が保持された状態となる。
【００３７】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。
【００３８】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能という、実質的に不揮発な記憶装置を実現することが可能である。
【００３９】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４０】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ｂ）のように考えることが可能である。図１（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えている。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００４１】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００４２】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０のソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００４３】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００４４】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって決まる。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００４５】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型のトランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００４６】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００４７】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２値（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００４８】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、メモリセルの占める面積が十分に小さくならない回路構成を採用しても、十分な記憶容量を確保することができる。
【００４９】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００５０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００５１】
（実施の形態２）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例について説明する。具体的には、先の実施の形態において説明した半導体装置を複数用いた半導体装置の例について、図２乃至図４を参照して説明する。
【００５２】
〈半導体装置の回路構成〉
図２には、図１（Ａ）に相当する半導体装置をｍ×ｎ個配列した半導体装置の例を示す。図２（Ａ）は、半導体装置のブロック図であり、図２（Ｂ）は、図２（Ａ）の一部を詳細に説明するための図である。
【００５３】
本発明の一態様に係る半導体装置は、メモリセルアレイ１１００と、読み出し回路１１０２と、第１の駆動回路１１０４と、第２の駆動回路１１０６と、リフレッシュ制御回路１１１０と、コマンド制御回路１１１２と、アドレス制御回路１１１４と、分周回路１１１６と、を有する（図２（Ａ）参照）。なお、当該構成は一例に過ぎず、開示する発明がこれに限定されるものではない。例えば、駆動回路を一つにすることも可能であるし、三以上の駆動回路を有する構成とすることもできる。
【００５４】
メモリセルアレイ１１００は、データ記憶領域である。読み出し回路１１０２はメモリセルアレイ１１００と電気的に接続されており、メモリセルアレイ１１００に格納されたデータを読み出し、データ信号ＯＵＴＰＵＴとして外部に出力する機能を有する。また、読み出し回路１１０２は、メモリセルアレイ１１００をリフレッシュする機能を有する。第１の駆動回路１１０４は、読み出し回路１１０２を介してメモリセルアレイ１１００と電気的に接続されており、第２の駆動回路１１０６は、メモリセルアレイ１１００と電気的に接続されている。コマンド制御回路１１１２は、第１のクロック信号ＰＲＥ＿ＣＬＫ、ライトイネーブル信号ＷＥ、および、アウトプットイネーブル信号ＯＥを元に、読み出し回路１１０２、リフレッシュ制御回路１１１０、アドレス制御回路１１１４などに信号を出力する。分周回路１１１６は、第１のクロック信号ＰＲＥ＿ＣＬＫを元に、リフレッシュ制御回路１１１０に第２のクロック信号ＣＬＫを供給する。リフレッシュ制御回路１１１０は、コマンド制御回路１１１２からの信号および分周回路１１１６からの第２のクロック信号ＣＬＫを元に、リフレッシュタイミングに関する信号をアドレス制御回路１１１４に供給する。アドレス制御回路１１１４は、リフレッシュ制御回路１１１０からの信号、コマンド制御回路１１１２からの信号およびアドレス信号ＡＤＤＲを元に、第１の駆動回路１１０４および第２の駆動回路１１０６に信号を供給する。そして当該信号を元に、第１の駆動回路１１０４および第２の駆動回路１１０６は、データの書き込み、読み出しなどを行うアドレスを指定する。
【００５５】
また、メモリセルアレイ１１００は、図１（Ａ）に相当する半導体装置（以下、メモリセル１２００）と、ｍ本の信号線（信号線Ｓ＿１〜信号線Ｓ＿ｍ）と、ｍ本のワード線（ワード線ＷＬ＿１〜ワード線ＷＬ＿ｍ）と、ｎ本のビット線（ビット線ＢＬ＿１〜ビット線ＢＬ＿ｎ）と、ソース線ＳＬと、を有するｍ行ｎ列のメモリセルアレイである（図２（Ｂ）参照）。つまり、メモリセル１２００は、ｍ×ｎ個存在する。なお、ｎ本のビット線には、それぞれ、スイッチ素子１２０２が接続されている。つまり、スイッチ素子１２０２はｎ個存在する。
【００５６】
メモリセル１２００はそれぞれ、第１のトランジスタ、第２のトランジスタ、容量素子を有する。メモリセル１２００において、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続され、ソース線と、第１のトランジスタのソース電極（ソース領域）とは、電気的に接続されている。さらに、ビット線と、第２のトランジスタのソース電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続され、ワード線と、容量素子の電極の他方と、は電気的に接続され、信号線と、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線は、図１（Ａ）に示す構成における第１の配線（１ｓｔ Ｌｉｎｅ）に、ビット線は、第２の配線（２ｎｄ Ｌｉｎｅ）および第３の配線（３ｒｄ Ｌｉｎｅ）に、信号線は、第４の配線（４ｔｈ Ｌｉｎｅ）に、ワード線は、第５の配線（５ｔｈ Ｌｉｎｅ）に、それぞれ相当する。なお、当該構成は一例に過ぎず、開示する発明がこれに限定されるものではない。例えば、半導体装置の動作を妨げない限りにおいて各配線を共有化することが可能である。また、配線を共有化せずに独立させておいても良い。
【００５７】
また、読み出し回路１１０２は、ｎ個の増幅回路１２０４と、ｎ個のスイッチ素子１２０６を有する（図２（Ｂ）参照）。ここで、増幅回路１２０４の入力端子の一は、対応するビット線と電気的に接続され、増幅回路１２０４の出力端子は、スイッチ素子１２０６を介してビット線と電気的に接続される。つまり、第２のトランジスタのソース電極またはドレイン電極の他方と、増幅回路１２０４の入力端子の一は電気的に接続され、増幅回路１２０４の出力端子は、スイッチ素子１２０６を介して第２のトランジスタのソース電極またはドレイン電極の他方と接続される。また、増幅回路１２０４の入力端子の他の一は、リファレンス用の電源線と接続される（図示せず）。このような読み出し回路１１０２を有することにより、メモリセル１２００のリフレッシュ動作を行うことが可能である。すなわち、スイッチ素子１２０６を導通状態とすることによって、ビット線の電位を増幅回路１２０４によって増幅し、再度、ビット線に与えることができる。
【００５８】
上述の読み出し回路１１０２の詳細を、図３に示す。ビット線ＢＬは、リードイネーブル信号ＲＥによって制御されるスイッチ素子１３００を介して、増幅回路１２０４の入力端子の一と接続される。また、電位Ｖｄａｔａが与えられるデータ線は、ライトイネーブル信号ＷＥによって制御されるスイッチ素子１３０２を介して、増幅回路１２０４の入力端子の一と接続される。増幅回路１２０４の入力端子の他の一は、リファレンス電位Ｖｒｅｆを与える配線と電気的に接続される。なお、当該読み出し回路は一例に過ぎず、その構成は適宜変更することが可能である。
【００５９】
リフレッシュ制御回路１１１０とリフレッシュ制御回路１１１０に関連する回路の詳細を、図４に示す。
【００６０】
図４（Ａ）は、リフレッシュ制御回路１１１０その他の一例である。図４（Ａ）に示すリフレッシュ制御回路１１１０は、ＮＡＮＤ回路と、リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２と、を有する。ＮＡＮＤ回路は、第２のクロック信号ＣＬＫと、ライトイネーブル信号ＷＥとアウトプットイネーブル信号ＯＥとの否定論理和から、これらの入力信号の否定論理積を出力する。リフレッシュ用カウント回路１４００は、ＮＡＮＤ回路からの信号を元に行数のカウントを行い、アドレス生成回路１４０２は、リフレッシュ用カウント回路１４００においてカウントされたデータを元にアドレス信号を生成し、アドレス制御回路１１１４に出力する。当該構成を用いる場合、ライトイネーブル信号ＷＥとアウトプットイネーブル信号ＯＥが非アクティブの場合に、第２のクロック信号ＣＬＫがリフレッシュ用カウント回路１４００を動作させ、行毎にリフレッシュ動作を行うことになる。メモリへのアクセスが存在すると、リフレッシュ動作が行われないため、リフレッシュの間隔は長くなる傾向にあるが、開示する発明に係る半導体装置では長期間のデータ保持が可能であるため、問題は生じない。
【００６１】
図４（Ｂ）は、リフレッシュ制御回路１１１０その他の別の一例である。図４（Ｂ）に示すリフレッシュ制御回路１１１０は、リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２と、周波数検知回路１４０４と、切り替え制御回路１４０６と、リフレッシュクロック生成回路１４０８と、を有する。周波数検知回路１４０４は、第２のクロック信号ＣＬＫが所定の周波数を有しているかを判定する回路であり、代表的にはバンドパスフィルタが用いられる。切り替え制御回路１４０６は、周波数検知回路１４０４からの信号に応じて、リフレッシュ用カウント回路１４００に直接第２のクロック信号ＣＬＫを入力するか、リフレッシュクロック生成回路１４０８に入力するかを決定する。リフレッシュクロック生成回路１４０８は、内部クロックによってリフレッシュ動作に必要な周波数のクロック信号を生成し、リフレッシュ用カウント回路１４００に出力する。リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２の機能は、図４（Ａ）の場合と同様である。当該構成では、第２のクロック信号ＣＬＫがリフレッシュ動作に適しているか否かを判定し、リフレッシュ動作に適した周波数のクロック信号を用いるため、第２のクロック信号ＣＬＫの周波数が変動する場合であっても、適切なリフレッシュ動作を行うことができる。
【００６２】
図４（Ｃ）は、リフレッシュ制御回路１１１０その他の別の一例である。図４（Ｃ）に示すリフレッシュ制御回路１１１０は、リフレッシュ用カウント回路１４００と、アドレス生成回路１４０２と、リフレッシュアドレス比較制御回路１４１０と、を有する。リフレッシュアドレス比較制御回路１４１０は、アドレス生成回路１４０２で生成されるアドレス信号と、外部アドレス信号（書き込みまたは読み出しに係るアドレスを指定するアドレス信号）とを比較して、比較結果をアドレス制御回路１１１４に出力する。当該構成では、アドレス生成回路１４０２で生成されるアドレス信号と、外部アドレス信号が一致しない場合にリフレッシュ動作を行う。
【００６３】
なお、開示する発明は、上述のリフレッシュ制御回路１１１０その他の具体的構成に限定して解釈されない。
【００６４】
〈半導体装置の動作１〉
次に、上述の半導体装置の書き込み動作、読み出し動作、および、リフレッシュ動作の一例について説明する。なお、ここでは、理解を容易にするため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明するが、開示する発明はこれに限定されない。
【００６５】
第１行第１列のメモリセル１２００（１，１）、および、第１行第２列のメモリセル１２００（１，２）への書き込みを行う場合と、第１行第１列のメモリセル１２００（１，１）、および、第１行第２列のメモリセル１２００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセル１２００（１，１）へ書き込むデータを”１”とし、メモリセル１２００（１，２）へ書き込むデータを”０”とする。
【００６６】
書き込みについて説明する。まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、第２列目のビット線ＢＬ＿２には電位０Ｖを与える。その結果、メモリセル１２００（１，１）のノードＦＧには電位Ｖ２が、メモリセル１２００（１，２）のノードＦＧには電位０Ｖが与えられる。ここで読み出し動作をする際、電位Ｖ２は、第１のトランジスタのしきい値電圧を超える電位差を与えるような電位とする。また、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが好ましい。
【００６７】
そして、第１行目の信号線Ｓ＿１の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みが終了する。なお、書き込み動作の間、第１行目のワード線ＷＬ＿１および第２行目のワード線ＷＬ＿２は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行目の信号線Ｓ＿１の電位を０Ｖとする。
【００６８】
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン電極の間の抵抗状態が変化するワード線ＷＬの電位をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【００６９】
次に、読み出しについて説明する。まず、第１行目のワード線ＷＬ＿１に電位０Ｖを与え、第２行目のワード線ＷＬ＿２には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線ＷＬ＿１を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ＿２を電位ＶＬとすると、第２行目において、データ”０”、データ”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【００７０】
その結果、ビット線ＢＬ＿１−ソース線ＳＬ間は、メモリセル１２００（１，１）の第１のトランジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ＿２−ソース線ＳＬ間は、メモリセル１２００（１，２）の第１のトランジスタがオフ状態であるため、高抵抗状態となる。ビット線ＢＬ＿１、ビット線ＢＬ＿２に接続される読み出し回路は、ビット線の抵抗状態の違いから、データを読み出す。
【００７１】
なお、読み出し動作の間、信号線Ｓ＿１には電位０Ｖを、信号線Ｓ＿２には電位ＶＬを与え、第２のトランジスタを全てオフ状態としておく。第１行目のメモリセルにおいて、ノードＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ＿１を電位０Ｖとすることで第２のトランジスタを全てオフ状態とすることができる。一方、２行目のノードＦＧの電位は、ワード線ＷＬ＿２に電位ＶＬが与えられると、書き込み直後の電位より低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止するために、信号線Ｓ＿２をワード線ＷＬ＿２と同じ電位（電位ＶＬ）とする。つまり、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ電位（電位ＶＬ）とする。以上により、第２のトランジスタを全てオフ状態とすることができる。
【００７２】
読み出し回路として、図３に示す回路を用いる場合には、スイッチ素子１２０６を非導通状態とし、スイッチ素子１３００を導通状態として、読み出し可能な状態とする。ソース線ＳＬには定電位（例えば０Ｖ）を与えておき、また、読み出し対象のメモリセル１２００が接続されるビット線ＢＬのスイッチ素子１２０２を導通状態として、ビット線ＢＬのプリチャージを行う。また、スイッチ素子１２０６を非導通状態とし、スイッチ素子１３０２を導通状態として、データ線を用いてプリチャージを行うことも可能である。ビット線ＢＬ−ソース線ＳＬ間が低抵抗である場合、増幅回路１２０４には低電位が入力され、データ信号ＯＵＴＰＵＴは低電位となる。ビット線ＢＬ−ソース線ＳＬ間が高抵抗である場合、増幅回路１２０４には高電位が入力され、データ信号ＯＵＴＰＵＴは高電位となる。
【００７３】
次に、リフレッシュ動作の例について説明する。なお、開示する発明に係る半導体装置では、極めて長期間にわたってデータを保持することができるから、リフレッシュ動作の頻度は、例えば、一般的なＤＲＡＭなどの１／１０００以下、好ましくは１／１００００以下となる。より具体的には、開示する発明に係る半導体装置では、メモリセルあたりのリフレッシュ動作の頻度を１０３秒に１回以下、好ましくは１０４秒に１回以下とすることができる。このため、開示する発明に係る半導体装置では、リフレッシュ動作に起因する電力の消費を十分に抑制することができる。
【００７４】
まず、リフレッシュ対象のメモリセル１２００が接続されるビット線ＢＬのスイッチ素子１２０２を導通状態として、ビット線ＢＬのプリチャージを行う。なお、ここでは、ビット線ＢＬのプリチャージを読み出し回路とは独立した配線を用いて行っているが、ビット線ＢＬのプリチャージは、読み出し回路１１０２と共通する配線を用いて、読み出し回路１１０２側から行っても良い。例えば、読み出し回路として図３に示す回路を用いる場合には、データ線を用いてプリチャージを行うことが可能である。
【００７５】
次に、スイッチ素子１２０２を非導通状態として、ビット線ＢＬをフローティングとする。この状態で、リフレッシュ対象のメモリセル１２００の第２のトランジスタがオン状態となるような電位を、リフレッシュ対象のメモリセル１２００が接続される信号線に与える。すると、ビット線の電位はノードＦＧに保持される電荷量に応じて変動する。読み出し回路１１０２の増幅回路１２０４は、この変動を増幅して、電位０Ｖまたは電位Ｖ２として出力する。
【００７６】
ここで、増幅回路１２０４の出力とビット線とを接続するスイッチ素子１２０６を導通状態とすると、電位０Ｖまたは電位Ｖ２がビット線に与えられる。リフレッシュ対象のメモリセル１２００の第２のトランジスタはオン状態となっているから、リフレッシュ対象のメモリセル１２００には、ノードＦＧに保持されていた電荷に応じて、再度、同じデータが書き込まれることになる。
【００７７】
〈半導体装置の動作２〉
次に、半導体装置の動作の別の一例について説明する。なお、ここでは理解を容易にするため、２行×２列のメモリセルアレイで構成される半導体装置の動作について説明する。また、書き込むデータは上述の書き込み動作と同じとする。
【００７８】
〈半導体装置の動作１〉に示す書き込み（１行目の書き込み）では、書き込み時のワード線ＷＬ＿２の電位を電位０Ｖとしているため、例えばメモリセル１２００（２，１）またはメモリセル１２００（２，２）に書き込まれているデータがデータ”１”である場合には、ビット線ＢＬ＿１とビット線ＢＬ＿２の間に定常電流が流れる恐れがある。第１行目の書き込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビット線ＢＬ＿１とビット線ＢＬ＿２が、ソース線を介して低抵抗で接続されるためである。ここで示す書き込み動作は、このような定常電流の発生を防止する方法である。
【００７９】
まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電位０Ｖを与え、２行目の第２のトランジスタをオフ状態とする。また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、２列目のビット線ＢＬ＿２には電位０Ｖを与える。その結果、メモリセル１２００（１，１）のノードＦＧには電位Ｖ２が、メモリセル１２００（１，２）のノードＦＧには電位０Ｖが与えられる。ここでは、電位Ｖ２は第１のトランジスタのしきい値電圧を超える電位差を与える電位とする。そして、第１行目の信号線Ｓ＿１の電位を０Ｖとして、１行目の第２のトランジスタをオフ状態とすることで、書き込みが終了する。
【００８０】
なお、書き込み動作の間、第１行目のワード線ＷＬ＿１の電位は電位０Ｖに、第２行目のワード線ＷＬ＿２の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ＿２を電位ＶＬとすることで、第２行目において、データ”０”、データ”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線には電位０Ｖを与えても構わない。
【００８１】
また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行目の信号線Ｓ＿１を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
【００８２】
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルにデータ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ＿１）との間に電位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット線ＢＬ＿１の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止できる。
【００８３】
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できることがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制することができる。
【００８４】
なお、読み出し動作、リフレッシュ動作については、上述の読み出し動作、リフレッシュ動作と同様である。
【００８５】
上述のように、酸化物半導体のような、オフ電流が極めて小さくなる材料を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。これによって、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない状況であっても、長期にわたって記憶内容を保持することが可能である。
【００８６】
また、上述の半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００８７】
また、動作速度の高い半導体材料を用いたトランジスタと、オフ電流の小さい半導体材料を用いたトランジスタと、を組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、動作速度の高い半導体材料を用いたトランジスタによって、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００８８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８９】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について、図５乃至図９を参照して説明する。
【００９０】
〈半導体装置の断面構成および平面構成〉
図５は、半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図５（Ａ）および図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体材料とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００９１】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００９２】
図５におけるトランジスタ１６０は、第１の半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００９３】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆って絶縁層１２８が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。
【００９４】
図５におけるトランジスタ１６２は、絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８と、を有する。
【００９５】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００９６】
図５における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲート絶縁層１４６、絶縁層１５０および電極１４９、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４９は、容量素子１６４の他方の電極として機能することになる。
【００９７】
図５の容量素子１６４では、酸化物半導体層１４４、ゲート絶縁層１４６および絶縁層１５０を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４９との間の絶縁性を十分に確保することができる。なお、十分な容量を確保するために、ゲート絶縁層１４６および絶縁層１５０のいずれか一方を有しない構成の容量素子１６４を採用しても良い。また、酸化物半導体層１４４を有しない構成の容量素子１６４を採用しても良い。
【００９８】
本実施の形態に示す構成では、トランジスタ１６０と、トランジスタ１６２とが、少なくとも一部が重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の電極１４９は、トランジスタ１６２のゲート電極１４８と、少なくとも一部が重畳して設けられている。また、容量素子１６４の電極１４９は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられる構成としてもよい。このような平面レイアウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める面積を９Ｆ２〜２５Ｆ２とすることが可能である。
【００９９】
ゲート電極１４８を覆うように絶縁層１５０が設けられており、トランジスタ１６２および容量素子１６４の上には絶縁層１５１が設けられており、絶縁層１５１上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成されている。配線１５６は、メモリセルの一と他のメモリセルとを電気的に接続する。なお、図５では電極１２６および電極１５４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソース電極またはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【０１００】
なお、図５において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極やドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイン電極１４２ｂと、電極１５４が接する領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる。もちろん、当該構成は一例であるから、開示する発明を当該構成に限定する必要はない。
【０１０１】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図６および図７を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図８および図９を参照して説明する。
【０１０２】
〈下部のトランジスタの作製方法〉
まず、第１の半導体材料を含む基板１００を用意する（図６（Ａ）参照）。第１の半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、第１の半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１０３】
なお、第１の半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１０４】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図６（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１０５】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図６（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１０６】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図６（Ｃ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１０７】
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１０８】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【０１０９】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１１０】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１１１】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１１２】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８、ゲート電極１１０を形成する（図６（Ｃ）参照）。
【０１１３】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６および不純物領域１２０を形成する（図６（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１１４】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１１５】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図７（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１１６】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不純物領域１２０に接する金属化合物領域１２４が形成される（図７（Ａ）参照）。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【０１１７】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
【０１１８】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図７（Ｂ）参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
【０１１９】
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１２０】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１２１】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図７（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
【０１２２】
以上により、第１の半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図７（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１２３】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図７（Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【０１２４】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１２５】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図８（Ａ）参照）。
【０１２６】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１２７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパーを有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１２８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１２９】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパーとなるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパーとなるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１３０】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１３１】
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【０１３２】
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に、それぞれ絶縁層を形成してもよい。絶縁層は、後に形成されるゲート電極の一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、ソース電極またはドレイン電極との間の容量を低減することができる。
【０１３３】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成する（図８（Ｂ）参照）。
【０１３４】
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、単元系金属酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
【０１３５】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１３６】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【０１３７】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比を有するものを用いるのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］（ｘ＝１、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］（ｘ＝１、ｙ＝０．５）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ比］（ｘ＝１、ｙ＝２）の組成比を有する酸化物半導体成膜用ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ比］（ｘ＝０、ｙ＝１）の組成比を有する酸化物半導体成膜用ターゲットを用いることもできる。
【０１３８】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いるスパッタ法により形成することとする。
【０１３９】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１４０】
酸化物半導体成膜用ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、さらに好ましくは９９．９％以上である。相対密度の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な構造の酸化物半導体層を形成することが可能である。
【０１４１】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【０１４２】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【０１４３】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間との距離が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【０１４４】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１４５】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５００℃以下とする。
【０１４６】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせず、水や水素の混入が生じないようにする。
【０１４７】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１４８】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである。
【０１４９】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１５０】
いずれにしても、第１の熱処理によって不純物を低減して、その後、酸素を補填し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１５１】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１５２】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおいて行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【０１５３】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８を形成する（図８（Ｃ）参照）。
【０１５４】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１５５】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１５６】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化処理や脱水素化処理がされた酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１５７】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１５８】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その成分以外の不純物が極力含まれないように高純度化することができる。
【０１５９】
ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌することができる。以上の工程により、トランジスタ１６２を形成することができる。
【０１６０】
次に、ゲート絶縁層１４６およびゲート電極１４８を覆うように、絶縁層１５０を形成し、その後、絶縁層１５０上において、ソース電極またはドレイン電極１４２ａと重畳する領域に電極１４９を形成する（図８（Ｄ）参照）。絶縁層１５０を形成する前に、容量素子１６４を形成する領域のゲート絶縁層１４６を除去してもよい。容量素子１６４を形成する領域のゲート絶縁層１４６を除去することにより、容量素子１６４の容量を大きくすることができる。
【０１６１】
絶縁層１５０は、ＣＶＤ法やスパッタ法等を用いて形成することができる。詳細は、ゲート絶縁層１４６などの場合と同様であり、これらの記載を参酌することができる。
【０１６２】
電極１４９は、絶縁層１５０上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。電極１４９となる導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌することができる。以上の工程により、容量素子１６４を形成することができる。
【０１６３】
容量素子用の電極となる電極１４９は、トランジスタ１６２のゲート電極１４８の少なくとも一部が重畳するように形成することが好ましい。また、電極１４９は、トランジスタ１６０のゲート電極１１０の少なくとも一部が重畳するように形成してもよい。このような構成を適用することで、回路面積を十分に縮小することができるためである。なお、このような構成を実現できるのは、ゲート電極１４８と電極１４９とを異なるレイヤーで形成しているからに他ならない。これらを同一レイヤーで形成する場合には、電極パターン形成の関係から、電極の間隔が十分に小さい構成とすることが困難であるのに対して、ゲート電極１４８と電極１４９とを異なるレイヤーとすることにより、これらの間隔を十分に小さくし、電極の一部が重畳するような構成とすることさえも可能になるのである。
【０１６４】
次に、絶縁層１５０および電極１４９上に、絶縁層１５１および絶縁層１５２を形成する（図９（Ａ）参照）。絶縁層１５１および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
【０１６５】
なお、絶縁層１５１や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５１や絶縁層１５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１６６】
なお、本実施の形態では、絶縁層１５１と絶縁層１５２の積層構造としているが、本発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。また、絶縁層を設けない構成とすることも可能である。
【０１６７】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などにおいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである。なお、絶縁層１５２の平坦化は、ＣＭＰ処理などの方法を用いて行うことができる。
【０１６８】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、絶縁層１５２に、ソース電極またはドレイン電極１４２ｂにまで達する開口１５３を形成する（図９（Ｂ）参照）。当該開口１５３の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１６９】
ここで、上記の開口１５３は、電極１２６と重畳する領域に形成することが望ましい。このような領域に開口１５３を形成することで、電極のコンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１７０】
その後、上記開口１５３に電極１５４を形成し、絶縁層１５２および電極１５４に接する配線１５６を形成する（図９（Ｃ）参照）。
【０１７１】
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を除去することにより形成することができる。
【０１７２】
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１７３】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１７４】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなどと同様である。
【０１７５】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図９（Ｃ）参照）。
【０１７６】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４は高純度化されている。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１ｚＡ以下となる。
【０１７７】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１７８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７９】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１８０】
図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１８１】
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０１８２】
図１０（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１８３】
図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０１８４】
図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１８５】
図１０（Ｆ）は、テレビジョン装置であり、テレビジョン装置７７０は、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１８６】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０１８７】
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ ゲート電極
１４９ 電極
１５０ 絶縁層
１５１ 絶縁層
１５２ 絶縁層
１５３ 開口
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１００ メモリセルアレイ
１１０２ 読み出し回路
１１０４ 駆動回路
１１０６ 駆動回路
１１１０ リフレッシュ制御回路
１１１２ コマンド制御回路
１１１４ アドレス制御回路
１１１６ 分周回路
１２００ メモリセル
１２０２ スイッチ素子
１２０４ 増幅回路
１２０６ スイッチ素子
１３００ スイッチ素子
１３０２ スイッチ素子
１４００ リフレッシュ用カウント回路
１４０２ アドレス生成回路
１４０４ 周波数検知回路
１４０６ 切り替え制御回路
１４０８ リフレッシュクロック生成回路
１４１０ リフレッシュアドレス比較制御回路
【特許請求の範囲】
【請求項１】
第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルと、増幅回路と、スイッチ素子と、を含む読み出し回路と、リフレッシュ制御回路と、を有し、
前記第１のトランジスタは、第１のチャネル形成領域と、第１のゲート電極と、前記第１のチャネル形成領域と前記第１のゲート電極の間の第１のゲート絶縁層と、前記第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を含み、
前記第２のトランジスタは、第２のチャネル形成領域と、第２のゲート電極と、前記第２のチャネル形成領域と前記第２のゲート電極の間の第２のゲート絶縁層と、前記第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、を含み、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる材料を主成分として構成され、
前記第１のゲート電極と、前記第２のソース電極および前記第２のドレイン電極の一方は電気的に接続され、
前記第２のソース電極および前記第２のドレイン電極の他方と、増幅回路の入力端子の一は電気的に接続され、
前記増幅回路の出力端子は、前記スイッチ素子を介して前記第２のソース電極および前記第２のドレイン電極の他方と接続され、
前記スイッチ素子の導通状態または非導通状態は、前記リフレッシュ制御回路によって制御される半導体装置。
【請求項２】
前記第１のゲート電極と電気的に接続される容量素子を有する請求項１に記載の半導体装置。
【請求項３】
前記リフレッシュ制御回路は、前記メモリセルのリフレッシュタイミングに合わせて前記スイッチ素子を導通状態とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記リフレッシュタイミングは、メモリセルあたり１０３秒に１回以下の頻度で存在する請求項３に記載の半導体装置。
【請求項５】
前記第２のチャネル形成領域は、酸化物材料で構成される、請求項１乃至請求項４のいずれか一に記載の半導体装置。
【請求項６】
前記第１のチャネル形成領域は、シリコンを主成分とする材料で構成される、請求項１乃至請求項５のいずれか一に記載の半導体装置。
【請求項１】
第１のトランジスタと、第２のトランジスタと、を含む複数のメモリセルと、増幅回路と、スイッチ素子と、を含む読み出し回路と、リフレッシュ制御回路と、を有し、
前記第１のトランジスタは、第１のチャネル形成領域と、第１のゲート電極と、前記第１のチャネル形成領域と前記第１のゲート電極の間の第１のゲート絶縁層と、前記第１のチャネル形成領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を含み、
前記第２のトランジスタは、第２のチャネル形成領域と、第２のゲート電極と、前記第２のチャネル形成領域と前記第２のゲート電極の間の第２のゲート絶縁層と、前記第２のチャネル形成領域と電気的に接続する第２のソース電極および第２のドレイン電極と、を含み、
前記第１のチャネル形成領域と前記第２のチャネル形成領域は、異なる材料を主成分として構成され、
前記第１のゲート電極と、前記第２のソース電極および前記第２のドレイン電極の一方は電気的に接続され、
前記第２のソース電極および前記第２のドレイン電極の他方と、増幅回路の入力端子の一は電気的に接続され、
前記増幅回路の出力端子は、前記スイッチ素子を介して前記第２のソース電極および前記第２のドレイン電極の他方と接続され、
前記スイッチ素子の導通状態または非導通状態は、前記リフレッシュ制御回路によって制御される半導体装置。
【請求項２】
前記第１のゲート電極と電気的に接続される容量素子を有する請求項１に記載の半導体装置。
【請求項３】
前記リフレッシュ制御回路は、前記メモリセルのリフレッシュタイミングに合わせて前記スイッチ素子を導通状態とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記リフレッシュタイミングは、メモリセルあたり１０３秒に１回以下の頻度で存在する請求項３に記載の半導体装置。
【請求項５】
前記第２のチャネル形成領域は、酸化物材料で構成される、請求項１乃至請求項４のいずれか一に記載の半導体装置。
【請求項６】
前記第１のチャネル形成領域は、シリコンを主成分とする材料で構成される、請求項１乃至請求項５のいずれか一に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−２５８３０３（Ｐ２０１１−２５８３０３Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１１−１０４８８４（Ｐ２０１１−１０４８８４）
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２３年５月１０日（２０１１．５．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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