半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置
【課題】ブラウンアウト機能を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ること。
【解決手段】制御ＩＣ３１を、電源の起動時に起動電流を流す起動回路４１と、１次側電圧を検出するために１次側電圧を抵抗分圧する２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路を同一半導体基板内に集積した構成とする。起動回路４１には、１次側電圧に基づく起動電流を流す第１の高耐圧電界効果型接合トランジスタと、第１の高耐圧電界効果型接合トランジスタに接続されたスイッチ用トランジスタと、スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタと、ブラウンアウト抵抗５１，５２に１次側電圧を検出するための電圧を供給する第３の高耐圧電界効果型接合トランジスタを設ける。
【解決手段】制御ＩＣ３１を、電源の起動時に起動電流を流す起動回路４１と、１次側電圧を検出するために１次側電圧を抵抗分圧する２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路を同一半導体基板内に集積した構成とする。起動回路４１には、１次側電圧に基づく起動電流を流す第１の高耐圧電界効果型接合トランジスタと、第１の高耐圧電界効果型接合トランジスタに接続されたスイッチ用トランジスタと、スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタと、ブラウンアウト抵抗５１，５２に１次側電圧を検出するための電圧を供給する第３の高耐圧電界効果型接合トランジスタを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源用制御ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧電界効果型接合トランジスタ（電界効果型接合トランジスタ：ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
【０００４】
図１０または図１１は、従来のスイッチング電源装置の構成を示す回路図である。図１０に示す構成は、ＡＣ入力を整流平滑してスイッチング電源用制御ＩＣ（以下、制御ＩＣとする）２３１の高耐圧入力端子（以下、ＶＨ端子とする）２３２に供給するようにしたものである。図１１に示す構成は、ＡＣ入力を半波整流してＶＨ端子２３２に供給するようにしたものである。
【０００５】
図１０または図１１に示すように、スイッチング電源装置は、商用電源などのＡＣ入力を整流器２０２で全波整流し、その直流電圧により電源コンデンサ２０３を充電する。そして、トランス２０５の一次コイル２０６に接続されたスイッチング素子となるＭＯＳＦＥＴ２１９のオン／オフを、制御ＩＣ２３１により制御することによって、電源コンデンサ２０３の電圧に基づいた電圧をトランス２０５の二次コイル２０８に誘起させ、これを整流平滑化して、図示しない負荷にＤＣ出力を供給する。
【０００６】
スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、ＭＯＳＦＥＴ２１９のオン時間が長くなり、ＭＯＳＦＥＴ２１９が発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。
【０００７】
ブラウンアウト機能を実現するため、従来のスイッチング電源装置では、図１０または図１１に示すように、制御ＩＣ２３１に、電源の一次側電圧を検出する端子としてブラウンアウト入力端子（以下、ＢＯ端子とする）２６２が設けられている。このＢＯ端子２６２は、電源コンデンサ２０３に並列に接続された２つのブラウンアウト抵抗２５１，２５２からなる直列抵抗回路の中間ノードに接続されている。
【０００８】
一次側の入力電圧は、ブラウンアウト抵抗２５１，２５２により抵抗分圧され、ＢＯ端子２６２を介してブラウンアウトコンパレータ（以下、ＢＯコンパレータとする）２４４に入力され、そこで所定の電圧と比較される。そして、ＢＯ端子２６２からの入力電圧が所定の電圧よりも低くなると、ブラウンアウト機能が働き、ドライバ回路２４６によるＭＯＳＦＥＴ２１９のスイッチング動作が停止する。
【０００９】
図１２は、従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。図１２に示すように、従来の起動回路２４１は、ＶＨ端子（高耐圧入力端子）２６１、オン/オフ信号入力端子（以下、ｏｎ／ｏｆｆ端子とする）２６３および電源電圧端子（以下、ＶＣＣ端子とする）２６４を備えている。起動回路２４１の起動素子２６５は、電源の起動時にＶＣＣ端子２６４を介して制御ＩＣ２３１のＶＣＣ端子（電源電圧端子）２３５へ電流を流す第１のＪＦＥＴ２８１と、その電流経路に設けられたＮＭＯＳトランジスタ２６８をオン状態に保持する第２のＪＦＥＴ２８２からなる。
【００１０】
ところで、過電流検出用比較器に入力させる参照信号を入力電圧検出回路の出力電圧の変化に応じて変化させる構成によって、入力電圧変動時または入力電圧レンジ切り換え時の過電流検出精度を向上させるようにしたスイッチング電源装置が公知である（例えば、特許文献１参照。）。
【００１１】
【特許文献１】特開２００５−９４８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のスイッチング電源装置では、制御ＩＣにブラウンアウト抵抗を外付けする必要があるため、部品コストと組み立てコストがかさむという問題点や、スイッチング電源装置の小型化が妨げられるという問題点がある。また、前記特許文献１に開示されたスイッチング電源装置は、過電流保護のために入力電圧検出回路と過電流保護検出用比較器を有するものであるが、これら入力電圧検出回路および過電流保護検出用比較器は、ブラウンアウト機能を実現するためのものではない。また、特許文献１に開示されたスイッチング電源装置では、入力電圧検出用に高耐圧抵抗が必要となり構造が複雑になることや、面積が大きくなってしまう問題点がある。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、部品コストや組み立てコストの低減と、小型化を図ることができるブラウンアウト機能を有するスイッチング電源装置を提供することを目的とする。また、そのようなスイッチング電源装置を実現するための半導体装置およびスイッチング電源用制御ＩＣを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、前記ゲート領域と接続されたゲート電極と、前記ドレイン領域と接続されたドレイン電極と、複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、複数の前記ソース領域のうちの残りのソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、を備えることを特徴とする。
【００１５】
また、請求項２の発明にかかる半導体装置は、第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、前記ゲート領域と接続されたゲート電極と、前記ドレイン領域と接続されたドレイン電極と、複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、複数の前記ソース領域のうちの別の１つ以上のソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、複数の前記ソース領域のうちの残りのソース領域からなる第３ソース領域群に含まれるソース領域に接続された第３のソース電極と、を備えることを特徴とする。
【００１６】
また、請求項３の発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備えることを特徴とする。
【００１７】
また、請求項４の発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第２の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備えることを特徴とする。
【００１８】
また、請求項５の発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地された第３の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第３の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備えることを特徴とする。
【００１９】
また、請求項６の発明にかかるスイッチング電源用制御ＩＣは、請求項３または４に記載の発明において、前記第１の高耐圧電界効果型接合トランジスタおよび前記第２の高耐圧電界効果型接合トランジスタが前記請求項１に記載の半導体装置により構成されており、前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されていることを特徴とする。
【００２０】
また、請求項７の発明にかかるスイッチング電源用制御ＩＣは、請求項５に記載の発明において、前記第１の高耐圧電界効果型接合トランジスタ、前記第２の高耐圧電界効果型接合トランジスタおよび前記第３の高耐圧電界効果型接合トランジスタが前記請求項２に記載の半導体装置により構成されており、前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されており、前記第３の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第３のソース電極に接続されていることを特徴とする。
【００２１】
また、請求項８の発明にかかるスイッチング電源用制御ＩＣは、請求項３〜７のいずれか一つに記載の発明において、前記起動回路および前記２つのブラウンアウト抵抗が同一半導体基板内に集積されていることを特徴とする。
【００２２】
また、請求項９の発明にかかるスイッチング電源装置は、前記請求項３〜８のいずれか一つに記載のスイッチング電源用制御ＩＣを有することを特徴とする。
【００２３】
この発明によれば、ブラウンアウト抵抗を内蔵するスイッチング電源用制御ＩＣ、特に、同一半導体基板内にブラウンアウト抵抗が集積されたスイッチング電源用制御ＩＣが得られる。また、ブラウンアウト抵抗に電圧を供給するための専用の高耐圧電界効果型接合トランジスタ（第３の高耐圧電界効果型接合トランジスタ）を有することによって、電源の動作状態の影響を受けずに、安定した電圧の検出が可能となる。
【発明の効果】
【００２４】
本発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置によれば、ブラウンアウト機能を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態１）
図１は、この発明の実施の形態１にかかるスイッチング電源装置の構成を示す回路図である。図１に示すように、実施の形態１のスイッチング電源装置は、制御ＩＣ３１に、ＡＣ入力電圧の低下を検出するための抵抗（以下、ブラウンアウト抵抗とする）５１，５２を内蔵したものである。
【００２７】
制御ＩＣ３１は、例えば５００Ｖ程度のＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。実施の形態１では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
【００２８】
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、ツェナーダイオード４のカソード端子が接続されている。ツェナーダイオード４のアノード端子は、制御ＩＣ３１のＶＨ端子３２に接続されている。
【００２９】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。
【００３０】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
【００３１】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
【００３２】
また、整流ダイオード９のアノード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
【００３３】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
【００３４】
制御ＩＣ３１には、起動回路４１、低電圧停止回路（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）４８、ラッチ回路４９、基準電源５０、および２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびブラウンアウト抵抗５１，５２からなる直列抵抗回路に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
【００３５】
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されおり、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ４３から出力される基準電圧により駆動される。
【００３６】
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
【００３７】
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
【００３８】
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
【００３９】
また、２つのブラウンアウト抵抗５１，５２の中間ノードは、ＢＯコンパレータ４４の非反転入力端子に接続されている。ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、ブラウンアウト抵抗５１，５２で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
【００４０】
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
【００４１】
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。
【００４２】
特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。この場合、ブラウンアウト抵抗５１，５２は、他の素子とともに、半導体基板上に形成される層間絶縁膜の間にポリシリコンやＣｒＳｉ等により形成される。ブラウンアウト抵抗５１，５２の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、ＩＣ内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。
【００４３】
図２は、起動回路の構成を示す回路図である。図２に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、ｏｎ／ｏｆｆ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ＢＯ端子６２は、２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。
【００４４】
また、起動回路４１は、起動素子６５を備えている。起動素子６５は、３つの高耐圧ＪＦＥＴ８１，８２，８３を備えている。これら３つのＪＦＥＴ８１，８２，８３は、ノーマリオン型の電界効果型接合トランジスタであり、それらのゲート端子は、接地されている。また、これら３つのＪＦＥＴ８１，８２，８３のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
【００４５】
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
【００４６】
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、ｏｎ/ｏｆｆ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。第３のＪＦＥＴ８３のソース端子は、ＢＯ端子６２に接続されている。
【００４７】
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
【００４８】
第１のＮＭＯＳトランジスタ６８は、ｏｎ/ｏｆｆ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
【００４９】
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
【００５０】
ここで、起動回路４１を構成するＪＦＥＴ８１，８２，８３が３０Ｖ程度でピンチオフする特性を有する場合、制御ＩＣ３１のＶＨ端子３２の検出可能な電圧範囲は、３０Ｖ以下になる。電源コンデンサ３の、ブラウンアウト機能によりＭＯＳＦＥＴ１９のオン／オフ動作を停止させたい電圧が３０Ｖ以下である場合には、前記ツェナーダイオード４を介さずに、電源コンデンサ３にＶＨ端子３２を直接接続することができる。
【００５１】
３０Ｖよりも高い電圧で、ブラウンアウト機能により、ＭＯＳＦＥＴ１９のオン／オフ動作を停止させたい場合には、図１に示すように、電源コンデンサ３とＶＨ端子３２の間にツェナーダイオード４を挿入して電圧を調整する必要がある。なお、電源コンデンサ３とＶＨ端子３２の間のツェナーダイオード４を使わずに、電源コンデンサ３に直列抵抗回路を接続し、その直列抵抗回路により電源コンデンサ３の電圧を抵抗分圧してＶＨ端子３２に印加するような構成としてもよい。
【００５２】
図３は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。また、図４および図５は、それぞれ、図３に示す半導体装置を切断線Ｘ−Ｘ'およびＹ−Ｙ'で切断した断面図である。なお、図３では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。この半導体装置は、前記起動素子６５を構成する。
【００５３】
図３〜図５に示すように、ゲート領域１０２となるｐウェル領域が、ｐ基板１０１の表面層に選択的に形成されている。また、ｐ基板１０１の表面層には、ドリフト領域１０３となる低濃度のｎウェル領域が、ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成されている。さらに、ｐ基板１０１の表面層の、ドリフト領域１０３の入り込んだ箇所には、ソース領域１０４となる高濃度のｎウェル領域が選択的に例えば８個形成されている。なお、ソース領域１０４は、ドリフト領域１０３の入り込んだ箇所のすべて、例えばドリフト領域１０３の入り込んだ８箇所のすべてに形成されていてもよいし、ドリフト領域１０３の入り込んだ一部の箇所、例えばドリフト領域１０３の入り込んだ８箇所のうちの７箇所以下に形成されていてもよい。
【００５４】
ドレイン領域１０５となる高濃度のｎウェル領域は、ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成されている。ソース領域１０４は、ドレイン領域１０５から等間隔となる円周上に形成されている。ソース領域１０４とドレイン領域１０５は、拡散により同時に形成される。
【００５５】
ドリフト領域１０３がゲート領域１０２に接する箇所には、ゲートポリシリコン電極１０７がゲート領域１０２とドリフト領域１０３に跨がるように形成されている。ソース領域１０４が形成されている箇所では、ゲートポリシリコン電極１０７は、ドリフト領域１０３上のＬＯＣＯＳ酸化膜１０８上に形成されている。ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、ゲート領域１０２、ソース領域１０４およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。
【００５６】
層間絶縁膜１０９の上には、ゲート電極配線１０６となる金属配線、ドレイン電極配線１１０となる金属配線、第１のソース電極配線１１１となる金属配線、第２のソース電極配線１１２となる金属配線、および第３のソース電極配線１１３となる金属配線が形成されている。ゲート電極配線１０６は、ドレイン領域１０５、ドリフト領域１０３およびソース領域１０４を取り囲むように、ゲート領域１０２の上に形成されている。
【００５７】
ゲート電極配線１０６は、層間絶縁膜１０９を貫通するゲートコンタクト部１１４およびポリシリコンコンタクト部１１５を介してゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。ゲート電極配線１０６は、常に接地される。ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するドレインコンタクト部１１６を介してドレイン領域１０５に電気的に接続されている。ドレイン領域１０５は、第１のＪＦＥＴ８１、第２のＪＦＥＴ８２および第３のＪＦＥＴ８３に共通のドレイン領域であり、ドレイン電極配線１１０は、起動回路４１のＶＨ端子６１に接続される。
【００５８】
第１のソース電極配線１１１は、層間絶縁膜１０９を貫通するソースコンタクト部１１７を介して例えば６個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された６個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。第２のソース電極配線１１２は、層間絶縁膜１０９を貫通するソースコンタクト部１１８を介して例えば別の１個のソース領域１０４に電気的に接続されている。第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、前記第２のＪＦＥＴ８２のソース領域となる。
【００５９】
第３のソース電極配線１１３は、層間絶縁膜１０９を貫通するソースコンタクト部１１９を介して例えばさらに別の１個のソース領域１０４に電気的に接続されている。第３のソース電極配線１１３が電気的に接続された１個のソース領域１０４は、前記第３のＪＦＥＴ８３のソース領域となる。なお、ここでは、８個のソース領域１０４を６個と１個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、ソース領域１０４の数も８個に限らない。
【００６０】
上述した構成の起動素子６５では、高耐圧化のための構造をゲート領域１０２とドリフト領域１０３の接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０５に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０３が空乏層によりカットオフされ、ドレイン電流が遮断される。この実施の形態では、ドレイン−ソース間は、主にゲート領域１０２とドリフト領域１０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。
【００６１】
以下ブラウンアウト抵抗５１の形成方法について示す。ｐ型基板１０１の上に、層間絶縁膜として厚さ６０００ÅのＬＯＣＯＳ、厚さ１０００ÅのＣＶＤ酸化膜を順次形成した上に適宜不純物を導入したポリシリコンを堆積およびパターニングしてブラウンアウト抵抗５１を形成する。また、このブラウンアウト抵抗５１の上に層間絶縁膜として厚さ約１００００ÅのＣＶＤ酸化膜を形成し、その上にさらに配線層が形成されている。ブラウンアウト抵抗５１の耐圧は、起動素子６５を介してＶＨ端子に接続された素子や配線層などと同様に、起動素子がカットオフした際のソース電圧（カットオフ電圧）より大きければよい。
【００６２】
このように、ブラウンアウト抵抗５１を、起動素子６５を介してＶＨ端子と接続する構成とすることにより、ブラウンアウト抵抗５１の耐圧を小さくできる。また、ブラウンアウト抵抗５１の耐圧を小さくできるため、上記のような通常の半導体プロセスによりブラウンアウト抵抗５１を形成できる。また、ブラウンアウト抵抗５１の上に層間絶縁膜を介して配線層などを形成することが可能であるため、ブラウンアウト抵抗５１用に素子面積を大きくする必要がない。
【００６３】
（実施の形態２）
図６は、この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。図６に示すように、実施の形態２のスイッチング電源装置では、ＡＣ入力電圧を半波整流した電圧が制御ＩＣ３１のＶＨ端子３２に入力される。この場合には、ＡＣ入力電圧がゼロになった場合でもＶＨ端子３２の電圧がゼロにならないようにするために、例えば、次のような構成の平滑回路が必要となる。
【００６４】
実施の形態２では、実施の形態１のスイッチング電源装置の構成に、逆流防止用のダイオード２３、コンデンサ２４および２個の抵抗２５，２６が追加されている。また、実施の形態２では、ＶＨ端子３２に接続されたツェナーダイオード４のカソード端子の接続先が、実施の形態１と異なる。その他の構成は、実施の形態１と同じであるので、重複する説明を省略する。また、起動回路とその中の起動素子の構成は、実施の形態１と同じであるので、説明を省略する。
【００６５】
ダイオード２３のアノード端子は、一方のＡＣ入力端子１に接続されている。ダイオード２３のカソード端子は、第１の抵抗２５の一端に接続されている。第１の抵抗２５の他端は、ＶＨ端子３２に接続されたツェナーダイオード４のカソード端子と、第２の抵抗２６の一端に接続されている。第２の抵抗２６の他端は接地されている。コンデンサ２４は、第２の抵抗２６に並列に接続されており、ＡＣ入力からの電圧供給がない場合の電圧低下を抑える機能を有する。
【００６６】
第２の抵抗２６は、コンデンサ２４の放電用の抵抗であり、ＡＣ入力からの電圧供給がなくなった後にコンデンサ２４に高い電圧が残るのを防ぐ。第１の抵抗２５は、コンデンサ２４とともにローパスフィルタを構成しており、ＡＣ入力により電圧が急上昇するのを抑える。また、第１の抵抗２５は、第２の抵抗２６との間で抵抗分圧し、ＶＨ端子３２に入力される電圧を調整する分圧抵抗となっている。実施の形態１と同様に、第１および第２の抵抗２５，２６の中間ノードとＶＨ端子３２の間のツェナーダイオード４を使わずに、第１および第２の抵抗２５，２６の中間ノードにＶＨ端子３２を直接接続する構成としてもよい。
【００６７】
（実施の形態３）
図７は、この発明の実施の形態３にかかる起動回路の一例の構成を示す回路図である。図８は、この発明の実施の形態３にかかる起動回路の他の例の構成を示す回路図である。図７に示すように、実施の形態３の起動回路４１では、起動素子８５に、実施の形態１には設けられていた第３のＪＦＥＴ８３がなく、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２の２つの高耐圧ＪＦＥＴが設けられている。そして、図７に示す例では、第１のＪＦＥＴ８１のソース端子がＢＯ端子６２に接続されている。
【００６８】
第１のＪＦＥＴ８１のソース端子の電圧は、制御ＩＣ３１のＶＨ端子３２の電圧に連動する。従って、第１のＪＦＥＴ８１のソース端子の電圧をＢＯ端子６２から出力させ、その電圧をブラウンアウト抵抗５１，５２により抵抗分圧するようにしても、ブラウンアウト機能を働かせることができる。また、図８に示す例のように、ＢＯ端子６２を、第１のＪＦＥＴ８１のソース端子の代わりに、第２のＪＦＥＴ８２のソース端子に接続する構成としてもよい。起動回路４１のその他の構成は、実施の形態１と同じである。
【００６９】
図９は、この発明の実施の形態３にかかる半導体装置の要部を、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す平面図である。この半導体装置は、前記起動素子８５を構成する。図９に示すように、第１のソース電極配線１１１は、ソースコンタクト部１１７を介して、例えば８個のソース領域１０４のうちの例えば７個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された７個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。
【００７０】
また、第２のソース電極配線１１２は、ソースコンタクト部１１８を介して、例えば８個のソース領域１０４のうちの残り（例えば１個）のソース領域１０４に電気的に接続されている。第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、前記第２のＪＦＥＴ８２のソース領域となる。なお、ここでは、８個のソース領域１０４を６個と１個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、ソース領域１０４の数も８個に限らない。
【００７１】
以上説明したように、実施の形態１〜３によれば、同一半導体基板内にブラウンアウト抵抗５１，５２が集積されているので、ブラウンアウト抵抗５１，５２を内蔵する制御ＩＣ３１が得られる。従って、制御ＩＣ３１に外付けする部品の数が減るので、部品コストや組み立てコストの低減と、小型化を図ることができる。また、実施の形態１によれば、ブラウンアウト抵抗５１，５２に電圧を供給するための専用の第３のＪＦＥＴ８３を有するので、実施の形態３に対して次のような利点を有する。すなわち、電源起動時にＶＣＣ端子６４へ供給する起動電流が変化すると、それに応じて第１のＪＦＥＴ８１のソース端子または第２のＪＦＥＴ８２のソース端子の電圧も変化する。
【００７２】
そのため、起動電流が多く流れている場合と、少ない場合とで、第１のＪＦＥＴ８１のソース端子または第２のＪＦＥＴ８２のソース端子の電圧が異なるため、実施の形態３では、状態により１次側電圧の検出値に大きな差が出ることがある。それに対して、実施の形態１では、起動電流が変化しても、第３のＪＦＥＴ８３にはブラウンアウト抵抗５１，５２により決まる一定の電流しか流れないので、第３のＪＦＥＴ８３のソース端子の電圧は、常に一定となる。従って、電源の動作状態の影響を受けずに、安定して電圧を検出することができる。
【００７３】
また、実施の形態１によれば、ブラウンアウト抵抗５１，５２の合成抵抗を数ＭΩと大きくすることによって、第３のＪＦＥＴ８３には数十μＡの電流しか流れないので、第３のＪＦＥＴ８３の内部インピーダンスによる電圧降下が少ない。従って、ＶＨ端子６１の電圧と第３のＪＦＥＴ８３のソース端子の電圧がほぼ同じになるので、１次側電圧を正確に検出することができるという効果が得られる。
【００７４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、第１のＪＦＥＴ８１、第２のＪＦＥＴ８２および第３のＪＦＥＴ８３は、ゲート領域やドレイン領域が共通化された構成としたが、ゲート領域やドレイン領域を独立して有する素子としてもよい。さらに、半導体装置の説明においては第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【００７５】
以上のように、本発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置は、スイッチング電源装置に有用であり、特に、ブラウンアウト機能を有するスイッチング電源装置に適している。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施の形態１にかかるスイッチング電源装置の構成を示す回路図である。
【図２】図１に示すスイッチング電源装置の起動回路の構成を示す回路図である。
【図３】この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図４】図３に示す半導体装置を切断線Ｘ−Ｘ'で切断した断面図である。
【図５】図３に示す半導体装置を切断線Ｙ−Ｙ'で切断した断面図である。
【図６】この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。
【図７】この発明の実施の形態３にかかる起動回路の一例の構成を示す回路図である。
【図８】この発明の実施の形態３にかかる起動回路の他の例の構成を示す回路図である。
【図９】この発明の実施の形態３にかかる半導体装置の要部を示す平面図である。
【図１０】従来のスイッチング電源装置の構成を示す回路図である。
【図１１】従来のスイッチング電源装置の構成を示す回路図である。
【図１２】従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。
【符号の説明】
【００７７】
３１ 制御ＩＣ
４１ 起動回路
５１，５２ ブラウンアウト抵抗
６８ ＮＭＯＳトランジスタ
８１ 第１のＪＦＥＴ
８２ 第２のＪＦＥＴ
８３ 第３のＪＦＥＴ
１０１ ｐ基板
１０２ ゲート領域
１０３ ドリフト領域
１０４ ソース領域
１０５ ドレイン領域
１０６ ゲート電極配線
１０７ ゲートポリシリコン電極
１１０ ドレイン電極配線
１１１ 第１のソース電極配線
１１２ 第２のソース電極配線
１１３ 第３のソース電極配線
【技術分野】
【０００１】
この発明は、半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源用制御ＩＣは、個別の高耐圧スイッチングトランジスタを制御するための専用ＩＣである。このＩＣは、動作状態においては、高耐圧スイッチングトランジスタを動作させることにより自身の電源を形成するが、起動時においては、起動回路からの起動電流の供給を必要とする。通常、起動回路は、スイッチング電源用制御ＩＣと同一の半導体基板に集積されており、それによって、部品点数の削減と電源システムの簡素化が実現されている。
【０００３】
起動電流は、入力交流信号ＡＣ１００〜２４０Ｖを整流したものであり、これを起動回路に供給するため、起動回路上流のノーマリオン型素子には、４５０Ｖ以上の耐圧が必要である。このノーマリオン型素子は、スイッチング電源用制御ＩＣとモノリシック化されるため、横型高耐圧電界効果型接合トランジスタ（電界効果型接合トランジスタ：ＪＦＥＴ）として実現される。この素子の電流駆動能力によって、スイッチング電源装置の設計仕様が決定される。
【０００４】
図１０または図１１は、従来のスイッチング電源装置の構成を示す回路図である。図１０に示す構成は、ＡＣ入力を整流平滑してスイッチング電源用制御ＩＣ（以下、制御ＩＣとする）２３１の高耐圧入力端子（以下、ＶＨ端子とする）２３２に供給するようにしたものである。図１１に示す構成は、ＡＣ入力を半波整流してＶＨ端子２３２に供給するようにしたものである。
【０００５】
図１０または図１１に示すように、スイッチング電源装置は、商用電源などのＡＣ入力を整流器２０２で全波整流し、その直流電圧により電源コンデンサ２０３を充電する。そして、トランス２０５の一次コイル２０６に接続されたスイッチング素子となるＭＯＳＦＥＴ２１９のオン／オフを、制御ＩＣ２３１により制御することによって、電源コンデンサ２０３の電圧に基づいた電圧をトランス２０５の二次コイル２０８に誘起させ、これを整流平滑化して、図示しない負荷にＤＣ出力を供給する。
【０００６】
スイッチング電源装置のプラグがコンセントから抜かれ、ＡＣ入力からの電圧供給がなくなると、一次側の入力電圧が低下する。この状態で、スイッチング電源装置が動作し続けると、ＭＯＳＦＥＴ２１９のオン時間が長くなり、ＭＯＳＦＥＴ２１９が発熱する。この問題を防ぐため、スイッチング電源装置には、入力電圧が低下したときに電源のスイッチング動作を停止するブラウンアウト機能が設けられている。
【０００７】
ブラウンアウト機能を実現するため、従来のスイッチング電源装置では、図１０または図１１に示すように、制御ＩＣ２３１に、電源の一次側電圧を検出する端子としてブラウンアウト入力端子（以下、ＢＯ端子とする）２６２が設けられている。このＢＯ端子２６２は、電源コンデンサ２０３に並列に接続された２つのブラウンアウト抵抗２５１，２５２からなる直列抵抗回路の中間ノードに接続されている。
【０００８】
一次側の入力電圧は、ブラウンアウト抵抗２５１，２５２により抵抗分圧され、ＢＯ端子２６２を介してブラウンアウトコンパレータ（以下、ＢＯコンパレータとする）２４４に入力され、そこで所定の電圧と比較される。そして、ＢＯ端子２６２からの入力電圧が所定の電圧よりも低くなると、ブラウンアウト機能が働き、ドライバ回路２４６によるＭＯＳＦＥＴ２１９のスイッチング動作が停止する。
【０００９】
図１２は、従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。図１２に示すように、従来の起動回路２４１は、ＶＨ端子（高耐圧入力端子）２６１、オン/オフ信号入力端子（以下、ｏｎ／ｏｆｆ端子とする）２６３および電源電圧端子（以下、ＶＣＣ端子とする）２６４を備えている。起動回路２４１の起動素子２６５は、電源の起動時にＶＣＣ端子２６４を介して制御ＩＣ２３１のＶＣＣ端子（電源電圧端子）２３５へ電流を流す第１のＪＦＥＴ２８１と、その電流経路に設けられたＮＭＯＳトランジスタ２６８をオン状態に保持する第２のＪＦＥＴ２８２からなる。
【００１０】
ところで、過電流検出用比較器に入力させる参照信号を入力電圧検出回路の出力電圧の変化に応じて変化させる構成によって、入力電圧変動時または入力電圧レンジ切り換え時の過電流検出精度を向上させるようにしたスイッチング電源装置が公知である（例えば、特許文献１参照。）。
【００１１】
【特許文献１】特開２００５−９４８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述した従来のスイッチング電源装置では、制御ＩＣにブラウンアウト抵抗を外付けする必要があるため、部品コストと組み立てコストがかさむという問題点や、スイッチング電源装置の小型化が妨げられるという問題点がある。また、前記特許文献１に開示されたスイッチング電源装置は、過電流保護のために入力電圧検出回路と過電流保護検出用比較器を有するものであるが、これら入力電圧検出回路および過電流保護検出用比較器は、ブラウンアウト機能を実現するためのものではない。また、特許文献１に開示されたスイッチング電源装置では、入力電圧検出用に高耐圧抵抗が必要となり構造が複雑になることや、面積が大きくなってしまう問題点がある。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、部品コストや組み立てコストの低減と、小型化を図ることができるブラウンアウト機能を有するスイッチング電源装置を提供することを目的とする。また、そのようなスイッチング電源装置を実現するための半導体装置およびスイッチング電源用制御ＩＣを提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、前記ゲート領域と接続されたゲート電極と、前記ドレイン領域と接続されたドレイン電極と、複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、複数の前記ソース領域のうちの残りのソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、を備えることを特徴とする。
【００１５】
また、請求項２の発明にかかる半導体装置は、第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、前記ゲート領域と接続されたゲート電極と、前記ドレイン領域と接続されたドレイン電極と、複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、複数の前記ソース領域のうちの別の１つ以上のソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、複数の前記ソース領域のうちの残りのソース領域からなる第３ソース領域群に含まれるソース領域に接続された第３のソース電極と、を備えることを特徴とする。
【００１６】
また、請求項３の発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備えることを特徴とする。
【００１７】
また、請求項４の発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第２の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備えることを特徴とする。
【００１８】
また、請求項５の発明にかかるスイッチング電源用制御ＩＣは、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地された第３の高耐圧電界効果型接合トランジスタ、を含む起動回路と、前記第３の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、を備えることを特徴とする。
【００１９】
また、請求項６の発明にかかるスイッチング電源用制御ＩＣは、請求項３または４に記載の発明において、前記第１の高耐圧電界効果型接合トランジスタおよび前記第２の高耐圧電界効果型接合トランジスタが前記請求項１に記載の半導体装置により構成されており、前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されていることを特徴とする。
【００２０】
また、請求項７の発明にかかるスイッチング電源用制御ＩＣは、請求項５に記載の発明において、前記第１の高耐圧電界効果型接合トランジスタ、前記第２の高耐圧電界効果型接合トランジスタおよび前記第３の高耐圧電界効果型接合トランジスタが前記請求項２に記載の半導体装置により構成されており、前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されており、前記第３の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第３のソース電極に接続されていることを特徴とする。
【００２１】
また、請求項８の発明にかかるスイッチング電源用制御ＩＣは、請求項３〜７のいずれか一つに記載の発明において、前記起動回路および前記２つのブラウンアウト抵抗が同一半導体基板内に集積されていることを特徴とする。
【００２２】
また、請求項９の発明にかかるスイッチング電源装置は、前記請求項３〜８のいずれか一つに記載のスイッチング電源用制御ＩＣを有することを特徴とする。
【００２３】
この発明によれば、ブラウンアウト抵抗を内蔵するスイッチング電源用制御ＩＣ、特に、同一半導体基板内にブラウンアウト抵抗が集積されたスイッチング電源用制御ＩＣが得られる。また、ブラウンアウト抵抗に電圧を供給するための専用の高耐圧電界効果型接合トランジスタ（第３の高耐圧電界効果型接合トランジスタ）を有することによって、電源の動作状態の影響を受けずに、安定した電圧の検出が可能となる。
【発明の効果】
【００２４】
本発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置によれば、ブラウンアウト機能を有するスイッチング電源装置の部品コストや組み立てコストの低減と、小型化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下に添付図面を参照して、この発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２６】
（実施の形態１）
図１は、この発明の実施の形態１にかかるスイッチング電源装置の構成を示す回路図である。図１に示すように、実施の形態１のスイッチング電源装置は、制御ＩＣ３１に、ＡＣ入力電圧の低下を検出するための抵抗（以下、ブラウンアウト抵抗とする）５１，５２を内蔵したものである。
【００２７】
制御ＩＣ３１は、例えば５００Ｖ程度のＶＨ端子（高耐圧入力端子）３２、フィードバック入力端子（以下、ＦＢ端子とする）３３、電流センス入力端子（以下、ＩＳ端子とする）３４、制御ＩＣ３１の電源電圧端子（以下、ＶＣＣ端子とする）３５、ＭＯＳＦＥＴ１９のゲート駆動端子（以下、ＯＵＴ端子とする）３６、および接地端子（以下、ＧＮＤ端子とする）３７を有する。ＶＨ端子３２は、電源起動時にＶＣＣ端子３５に電流を供給する端子である。実施の形態１では、ＡＣ入力電圧を整流平滑した電圧がＶＨ端子３２に印加される。ＧＮＤ端子３７は、接地されている。
【００２８】
ＡＣ入力は、ＡＣ入力端子１を介して整流器２に供給される。整流器２は、ＡＣ入力端子１に接続されており、ＡＣ入力を全波整流する。電源コンデンサ３は、整流器２の出力端子に並列に接続されており、整流器２から出力される直流電圧により充電される。充電された電源コンデンサ３は、トランス５の一次コイル６に直流電圧を供給する直流電源となる。また、電源コンデンサ３には、ツェナーダイオード４のカソード端子が接続されている。ツェナーダイオード４のアノード端子は、制御ＩＣ３１のＶＨ端子３２に接続されている。
【００２９】
一次コイル６は、電源コンデンサ３と、スイッチング素子として機能するＭＯＳＦＥＴ１９のドレイン端子との間に接続されている。ＭＯＳＦＥＴ１９のソース端子は、制御ＩＣ３１のＩＳ端子３４と、抵抗２０の一端に接続されている。抵抗２０の他端は、接地されている。この抵抗２０により、ＭＯＳＦＥＴ１９を流れる電流が電圧に変換され、その電圧がＩＳ端子３４に印加される。ＭＯＳＦＥＴ１９のゲート端子は、制御ＩＣ３１のＯＵＴ端子３６に接続されている。
【００３０】
トランス５の補助コイル７の一端は、整流ダイオード１７のアノード端子に並列に接続されている。補助コイル７の他端は、接地されている。補助コイル７には、ＭＯＳＦＥＴ１９のスイッチング動作により誘起された電流が流れる。整流ダイオード１７は、補助コイル７を流れる電流を整流し、そのカソード端子に接続された平滑コンデンサ１８を充電する。平滑コンデンサ１８は、制御ＩＣ３１のＶＣＣ端子３５に接続されており、ＭＯＳＦＥＴ１９のスイッチング動作を継続させるための直流電源となる。
【００３１】
トランス５の二次コイル８には、ＭＯＳＦＥＴ１９のスイッチング動作により、電源コンデンサ３の電圧に基づいた電圧が誘起される。二次コイル８の一端は、整流ダイオード９のアノード端子に接続されている。整流ダイオード９のカソード端子および二次コイル８の他端は、ＤＣ出力端子１２に接続されている。また、整流ダイオード９のカソード端子と二次コイル８の他端との間には、平滑コンデンサ１０が接続されている。整流ダイオード９は、二次コイル８を流れる電流を整流し、平滑コンデンサ１０を充電する。充電された平滑コンデンサ１０は、ＤＣ出力端子１２に接続される図示しない負荷に、所望の直流電圧値になるように制御された直流出力（ＤＣ出力）を供給する。
【００３２】
また、整流ダイオード９のアノード端子とＤＣ出力端子１２の接続ノードには、２つの抵抗１５，１６からなる直列抵抗回路と、抵抗１１の一端が接続されている。抵抗１１の他端は、フォトカプラを構成するフォトダイオード１３のアノード端子に接続されている。フォトダイオード１３のカソード端子は、シャントレギュレータ１４のカソード端子に接続されている。シャントレギュレータ１４のアノード端子は、接地されている。これら抵抗１１，１５，１６、フォトダイオード１３およびシャントレギュレータ１４は、平滑コンデンサ１０の両端の直流出力電圧を検出し、この直流出力電圧を調整する電圧検出・フィードバック回路を構成している。
【００３３】
フォトダイオード１３からは、シャントレギュレータ１４での設定値に基づいて平滑コンデンサ１０の両端の直流出力電圧を所定の直流電圧値に調整するように、光信号が出力される。その光信号は、フォトダイオード１３とともにフォトカプラを構成するフォトトランジスタ２２により受信され、制御ＩＣ３１へのフィードバック信号となる。フォトトランジスタ２２は、制御ＩＣ３１のＦＢ端子３３に接続されており、フィードバック信号は、このＦＢ端子３３に入力される。また、フォトトランジスタ２２には、コンデンサ２１が接続されている。このコンデンサ２１は、フィードバック信号に対するノイズフィルタとなる。
【００３４】
制御ＩＣ３１には、起動回路４１、低電圧停止回路（ＵＶＬＯ：Ｕｎｄｅｒ−Ｖｏｌｔａｇｅ−Ｌｏｃｋ−Ｏｕｔ）４２、レギュレータ４３、ＢＯコンパレータ４４、発振器４５、ドライバ回路４６、出力アンプ４７、パルス幅変調コンパレータ（以下、ＰＷＭコンパレータとする）４８、ラッチ回路４９、基準電源５０、および２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路を備えている。起動回路４１は、ＶＨ端子３２、ＶＣＣ端子３５、およびブラウンアウト抵抗５１，５２からなる直列抵抗回路に接続されている。起動回路４１は、電源の起動時に、ＶＣＣ端子３５に電流を供給する。
【００３５】
低電圧停止回路４２は、ＶＣＣ端子３５および起動回路４１に接続されている。低電圧停止回路４２は、起動回路４１から供給される電流によりＶＣＣ端子３５の電圧が制御ＩＣ３１の動作に必要な電圧まで上昇すると、起動回路４１からＶＣＣ端子３５への電流の供給を停止させる。その後のＶＣＣ端子３５への電流供給は、補助コイル７から行われる。レギュレータ４３は、ＶＣＣ端子３５に接続されおり、ＶＣＣ端子３５の電圧に基づいて、制御ＩＣ３１の各部の動作に必要な基準電圧を生成する。電源が起動した後、制御ＩＣ３１は、レギュレータ４３から出力される基準電圧により駆動される。
【００３６】
ＰＷＭコンパレータ４８の反転入力端子および非反転入力端子は、それぞれ、ＩＳ端子３４およびＦＢ端子３３に接続されている。ＰＷＭコンパレータ４８は、反転入力端子の電圧と非反転入力端子の電圧の大小関係により、出力を反転させる。ＰＷＭコンパレータ４８の出力は、ドライバ回路４６に入力される。
【００３７】
ドライバ回路４６には、発振器４５が接続されており、発振器４５から発振信号が入力される。発振器４５からドライバ回路４６にターンオン信号が入力され、かつＰＷＭコンパレータ４８の非反転入力端子の電圧（すなわち、ＦＢ端子３３の電圧）が反転入力端子の電圧（すなわち、ＩＳ端子３４の電圧）よりも大きいときに、ドライバ回路４６の出力信号は、Ｈｉ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＨｉ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートを駆動する。
【００３８】
一方、ＰＷＭコンパレータ４８の反転入力端子の電圧が非反転入力端子の電圧よりも大きくなると、ＰＷＭコンパレータ４８が反転し、ドライバ回路４６の出力信号は、Ｌｏｗ状態になる。出力アンプ４７は、ドライバ回路４６から出力されるＬｏｗ状態の信号を増幅し、ＯＵＴ端子３６を介してＭＯＳＦＥＴ１９のゲートに供給する。従って、ＭＯＳＦＥＴ１９はオフ状態となり、ＭＯＳＦＥＴ１９に電流が流れなくなる。このように、２次側の出力電圧に応じてＰＷＭコンパレータ４８のスレッシュレベルを変化させて、ＭＯＳＦＥＴ１９のオン期間を可変制御することにより、２次側の出力電圧が安定化する。
【００３９】
また、２つのブラウンアウト抵抗５１，５２の中間ノードは、ＢＯコンパレータ４４の非反転入力端子に接続されている。ＢＯコンパレータ４４の反転入力端子は、基準電源５０に接続されている。ＢＯコンパレータ４４は、非反転入力端子の電圧と反転入力端子の電圧の大小関係により、出力を反転させる。ＢＯコンパレータ４４には、ブラウンアウト抵抗５１，５２で抵抗分圧された低い電圧の信号が入力されるので、ＢＯコンパレータ４４を低耐圧ＭＯＳにより構成することができる。ＢＯコンパレータ４４の出力は、ドライバ回路４６に入力される。
【００４０】
ドライバ回路４６からＨｉ状態の信号が出力されている状態で、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも大きいときには、ドライバ回路４６の出力信号は、Ｈｉ状態のままである。ＡＣ入力からの電圧供給がなくなり、一次側の入力電圧が低下すると、ＢＯコンパレータ４４の非反転入力端子の電圧が反転入力端子の電圧よりも小さくなる。そうすると、ドライバ回路４６の出力信号が反転してＬｏｗ状態となり、ＭＯＳＦＥＴ１９のスイッチング動作が停止し、ブラウンアウト機能が働くことになる。
【００４１】
ラッチ回路４９は、ドライバ回路４６に接続されている。ラッチ回路４９は、二次側出力電圧の上昇、制御ＩＣ３１の発熱、または二次側出力電圧の低下などの異常状態が検出されたときに、過電圧保護、過熱保護または過電流保護のためドライバ回路４６の出力を強制ＬＯＷ状態とし、二次側出力への電力供給を停止する。この状態は、ＶＣＣ電源電圧が低下し、制御ＩＣ３１がリセットされるまで保持される。
【００４２】
特に限定しないが、例えば、制御ＩＣ３１の各回路等を構成する素子は、同一半導体基板上に形成される。この場合、ブラウンアウト抵抗５１，５２は、他の素子とともに、半導体基板上に形成される層間絶縁膜の間にポリシリコンやＣｒＳｉ等により形成される。ブラウンアウト抵抗５１，５２の抵抗値は、特に限定しないが、１ＭΩ以上であり、その抵抗値の上限は特にないが、ＩＣ内に作成可能な抵抗値の上限以下である。例えば、１０ＭΩ程度以下である。
【００４３】
図２は、起動回路の構成を示す回路図である。図２に示すように、起動回路４１は、ＶＨ端子（高耐圧入力端子）６１、ＢＯ端子（ブラウンアウト入力端子）６２、ｏｎ／ｏｆｆ端子（オン/オフ信号入力端子）６３およびＶＣＣ端子（電源電圧端子）６４を備えている。ＶＨ端子６１およびＶＣＣ端子６４は、それぞれ、制御ＩＣ３１のＶＨ端子３２およびＶＣＣ端子３５に接続されている。ＢＯ端子６２は、２つのブラウンアウト抵抗５１，５２からなる直列抵抗回路に接続されている。ｏｎ/ｏｆｆ端子６３は、低電圧停止回路４２に接続されている。
【００４４】
また、起動回路４１は、起動素子６５を備えている。起動素子６５は、３つの高耐圧ＪＦＥＴ８１，８２，８３を備えている。これら３つのＪＦＥＴ８１，８２，８３は、ノーマリオン型の電界効果型接合トランジスタであり、それらのゲート端子は、接地されている。また、これら３つのＪＦＥＴ８１，８２，８３のドレイン端子は、ＶＨ端子６１に共通接続されている。第１のＪＦＥＴ８１のソース端子は、第１のＰＭＯＳトランジスタ６７のソース端子および第２のＰＭＯＳトランジスタ６９のソース端子に接続されている。
【００４５】
第１のＰＭＯＳトランジスタ６７のゲート端子は、第２のＰＭＯＳトランジスタ６９のゲート端子およびドレイン端子に共通接続されている。第２のＰＭＯＳトランジスタ６９のドレイン端子は、負荷７０に接続されている。第１のＰＭＯＳトランジスタ６７のドレイン端子とＶＣＣ端子６４の間には、第１のＮＭＯＳトランジスタ６８が接続されている。
【００４６】
第１のＮＭＯＳトランジスタ６８のゲート端子は、抵抗６６を介して第２のＪＦＥＴ８２のソース端子に接続されている。また、第１のＮＭＯＳトランジスタ６８のゲート端子は、第２のＮＭＯＳトランジスタ７１のドレイン端子に接続されている。第２のＮＭＯＳトランジスタ７１のゲート端子は、ｏｎ/ｏｆｆ端子６３に接続されている。第２のＮＭＯＳトランジスタ７１のソース端子は、接地されている。また、第２のＮＭＯＳトランジスタ７１のゲート端子は、抵抗７２を介して接地されている。第３のＪＦＥＴ８３のソース端子は、ＢＯ端子６２に接続されている。
【００４７】
このような構成の起動回路４１では、第２のＰＭＯＳトランジスタ６９の電圧電流特性と負荷７０のインピーダンスによって、第２のＰＭＯＳトランジスタ６９に流れる電流が決まる。第２のＰＭＯＳトランジスタ６９と第１のＰＭＯＳトランジスタ６７はカレントミラー接続になっている。そして、第２のＰＭＯＳトランジスタ６９のＷ／Ｌの値が１であるのに対して、第１のＰＭＯＳトランジスタ６７のＷ／Ｌの値は１００である。従って、第１のＰＭＯＳトランジスタ６７には、第２のＰＭＯＳトランジスタ６９の１００倍の電流が流れる。なお、ＷおよびＬは、それぞれ、チャネル幅およびチャネル長である。
【００４８】
第１のＮＭＯＳトランジスタ６８は、ｏｎ/ｏｆｆ端子６３を介して低電圧停止回路４２から供給されるオン／オフ信号に基づいて、オン状態とオフ状態が切り替わるスイッチとして機能する。オン／オフ信号がＬｏｗ状態の場合には、第２のＮＭＯＳトランジスタ７１がオフ状態となり、第１のＮＭＯＳトランジスタ６８のゲート端子に高い電圧が入力されるので、スイッチがオン状態となる。このスイッチがオン状態になることによって、上述した電源の起動時に、起動回路４１から制御ＩＣ３１のＶＣＣ端子３５に電流が供給される。
【００４９】
一方、オン／オフ信号がＨｉ状態の場合には、第２のＮＭＯＳトランジスタ７１がオン状態となり、第１のＮＭＯＳトランジスタ６８のゲート電圧がゼロになるので、スイッチがオフ状態となる。従って、ＶＨ端子６１とＶＣＣ端子６４の間の電流経路が遮断されるので、起動回路４１からＶＣＣ端子３５への電流の供給が停止する。
【００５０】
ここで、起動回路４１を構成するＪＦＥＴ８１，８２，８３が３０Ｖ程度でピンチオフする特性を有する場合、制御ＩＣ３１のＶＨ端子３２の検出可能な電圧範囲は、３０Ｖ以下になる。電源コンデンサ３の、ブラウンアウト機能によりＭＯＳＦＥＴ１９のオン／オフ動作を停止させたい電圧が３０Ｖ以下である場合には、前記ツェナーダイオード４を介さずに、電源コンデンサ３にＶＨ端子３２を直接接続することができる。
【００５１】
３０Ｖよりも高い電圧で、ブラウンアウト機能により、ＭＯＳＦＥＴ１９のオン／オフ動作を停止させたい場合には、図１に示すように、電源コンデンサ３とＶＨ端子３２の間にツェナーダイオード４を挿入して電圧を調整する必要がある。なお、電源コンデンサ３とＶＨ端子３２の間のツェナーダイオード４を使わずに、電源コンデンサ３に直列抵抗回路を接続し、その直列抵抗回路により電源コンデンサ３の電圧を抵抗分圧してＶＨ端子３２に印加するような構成としてもよい。
【００５２】
図３は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。また、図４および図５は、それぞれ、図３に示す半導体装置を切断線Ｘ−Ｘ'およびＹ−Ｙ'で切断した断面図である。なお、図３では、半導体装置の特徴を明瞭に示すため、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す。この半導体装置は、前記起動素子６５を構成する。
【００５３】
図３〜図５に示すように、ゲート領域１０２となるｐウェル領域が、ｐ基板１０１の表面層に選択的に形成されている。また、ｐ基板１０１の表面層には、ドリフト領域１０３となる低濃度のｎウェル領域が、ゲート領域１０２の一部に所定の幅で入り込むように選択的に形成されている。さらに、ｐ基板１０１の表面層の、ドリフト領域１０３の入り込んだ箇所には、ソース領域１０４となる高濃度のｎウェル領域が選択的に例えば８個形成されている。なお、ソース領域１０４は、ドリフト領域１０３の入り込んだ箇所のすべて、例えばドリフト領域１０３の入り込んだ８箇所のすべてに形成されていてもよいし、ドリフト領域１０３の入り込んだ一部の箇所、例えばドリフト領域１０３の入り込んだ８箇所のうちの７箇所以下に形成されていてもよい。
【００５４】
ドレイン領域１０５となる高濃度のｎウェル領域は、ソース領域１０４と対向して、ｐ基板１０１の表面層の、ソース領域１０４から離れた箇所に選択的に形成されている。ソース領域１０４は、ドレイン領域１０５から等間隔となる円周上に形成されている。ソース領域１０４とドレイン領域１０５は、拡散により同時に形成される。
【００５５】
ドリフト領域１０３がゲート領域１０２に接する箇所には、ゲートポリシリコン電極１０７がゲート領域１０２とドリフト領域１０３に跨がるように形成されている。ソース領域１０４が形成されている箇所では、ゲートポリシリコン電極１０７は、ドリフト領域１０３上のＬＯＣＯＳ酸化膜１０８上に形成されている。ＬＯＣＯＳ酸化膜１０８、ゲートポリシリコン電極１０７、ゲート領域１０２、ソース領域１０４およびドレイン領域１０５の上には、層間絶縁膜１０９が設けられている。
【００５６】
層間絶縁膜１０９の上には、ゲート電極配線１０６となる金属配線、ドレイン電極配線１１０となる金属配線、第１のソース電極配線１１１となる金属配線、第２のソース電極配線１１２となる金属配線、および第３のソース電極配線１１３となる金属配線が形成されている。ゲート電極配線１０６は、ドレイン領域１０５、ドリフト領域１０３およびソース領域１０４を取り囲むように、ゲート領域１０２の上に形成されている。
【００５７】
ゲート電極配線１０６は、層間絶縁膜１０９を貫通するゲートコンタクト部１１４およびポリシリコンコンタクト部１１５を介してゲート領域１０２およびゲートポリシリコン電極１０７に電気的に接続されている。ゲート電極配線１０６は、常に接地される。ドレイン電極配線１１０は、層間絶縁膜１０９を貫通するドレインコンタクト部１１６を介してドレイン領域１０５に電気的に接続されている。ドレイン領域１０５は、第１のＪＦＥＴ８１、第２のＪＦＥＴ８２および第３のＪＦＥＴ８３に共通のドレイン領域であり、ドレイン電極配線１１０は、起動回路４１のＶＨ端子６１に接続される。
【００５８】
第１のソース電極配線１１１は、層間絶縁膜１０９を貫通するソースコンタクト部１１７を介して例えば６個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された６個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。第２のソース電極配線１１２は、層間絶縁膜１０９を貫通するソースコンタクト部１１８を介して例えば別の１個のソース領域１０４に電気的に接続されている。第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、前記第２のＪＦＥＴ８２のソース領域となる。
【００５９】
第３のソース電極配線１１３は、層間絶縁膜１０９を貫通するソースコンタクト部１１９を介して例えばさらに別の１個のソース領域１０４に電気的に接続されている。第３のソース電極配線１１３が電気的に接続された１個のソース領域１０４は、前記第３のＪＦＥＴ８３のソース領域となる。なお、ここでは、８個のソース領域１０４を６個と１個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、ソース領域１０４の数も８個に限らない。
【００６０】
上述した構成の起動素子６５では、高耐圧化のための構造をゲート領域１０２とドリフト領域１０３の接合が担当し、大電流のための構造をソース領域１０４が担当するように役割分担しているので、高耐圧化と低オン抵抗化を両立することができる。ドレイン領域１０５に電圧が印加されるとドレイン電流が放射状に流れる。ソース領域１０４が正電位にバイアスされ、この電位が上昇してある電位になるとドリフト領域１０３が空乏層によりカットオフされ、ドレイン電流が遮断される。この実施の形態では、ドレイン−ソース間は、主にゲート領域１０２とドリフト領域１０３の接合により、例えば５００Ｖ以上の耐圧を持つように設計される。
【００６１】
以下ブラウンアウト抵抗５１の形成方法について示す。ｐ型基板１０１の上に、層間絶縁膜として厚さ６０００ÅのＬＯＣＯＳ、厚さ１０００ÅのＣＶＤ酸化膜を順次形成した上に適宜不純物を導入したポリシリコンを堆積およびパターニングしてブラウンアウト抵抗５１を形成する。また、このブラウンアウト抵抗５１の上に層間絶縁膜として厚さ約１００００ÅのＣＶＤ酸化膜を形成し、その上にさらに配線層が形成されている。ブラウンアウト抵抗５１の耐圧は、起動素子６５を介してＶＨ端子に接続された素子や配線層などと同様に、起動素子がカットオフした際のソース電圧（カットオフ電圧）より大きければよい。
【００６２】
このように、ブラウンアウト抵抗５１を、起動素子６５を介してＶＨ端子と接続する構成とすることにより、ブラウンアウト抵抗５１の耐圧を小さくできる。また、ブラウンアウト抵抗５１の耐圧を小さくできるため、上記のような通常の半導体プロセスによりブラウンアウト抵抗５１を形成できる。また、ブラウンアウト抵抗５１の上に層間絶縁膜を介して配線層などを形成することが可能であるため、ブラウンアウト抵抗５１用に素子面積を大きくする必要がない。
【００６３】
（実施の形態２）
図６は、この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。図６に示すように、実施の形態２のスイッチング電源装置では、ＡＣ入力電圧を半波整流した電圧が制御ＩＣ３１のＶＨ端子３２に入力される。この場合には、ＡＣ入力電圧がゼロになった場合でもＶＨ端子３２の電圧がゼロにならないようにするために、例えば、次のような構成の平滑回路が必要となる。
【００６４】
実施の形態２では、実施の形態１のスイッチング電源装置の構成に、逆流防止用のダイオード２３、コンデンサ２４および２個の抵抗２５，２６が追加されている。また、実施の形態２では、ＶＨ端子３２に接続されたツェナーダイオード４のカソード端子の接続先が、実施の形態１と異なる。その他の構成は、実施の形態１と同じであるので、重複する説明を省略する。また、起動回路とその中の起動素子の構成は、実施の形態１と同じであるので、説明を省略する。
【００６５】
ダイオード２３のアノード端子は、一方のＡＣ入力端子１に接続されている。ダイオード２３のカソード端子は、第１の抵抗２５の一端に接続されている。第１の抵抗２５の他端は、ＶＨ端子３２に接続されたツェナーダイオード４のカソード端子と、第２の抵抗２６の一端に接続されている。第２の抵抗２６の他端は接地されている。コンデンサ２４は、第２の抵抗２６に並列に接続されており、ＡＣ入力からの電圧供給がない場合の電圧低下を抑える機能を有する。
【００６６】
第２の抵抗２６は、コンデンサ２４の放電用の抵抗であり、ＡＣ入力からの電圧供給がなくなった後にコンデンサ２４に高い電圧が残るのを防ぐ。第１の抵抗２５は、コンデンサ２４とともにローパスフィルタを構成しており、ＡＣ入力により電圧が急上昇するのを抑える。また、第１の抵抗２５は、第２の抵抗２６との間で抵抗分圧し、ＶＨ端子３２に入力される電圧を調整する分圧抵抗となっている。実施の形態１と同様に、第１および第２の抵抗２５，２６の中間ノードとＶＨ端子３２の間のツェナーダイオード４を使わずに、第１および第２の抵抗２５，２６の中間ノードにＶＨ端子３２を直接接続する構成としてもよい。
【００６７】
（実施の形態３）
図７は、この発明の実施の形態３にかかる起動回路の一例の構成を示す回路図である。図８は、この発明の実施の形態３にかかる起動回路の他の例の構成を示す回路図である。図７に示すように、実施の形態３の起動回路４１では、起動素子８５に、実施の形態１には設けられていた第３のＪＦＥＴ８３がなく、第１のＪＦＥＴ８１と第２のＪＦＥＴ８２の２つの高耐圧ＪＦＥＴが設けられている。そして、図７に示す例では、第１のＪＦＥＴ８１のソース端子がＢＯ端子６２に接続されている。
【００６８】
第１のＪＦＥＴ８１のソース端子の電圧は、制御ＩＣ３１のＶＨ端子３２の電圧に連動する。従って、第１のＪＦＥＴ８１のソース端子の電圧をＢＯ端子６２から出力させ、その電圧をブラウンアウト抵抗５１，５２により抵抗分圧するようにしても、ブラウンアウト機能を働かせることができる。また、図８に示す例のように、ＢＯ端子６２を、第１のＪＦＥＴ８１のソース端子の代わりに、第２のＪＦＥＴ８２のソース端子に接続する構成としてもよい。起動回路４１のその他の構成は、実施の形態１と同じである。
【００６９】
図９は、この発明の実施の形態３にかかる半導体装置の要部を、金属配線、層間絶縁膜およびＬＯＣＯＳ酸化膜を省略して示す平面図である。この半導体装置は、前記起動素子８５を構成する。図９に示すように、第１のソース電極配線１１１は、ソースコンタクト部１１７を介して、例えば８個のソース領域１０４のうちの例えば７個のソース領域１０４に電気的に接続されている。第１のソース電極配線１１１が電気的に接続された７個のソース領域１０４は、前記第１のＪＦＥＴ８１のソース領域となる。
【００７０】
また、第２のソース電極配線１１２は、ソースコンタクト部１１８を介して、例えば８個のソース領域１０４のうちの残り（例えば１個）のソース領域１０４に電気的に接続されている。第２のソース電極配線１１２が電気的に接続された１個のソース領域１０４は、前記第２のＪＦＥＴ８２のソース領域となる。なお、ここでは、８個のソース領域１０４を６個と１個と１個に分けたが、これに限らず、どのような組み合わせであってもよい。起動電流を確保するためには、第１のＪＦＥＴ８１のソース領域の数が、第２のＪＦＥＴ８２のソース領域の数よりも多いことが望ましい。また、ソース領域１０４の数も８個に限らない。
【００７１】
以上説明したように、実施の形態１〜３によれば、同一半導体基板内にブラウンアウト抵抗５１，５２が集積されているので、ブラウンアウト抵抗５１，５２を内蔵する制御ＩＣ３１が得られる。従って、制御ＩＣ３１に外付けする部品の数が減るので、部品コストや組み立てコストの低減と、小型化を図ることができる。また、実施の形態１によれば、ブラウンアウト抵抗５１，５２に電圧を供給するための専用の第３のＪＦＥＴ８３を有するので、実施の形態３に対して次のような利点を有する。すなわち、電源起動時にＶＣＣ端子６４へ供給する起動電流が変化すると、それに応じて第１のＪＦＥＴ８１のソース端子または第２のＪＦＥＴ８２のソース端子の電圧も変化する。
【００７２】
そのため、起動電流が多く流れている場合と、少ない場合とで、第１のＪＦＥＴ８１のソース端子または第２のＪＦＥＴ８２のソース端子の電圧が異なるため、実施の形態３では、状態により１次側電圧の検出値に大きな差が出ることがある。それに対して、実施の形態１では、起動電流が変化しても、第３のＪＦＥＴ８３にはブラウンアウト抵抗５１，５２により決まる一定の電流しか流れないので、第３のＪＦＥＴ８３のソース端子の電圧は、常に一定となる。従って、電源の動作状態の影響を受けずに、安定して電圧を検出することができる。
【００７３】
また、実施の形態１によれば、ブラウンアウト抵抗５１，５２の合成抵抗を数ＭΩと大きくすることによって、第３のＪＦＥＴ８３には数十μＡの電流しか流れないので、第３のＪＦＥＴ８３の内部インピーダンスによる電圧降下が少ない。従って、ＶＨ端子６１の電圧と第３のＪＦＥＴ８３のソース端子の電圧がほぼ同じになるので、１次側電圧を正確に検出することができるという効果が得られる。
【００７４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した数値は一例であり、本発明はそれらの値に限定されるものではない。また、第１のＪＦＥＴ８１、第２のＪＦＥＴ８２および第３のＪＦＥＴ８３は、ゲート領域やドレイン領域が共通化された構成としたが、ゲート領域やドレイン領域を独立して有する素子としてもよい。さらに、半導体装置の説明においては第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【００７５】
以上のように、本発明にかかる半導体装置、スイッチング電源用制御ＩＣおよびスイッチング電源装置は、スイッチング電源装置に有用であり、特に、ブラウンアウト機能を有するスイッチング電源装置に適している。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施の形態１にかかるスイッチング電源装置の構成を示す回路図である。
【図２】図１に示すスイッチング電源装置の起動回路の構成を示す回路図である。
【図３】この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図４】図３に示す半導体装置を切断線Ｘ−Ｘ'で切断した断面図である。
【図５】図３に示す半導体装置を切断線Ｙ−Ｙ'で切断した断面図である。
【図６】この発明の実施の形態２にかかるスイッチング電源装置の構成を示す回路図である。
【図７】この発明の実施の形態３にかかる起動回路の一例の構成を示す回路図である。
【図８】この発明の実施の形態３にかかる起動回路の他の例の構成を示す回路図である。
【図９】この発明の実施の形態３にかかる半導体装置の要部を示す平面図である。
【図１０】従来のスイッチング電源装置の構成を示す回路図である。
【図１１】従来のスイッチング電源装置の構成を示す回路図である。
【図１２】従来のスイッチング電源装置に用いられる起動回路の構成を示す回路図である。
【符号の説明】
【００７７】
３１ 制御ＩＣ
４１ 起動回路
５１，５２ ブラウンアウト抵抗
６８ ＮＭＯＳトランジスタ
８１ 第１のＪＦＥＴ
８２ 第２のＪＦＥＴ
８３ 第３のＪＦＥＴ
１０１ ｐ基板
１０２ ゲート領域
１０３ ドリフト領域
１０４ ソース領域
１０５ ドレイン領域
１０６ ゲート電極配線
１０７ ゲートポリシリコン電極
１１０ ドレイン電極配線
１１１ 第１のソース電極配線
１１２ 第２のソース電極配線
１１３ 第３のソース電極配線
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、
複数の前記ソース領域のうちの残りのソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、
複数の前記ソース領域のうちの別の１つ以上のソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、
複数の前記ソース領域のうちの残りのソース領域からなる第３ソース領域群に含まれるソース領域に接続された第３のソース電極と、
を備えることを特徴とする半導体装置。
【請求項３】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項４】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第２の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項５】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地された第３の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第３の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項６】
前記第１の高耐圧電界効果型接合トランジスタおよび前記第２の高耐圧電界効果型接合トランジスタが前記請求項１に記載の半導体装置により構成されており、
前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、
前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されていることを特徴とする請求項３または４に記載のスイッチング電源用制御ＩＣ。
【請求項７】
前記第１の高耐圧電界効果型接合トランジスタ、前記第２の高耐圧電界効果型接合トランジスタおよび前記第３の高耐圧電界効果型接合トランジスタが前記請求項２に記載の半導体装置により構成されており、
前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、
前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されており、
前記第３の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第３のソース電極に接続されていることを特徴とする請求項５に記載のスイッチング電源用制御ＩＣ。
【請求項８】
前記起動回路および前記２つのブラウンアウト抵抗が同一半導体基板内に集積されていることを特徴とする請求項３〜７のいずれか一つに記載のスイッチング電源用制御ＩＣ。
【請求項９】
前記請求項３〜８のいずれか一つに記載のスイッチング電源用制御ＩＣを有することを特徴とするスイッチング電源装置。
【請求項１】
第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、
複数の前記ソース領域のうちの残りのソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、
を備えることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表面層に選択的に形成された第１導電型のゲート領域と、
前記ゲート領域に接して入り込み前記半導体基板の表面層に複数形成された第２導電型のソース領域と、
前記半導体基板の表面層に前記ソース領域と対向し同ソース領域と等間隔に形成された第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれ同両領域と接し前記半導体基板の表面層に形成された第２導電型のドリフト領域と、
前記ゲート領域と接続されたゲート電極と、
前記ドレイン領域と接続されたドレイン電極と、
複数の前記ソース領域のうちの１つ以上のソース領域からなる第１ソース領域群に含まれるソース領域に接続された第１のソース電極と、
複数の前記ソース領域のうちの別の１つ以上のソース領域からなる第２ソース領域群に含まれるソース領域に接続された第２のソース電極と、
複数の前記ソース領域のうちの残りのソース領域からなる第３ソース領域群に含まれるソース領域に接続された第３のソース電極と、
を備えることを特徴とする半導体装置。
【請求項３】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項４】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第２の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項５】
ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記ドレイン端子に印加される１次側電圧に基づく電流を流す第１の高耐圧電界効果型接合トランジスタ、前記第１の高耐圧電界効果型接合トランジスタのソース端子に接続されたスイッチ用トランジスタ、ドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地され、ソース端子から前記スイッチ用トランジスタを制御するための信号を出力する第２の高耐圧電界効果型接合トランジスタ、およびドレイン端子に外部から１次側電圧が印加され、ゲート端子が接地された第３の高耐圧電界効果型接合トランジスタ、を含む起動回路と、
前記第３の高耐圧電界効果型接合トランジスタのソース端子に接続され、該ソース端子の電圧を抵抗分圧する２つのブラウンアウト抵抗からなる直列抵抗回路と、
を備えることを特徴とするスイッチング電源用制御ＩＣ。
【請求項６】
前記第１の高耐圧電界効果型接合トランジスタおよび前記第２の高耐圧電界効果型接合トランジスタが前記請求項１に記載の半導体装置により構成されており、
前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、
前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されていることを特徴とする請求項３または４に記載のスイッチング電源用制御ＩＣ。
【請求項７】
前記第１の高耐圧電界効果型接合トランジスタ、前記第２の高耐圧電界効果型接合トランジスタおよび前記第３の高耐圧電界効果型接合トランジスタが前記請求項２に記載の半導体装置により構成されており、
前記第１の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第１のソース電極に接続されており、
前記第２の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第２のソース電極に接続されており、
前記第３の高耐圧電界効果型接合トランジスタのドレイン端子、ゲート端子およびソース端子が、それぞれ、前記半導体装置のドレイン電極、ゲート電極および第３のソース電極に接続されていることを特徴とする請求項５に記載のスイッチング電源用制御ＩＣ。
【請求項８】
前記起動回路および前記２つのブラウンアウト抵抗が同一半導体基板内に集積されていることを特徴とする請求項３〜７のいずれか一つに記載のスイッチング電源用制御ＩＣ。
【請求項９】
前記請求項３〜８のいずれか一つに記載のスイッチング電源用制御ＩＣを有することを特徴とするスイッチング電源装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００８−１３０７３３（Ｐ２００８−１３０７３３Ａ）
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願番号】特願２００６−３１２７５６（Ｐ２００６−３１２７５６）
【出願日】平成１８年１１月２０日（２００６．１１．２０）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
【公開日】平成２０年６月５日（２００８．６．５）
【国際特許分類】
【出願日】平成１８年１１月２０日（２００６．１１．２０）
【出願人】（５０３３６１２４８）富士電機デバイステクノロジー株式会社 (1,023)
【Ｆターム（参考）】
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