半導体装置の製造方法
【課題】 シャロートレンチアイソレーション法により素子分離絶縁膜を形成した後に、従来の方法で自然酸化膜除去のための水素熱処理を行うと、所望のトランジスタ特性が得られない場合がある。
【解決手段】 シリコン基板を、水素を含む還元性雰囲気中で、温度が９３０℃〜１０３０℃の範囲内であり、時間が０秒よりも長くかつ３０秒以下の条件で第１の熱処理を行う。第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、温度が第１の熱処理時の基板温度よりも低く、かつ９００℃〜９８０℃の範囲の基板温度に、０秒よりも長くかつ３０秒よりも短い時間維持して第２の熱処理を行う。
【解決手段】 シリコン基板を、水素を含む還元性雰囲気中で、温度が９３０℃〜１０３０℃の範囲内であり、時間が０秒よりも長くかつ３０秒以下の条件で第１の熱処理を行う。第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、温度が第１の熱処理時の基板温度よりも低く、かつ９００℃〜９８０℃の範囲の基板温度に、０秒よりも長くかつ３０秒よりも短い時間維持して第２の熱処理を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水素を含む還元性雰囲気中で熱処理を行うことにより自然酸化膜を除去する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
２種類の厚さを有するゲート絶縁膜を形成する従来の方法について説明する。まず、シリコン基板の表層部に、シャロートレンチアイソレーション法により、素子分離絶縁膜を形成する。素子分離絶縁膜により、複数の活性領域が画定される。活性領域の表面を熱酸化することにより、相対的に厚いゲート絶縁膜となる第１のゲート絶縁膜を形成する。
【０００３】
相対的に厚いゲート絶縁膜を形成すべき活性領域をレジストパターンで覆い、相対的に薄いゲート絶縁膜を形成すべき活性領域上の第１のゲート絶縁膜をフッ酸等で除去する。硫酸と過酸化水素水との混合液（ＳＰＭ薬液）を用いてレジストパターンを除去する。その後、アンモニア水と過酸化水素水との混合液（ＳＣ−１洗浄液）及び塩酸と過酸化水素水との混合液（ＳＣ−２洗浄液）を用いて、基板表面の洗浄を行う。
【０００４】
活性領域の表面を熱酸化することにより、第１のゲート絶縁膜が形成されていない活性領域に、相対的に薄い第２のゲート絶縁膜を形成する。
【０００５】
洗浄中に、相対的に薄いゲート絶縁膜を形成すべき活性領域の表面に、自然酸化膜が形成される。第２のゲート絶縁膜を形成する前に、水素雰囲気中において、９００℃〜１０５０℃で熱処理（水素熱処理）を行うことにより、この自然酸化膜を除去する方法が知られている。
【０００６】
また、水素雰囲気中で、シリコンウエハを、温度１２００℃〜１３５０℃の条件で熱処理を行うことにより、結晶成長時に導入されるクリスタルオリジネイテッドパーティクル（ＣＯＰ）を低減させることができる。引き続いて、９００℃〜１２００℃で熱処理を行うことにより、マイクロラフネスやヘイズを低減させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−８７９６０号公報
【特許文献２】特開２００４−１５２９６５号公報
【特許文献３】特開平１１−３５４５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
水素を含む還元性雰囲気中で熱処理を行うことにより、自然酸化膜を除去し、マイクロラフネスを低減させることができる。ところが、シャロートレンチアイソレーション法により素子分離絶縁膜を形成した後に、従来の方法で自然酸化膜除去のための水素熱処理を行うと、所望のトランジスタ特性が得られない場合があることが判明した。
【課題を解決するための手段】
【０００９】
本発明の一観点によると、
シリコン基板を、水素を含む還元性雰囲気中で、温度が９３０℃〜１０３０℃の範囲内であり、時間が０秒よりも長くかつ３０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、温度が前記第１の熱処理時の基板温度よりも低く、かつ９００℃〜９８０℃の範囲の基板温度に、０秒よりも長くかつ３０秒よりも短い時間維持して第２の熱処理を行う工程と
を有する半導体装置の製造方法が提供される。
【００１０】
本発明の他の観点によると、
シリコン基板を、水素を含む還元性雰囲気中で、温度が９５０℃〜１０５０℃の範囲内であり、時間が０秒よりも長くかつ６０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、第２の熱処理として、−２０℃／ｓよりも遅い第１の降温レートで前記シリコン基板の温度を低下させる工程と、
前記第２の熱処理後、前記第１の降温レートよりも速い第２の降温レートで、前記シリコン基板の温度を低下させる工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
第１の熱処理と第２の熱処理とに分けて、水素雰囲気中で熱処理することにより、所望のトランジスタ特性を得ることができる。
【図面の簡単な説明】
【００１２】
【図１−１】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その１）である。
【図１−２】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その２）である。
【図１−３】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その３）である。
【図１−４】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その４）である。
【図１−５】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その５）及び製造された半導体装置の断面図である。
【図２】（２Ａ）は、実施例による方法で製造した製造途中段階における活性領域と素子分離絶縁膜との境界近傍の断面図であり、（２Ｂ）は、従来例による方法で製造した製造途中段階における活性領域と素子分離絶縁膜との境界近傍の断面図である。
【図３】実施例で用いる急速加熱急速冷却装置の概略図である。
【図４】実施例及び変形例による方法で採用される水素熱処理時の基板温度の時刻暦を示すグラフである。
【図５】自然酸化膜が形成されたシリコン基板を水素熱処理したときの残膜の厚さと、水素熱処理時間との関係を、熱処理温度ごとに示すグラフである。
【発明を実施するための形態】
【００１３】
図１Ａ〜図１Ｏを参照して、実施例による半導体装置の製造方法について説明する。
【００１４】
図１Ａに示すように、シリコン基板１０を洗浄した後、その表面に、酸化シリコンからなる厚さ約１０ｎｍのバッファ膜１１を形成する。バッファ膜１１の形成には、例えばドライ酸化やパイロジェニック酸化が用いられる。バッファ膜１１の上に、窒化シリコンからなる厚さ約８０ｎｍ〜１３０ｎｍのマスク膜１２を形成する。マスク膜１２の形成には、例えば化学気相成長（ＣＶＤ）が用いられる。
【００１５】
図１Ｂに示すように、素子分離絶縁領域となる領域のマスク膜１２及びバッファ膜１１を除去する。マスク膜１２をエッチングマスクとして、シリコン基板１０の表層部をエッチングすることにより、素子分離溝１４を形成する。素子分離溝１４の内面を熱酸化することにより、厚さ約５ｎｍの酸化シリコン膜（図示せず）を形成する。
【００１６】
図１Ｃの構造に至るまでの工程について説明する。シリコン基板１０の上に、高密度プラズマを用いた化学気相成長（ＨＤＰ−ＣＶＤ）により、素子分離溝１４の深さよりも厚い酸化シリコン膜を堆積させる。化学機械研磨（ＣＭＰ）を行うことにより、マスク膜１２の上面よりも上に堆積している酸化シリコン膜を除去する。素子分離溝１４内には、酸化シリコンからなる素子分離絶縁膜１５が残る。窒素雰囲気中で、温度約９００℃の条件で熱処理を行うことにより、素子分離絶縁膜１５を緻密化させる。
【００１７】
緻密化後、フッ酸と熱リン酸を用いて、マスク膜１２及びバッファ膜１１を除去する。
【００１８】
図１Ｄに示すように、シリコン基板１０のシリコン表面が露出した活性領域１６Ａ〜１６Ｃが形成される。その後、フッ酸、ＳＣ−１洗浄液、及びＳＣ−２洗浄液を用いた洗浄を行う。
【００１９】
図２Ａに、素子分離絶縁膜１５と活性領域１６Ｂとの界面を拡大した断面図を示す。素子分離絶縁膜１５の縁には歪が発生しているため、素子分離絶縁膜１５の縁の近傍は、中央部分に比べて、フッ酸等によるエッチング速度が速くなる。このため、フッ酸処理を行うと、素子分離絶縁膜１５の縁の近傍が、中央部分に比べて深くエッチングされ、ディボット２０が発生する。ディボット２０は、フッ酸処理が繰り返される度に深くなる。
【００２０】
図１Ｅに示すように、酸化シリコンからなる厚さ約１０ｎｍの保護膜２１を形成する。図１Ｆに示すように、ＮＭＯＳＦＥＴを形成すべき活性領域１６Ａ、１６Ｂの表層部にｐ型不純物、例えばボロン（Ｂ）を注入することにより、ｐ型ウェル２５を形成する。ＰＭＯＳＦＥＴを形成すべき活性領域１６Ｃにｎ型不純物、例えばリン（Ｐ）または砒素（Ａｓ）を注入することにより、ｎ型ウェル２６を形成する。さらに、チャネルドープ及びしきい値制御用の不純物注入を行う。これらの不純物注入後、窒素雰囲気中で、温度９００℃〜１０５０℃の条件で、活性化アニールを行う。活性化アニール後、フッ酸により、保護膜２１を除去する。
【００２１】
図１Ｇに示すように、活性領域１６Ａ〜１６Ｃに、シリコン基板１０のシリコン表面が露出する。
【００２２】
図１Ｈに示すように、活性領域１６Ａ〜１６Ｃの表面を、温度８００℃の条件でウェット酸化することにより、相対的に厚いゲート絶縁膜となる厚さ７ｎｍの第１のゲート絶縁膜３０を形成する。
【００２３】
図１Ｉに示すように、シリコン基板１０の上に、レジストパターン３１を形成する。レジストパターン３１には、平面視において、相対的に薄いゲート絶縁膜を形成すべき活性領域１６Ｂを内包する開口３１Ａが形成されている。レジストパターン３１は、相対的に厚い第１のゲート絶縁膜３０を形成すべき活性領域１６Ａ、１６Ｃを覆っている。
【００２４】
図１Ｊに示すように、フッ酸を用いて、開口３１Ａ内に露出している第１のゲート絶縁膜３０（図１Ｉ）を除去する。
【００２５】
図１Ｋに示すように、ＳＰＭ薬液を用いてレジストパターン３１を除去する。さらに、ＳＣ−１洗浄液及びＳＣ−２洗浄液を用いた洗浄を行う。これらの洗浄後には、活性領域１６Ｂの表面に自然酸化膜３３が形成されている。
【００２６】
図１Ｌに示すように、自然酸化膜３３を除去するために、水素ガス雰囲気中で熱処理（水素熱処理）を行う。
【００２７】
図３に、この熱処理に用いられる急速加熱急速冷却装置の概略図を示す。チャンバ１０２内にウエハ保持台１０４が配置されている。ウエハ保持台１０４によって、アニール対象のシリコン基板１０が保持される。ウエハ保持台１０４で保持されたシリコン基板１０の上方に、複数の加熱用のランプ１０３が配備されている。加熱用ランプ１０３を点灯させることにより、シリコン基板１０を急速加熱することができる。
【００２８】
チャンバ１０２に、ガス導入口１０９及びガス排出口１１０が設けられている。ガス源１０６がバルブ１０８を介してガス導入口１０９に接続される。ガス源は、水素ガス源、窒素ガス源、及び酸素ガス源等を含む。ガス種ごとに設けられたバルブ１０８を調節することにより、チャンバ１０２内に、水素ガス、窒素ガス、酸素ガス、またはこれらの混合ガスを供給することができる。チャンバ１０２内に導入されたガスは、ガス排出口１１０からチャンバ外へ排出される。ガス排出口１１０には、排気ポンプ１１１が取り付けられており、チャンバ１０２内を大気圧よりも低い圧力まで減圧することができる。
【００２９】
図４Ａに、水素熱処理時における基板温度の時刻暦の一例を示す。なお、図４Ａに示した温度の時刻暦は、プログラムされた温度の目標値であり、現実の基板温度は、必ずしも図４Ａに示したように直線的に変動するわけではなく、図４Ａに示された折れ線で近似される時刻暦を辿る。
【００３０】
まず、チャンバ１０２内にシリコン基板１０を装填し、水素ガスを供給することにより、チャンバ１０２内を水素ガス１００％の雰囲気にする。基板温度を、Ｔ１まで上昇させ、６００℃以下の温度Ｔ１の状態を一定時間維持する。温度Ｔ１の状態を一定時間維持するのは、シリコン基板１０の温度を面内で均一にするためである。その後、基板温度をＴ２まで上昇させる。基板温度Ｔ２は、例えば１０００℃である。時刻ｔ１で基板温度がＴ２に到達すると、基板温度Ｔ２の状態を、例えば時刻ｔ２まで５秒間維持する。温度Ｔ２で一定時間維持する処理を、「第１の熱処理」ということとする。
【００３１】
第１の熱処理後、時刻ｔ３において基板温度がＴ３になるように、基板温度を降下させる。基板温度Ｔ３は、たとえば９５０℃である。基板温度Ｔ３の状態を、例えば時刻ｔ４まで１０秒間維持する。基板温度Ｔ３で一定時間維持する処理を、「第２の熱処理」ということとする。第２の熱処理後、基板温度を常温域まで低下させる。基板温度をＴ２からＴ３まで低下させるときの降温レートは、基板温度をＴ３から常温域まで低下させるときの降温レートよりも遅い。
【００３２】
第１の熱処理及び第２の熱処理により、図１Ｌに示したように、活性領域１６Ｂの表面に形成されていた自然酸化膜３３（図１Ｋ）が除去される。
【００３３】
図１Ｍに示すように、活性領域の表面を熱酸化する。第１のゲート絶縁膜３０が形成されていない活性領域１６Ｂの表面に、相対的に薄い第２のゲート絶縁膜３５が形成される。この熱酸化は、第１及び第２の熱処理を行った図３に示した装置を用い、導入ガスを水素から酸素に切り替えることにより行う。第２のゲート絶縁膜３５の厚さは、例えば１〜２ｎｍの範囲内である。なお。第１のゲート絶縁膜３０が形成されている活性領域１６Ａ、１６Ｃの表面においては、殆ど酸化は進まない。
【００３４】
第２のゲート絶縁膜３５を形成した後、Ｎ２ＯまたはＮＯ雰囲気中で、第１のゲート絶縁膜３０及び第２のゲート絶縁膜３５の窒化処理を行う。
【００３５】
図１Ｎに示すように、活性領域１６Ａ〜１６Ｃの上に、多結晶シリコンからなるゲート電極３６を形成する。
【００３６】
図１Ｏに示すように、活性領域１６Ａ、１６Ｂ内に、それぞれＮＭＯＳＦＥＴ５０、５１を形成し、活性領域１６Ｃ内に、ＰＭＯＳＦＥＴ５２を形成する。以下、これらのＭＯＳＦＥＴ形成手順を簡単に説明する。
【００３７】
ＰＭＯＳＦＥＴが配置される活性領域１６Ｃをレジストパターンで覆い、ゲート電極３６をマスクとして、ＮＭＯＳＦＥＴ５０、５１のエクステンション部形成のためのイオン注入を行う。不純物には、リンまたは砒素が用いられる。なお、ゲート絶縁膜の厚さが異なる２種類のＮＭＯＳＦＥＴ５０、５１のエクステンション部形成のためのイオン注入を、別々に行ってもよい。
【００３８】
ＰＭＯＳＦＥＴを形成すべき活性領域１６Ｃを覆っていたレジストパターンをアッシング及びウェット処理により除去する。ＮＭＯＳＦＥＴを形成すべき活性領域１６Ａ、１６Ｂを、新たなレジストパターンで覆い、ゲート電極３６をマスクとして、ＰＭＯＳＦＥＴ５２のエクステンション部形成のためのイオン注入を行う。不純物には、例えばボロンが用いられる。ゲート絶縁膜の厚さの異なる２種類のＰＭＯＳＦＥＴが形成される場合には、エクステンション部形成のためのイオン注入を、ゲート絶縁膜の厚さごとに、別々に行ってもよい。
【００３９】
ＮＭＯＳＦＥＴを形成すべき活性領域１６Ａ、１６Ｂを覆っていたレジストパターンを、アッシング及びウェット処理により除去する。次に、温度９００℃〜１０５０℃、時間６０秒以下の条件でラピッドサーマルアニール（ＲＴＡ）を行うことにより、エクステンション部に注入されている不純物を活性化させる。
【００４０】
ゲート電極３６の側面上に、サイドウォールスペーサ４０を形成する。その後、ソース及びドレインを形成するための不純物注入を、ＮＭＯＳＦＥＴとＰＭＯＮＦＥＴとで別々に行う。なお、ゲート絶縁膜の厚さが異なる２種類のＮＭＯＳＦＥＴごとに、別々にソース及びドレイン形成のためのイオン注入を行ってもよい。同様に、ゲート絶縁膜の厚さが異なる２種類のＰＭＯＳＦＥＴごとに、別々にソース及びドレイン形成のためのイオン注入を行ってもよい。温度９００℃〜１０５０℃、時間６０秒以下の条件でラピッドサーマルアニール（ＲＴＡ）を行うことにより、ソース及びドレインに注入されている不純物を活性化させる。
【００４１】
ソース及びドレインの表面、及びゲート電極の上面に、ＣｏＳｉ等の高融点金属シリサイド膜４１を形成する。高融点金属シリサイド膜４１は、例えば基板全面にＣｏＳｉ膜をスパッタリングにより堆積させ、５００℃で３０秒間の熱処理を行うことにより形成される。余分なＣｏＳｉ膜は、硫酸、塩酸、過酸化水素水、アンモニア水等を用いた洗浄（ＲＣＡ洗浄）により除去される。
【００４２】
ＮＭＯＳＦＥＴ５０、５１、及びＰＭＯＳＦＥＴ５２の上に、ダマシン法またはデュアルダマシン法を用いて多層配線層（図示せず）を形成する。
【００４３】
次に、図４Ａに示した温度Ｔ２での第１の熱処理と、温度Ｔ３での第２の熱処理とに分けて自然酸化膜を除去した効果について説明する。
【００４４】
図５に、自然酸化膜が形成されているシリコン基板を、水素雰囲気中で熱処理した後に残っている酸化膜の厚さの測定結果を示す。横軸は、水素雰囲気中での熱処理の時間を単位「秒」で表し、縦軸は、残膜の厚さを単位「ｎｍ」で表す。残膜の厚さは、エリプソメータを用いて測定した。なお、自然酸化膜は薬液処理により形成し、熱処理前の自然酸化膜の厚さは、０．７ｎｍであった。図中のアスタリスク、三角、菱形、正方形、丸記号は、それぞれ熱処理温度を９５０℃、９７０℃、９９０℃、１０００℃、及び１０１０℃とした場合の測定結果を示す。残膜の厚さが０．１ｎｍ以下の試料においては、自然酸化膜がほぼ完全に除去されていると考えられる。
【００４５】
１０００℃で１０秒間の熱処理を行うと、自然酸化膜がほぼ完全に除去される。自然酸化膜が除去された状態で、シリコン表面が１０００℃程度の高温に晒されると、シリコン原子のマイグレーションが生じる。
【００４６】
図２Ｂに、水素雰囲気中で、１０００℃で１０秒間の熱処理を行った後の、活性領域１６Ｂと素子分離絶縁膜１５との境界近傍の断面図の一例を示す。ディボット２０が発生していると、活性領域１６Ｂの縁の近傍のシリコン原子がマイグレーションすることにより、活性領域１６Ｂの表面の断面形状が変化して、丸みを帯びてしまう。この現象は、シリコンウエハを水素雰囲気中で熱処理することにより、シリコン原子をマイグレーションさせてＣＯＰを消滅させる現象と類似している。活性領域の表面の断面形状が変化すると、ゲート幅等が変化し、所望のトランジスタ特性が得られなくなる。
【００４７】
実施例においては、第１の熱処理を、Ｔ２＝１０００℃で５秒間行う。図５に示した評価結果から、１０００℃で５秒間の水素熱処理では、自然酸化膜が完全に除去されることは無く、０．１８ｎｍ程度の厚さの自然酸化膜が活性領域の表面に残っている。活性領域の表面に自然酸化膜が残っている状態では、シリコン原子のマイグレーションは生じにくい。
【００４８】
上記実施例では、第１の熱処理後、温度Ｔ３＝９５０℃で１０秒間の第２の熱処理を行う。図５に示した評価結果から、９５０℃で１０秒間の水素熱処理により、自然酸化膜の厚さが約０．２５ｎｍ減少していることがわかる。すなわち、第２の熱処理時に、自然酸化膜の厚さが約０．２５ｎｍだけ薄くなる。第１の熱処理後に残っている自然酸化膜の厚さが約０．１８ｎｍであるため、第２の熱処理において、自然酸化膜がほぼ完全に除去される。なお、シリコン原子のマイグレーションは、基板温度が低いほど生じにくい。例えば、基板温度が９５０℃程度であれば、シリコン原子のマイグレーションは生じにくい。このため、活性領域の表面の断面形状を維持したまま、自然酸化膜をほぼ完全に除去することができる。なお、例えば、エリプソメータによる膜厚の測定結果が０．１ｎｍ未満である場合に、「ほぼ完全に除去」されているということができる。
【００４９】
活性領域の表面の断面形状を維持しつつ、自然酸化膜を除去するためには、活性領域の表面に自然酸化膜が残っている時点で、第１の熱処理を終了させることが好ましい。具体的には、図５に示したように、エリプソメータによる残膜の厚さの測定結果が０．１ｎｍよりも厚い状態で第１の熱処理を終了させることが好ましい。例えば、第１の熱処理を１０１０℃で行う場合には、熱処理時間を４秒以下にすることが好ましく、９９０℃で行う場合には、熱処理時間を８秒以下にすることが好ましく、９７０℃で行う場合には、熱処理時間を１７秒以下にすることが好ましい。
【００５０】
第１の熱処理温度を高くすると、処理時間を短くすることができる。第１の熱処理の温度を１０３０℃よりも高くすると、極短い時間で自然酸化膜が除去されてしまうため、自然酸化膜が残っている状態で第１の熱処理を終了させる制御が困難である。また、第１の熱処理の温度が低すぎると、自然酸化膜が殆ど除去されないか、または第１の熱処理時間を極端に長くしなければならなくなる。このため、第１の熱処理温度は、９３０℃〜１０３０℃の範囲内とすることが好ましい。
【００５１】
第２の熱処理の温度は、できる限り低温にすることが好ましい。具体的には、シリコン表面のシリコン原子がマイグレーションし難い温度、より具体的には、９８０℃以下にすることが好ましい。また、第２の熱処理の温度が低すぎると、自然酸化膜が殆ど除去されなくなってしまう。このため、第２の熱処理の温度は、９００℃以上にすることが好ましい。
【００５２】
第１及び第２の熱処理の時間は、０秒よりも長ければよい。また、生産性の観点から、３０秒以下にすることが好ましい。なお、第１及び第２の熱処理の温度及び時間は、シリコン表面に形成されている自然酸化膜の厚さによって適切に選択することが好ましい。
【００５３】
上記実施例では、活性領域と素子分離絶縁膜との境界近傍において、活性領域の表面の断面の変形を抑制することができる。このため、活性領域に形成するＭＯＳＦＥＴの特性が所望の特性からずれてしまうことを抑制できる。
【００５４】
図４Ｂに、上記実施例の変形例による水素処理時の基板温度の時刻暦を示す。第１の熱処理が終了するまでの基板温度の時刻暦は、図４Ａの場合と同一である。図４Ｂに示した例においては、第１の熱処理後、時刻ｔ２からｔ５の期間、基板温度を緩やかに降温させている。時刻ｔ５において基板温度がＴ４に達した時点で、降温レートを速くしている。
【００５５】
基板温度を緩やかに降温させている期間ｔ２〜ｔ５に、図４Ａに示した温度Ｔ３での第２の熱処理と同等の現象が生じる。すなわち、この期間に、自然酸化膜の残膜が除去される。このように、第２の熱処理は、必ずしも基板温度を一定に維持する必要はない。緩やかに基板温度が低下している期間に、第１の熱処理後に残っている自然酸化膜が除去されればよい。この第２の熱処理時における降温レートは、自然酸化膜がほぼ完全に除去されるように設定すればよい。一例として、降温レートを−２０℃／ｓよりも遅くすることが好ましい。また、降温レートが遅すぎると、自然酸化膜が完全に除去された後も、基板温度が１０００℃以上に維持されていることが懸念される。このため、降温レートは、−５℃／ｓよりも速くすることが好ましい。
【００５６】
なお、降温レートは、自然酸化膜が完全に除去される時点で、基板温度ができるだけ低温になるように、具体的には９８０℃以下になるように設定することが好ましい。これにより、シリコン原子のマイグレーションを防止することができる。
【００５７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００５８】
１０ シリコン基板
１１ バッファ膜
１２ マスク膜
１４ 素子分離溝
１５ 素子分離絶縁膜
１６Ａ、１６Ｂ、１６Ｃ 活性領域
２０ ディボット
２１ 保護膜
２５ ｐ型ウェル
２６ ｎ型ウェル
３０ 第１のゲート絶縁膜
３１ レジストパターン
３１Ａ 開口
３３ 自然酸化膜
３５ 第２のゲート絶縁膜
３６ ゲート電極
４０ サイドウォールスペーサ
４１ 高融点金属シリサイド膜
５０、５１ ＮＭＯＳＦＥＴ
５２ ＰＭＯＳＦＥＴ
１０２ チャンバ
１０３ 加熱用ランプ群
１０４ ウエハ保持台
１０６ ガス源
１０８ バルブ
１０９ ガス導入口
１１０ ガス排出口
１１１ 排気ポンプ
【技術分野】
【０００１】
本発明は、水素を含む還元性雰囲気中で熱処理を行うことにより自然酸化膜を除去する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
２種類の厚さを有するゲート絶縁膜を形成する従来の方法について説明する。まず、シリコン基板の表層部に、シャロートレンチアイソレーション法により、素子分離絶縁膜を形成する。素子分離絶縁膜により、複数の活性領域が画定される。活性領域の表面を熱酸化することにより、相対的に厚いゲート絶縁膜となる第１のゲート絶縁膜を形成する。
【０００３】
相対的に厚いゲート絶縁膜を形成すべき活性領域をレジストパターンで覆い、相対的に薄いゲート絶縁膜を形成すべき活性領域上の第１のゲート絶縁膜をフッ酸等で除去する。硫酸と過酸化水素水との混合液（ＳＰＭ薬液）を用いてレジストパターンを除去する。その後、アンモニア水と過酸化水素水との混合液（ＳＣ−１洗浄液）及び塩酸と過酸化水素水との混合液（ＳＣ−２洗浄液）を用いて、基板表面の洗浄を行う。
【０００４】
活性領域の表面を熱酸化することにより、第１のゲート絶縁膜が形成されていない活性領域に、相対的に薄い第２のゲート絶縁膜を形成する。
【０００５】
洗浄中に、相対的に薄いゲート絶縁膜を形成すべき活性領域の表面に、自然酸化膜が形成される。第２のゲート絶縁膜を形成する前に、水素雰囲気中において、９００℃〜１０５０℃で熱処理（水素熱処理）を行うことにより、この自然酸化膜を除去する方法が知られている。
【０００６】
また、水素雰囲気中で、シリコンウエハを、温度１２００℃〜１３５０℃の条件で熱処理を行うことにより、結晶成長時に導入されるクリスタルオリジネイテッドパーティクル（ＣＯＰ）を低減させることができる。引き続いて、９００℃〜１２００℃で熱処理を行うことにより、マイクロラフネスやヘイズを低減させることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−８７９６０号公報
【特許文献２】特開２００４−１５２９６５号公報
【特許文献３】特開平１１−３５４５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
水素を含む還元性雰囲気中で熱処理を行うことにより、自然酸化膜を除去し、マイクロラフネスを低減させることができる。ところが、シャロートレンチアイソレーション法により素子分離絶縁膜を形成した後に、従来の方法で自然酸化膜除去のための水素熱処理を行うと、所望のトランジスタ特性が得られない場合があることが判明した。
【課題を解決するための手段】
【０００９】
本発明の一観点によると、
シリコン基板を、水素を含む還元性雰囲気中で、温度が９３０℃〜１０３０℃の範囲内であり、時間が０秒よりも長くかつ３０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、温度が前記第１の熱処理時の基板温度よりも低く、かつ９００℃〜９８０℃の範囲の基板温度に、０秒よりも長くかつ３０秒よりも短い時間維持して第２の熱処理を行う工程と
を有する半導体装置の製造方法が提供される。
【００１０】
本発明の他の観点によると、
シリコン基板を、水素を含む還元性雰囲気中で、温度が９５０℃〜１０５０℃の範囲内であり、時間が０秒よりも長くかつ６０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、第２の熱処理として、−２０℃／ｓよりも遅い第１の降温レートで前記シリコン基板の温度を低下させる工程と、
前記第２の熱処理後、前記第１の降温レートよりも速い第２の降温レートで、前記シリコン基板の温度を低下させる工程と
を有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
第１の熱処理と第２の熱処理とに分けて、水素雰囲気中で熱処理することにより、所望のトランジスタ特性を得ることができる。
【図面の簡単な説明】
【００１２】
【図１−１】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その１）である。
【図１−２】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その２）である。
【図１−３】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その３）である。
【図１−４】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その４）である。
【図１−５】実施例による半導体装置の製造方法の、製造途中段階における装置の断面図（その５）及び製造された半導体装置の断面図である。
【図２】（２Ａ）は、実施例による方法で製造した製造途中段階における活性領域と素子分離絶縁膜との境界近傍の断面図であり、（２Ｂ）は、従来例による方法で製造した製造途中段階における活性領域と素子分離絶縁膜との境界近傍の断面図である。
【図３】実施例で用いる急速加熱急速冷却装置の概略図である。
【図４】実施例及び変形例による方法で採用される水素熱処理時の基板温度の時刻暦を示すグラフである。
【図５】自然酸化膜が形成されたシリコン基板を水素熱処理したときの残膜の厚さと、水素熱処理時間との関係を、熱処理温度ごとに示すグラフである。
【発明を実施するための形態】
【００１３】
図１Ａ〜図１Ｏを参照して、実施例による半導体装置の製造方法について説明する。
【００１４】
図１Ａに示すように、シリコン基板１０を洗浄した後、その表面に、酸化シリコンからなる厚さ約１０ｎｍのバッファ膜１１を形成する。バッファ膜１１の形成には、例えばドライ酸化やパイロジェニック酸化が用いられる。バッファ膜１１の上に、窒化シリコンからなる厚さ約８０ｎｍ〜１３０ｎｍのマスク膜１２を形成する。マスク膜１２の形成には、例えば化学気相成長（ＣＶＤ）が用いられる。
【００１５】
図１Ｂに示すように、素子分離絶縁領域となる領域のマスク膜１２及びバッファ膜１１を除去する。マスク膜１２をエッチングマスクとして、シリコン基板１０の表層部をエッチングすることにより、素子分離溝１４を形成する。素子分離溝１４の内面を熱酸化することにより、厚さ約５ｎｍの酸化シリコン膜（図示せず）を形成する。
【００１６】
図１Ｃの構造に至るまでの工程について説明する。シリコン基板１０の上に、高密度プラズマを用いた化学気相成長（ＨＤＰ−ＣＶＤ）により、素子分離溝１４の深さよりも厚い酸化シリコン膜を堆積させる。化学機械研磨（ＣＭＰ）を行うことにより、マスク膜１２の上面よりも上に堆積している酸化シリコン膜を除去する。素子分離溝１４内には、酸化シリコンからなる素子分離絶縁膜１５が残る。窒素雰囲気中で、温度約９００℃の条件で熱処理を行うことにより、素子分離絶縁膜１５を緻密化させる。
【００１７】
緻密化後、フッ酸と熱リン酸を用いて、マスク膜１２及びバッファ膜１１を除去する。
【００１８】
図１Ｄに示すように、シリコン基板１０のシリコン表面が露出した活性領域１６Ａ〜１６Ｃが形成される。その後、フッ酸、ＳＣ−１洗浄液、及びＳＣ−２洗浄液を用いた洗浄を行う。
【００１９】
図２Ａに、素子分離絶縁膜１５と活性領域１６Ｂとの界面を拡大した断面図を示す。素子分離絶縁膜１５の縁には歪が発生しているため、素子分離絶縁膜１５の縁の近傍は、中央部分に比べて、フッ酸等によるエッチング速度が速くなる。このため、フッ酸処理を行うと、素子分離絶縁膜１５の縁の近傍が、中央部分に比べて深くエッチングされ、ディボット２０が発生する。ディボット２０は、フッ酸処理が繰り返される度に深くなる。
【００２０】
図１Ｅに示すように、酸化シリコンからなる厚さ約１０ｎｍの保護膜２１を形成する。図１Ｆに示すように、ＮＭＯＳＦＥＴを形成すべき活性領域１６Ａ、１６Ｂの表層部にｐ型不純物、例えばボロン（Ｂ）を注入することにより、ｐ型ウェル２５を形成する。ＰＭＯＳＦＥＴを形成すべき活性領域１６Ｃにｎ型不純物、例えばリン（Ｐ）または砒素（Ａｓ）を注入することにより、ｎ型ウェル２６を形成する。さらに、チャネルドープ及びしきい値制御用の不純物注入を行う。これらの不純物注入後、窒素雰囲気中で、温度９００℃〜１０５０℃の条件で、活性化アニールを行う。活性化アニール後、フッ酸により、保護膜２１を除去する。
【００２１】
図１Ｇに示すように、活性領域１６Ａ〜１６Ｃに、シリコン基板１０のシリコン表面が露出する。
【００２２】
図１Ｈに示すように、活性領域１６Ａ〜１６Ｃの表面を、温度８００℃の条件でウェット酸化することにより、相対的に厚いゲート絶縁膜となる厚さ７ｎｍの第１のゲート絶縁膜３０を形成する。
【００２３】
図１Ｉに示すように、シリコン基板１０の上に、レジストパターン３１を形成する。レジストパターン３１には、平面視において、相対的に薄いゲート絶縁膜を形成すべき活性領域１６Ｂを内包する開口３１Ａが形成されている。レジストパターン３１は、相対的に厚い第１のゲート絶縁膜３０を形成すべき活性領域１６Ａ、１６Ｃを覆っている。
【００２４】
図１Ｊに示すように、フッ酸を用いて、開口３１Ａ内に露出している第１のゲート絶縁膜３０（図１Ｉ）を除去する。
【００２５】
図１Ｋに示すように、ＳＰＭ薬液を用いてレジストパターン３１を除去する。さらに、ＳＣ−１洗浄液及びＳＣ−２洗浄液を用いた洗浄を行う。これらの洗浄後には、活性領域１６Ｂの表面に自然酸化膜３３が形成されている。
【００２６】
図１Ｌに示すように、自然酸化膜３３を除去するために、水素ガス雰囲気中で熱処理（水素熱処理）を行う。
【００２７】
図３に、この熱処理に用いられる急速加熱急速冷却装置の概略図を示す。チャンバ１０２内にウエハ保持台１０４が配置されている。ウエハ保持台１０４によって、アニール対象のシリコン基板１０が保持される。ウエハ保持台１０４で保持されたシリコン基板１０の上方に、複数の加熱用のランプ１０３が配備されている。加熱用ランプ１０３を点灯させることにより、シリコン基板１０を急速加熱することができる。
【００２８】
チャンバ１０２に、ガス導入口１０９及びガス排出口１１０が設けられている。ガス源１０６がバルブ１０８を介してガス導入口１０９に接続される。ガス源は、水素ガス源、窒素ガス源、及び酸素ガス源等を含む。ガス種ごとに設けられたバルブ１０８を調節することにより、チャンバ１０２内に、水素ガス、窒素ガス、酸素ガス、またはこれらの混合ガスを供給することができる。チャンバ１０２内に導入されたガスは、ガス排出口１１０からチャンバ外へ排出される。ガス排出口１１０には、排気ポンプ１１１が取り付けられており、チャンバ１０２内を大気圧よりも低い圧力まで減圧することができる。
【００２９】
図４Ａに、水素熱処理時における基板温度の時刻暦の一例を示す。なお、図４Ａに示した温度の時刻暦は、プログラムされた温度の目標値であり、現実の基板温度は、必ずしも図４Ａに示したように直線的に変動するわけではなく、図４Ａに示された折れ線で近似される時刻暦を辿る。
【００３０】
まず、チャンバ１０２内にシリコン基板１０を装填し、水素ガスを供給することにより、チャンバ１０２内を水素ガス１００％の雰囲気にする。基板温度を、Ｔ１まで上昇させ、６００℃以下の温度Ｔ１の状態を一定時間維持する。温度Ｔ１の状態を一定時間維持するのは、シリコン基板１０の温度を面内で均一にするためである。その後、基板温度をＴ２まで上昇させる。基板温度Ｔ２は、例えば１０００℃である。時刻ｔ１で基板温度がＴ２に到達すると、基板温度Ｔ２の状態を、例えば時刻ｔ２まで５秒間維持する。温度Ｔ２で一定時間維持する処理を、「第１の熱処理」ということとする。
【００３１】
第１の熱処理後、時刻ｔ３において基板温度がＴ３になるように、基板温度を降下させる。基板温度Ｔ３は、たとえば９５０℃である。基板温度Ｔ３の状態を、例えば時刻ｔ４まで１０秒間維持する。基板温度Ｔ３で一定時間維持する処理を、「第２の熱処理」ということとする。第２の熱処理後、基板温度を常温域まで低下させる。基板温度をＴ２からＴ３まで低下させるときの降温レートは、基板温度をＴ３から常温域まで低下させるときの降温レートよりも遅い。
【００３２】
第１の熱処理及び第２の熱処理により、図１Ｌに示したように、活性領域１６Ｂの表面に形成されていた自然酸化膜３３（図１Ｋ）が除去される。
【００３３】
図１Ｍに示すように、活性領域の表面を熱酸化する。第１のゲート絶縁膜３０が形成されていない活性領域１６Ｂの表面に、相対的に薄い第２のゲート絶縁膜３５が形成される。この熱酸化は、第１及び第２の熱処理を行った図３に示した装置を用い、導入ガスを水素から酸素に切り替えることにより行う。第２のゲート絶縁膜３５の厚さは、例えば１〜２ｎｍの範囲内である。なお。第１のゲート絶縁膜３０が形成されている活性領域１６Ａ、１６Ｃの表面においては、殆ど酸化は進まない。
【００３４】
第２のゲート絶縁膜３５を形成した後、Ｎ２ＯまたはＮＯ雰囲気中で、第１のゲート絶縁膜３０及び第２のゲート絶縁膜３５の窒化処理を行う。
【００３５】
図１Ｎに示すように、活性領域１６Ａ〜１６Ｃの上に、多結晶シリコンからなるゲート電極３６を形成する。
【００３６】
図１Ｏに示すように、活性領域１６Ａ、１６Ｂ内に、それぞれＮＭＯＳＦＥＴ５０、５１を形成し、活性領域１６Ｃ内に、ＰＭＯＳＦＥＴ５２を形成する。以下、これらのＭＯＳＦＥＴ形成手順を簡単に説明する。
【００３７】
ＰＭＯＳＦＥＴが配置される活性領域１６Ｃをレジストパターンで覆い、ゲート電極３６をマスクとして、ＮＭＯＳＦＥＴ５０、５１のエクステンション部形成のためのイオン注入を行う。不純物には、リンまたは砒素が用いられる。なお、ゲート絶縁膜の厚さが異なる２種類のＮＭＯＳＦＥＴ５０、５１のエクステンション部形成のためのイオン注入を、別々に行ってもよい。
【００３８】
ＰＭＯＳＦＥＴを形成すべき活性領域１６Ｃを覆っていたレジストパターンをアッシング及びウェット処理により除去する。ＮＭＯＳＦＥＴを形成すべき活性領域１６Ａ、１６Ｂを、新たなレジストパターンで覆い、ゲート電極３６をマスクとして、ＰＭＯＳＦＥＴ５２のエクステンション部形成のためのイオン注入を行う。不純物には、例えばボロンが用いられる。ゲート絶縁膜の厚さの異なる２種類のＰＭＯＳＦＥＴが形成される場合には、エクステンション部形成のためのイオン注入を、ゲート絶縁膜の厚さごとに、別々に行ってもよい。
【００３９】
ＮＭＯＳＦＥＴを形成すべき活性領域１６Ａ、１６Ｂを覆っていたレジストパターンを、アッシング及びウェット処理により除去する。次に、温度９００℃〜１０５０℃、時間６０秒以下の条件でラピッドサーマルアニール（ＲＴＡ）を行うことにより、エクステンション部に注入されている不純物を活性化させる。
【００４０】
ゲート電極３６の側面上に、サイドウォールスペーサ４０を形成する。その後、ソース及びドレインを形成するための不純物注入を、ＮＭＯＳＦＥＴとＰＭＯＮＦＥＴとで別々に行う。なお、ゲート絶縁膜の厚さが異なる２種類のＮＭＯＳＦＥＴごとに、別々にソース及びドレイン形成のためのイオン注入を行ってもよい。同様に、ゲート絶縁膜の厚さが異なる２種類のＰＭＯＳＦＥＴごとに、別々にソース及びドレイン形成のためのイオン注入を行ってもよい。温度９００℃〜１０５０℃、時間６０秒以下の条件でラピッドサーマルアニール（ＲＴＡ）を行うことにより、ソース及びドレインに注入されている不純物を活性化させる。
【００４１】
ソース及びドレインの表面、及びゲート電極の上面に、ＣｏＳｉ等の高融点金属シリサイド膜４１を形成する。高融点金属シリサイド膜４１は、例えば基板全面にＣｏＳｉ膜をスパッタリングにより堆積させ、５００℃で３０秒間の熱処理を行うことにより形成される。余分なＣｏＳｉ膜は、硫酸、塩酸、過酸化水素水、アンモニア水等を用いた洗浄（ＲＣＡ洗浄）により除去される。
【００４２】
ＮＭＯＳＦＥＴ５０、５１、及びＰＭＯＳＦＥＴ５２の上に、ダマシン法またはデュアルダマシン法を用いて多層配線層（図示せず）を形成する。
【００４３】
次に、図４Ａに示した温度Ｔ２での第１の熱処理と、温度Ｔ３での第２の熱処理とに分けて自然酸化膜を除去した効果について説明する。
【００４４】
図５に、自然酸化膜が形成されているシリコン基板を、水素雰囲気中で熱処理した後に残っている酸化膜の厚さの測定結果を示す。横軸は、水素雰囲気中での熱処理の時間を単位「秒」で表し、縦軸は、残膜の厚さを単位「ｎｍ」で表す。残膜の厚さは、エリプソメータを用いて測定した。なお、自然酸化膜は薬液処理により形成し、熱処理前の自然酸化膜の厚さは、０．７ｎｍであった。図中のアスタリスク、三角、菱形、正方形、丸記号は、それぞれ熱処理温度を９５０℃、９７０℃、９９０℃、１０００℃、及び１０１０℃とした場合の測定結果を示す。残膜の厚さが０．１ｎｍ以下の試料においては、自然酸化膜がほぼ完全に除去されていると考えられる。
【００４５】
１０００℃で１０秒間の熱処理を行うと、自然酸化膜がほぼ完全に除去される。自然酸化膜が除去された状態で、シリコン表面が１０００℃程度の高温に晒されると、シリコン原子のマイグレーションが生じる。
【００４６】
図２Ｂに、水素雰囲気中で、１０００℃で１０秒間の熱処理を行った後の、活性領域１６Ｂと素子分離絶縁膜１５との境界近傍の断面図の一例を示す。ディボット２０が発生していると、活性領域１６Ｂの縁の近傍のシリコン原子がマイグレーションすることにより、活性領域１６Ｂの表面の断面形状が変化して、丸みを帯びてしまう。この現象は、シリコンウエハを水素雰囲気中で熱処理することにより、シリコン原子をマイグレーションさせてＣＯＰを消滅させる現象と類似している。活性領域の表面の断面形状が変化すると、ゲート幅等が変化し、所望のトランジスタ特性が得られなくなる。
【００４７】
実施例においては、第１の熱処理を、Ｔ２＝１０００℃で５秒間行う。図５に示した評価結果から、１０００℃で５秒間の水素熱処理では、自然酸化膜が完全に除去されることは無く、０．１８ｎｍ程度の厚さの自然酸化膜が活性領域の表面に残っている。活性領域の表面に自然酸化膜が残っている状態では、シリコン原子のマイグレーションは生じにくい。
【００４８】
上記実施例では、第１の熱処理後、温度Ｔ３＝９５０℃で１０秒間の第２の熱処理を行う。図５に示した評価結果から、９５０℃で１０秒間の水素熱処理により、自然酸化膜の厚さが約０．２５ｎｍ減少していることがわかる。すなわち、第２の熱処理時に、自然酸化膜の厚さが約０．２５ｎｍだけ薄くなる。第１の熱処理後に残っている自然酸化膜の厚さが約０．１８ｎｍであるため、第２の熱処理において、自然酸化膜がほぼ完全に除去される。なお、シリコン原子のマイグレーションは、基板温度が低いほど生じにくい。例えば、基板温度が９５０℃程度であれば、シリコン原子のマイグレーションは生じにくい。このため、活性領域の表面の断面形状を維持したまま、自然酸化膜をほぼ完全に除去することができる。なお、例えば、エリプソメータによる膜厚の測定結果が０．１ｎｍ未満である場合に、「ほぼ完全に除去」されているということができる。
【００４９】
活性領域の表面の断面形状を維持しつつ、自然酸化膜を除去するためには、活性領域の表面に自然酸化膜が残っている時点で、第１の熱処理を終了させることが好ましい。具体的には、図５に示したように、エリプソメータによる残膜の厚さの測定結果が０．１ｎｍよりも厚い状態で第１の熱処理を終了させることが好ましい。例えば、第１の熱処理を１０１０℃で行う場合には、熱処理時間を４秒以下にすることが好ましく、９９０℃で行う場合には、熱処理時間を８秒以下にすることが好ましく、９７０℃で行う場合には、熱処理時間を１７秒以下にすることが好ましい。
【００５０】
第１の熱処理温度を高くすると、処理時間を短くすることができる。第１の熱処理の温度を１０３０℃よりも高くすると、極短い時間で自然酸化膜が除去されてしまうため、自然酸化膜が残っている状態で第１の熱処理を終了させる制御が困難である。また、第１の熱処理の温度が低すぎると、自然酸化膜が殆ど除去されないか、または第１の熱処理時間を極端に長くしなければならなくなる。このため、第１の熱処理温度は、９３０℃〜１０３０℃の範囲内とすることが好ましい。
【００５１】
第２の熱処理の温度は、できる限り低温にすることが好ましい。具体的には、シリコン表面のシリコン原子がマイグレーションし難い温度、より具体的には、９８０℃以下にすることが好ましい。また、第２の熱処理の温度が低すぎると、自然酸化膜が殆ど除去されなくなってしまう。このため、第２の熱処理の温度は、９００℃以上にすることが好ましい。
【００５２】
第１及び第２の熱処理の時間は、０秒よりも長ければよい。また、生産性の観点から、３０秒以下にすることが好ましい。なお、第１及び第２の熱処理の温度及び時間は、シリコン表面に形成されている自然酸化膜の厚さによって適切に選択することが好ましい。
【００５３】
上記実施例では、活性領域と素子分離絶縁膜との境界近傍において、活性領域の表面の断面の変形を抑制することができる。このため、活性領域に形成するＭＯＳＦＥＴの特性が所望の特性からずれてしまうことを抑制できる。
【００５４】
図４Ｂに、上記実施例の変形例による水素処理時の基板温度の時刻暦を示す。第１の熱処理が終了するまでの基板温度の時刻暦は、図４Ａの場合と同一である。図４Ｂに示した例においては、第１の熱処理後、時刻ｔ２からｔ５の期間、基板温度を緩やかに降温させている。時刻ｔ５において基板温度がＴ４に達した時点で、降温レートを速くしている。
【００５５】
基板温度を緩やかに降温させている期間ｔ２〜ｔ５に、図４Ａに示した温度Ｔ３での第２の熱処理と同等の現象が生じる。すなわち、この期間に、自然酸化膜の残膜が除去される。このように、第２の熱処理は、必ずしも基板温度を一定に維持する必要はない。緩やかに基板温度が低下している期間に、第１の熱処理後に残っている自然酸化膜が除去されればよい。この第２の熱処理時における降温レートは、自然酸化膜がほぼ完全に除去されるように設定すればよい。一例として、降温レートを−２０℃／ｓよりも遅くすることが好ましい。また、降温レートが遅すぎると、自然酸化膜が完全に除去された後も、基板温度が１０００℃以上に維持されていることが懸念される。このため、降温レートは、−５℃／ｓよりも速くすることが好ましい。
【００５６】
なお、降温レートは、自然酸化膜が完全に除去される時点で、基板温度ができるだけ低温になるように、具体的には９８０℃以下になるように設定することが好ましい。これにより、シリコン原子のマイグレーションを防止することができる。
【００５７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００５８】
１０ シリコン基板
１１ バッファ膜
１２ マスク膜
１４ 素子分離溝
１５ 素子分離絶縁膜
１６Ａ、１６Ｂ、１６Ｃ 活性領域
２０ ディボット
２１ 保護膜
２５ ｐ型ウェル
２６ ｎ型ウェル
３０ 第１のゲート絶縁膜
３１ レジストパターン
３１Ａ 開口
３３ 自然酸化膜
３５ 第２のゲート絶縁膜
３６ ゲート電極
４０ サイドウォールスペーサ
４１ 高融点金属シリサイド膜
５０、５１ ＮＭＯＳＦＥＴ
５２ ＰＭＯＳＦＥＴ
１０２ チャンバ
１０３ 加熱用ランプ群
１０４ ウエハ保持台
１０６ ガス源
１０８ バルブ
１０９ ガス導入口
１１０ ガス排出口
１１１ 排気ポンプ
【特許請求の範囲】
【請求項１】
シリコン基板を、水素を含む還元性雰囲気中で、温度が９３０℃〜１０３０℃の範囲内であり、時間が０秒よりも長くかつ３０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、温度が前記第１の熱処理時の基板温度よりも低く、かつ９００℃〜９８０℃の範囲の基板温度に、０秒よりも長くかつ３０秒よりも短い時間維持して第２の熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項２】
シリコン基板を、水素を含む還元性雰囲気中で、温度が９５０℃〜１０５０℃の範囲内であり、時間が０秒よりも長くかつ６０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、第２の熱処理として、−２０℃／ｓよりも遅い第１の降温レートで前記シリコン基板の温度を低下させる工程と、
前記第２の熱処理後、前記第１の降温レートよりも速い第２の降温レートで、前記シリコン基板の温度を低下させる工程と
を有する半導体装置の製造方法。
【請求項３】
前記第１の熱処理を行う前の前記シリコン基板の表面に、自然酸化膜が形成されており、
前記第１の熱処理は、前記自然酸化膜が完全には除去されない温度及び時間の条件で行い、前記第２の熱処理において、前記第１の熱処理後に残っている自然酸化膜を除去する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の熱処理を行う前に、さらに、
前記シリコン基板の表層部に、シャロートレンチアイソレーション法による素子分離絶縁膜を形成することにより活性領域を画定する工程を含み、
前記第２の熱処理後、前記活性領域の表層部を酸化することにより、第１のゲート絶縁膜を形成する工程を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記活性領域を画定する工程において、複数の活性領域を画定し、
前記第１の熱処理を行う前に、さらに、
複数の活性領域の表面を酸化することによって第２のゲート絶縁膜を形成する工程と、
一部の前記活性領域の表面に形成されている前記第２のゲート絶縁膜を除去する工程と
を含み、
前記第２のゲート絶縁膜を除去した後、前記第１の熱処理を行う請求項４に記載の半導体装置の製造方法。
【請求項１】
シリコン基板を、水素を含む還元性雰囲気中で、温度が９３０℃〜１０３０℃の範囲内であり、時間が０秒よりも長くかつ３０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、温度が前記第１の熱処理時の基板温度よりも低く、かつ９００℃〜９８０℃の範囲の基板温度に、０秒よりも長くかつ３０秒よりも短い時間維持して第２の熱処理を行う工程と
を有する半導体装置の製造方法。
【請求項２】
シリコン基板を、水素を含む還元性雰囲気中で、温度が９５０℃〜１０５０℃の範囲内であり、時間が０秒よりも長くかつ６０秒以下の条件で第１の熱処理を行う工程と、
前記第１の熱処理後、水素を含む還元性雰囲気中に配置したまま、第２の熱処理として、−２０℃／ｓよりも遅い第１の降温レートで前記シリコン基板の温度を低下させる工程と、
前記第２の熱処理後、前記第１の降温レートよりも速い第２の降温レートで、前記シリコン基板の温度を低下させる工程と
を有する半導体装置の製造方法。
【請求項３】
前記第１の熱処理を行う前の前記シリコン基板の表面に、自然酸化膜が形成されており、
前記第１の熱処理は、前記自然酸化膜が完全には除去されない温度及び時間の条件で行い、前記第２の熱処理において、前記第１の熱処理後に残っている自然酸化膜を除去する請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の熱処理を行う前に、さらに、
前記シリコン基板の表層部に、シャロートレンチアイソレーション法による素子分離絶縁膜を形成することにより活性領域を画定する工程を含み、
前記第２の熱処理後、前記活性領域の表層部を酸化することにより、第１のゲート絶縁膜を形成する工程を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記活性領域を画定する工程において、複数の活性領域を画定し、
前記第１の熱処理を行う前に、さらに、
複数の活性領域の表面を酸化することによって第２のゲート絶縁膜を形成する工程と、
一部の前記活性領域の表面に形成されている前記第２のゲート絶縁膜を除去する工程と
を含み、
前記第２のゲート絶縁膜を除去した後、前記第１の熱処理を行う請求項４に記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図２】
【図３】
【図４】
【図５】
【図１−２】
【図１−３】
【図１−４】
【図１−５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２７２７９８（Ｐ２０１０−２７２７９８Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２５３７７（Ｐ２００９−１２５３７７）
【出願日】平成２１年５月２５日（２００９．５．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２５日（２００９．５．２５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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