薄膜トランジスタ基板前駆体及び薄膜トランジスタ基板の製造方法
【課題】液晶表示装置の表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正する。
【解決手段】各画素毎にゲート電極が規定され、互いに平行に延びるように設けられた複数のゲート線１１ａと、各画素のゲート電極に絶縁膜を介して重なるように島状に設けられた第１半導体層１３ａと、各画素毎に各ゲート線１１ａに絶縁膜を介して重なるように島状に設けられた第２半導体層１３ｂと、各画素毎に第１半導体層１３ａを介してゲート電極の一方の端部に重なるようにソース電極１４ａａが規定され、各ゲート線１１ａと交差する方向に互いに平行に延びるように設けられた複数のソース線１４ａと、各画素毎に第１半導体層１３ａを介してゲート電極の他方の端部に重なると共にソース電極１４ａａと対峙するようにドレイン電極１４ｂａが規定され、各画素電極にそれぞれ接続するように設けられた複数のドレイン線１４ｂとを備えている。
【解決手段】各画素毎にゲート電極が規定され、互いに平行に延びるように設けられた複数のゲート線１１ａと、各画素のゲート電極に絶縁膜を介して重なるように島状に設けられた第１半導体層１３ａと、各画素毎に各ゲート線１１ａに絶縁膜を介して重なるように島状に設けられた第２半導体層１３ｂと、各画素毎に第１半導体層１３ａを介してゲート電極の一方の端部に重なるようにソース電極１４ａａが規定され、各ゲート線１１ａと交差する方向に互いに平行に延びるように設けられた複数のソース線１４ａと、各画素毎に第１半導体層１３ａを介してゲート電極の他方の端部に重なると共にソース電極１４ａａと対峙するようにドレイン電極１４ｂａが規定され、各画素電極にそれぞれ接続するように設けられた複数のドレイン線１４ｂとを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板前駆体及び薄膜トランジスタ基板の製造方法に関し、特に、薄膜トランジスタ基板を構成する薄膜トランジスタの欠陥修正技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示装置は、例えば、薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）基板と、ＴＦＴ基板に対向して配置されたカラーフィルター（Color Filter、以下、「ＣＦ」と称する）基板と、ＴＦＴ基板及びＣＦ基板の間に設けられた液晶層とを備えている。
【０００３】
ＴＦＴ基板は、画像の最小単位である画素毎に、スイッチング素子として、ＴＦＴを備えている。このＴＦＴ基板では、製造工程中に基板表面に付着したパーティクルなどによって、ＴＦＴの動作不良などが発生するおそれがあるので、ＴＦＴ基板の修正方法が従来から提案されている。
【０００４】
例えば、特許文献１には、第１のＴＦＴが画素電極から電気的に切離し可能な切断部を有し、第２のＴＦＴがソース電極経路に画素電極に対して電気的に接続可能な接続部を有し、第２のＴＦＴは、接続部の寄生容量を使って、第１のＴＦＴが画素電極に電気的に接続されている状態下での走査線・画素電極間容量と、第１のＴＦＴが画素電極から電気的に切離され代りに第２のＴＦＴが画素電極に電気的に接続された状態下での走査線・画素電極間容量との差を低減させる液晶表示装置が開示されている。そして、これによれば、１画素当たり複数のＴＦＴを配置した冗長構造を採用し、しかもソース側電極経路の構成によって正常画素とリペア後の画素との走査線・画素電極間容量の差を低減しているので、構成の複雑化を招くことなく、正常画素とリペア後の画素の表示特性の差異を小さくすることができる、と記載されている。
【特許文献１】特開平７−１０４３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０は、各画素が一対のサブ画素を備え、各サブ画素毎にＴＦＴを備えた従来のＴＦＴ基板１２０の平面図である。
【０００６】
ＴＦＴ基板１２０は、図１０に示すように、互いに平行に延びるように設けられた複数のゲート線１１１ａと、各ゲート線１１１ａの間に互いに平行に延びるように設けられた複数の容量線１１１ｂと、各ゲート線１１１ａ及び各容量線１１１ｂを覆うように設けられたゲート絶縁膜（不図示）と、そのゲート絶縁膜上に各ゲート線１１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１１４ａと、各ゲート線１１１ａ及び各ソース線１１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ１０５ａ及び複数の第２ＴＦＴ１０５ｂと、各第１ＴＦＴ１０５ａ、各第２ＴＦＴ１０５ｂ及び各ソース線１１４ａを覆うように設けられた層間絶縁膜（不図示）と、その層間絶縁膜上にマトリクス状に設けられた複数の画素電極１１７とを備えている。
【０００７】
第１ＴＦＴ１０５ａ及び第２ＴＦＴ１０５ｂは、図１０に示すように、各画素毎に共通のゲート線１１１ａに接続されている。ここで、図１０に示すように、第１ＴＦＴ１０５ａに接続された画素電極１１７は、第１サブ画素Ｐａを構成し、第２ＴＦＴ１０５ｂに接続された画素電極１１７は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、ソース線１１４ａの延びる方向に沿って、ゲート線１１１ａを挟んで互いに隣り合うことにより、１つの画素を構成している。
【０００８】
ここで、図１０に示すように、図中左上側の第１サブ画素Ｐａの第１ＴＦＴ１０５ａにおいて、例えば、ソース電極１１４ａａ及びドレイン電極１１４ｂの間にパーティクルとして膜残りＲが介在することにより、ソース電極１１４ａａ及びドレイン電極１１４ｂの間で短絡欠陥が発生して、その短絡欠陥を修正する場合には、図中Ｘ部にレーザー光を照射することにより、ドレイン電極１１４ｂをＸ部で切断する。これによれば、図１０中左上側の第１サブ画素Ｐａを構成する画素電極１１７にソース信号に対応する電荷が書き込まれないので、ノーマリーブラックでは、輝点として認識され易かった図１０中左上側の第１サブ画素Ｐａが黒点化して、短絡欠陥を認識され難くすることができる。
【０００９】
しかしながら、この欠陥修正では、修正した画素の一方のサブ画素が黒点となり、表示品位が低下してしまうので、改善の余地がある。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、薄膜トランジスタを構成する第１半導体層の他に第２半導体層を設けるようにしたものである。
【００１２】
具体的に本発明に係る薄膜トランジスタ基板前駆体は、マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板の前駆体であって、上記各画素毎にゲート電極が規定され、互いに平行に延びるように設けられた複数のゲート線と、上記各画素のゲート電極に絶縁膜を介して重なるように島状に設けられた第１半導体層と、上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状に設けられた第２半導体層と、上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、上記各画素毎に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定され、上記各画素電極にそれぞれ接続するように設けられた複数のドレイン線とを備えていることを特徴とする。
【００１３】
上記の構成によれば、薄膜トランジスタを構成する第１半導体層の他に第２半導体層が形成されているので、薄膜トランジスタとなる部分に欠陥が検出された欠陥画素では、例えば、ドレイン線を切断するなどして、薄膜トランジスタとなる部分を使用不可にすると共に、第２半導体層が薄膜トランジスタとして機能するように、ソース電極及びドレイン電極を別途形成することにより、その後、画素電極などが形成された薄膜トランジスタ基板では、欠陥が検出された欠陥画素の画素電極には、対応するゲート線にオンのゲート信号が送られたときに、ソース線、別途形成されたソース電極、第２半導体層及び別途形成されたドレイン電極を介して、ソース信号が送られることになる。これにより、欠陥が検出された欠陥画素が正常な画素として修正されるので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することが可能になる。
【００１４】
上記第２半導体層は、上記各ソース線及び各ドレイン線に接続されていなくてもよい。
【００１５】
上記の構成によれば、欠陥修正用の第２半導体層が各ソース線及び各ドレイン線に接続されていないので、欠陥を修正しない場合には、第２半導体層が具体的に動作しないことになる。
【００１６】
上記各薄膜トランジスタは、ボトムゲート型であってもよい。
【００１７】
上記の構成によれば、ボトムゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板の前駆体が具体的に構成される。
【００１８】
上記各画素は、上記各ソース線の延びる方向に沿って互いに隣り合う複数のサブ画素を構成し、上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていてもよい。
【００１９】
また、上記各画素は、上記各ゲート線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていてもよい。
【００２０】
さらに、上記各画素は、上記各ゲート線及び上記各ソース線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていてもよい。
【００２１】
上記の構成によれば、各画素が複数のサブ画素を有し、各薄膜トランジスタ及び各画素電極がサブ画素毎に配置されるので、複数のサブ画素の１つにおいて、薄膜トランジスタとなる部分に欠陥が検出されても、上述したように、別途形成されたソース電極、第２半導体層及び別途形成されたドレイン電極を用いて、欠陥が検出された１つのサブ画素を正常な他のサブ画素のように修正することが可能になる。
【００２２】
また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、上記各画素毎にゲート電極が規定され、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、上記各画素のゲート電極に絶縁膜を介して重なるように島状の第１半導体層を形成すると共に、上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状の第２半導体層を形成する半導体層形成工程と、上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように複数のソース線、及び上記各画素に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定された複数のドレイン線を形成することにより、上記各薄膜トランジスタとなる薄膜トランジスタ形成部を構成し、欠陥が検出された薄膜トランジスタ形成部を有する欠陥画素では、該欠陥が検出された薄膜トランジスタ形成部を使用不可にし、上記第２半導体層の一方の端部及び上記各ゲート線に重なると共に上記欠陥が検出された薄膜トランジスタ形成部に接続されたソース線に接続するようにソース電極形成部、並びに上記第２半導体層の他方の端部及び上記各ゲート線に重なると共に上記欠陥画素の画素電極に接続するように構成されたドレイン電極形成部を形成するソース層形成工程と、上記各ソース線、各ドレイン線、ソース電極形成部及びドレイン電極形成部を覆うように層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜上に上記複数の画素電極をマトリクス状に形成する画素電極形成工程とを備えることを特徴とする。
【００２３】
上記の方法によれば、半導体層形成工程において、薄膜トランジスタを構成する各ゲート電極に絶縁膜を介して重なるように第１半導体層を形成すると共に、各画素毎に各ゲート線に絶縁膜を介して重なるように第２半導体層を形成し、ソース層形成工程において、薄膜トランジスタを構成するソース電極（ソース線）及びドレイン電極（ドレイン線）を形成すると共に、欠陥が検出された薄膜トランジスタ形成部を有する欠陥画素では、例えば、ドレイン線を切断して薄膜トランジスタ形成部を使用不可にすると共に、第２半導体層が薄膜トランジスタとして機能するように、ソース電極形成部及びドレイン電極形成部を形成するので、その後、層間絶縁膜形成工程及び画素電極形成工程を行うことにより製造された薄膜トランジスタ基板では、ソース層形成工程で欠陥が検出された欠陥画素の画素電極には、対応するゲート線にオンのゲート信号が送られたときに、ソース線、ソース電極形成部、第２半導体層及びドレイン電極形成部を介して、ソース信号が送られることになる。これにより、欠陥が検出された欠陥画素が正常な画素として修正されるので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することが可能になる。
【００２４】
上記半導体層形成工程は、上記ゲート層形成工程で基板に上記複数のゲート線を形成し、該各ゲート線を覆うように上記絶縁膜を形成するゲート絶縁膜工程を行った後に行われてもよい。
【００２５】
上記の方法によれば、ゲート電極が第１半導体層及び第２半導体層よりも基板側に配置されるので、ボトムゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板が具体的に製造される。
【００２６】
上記ソース層形成工程では、上記欠陥画素に形成されたドレイン線を切断することにより、上記欠陥が検出された薄膜トランジスタ形成部を使用不可にしてもよい。
【００２７】
上記の方法によれば、欠陥画素に形成されたドレイン線を切断することにより、それに対応する薄膜トランジスタ形成部と画素電極との接続が解除されるので、欠陥が検出された薄膜トランジスタ形成部が具体的に使用不可になる。
【００２８】
上記ソースドレイン形成工程では、上記各ソース電極及び各ドレイン電極から露出する第１半導体層の上層部、並びに上記ソース電極形成部及びドレイン電極形成部から露出する第２半導体層の上層部をそれぞれエッチングすることにより、チャネル領域をそれぞれ形成してもよい。
【００２９】
上記の方法によれば、第１半導体層及び第２半導体層の上層部（例えば、ｎ＋層）を部分的にエッチングして、各ソース電極及び各ドレイン電極の間、並びにソース電極形成部及びドレイン電極形成部の間に、例えば、真性アモルファスシリコン層を露出させることになるので、アモルファスシリコンを用いた薄膜トランジスタが具体的に構成される。
【００３０】
上記第２半導体層のチャネル領域の幅及び長さは、上記第１半導体層のチャネル領域の幅及び長さと同じに設定されてもよい。
【００３１】
上記の方法によれば、第２半導体層のチャネル領域の幅及び長さが第１半導体層のチャネル領域の幅及び長さと同じであるので、第１半導体層を有する（正規の）薄膜トランジスタの特性と、第２半導体層を有する（予備の）薄膜トランジスタの特性とが揃うことになる。
【００３２】
上記ソースドレイン形成工程では、上記ソース電極形成部及びドレイン電極形成部をレーザーＣＶＤにより形成してもよい。
【００３３】
上記の方法によれば、レーザーＣＶＤにより均一な導電膜が描画により形成されるので、ソース電極形成部及びドレイン電極形成部が具体的に形成される。
【発明の効果】
【００３４】
本発明によれば、薄膜トランジスタを構成する第１半導体層の他に第２半導体層が設けられているので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３６】
《発明の実施形態１》
図１〜図５は、本発明に係るＴＦＴ基板前駆体及びＴＦＴ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板２０ａの平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０ａの断面図である。
【００３７】
ＴＦＴ基板２０ａは、図１及び図２に示すように、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間に互いに平行に延びるように設けられた複数の容量線１１ｂと、各ゲート線１１ａ及び各容量線１１ｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に後述する各画素Ｐ毎に各ゲート線１１ａに重なるように設けられた第２半導体層１３ｂと、ゲート絶縁膜１２上に各ゲート線１１ａと直交する方向に互いに平行に延びるように複数のソース線１４ａと、各ゲート線１１ａ及び各ソース線１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ５ａ及び複数の第２ＴＦＴ５ｂと、各第２半導体層１３ｂ、各第１ＴＦＴ５ａ、各第２ＴＦＴ５ｂ及び各ソース線１４ａを覆うように設けられた無機絶縁膜１５と、無機絶縁膜１５を覆うように設けられた有機絶縁膜１６と、無機絶縁膜１５及び有機絶縁膜１６からなる層間絶縁膜１８上にマトリクス状に設けられた複数の画素電極１７とを備えている。ここで、図１に示すように、第１ＴＦＴ５ａに接続された画素電極１７は、第１サブ画素Ｐａを構成し、第２ＴＦＴ５ｂに接続された画素電極１７は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、図１に示すように、ソース線１４ａの延びる方向に沿って、ゲート線１１ａを挟んで互いに隣り合うことにより、１つの画素Ｐを構成している。
【００３８】
第１ＴＦＴ５ａは、図１及び図２に示すように、各ゲート線１１ａの両側方に突出した部分の一方（図１中下方）のゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１１ａａに対応する位置に島状に設けられた第１半導体層１３ｃと、第１半導体層１３ｃ上で互いに対峙するように設けられたソース電極１４ａａ及びドレイン電極１４ｂａとを備えている。ここで、第１半導体層１３ｃは、図２に示すように、上面にチャネル領域Ｃが規定された下層の真性アモルファスシリコン層１３ｃａと、その上層に設けられたｎ＋層１３ｃｂを備えている。また、ソース電極１４ａａは、図１に示すように、各ソース線１４ａの側方に突出した部分である。さらに、ドレイン電極１４ｂａは、図１に示すように、ドレイン線１４ｂとして、容量線１１ｂに重なる領域まで延設されることにより補助容量の一部（容量電極）を構成すると共に、容量線１１ｂ上で層間絶縁膜１８に形成されたコンタクトホール１６ａを介して画素電極１７に接続されている。そして、ドレイン線１４ｂは、図１に示すように、容量線１１ｂに重なる前に二股に枝分かれして、容量線１１ｂに重なる領域で、各々、コンタクトホール１６ａを介して画素電極１７に接続された一対の容量電極を有している。
【００３９】
第２ＴＦＴ５ｂは、各ゲート線１１ａの両側方に突出した部分の他方（図１中上方）のゲート電極１１ａａを有し、その他の構成が第１ＴＦＴ５ａと実質的に同じになっている。
【００４０】
上記構成のＴＦＴ基板２０ａは、対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示装置を構成するものである。
【００４１】
次に、ＴＦＴ基板２０ａ、並びにソース電極及びドレイン電極の間の短絡欠陥が修正されたＴＦＴ基板２０ｒの製造方法について一例を挙げて説明する。ここで、図３は、短絡欠陥が検出された基板１９ａの平面図であり、図４は、短絡欠陥が修正された基板１９ｂの平面図であり、図５は、短絡欠陥が修正されたＴＦＴ基板２０ｒの平面図である。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
【００４２】
＜ゲート層形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂを形成する。
【００４３】
＜ゲート絶縁膜形成工程＞
上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂが形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜などを成膜し、ゲート絶縁膜１２を形成する。
【００４４】
＜半導体層形成工程＞
上記ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜、及びリンがドープされたｎ＋アモルファスシリコン膜を順に成膜し、その後、フォトリソグラフィによりゲート電極１１ａａ及びゲート線１１ａ上に島状にそれぞれパターニング及びエッチングを行い、第１半導体層１３ａ及び第２半導体層１３ｂを形成する。
【００４５】
＜ソース層形成工程＞
まず、上記半導体層形成工程で第１半導体層１３ａ及び第２半導体層１３ｂが形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂを形成する。これにより、各サブ画素Ｐａ及びＰｂ毎に、ＴＦＴ形成部Ｓが形成され、ＴＦＴ基板前駆体１９ａが作製される（図３参照）。
【００４６】
続いて、ソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂのパターンチェックを行って、ＴＦＴ形成部Ｓを構成するソース電極１４ａａ及びドレイン電極１４ｂａの間に、例えば、膜残りＲなどのパーティクルにより短絡欠陥が発生してないか確認する（図３参照）。
【００４７】
ここで、図３に示すように、ソース電極１４ａａ及びドレイン電極１４ｂａの間に短絡欠陥が検出された場合には、図４に示すように、レーザー光の照射により、ドレイン線１４ｂをＸ部で切断し、第２半導体層１３ｂの図中上端部及びゲート線１１ａに重なると共にソース線１４ａに接続するように線状のソース電極形成部１４ｃ、並びに第２半導体層１３ｂの図中下端部及びゲート線１１ａに重なると共に切断（分断）されたドレイン線１４ｂの図中下側部に接続するようにＬ字状のドレイン電極形成部１４ｄをレーザーＣＶＤにより形成することにより、ＴＦＴ基板前駆体１９ｂを作製する。なお、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄは、例えば、ＬＣＤ用レーザリペア装置などを用いて、タングステン膜を描画することにより、形成することができる。
【００４８】
さらに、ソース電極１４ａａ及びドレイン電極ｂａ（並びに短絡欠陥を修正するためにソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを形成した場合には、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄ）をマスクとして、第１半導体層１３ａ（及び第２半導体層１３ｂ）のｎ＋層をエッチングすることにより、チャネル領域Ｃを形成して、第１半導体層１３ｃ（及び第２半導体層１３ｄ）を形成する（図５参照）。これにより、第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ（及び予備ＴＦＴ５ｃ）が形成される。ここで、第１半導体層１３ｃのチャネル領域Ｃの幅及び長さは、第２半導体層１３ｄのチャネル領域Ｃの幅及び長さとほぼ同じである。なお、本実施形態では、画面サイズが４６型ＦＨＤ（Full High Definition）で、画素のサイズが５３０．２５μｍ×１７６．７５μｍのパネルを想定すると、例えば、第１ＴＦＴ５ａのチャネル領域Ｃのサイズが４４μｍ×４μｍとなり、第２ＴＦＴ５ｂのチャネル領域のサイズも４４μｍ×４μｍとなるように、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄをレーザーＣＶＤにより描画して形成する。
【００４９】
＜層間絶縁膜形成工程＞
まず、上記ソース層形成工程で第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ（及び予備ＴＦＴ５ｃ）が形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、無機絶縁膜１５を形成する。
【００５０】
続いて、無機絶縁膜１５が形成された基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ドレイン線１４ｂ（容量電極）上にコンタクトホール１６ａを有する有機絶縁膜１６を形成する。
【００５１】
さらに、有機絶縁膜１６のコンタクトホール１６ａから露出する無機絶縁膜１５をエッチングして、無機絶縁膜１５及び有機絶縁膜１６からなる層間絶縁膜１８を形成する。
【００５２】
＜画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、図５に示すように、画素電極１７を形成する。
【００５３】
以上のようにして、ＴＦＴ基板２０ａ及び（短絡欠陥が修正されたＴＦＴ基板２０ｒ）を製造することができる。
【００５４】
以上説明したように、本実施形態のＴＦＴ基板２０ａ（２０ｒ）の製造方法によれば、ゲート層形成工程及びゲート絶縁膜形成工程を行った後に、半導体層形成工程において、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成する各ゲート電極１１ａａに重なるように第１半導体層１３ａを形成すると共に、各画素Ｐ毎に各ゲート線１１ａに重なるように第２半導体層１３ｂを形成し、ソース層形成工程において、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成するソース電極１４ａａ（ソース線１４ａ）及びドレイン電極１４ｂａ（ドレイン線１４ｂ）を形成すると共に、短絡欠陥が検出されたＴＦＴ形成部Ｓを有する欠陥画素では、ドレイン線１４ｂを切断し、第２半導体層１３ｂがＴＦＴとして機能するように、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを形成するので、その後、層間絶縁膜形成工程及び画素電極形成工程を行うことにより製造されたＴＦＴ基板２０ｒでは、ソース層形成工程で短絡欠陥が検出された欠陥画素の画素電極１７には、対応するゲート線１１ａにオンのゲート信号が送られたときに、ソース線１４ａ、ソース電極形成部１４ｃ、第２半導体層１３ｄ及びドレイン電極形成部１４ｄを介して、ソース信号が送られることになる。これにより、ソース電極１４ａａ及びドレイン電極１４ｂａの間で短絡欠陥が検出された欠陥画素を正常なサブ画素として修正することができるので、表示品位の低下を抑制して、ソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥を修正することができる。
【００５５】
また、本実施形態のＴＦＴ基板２０ａ（２０ｒ）の製造方法によれば、第２半導体層１３ｄのチャネル領域Ｃの幅及び長さが第１半導体層１３ｃのチャネル領域Ｃの幅及び長さとほぼ同じに設定されているので、第１半導体層１３ｃを有する正規の第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの特性と、第２半導体層１３ｄを有する予備ＴＦＴ５ｃの特性とを揃えることができる。
【００５６】
また、本実施形態のＴＦＴ基板２０ａ（２０ｒ）の製造方法によれば、各画素Ｐが第１サブ画素Ｐａ及び第２サブ画素Ｐｂを有し、ＴＦＴ５ａ（５ｂ）及び画素電極１７が第１サブ画素Ｐａ及び第２サブ画素Ｐｂ毎に設けられているので、第１サブ画素Ｐａ及び第２サブ画素Ｐｂの一方において、ソース電極１４ａａ及びドレイン電極１４ｂａの間で短絡欠陥が検出されても、上述したように、第２半導体層１３ｂ（１３ｄ）、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを用いて、短絡欠陥が検出された一方のサブ画素を正常な他方のサブ画素のように修正することができる。
【００５７】
本実施形態では、無機絶縁膜１５及び有機絶縁膜１６からなる層間絶縁膜１８を例示したが、例えば、有機絶縁膜１６を省略したり、有機絶縁膜１６の代わりにＣＦ材料を用いてもよい。
【００５８】
また、本実施形態では、第１サブ画素Ｐａ及び第２サブ画素Ｐｂからなる１つの画素Ｐに２つのＴＦＴ５ａ及び５ｂを備えたＴＦＴ基板を例示したが、本発明は、１画素に１つのＴＦＴを備えたＴＦＴ基板にも適用することができる。
【００５９】
また、本実施形態では、第１サブ画素Ｐａ及び第２サブ画素Ｐｂからなる１つの画素Ｐに１つの第２半導体層１３ｂを備えたＴＦＴ基板２０ａ（２０ｒ）を例示したが、本発明は、例えば、第１サブ画素Ｐａ及び第２サブ画素Ｐｂからなる１つの画素Ｐに２つの第２半導体層を備えたＴＦＴ基板にも適用することができる。これによれば、第１サブ画素Ｐａの第１ＴＦＴ５ａ及び第２サブ画素Ｐｂの第２ＴＦＴ５ｂの双方に短絡欠陥が検出されても、２つある第２半導体層を用いて、双方を正常なサブ画素として修正することができる。
【００６０】
また、本実施形態では、アモルファスシリコンを用いたＴＦＴを例示したが、本発明は、ポリシリコンを用いたＴＦＴにも適用することができる。
【００６１】
また、本実施形態では、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを、レーザーＣＶＤを用いて形成する方法を例示したが、インクジェット、フォトリソグラフィ、マスクを用いたスパッタリングやＣＶＤなどを用いて形成してもよい。
【００６２】
また、本実施形態では、ＴＦＴの欠陥として、ソース電極１４ａａとドレイン電極１４ｂａとの間の膜残りＲに起因する短絡欠陥を修正する方法を例示したが、本発明は、ゲート絶縁膜のピンホールに起因するゲート電極１１ａａと第１半導体層１３ａ（ソース電極１４ａａ及びドレイン電極１４ｂａ）との間の短絡欠陥などの他のＴＦＴの欠陥を修正することにも適用することができる。なお、ゲート電極１１ａａとソース電極１４ａａとの間の短絡欠陥については、対応するドレイン線１４ｂを切断するだけでなく、そのゲート電極１１ａａの基部を切断してもよい。
【００６３】
《発明の実施形態２》
図６〜図８は、本発明に係るＴＦＴ基板前駆体及びＴＦＴ基板の製造方法の実施形態２を示している。具体的に、図６、図７及び図８は、本実施形態のＴＦＴ基板２０ｂ、２０ｃ及び２０ｄをそれぞれ示す平面図である。なお、以下の各実施形態において、図１〜図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００６４】
上記実施形態１では、各ソース線１４ａの延びる方向に沿って各ゲート線１１ａを挟んで互いに隣り合う一対のサブ画素が１つの画素Ｐを構成していたが、本実施形態では、各ゲート線１１ａの延びる方向に沿って互いに隣り合う２つ毎に規定された一対のサブ画素が１つの画素Ｐを構成している。
【００６５】
ＴＦＴ基板２０ｂでは、図６に示すように、各ゲート線１１ａが一方の側方（図中下方）に突出して第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの各ゲート電極１１ａａを構成し、各画素電極１７の図中上辺及び図中下辺に沿ってゲート線１１ａが設けられ、各画素電極１７の図中左辺及び図中右辺に沿ってソース線１４ａが設けられている。
【００６６】
ＴＦＴ基板２０ｃでは、図７に示すように、各ゲート線１１ａが一方の側方（図中下方）に突出して第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの各ゲート電極１１ａａを構成し、第１サブ画素Ｐａ及び第２サブ画素Ｐｂを備えた画素Ｐの図中上辺及び図中下辺に沿ってゲート線１１ａが設けられ、各画素Ｐの図中左辺及び図中右辺に沿って互いに平行に延びる一対のソース線１４ａ及び１４ａが設けられている。
【００６７】
ＴＦＴ基板２０ｄでは、図８に示すように、各ゲート線１１ａが一方の側方（図中下方）に突出して第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの各ゲート電極１１ａａを構成し、第１サブ画素Ｐａ及び第２サブ画素Ｐｂを備えた画素Ｐの図中上辺及び図中下辺に沿ってゲート線１１ａが設けられ、各画素Ｐの図中左辺及び図中右辺に沿ってソース線１４ａが設けられている。
【００６８】
上記構成のＴＦＴ基板２０ｂ、２０ｃ及び２０ｄは、上記実施形態１で説明したＴＦＴ基板の製造方法における配線や電極などのパターン形状を変更すれば、製造することができ、ＴＦＴの欠陥の修正についても、上記実施形態１と同様に行うことができる。
【００６９】
本実施形態のＴＦＴ基板２０ｂ〜２０ｄの製造方法によれば、上記実施形態１と同様に、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成する第１半導体層１３ｃ（１３ａ）の他に第２半導体層１３ｂが設けられているので、表示品位の低下を抑制して、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの欠陥を修正することができる。
【００７０】
《発明の実施形態３》
図９は、本実施形態のＴＦＴ基板２０ｅを示す平面図である。
【００７１】
上記実施形態１では、各ソース線１４ａの延びる方向に沿って互いに隣り合う一対のサブ画素が１つの画素Ｐを構成し、上記実施形態２では、各ゲート線１１ａの延びる方向に沿って互いに隣り合う２つ毎に規定された一対のサブ画素が１つの画素Ｐを構成していたが、本実施形態では、各ゲート線１１ａ及び各ソース線１４ａの延びる方向に沿って互いに隣り合う２つ毎に規定された４つのサブ画素が１つの画素Ｐを構成している。
【００７２】
ＴＦＴ基板２０ｅでは、図９に示すように、各ゲート線１１ａ及び各ソース線１４ａの交差部分に第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄがそれぞれ設けられている。すなわち、ＴＦＴ基板２０ｅでは、図９に示すように、各ゲート線１１ａが両側方に突出して第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄの各ゲート電極１１ａａを構成し、各ソース線１４ａが両側方に突出して第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄの各ソース電極１４ａａを構成している。また、ＴＦＴ基板２０ｅでは、図９に示すように、各ゲート線１１ａ、各ソース線１４ａ及び各容量線１１ｂに囲まれた領域に、第１ＴＦＴ５ａ（又は第３ＴＦＴ５ｃ）に接続された画素電極１７と、第２ＴＦＴ５ｂ（又は第４ＴＦＴ５ｄ）に接続された画素電極１７とが互いに隣り合うように設けられている。ここで、図９に示すように、第１ＴＦＴ５ａに接続された画素電極１７は、第１サブ画素Ｐａを構成し、第２ＴＦＴ５ｂに接続された画素電極１７は、第２サブ画素Ｐｂを構成し、第３ＴＦＴ５ｃに接続された画素電極１７は、第３サブ画素Ｐｃを構成し、第４ＴＦＴ５ｄに接続された画素電極１７は、第４サブ画素Ｐａを構成している。そして、第１サブ画素Ｐａ、第２サブ画素Ｐｂ、第３サブ画素Ｐｃ及び第３サブ画素Ｐｄは、図９に示すように、各ゲート線１１ａ及び各ソース線１４ａの延びる方向に沿って互いに隣り合うことにより、１つの画素Ｐを構成している。
【００７３】
上記構成のＴＦＴ基板２０ｅは、上記実施形態１で説明したＴＦＴ基板の製造方法における配線や電極などのパターン形状を変更すれば、製造することができ、ＴＦＴの欠陥の修正についても、上記実施形態１と同様に行うことができる。
【００７４】
本実施形態のＴＦＴ基板２０ｅの製造方法によれば、上記実施形態１及び２と同様に、第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄを構成する第１半導体層１３ｃ（１３ａ）の他に第２半導体層１３ｂが設けられているので、表示品位の低下を抑制して、第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄの欠陥を修正することができる。
【００７５】
本実施形態では、４つのＴＦＴ毎に１つの第２半導体層を設ける構成を例示したが、ＴＦＴ１つ当たりの第２半導体層の個数を適宜変更してもよい。
【産業上の利用可能性】
【００７６】
以上説明したように、本発明は、表示品位の低下を抑制して、ＴＦＴの欠陥を修正することができるので、例えば、高い表示品位が要望される液晶テレビ用途の液晶表示装置を始め、ＴＦＴを用いた表示装置全般について有用である。
【図面の簡単な説明】
【００７７】
【図１】実施形態１に係るＴＦＴ基板２０ａの平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板２０ａの断面図である。
【図３】短絡欠陥が検出されたＴＦＴ基板前駆体１９ａの平面図である。
【図４】短絡欠陥が修正されたＴＦＴ基板前駆体１９ｂの平面図である。
【図５】短絡欠陥が修正されたＴＦＴ基板２０ｒの平面図である。
【図６】実施形態２に係るＴＦＴ基板２０ｂの平面図である。
【図７】実施形態２に係るＴＦＴ基板２０ｃの平面図である。
【図８】実施形態２に係るＴＦＴ基板２０ｄの平面図である。
【図９】実施形態３に係るＴＦＴ基板２０ｅの平面図である。
【図１０】従来のＴＦＴ基板１２０の平面図である。
【符号の説明】
【００７８】
Ｃ チャネル領域
Ｐ 画素
Ｐａ 第１サブ画素
Ｐｂ 第２サブ画素
Ｐｃ 第３サブ画素
Ｐｄ 第４サブ画素
Ｓ ＴＦＴ形成部
５ａ 第１ＴＦＴ
５ｂ 第２ＴＦＴ
１０ 絶縁基板
１１ａ ゲート線
１１ａａ ゲート電極
１２ ゲート絶縁膜
１３ａ，１３ｃ 第１半導体層
１３ｂ，１３ｄ 第２半導体層
１４ａ ソース線
１４ａａ ソース電極
１４ｂ ドレイン線
１４ｂａ ドレイン電極
１４ｃ ソース電極形成部
１４ｄ ドレイン電極形成部
１７ 画素電極
１８ 層間絶縁膜
１９ａ，１９ｂ ＴＦＴ基板前駆体
２０ａ〜２０ｅ，２０ｒ ＴＦＴ基板
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板前駆体及び薄膜トランジスタ基板の製造方法に関し、特に、薄膜トランジスタ基板を構成する薄膜トランジスタの欠陥修正技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示装置は、例えば、薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）基板と、ＴＦＴ基板に対向して配置されたカラーフィルター（Color Filter、以下、「ＣＦ」と称する）基板と、ＴＦＴ基板及びＣＦ基板の間に設けられた液晶層とを備えている。
【０００３】
ＴＦＴ基板は、画像の最小単位である画素毎に、スイッチング素子として、ＴＦＴを備えている。このＴＦＴ基板では、製造工程中に基板表面に付着したパーティクルなどによって、ＴＦＴの動作不良などが発生するおそれがあるので、ＴＦＴ基板の修正方法が従来から提案されている。
【０００４】
例えば、特許文献１には、第１のＴＦＴが画素電極から電気的に切離し可能な切断部を有し、第２のＴＦＴがソース電極経路に画素電極に対して電気的に接続可能な接続部を有し、第２のＴＦＴは、接続部の寄生容量を使って、第１のＴＦＴが画素電極に電気的に接続されている状態下での走査線・画素電極間容量と、第１のＴＦＴが画素電極から電気的に切離され代りに第２のＴＦＴが画素電極に電気的に接続された状態下での走査線・画素電極間容量との差を低減させる液晶表示装置が開示されている。そして、これによれば、１画素当たり複数のＴＦＴを配置した冗長構造を採用し、しかもソース側電極経路の構成によって正常画素とリペア後の画素との走査線・画素電極間容量の差を低減しているので、構成の複雑化を招くことなく、正常画素とリペア後の画素の表示特性の差異を小さくすることができる、と記載されている。
【特許文献１】特開平７−１０４３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０は、各画素が一対のサブ画素を備え、各サブ画素毎にＴＦＴを備えた従来のＴＦＴ基板１２０の平面図である。
【０００６】
ＴＦＴ基板１２０は、図１０に示すように、互いに平行に延びるように設けられた複数のゲート線１１１ａと、各ゲート線１１１ａの間に互いに平行に延びるように設けられた複数の容量線１１１ｂと、各ゲート線１１１ａ及び各容量線１１１ｂを覆うように設けられたゲート絶縁膜（不図示）と、そのゲート絶縁膜上に各ゲート線１１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１１４ａと、各ゲート線１１１ａ及び各ソース線１１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ１０５ａ及び複数の第２ＴＦＴ１０５ｂと、各第１ＴＦＴ１０５ａ、各第２ＴＦＴ１０５ｂ及び各ソース線１１４ａを覆うように設けられた層間絶縁膜（不図示）と、その層間絶縁膜上にマトリクス状に設けられた複数の画素電極１１７とを備えている。
【０００７】
第１ＴＦＴ１０５ａ及び第２ＴＦＴ１０５ｂは、図１０に示すように、各画素毎に共通のゲート線１１１ａに接続されている。ここで、図１０に示すように、第１ＴＦＴ１０５ａに接続された画素電極１１７は、第１サブ画素Ｐａを構成し、第２ＴＦＴ１０５ｂに接続された画素電極１１７は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、ソース線１１４ａの延びる方向に沿って、ゲート線１１１ａを挟んで互いに隣り合うことにより、１つの画素を構成している。
【０００８】
ここで、図１０に示すように、図中左上側の第１サブ画素Ｐａの第１ＴＦＴ１０５ａにおいて、例えば、ソース電極１１４ａａ及びドレイン電極１１４ｂの間にパーティクルとして膜残りＲが介在することにより、ソース電極１１４ａａ及びドレイン電極１１４ｂの間で短絡欠陥が発生して、その短絡欠陥を修正する場合には、図中Ｘ部にレーザー光を照射することにより、ドレイン電極１１４ｂをＸ部で切断する。これによれば、図１０中左上側の第１サブ画素Ｐａを構成する画素電極１１７にソース信号に対応する電荷が書き込まれないので、ノーマリーブラックでは、輝点として認識され易かった図１０中左上側の第１サブ画素Ｐａが黒点化して、短絡欠陥を認識され難くすることができる。
【０００９】
しかしながら、この欠陥修正では、修正した画素の一方のサブ画素が黒点となり、表示品位が低下してしまうので、改善の余地がある。
【００１０】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、薄膜トランジスタを構成する第１半導体層の他に第２半導体層を設けるようにしたものである。
【００１２】
具体的に本発明に係る薄膜トランジスタ基板前駆体は、マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板の前駆体であって、上記各画素毎にゲート電極が規定され、互いに平行に延びるように設けられた複数のゲート線と、上記各画素のゲート電極に絶縁膜を介して重なるように島状に設けられた第１半導体層と、上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状に設けられた第２半導体層と、上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、上記各画素毎に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定され、上記各画素電極にそれぞれ接続するように設けられた複数のドレイン線とを備えていることを特徴とする。
【００１３】
上記の構成によれば、薄膜トランジスタを構成する第１半導体層の他に第２半導体層が形成されているので、薄膜トランジスタとなる部分に欠陥が検出された欠陥画素では、例えば、ドレイン線を切断するなどして、薄膜トランジスタとなる部分を使用不可にすると共に、第２半導体層が薄膜トランジスタとして機能するように、ソース電極及びドレイン電極を別途形成することにより、その後、画素電極などが形成された薄膜トランジスタ基板では、欠陥が検出された欠陥画素の画素電極には、対応するゲート線にオンのゲート信号が送られたときに、ソース線、別途形成されたソース電極、第２半導体層及び別途形成されたドレイン電極を介して、ソース信号が送られることになる。これにより、欠陥が検出された欠陥画素が正常な画素として修正されるので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することが可能になる。
【００１４】
上記第２半導体層は、上記各ソース線及び各ドレイン線に接続されていなくてもよい。
【００１５】
上記の構成によれば、欠陥修正用の第２半導体層が各ソース線及び各ドレイン線に接続されていないので、欠陥を修正しない場合には、第２半導体層が具体的に動作しないことになる。
【００１６】
上記各薄膜トランジスタは、ボトムゲート型であってもよい。
【００１７】
上記の構成によれば、ボトムゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板の前駆体が具体的に構成される。
【００１８】
上記各画素は、上記各ソース線の延びる方向に沿って互いに隣り合う複数のサブ画素を構成し、上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていてもよい。
【００１９】
また、上記各画素は、上記各ゲート線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていてもよい。
【００２０】
さらに、上記各画素は、上記各ゲート線及び上記各ソース線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていてもよい。
【００２１】
上記の構成によれば、各画素が複数のサブ画素を有し、各薄膜トランジスタ及び各画素電極がサブ画素毎に配置されるので、複数のサブ画素の１つにおいて、薄膜トランジスタとなる部分に欠陥が検出されても、上述したように、別途形成されたソース電極、第２半導体層及び別途形成されたドレイン電極を用いて、欠陥が検出された１つのサブ画素を正常な他のサブ画素のように修正することが可能になる。
【００２２】
また、本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、上記各画素毎にゲート電極が規定され、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、上記各画素のゲート電極に絶縁膜を介して重なるように島状の第１半導体層を形成すると共に、上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状の第２半導体層を形成する半導体層形成工程と、上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように複数のソース線、及び上記各画素に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定された複数のドレイン線を形成することにより、上記各薄膜トランジスタとなる薄膜トランジスタ形成部を構成し、欠陥が検出された薄膜トランジスタ形成部を有する欠陥画素では、該欠陥が検出された薄膜トランジスタ形成部を使用不可にし、上記第２半導体層の一方の端部及び上記各ゲート線に重なると共に上記欠陥が検出された薄膜トランジスタ形成部に接続されたソース線に接続するようにソース電極形成部、並びに上記第２半導体層の他方の端部及び上記各ゲート線に重なると共に上記欠陥画素の画素電極に接続するように構成されたドレイン電極形成部を形成するソース層形成工程と、上記各ソース線、各ドレイン線、ソース電極形成部及びドレイン電極形成部を覆うように層間絶縁膜を形成する層間絶縁膜形成工程と、上記層間絶縁膜上に上記複数の画素電極をマトリクス状に形成する画素電極形成工程とを備えることを特徴とする。
【００２３】
上記の方法によれば、半導体層形成工程において、薄膜トランジスタを構成する各ゲート電極に絶縁膜を介して重なるように第１半導体層を形成すると共に、各画素毎に各ゲート線に絶縁膜を介して重なるように第２半導体層を形成し、ソース層形成工程において、薄膜トランジスタを構成するソース電極（ソース線）及びドレイン電極（ドレイン線）を形成すると共に、欠陥が検出された薄膜トランジスタ形成部を有する欠陥画素では、例えば、ドレイン線を切断して薄膜トランジスタ形成部を使用不可にすると共に、第２半導体層が薄膜トランジスタとして機能するように、ソース電極形成部及びドレイン電極形成部を形成するので、その後、層間絶縁膜形成工程及び画素電極形成工程を行うことにより製造された薄膜トランジスタ基板では、ソース層形成工程で欠陥が検出された欠陥画素の画素電極には、対応するゲート線にオンのゲート信号が送られたときに、ソース線、ソース電極形成部、第２半導体層及びドレイン電極形成部を介して、ソース信号が送られることになる。これにより、欠陥が検出された欠陥画素が正常な画素として修正されるので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することが可能になる。
【００２４】
上記半導体層形成工程は、上記ゲート層形成工程で基板に上記複数のゲート線を形成し、該各ゲート線を覆うように上記絶縁膜を形成するゲート絶縁膜工程を行った後に行われてもよい。
【００２５】
上記の方法によれば、ゲート電極が第１半導体層及び第２半導体層よりも基板側に配置されるので、ボトムゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板が具体的に製造される。
【００２６】
上記ソース層形成工程では、上記欠陥画素に形成されたドレイン線を切断することにより、上記欠陥が検出された薄膜トランジスタ形成部を使用不可にしてもよい。
【００２７】
上記の方法によれば、欠陥画素に形成されたドレイン線を切断することにより、それに対応する薄膜トランジスタ形成部と画素電極との接続が解除されるので、欠陥が検出された薄膜トランジスタ形成部が具体的に使用不可になる。
【００２８】
上記ソースドレイン形成工程では、上記各ソース電極及び各ドレイン電極から露出する第１半導体層の上層部、並びに上記ソース電極形成部及びドレイン電極形成部から露出する第２半導体層の上層部をそれぞれエッチングすることにより、チャネル領域をそれぞれ形成してもよい。
【００２９】
上記の方法によれば、第１半導体層及び第２半導体層の上層部（例えば、ｎ＋層）を部分的にエッチングして、各ソース電極及び各ドレイン電極の間、並びにソース電極形成部及びドレイン電極形成部の間に、例えば、真性アモルファスシリコン層を露出させることになるので、アモルファスシリコンを用いた薄膜トランジスタが具体的に構成される。
【００３０】
上記第２半導体層のチャネル領域の幅及び長さは、上記第１半導体層のチャネル領域の幅及び長さと同じに設定されてもよい。
【００３１】
上記の方法によれば、第２半導体層のチャネル領域の幅及び長さが第１半導体層のチャネル領域の幅及び長さと同じであるので、第１半導体層を有する（正規の）薄膜トランジスタの特性と、第２半導体層を有する（予備の）薄膜トランジスタの特性とが揃うことになる。
【００３２】
上記ソースドレイン形成工程では、上記ソース電極形成部及びドレイン電極形成部をレーザーＣＶＤにより形成してもよい。
【００３３】
上記の方法によれば、レーザーＣＶＤにより均一な導電膜が描画により形成されるので、ソース電極形成部及びドレイン電極形成部が具体的に形成される。
【発明の効果】
【００３４】
本発明によれば、薄膜トランジスタを構成する第１半導体層の他に第２半導体層が設けられているので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３６】
《発明の実施形態１》
図１〜図５は、本発明に係るＴＦＴ基板前駆体及びＴＦＴ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態のＴＦＴ基板２０ａの平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０ａの断面図である。
【００３７】
ＴＦＴ基板２０ａは、図１及び図２に示すように、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間に互いに平行に延びるように設けられた複数の容量線１１ｂと、各ゲート線１１ａ及び各容量線１１ｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に後述する各画素Ｐ毎に各ゲート線１１ａに重なるように設けられた第２半導体層１３ｂと、ゲート絶縁膜１２上に各ゲート線１１ａと直交する方向に互いに平行に延びるように複数のソース線１４ａと、各ゲート線１１ａ及び各ソース線１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ５ａ及び複数の第２ＴＦＴ５ｂと、各第２半導体層１３ｂ、各第１ＴＦＴ５ａ、各第２ＴＦＴ５ｂ及び各ソース線１４ａを覆うように設けられた無機絶縁膜１５と、無機絶縁膜１５を覆うように設けられた有機絶縁膜１６と、無機絶縁膜１５及び有機絶縁膜１６からなる層間絶縁膜１８上にマトリクス状に設けられた複数の画素電極１７とを備えている。ここで、図１に示すように、第１ＴＦＴ５ａに接続された画素電極１７は、第１サブ画素Ｐａを構成し、第２ＴＦＴ５ｂに接続された画素電極１７は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、図１に示すように、ソース線１４ａの延びる方向に沿って、ゲート線１１ａを挟んで互いに隣り合うことにより、１つの画素Ｐを構成している。
【００３８】
第１ＴＦＴ５ａは、図１及び図２に示すように、各ゲート線１１ａの両側方に突出した部分の一方（図１中下方）のゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１１ａａに対応する位置に島状に設けられた第１半導体層１３ｃと、第１半導体層１３ｃ上で互いに対峙するように設けられたソース電極１４ａａ及びドレイン電極１４ｂａとを備えている。ここで、第１半導体層１３ｃは、図２に示すように、上面にチャネル領域Ｃが規定された下層の真性アモルファスシリコン層１３ｃａと、その上層に設けられたｎ＋層１３ｃｂを備えている。また、ソース電極１４ａａは、図１に示すように、各ソース線１４ａの側方に突出した部分である。さらに、ドレイン電極１４ｂａは、図１に示すように、ドレイン線１４ｂとして、容量線１１ｂに重なる領域まで延設されることにより補助容量の一部（容量電極）を構成すると共に、容量線１１ｂ上で層間絶縁膜１８に形成されたコンタクトホール１６ａを介して画素電極１７に接続されている。そして、ドレイン線１４ｂは、図１に示すように、容量線１１ｂに重なる前に二股に枝分かれして、容量線１１ｂに重なる領域で、各々、コンタクトホール１６ａを介して画素電極１７に接続された一対の容量電極を有している。
【００３９】
第２ＴＦＴ５ｂは、各ゲート線１１ａの両側方に突出した部分の他方（図１中上方）のゲート電極１１ａａを有し、その他の構成が第１ＴＦＴ５ａと実質的に同じになっている。
【００４０】
上記構成のＴＦＴ基板２０ａは、対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示装置を構成するものである。
【００４１】
次に、ＴＦＴ基板２０ａ、並びにソース電極及びドレイン電極の間の短絡欠陥が修正されたＴＦＴ基板２０ｒの製造方法について一例を挙げて説明する。ここで、図３は、短絡欠陥が検出された基板１９ａの平面図であり、図４は、短絡欠陥が修正された基板１９ｂの平面図であり、図５は、短絡欠陥が修正されたＴＦＴ基板２０ｒの平面図である。なお、本実施形態の製造方法は、ゲート層形成工程、ゲート絶縁膜形成工程、半導体層形成工程、ソース層形成工程、層間絶縁膜形成工程及び画素電極形成工程を備える。
【００４２】
＜ゲート層形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂを形成する。
【００４３】
＜ゲート絶縁膜形成工程＞
上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂが形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜などを成膜し、ゲート絶縁膜１２を形成する。
【００４４】
＜半導体層形成工程＞
上記ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜、及びリンがドープされたｎ＋アモルファスシリコン膜を順に成膜し、その後、フォトリソグラフィによりゲート電極１１ａａ及びゲート線１１ａ上に島状にそれぞれパターニング及びエッチングを行い、第１半導体層１３ａ及び第２半導体層１３ｂを形成する。
【００４５】
＜ソース層形成工程＞
まず、上記半導体層形成工程で第１半導体層１３ａ及び第２半導体層１３ｂが形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂを形成する。これにより、各サブ画素Ｐａ及びＰｂ毎に、ＴＦＴ形成部Ｓが形成され、ＴＦＴ基板前駆体１９ａが作製される（図３参照）。
【００４６】
続いて、ソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂのパターンチェックを行って、ＴＦＴ形成部Ｓを構成するソース電極１４ａａ及びドレイン電極１４ｂａの間に、例えば、膜残りＲなどのパーティクルにより短絡欠陥が発生してないか確認する（図３参照）。
【００４７】
ここで、図３に示すように、ソース電極１４ａａ及びドレイン電極１４ｂａの間に短絡欠陥が検出された場合には、図４に示すように、レーザー光の照射により、ドレイン線１４ｂをＸ部で切断し、第２半導体層１３ｂの図中上端部及びゲート線１１ａに重なると共にソース線１４ａに接続するように線状のソース電極形成部１４ｃ、並びに第２半導体層１３ｂの図中下端部及びゲート線１１ａに重なると共に切断（分断）されたドレイン線１４ｂの図中下側部に接続するようにＬ字状のドレイン電極形成部１４ｄをレーザーＣＶＤにより形成することにより、ＴＦＴ基板前駆体１９ｂを作製する。なお、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄは、例えば、ＬＣＤ用レーザリペア装置などを用いて、タングステン膜を描画することにより、形成することができる。
【００４８】
さらに、ソース電極１４ａａ及びドレイン電極ｂａ（並びに短絡欠陥を修正するためにソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを形成した場合には、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄ）をマスクとして、第１半導体層１３ａ（及び第２半導体層１３ｂ）のｎ＋層をエッチングすることにより、チャネル領域Ｃを形成して、第１半導体層１３ｃ（及び第２半導体層１３ｄ）を形成する（図５参照）。これにより、第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ（及び予備ＴＦＴ５ｃ）が形成される。ここで、第１半導体層１３ｃのチャネル領域Ｃの幅及び長さは、第２半導体層１３ｄのチャネル領域Ｃの幅及び長さとほぼ同じである。なお、本実施形態では、画面サイズが４６型ＦＨＤ（Full High Definition）で、画素のサイズが５３０．２５μｍ×１７６．７５μｍのパネルを想定すると、例えば、第１ＴＦＴ５ａのチャネル領域Ｃのサイズが４４μｍ×４μｍとなり、第２ＴＦＴ５ｂのチャネル領域のサイズも４４μｍ×４μｍとなるように、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄをレーザーＣＶＤにより描画して形成する。
【００４９】
＜層間絶縁膜形成工程＞
まず、上記ソース層形成工程で第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ（及び予備ＴＦＴ５ｃ）が形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、無機絶縁膜１５を形成する。
【００５０】
続いて、無機絶縁膜１５が形成された基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ドレイン線１４ｂ（容量電極）上にコンタクトホール１６ａを有する有機絶縁膜１６を形成する。
【００５１】
さらに、有機絶縁膜１６のコンタクトホール１６ａから露出する無機絶縁膜１５をエッチングして、無機絶縁膜１５及び有機絶縁膜１６からなる層間絶縁膜１８を形成する。
【００５２】
＜画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜１８が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、図５に示すように、画素電極１７を形成する。
【００５３】
以上のようにして、ＴＦＴ基板２０ａ及び（短絡欠陥が修正されたＴＦＴ基板２０ｒ）を製造することができる。
【００５４】
以上説明したように、本実施形態のＴＦＴ基板２０ａ（２０ｒ）の製造方法によれば、ゲート層形成工程及びゲート絶縁膜形成工程を行った後に、半導体層形成工程において、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成する各ゲート電極１１ａａに重なるように第１半導体層１３ａを形成すると共に、各画素Ｐ毎に各ゲート線１１ａに重なるように第２半導体層１３ｂを形成し、ソース層形成工程において、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成するソース電極１４ａａ（ソース線１４ａ）及びドレイン電極１４ｂａ（ドレイン線１４ｂ）を形成すると共に、短絡欠陥が検出されたＴＦＴ形成部Ｓを有する欠陥画素では、ドレイン線１４ｂを切断し、第２半導体層１３ｂがＴＦＴとして機能するように、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを形成するので、その後、層間絶縁膜形成工程及び画素電極形成工程を行うことにより製造されたＴＦＴ基板２０ｒでは、ソース層形成工程で短絡欠陥が検出された欠陥画素の画素電極１７には、対応するゲート線１１ａにオンのゲート信号が送られたときに、ソース線１４ａ、ソース電極形成部１４ｃ、第２半導体層１３ｄ及びドレイン電極形成部１４ｄを介して、ソース信号が送られることになる。これにより、ソース電極１４ａａ及びドレイン電極１４ｂａの間で短絡欠陥が検出された欠陥画素を正常なサブ画素として修正することができるので、表示品位の低下を抑制して、ソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥を修正することができる。
【００５５】
また、本実施形態のＴＦＴ基板２０ａ（２０ｒ）の製造方法によれば、第２半導体層１３ｄのチャネル領域Ｃの幅及び長さが第１半導体層１３ｃのチャネル領域Ｃの幅及び長さとほぼ同じに設定されているので、第１半導体層１３ｃを有する正規の第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの特性と、第２半導体層１３ｄを有する予備ＴＦＴ５ｃの特性とを揃えることができる。
【００５６】
また、本実施形態のＴＦＴ基板２０ａ（２０ｒ）の製造方法によれば、各画素Ｐが第１サブ画素Ｐａ及び第２サブ画素Ｐｂを有し、ＴＦＴ５ａ（５ｂ）及び画素電極１７が第１サブ画素Ｐａ及び第２サブ画素Ｐｂ毎に設けられているので、第１サブ画素Ｐａ及び第２サブ画素Ｐｂの一方において、ソース電極１４ａａ及びドレイン電極１４ｂａの間で短絡欠陥が検出されても、上述したように、第２半導体層１３ｂ（１３ｄ）、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを用いて、短絡欠陥が検出された一方のサブ画素を正常な他方のサブ画素のように修正することができる。
【００５７】
本実施形態では、無機絶縁膜１５及び有機絶縁膜１６からなる層間絶縁膜１８を例示したが、例えば、有機絶縁膜１６を省略したり、有機絶縁膜１６の代わりにＣＦ材料を用いてもよい。
【００５８】
また、本実施形態では、第１サブ画素Ｐａ及び第２サブ画素Ｐｂからなる１つの画素Ｐに２つのＴＦＴ５ａ及び５ｂを備えたＴＦＴ基板を例示したが、本発明は、１画素に１つのＴＦＴを備えたＴＦＴ基板にも適用することができる。
【００５９】
また、本実施形態では、第１サブ画素Ｐａ及び第２サブ画素Ｐｂからなる１つの画素Ｐに１つの第２半導体層１３ｂを備えたＴＦＴ基板２０ａ（２０ｒ）を例示したが、本発明は、例えば、第１サブ画素Ｐａ及び第２サブ画素Ｐｂからなる１つの画素Ｐに２つの第２半導体層を備えたＴＦＴ基板にも適用することができる。これによれば、第１サブ画素Ｐａの第１ＴＦＴ５ａ及び第２サブ画素Ｐｂの第２ＴＦＴ５ｂの双方に短絡欠陥が検出されても、２つある第２半導体層を用いて、双方を正常なサブ画素として修正することができる。
【００６０】
また、本実施形態では、アモルファスシリコンを用いたＴＦＴを例示したが、本発明は、ポリシリコンを用いたＴＦＴにも適用することができる。
【００６１】
また、本実施形態では、ソース電極形成部１４ｃ及びドレイン電極形成部１４ｄを、レーザーＣＶＤを用いて形成する方法を例示したが、インクジェット、フォトリソグラフィ、マスクを用いたスパッタリングやＣＶＤなどを用いて形成してもよい。
【００６２】
また、本実施形態では、ＴＦＴの欠陥として、ソース電極１４ａａとドレイン電極１４ｂａとの間の膜残りＲに起因する短絡欠陥を修正する方法を例示したが、本発明は、ゲート絶縁膜のピンホールに起因するゲート電極１１ａａと第１半導体層１３ａ（ソース電極１４ａａ及びドレイン電極１４ｂａ）との間の短絡欠陥などの他のＴＦＴの欠陥を修正することにも適用することができる。なお、ゲート電極１１ａａとソース電極１４ａａとの間の短絡欠陥については、対応するドレイン線１４ｂを切断するだけでなく、そのゲート電極１１ａａの基部を切断してもよい。
【００６３】
《発明の実施形態２》
図６〜図８は、本発明に係るＴＦＴ基板前駆体及びＴＦＴ基板の製造方法の実施形態２を示している。具体的に、図６、図７及び図８は、本実施形態のＴＦＴ基板２０ｂ、２０ｃ及び２０ｄをそれぞれ示す平面図である。なお、以下の各実施形態において、図１〜図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００６４】
上記実施形態１では、各ソース線１４ａの延びる方向に沿って各ゲート線１１ａを挟んで互いに隣り合う一対のサブ画素が１つの画素Ｐを構成していたが、本実施形態では、各ゲート線１１ａの延びる方向に沿って互いに隣り合う２つ毎に規定された一対のサブ画素が１つの画素Ｐを構成している。
【００６５】
ＴＦＴ基板２０ｂでは、図６に示すように、各ゲート線１１ａが一方の側方（図中下方）に突出して第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの各ゲート電極１１ａａを構成し、各画素電極１７の図中上辺及び図中下辺に沿ってゲート線１１ａが設けられ、各画素電極１７の図中左辺及び図中右辺に沿ってソース線１４ａが設けられている。
【００６６】
ＴＦＴ基板２０ｃでは、図７に示すように、各ゲート線１１ａが一方の側方（図中下方）に突出して第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの各ゲート電極１１ａａを構成し、第１サブ画素Ｐａ及び第２サブ画素Ｐｂを備えた画素Ｐの図中上辺及び図中下辺に沿ってゲート線１１ａが設けられ、各画素Ｐの図中左辺及び図中右辺に沿って互いに平行に延びる一対のソース線１４ａ及び１４ａが設けられている。
【００６７】
ＴＦＴ基板２０ｄでは、図８に示すように、各ゲート線１１ａが一方の側方（図中下方）に突出して第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの各ゲート電極１１ａａを構成し、第１サブ画素Ｐａ及び第２サブ画素Ｐｂを備えた画素Ｐの図中上辺及び図中下辺に沿ってゲート線１１ａが設けられ、各画素Ｐの図中左辺及び図中右辺に沿ってソース線１４ａが設けられている。
【００６８】
上記構成のＴＦＴ基板２０ｂ、２０ｃ及び２０ｄは、上記実施形態１で説明したＴＦＴ基板の製造方法における配線や電極などのパターン形状を変更すれば、製造することができ、ＴＦＴの欠陥の修正についても、上記実施形態１と同様に行うことができる。
【００６９】
本実施形態のＴＦＴ基板２０ｂ〜２０ｄの製造方法によれば、上記実施形態１と同様に、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂを構成する第１半導体層１３ｃ（１３ａ）の他に第２半導体層１３ｂが設けられているので、表示品位の低下を抑制して、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂの欠陥を修正することができる。
【００７０】
《発明の実施形態３》
図９は、本実施形態のＴＦＴ基板２０ｅを示す平面図である。
【００７１】
上記実施形態１では、各ソース線１４ａの延びる方向に沿って互いに隣り合う一対のサブ画素が１つの画素Ｐを構成し、上記実施形態２では、各ゲート線１１ａの延びる方向に沿って互いに隣り合う２つ毎に規定された一対のサブ画素が１つの画素Ｐを構成していたが、本実施形態では、各ゲート線１１ａ及び各ソース線１４ａの延びる方向に沿って互いに隣り合う２つ毎に規定された４つのサブ画素が１つの画素Ｐを構成している。
【００７２】
ＴＦＴ基板２０ｅでは、図９に示すように、各ゲート線１１ａ及び各ソース線１４ａの交差部分に第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄがそれぞれ設けられている。すなわち、ＴＦＴ基板２０ｅでは、図９に示すように、各ゲート線１１ａが両側方に突出して第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄの各ゲート電極１１ａａを構成し、各ソース線１４ａが両側方に突出して第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄの各ソース電極１４ａａを構成している。また、ＴＦＴ基板２０ｅでは、図９に示すように、各ゲート線１１ａ、各ソース線１４ａ及び各容量線１１ｂに囲まれた領域に、第１ＴＦＴ５ａ（又は第３ＴＦＴ５ｃ）に接続された画素電極１７と、第２ＴＦＴ５ｂ（又は第４ＴＦＴ５ｄ）に接続された画素電極１７とが互いに隣り合うように設けられている。ここで、図９に示すように、第１ＴＦＴ５ａに接続された画素電極１７は、第１サブ画素Ｐａを構成し、第２ＴＦＴ５ｂに接続された画素電極１７は、第２サブ画素Ｐｂを構成し、第３ＴＦＴ５ｃに接続された画素電極１７は、第３サブ画素Ｐｃを構成し、第４ＴＦＴ５ｄに接続された画素電極１７は、第４サブ画素Ｐａを構成している。そして、第１サブ画素Ｐａ、第２サブ画素Ｐｂ、第３サブ画素Ｐｃ及び第３サブ画素Ｐｄは、図９に示すように、各ゲート線１１ａ及び各ソース線１４ａの延びる方向に沿って互いに隣り合うことにより、１つの画素Ｐを構成している。
【００７３】
上記構成のＴＦＴ基板２０ｅは、上記実施形態１で説明したＴＦＴ基板の製造方法における配線や電極などのパターン形状を変更すれば、製造することができ、ＴＦＴの欠陥の修正についても、上記実施形態１と同様に行うことができる。
【００７４】
本実施形態のＴＦＴ基板２０ｅの製造方法によれば、上記実施形態１及び２と同様に、第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄを構成する第１半導体層１３ｃ（１３ａ）の他に第２半導体層１３ｂが設けられているので、表示品位の低下を抑制して、第１ＴＦＴ５ａ、第２ＴＦＴ５ｂ、第３ＴＦＴ５ｃ及び第４ＴＦＴ５ｄの欠陥を修正することができる。
【００７５】
本実施形態では、４つのＴＦＴ毎に１つの第２半導体層を設ける構成を例示したが、ＴＦＴ１つ当たりの第２半導体層の個数を適宜変更してもよい。
【産業上の利用可能性】
【００７６】
以上説明したように、本発明は、表示品位の低下を抑制して、ＴＦＴの欠陥を修正することができるので、例えば、高い表示品位が要望される液晶テレビ用途の液晶表示装置を始め、ＴＦＴを用いた表示装置全般について有用である。
【図面の簡単な説明】
【００７７】
【図１】実施形態１に係るＴＦＴ基板２０ａの平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板２０ａの断面図である。
【図３】短絡欠陥が検出されたＴＦＴ基板前駆体１９ａの平面図である。
【図４】短絡欠陥が修正されたＴＦＴ基板前駆体１９ｂの平面図である。
【図５】短絡欠陥が修正されたＴＦＴ基板２０ｒの平面図である。
【図６】実施形態２に係るＴＦＴ基板２０ｂの平面図である。
【図７】実施形態２に係るＴＦＴ基板２０ｃの平面図である。
【図８】実施形態２に係るＴＦＴ基板２０ｄの平面図である。
【図９】実施形態３に係るＴＦＴ基板２０ｅの平面図である。
【図１０】従来のＴＦＴ基板１２０の平面図である。
【符号の説明】
【００７８】
Ｃ チャネル領域
Ｐ 画素
Ｐａ 第１サブ画素
Ｐｂ 第２サブ画素
Ｐｃ 第３サブ画素
Ｐｄ 第４サブ画素
Ｓ ＴＦＴ形成部
５ａ 第１ＴＦＴ
５ｂ 第２ＴＦＴ
１０ 絶縁基板
１１ａ ゲート線
１１ａａ ゲート電極
１２ ゲート絶縁膜
１３ａ，１３ｃ 第１半導体層
１３ｂ，１３ｄ 第２半導体層
１４ａ ソース線
１４ａａ ソース電極
１４ｂ ドレイン線
１４ｂａ ドレイン電極
１４ｃ ソース電極形成部
１４ｄ ドレイン電極形成部
１７ 画素電極
１８ 層間絶縁膜
１９ａ，１９ｂ ＴＦＴ基板前駆体
２０ａ〜２０ｅ，２０ｒ ＴＦＴ基板
【特許請求の範囲】
【請求項１】
マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板の前駆体であって、
上記各画素毎にゲート電極が規定され、互いに平行に延びるように設けられた複数のゲート線と、
上記各画素のゲート電極に絶縁膜を介して重なるように島状に設けられた第１半導体層と、
上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状に設けられた第２半導体層と、
上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、
上記各画素毎に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定され、上記各画素電極にそれぞれ接続するように設けられた複数のドレイン線とを備えていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項２】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記第２半導体層は、上記各ソース線及び各ドレイン線に接続されていないことを特徴とする薄膜トランジスタ基板前駆体。
【請求項３】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各薄膜トランジスタは、ボトムゲート型であることを特徴とする薄膜トランジスタ基板前駆体。
【請求項４】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各画素は、上記各ソース線の延びる方向に沿って互いに隣り合う複数のサブ画素を構成し、
上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項５】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各画素は、上記各ゲート線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、
上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項６】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各画素は、上記各ゲート線及び上記各ソース線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、
上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項７】
マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、
上記各画素毎にゲート電極が規定され、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、
上記各画素のゲート電極に絶縁膜を介して重なるように島状の第１半導体層を形成すると共に、上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状の第２半導体層を形成する半導体層形成工程と、
上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように複数のソース線、及び上記各画素に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定された複数のドレイン線を形成することにより、上記各薄膜トランジスタとなる薄膜トランジスタ形成部を構成し、欠陥が検出された薄膜トランジスタ形成部を有する欠陥画素では、該欠陥が検出された薄膜トランジスタ形成部を使用不可にし、上記第２半導体層の一方の端部及び上記各ゲート線に重なると共に上記欠陥が検出された薄膜トランジスタ形成部に接続されたソース線に接続するようにソース電極形成部、並びに上記第２半導体層の他方の端部及び上記各ゲート線に重なると共に上記欠陥画素の画素電極に接続するように構成されたドレイン電極形成部を形成するソース層形成工程と、
上記各ソース線、各ドレイン線、ソース電極形成部及びドレイン電極形成部を覆うように層間絶縁膜を形成する層間絶縁膜形成工程と、
上記層間絶縁膜上に上記複数の画素電極をマトリクス状に形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項８】
請求項７に記載された薄膜トランジスタ基板の製造方法において、
上記半導体層形成工程は、上記ゲート層形成工程で基板に上記複数のゲート線を形成し、該各ゲート線を覆うように上記絶縁膜を形成するゲート絶縁膜工程を行った後に行われることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項９】
請求項７に記載された薄膜トランジスタ基板の製造方法において、
上記ソース層形成工程では、上記欠陥画素に形成されたドレイン線を切断することにより、上記欠陥が検出された薄膜トランジスタ形成部を使用不可にすることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
請求項８に記載された薄膜トランジスタ基板の製造方法において、
上記ソースドレイン形成工程では、上記各ソース電極及び各ドレイン電極から露出する第１半導体層の上層部、並びに上記ソース電極形成部及びドレイン電極形成部から露出する第２半導体層の上層部をそれぞれエッチングすることにより、チャネル領域をそれぞれ形成することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１１】
請求項１０に記載された薄膜トランジスタ基板の製造方法において、
上記第２半導体層のチャネル領域の幅及び長さは、上記第１半導体層のチャネル領域の幅及び長さと同じに設定されることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１２】
請求項７に記載された薄膜トランジスタ基板の製造方法において、
上記ソースドレイン形成工程では、上記ソース電極形成部及びドレイン電極形成部をレーザーＣＶＤにより形成することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１】
マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板の前駆体であって、
上記各画素毎にゲート電極が規定され、互いに平行に延びるように設けられた複数のゲート線と、
上記各画素のゲート電極に絶縁膜を介して重なるように島状に設けられた第１半導体層と、
上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状に設けられた第２半導体層と、
上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、
上記各画素毎に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定され、上記各画素電極にそれぞれ接続するように設けられた複数のドレイン線とを備えていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項２】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記第２半導体層は、上記各ソース線及び各ドレイン線に接続されていないことを特徴とする薄膜トランジスタ基板前駆体。
【請求項３】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各薄膜トランジスタは、ボトムゲート型であることを特徴とする薄膜トランジスタ基板前駆体。
【請求項４】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各画素は、上記各ソース線の延びる方向に沿って互いに隣り合う複数のサブ画素を構成し、
上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項５】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各画素は、上記各ゲート線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、
上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項６】
請求項１に記載された薄膜トランジスタ基板前駆体において、
上記各画素は、上記各ゲート線及び上記各ソース線の延びる方向に沿って互いに隣り合う複数毎に一対のサブ画素を構成し、
上記各薄膜トランジスタ及び各画素電極は、上記サブ画素毎に配置するように構成されていることを特徴とする薄膜トランジスタ基板前駆体。
【請求項７】
マトリクス状に設けられた複数の画素と、該各画素毎にそれぞれ設けられた複数の薄膜トランジスタと、該各薄膜トランジスタにそれぞれ接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、
上記各画素毎にゲート電極が規定され、互いに平行に延びるように複数のゲート線を形成するゲート層形成工程と、
上記各画素のゲート電極に絶縁膜を介して重なるように島状の第１半導体層を形成すると共に、上記各画素毎に上記各ゲート線に絶縁膜を介して重なるように島状の第２半導体層を形成する半導体層形成工程と、
上記各画素毎に上記第１半導体層を介して上記ゲート電極の一方の端部に重なるようにソース電極が規定され、上記各ゲート線と交差する方向に互いに平行に延びるように複数のソース線、及び上記各画素に上記第１半導体層を介して上記ゲート電極の他方の端部に重なると共に上記ソース電極と対峙するようにドレイン電極が規定された複数のドレイン線を形成することにより、上記各薄膜トランジスタとなる薄膜トランジスタ形成部を構成し、欠陥が検出された薄膜トランジスタ形成部を有する欠陥画素では、該欠陥が検出された薄膜トランジスタ形成部を使用不可にし、上記第２半導体層の一方の端部及び上記各ゲート線に重なると共に上記欠陥が検出された薄膜トランジスタ形成部に接続されたソース線に接続するようにソース電極形成部、並びに上記第２半導体層の他方の端部及び上記各ゲート線に重なると共に上記欠陥画素の画素電極に接続するように構成されたドレイン電極形成部を形成するソース層形成工程と、
上記各ソース線、各ドレイン線、ソース電極形成部及びドレイン電極形成部を覆うように層間絶縁膜を形成する層間絶縁膜形成工程と、
上記層間絶縁膜上に上記複数の画素電極をマトリクス状に形成する画素電極形成工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項８】
請求項７に記載された薄膜トランジスタ基板の製造方法において、
上記半導体層形成工程は、上記ゲート層形成工程で基板に上記複数のゲート線を形成し、該各ゲート線を覆うように上記絶縁膜を形成するゲート絶縁膜工程を行った後に行われることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項９】
請求項７に記載された薄膜トランジスタ基板の製造方法において、
上記ソース層形成工程では、上記欠陥画素に形成されたドレイン線を切断することにより、上記欠陥が検出された薄膜トランジスタ形成部を使用不可にすることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１０】
請求項８に記載された薄膜トランジスタ基板の製造方法において、
上記ソースドレイン形成工程では、上記各ソース電極及び各ドレイン電極から露出する第１半導体層の上層部、並びに上記ソース電極形成部及びドレイン電極形成部から露出する第２半導体層の上層部をそれぞれエッチングすることにより、チャネル領域をそれぞれ形成することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１１】
請求項１０に記載された薄膜トランジスタ基板の製造方法において、
上記第２半導体層のチャネル領域の幅及び長さは、上記第１半導体層のチャネル領域の幅及び長さと同じに設定されることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項１２】
請求項７に記載された薄膜トランジスタ基板の製造方法において、
上記ソースドレイン形成工程では、上記ソース電極形成部及びドレイン電極形成部をレーザーＣＶＤにより形成することを特徴とする薄膜トランジスタ基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−１５６８６７（Ｐ２０１０−１５６８６７Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００８−３３５４９７（Ｐ２００８−３３５４９７）
【出願日】平成２０年１２月２７日（２００８．１２．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年１２月２７日（２００８．１２．２７）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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