化合物半導体装置及びその製造方法
【課題】特性の低下を抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された電子走行層３及び電子供給層５と、電子供給層５上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、電子供給層５とゲート電極１１ｇとの間に形成されたｐ型半導体層８と、が含まれている。ｐ型半導体層８に含まれるｐ型不純物として、少なくとも電子走行層３及び電子供給層５のいずれかを構成する元素と同種の元素が用いられている。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された電子走行層３及び電子供給層５と、電子供給層５上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、電子供給層５とゲート電極１１ｇとの間に形成されたｐ型半導体層８と、が含まれている。ｐ型半導体層８に含まれるｐ型不純物として、少なくとも電子走行層３及び電子供給層５のいずれかを構成する元素と同種の元素が用いられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
【０００３】
但し、二次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、電子供給層のゲート電極直下の部分をエッチングして二次元電子ガスを分断する技術、及びゲート電極と電子供給層との間に、アクセプタ不純物としてＭｇを含有するｐ型ＧａＮ層を形成して二次元電子ガスを打ち消す技術等が提案されている。
【０００４】
しかしながら、電子供給層のゲート電極直下の部分をエッチングすると、電子走行層にダメージが生じるため、シート抵抗の増加、及びリーク電流の増加等の問題が生じる。また、Ｍｇを含有するｐ型ＧａＮ層を形成すると、抵抗が増加してしまう。このように、従来の技術では、ノーマリオフ型のトランジスタを実現しようとすると、トランジスタの他の特性が低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６８４５号公報
【特許文献２】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、特性の低下を抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、が含まれている。前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられている。
【０００８】
化合物半導体装置の製造方法では、基板上方に電子走行層及び電子供給層を形成する。前記電子供給層上方にｐ型半導体層を形成する。前記電子供給層上方の、平面視で前記ｐ型半導体層を挟む位置にソース電極及びドレイン電極を形成する。前記ｐ型半導体層上にゲート電極を形成する。前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いる。
【発明の効果】
【０００９】
上記の化合物半導体装置等によれば、適切なｐ型半導体層がゲート電極と電子供給層との間に存在するため、特性の低下を抑制しながらノーマリオフ動作を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図３】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図４】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図５】第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図６Ａ】第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図７】第５の実施形態に係るディスクリートパッケージを示す図である。
【図８】第６の実施形態に係るＰＦＣ回路を示す結線図である。
【図９】第７の実施形態に係る電源装置を示す結線図である。
【図１０】第８の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１１】
本願発明者は、従来の技術においてアクセプタ不純物としてＭｇを含有するｐ型ＧａＮ層を形成した場合に抵抗が増加する原因を究明すべく鋭意検討を行った。この結果、ｐ型ＧａＮ層の成長時にアクセプタ不純物であるＭｇが電子供給層を超えて電子走行層まで拡散してしまい、ゲート電極直下のみならず、二次元電子ガス（２ＤＥＧ）を残すべき領域においても２ＤＥＧを打ち消していることを見出した。つまり、従来の技術では、ｐ型ＧａＮ層に含まれるＭｇの拡散に伴って、２ＤＥＧの濃度が低下してしまっているのである。
【００１２】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１４】
第１の実施形態では、図１に示すように、Ｓｉ基板等の基板１上に化合物半導体積層構造７が形成されている。化合物半導体積層構造７には、核形成層２、電子走行層３、スペーサ層４、電子供給層５及びキャップ層６が含まれている。核形成層２としては、例えば厚さが１００ｎｍ程度のＡｌＮ層が用いられる。電子走行層３としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層５としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。キャップ層６としては、例えば厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層が用いられる。電子供給層５及びキャップ層６には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１５】
化合物半導体積層構造７に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、キャップ層６に開口部１０ｓ及び１０ｄが形成されている。そして、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。キャップ層６の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分上に、ｐ型半導体層８が形成されている。ｐ型半導体層８としては、厚さが１００ｎｍ程度で、ｐ型不純物としてＡｌ又はＧａが５×１０18ｃｍ-3程度の濃度でドーピングされたアモルファスＳｉＣ層が用いられる。キャップ層６上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２には、ｐ型半導体層８を露出する開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。
【００１６】
このように構成されたＧａＮ系ＨＥＭＴでは、Ａｌ又はＧａが５×１０18ｃｍ-3程度の濃度でドーピングされたアモルファスＳｉＣ層がｐ型半導体層８として、ゲート電極１１ｇと電子供給層５との間に介在しているため、ゲート電極１１ｇの下方の２ＤＥＧが打ち消される。従って、ノーマリオフ動作が可能となる。また、このアモルファスＳｉＣ層の形成に当たっては、ドーパントのＡｌ又はＧａが電子供給層５及び電子走行層３まで拡散しにくく、また、仮に拡散したとしても確保すべき２ＤＥＧが打ち消されることはない。これらは、Ａｌ及びＧａが、電子供給層５及び電子走行層３を構成する元素だからである。このため、十分な濃度の２ＤＥＧを確保することができ、抵抗を低く抑えることができる。
【００１７】
また、アモルファスＳｉＣ層は、Ｍｇを含むＧａＮ層と比較すると、低温で形成することができるため、ｐ型半導体層８の形成前に既に形成されている化合物半導体積層構造７等の結晶がより変質しにくい。
【００１８】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図２Ａ〜図２Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００１９】
先ず、図２Ａ（ａ）に示すように、基板１上に化合物半導体積層構造７を形成する。化合物半導体積層構造７の形成では、核形成層２、電子走行層３、スペーサ層４、電子供給層５及びキャップ層６を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）により形成する。これら化合物半導体層の形成に際して、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２０】
次いで、図２Ａ（ｂ）に示すように、化合物半導体積層構造７に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２１】
その後、図２Ａ（ｃ）に示すように、全面にｐ型半導体層８を形成する。ｐ型半導体層８としては、例えば、Ａｌが１×１０18ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０18ｃｍ-3程度にドーピングされたアモルファスＳｉＣ層を形成する。ｐ型半導体層８は、例えば、原料ガスとしてＳｉＨ4（シラン）及びＣＨ4（メタン）の混合ガスを用いた触媒化学堆積法（Ｈｏｔ−ｗｉｒｅ ＣＶＤ法）等により形成することができる。ｐ型半導体層８の形成に伴って、電子走行層３の表面近傍に存在していた２ＤＥＧの濃度が大幅に低下する。
【００２２】
続いて、図２Ｂ（ｄ）に示すように、ゲート電極を形成する予定の領域を除いてｐ型半導体層８を除去する。つまり、ｐ型半導体層８のパターニングを行う。このパターニングでは、例えば、ｐ型半導体層８を残す部分を覆うフォトレジストのパターンをｐ型半導体層８上に形成し、このパターンをエッチングマスクとしてドライエッチングを行う。この結果、残存するｐ型半導体層８の下方では、２ＤＥＧの濃度が大幅に低下したまま、例えば２ＤＥＧが消失したままである一方で、ｐ型半導体層８が除去された領域内では、電子走行層３の表面近傍に、ｐ型半導体層８の形成前と同様に高濃度の２ＤＥＧが存在するようになる。
【００２３】
次いで、図２Ｂ（ｅ）に示すように、キャップ層６に開口部１０ｓ及び１０ｄを形成する。開口部１０ｓ及び１０ｄの形成では、例えば、開口部１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２４】
続いて、図２Ｂ（ｆ）に示すように、開口部１０ｓ内にソース電極１１ｓを形成し、開口部１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００２５】
その後、図２Ｃ（ｇ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００２６】
続いて、図２Ｃ（ｈ）に示すように、絶縁膜１２にｐ型半導体層８を露出する開口部１３ｇを形成する。
【００２７】
次いで、図２Ｃ（ｉ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００２８】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００２９】
（第２の実施形態）
次に、第２の実施形態について説明する。図３は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３０】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造７にショットキー接合しているのに対し、第２の実施形態では、ゲート電極１１ｇと化合物半導体積層構造７との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００３１】
このような第２の実施形態によっても、第１の実施形態と同様に、ｐ型半導体層８の存在に伴う、抵抗を低く抑えながらのノーマリオフ動作の実現という効果を得ることができる。
【００３２】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００３３】
（第３の実施形態）
次に、第３の実施形態について説明する。図４は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３４】
第１の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが開口部１０ｓ及び１０ｄ内に形成されているのに対し、第３の実施形態では、開口部１０ｓ及び１０ｄが形成されずにソース電極１１ｓ及びドレイン電極１１ｄがキャップ層６上に形成されている。
【００３５】
このような第３の実施形態によっても、第１の実施形態と同様に、ｐ型半導体層８の存在に伴う、抵抗を低く抑えながらのノーマリオフ動作の実現という効果を得ることができる。
【００３６】
（第４の実施形態）
次に、第４の実施形態について説明する。図５は、第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００３７】
第４の実施形態では、第３の実施形態と同様に、ソース電極１１ｓ及びドレイン電極１１ｄがキャップ層６上に形成されている。また、素子領域内では、キャップ層６のｐ型半導体層８とソース電極１１ｓとの間に位置する領域上、及びｐ型半導体層８とドレイン電極１１ｄとの間に位置する領域上にｎ型半導体層３１が形成されている。ｎ型半導体層３１としては、厚さが１００ｎｍ程度で、ｎ型不純物としてＮ（窒素）が５×１０17ｃｍ-3程度の濃度でドーピングされたアモルファスＳｉＣ層が用いられる。このようにして、素子領域内に、ｎ型半導体層３１を含むトランジスタ領域４１が設けられている。
【００３８】
また、素子分離領域２０上に、ソース電極１１ｓと接するｐ型半導体層３８、及びドレイン電極１１ｄと接するｎ型半導体層３９が形成されており、ｐ型半導体層３８及びｎ型半導体層３９が互いに接触している。例えば、ｐ型半導体層３８としてはｐ型半導体層８と同様のものが用いられ、ｎ型半導体層３９としてはｎ型半導体層３１と同様のものが用いられる。このようにして、ｐ型半導体層３８がアノードとして機能し、ｎ型半導体層３９がカソードとして機能するボディダイオード領域４２が設けられている。他の構成は第１の実施形態と同様である。
【００３９】
なお、トランジスタ領域４１及びボディダイオード領域４２はいずれも複数設けられており、各トランジスタ領域４１に含まれるゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄは、これら複数のトランジスタ領域４１間で共通接続されている。従って、各ボディダイオード領域４２に含まれるｐ型半導体層３８及びｎ型半導体層３９は、それぞれ各トランジスタ領域４１に含まれるソース電極１１ｓ及びドレイン電極１１ｄに接続されていることになる。
【００４０】
第４の実施形態では、ｎ型半導体層３１が、平面視で、ｐ型半導体層８とソース電極１１ｓとの間に位置する領域内、及びｐ型半導体層８とドレイン電極１１ｄとの間に位置する領域内に存在するため、電子走行層３の表面近傍のバンドが第１の実施形態よりも押し下げられる。この結果、これら領域内での２ＤＥＧが増加し、更なる低抵抗化が可能となる。また、ボディダイオード領域４２内にｐｎダイオードが存在するため、高い耐圧を確保することができる。なお、ｎ型半導体層３１に含まれるｎ型不純物としては、例えば、電子走行層３又は電子供給層５のいずれかを構成する元素と同種の元素が用いられるが、他の元素が用いられてもよい。
【００４１】
次に、第４の実施形態に係る化合物半導体装置の製造方法について説明する。図６Ａ〜図６Ｃは、第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００４２】
先ず、図６Ａ（ａ）に示すように、第１の実施形態と同様にして、素子分離領域２０の形成までの処理を行う。次いで、図６Ａ（ｂ）に示すように、全面にｎ型半導体層３１を形成する。ｎ型半導体層３１としては、例えば、Ｎが１×１０17ｃｍ-3程度〜１×１０19ｃｍ-3程度、例えば５×１０17ｃｍ-3程度にドーピングされたアモルファスＳｉＣ層を形成する。ｎ型半導体層３１は、例えば、原料ガスとしてＳｉＨ4（シラン）及びＣＨ4（メタン）の混合ガスを用いた触媒化学堆積法（Ｈｏｔ−ｗｉｒｅ ＣＶＤ法）等により形成することができる。ｎ型半導体層３１の形成に伴って、電子走行層３の表面近傍に存在していた２ＤＥＧの濃度が増加する。
【００４３】
その後、図６Ａ（ｃ）に示すように、ｎ型半導体層３１に、ソース電極及びアノード用の開口部３２ｓ、ドレイン電極用の開口部３２ｄ、並びにゲート電極用の開口部３２ｇを形成する。開口部３２ｓ、３２ｄ及び３２ｇの形成では、例えば、開口部３２ｓ、３２ｄ及び３２ｇを形成する予定の領域を露出するフォトレジストのパターンをｎ型半導体層３１上に形成し、このパターンをエッチングマスクとしてドライエッチングを行う。この結果、素子領域内では、開口部３２ｓ、３２ｄ及び３２ｇが形成された領域の下方において、２ＤＥＧの濃度がｎ型半導体層３１の形成前と同程度にまで減少する。なお、素子分離領域２０上でカソードを形成する予定の領域に残存したｎ型半導体層３１は図５中のｎ型半導体層３９に対応する。
【００４４】
続いて、図６Ｂ（ｄ）に示すように、第１の実施形態と同様にして、全面にｐ型半導体層８を形成する。ｐ型半導体層８の形成に伴って、電子走行層３の表面近傍に存在していた２ＤＥＧの濃度が大幅に低下する。
【００４５】
次いで、図６Ｂ（ｅ）に示すように、ゲート電極を形成する予定の領域及びアノードを形成する予定の領域を除いてｐ型半導体層８を除去する。この結果、素子領域内において、残存するｐ型半導体層８の下方では、２ＤＥＧの濃度が大幅に低下したまま、例えば２ＤＥＧが消失したままである一方で、ｐ型半導体層８が除去された領域内では、電子走行層３の表面近傍に、ｐ型半導体層８の形成前と同様に高濃度の２ＤＥＧが存在するようになる。また、アノードを形成する予定の領域に残存したｐ型半導体層８は図５中のｐ型半導体層３８に対応する。
【００４６】
その後、図６Ｂ（ｆ）に示すように、開口部３２ｓ内にソース電極１１ｓを形成し、開口部３２ｄ内にドレイン電極１１ｄを形成する。続いて、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。次いで、全面に絶縁膜１２を形成する。
【００４７】
続いて、図６Ｃ（ｇ）に示すように、絶縁膜１２にｐ型半導体層８を露出する開口部１３ｇを形成する。
【００４８】
次いで、図６Ｃ（ｈ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００４９】
このようにして、第４の実施形態に係る化合物半導体装置を製造することができる。
【００５０】
（第５の実施形態）
第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図７は、第５の実施形態に係るディスクリートパッケージを示す図である。
【００５１】
第５の実施形態では、図７に示すように、第１〜第４の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００５２】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５３】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図８は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
【００５４】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第４の実施形態のいずれかの化合物半導体装置が用いられている。
【００５５】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５６】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図９は、第７の実施形態に係る電源装置を示す結線図である。
【００５７】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００５８】
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００５９】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００６０】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第４の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００６１】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図１０は、第８の実施形態に係る高周波増幅器を示す結線図である。
【００６２】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００６３】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第４の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６４】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００６５】
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００６６】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６７】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６９】
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする化合物半導体装置。
【００７０】
（付記２）
前記ｐ型半導体層は、ｐ型不純物を含有するＳｉＣ層であることを特徴とする付記１に記載の化合物半導体装置。
【００７１】
（付記３）
前記ＳｉＣ層はアモルファス状態であることを特徴とする付記２に記載の化合物半導体装置。
【００７２】
（付記４）
前記ｐ型不純物はＡｌ又はＧａであることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００７３】
（付記５）
前記電子供給層上方に形成され、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間に位置するｎ型半導体層を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７４】
（付記６）
前記ｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする付記５に記載の化合物半導体装置。
【００７５】
（付記７）
前記ｎ型半導体層に含まれるｎ型不純物はＮであることを特徴とする付記５又は６に記載の化合物半導体装置。
【００７６】
（付記８）
前記ソース電極に接続された第２のｐ型不純物層と、
前記ドレイン電極に接続された第２のｎ型不純物層と、
を有するｐｎ接合ダイオードを有し、
前記第２のｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられ、
前記第２のｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００７７】
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７８】
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７９】
（付記１１）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にｐ型半導体層を形成する工程と、
前記電子供給層上方の、平面視で前記ｐ型半導体層を挟む位置にソース電極及びドレイン電極を形成する工程と、
前記ｐ型半導体層上にゲート電極を形成する工程と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする化合物半導体装置の製造方法。
【００８０】
（付記１２）
前記ｐ型半導体層として、ｐ型不純物を含有するＳｉＣ層を形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００８１】
（付記１３）
前記ＳｉＣ層はアモルファス状態であることを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００８２】
（付記１４）
前記ｐ型不純物としてＡｌ又はＧａを用いることを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００８３】
（付記１５）
前記電子供給層上方の、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間にｎ型半導体層を形成する工程を有することを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【００８４】
（付記１６）
前記ｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
【００８５】
（付記１７）
前記ｎ型半導体層に含まれるｎ型不純物としてＮを用いることを特徴とする付記１５又は１６に記載の化合物半導体装置の製造方法。
【００８６】
（付記１８）
前記ソース電極に接続された第２のｐ型不純物層と、前記ドレイン電極に接続された第２のｎ型不純物層と、を有するｐｎ接合ダイオードを形成する工程を有し、
前記第２のｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用い、
前記第２のｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８７】
１：基板
２：核形成層
３：電子走行層
４：スペーサ層
５：電子供給層
６：キャップ層
７：化合物半導体積層構造
８、３８：ｐ型半導体層
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
３１、３９：ｎ型半導体層
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
【０００３】
但し、二次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、電子供給層のゲート電極直下の部分をエッチングして二次元電子ガスを分断する技術、及びゲート電極と電子供給層との間に、アクセプタ不純物としてＭｇを含有するｐ型ＧａＮ層を形成して二次元電子ガスを打ち消す技術等が提案されている。
【０００４】
しかしながら、電子供給層のゲート電極直下の部分をエッチングすると、電子走行層にダメージが生じるため、シート抵抗の増加、及びリーク電流の増加等の問題が生じる。また、Ｍｇを含有するｐ型ＧａＮ層を形成すると、抵抗が増加してしまう。このように、従来の技術では、ノーマリオフ型のトランジスタを実現しようとすると、トランジスタの他の特性が低下してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６８４５号公報
【特許文献２】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、特性の低下を抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、が含まれている。前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられている。
【０００８】
化合物半導体装置の製造方法では、基板上方に電子走行層及び電子供給層を形成する。前記電子供給層上方にｐ型半導体層を形成する。前記電子供給層上方の、平面視で前記ｐ型半導体層を挟む位置にソース電極及びドレイン電極を形成する。前記ｐ型半導体層上にゲート電極を形成する。前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いる。
【発明の効果】
【０００９】
上記の化合物半導体装置等によれば、適切なｐ型半導体層がゲート電極と電子供給層との間に存在するため、特性の低下を抑制しながらノーマリオフ動作を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図２Ａ】第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図３】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図４】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図５】第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図６Ａ】第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図７】第５の実施形態に係るディスクリートパッケージを示す図である。
【図８】第６の実施形態に係るＰＦＣ回路を示す結線図である。
【図９】第７の実施形態に係る電源装置を示す結線図である。
【図１０】第８の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１１】
本願発明者は、従来の技術においてアクセプタ不純物としてＭｇを含有するｐ型ＧａＮ層を形成した場合に抵抗が増加する原因を究明すべく鋭意検討を行った。この結果、ｐ型ＧａＮ層の成長時にアクセプタ不純物であるＭｇが電子供給層を超えて電子走行層まで拡散してしまい、ゲート電極直下のみならず、二次元電子ガス（２ＤＥＧ）を残すべき領域においても２ＤＥＧを打ち消していることを見出した。つまり、従来の技術では、ｐ型ＧａＮ層に含まれるＭｇの拡散に伴って、２ＤＥＧの濃度が低下してしまっているのである。
【００１２】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１４】
第１の実施形態では、図１に示すように、Ｓｉ基板等の基板１上に化合物半導体積層構造７が形成されている。化合物半導体積層構造７には、核形成層２、電子走行層３、スペーサ層４、電子供給層５及びキャップ層６が含まれている。核形成層２としては、例えば厚さが１００ｎｍ程度のＡｌＮ層が用いられる。電子走行層３としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層５としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。キャップ層６としては、例えば厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層が用いられる。電子供給層５及びキャップ層６には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１５】
化合物半導体積層構造７に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、キャップ層６に開口部１０ｓ及び１０ｄが形成されている。そして、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。キャップ層６の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分上に、ｐ型半導体層８が形成されている。ｐ型半導体層８としては、厚さが１００ｎｍ程度で、ｐ型不純物としてＡｌ又はＧａが５×１０18ｃｍ-3程度の濃度でドーピングされたアモルファスＳｉＣ層が用いられる。キャップ層６上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２には、ｐ型半導体層８を露出する開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。
【００１６】
このように構成されたＧａＮ系ＨＥＭＴでは、Ａｌ又はＧａが５×１０18ｃｍ-3程度の濃度でドーピングされたアモルファスＳｉＣ層がｐ型半導体層８として、ゲート電極１１ｇと電子供給層５との間に介在しているため、ゲート電極１１ｇの下方の２ＤＥＧが打ち消される。従って、ノーマリオフ動作が可能となる。また、このアモルファスＳｉＣ層の形成に当たっては、ドーパントのＡｌ又はＧａが電子供給層５及び電子走行層３まで拡散しにくく、また、仮に拡散したとしても確保すべき２ＤＥＧが打ち消されることはない。これらは、Ａｌ及びＧａが、電子供給層５及び電子走行層３を構成する元素だからである。このため、十分な濃度の２ＤＥＧを確保することができ、抵抗を低く抑えることができる。
【００１７】
また、アモルファスＳｉＣ層は、Ｍｇを含むＧａＮ層と比較すると、低温で形成することができるため、ｐ型半導体層８の形成前に既に形成されている化合物半導体積層構造７等の結晶がより変質しにくい。
【００１８】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図２Ａ〜図２Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００１９】
先ず、図２Ａ（ａ）に示すように、基板１上に化合物半導体積層構造７を形成する。化合物半導体積層構造７の形成では、核形成層２、電子走行層３、スペーサ層４、電子供給層５及びキャップ層６を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）により形成する。これら化合物半導体層の形成に際して、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２０】
次いで、図２Ａ（ｂ）に示すように、化合物半導体積層構造７に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２１】
その後、図２Ａ（ｃ）に示すように、全面にｐ型半導体層８を形成する。ｐ型半導体層８としては、例えば、Ａｌが１×１０18ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０18ｃｍ-3程度にドーピングされたアモルファスＳｉＣ層を形成する。ｐ型半導体層８は、例えば、原料ガスとしてＳｉＨ4（シラン）及びＣＨ4（メタン）の混合ガスを用いた触媒化学堆積法（Ｈｏｔ−ｗｉｒｅ ＣＶＤ法）等により形成することができる。ｐ型半導体層８の形成に伴って、電子走行層３の表面近傍に存在していた２ＤＥＧの濃度が大幅に低下する。
【００２２】
続いて、図２Ｂ（ｄ）に示すように、ゲート電極を形成する予定の領域を除いてｐ型半導体層８を除去する。つまり、ｐ型半導体層８のパターニングを行う。このパターニングでは、例えば、ｐ型半導体層８を残す部分を覆うフォトレジストのパターンをｐ型半導体層８上に形成し、このパターンをエッチングマスクとしてドライエッチングを行う。この結果、残存するｐ型半導体層８の下方では、２ＤＥＧの濃度が大幅に低下したまま、例えば２ＤＥＧが消失したままである一方で、ｐ型半導体層８が除去された領域内では、電子走行層３の表面近傍に、ｐ型半導体層８の形成前と同様に高濃度の２ＤＥＧが存在するようになる。
【００２３】
次いで、図２Ｂ（ｅ）に示すように、キャップ層６に開口部１０ｓ及び１０ｄを形成する。開口部１０ｓ及び１０ｄの形成では、例えば、開口部１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２４】
続いて、図２Ｂ（ｆ）に示すように、開口部１０ｓ内にソース電極１１ｓを形成し、開口部１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００２５】
その後、図２Ｃ（ｇ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００２６】
続いて、図２Ｃ（ｈ）に示すように、絶縁膜１２にｐ型半導体層８を露出する開口部１３ｇを形成する。
【００２７】
次いで、図２Ｃ（ｉ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００２８】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００２９】
（第２の実施形態）
次に、第２の実施形態について説明する。図３は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３０】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造７にショットキー接合しているのに対し、第２の実施形態では、ゲート電極１１ｇと化合物半導体積層構造７との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００３１】
このような第２の実施形態によっても、第１の実施形態と同様に、ｐ型半導体層８の存在に伴う、抵抗を低く抑えながらのノーマリオフ動作の実現という効果を得ることができる。
【００３２】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００３３】
（第３の実施形態）
次に、第３の実施形態について説明する。図４は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３４】
第１の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが開口部１０ｓ及び１０ｄ内に形成されているのに対し、第３の実施形態では、開口部１０ｓ及び１０ｄが形成されずにソース電極１１ｓ及びドレイン電極１１ｄがキャップ層６上に形成されている。
【００３５】
このような第３の実施形態によっても、第１の実施形態と同様に、ｐ型半導体層８の存在に伴う、抵抗を低く抑えながらのノーマリオフ動作の実現という効果を得ることができる。
【００３６】
（第４の実施形態）
次に、第４の実施形態について説明する。図５は、第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００３７】
第４の実施形態では、第３の実施形態と同様に、ソース電極１１ｓ及びドレイン電極１１ｄがキャップ層６上に形成されている。また、素子領域内では、キャップ層６のｐ型半導体層８とソース電極１１ｓとの間に位置する領域上、及びｐ型半導体層８とドレイン電極１１ｄとの間に位置する領域上にｎ型半導体層３１が形成されている。ｎ型半導体層３１としては、厚さが１００ｎｍ程度で、ｎ型不純物としてＮ（窒素）が５×１０17ｃｍ-3程度の濃度でドーピングされたアモルファスＳｉＣ層が用いられる。このようにして、素子領域内に、ｎ型半導体層３１を含むトランジスタ領域４１が設けられている。
【００３８】
また、素子分離領域２０上に、ソース電極１１ｓと接するｐ型半導体層３８、及びドレイン電極１１ｄと接するｎ型半導体層３９が形成されており、ｐ型半導体層３８及びｎ型半導体層３９が互いに接触している。例えば、ｐ型半導体層３８としてはｐ型半導体層８と同様のものが用いられ、ｎ型半導体層３９としてはｎ型半導体層３１と同様のものが用いられる。このようにして、ｐ型半導体層３８がアノードとして機能し、ｎ型半導体層３９がカソードとして機能するボディダイオード領域４２が設けられている。他の構成は第１の実施形態と同様である。
【００３９】
なお、トランジスタ領域４１及びボディダイオード領域４２はいずれも複数設けられており、各トランジスタ領域４１に含まれるゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄは、これら複数のトランジスタ領域４１間で共通接続されている。従って、各ボディダイオード領域４２に含まれるｐ型半導体層３８及びｎ型半導体層３９は、それぞれ各トランジスタ領域４１に含まれるソース電極１１ｓ及びドレイン電極１１ｄに接続されていることになる。
【００４０】
第４の実施形態では、ｎ型半導体層３１が、平面視で、ｐ型半導体層８とソース電極１１ｓとの間に位置する領域内、及びｐ型半導体層８とドレイン電極１１ｄとの間に位置する領域内に存在するため、電子走行層３の表面近傍のバンドが第１の実施形態よりも押し下げられる。この結果、これら領域内での２ＤＥＧが増加し、更なる低抵抗化が可能となる。また、ボディダイオード領域４２内にｐｎダイオードが存在するため、高い耐圧を確保することができる。なお、ｎ型半導体層３１に含まれるｎ型不純物としては、例えば、電子走行層３又は電子供給層５のいずれかを構成する元素と同種の元素が用いられるが、他の元素が用いられてもよい。
【００４１】
次に、第４の実施形態に係る化合物半導体装置の製造方法について説明する。図６Ａ〜図６Ｃは、第４の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００４２】
先ず、図６Ａ（ａ）に示すように、第１の実施形態と同様にして、素子分離領域２０の形成までの処理を行う。次いで、図６Ａ（ｂ）に示すように、全面にｎ型半導体層３１を形成する。ｎ型半導体層３１としては、例えば、Ｎが１×１０17ｃｍ-3程度〜１×１０19ｃｍ-3程度、例えば５×１０17ｃｍ-3程度にドーピングされたアモルファスＳｉＣ層を形成する。ｎ型半導体層３１は、例えば、原料ガスとしてＳｉＨ4（シラン）及びＣＨ4（メタン）の混合ガスを用いた触媒化学堆積法（Ｈｏｔ−ｗｉｒｅ ＣＶＤ法）等により形成することができる。ｎ型半導体層３１の形成に伴って、電子走行層３の表面近傍に存在していた２ＤＥＧの濃度が増加する。
【００４３】
その後、図６Ａ（ｃ）に示すように、ｎ型半導体層３１に、ソース電極及びアノード用の開口部３２ｓ、ドレイン電極用の開口部３２ｄ、並びにゲート電極用の開口部３２ｇを形成する。開口部３２ｓ、３２ｄ及び３２ｇの形成では、例えば、開口部３２ｓ、３２ｄ及び３２ｇを形成する予定の領域を露出するフォトレジストのパターンをｎ型半導体層３１上に形成し、このパターンをエッチングマスクとしてドライエッチングを行う。この結果、素子領域内では、開口部３２ｓ、３２ｄ及び３２ｇが形成された領域の下方において、２ＤＥＧの濃度がｎ型半導体層３１の形成前と同程度にまで減少する。なお、素子分離領域２０上でカソードを形成する予定の領域に残存したｎ型半導体層３１は図５中のｎ型半導体層３９に対応する。
【００４４】
続いて、図６Ｂ（ｄ）に示すように、第１の実施形態と同様にして、全面にｐ型半導体層８を形成する。ｐ型半導体層８の形成に伴って、電子走行層３の表面近傍に存在していた２ＤＥＧの濃度が大幅に低下する。
【００４５】
次いで、図６Ｂ（ｅ）に示すように、ゲート電極を形成する予定の領域及びアノードを形成する予定の領域を除いてｐ型半導体層８を除去する。この結果、素子領域内において、残存するｐ型半導体層８の下方では、２ＤＥＧの濃度が大幅に低下したまま、例えば２ＤＥＧが消失したままである一方で、ｐ型半導体層８が除去された領域内では、電子走行層３の表面近傍に、ｐ型半導体層８の形成前と同様に高濃度の２ＤＥＧが存在するようになる。また、アノードを形成する予定の領域に残存したｐ型半導体層８は図５中のｐ型半導体層３８に対応する。
【００４６】
その後、図６Ｂ（ｆ）に示すように、開口部３２ｓ内にソース電極１１ｓを形成し、開口部３２ｄ内にドレイン電極１１ｄを形成する。続いて、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。次いで、全面に絶縁膜１２を形成する。
【００４７】
続いて、図６Ｃ（ｇ）に示すように、絶縁膜１２にｐ型半導体層８を露出する開口部１３ｇを形成する。
【００４８】
次いで、図６Ｃ（ｈ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００４９】
このようにして、第４の実施形態に係る化合物半導体装置を製造することができる。
【００５０】
（第５の実施形態）
第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図７は、第５の実施形態に係るディスクリートパッケージを示す図である。
【００５１】
第５の実施形態では、図７に示すように、第１〜第４の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００５２】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５３】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図８は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
【００５４】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第４の実施形態のいずれかの化合物半導体装置が用いられている。
【００５５】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５６】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図９は、第７の実施形態に係る電源装置を示す結線図である。
【００５７】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００５８】
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００５９】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００６０】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第４の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００６１】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図１０は、第８の実施形態に係る高周波増幅器を示す結線図である。
【００６２】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００６３】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第４の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６４】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００６５】
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００６６】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６７】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６８】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６９】
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする化合物半導体装置。
【００７０】
（付記２）
前記ｐ型半導体層は、ｐ型不純物を含有するＳｉＣ層であることを特徴とする付記１に記載の化合物半導体装置。
【００７１】
（付記３）
前記ＳｉＣ層はアモルファス状態であることを特徴とする付記２に記載の化合物半導体装置。
【００７２】
（付記４）
前記ｐ型不純物はＡｌ又はＧａであることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００７３】
（付記５）
前記電子供給層上方に形成され、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間に位置するｎ型半導体層を有することを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７４】
（付記６）
前記ｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする付記５に記載の化合物半導体装置。
【００７５】
（付記７）
前記ｎ型半導体層に含まれるｎ型不純物はＮであることを特徴とする付記５又は６に記載の化合物半導体装置。
【００７６】
（付記８）
前記ソース電極に接続された第２のｐ型不純物層と、
前記ドレイン電極に接続された第２のｎ型不純物層と、
を有するｐｎ接合ダイオードを有し、
前記第２のｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられ、
前記第２のｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００７７】
（付記９）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７８】
（付記１０）
付記１乃至８のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７９】
（付記１１）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にｐ型半導体層を形成する工程と、
前記電子供給層上方の、平面視で前記ｐ型半導体層を挟む位置にソース電極及びドレイン電極を形成する工程と、
前記ｐ型半導体層上にゲート電極を形成する工程と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする化合物半導体装置の製造方法。
【００８０】
（付記１２）
前記ｐ型半導体層として、ｐ型不純物を含有するＳｉＣ層を形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
【００８１】
（付記１３）
前記ＳｉＣ層はアモルファス状態であることを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００８２】
（付記１４）
前記ｐ型不純物としてＡｌ又はＧａを用いることを特徴とする付記１１乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００８３】
（付記１５）
前記電子供給層上方の、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間にｎ型半導体層を形成する工程を有することを特徴とする付記１１乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【００８４】
（付記１６）
前記ｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
【００８５】
（付記１７）
前記ｎ型半導体層に含まれるｎ型不純物としてＮを用いることを特徴とする付記１５又は１６に記載の化合物半導体装置の製造方法。
【００８６】
（付記１８）
前記ソース電極に接続された第２のｐ型不純物層と、前記ドレイン電極に接続された第２のｎ型不純物層と、を有するｐｎ接合ダイオードを形成する工程を有し、
前記第２のｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用い、
前記第２のｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする付記１１乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８７】
１：基板
２：核形成層
３：電子走行層
４：スペーサ層
５：電子供給層
６：キャップ層
７：化合物半導体積層構造
８、３８：ｐ型半導体層
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
３１、３９：ｎ型半導体層
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする化合物半導体装置。
【請求項２】
前記ｐ型半導体層は、ｐ型不純物を含有するＳｉＣ層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ＳｉＣ層はアモルファス状態であることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記ｐ型不純物はＡｌ又はＧａであることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記電子供給層上方に形成され、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間に位置するｎ型半導体層を有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記ｎ型半導体層に含まれるｎ型不純物はＮであることを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
前記ソース電極に接続された第２のｐ型不純物層と、
前記ドレイン電極に接続された第２のｎ型不純物層と、
を有するｐｎ接合ダイオードを有し、
前記第２のｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられ、
前記第２のｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする請求項１乃至６のいずれか１項に記載の化合物半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項９】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項１０】
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にｐ型半導体層を形成する工程と、
前記電子供給層上方の、平面視で前記ｐ型半導体層を挟む位置にソース電極及びドレイン電極を形成する工程と、
前記ｐ型半導体層上にゲート電極を形成する工程と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする化合物半導体装置。
【請求項２】
前記ｐ型半導体層は、ｐ型不純物を含有するＳｉＣ層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ＳｉＣ層はアモルファス状態であることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記ｐ型不純物はＡｌ又はＧａであることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記電子供給層上方に形成され、少なくとも、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間に位置するｎ型半導体層を有することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記ｎ型半導体層に含まれるｎ型不純物はＮであることを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
前記ソース電極に接続された第２のｐ型不純物層と、
前記ドレイン電極に接続された第２のｎ型不純物層と、
を有するｐｎ接合ダイオードを有し、
前記第２のｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられ、
前記第２のｎ型半導体層に含まれるｎ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素が用いられていることを特徴とする請求項１乃至６のいずれか１項に記載の化合物半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項９】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項１０】
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にｐ型半導体層を形成する工程と、
前記電子供給層上方の、平面視で前記ｐ型半導体層を挟む位置にソース電極及びドレイン電極を形成する工程と、
前記ｐ型半導体層上にゲート電極を形成する工程と、
を有し、
前記ｐ型半導体層に含まれるｐ型不純物として、少なくとも前記電子走行層及び前記電子供給層のいずれかを構成する元素と同種の元素を用いることを特徴とする化合物半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１３−６９９９２（Ｐ２０１３−６９９９２Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０９１７２（Ｐ２０１１−２０９１７２）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]