化合物半導体装置及びその製造方法
【課題】ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された電子走行層３及び電子供給層５と、電子供給層５上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、電子供給層５とゲート電極１１ｇとの間に形成されたｐ型半導体層８と、電子供給層５とｐ型半導体層８との間に形成され、電子供給層５よりもバンドギャップが大きい正孔障壁層６と、が設けられている。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された電子走行層３及び電子供給層５と、電子供給層５上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、電子供給層５とゲート電極１１ｇとの間に形成されたｐ型半導体層８と、電子供給層５とｐ型半導体層８との間に形成され、電子供給層５よりもバンドギャップが大きい正孔障壁層６と、が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとのヘテロ接合界面に発生する高濃度の２次元電子ガス（２ＤＥＧ）が利用されている。
【０００３】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。つまり、ＧａＮは高い破壊電界強度を有する。また、ＧａＮは大きい飽和電子速度も有している。このため、ＧａＮは、高電圧動作、且つ高出力が可能な化合物半導体装置の材料として極めて有望である。そして、ＧａＮ系ＨＥＭＴは、高効率スイッチング素子、電気自動車等に用いられる高耐圧電力デバイスとして期待されている。
【０００４】
高濃度２次元電子ガスを利用したＧａＮ系ＨＥＭＴは、多くの場合、ノーマリオン動作する。つまり、ゲート電圧がオフとなっている時に電流が流れる。これは、チャネルに多数の電子が存在するためである。その一方で、高耐圧電力デバイスに用いられるＧａＮ系ＨＥＭＴには、フェイルセーフの観点からノーマリオフ動作が重要視される。
【０００５】
そこで、ノーマリオフ動作が可能なＧａＮ系ＨＥＭＴについて種々の検討が行われている。例えば、ゲート電極と活性領域との間にＭｇ等のｐ型不純物を含有するｐ型半導体層を設けた構造が提案されている。
【０００６】
しかしながら、ｐ型半導体層を設けた従来のＧａＮ系ＨＥＭＴでは、良好なオン抵抗及び動作速度等の伝導性能を得ることが困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２５８３１３号公報
【非特許文献】
【０００８】
【非特許文献１】Panasonic Technical Journal Vol.55, No.2, (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、が設けられている。
【００１１】
化合物半導体装置の製造方法の一態様では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記ゲート電極を形成する前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する。前記ｐ型半導体層を形成する前に、前記電子供給層と前記ｐ型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する。
【発明の効果】
【００１２】
上記の化合物半導体装置等によれば、適切な正孔障壁層が形成されているため、ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２】ＧａＮ系ＨＥＭＴにおけるゲート電極の下方のバンド構造を示す図である。
【図３】参考例の構造及びバンド構造を示す図である。
【図４】動作時間とドレイン電流との関係を示す図である。
【図５Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図５Ｃ】図５Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６】エッチングの進行を示す図である。
【図７】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図９】第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１０】第５の実施形態に係るディスクリートパッケージを示す図である。
【図１１】第６の実施形態に係るＰＦＣ回路を示す結線図である。
【図１２】第７の実施形態に係る電源装置を示す結線図である。
【図１３】第８の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１４】
本願発明者は、従来の技術においてｐ型半導体層を設けた従来のＧａＮ系ＨＥＭＴでは、良好なオン抵抗及び動作速度等の伝導性能を得ることが困難となっている原因を究明すべく鋭意検討を行った。この結果、動作時にｐ型半導体層中の正孔が２ＤＥＧのチャネル側に拡散し、電子の流れとは逆方向に伝導し、ソース電極直下のチャネル層（電子走行層）の奥部（底部）に蓄積することが明らかになった。そして、このように蓄積した正孔がチャネルの電位を持ち上げ、チャネルの電子の伝導に対してオン抵抗を上昇させているのである。また、正孔の蓄積に伴って電流経路が変化するため、動作速度にも影響が及んでいるのである。本願発明者は、これらの知見に基づいて正孔の拡散を抑制する障壁層を用いることに想到した。
【００１５】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１６】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１７】
第１の実施形態では、図１に示すように、Ｓｉ基板等の基板１上に化合物半導体積層構造７が形成されている。化合物半導体積層構造７には、バッファ層２、電子走行層３、スペーサ層４、電子供給層５及び正孔障壁層６が含まれている。バッファ層２としては、例えば厚さが１０ｎｍ〜２０００ｎｍ程度のＡｌＮ層及び／又はＡｌＧａＮ層が用いられる。電子走行層３としては、例えば厚さが１０００ｎｍ〜３０００ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層５としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層５には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。正孔障壁層６としては、例えば厚さが２ｎｍ程度のＡｌＮ層が用いられる。
【００１８】
化合物半導体積層構造７に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、正孔障壁層６にリセス１０ｓ及び１０ｄが形成されている。そして、リセス１０ｓ内にソース電極１１ｓが形成され、リセス１０ｄ内にドレイン電極１１ｄが形成されている。リセス１０ｓ及び１０ｄが必ずしも形成されている必要はなく、電子供給層５とソース電極１１ｓ及びドレイン電極１１ｄとの間に正孔障壁層６が介在していてもよいが、ソース電極１１ｓ及びドレイン電極１１ｄが電子供給層５と直接接している場合の方が、コンタクト抵抗が低く、高い性能を得ることができる。正孔障壁層６の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分上にキャップ層８が形成されている。キャップ層８としては、例えば厚さが５０ｎｍ程度のｐ型のｐ−ＧａＮ層が用いられる。キャップ層８には、ｐ型の不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされている。キャップ層８はｐ型半導体層の一例である。
【００１９】
正孔障壁層６上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２には、キャップ層８を露出する開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜１２及び１４は終端化膜の一例である。
【００２０】
このように構成されたＧａＮ系ＨＥＭＴにおけるゲート電極１１ｇの下方のバンド図を図２に示す。また、図３（ａ）に示す正孔障壁層６が存在しない参考例のバンド図を図３（ｂ）に示す。図２と図３（ｂ）とを比較するとわかるように、正孔障壁層６が存在しない参考例では、ゲート電極１１ｇにオン電圧が印加されると正孔が容易にチャネルまで拡散してしまう。これに対し、本実施形態では、正孔障壁層６が設けられているため、ゲート電極１１ｇにオン電圧が印加されてもｐ型のキャップ層８から正孔が２ＤＥＧのチャネルまで拡散しにくい。従って、正孔の拡散に伴うオン抵抗の上昇及び電流経路の変化を抑制して良好な伝導性能を得ることができる。例えば、図４に示すように、参考例では、時間の経過と共にドレイン電流Ｉｄｓが低下するのに対し、本実施形態によれば、安定したドレイン電流Ｉｄｓを得ることができる。
【００２１】
また、正孔障壁層６を構成する窒化物半導体の格子定数が、電子供給層５を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層３の表面近傍の２ＤＥＧをより高濃度にして抵抗を低減することができる。
【００２２】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図５Ａ〜図５Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２３】
先ず、図５Ａ（ａ）に示すように、基板１上に、バッファ層２、電子走行層３、スペーサ層４及び電子供給層５を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等の結晶成長法により形成する。ＭＯＶＰＥ法によりＡｌＮ層、ＡｌＧａＮ層、ＧａＮ層を形成する場合、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２４】
次いで、図５Ａ（ｂ）に示すように、電子供給層５上に正孔障壁層６を、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成する。正孔障壁層６は、バッファ層２、電子走行層３、スペーサ層４及び電子供給層５と連続して形成することができる。この場合、正孔障壁層６に当たっては、電子供給層５の形成の際に行っていたＴＭＧガス及びＳｉＨ4ガスの供給を停止して、ＴＭＡガス及びＮＨ3ガスの供給を継続すればよい。このようにして、化合物半導体積層構造７が形成される。
【００２５】
その後、図５Ａ（ｃ）に示すように、正孔障壁層６上にキャップ層８を、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成する。バッファ層２、電子走行層３、スペーサ層４、電子供給層５及び正孔障壁層６と連続して形成することができる。キャップ層８へのＭｇのドーピング濃度は、５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3程度とする。そして、熱処理を行ってｐ型不純物であるＭｇを活性化させる。
【００２６】
続いて、図５Ｂ（ｄ）に示すように、化合物半導体積層構造７及びキャップ層８に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンをキャップ層８上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２７】
次いで、図５Ｂ（ｅ）に示すように、キャップ層８のパターニングを行い、ゲート電極を形成する予定の領域にキャップ層８を残存させる。キャップ層８のパターニングでは、例えば、キャップ層８を残存させる予定の領域を覆うフォトレジストのパターンをキャップ層８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２８】
その後、図５Ｂ（ｆ）に示すように、素子領域内において、正孔障壁層６にリセス１０ｓ及び１０ｄを形成する。リセス１０ｓ及び１０ｄの形成では、例えば、リセス１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７及びキャップ層８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。続いて、リセス１０ｓ内にソース電極１１ｓを形成し、リセス１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００２９】
その後、図５Ｃ（ｇ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００３０】
続いて、図５Ｃ（ｈ）に示すように、絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に、キャップ層８を露出する開口部１３ｇを形成する。
【００３１】
次いで、図５Ｃ（ｉ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００３２】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３３】
なお、ドライエッチングに対するキャップ層８を構成するＧａＮと正孔障壁層６を構成するＡｌＮとの間のエッチング選択比が大きい。このため、キャップ層８のパターニングの際には、図６に示すように、正孔障壁層６の表面が露出すると、急激にエッチングが進行しにくくなる。つまり、正孔障壁層６をエッチングストッパとして用いたドライエッチングが可能である。従って、エッチングの制御が容易である。一方、ドライエッチングに対するキャップ層８を構成するＧａＮと電子供給層５を構成するＡｌＧａＮとの間のエッチング選択比は小さい。このため、図３に示す参考例のＧａＮ系ＨＥＭＴを製造する場合には、図６に示すように、正孔障壁層６の表面が露出しても、そのままエッチングが進行しやすい。従って、時間制御等の比較的煩雑な制御を行うこととなる。
【００３４】
更に、正孔障壁層６が形成されていない場合、ｐ型不純物であるＭｇを活性化させる熱処理の際に、Ｍｇがチャネルまで拡散する可能性があるが、本実施形態によれば、このような拡散を抑制することもできる。
【００３５】
なお、正孔障壁層６は、ＡｌＮ層である必要はなく、例えば、電子供給層５よりもＡｌ組成が高いＡｌＧａＮ層を用いてもよく、ＩｎＡｌＮ層を用いてもよい。正孔障壁層６にＡｌＧａＮ層が用いられる場合、電子供給層５の組成をＡｌxＧａ1-xＮ（０＜ｘ＜１）と表わすと、正孔障壁層６の組成はＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）と表わすことができる。正孔障壁層６にＩｎＡｌＮ層が用いられる場合、電子供給層５の組成をＡｌxＧａ1-xＮ（０＜ｘ＜１）と表わすと、正孔障壁層６の組成はＩｎzＡｌ1-zＮ（０≦ｚ≦１）と表わすことができる。正孔障壁層６の厚さは、ＡｌＮ層である場合、１ｎｍ〜３ｎｍ（例えば２ｎｍ）であることが好ましく、ＡｌＧａＮ層又はＩｎＡｌＮ層である場合、３ｎｍ〜８ｎｍ（例えば５ｎｍ）であることが好ましい。正孔障壁層６が、これら好適な範囲の下限より薄い場合は、正孔を阻止する能力が低くなることがあり、上限より厚い場合はデバイスのノーマリオフ性能を実現するのが比較的困難になることがある。そして、上記のように、正孔障壁層６を構成する窒化物半導体の格子定数が、電子供給層５を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層３の表面近傍の２ＤＥＧをより高濃度にして抵抗を低減することができる。
【００３６】
（第２の実施形態）
次に、第２の実施形態について説明する。図７は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３７】
第１の実施形態では、正孔障壁層６が平面視でソース電極１１ｓとドレイン電極１１ｄとの間に形成されているのに対し、第２の実施形態では、正孔障壁層６が平面視でゲート電極１１ｇの下方のみに形成されている。他の構成は第１の実施形態と同様である。
【００３８】
このような第２の実施形態によっても、第１の実施形態と同様に、正孔障壁層６の存在に伴う、オン抵抗の上昇及び電流経路の変化の抑制という効果を得ることができる。
【００３９】
（第３の実施形態）
次に、第３の実施形態について説明する。図８は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４０】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造７にショットキー接合しているのに対し、第３の実施形態では、ゲート電極１１ｇとキャップ層８との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００４１】
このような第３の実施形態によっても、第１の実施形態と同様に、正孔障壁層６の存在に伴う、オン抵抗の上昇及び電流経路の変化の抑制という効果を得ることができる。
【００４２】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００４３】
（第４の実施形態）
次に、第４の実施形態について説明する。図９は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４４】
本実施形態では、先ず、第１の実施形態と同様にして、図９（ａ）に示すように、電子供給層５の形成までの処理を行う。但し、電子供給層５は、若干、例えば２ｎｍ程度、第１の実施形態よりも厚くする。次いで、ＮＨ3ガスの供給を継続しながら、ＴＭＡガス及びＴＭＧガスの供給を停止し、そのままの温度又はそれ以上の温度で保持する。この保持する温度は、電子供給層５の形成時の温度より５０℃程度高い温度までの範囲とすることが好ましい。また、保持する時間は温度によって異なるが、電子供給層５の形成時の温度に保持する場合は、５分間程度とすることが好ましい。このような所定温度での保持の結果、電子供給層５を構成するＡｌＧａＮからＧａがその表面から優先的に脱離し、電子供給層５の表面のＧａ組成が低下し、Ａｌ組成が上昇する。つまり、図９（ｂ）に示すように、電子供給層５の表面に正孔障壁層６が形成される。なお、保持温度が高いほど、Ｇａが脱離する速度が大きくなるが、その一方で、時間制御が困難になりやすくなる。その後、第１の実施形態と同様に、キャップ層８の形成以降の処理を行う（図５Ａ（ｃ）〜図５Ｃ（ｉ））。
【００４５】
第４の実施形態によれば、第１の実施形態と比較して成長させる化合物半導体層の種類を少なくすることが可能となるため、制御が容易になる。
【００４６】
なお、上記の熱処理によって正孔障壁層６を形成した後に、その上にＡｌＮ層等を更に形成してもよい。
【００４７】
（第５の実施形態）
第５の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１０は、第５の実施形態に係るディスクリートパッケージを示す図である。
【００４８】
第５の実施形態では、図１０に示すように、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００４９】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５０】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１１は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
【００５１】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
【００５２】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５３】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１２は、第７の実施形態に係る電源装置を示す結線図である。
【００５４】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００５５】
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００５６】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００５７】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００５８】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを備えた高周波増幅器に関する。図１３は、第８の実施形態に係る高周波増幅器を示す結線図である。
【００５９】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００６０】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６１】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００６２】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６３】
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６５】
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、
を有することを特徴とする化合物半導体装置。
【００６６】
（付記２）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする付記１に記載の化合物半導体装置。
【００６７】
（付記３）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする付記１に記載の化合物半導体装置。
【００６８】
（付記４）
前記電子走行層がＧａＮ層であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６９】
（付記５）
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記６）
前記ゲート電極と前記ｐ型半導体層との間に形成されたゲート絶縁膜を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７１】
（付記７）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７２】
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７３】
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７４】
（付記１０）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する工程を有し、
前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
【００７５】
（付記１１）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００７６】
（付記１２）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００７７】
（付記１３）
前記正孔障壁層を形成する工程は、
前記電子供給層の表面からＧａを脱離させる工程を有することを特徴とする付記１０乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
【００７８】
（付記１４）
前記ｐ型半導体層を形成する工程は、
前記正孔障壁層をエッチングストッパとして用いたドライエッチングによるパターニングを行う工程を有することを特徴とする付記１０乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００７９】
（付記１５）
前記電子走行層がＧａＮ層であることを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【００８０】
（付記１６）
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００８１】
（付記１７）
前記ゲート電極と前記ｐ型半導体層との間に位置するゲート絶縁膜を形成する工程を有することを特徴とする付記１０乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００８２】
（付記１８）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を形成する工程を有することを特徴とする付記１０乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８３】
１：基板
２：バッファ層
３：電子走行層
４：スペーサ層
５：電子供給層
６：正孔障壁層
７：化合物半導体積層構造
８：キャップ層
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとのヘテロ接合界面に発生する高濃度の２次元電子ガス（２ＤＥＧ）が利用されている。
【０００３】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。つまり、ＧａＮは高い破壊電界強度を有する。また、ＧａＮは大きい飽和電子速度も有している。このため、ＧａＮは、高電圧動作、且つ高出力が可能な化合物半導体装置の材料として極めて有望である。そして、ＧａＮ系ＨＥＭＴは、高効率スイッチング素子、電気自動車等に用いられる高耐圧電力デバイスとして期待されている。
【０００４】
高濃度２次元電子ガスを利用したＧａＮ系ＨＥＭＴは、多くの場合、ノーマリオン動作する。つまり、ゲート電圧がオフとなっている時に電流が流れる。これは、チャネルに多数の電子が存在するためである。その一方で、高耐圧電力デバイスに用いられるＧａＮ系ＨＥＭＴには、フェイルセーフの観点からノーマリオフ動作が重要視される。
【０００５】
そこで、ノーマリオフ動作が可能なＧａＮ系ＨＥＭＴについて種々の検討が行われている。例えば、ゲート電極と活性領域との間にＭｇ等のｐ型不純物を含有するｐ型半導体層を設けた構造が提案されている。
【０００６】
しかしながら、ｐ型半導体層を設けた従来のＧａＮ系ＨＥＭＴでは、良好なオン抵抗及び動作速度等の伝導性能を得ることが困難である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２５８３１３号公報
【非特許文献】
【０００８】
【非特許文献１】Panasonic Technical Journal Vol.55, No.2, (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、が設けられている。
【００１１】
化合物半導体装置の製造方法の一態様では、基板上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。前記ゲート電極を形成する前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する。前記ｐ型半導体層を形成する前に、前記電子供給層と前記ｐ型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する。
【発明の効果】
【００１２】
上記の化合物半導体装置等によれば、適切な正孔障壁層が形成されているため、ノーマリオフ動作を実現しながら良好な伝導性能を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２】ＧａＮ系ＨＥＭＴにおけるゲート電極の下方のバンド構造を示す図である。
【図３】参考例の構造及びバンド構造を示す図である。
【図４】動作時間とドレイン電流との関係を示す図である。
【図５Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図５Ｃ】図５Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図６】エッチングの進行を示す図である。
【図７】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図９】第４の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１０】第５の実施形態に係るディスクリートパッケージを示す図である。
【図１１】第６の実施形態に係るＰＦＣ回路を示す結線図である。
【図１２】第７の実施形態に係る電源装置を示す結線図である。
【図１３】第８の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１４】
本願発明者は、従来の技術においてｐ型半導体層を設けた従来のＧａＮ系ＨＥＭＴでは、良好なオン抵抗及び動作速度等の伝導性能を得ることが困難となっている原因を究明すべく鋭意検討を行った。この結果、動作時にｐ型半導体層中の正孔が２ＤＥＧのチャネル側に拡散し、電子の流れとは逆方向に伝導し、ソース電極直下のチャネル層（電子走行層）の奥部（底部）に蓄積することが明らかになった。そして、このように蓄積した正孔がチャネルの電位を持ち上げ、チャネルの電子の伝導に対してオン抵抗を上昇させているのである。また、正孔の蓄積に伴って電流経路が変化するため、動作速度にも影響が及んでいるのである。本願発明者は、これらの知見に基づいて正孔の拡散を抑制する障壁層を用いることに想到した。
【００１５】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１６】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１７】
第１の実施形態では、図１に示すように、Ｓｉ基板等の基板１上に化合物半導体積層構造７が形成されている。化合物半導体積層構造７には、バッファ層２、電子走行層３、スペーサ層４、電子供給層５及び正孔障壁層６が含まれている。バッファ層２としては、例えば厚さが１０ｎｍ〜２０００ｎｍ程度のＡｌＮ層及び／又はＡｌＧａＮ層が用いられる。電子走行層３としては、例えば厚さが１０００ｎｍ〜３０００ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層４としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層５としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層５には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。正孔障壁層６としては、例えば厚さが２ｎｍ程度のＡｌＮ層が用いられる。
【００１８】
化合物半導体積層構造７に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、正孔障壁層６にリセス１０ｓ及び１０ｄが形成されている。そして、リセス１０ｓ内にソース電極１１ｓが形成され、リセス１０ｄ内にドレイン電極１１ｄが形成されている。リセス１０ｓ及び１０ｄが必ずしも形成されている必要はなく、電子供給層５とソース電極１１ｓ及びドレイン電極１１ｄとの間に正孔障壁層６が介在していてもよいが、ソース電極１１ｓ及びドレイン電極１１ｄが電子供給層５と直接接している場合の方が、コンタクト抵抗が低く、高い性能を得ることができる。正孔障壁層６の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分上にキャップ層８が形成されている。キャップ層８としては、例えば厚さが５０ｎｍ程度のｐ型のｐ−ＧａＮ層が用いられる。キャップ層８には、ｐ型の不純物として、例えばＭｇが５×１０19ｃｍ-3程度の濃度でドーピングされている。キャップ層８はｐ型半導体層の一例である。
【００１９】
正孔障壁層６上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２には、キャップ層８を露出する開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜１２及び１４は終端化膜の一例である。
【００２０】
このように構成されたＧａＮ系ＨＥＭＴにおけるゲート電極１１ｇの下方のバンド図を図２に示す。また、図３（ａ）に示す正孔障壁層６が存在しない参考例のバンド図を図３（ｂ）に示す。図２と図３（ｂ）とを比較するとわかるように、正孔障壁層６が存在しない参考例では、ゲート電極１１ｇにオン電圧が印加されると正孔が容易にチャネルまで拡散してしまう。これに対し、本実施形態では、正孔障壁層６が設けられているため、ゲート電極１１ｇにオン電圧が印加されてもｐ型のキャップ層８から正孔が２ＤＥＧのチャネルまで拡散しにくい。従って、正孔の拡散に伴うオン抵抗の上昇及び電流経路の変化を抑制して良好な伝導性能を得ることができる。例えば、図４に示すように、参考例では、時間の経過と共にドレイン電流Ｉｄｓが低下するのに対し、本実施形態によれば、安定したドレイン電流Ｉｄｓを得ることができる。
【００２１】
また、正孔障壁層６を構成する窒化物半導体の格子定数が、電子供給層５を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層３の表面近傍の２ＤＥＧをより高濃度にして抵抗を低減することができる。
【００２２】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図５Ａ〜図５Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２３】
先ず、図５Ａ（ａ）に示すように、基板１上に、バッファ層２、電子走行層３、スペーサ層４及び電子供給層５を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等の結晶成長法により形成する。ＭＯＶＰＥ法によりＡｌＮ層、ＡｌＧａＮ層、ＧａＮ層を形成する場合、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２４】
次いで、図５Ａ（ｂ）に示すように、電子供給層５上に正孔障壁層６を、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成する。正孔障壁層６は、バッファ層２、電子走行層３、スペーサ層４及び電子供給層５と連続して形成することができる。この場合、正孔障壁層６に当たっては、電子供給層５の形成の際に行っていたＴＭＧガス及びＳｉＨ4ガスの供給を停止して、ＴＭＡガス及びＮＨ3ガスの供給を継続すればよい。このようにして、化合物半導体積層構造７が形成される。
【００２５】
その後、図５Ａ（ｃ）に示すように、正孔障壁層６上にキャップ層８を、例えばＭＯＶＰＥ法又はＭＢＥ法等の結晶成長法により形成する。バッファ層２、電子走行層３、スペーサ層４、電子供給層５及び正孔障壁層６と連続して形成することができる。キャップ層８へのＭｇのドーピング濃度は、５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０19／ｃｍ3程度とする。そして、熱処理を行ってｐ型不純物であるＭｇを活性化させる。
【００２６】
続いて、図５Ｂ（ｄ）に示すように、化合物半導体積層構造７及びキャップ層８に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンをキャップ層８上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２７】
次いで、図５Ｂ（ｅ）に示すように、キャップ層８のパターニングを行い、ゲート電極を形成する予定の領域にキャップ層８を残存させる。キャップ層８のパターニングでは、例えば、キャップ層８を残存させる予定の領域を覆うフォトレジストのパターンをキャップ層８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２８】
その後、図５Ｂ（ｆ）に示すように、素子領域内において、正孔障壁層６にリセス１０ｓ及び１０ｄを形成する。リセス１０ｓ及び１０ｄの形成では、例えば、リセス１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造７及びキャップ層８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。続いて、リセス１０ｓ内にソース電極１１ｓを形成し、リセス１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００２９】
その後、図５Ｃ（ｇ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００３０】
続いて、図５Ｃ（ｈ）に示すように、絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に、キャップ層８を露出する開口部１３ｇを形成する。
【００３１】
次いで、図５Ｃ（ｉ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００３２】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３３】
なお、ドライエッチングに対するキャップ層８を構成するＧａＮと正孔障壁層６を構成するＡｌＮとの間のエッチング選択比が大きい。このため、キャップ層８のパターニングの際には、図６に示すように、正孔障壁層６の表面が露出すると、急激にエッチングが進行しにくくなる。つまり、正孔障壁層６をエッチングストッパとして用いたドライエッチングが可能である。従って、エッチングの制御が容易である。一方、ドライエッチングに対するキャップ層８を構成するＧａＮと電子供給層５を構成するＡｌＧａＮとの間のエッチング選択比は小さい。このため、図３に示す参考例のＧａＮ系ＨＥＭＴを製造する場合には、図６に示すように、正孔障壁層６の表面が露出しても、そのままエッチングが進行しやすい。従って、時間制御等の比較的煩雑な制御を行うこととなる。
【００３４】
更に、正孔障壁層６が形成されていない場合、ｐ型不純物であるＭｇを活性化させる熱処理の際に、Ｍｇがチャネルまで拡散する可能性があるが、本実施形態によれば、このような拡散を抑制することもできる。
【００３５】
なお、正孔障壁層６は、ＡｌＮ層である必要はなく、例えば、電子供給層５よりもＡｌ組成が高いＡｌＧａＮ層を用いてもよく、ＩｎＡｌＮ層を用いてもよい。正孔障壁層６にＡｌＧａＮ層が用いられる場合、電子供給層５の組成をＡｌxＧａ1-xＮ（０＜ｘ＜１）と表わすと、正孔障壁層６の組成はＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）と表わすことができる。正孔障壁層６にＩｎＡｌＮ層が用いられる場合、電子供給層５の組成をＡｌxＧａ1-xＮ（０＜ｘ＜１）と表わすと、正孔障壁層６の組成はＩｎzＡｌ1-zＮ（０≦ｚ≦１）と表わすことができる。正孔障壁層６の厚さは、ＡｌＮ層である場合、１ｎｍ〜３ｎｍ（例えば２ｎｍ）であることが好ましく、ＡｌＧａＮ層又はＩｎＡｌＮ層である場合、３ｎｍ〜８ｎｍ（例えば５ｎｍ）であることが好ましい。正孔障壁層６が、これら好適な範囲の下限より薄い場合は、正孔を阻止する能力が低くなることがあり、上限より厚い場合はデバイスのノーマリオフ性能を実現するのが比較的困難になることがある。そして、上記のように、正孔障壁層６を構成する窒化物半導体の格子定数が、電子供給層５を構成する窒化物半導体の格子定数よりも小さい場合には、電子走行層３の表面近傍の２ＤＥＧをより高濃度にして抵抗を低減することができる。
【００３６】
（第２の実施形態）
次に、第２の実施形態について説明する。図７は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３７】
第１の実施形態では、正孔障壁層６が平面視でソース電極１１ｓとドレイン電極１１ｄとの間に形成されているのに対し、第２の実施形態では、正孔障壁層６が平面視でゲート電極１１ｇの下方のみに形成されている。他の構成は第１の実施形態と同様である。
【００３８】
このような第２の実施形態によっても、第１の実施形態と同様に、正孔障壁層６の存在に伴う、オン抵抗の上昇及び電流経路の変化の抑制という効果を得ることができる。
【００３９】
（第３の実施形態）
次に、第３の実施形態について説明する。図８は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４０】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造７にショットキー接合しているのに対し、第３の実施形態では、ゲート電極１１ｇとキャップ層８との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００４１】
このような第３の実施形態によっても、第１の実施形態と同様に、正孔障壁層６の存在に伴う、オン抵抗の上昇及び電流経路の変化の抑制という効果を得ることができる。
【００４２】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００４３】
（第４の実施形態）
次に、第４の実施形態について説明する。図９は、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４４】
本実施形態では、先ず、第１の実施形態と同様にして、図９（ａ）に示すように、電子供給層５の形成までの処理を行う。但し、電子供給層５は、若干、例えば２ｎｍ程度、第１の実施形態よりも厚くする。次いで、ＮＨ3ガスの供給を継続しながら、ＴＭＡガス及びＴＭＧガスの供給を停止し、そのままの温度又はそれ以上の温度で保持する。この保持する温度は、電子供給層５の形成時の温度より５０℃程度高い温度までの範囲とすることが好ましい。また、保持する時間は温度によって異なるが、電子供給層５の形成時の温度に保持する場合は、５分間程度とすることが好ましい。このような所定温度での保持の結果、電子供給層５を構成するＡｌＧａＮからＧａがその表面から優先的に脱離し、電子供給層５の表面のＧａ組成が低下し、Ａｌ組成が上昇する。つまり、図９（ｂ）に示すように、電子供給層５の表面に正孔障壁層６が形成される。なお、保持温度が高いほど、Ｇａが脱離する速度が大きくなるが、その一方で、時間制御が困難になりやすくなる。その後、第１の実施形態と同様に、キャップ層８の形成以降の処理を行う（図５Ａ（ｃ）〜図５Ｃ（ｉ））。
【００４５】
第４の実施形態によれば、第１の実施形態と比較して成長させる化合物半導体層の種類を少なくすることが可能となるため、制御が容易になる。
【００４６】
なお、上記の熱処理によって正孔障壁層６を形成した後に、その上にＡｌＮ層等を更に形成してもよい。
【００４７】
（第５の実施形態）
第５の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１０は、第５の実施形態に係るディスクリートパッケージを示す図である。
【００４８】
第５の実施形態では、図１０に示すように、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００４９】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５０】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１１は、第６の実施形態に係るＰＦＣ回路を示す結線図である。
【００５１】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
【００５２】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５３】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１２は、第７の実施形態に係る電源装置を示す結線図である。
【００５４】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００５５】
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００５６】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００５７】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００５８】
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、ＧａＮ系ＨＥＭＴを備えた高周波増幅器に関する。図１３は、第８の実施形態に係る高周波増幅器を示す結線図である。
【００５９】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００６０】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第４の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６１】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００６２】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６３】
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６４】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６５】
（付記１）
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、
を有することを特徴とする化合物半導体装置。
【００６６】
（付記２）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする付記１に記載の化合物半導体装置。
【００６７】
（付記３）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする付記１に記載の化合物半導体装置。
【００６８】
（付記４）
前記電子走行層がＧａＮ層であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６９】
（付記５）
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記６）
前記ゲート電極と前記ｐ型半導体層との間に形成されたゲート絶縁膜を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００７１】
（付記７）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７２】
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７３】
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７４】
（付記１０）
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する工程を有し、
前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
【００７５】
（付記１１）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００７６】
（付記１２）
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００７７】
（付記１３）
前記正孔障壁層を形成する工程は、
前記電子供給層の表面からＧａを脱離させる工程を有することを特徴とする付記１０乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
【００７８】
（付記１４）
前記ｐ型半導体層を形成する工程は、
前記正孔障壁層をエッチングストッパとして用いたドライエッチングによるパターニングを行う工程を有することを特徴とする付記１０乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００７９】
（付記１５）
前記電子走行層がＧａＮ層であることを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【００８０】
（付記１６）
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００８１】
（付記１７）
前記ゲート電極と前記ｐ型半導体層との間に位置するゲート絶縁膜を形成する工程を有することを特徴とする付記１０乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００８２】
（付記１８）
平面視で前記ゲート電極と前記ソース電極との間に位置する領域及び前記ゲート電極と前記ドレイン電極との間に位置する領域において、前記電子供給層を覆う終端化膜を形成する工程を有することを特徴とする付記１０乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８３】
１：基板
２：バッファ層
３：電子走行層
４：スペーサ層
５：電子供給層
６：正孔障壁層
７：化合物半導体積層構造
８：キャップ層
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記電子走行層がＧａＮ層であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項８】
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する工程を有し、
前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
【請求項９】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記電子供給層と前記ゲート電極との間に形成されたｐ型半導体層と、
前記電子供給層と前記ｐ型半導体層との間に形成され、前記電子供給層よりもバンドギャップが大きい正孔障壁層と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記電子走行層がＧａＮ層であることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記ｐ型半導体層がＭｇを含有するＧａＮ層であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項８】
基板上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記ゲート電極を形成する工程の前に、前記電子供給層と前記ゲート電極との間に位置するｐ型半導体層を形成する工程を有し、
前記ｐ型半導体層を形成する工程の前に、前記電子供給層と前記ｐ型半導体層との間に位置し、前記電子供給層よりもバンドギャップが大きい正孔障壁層を形成する工程を有することを特徴とする化合物半導体装置の製造方法。
【請求項９】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＡｌyＧａ1-yＮ（ｘ＜ｙ≦１）で表わされることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記電子供給層の組成がＡｌxＧａ1-xＮ（０＜ｘ＜１）で表わされ、
前記正孔障壁層の組成がＩｎzＡｌ1-zＮ（０≦ｚ≦１）で表わされることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−７４１７９（Ｐ２０１３−７４１７９Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２１２９９４（Ｐ２０１１−２１２９９４）
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２８日（２０１１．９．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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