昇圧型DC−DCコンバータ用の半導体装置及び昇圧型DC−DCコンバータ
【課題】昇圧型DC−DCコンバータにおいて良好な変換効率を得る。
【解決手段】スイッチング素子とダイオード素子を同一半導体基板に備えた昇圧型DC−DCコンバータ用の半導体装置である。スイッチング素子は、ソース拡散層9、チャネル拡散層7及びドレイン拡散層5を備え、ゲート電極19直下のチャネル拡散層7表面をチャネル領域とするLDMOSトランジスタである。ダイオード素子は、コレクタ拡散層27、ベース拡散層29及びエミッタ拡散層31を備えた縦型バイポーラトランジスタ構造からなり、ベースとコレクタが接続され、エミッタとベースとの間で形成されたダイオード素子である。スイッチング素子のドレインとダイオード素子のアノードはスイッチング端子43に接続され、ダイオード素子のカソードは出力端子45に接続されている。
【解決手段】スイッチング素子とダイオード素子を同一半導体基板に備えた昇圧型DC−DCコンバータ用の半導体装置である。スイッチング素子は、ソース拡散層9、チャネル拡散層7及びドレイン拡散層5を備え、ゲート電極19直下のチャネル拡散層7表面をチャネル領域とするLDMOSトランジスタである。ダイオード素子は、コレクタ拡散層27、ベース拡散層29及びエミッタ拡散層31を備えた縦型バイポーラトランジスタ構造からなり、ベースとコレクタが接続され、エミッタとベースとの間で形成されたダイオード素子である。スイッチング素子のドレインとダイオード素子のアノードはスイッチング端子43に接続され、ダイオード素子のカソードは出力端子45に接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、昇圧型DC−DCコンバータに用いられる、スイッチング素子及びダイオード素子を備えた半導体装置ならびにその半導体装置を用いた昇圧型DC−DCコンバータに関するものである。
【背景技術】
【0002】
近年、携帯電話に代表される電子携帯機器は、爆発的な勢いでさまざまなアプリケーションに応用され、普及している。携帯機器は、その駆動源となる電池(バッテリー)により駆動されるが、電池の供給電圧よりも高い電圧を用いる場合、昇圧回路を用いる必要がある。この昇圧回路として、一般的には昇圧型DC−DCコンバータが用いられる。昇圧型DC−DCコンバータは例えば特許文献1,2に記載されている。
【0003】
図32に昇圧型DC−DCコンバータの回路図を示す。
昇圧型DC−DCコンバータはコイル(インダクタ)201、ダイオード素子203、スイッチング素子205及び容量素子207を備えている。直流電源209にコイル201の一端が接続され、コイル201の他端にダイオード素子203のアノードが接続されている。コイル201、ダイオード素子203間の接続点Aにスイッチング素子205が接続され、スイッチング素子205の他端は接地電位(GND)に接続されている。ダイオード素子203のカソードに容量素子207の一端が接続され、容量素子207の他端は接地電位に接続されている。ダイオード素子203のカソードが出力端子Bになる。
【0004】
スイッチング素子205をオンすると、直流電源209からコイル201、スイッチング素子205、接地電位の順に電流が流れる。スイッチング素子205の抵抗が例えば0Ω(オーム)であれば接続点Aでの電圧は0V(ボルト)であり、ダイオード素子203には逆バイアスがかかるため、容量素子207の容量電位が出力端子Bに出力される。
スイッチング素子205をオフすると、コイル201の両端に逆起電力が発生し、入力電圧よりも高い電圧が接続点Aに発生する。このとき、ダイオード素子203は順バイアス状態になり、直流電源209からコイル201、ダイオード素子203、出力端子Bの順に電流が流れる。
DC−DCコンバータはスイッチング素子205のオンとオフを繰り返すことにより入力電圧よりも高い電圧を取り出すことができる。
【0005】
一般に、特許文献2に記載されているように、スイッチング素子としてMOSトランジスタが用いられ、ダイオード素子として外付けのものが用いられる。また、ダイオード素子として半導体装置にショットキーダイオードを内蔵したものもある。
【特許文献1】特開平9−84333号公報
【特許文献2】特開2001−154627号公報
【特許文献3】特開2001−68561号公報
【特許文献4】特開2003−86790号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
図32に示したDC−DCコンバータにおいて、スイッチング素子205がオンの状態では、接続点Aは基本的には0Vであり、出力端子Bでは高電圧になっているため、ダイオード素子203の逆バイアスリークが問題となる。特に、ダイオード素子としてメタルが半導体層に接続されてなるショットキーダイオードを用いた場合、逆耐圧リーク電流が多いという問題があった。
また、コイル201の逆起電力は単位時間当りの電流の変化率に比例するため、スイッチング素子205として高速スイッチができるものが要求される。
さらに、スイッチング素子205がオフの状態では、接続点A及び出力端子Bが高電圧になるので、MOSトランジスタからなるスイッチング素子205のドレインに高電圧の逆バイアスが印加されるため、ジャンクションリーク及びオフリーク(Ioff)が発生すると、A点での電位が徐々に減衰するという問題があった。
このような問題はDC−DCコンバータの変換効率の低下を招く。
【0007】
そこで本発明は、同一半導体基板にスイッチング素子とダイオード素子を備え、かつ良好な変換効率を得ることができる昇圧型DC−DCコンバータ用の半導体装置、及びその半導体装置を用いたDC−DCコンバータを提供することを目的とするものである。
【課題を解決するための手段】
【0008】
本発明にかかる半導体装置は、同一半導体基板にスイッチング素子とダイオード素子を備え、上記スイッチング素子は、ソース拡散層と、上記ソースとは反対導電型で上記ソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、上記ソース拡散層と同じ導電型で上記チャネル拡散層の外側に上記チャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下の上記チャネル拡散層表面をチャネル領域とするLDMOSトランジスタであり、上記ダイオード素子は、コレクタを構成するコレクタ拡散層と、上記コレクタ拡散層とは反対導電型で上記コレクタ拡散層の表面側に形成されたベースを構成するベース拡散層と、上記コレクタ拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたエミッタを構成するエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなり、上記ベースと上記コレクタが接続され、上記エミッタと上記ベースとの間で形成されたダイオード素子であり、上記スイッチング素子のドレインと上記ダイオード素子のアノードが接続されたスイッチング端子と、上記ダイオード素子のカソードが接続された出力端子を備え、上記スイッチング端子にはコイルが接続され、上記出力端子には容量素子の一端が接続される昇圧型DC−DCコンバータ用の半導体装置である。
LDMOSは例えば特許文献3,4に記載されている。
【0009】
本発明の半導体装置において、上記ダイオード素子は、上記ベース拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、上記ベースコンタクト拡散層は上記エミッタ拡散層とは間隔をもって上記エミッタ拡散層の周囲を囲って形成されているようにしてもよい。
さらに、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、上記エミッタ拡散層と上記コレクタコンタクト拡散層の間に配置されている上記ベースコンタクト拡散層の部分は上記コレクタコンタクト拡散層に隣接して形成されているようにしてもよい。
【0010】
また、上記ダイオード素子は、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面に形成されたLOCOS酸化膜からなるフィールド酸化膜と、上記フィールド酸化膜直下の上記ベース拡散層に配置された第2ベース拡散層を備え、上記第2ベース拡散層は上記ベース拡散層よりも濃い不純物濃度をもっているようにしてもよい。
【0011】
また、上記ダイオード素子は、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面の一部分に形成されたLOCOS酸化膜からなるフィールド酸化膜を備え、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面で上記フィールド酸化膜が形成されていない部分が存在しているようにしてもよい。
【0012】
また、上記ドレイン拡散層と上記コレクタ拡散層は同じ不純物濃度分布をもつようにしてもよい。
【0013】
本発明にかかる昇圧型DC−DCコンバータは、本発明の半導体装置と、その半導体装置のスイッチング端子に一端が接続されたコイルと、その半導体装置の出力端子に一端が接続された容量素子を備えたものである。
【発明の効果】
【0014】
本発明の半導体装置では、昇圧型DC−DCコンバータに用いられ、スイッチング素子としてLDMOSを備え、ダイオード素子としてPN接合ダイオード素子を備えているようにした。本発明の昇圧型DC−DCコンバータでは、本発明の半導体装置と、その半導体装置のスイッチング端子に一端が接続されたコイルと、その半導体装置の出力端子に一端が接続された容量素子を備えているようにした。
スイッチング素子としてLDMOSを用いることにより、スイッチング素子のドレインに高電圧の逆バイアスが印加されたときのリーク電流を低減することができる。
さらに、ダイオード素子としてPN接合ダイオード素子を用いることにより、ショットキーダイオードを用いる場合に比べて逆耐圧リーク電流を低減することができる。
これらにより、昇圧型DC−DCコンバータの変換効率を向上させることができる。
【0015】
本発明の半導体装置において、上記ダイオード素子は、上記ベース拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、上記ベースコンタクト拡散層は上記エミッタ拡散層とは間隔をもって上記エミッタ拡散層の周囲を囲って形成されているようにすれば、枠状のベースコンタクト拡散層がない場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型DC−DCコンバータの変換効率をさらに向上させることができる。
【0016】
さらに、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、上記エミッタ拡散層と上記コレクタコンタクト拡散層の間に配置されている上記ベースコンタクト拡散層の部分は上記コレクタコンタクト拡散層に隣接して形成されているようにしてもよい。
ベースコンタクト拡散層の当該部分をコレクタコンタクト拡散層とは間隔をもって形成する場合、その間隔を形成するためのイオン注入マスク部分、例えばフォトレジストや、後述する図22(B)のP型ウエル拡散層(ベース拡散層)29周縁部表面に形成されたフィールド酸化膜3aが必要になり、そのイオン注入マスク部分の分だけベース拡散層の形成領域を大きくしなければならない。これに対し、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層に隣接して形成されている場合、上記イオン注入マスク部分は必要ない。
したがって、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層に隣接して形成されているようにすれば、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層とは間隔をもって形成されている場合に比べてベース拡散層の形成領域を小さくしてダイオード素子の形成面積を小さくすることができ、レイアウト的に有利である。
【0017】
また、ダイオード素子は、コレクタ拡散層と同じ導電型でコレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面に形成されたLOCOS酸化膜からなるフィールド酸化膜と、フィールド酸化膜直下のベース拡散層に配置された第2ベース拡散層を備え、第2ベース拡散層はベース拡散層よりも濃い不純物濃度をもっているようにすれば、第2ベース拡散層がない場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型DC−DCコンバータの変換効率をさらに向上させることができる。この態様は、ベース拡散層がP型拡散層で形成され、フィールド酸化膜直下のP型不純物がフィールド酸化膜に吸い出される構成において特に有効である。
【0018】
また、ダイオード素子は、コレクタ拡散層と同じ導電型でコレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面の一部分に形成されたLOCOS酸化膜からなるフィールド酸化膜を備え、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面でフィールド酸化膜が形成されていない部分が存在しているようにすれば、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面の全部にフィールド酸化膜が形成されている場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型DC−DCコンバータの変換効率をさらに向上させることができる。この態様は、ベース拡散層がP型拡散層で形成され、フィールド酸化膜直下のP型不純物がフィールド酸化膜に吸い出される構成において特に有効である。
【0019】
また、LDMOSのドレイン拡散層とダイオード素子のコレクタ拡散層は同じ不純物濃度分布をもっているようにすれば、ドレイン拡散層とコレクタ拡散層を同じ不純物注入工程で形成することができ、両拡散層を別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【発明を実施するための最良の形態】
【0020】
図1は半導体装置の一実施例のスイッチング素子及びダイオード素子を示す断面図である。図2は図1のスイッチング素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3は図1のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図2(B)と図3(B)が図1に対応している。図4はその実施例の制御回路を構成するMOSトランジスタ及び抵抗素子をLDMOS及びダイオード素子とともに示す断面図である。
【0021】
まず、図2を参照してスイッチング素子について説明する。この実施例ではスイッチング素子はNチャネル型LDMOSによって形成されている。平面図(A)ではフィールド酸化膜及び電解緩和用酸化膜の図示を省略している。
基板抵抗が例えば20Ωcm程度のP型半導体基板(Psub)1表面に、LOCOS(Local Oxidation of Silicon)法により形成された素子分離用のフィールド酸化膜3が形成されている。
【0022】
LDMOS領域の半導体基板1にN型ウエル拡散層(ドレイン拡散層、NW1)5が形成されている。N型ウエル拡散層5の表面側にP型ボディ拡散層(チャネル拡散層、PB)7が形成されている。P型ボディ拡散層7の表面側にN型ソース拡散層(N+)9とP型高濃度拡散層(P+)11が形成されている。P型高濃度拡散層11はP型ボディ7の電位をとるためのものである。N型ソース拡散層9はP型ボディ拡散層7の周縁部とは間隔をもち、かつ、P型高濃度拡散層11を囲って枠状に形成されている。
【0023】
N型ウエル拡散層5の表面側にN型ウエル拡散層5よりも濃いN型不純物濃度をもつライトリーN型ウエル拡散層(LNW)13が形成されている。ライトリーN型ウエル拡散層(LNW)13はP型ボディ拡散層7を囲って枠状に形成されている。
ライトリーN型ウエル拡散層13の表面側にPボディ拡散層7とは間隔をもってN型高濃度拡散層(N+)15が形成されている。
N型ウエル拡散層5、ライトリーN型ウエル拡散層13及びN型高濃度拡散層15はLDMOSのドレインを構成する。
【0024】
図2(B)に示すように、N型ソース拡散層9、P型高濃度拡散層11間のN型ウエル拡散層5上及びP型ボディ拡散層7上にまたがってゲート酸化膜17が形成されており、さらにその上にポリシリコンからなるゲート電極19が形成されている。ゲート電極19下のP型ボディ拡散層7表面がチャネル領域となる。ライトリーN型ウエル拡散層13上に電界緩和用酸化膜21が形成されている。ゲート電極19はゲート酸化膜17上から電界緩和用酸化膜21に延伸して形成されている。
ゲート電極19の電界緩和用酸化膜21側の側面は、電界緩和用酸化膜21のN型高濃度拡散層15側の端部とは間隔をもって電界緩和用酸化膜21上に配置されている。電界緩和用酸化膜21はフィールド酸化膜3とは別途形成されたものであり、ゲート酸化膜17よりも厚い膜厚をもち、電界緩和用酸化膜21の厚み方向の断面形状は略台形に形成されている。なお、電界緩和用酸化膜21は略台形の断面形状をもつものに限定されるものではなく、例えばフィールド酸化膜3を電界緩和用酸化膜として用いることもできる。
【0025】
N型ウエル拡散層5の周囲の半導体基板1表面側にP型ウエル拡散層23が形成されている。P型ウエル拡散層23の表面側にN型ウエル拡散層5の形成領域を囲ってP型ボディ拡散層25が形成されている。P型ウエル拡散層23及びP型ボディ拡散層25はLDMOSを他の素子と電気的に分離するためのものである。P型ウエル拡散層23及びP型ボディ拡散層25の表面はフィールド酸化膜3で覆われている。
【0026】
次に、図3を参照してダイオード素子について説明する。この実施例ではダイオード素子は縦型バイポーラトランジスタ構造からなり、ベースとコレクタが接続され、ベースとエミッタとの間で形成されたダイオード素子によって形成されている。平面図(A)ではフィールド酸化膜の図示を省略している。
【0027】
フィールド酸化膜3で囲まれたダイオード素子領域の半導体基板1にN型ウエル拡散層(コレクタ拡散層、NW1)27が形成されている。N型ウエル拡散層27の表面側にP型ウエル拡散層(ベース拡散層、PW−DI)29が形成されている。P型ウエル拡散層29の表面側にN型ボディ拡散層(エミッタ拡散層、NB)31が形成されている。N型ボディ拡散層31の表面側にN型ボディ拡散層31よりも濃いN型不純物濃度をもつN型高濃度拡散層(N+)33が形成されている。
【0028】
この実施例では、N型ボディ拡散層31及びN型高濃度拡散層33は平面形状が長方形に形成されており、P型ウエル拡散層29内に2つのN型ボディ拡散層31及びN型高濃度拡散層33の組がその長手方向に沿った同一直線上に互いに間隔をもって配置されている。P型ウエル拡散層29も平面形状が長方形であり、P型ウエル拡散層29はN型ボディ拡散層31及びN型高濃度拡散層33の長手方向と同じ方向に長手方向をもっている。
【0029】
N型ウエル拡散層27内に、P型ウエル拡散層29の長手方向に沿ってP型ウエル拡散層29とは間隔をもってN型ウエル拡散層(NW2)35が形成されている。N型ウエル拡散層35はN型ウエル拡散層27よりも濃いN型不純物濃度をもっている。N型ウエル拡散層27の表面側でN型ウエル拡散層35上にN型ウエル拡散層35に接してN型高濃度拡散層(コレクタコンタクト拡散層、N+)37が形成されている。N型高濃度拡散層37はN型ウエル拡散層35よりも濃いN型不純物濃度をもっている。
【0030】
P型ウエル拡散層29の表面側に、P型ウエル拡散層29の長手方向とは直交する方向にP型高濃度拡散層(ベースコンタクト拡散層、P+)39が形成されている。P型高濃度拡散層39はP型ウエル拡散層29よりも濃いP型不純物濃度をもつ。P型高濃度拡散層39はN型ボディ拡散層31の長手方向の両端に対応してその両端とは間隔をもって配置されている。
【0031】
N型高濃度拡散層33、N型高濃度拡散層37間のN型ボディ拡散層31及びP型ウエル拡散層29の表面は、フィールド酸化膜3aで覆われている(図3(B)参照。)。また、N型高濃度拡散層33、P型高濃度拡散層39間のN型ボディ拡散層31及びP型ウエル拡散層29の表面はフィールド酸化膜3bで覆われている(図3(C)参照。)。フィールド酸化膜3a,3b下にN型ボディ拡散層31とは重複しないようにP型フィールドドープ層41が形成されている。
【0032】
N型ウエル拡散層27の周囲の半導体基板1表面側に、LDMOS形成領域と同様にP型ウエル拡散層23及びP型ボディ拡散層25が形成され、それらの表面はフィールド酸化膜3で覆われている。ダイオード素子の周囲のP型ウエル拡散層23及びP型ボディ拡散層25の表面側でフィールド酸化膜3の直下にP型フィールドドープ層41が形成されている。
【0033】
図1に示すように、LDMOSのN型高濃度拡散層15(ドレイン)はスイッチング端子43に接続されている。ダイオード素子のP型ウエル拡散層29(ベース)とN型高濃度拡散層37(コレクタ)もスイッチング端子43に接続されている。
ダイオード素子のN型高濃度拡散層33(エミッタ)は出力端子45に接続されている。
LDMOSのN型ソース拡散層9及びP型高濃度拡散層11(チャネル拡散層)は接地電位(GND)に接続されている。
LDMOSのゲート電極19には制御信号が入力される。
【0034】
図4を参照して制御回路を構成するMOSトランジスタ及び抵抗素子について説明する。
LDMOS領域及びダイオード素子領域とは異なる領域にNチャネル型MOSトランジスタ(以下NMOSという。)領域が設けられている。NMOS領域の半導体基板1の表面側にP型ウエル拡散層(PW)47が形成されている。NMOS領域はフィールド酸化膜3及びフィールドドープ層41によって他の素子領域と分離されている。この実施例ではNMOSはLDD(lightly doped drain)構造をもち、二重拡散構造のN型ソース及びドレイン拡散層49、ゲート酸化膜51、ゲート電極53及びサイドウォール55を備えている。ただし、NMOSはLDD構造のものに限定されるものではない。
【0035】
LDMOS領域、ダイオード素子領域及びNMOS領域とは異なる領域にPチャネル型MOSトランジスタ(以下PMOSという。)領域が設けられている。PMOS領域の半導体基板1の表面側にN型ウエル拡散層(NW2)57が形成されている。PMOSの形成領域はフィールド酸化膜3によって他の素子領域と分離されている。PMOSはLDD構造をもち、二重拡散構造のP型ソース及びドレイン拡散層59、ゲート酸化膜61、ゲート電極63及びサイドウォール65を備えている。ただし、PMOSはLDD構造のものに限定されるものではない。
【0036】
ここで、MOSトランジスタとしてNMOSとPMOSを1種類ずつ備えているが、これに限定されるものではなく、互いにトランジスタ特性が異なるNMOSとPMOSを複数種類ずつ備えているようにしてもよい。制御回路を構成するMOSトランジスタとしては、半導体装置に一般に用いられるMOSトランジスタであればどのようなMOSトランジスタであってもよい。
【0037】
フィールド酸化膜3上にポリシリコンからなる抵抗素子67が形成されている。抵抗素子67の側面にはサイドウォール69が形成されている。
【0038】
図5は本発明の半導体装置を備えた昇圧型DC−DCコンバータの一実施例を示す回路図である。この実施例は4つのLED(light emitting diode)を点灯させるDC−DCコンバータに本発明を適用したものである。
ICチップ(昇圧型DC−DCコンバータ用の半導体装置)71は、スイッチング端子(SW)43、出力端子(Vout)45、電源端子(Vin)73、GND端子(GND)75及びフィードバック端子(FD)77を備えている。
【0039】
電源端子73と接地電位(GND)の間に直流電源79が接続されている。直流電源79とスイッチング端子43の間にコイル81が接続されている。出力端子45と接地電位(GND)の間に容量素子83と直列LED回路85が並列に接続されている。直列LED回路85は4つのLEDが直列に接続されて構成されている。直列LED回路85と接地電位(GND)の間にフィードバック端子77が接続されている。
【0040】
ICチップ71の内部に、スイッチング素子87、ダイオード素子89及び制御回路91が形成されている。制御回路91はフィードバック回路93、PWM(Pulse Width Modulation)回路95及びドライブ回路97を備えている。スイッチング素子87は、図1及び図2を参照して説明したNチャネル型LDMOSによって形成されている。ダイオード素子89は図1及び図3を参照して説明した縦型バイポーラ構造のダイオード素子によって形成されている。制御回路91は図4を参照して説明したMOSトランジスタ及び抵抗素子によって形成されている。ただし、本発明の半導体装置はこれに限定されるものではなく、少なくともスイッチング素子、ダイオード素子、スイッチング端子及び出力端子を備えていればよい。
【0041】
スイッチング素子87のドレイン及びダイオード素子89のアノードはスイッチング端子43に接続されている。スイッチング素子87のソースはGND端子75に接続されている。スイッチング素子87のゲートは制御回路91のドライブ回路97に接続されている。ダイオード素子89のカソードは出力端子45に接続されている。制御回路91のフィードバック回路93にフィードバック端子77が接続されている。
【0042】
図6はこの昇圧型DC−DCコンバータの動作を説明するためのタイミングチャートである。
制御回路91によってスイッチング素子87のオンとオフが繰り返される。制御回路91はフィードバック端子77からの帰還信号に基づいてスイッチング素子87のオンとオフを制御する。
【0043】
スイッチング素子87がオンされると、直流電源79からコイル81、スイッチング端子43、スイッチング素子87、GND端子75、接地電位の順に電流が流れる。このとき、ダイオード素子89には逆バイアスがかかるため、容量素子83の容量電位が直列LED回路85に出力される。
スイッチング素子87がオフされると、コイル81の両端に逆起電力が発生し、入力電圧よりも高い電圧がスイッチング端子43に発生する。このとき、ダイオード素子89は順バイアス状態になり、直流電源79からコイル81、スイッチング端子43、ダイオード素子89、出力端子45、直列LED回路85の順に電流が流れる。
スイッチング素子87のオンとオフを繰り返すことにより入力電圧よりも高い電圧を取り出すことができる。
【0044】
このように、本発明の半導体装置及びDC−DCコンバータによれば、スイッチング素子としてLDMOSを用い、ダイオード素子としてPN接合ダイオード素子を用いるので、リーク電流を低減することができ、昇圧型DC−DCコンバータの変換効率を向上させることができる。
【0045】
図7から図18は図4の半導体装置の製造工程を説明するための断面図である。図7から図18の工程を表すかっこ付き数字は後述する工程(1)から(36)に対応している。また、後述する工程(37)は図4を参照して説明する。以下の工程では半導体基板表面に、熱酸化膜の形成と除去による凹凸が形成されるが、図面ではその凹凸は図示していない。図4及び図7から図18を参照して製造方法の例を説明する。下記の工程ではRCA洗浄など、工程の説明を一部省略している。
【0046】
(1)半導体基板1の表面にバッファ酸化膜(図示は省略)を250Å(オングストローム)の膜厚に形成し、さらにその上にシリコン窒化膜101を1000Åの膜厚に形成する。
【0047】
(2)LDMOS形成領域及びダイオード素子形成領域に対応する開口部をもつフォトレジスト103を形成する。フォトレジスト103をマスクにしてシリコン窒化膜101をエッチング除去する。フォトレジスト103をマスクにして、N型不純物であるリンイオン(△印)を注入エネルギーは160keV、ドーズ量は3.4×1012cm-2の条件で注入する。
【0048】
(3)フォトレジスト103を除去する。1180℃、14.5時間の条件で熱拡散処理を行なってLDMOS形成領域にN型ウエル拡散層5を形成し、ダイオード素子形成領域にN型ウエル拡散層27を形成する。このとき、LDMOS形成領域及びダイオード素子形成領域の表面にシリコン酸化膜が形成される。このように、N型ウエル拡散層5(ドレイン拡散層)とN型ウエル拡散層27(コレクタ拡散層)は同時に形成されるので同じ不純物濃度分布をもつ。
【0049】
(4)ダイオード素子形成領域に対応する開口部をもつフォトレジスト105を形成する。フォトレジスト105をマスクにして、ダイオード素子形成領域のN型ウエル拡散層27表面に形成されたシリコン酸化膜を除去する。
【0050】
(5)フォトレジスト105を除去する。熱酸化処理を施してN型ウエル拡散層27の表面にバッファ酸化膜(図示は省略)を形成する。ダイオード素子形成領域のP型ウエル拡散層29(図3参照。)に対応する開口部をもつフォトレジスト107を形成する。フォトレジスト107をマスクにして、P型不純物であるボロンイオン(×印)を注入エネルギーは30keV、ドーズ量は1.5×1013cm-2の条件で注入する。
【0051】
(6)フォトレジスト107を除去する。1150℃、3.5時間の条件で熱拡散処理を施してN型ウエル拡散層27の表面側にP型ウエル拡散層29を形成する。
【0052】
(7)ダイオード素子形成領域のN型ウエル拡散層35(図3参照。)とPMOS形成領域に対応する開口部をもつフォトレジスト109を形成する。フォトレジスト109をマスクにして、PMOS形成領域のシリコン窒化膜101をエッチング除去する。このとき、ダイオード素子形成領域でフォトレジスト109の開口部内に露出したシリコン酸化膜の表面側の一部分も除去される。フォトレジスト109をマスクにして、リンイオン(△印)を注入エネルギーは160keV、ドーズ量は7.7×1012cm-2の条件で注入する。
【0053】
(8)熱酸化処理を施してPMOS形成領域にN型ウエル拡散層57を形成し、ダイオード素子形成領域のN型ウエル拡散層27にN型ウエル拡散層35を形成する。このとき、N型ウエル拡散層27表面に膜厚が3000Åのシリコン酸化膜が形成され、他の領域のシリコン酸化膜は厚膜化される。半導体基板1表面の全面に対してシリコン酸化膜エッチング処理を300Åだけ施す。
【0054】
(9)LDMOS形成領域、ダイオード素子形成領域及びPMOS形成領域の表面に形成されているシリコン酸化膜をマスクにして、NMOS形成領域を含むP型ウエル形成領域の半導体基板1表面に残存しているシリコン窒化膜101をすべて除去した後、熱酸化処理を施してバッファ酸化膜(図示は省略)を形成する。LDMOS形成領域、ダイオード素子形成領域及びPMOS形成領域の表面に形成されているシリコン酸化膜をマスクにして、ボロンイオン(×印)を注入エネルギーは25keV、ドーズ量は2.1×1013cm-2の条件で注入する。
【0055】
(10)1150℃、44分の条件で熱拡散処理を施してNMOS形成領域にP型ウエル拡散層47を形成する。このとき、素子分離用の領域にもP型ウエル拡散層23が形成される。
【0056】
(11)半導体基板1表面に形成されたシリコン酸化膜をすべて除去する。半導体基板1表面の全面にバッファ酸化膜(図示は省略)を形成する。LDMOS形成領域のライトリーN型ウエル拡散層13(図2参照。)に対応する開口部をもつフォトレジスト11を形成する。フォトレジスト111をマスクにして、リンイオン(△印)を注入エネルギーは100keV、ドーズ量は2.0×1012cm-2の条件で注入する。
【0057】
(12)フォトレジスト111を除去する。熱酸化処理を施してLDMOS形成領域のN型ウエル拡散層5にライトリーN型ウエル拡散層13を形成する。このときバッファ酸化膜が厚膜化されてシリコン酸化膜113が3000Åの膜厚に形成される。
【0058】
(13)LDMOS形成領域の電界緩和用酸化膜21(図2参照)に対応するフォトレジスト115を形成する。
【0059】
(14)フォトレジスト115をマスクにしてシリコン酸化膜113に対してウェット酸化処理を施してLDMOS形成領域に電界緩和用酸化膜21を形成する。フォトレジスト115を除去する。
【0060】
(15)熱酸化処理を施してゲート酸化膜17を250Åの膜厚に形成する。ゲート酸化膜17上にポリシリコン膜117を形成する。ゲート酸化膜17の形成時に電界緩和用酸化膜21は厚膜化されるが、図1、図2、図4及び図11(15)では便宜上ゲート酸化膜17と電界緩和用酸化膜21を別々に図示している。
【0061】
(16)ポリシリコン膜117上にLDMOSのゲート電極19の形成領域を画定するためのフォトレジスト119を形成する。フォトレジストをマスクにしてポリシリコン膜117をパターニングしてLDMOS形成領域のゲート酸化膜17上及び電解緩和用酸化膜21上にゲート電極19を形成する。
【0062】
(17)フォトレジスト119を除去する。ゲート電極19をマスクにしてゲート酸化膜17を除去し、ゲート電極19下のみにゲート酸化膜17を残す。その後、バッファ酸化膜(図示は省略)を形成する。LDMOS形成領域のP型ボディ拡散層7(図2参照。)とLDMOS形成領域の周囲及びダイオード素子形成領域の周囲のP型ボディ拡散層25(図2及び図3参照。)に対応する開口部をもつフォトレジスト121を形成する。フォトレジスト121及びゲート電極19をマスクにして、ボロンイオン(×印)を注入エネルギーは25keV、ドーズ量は2.1×1013cm-2の条件で注入する。
【0063】
(18)フォトレジスト121を除去する。ダイオード素子形成領域のN型ボディ拡散層31(図3参照。)に対応する開口部をもつフォトレジスト123を形成する。ここでは、フォトレジスト123はN型ウエル拡散層35の外側の辺(N型ウエル拡散層27の周縁部近傍の辺(図3参照。)に対応する開口部も備えている。フォトレジスト123をマスクにして、リンイオン(△印)を注入エネルギーは100keV、ドーズ量は8.0×1012〜20.0×1012cm-2の条件で注入する。
【0064】
(19)フォトレジスト123を除去する。1100℃、140分の条件で熱拡散処理を施してLDMOS形成領域のN型ウエル拡散層5の表面側にP型ボディ拡散層7を形成し、LDMOS形成領域の周囲及びダイオード素子形成領域の周囲のP型ウエル拡散層23にP型ボディ拡散層25を形成し、ダイオード素子形成領域のP型ウエル拡散層29にN型ボディ拡散層31を形成する。ダイオード素子形成領域においてN型ウエル拡散層35にリンイオンが注入された部分はリンイオンが濃くなるが、N型ウエル拡散層35として一体的に図示している。また、この熱拡散処理により熱酸化膜が形成されるが図示は省略している。
【0065】
(20)上記工程(19)で形成された熱酸化膜上全面にシリコン窒化膜125を形成する。フィールド酸化膜の形成領域を画定するためのフォトレジストを用いてシリコン窒化膜125をパターニングした後、そのフォトレジストを除去する。
【0066】
(21)フィールドドープ層41(図3及び図4参照。)の形成領域に対応する開口部をもつフォトレジスト127を形成する。フォトレジスト127はダイオード素子形成領域においてN型ボディ拡散層31にフィールドドープ用の不純物が注入されないようにN型ボディ拡散層31及びその周囲部を覆っている。フォトレジスト127及びシリコン窒化膜125をマスクにして、ボロンイオン(×印)を注入エネルギーは15keV、ドーズ量は3.0×1013cm-2の条件で注入する。
【0067】
(22)フォトレジスト127を除去する。1000度、200分の条件で熱酸化処理を施してフィールド酸化膜3,3a,3b(図3も参照。)を形成する。このとき、上記工程(21)で注入したボロンイオンが熱拡散されてフィールドドープ層41が形成される。
【0068】
(23)半導体基板1全面に酸化膜除去処理を施してフィールド酸化膜3,3a,3bの厚みを300Åだけエッチングする。シリコン窒化膜125を除去する。
【0069】
(24)熱酸化処理を施してプリゲート酸化膜(図示は省略)を110Åの膜厚に形成する。NMOS形成領域に対応する開口部をもつフォトレジスト129を形成する。フォトレジスト129をマスクにしてNMOS形成領域にチャネルドープを行なう。
【0070】
(25)フォトレジスト129を除去する。PMOS形成領域に対応する開口部をもつフォトレジスト131を形成する。フォトレジスト131をマスクにしてPMOS形成領域にチャネルドープを行なう。
【0071】
(26)フォトレジスト131を除去する。RCA洗浄を施した後、920度の温度条件で熱酸化処理を施してゲート酸化膜用のシリコン酸化膜133を135Åの膜厚に形成する。シリコン酸化膜133上にポリシリコン膜135を3500Åの膜厚に形成する。ポリシリコン膜135にリンイオンを注入エネルギーは30keV、ドーズ量は抵抗素子の目的の抵抗値に合わせた条件で注入する。シリコン酸化膜133の形成時にフィールド酸化膜3,3a,3b及び電界緩和用酸化膜21は厚膜化されるが、図16(29)では便宜上シリコン酸化膜133とフィールド酸化膜3,3a,3b及び電界緩和用酸化膜21を別々に図示している。
【0072】
(27)ポリシリコン膜135上に高温酸化膜137を2500Åの膜厚に形成する。写真製版技術及びエッチング技術を用いて高温酸化膜137をパターニングし、抵抗素子の抵抗値を決定する領域のポリシリコン膜135の形成領域に対応させて高温酸化膜137を残す。高温酸化膜137をマスクにして、ポリシリコン膜135上及び高温酸化膜137上にリンガラスを堆積し、熱処理を施してポリシリコン膜135にリンイオンを拡散させてポリシリコン膜135よりも高濃度のリンイオンを含んだポリシリコン膜139を形成する。高温酸化膜137下には抵抗素子の抵抗値を決定するポリシリコン膜135が残存している。その後、リンガラスを除去する。
【0073】
(28)高温酸化膜137を除去する。ポリシリコン膜135,139の上にLDMOSを除くMOSトランジスタのゲート電極及び抵抗素子の形成領域を画定するためのフォトレジスト141を形成する。フォトレジスト141はLDMOS形成領域を覆っている。
【0074】
(29)フォトレジスト141をマスクにしてポリシリコン膜135,139をパターニングしてゲート電極53,63及び抵抗素子67を形成する。ゲート電極53下のシリコン酸化膜133はゲート酸化膜51を構成し、ゲート電極63下のシリコン酸化膜133はゲート酸化膜61を構成する。LDMOS形成領域にポリシリコン膜139が残存している。フォトレジスト141を除去する。熱酸化処理を施してゲート電極53,63、抵抗素子67及びポリシリコン膜139の表面にシリコン酸化膜(図示は省略)を135Åの膜厚に形成する。
【0075】
(30)LDMOS形成領域のP型高濃度拡散層11(図2参照。)、PMOS形成領域、及びダイオード素子形成領域のP型高濃度拡散層39(図3参照。)に対応する開口部をもつフォトレジスト143を形成する。フォトレジスト143を形成するためのレチクル(フォトマスク)は後述する工程(39)でも用いられる。フォトレジスト143をマスクにして、ボロンイオン(×印)を注入エネルギーは15keV、ドーズ量は2.0×1013cm-2の条件で注入する。LDMOS形成領域のボロンイオンはポリシリコン膜139に遮られて半導体基板1に到達しない。
【0076】
(31)フォトレジスト143を除去する。LDMOS形成領域、ダイオード素子形成領域及びNMOS形成領域に対応する開口部をもつフォトレジスト145を形成する。フォトレジスト145はLDMOS形成領域ではP型高濃度拡散層11(図2参照。)を覆っている。フォトレジスト145を形成するためのレチクルは後述する工程(37)でも用いられる。フォトレジスト145をマスクにして、リンイオン(△印)を注入エネルギーは70keV、ドーズ量は2.5×1013cm-2の条件で注入する。LDMOS形成領域ではリンイオンはポリシリコン膜139に遮られて半導体基板1に到達しない。
【0077】
(32)フォトレジスト145を除去する。半導体基板1上全面にサイドウォール用の高温酸化膜を1500Åの膜厚に形成し、その高温酸化膜にエッチバック処理を施して、ゲート電極53の側面にサイドウォール55を形成し、ゲート電極63の側面にサイドウォール65を形成し、抵抗素子67の側面にサイドウォール69を形成する。ポリシリコン膜139の側面にもサイドウォール147が形成される。
【0078】
(33)LDMOS形成領域に対応する開口部をもつフォトレジスト149を形成する。フォトレジスト149をマスクにして、サイドウォール147、ポリシリコン膜139及びシリコン酸化膜133を除去する。
【0079】
(34)フォトレジスト149を除去する。上記工程(34)で用いたレチクルを用いてフォトレジスト145を形成する。フォトレジスト145をマスクにして、LDMOS形成領域、ダイオード素子形成領域及びNMOS形成領域にヒ素イオン(△印)を注入エネルギーは50keV、ドーズ量は6.0×1015cm-2の条件で注入する。
【0080】
(35)フォトレジスト145を除去する。900度、1時間、窒素雰囲気の条件で熱拡散処理を施してヒ素イオンを熱拡散させ、LDMOSトランジスタ形成領域にN型ソース拡散層9及びN型高濃度拡散層15を形成し、ダイオード素子領域にN型高濃度拡散層33,37を形成し、NMOS形成領域にN型ソース及びドレイン拡散層49を形成する。
【0081】
(36)上記工程(33)で用いたレチクルを用いてフォトレジスト143を形成する。フォトレジスト143をマスクにして、LDMOS形成領域、PMOS形成領域及びダイオード素子形成領域にボロンイオン(×印)を注入エネルギーは50keV、ドーズ量は3.0×1015cm-2の条件で注入する。
【0082】
(37)フォトレジスト143を除去する。850度、27分の条件で熱拡散処理を施してボロンイオンを熱拡散させ、LDMOSトランジスタ形成領域にP型高濃度拡散層11を形成し、ダイオード素子領域にP型高濃度拡散層39(図3参照。)を形成し、PMOS形成領域にP型ソース及びドレイン拡散層59を形成する(図4参照。)。
以上、本発明の半導体装置を製造するための製造方法の例を説明したが、本発明の半導体装置を製造するための製造方法はこれに限定されるものではない。
【0083】
図19は半導体装置の他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0084】
このダイオード素子が図3に示したダイオード素子と異なる点は、ベースコンタクト拡散層を構成するP型高濃度拡散層39aはN型高濃度拡散層37に隣接してN型ボディ拡散層31及びN型高濃度拡散層33の長手方向にもスリット状(帯状)に形成されて枠状に形成されている点である。
【0085】
図20に、図3のダイオード素子(スリット無し)と図19のダイオード素子(スリット有り)について、(A)順方向電流の温度特性と、(B)逆バイアスリーク電流の温度特性を調べた結果を示す。(A)において縦軸は順方向電流(mA)、横軸は温度(℃)を示し、(B)において縦軸は逆バイアスリーク電流(pA(ピコアンペア))、横軸は温度(℃)を示す。逆バイアスリーク電流はベースとコレクタを短絡させた状態でエミッタとの間で20Vの電圧を印加した際のリーク電流を測定した。
【0086】
(A)に示すように、順方向電流の温度特性については「スリット有り」も「スリット無し」も大きな差はない。
(B)に示すように、逆バイアスリーク電流については、図19に示したようにN型ボディ拡散層31(エミッタ拡散層)を囲ってP型高濃度拡散層39a(ベースコンタクト拡散層)を形成する(スリット有り)ことにより、「スリット無し」に比べて逆バイアスリーク電流を小さくすることができる。
【0087】
図21は、図5のDC−DCコンバータのダイオード素子に図19のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。(A)は本発明のデータを示し、(B)はダイオード素子として内蔵ショットキーダイオードを備えた比較例のデータを示す。(A),(B)において縦軸は変換効率(%)を示し、横軸はLED電流(mA(ミリアンペア))を示す。直流電源として3.6Vのものを用い、コイルとして22μH(マイクロヘンリー)のものを用い、環境温度は25度の条件で測定した。変換効率は(出力部での消費電力(電流×電圧))/(直流電源での消費電力(電流×電圧))により求めた。
【0088】
LED電流が5mAのとき、比較例(B)では変換効率が70%弱であるのに対し、本発明(A)では80%程度の変換効率を得ることができるのがわかる。このように、本発明の半導体装置及びDC−DCコンバータによれば、スイッチング素子としてLDMOSを用い、ダイオード素子としてPN接合ダイオード素子を用いるので、リーク電流を低減することができ、昇圧型DC−DCコンバータの変換効率を向上させることができる。
【0089】
図22は半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3及び図19と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0090】
このダイオード素子が図19に示したダイオード素子と異なる点は、N型ボディ拡散層31(エミッタ拡散層)とN型高濃度拡散層37(コレクタコンタクト拡散層)の間に配置されたP型高濃度拡散層39a(ベースコンタクト拡散層)の部分は、N型高濃度拡散層37とは間隔をもって形成されている点である。
このダイオード素子でも、図19に示したダイオード素子と同様に、「スリット無し」(図3に示したダイオード素子)に比べて逆バイアスリーク電流を小さくすることができる。
【0091】
図23は、図5のDC−DCコンバータのダイオード素子に図22のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。縦軸は変換効率(%)を示し、横軸はLED電流(mA)を示す。直流電源として3.6Vのものを用い、コイルとして22μH(マイクロヘンリー)のものを用い、環境温度は25度の条件で測定した。変換効率は(出力部での消費電力(電流×電圧))/(直流電源での消費電力(電流×電圧))により求めた。
【0092】
この実施例でも、LED電流が5mAで80%程度の変換効率を得ることができ、ダイオード素子としてショットキーダイオードを用いる場合(図21の(B)比較例を参照。)に比べてリーク電流を低減して昇圧型DC−DCコンバータの変換効率を向上させることができることがわかる。
【0093】
図24は半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0094】
このダイオード素子が図3に示したダイオード素子と異なる点は、N型ボディ拡散層(エミッタ拡散層)31、N型高濃度拡散層(コレクタコンタクト拡散層)37の間に配置されているP型ウエル拡散層(ベース拡散層)29の部分の表面に形成されたフィールド酸化膜3aの直下のP型ウエル拡散層29にN型ボディ拡散層31及びN型高濃度拡散層37とは間隔をもって配置されたP型高濃度拡散層(第2ベース拡散層、P)93を備えている点である。P型高濃度拡散層93はP型ウエル拡散層29よりも濃いP型不純物濃度をもっている。
【0095】
この実施例によれば、P型高濃度拡散層93がない場合に比べて逆バイアスリーク電流(コレクタ−エミッタ間のリーク電流)を小さくすることができる。この実施例は、特に、フィールド酸化膜3a直下のP型ウエル拡散層29のP型不純物がフィールド酸化膜3aに吸い出される場合に有効である。
【0096】
この実施例では、P型高濃度拡散層(第2ベース拡散層)93はN型ボディ拡散層(エミッタ拡散層)31及びN型高濃度拡散層(コレクタコンタクト拡散層)37とは間隔をもって配置されているが、第2ベース拡散層はN型ボディ拡散層もしくはコレクタコンタクト拡散層又はその両方に隣接していてもよい。
【0097】
この実施例の構造は、図4及び図7から図18を参照して説明した上記製造方法例の工程(23)と工程(24)の間に下記工程(23−1)を追加することにより形成することができる。
図25は図24に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。図25を参照して工程(23−1)を説明する。
【0098】
(23−1)図14を参照して説明した上記工程(22)でフィールド酸化膜3,3a,3bを形成し、上記工程(23)でシリコン窒化膜125を除去した後、フィールド酸化膜3a下のP型ウエル拡散層29の位置に開口部をもつフォトレジスト151を形成する。フォトレジスト151をマスクにして、P型ウエル拡散層29にフィールド酸化膜3aを介してボロンイオン(×印)を例えば注入エネルギーは160keV、ドーズ量は1.0×1012cm-2〜1.0×1013cm-2の条件で注入する。その後、フォトレジスト151を除去する(図25では便宜上フォトレジスト151を図示している。)
【0099】
その後、図14〜図18及び図4を参照して説明した上記工程(24)〜(37)と同じ工程を行なう。これにより、フィールド酸化膜3aの直下のP型ウエル拡散層29にP型高濃度拡散層93を形成することができる。なお、P型高濃度拡散層93を形成するためのボロンイオンの活性化は、そのボロンイオン専用の活性化処理により行なってもよいし、他のイオンの活性化処理と同時に行なってもよい。
【0100】
図26は半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0101】
このダイオード素子が図3に示したダイオード素子と異なる点は、フィールド酸化膜3aは、N型ボディ拡散層(エミッタ拡散層)31、N型高濃度拡散層(コレクタコンタクト拡散層)37の間に配置されているP型ウエル拡散層(ベース拡散層)29の部分の表面でN型高濃度拡散層37とは間隔をもって形成されており、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面でフィールド酸化膜3aが形成されていない部分が存在している点である。そして、フィールド酸化膜3a下のP型フィールドドープ層41もN型高濃度拡散層37とは間隔をもって形成されている。
【0102】
この実施例によれば、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面の全部にフィールド酸化膜3aが形成されている図3に示したダイオード素子に比べて逆バイアスリーク電流(コレクタ−エミッタ間のリーク電流)を小さくすることができる。
この実施例は、特に、フィールド酸化膜3a直下のP型ウエル拡散層29のP型不純物がフィールド酸化膜3aに吸い出される場合に有効である。
【0103】
この実施例の構造は、図4及び図7から図18を参照して説明した上記製造方法例の工程(20),(31),(34)で用いるフォトマスクの設計を変更することにより形成することができる。
【0104】
図27〜図29は図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。この製造方法例は、図4及び図7から図18を参照して説明した上記製造方法例とは工程(20),(31),(34)のみが異なる。上記工程(20),(31),(34)に対応する工程を工程(20a),(31a),(34a)として説明する。
【0105】
(20a)上記工程(19)の後、上記工程(20)と同様の工程により、フィールド酸化膜の形成領域を画定するためのシリコン窒化膜125を形成する。ここで、図27の破線円部分に示すように、シリコン窒化膜125をP型ウエル拡散層29の一部分の上にも形成する。工程(20a)はシリコン窒化膜125の形成領域画定用のフォトレジストを形成するためのフォトマスクのパターンが異なっていること以外は上記工程(20)と同じである。
続いて上記工程(21),(22)と同じ工程を行なうことにより、図26も参照して説明すると、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面でフィールド酸化膜3aが形成されていない部分を形成することができる。
【0106】
(31a)上記工程(30)の後、上記工程(31)と同様の工程により、フォトレジスト145の形成及びリンイオン(△印)の注入を行なう。ここで、図28の破線円部分に示すように、P型ウエル拡散層29にリンイオンが注入されないようにフォトレジスト145を形成する。工程(31a)はフォトレジスト145を形成するためのフォトマスクのパターンが異なっていること以外は上記工程(31)と同じである。
これにより、図26も参照して説明すると、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分でフィールド酸化膜3aが形成されていない部分にリンイオンが注入されないようにすることができる。
【0107】
(34a)上記工程(33)の後、上記工程(34)と同様の工程により、フォトレジスト145の形成及びリンイオン(△印)の注入を行なう。ここで、図29の破線円部分に示すように、P型ウエル拡散層29にリンイオンが注入されないようにフォトレジスト145を形成する。工程(34a)はフォトレジスト145を形成するためのフォトマスクのパターンが異なっていること以外は上記工程(34)と同じである。
これにより、図26も参照して説明すると、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分でフィールド酸化膜3aが形成されていない部分にN型高濃度拡散層37が形成されないようにすることができる。
【0108】
その後、図18及び図4を参照して説明した上記工程(35)〜(37)と同じ工程を行なう。これにより、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面でフィールド酸化膜3aが形成されていない部分を形成することができる。
【0109】
この製造方法例では、図4及び図7から図18を参照して説明した上記製造方法例と比べて、フォトマスクの設計変更だけで図26に示した実施例を形成することができるので、製造工程が増加することはない。
【0110】
図26に示した実施例では、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面で、フィールド酸化膜3aが形成されていない部分はN型高濃度拡散層37と隣接しN型ボディ拡散層31とは間隔をもっている部分であるが、フィールド酸化膜3aが形成されていない部分は、図30に示すようにN型ボディ拡散層31及びN型高濃度拡散層37とは間隔をもって配置された部分であってもよいし、N型ボディ拡散層31と隣接しN型高濃度拡散層37とは間隔をもっている部分であってもよい。
【0111】
また、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分で、P型高濃度拡散層39a又は39bを備えている構造と、フィールド酸化膜3a下にP型高濃度拡散層93を備えている構造と、フィールド酸化膜3aが形成されていない部分を備えている構造のうち2つ又は全部を組み合わせてもよい。これらの構造を組み合わせることにより、逆バイアスリーク電流(コレクタ−エミッタ間のリーク電流)をさらに小さくすることができる。
【0112】
図31は、図3、図19、図24、図26に示したダイオード素子について、逆バイアスリーク電流の温度特性を調べた結果を示す。図31において縦軸は逆バイアスリーク電流(pA(ピコアンペア))、横軸は温度(℃)を示す。逆バイアスリーク電流はベースとコレクタを短絡させた状態でエミッタとの間で20Vの電圧を印加した際のリーク電流を測定した。また、図24の構造については、P型高濃度拡散層(第2ベース拡散層)93を形成するためのボロンイオンのドーズ量が1.0×1012cm-2のもの(図31中では、図24(1.0×1012cm-2)と示す)と1.0×1013cm-2のもの(図31中では、図24(1.0×1013cm-2)と示す)について評価した。
【0113】
この評価結果から、図19の構造、図24(1.0×1013cm-2)の構造はほとんどリーク電流が発生しないことがわかった。
また、図24(1.0×1012cm-2)の構造と図24(1.0×1013cm-2)の構造の比較から、第2ベース拡散層を形成するためのボロンイオンの注入量に応じてリーク電流量及び温度特性に違いが出ることもわかった。
また、図26の構造(P型ウエル拡散層29表面の一部分でフィールド酸化膜3aが形成されていない構造)は図3の構造(P型ウエル拡散層29表面の全部にフィールド酸化膜3aが形成されている構造)に比べてリーク電流が小さくなることがわかった。
これらの評価から、これらの構造のダイオードは表面のリークが支配的であることがわかる。
【0114】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【0115】
例えば、スイッチング素子としてのLDMOSは、上記実施例に限定されるものではなく、スイッチング素子は、ソース拡散層と、ソースとは反対導電型でソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、ソース拡散層と同じ導電型でチャネル拡散層の外側にチャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下のチャネル拡散層表面をチャネル領域とするLDMOSトランジスタであればよい。
【0116】
また、ダイオード素子は、実施例に限定されるものではなく、コレクタ拡散層と、コレクタ拡散層とは反対導電型でコレクタ拡散層の表面側に形成されたベース拡散層と、コレクタ拡散層と同じ導電型でベース拡散層の表面側に形成されたエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなるものであればどのような構造のものであってもよい。
【0117】
また、実施例ではP型半導体基板を用いているが、N型半導体基板を用いてもよい。
また、実施例ではスイッチング素子はNチャネル型LDMOSであるがPチャネル型LDMOSであってもよい。
また、実施例ではダイオード素子はnpnバイポーラトランジスタ構造であるが、pnpバイポーラトランジスタ構造であってもよい。
本発明の半導体装置において、スイッチング素子としてのPチャネル型LDMOS及びNチャネル型LDMOSとダイオード素子としてのnpnバイポーラトランジスタ構造及びpnpバイポーラトランジスタ構造の組合せは自由である。なお、例えばLEDを点灯させるためのDC−DCコンバータなど、DC−DCコンバータの使用方法によっては、ダイオード素子がnpnバイポーラトランジスタ構造のものに限定されることもある。
【0118】
また、本発明のDC−DCコンバータは、図5に示したものに限定されるものではなく、LDMOSトランジスタからなるスイッチング素子、縦型バイポーラトランジスタ構造からなるダイオード素子、スイッチング端子及び出力端子を備えた本発明の半導体装置と、スイッチング端子に一端が接続されたコイルと、出力端子に一端が接続された容量素子を備えた昇圧型DC−DCコンバータであれば、どのような構成であってもよい。
【図面の簡単な説明】
【0119】
【図1】半導体装置の一実施例のスイッチング素子及びダイオード素子を示す断面図である。
【図2】同実施例のスイッチング素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図3】同実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図4】同実施例の制御回路を構成するMOSトランジスタ及び抵抗素子を上記LDMOS及び上記ダイオード素子とともに示す断面図である。
【図5】本発明の半導体装置を備えた昇圧型DC−DCコンバータの一実施例を示す回路図である。
【図6】同実施例の動作を説明するためのタイミングチャートである。
【図7】図4の半導体装置の製造工程の最初を説明するための工程断面図である。
【図8】同製造工程の続きを説明するための工程断面図である。
【図9】同製造工程のさらに続きを説明するための工程断面図である。
【図10】同製造工程のさらに続きを説明するための工程断面図である。
【図11】同製造工程のさらに続きを説明するための工程断面図である。
【図12】同製造工程のさらに続きを説明するための工程断面図である。
【図13】同製造工程のさらに続きを説明するための工程断面図である。
【図14】同製造工程のさらに続きを説明するための工程断面図である。
【図15】同製造工程のさらに続きを説明するための工程断面図である。
【図16】同製造工程のさらに続きを説明するための工程断面図である。
【図17】同製造工程のさらに続きを説明するための工程断面図である。
【図18】同製造工程のさらに続きを説明するための工程断面図である。
【図19】半導体装置の他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図20】図3のダイオード素子(スリット無し)と図19のダイオード素子(スリット有り)について、(A)順方向電流の温度特性と、(B)逆バイアスリーク電流の温度特性を調べた結果を示す図である。
【図21】図5のDC−DCコンバータのダイオード素子に図19のダイオード素子を適用したものについて変換効率を調べた結果を示す図であり、(A)は本発明のデータを示し、(B)は比較例のデータを示す。
【図22】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図23】図5のDC−DCコンバータのダイオード素子に図22のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。
【図24】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図25】図24に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図26】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図27】図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図28】図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図29】図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図30】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図31】図3、図19、図24、図26に示したダイオード素子について、逆バイアスリーク電流の温度特性を調べた結果を示す図である。
【図32】昇圧型DC−DCコンバータを示す回路図である。
【符号の説明】
【0120】
5 N型ウエル拡散層(ドレイン拡散層)
7 P型ボディ拡散層(チャネル拡散層)
9 ソース拡散層
19 ゲート電極
27 N型ウエル拡散層(コレクタ拡散層)
29 P型ウエル拡散層(ベース拡散層)
31 N型ボディ拡散層(エミッタ拡散層)
37 N型高濃度拡散層(コレクタコンタクト拡散層)
39,39a P型高濃度拡散層(ベースコンタクト拡散層)
43 スイッチング端子
45 出力端子
93 P型高濃度拡散層(第2ベース拡散層)
【技術分野】
【0001】
本発明は、昇圧型DC−DCコンバータに用いられる、スイッチング素子及びダイオード素子を備えた半導体装置ならびにその半導体装置を用いた昇圧型DC−DCコンバータに関するものである。
【背景技術】
【0002】
近年、携帯電話に代表される電子携帯機器は、爆発的な勢いでさまざまなアプリケーションに応用され、普及している。携帯機器は、その駆動源となる電池(バッテリー)により駆動されるが、電池の供給電圧よりも高い電圧を用いる場合、昇圧回路を用いる必要がある。この昇圧回路として、一般的には昇圧型DC−DCコンバータが用いられる。昇圧型DC−DCコンバータは例えば特許文献1,2に記載されている。
【0003】
図32に昇圧型DC−DCコンバータの回路図を示す。
昇圧型DC−DCコンバータはコイル(インダクタ)201、ダイオード素子203、スイッチング素子205及び容量素子207を備えている。直流電源209にコイル201の一端が接続され、コイル201の他端にダイオード素子203のアノードが接続されている。コイル201、ダイオード素子203間の接続点Aにスイッチング素子205が接続され、スイッチング素子205の他端は接地電位(GND)に接続されている。ダイオード素子203のカソードに容量素子207の一端が接続され、容量素子207の他端は接地電位に接続されている。ダイオード素子203のカソードが出力端子Bになる。
【0004】
スイッチング素子205をオンすると、直流電源209からコイル201、スイッチング素子205、接地電位の順に電流が流れる。スイッチング素子205の抵抗が例えば0Ω(オーム)であれば接続点Aでの電圧は0V(ボルト)であり、ダイオード素子203には逆バイアスがかかるため、容量素子207の容量電位が出力端子Bに出力される。
スイッチング素子205をオフすると、コイル201の両端に逆起電力が発生し、入力電圧よりも高い電圧が接続点Aに発生する。このとき、ダイオード素子203は順バイアス状態になり、直流電源209からコイル201、ダイオード素子203、出力端子Bの順に電流が流れる。
DC−DCコンバータはスイッチング素子205のオンとオフを繰り返すことにより入力電圧よりも高い電圧を取り出すことができる。
【0005】
一般に、特許文献2に記載されているように、スイッチング素子としてMOSトランジスタが用いられ、ダイオード素子として外付けのものが用いられる。また、ダイオード素子として半導体装置にショットキーダイオードを内蔵したものもある。
【特許文献1】特開平9−84333号公報
【特許文献2】特開2001−154627号公報
【特許文献3】特開2001−68561号公報
【特許文献4】特開2003−86790号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
図32に示したDC−DCコンバータにおいて、スイッチング素子205がオンの状態では、接続点Aは基本的には0Vであり、出力端子Bでは高電圧になっているため、ダイオード素子203の逆バイアスリークが問題となる。特に、ダイオード素子としてメタルが半導体層に接続されてなるショットキーダイオードを用いた場合、逆耐圧リーク電流が多いという問題があった。
また、コイル201の逆起電力は単位時間当りの電流の変化率に比例するため、スイッチング素子205として高速スイッチができるものが要求される。
さらに、スイッチング素子205がオフの状態では、接続点A及び出力端子Bが高電圧になるので、MOSトランジスタからなるスイッチング素子205のドレインに高電圧の逆バイアスが印加されるため、ジャンクションリーク及びオフリーク(Ioff)が発生すると、A点での電位が徐々に減衰するという問題があった。
このような問題はDC−DCコンバータの変換効率の低下を招く。
【0007】
そこで本発明は、同一半導体基板にスイッチング素子とダイオード素子を備え、かつ良好な変換効率を得ることができる昇圧型DC−DCコンバータ用の半導体装置、及びその半導体装置を用いたDC−DCコンバータを提供することを目的とするものである。
【課題を解決するための手段】
【0008】
本発明にかかる半導体装置は、同一半導体基板にスイッチング素子とダイオード素子を備え、上記スイッチング素子は、ソース拡散層と、上記ソースとは反対導電型で上記ソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、上記ソース拡散層と同じ導電型で上記チャネル拡散層の外側に上記チャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下の上記チャネル拡散層表面をチャネル領域とするLDMOSトランジスタであり、上記ダイオード素子は、コレクタを構成するコレクタ拡散層と、上記コレクタ拡散層とは反対導電型で上記コレクタ拡散層の表面側に形成されたベースを構成するベース拡散層と、上記コレクタ拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたエミッタを構成するエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなり、上記ベースと上記コレクタが接続され、上記エミッタと上記ベースとの間で形成されたダイオード素子であり、上記スイッチング素子のドレインと上記ダイオード素子のアノードが接続されたスイッチング端子と、上記ダイオード素子のカソードが接続された出力端子を備え、上記スイッチング端子にはコイルが接続され、上記出力端子には容量素子の一端が接続される昇圧型DC−DCコンバータ用の半導体装置である。
LDMOSは例えば特許文献3,4に記載されている。
【0009】
本発明の半導体装置において、上記ダイオード素子は、上記ベース拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、上記ベースコンタクト拡散層は上記エミッタ拡散層とは間隔をもって上記エミッタ拡散層の周囲を囲って形成されているようにしてもよい。
さらに、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、上記エミッタ拡散層と上記コレクタコンタクト拡散層の間に配置されている上記ベースコンタクト拡散層の部分は上記コレクタコンタクト拡散層に隣接して形成されているようにしてもよい。
【0010】
また、上記ダイオード素子は、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面に形成されたLOCOS酸化膜からなるフィールド酸化膜と、上記フィールド酸化膜直下の上記ベース拡散層に配置された第2ベース拡散層を備え、上記第2ベース拡散層は上記ベース拡散層よりも濃い不純物濃度をもっているようにしてもよい。
【0011】
また、上記ダイオード素子は、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面の一部分に形成されたLOCOS酸化膜からなるフィールド酸化膜を備え、上記エミッタ拡散層、上記コレクタコンタクト拡散層の間に配置されている上記ベース拡散層の部分の表面で上記フィールド酸化膜が形成されていない部分が存在しているようにしてもよい。
【0012】
また、上記ドレイン拡散層と上記コレクタ拡散層は同じ不純物濃度分布をもつようにしてもよい。
【0013】
本発明にかかる昇圧型DC−DCコンバータは、本発明の半導体装置と、その半導体装置のスイッチング端子に一端が接続されたコイルと、その半導体装置の出力端子に一端が接続された容量素子を備えたものである。
【発明の効果】
【0014】
本発明の半導体装置では、昇圧型DC−DCコンバータに用いられ、スイッチング素子としてLDMOSを備え、ダイオード素子としてPN接合ダイオード素子を備えているようにした。本発明の昇圧型DC−DCコンバータでは、本発明の半導体装置と、その半導体装置のスイッチング端子に一端が接続されたコイルと、その半導体装置の出力端子に一端が接続された容量素子を備えているようにした。
スイッチング素子としてLDMOSを用いることにより、スイッチング素子のドレインに高電圧の逆バイアスが印加されたときのリーク電流を低減することができる。
さらに、ダイオード素子としてPN接合ダイオード素子を用いることにより、ショットキーダイオードを用いる場合に比べて逆耐圧リーク電流を低減することができる。
これらにより、昇圧型DC−DCコンバータの変換効率を向上させることができる。
【0015】
本発明の半導体装置において、上記ダイオード素子は、上記ベース拡散層と同じ導電型で上記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、上記ベースコンタクト拡散層は上記エミッタ拡散層とは間隔をもって上記エミッタ拡散層の周囲を囲って形成されているようにすれば、枠状のベースコンタクト拡散層がない場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型DC−DCコンバータの変換効率をさらに向上させることができる。
【0016】
さらに、上記コレクタ拡散層と同じ導電型で上記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、上記エミッタ拡散層と上記コレクタコンタクト拡散層の間に配置されている上記ベースコンタクト拡散層の部分は上記コレクタコンタクト拡散層に隣接して形成されているようにしてもよい。
ベースコンタクト拡散層の当該部分をコレクタコンタクト拡散層とは間隔をもって形成する場合、その間隔を形成するためのイオン注入マスク部分、例えばフォトレジストや、後述する図22(B)のP型ウエル拡散層(ベース拡散層)29周縁部表面に形成されたフィールド酸化膜3aが必要になり、そのイオン注入マスク部分の分だけベース拡散層の形成領域を大きくしなければならない。これに対し、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層に隣接して形成されている場合、上記イオン注入マスク部分は必要ない。
したがって、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層に隣接して形成されているようにすれば、ベースコンタクト拡散層の当該部分がコレクタコンタクト拡散層とは間隔をもって形成されている場合に比べてベース拡散層の形成領域を小さくしてダイオード素子の形成面積を小さくすることができ、レイアウト的に有利である。
【0017】
また、ダイオード素子は、コレクタ拡散層と同じ導電型でコレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面に形成されたLOCOS酸化膜からなるフィールド酸化膜と、フィールド酸化膜直下のベース拡散層に配置された第2ベース拡散層を備え、第2ベース拡散層はベース拡散層よりも濃い不純物濃度をもっているようにすれば、第2ベース拡散層がない場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型DC−DCコンバータの変換効率をさらに向上させることができる。この態様は、ベース拡散層がP型拡散層で形成され、フィールド酸化膜直下のP型不純物がフィールド酸化膜に吸い出される構成において特に有効である。
【0018】
また、ダイオード素子は、コレクタ拡散層と同じ導電型でコレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面の一部分に形成されたLOCOS酸化膜からなるフィールド酸化膜を備え、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面でフィールド酸化膜が形成されていない部分が存在しているようにすれば、エミッタ拡散層、コレクタコンタクト拡散層の間に配置されているベース拡散層の部分の表面の全部にフィールド酸化膜が形成されている場合に比べて逆バイアスリーク電流を小さくすることができるので昇圧型DC−DCコンバータの変換効率をさらに向上させることができる。この態様は、ベース拡散層がP型拡散層で形成され、フィールド酸化膜直下のP型不純物がフィールド酸化膜に吸い出される構成において特に有効である。
【0019】
また、LDMOSのドレイン拡散層とダイオード素子のコレクタ拡散層は同じ不純物濃度分布をもっているようにすれば、ドレイン拡散層とコレクタ拡散層を同じ不純物注入工程で形成することができ、両拡散層を別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【発明を実施するための最良の形態】
【0020】
図1は半導体装置の一実施例のスイッチング素子及びダイオード素子を示す断面図である。図2は図1のスイッチング素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3は図1のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図2(B)と図3(B)が図1に対応している。図4はその実施例の制御回路を構成するMOSトランジスタ及び抵抗素子をLDMOS及びダイオード素子とともに示す断面図である。
【0021】
まず、図2を参照してスイッチング素子について説明する。この実施例ではスイッチング素子はNチャネル型LDMOSによって形成されている。平面図(A)ではフィールド酸化膜及び電解緩和用酸化膜の図示を省略している。
基板抵抗が例えば20Ωcm程度のP型半導体基板(Psub)1表面に、LOCOS(Local Oxidation of Silicon)法により形成された素子分離用のフィールド酸化膜3が形成されている。
【0022】
LDMOS領域の半導体基板1にN型ウエル拡散層(ドレイン拡散層、NW1)5が形成されている。N型ウエル拡散層5の表面側にP型ボディ拡散層(チャネル拡散層、PB)7が形成されている。P型ボディ拡散層7の表面側にN型ソース拡散層(N+)9とP型高濃度拡散層(P+)11が形成されている。P型高濃度拡散層11はP型ボディ7の電位をとるためのものである。N型ソース拡散層9はP型ボディ拡散層7の周縁部とは間隔をもち、かつ、P型高濃度拡散層11を囲って枠状に形成されている。
【0023】
N型ウエル拡散層5の表面側にN型ウエル拡散層5よりも濃いN型不純物濃度をもつライトリーN型ウエル拡散層(LNW)13が形成されている。ライトリーN型ウエル拡散層(LNW)13はP型ボディ拡散層7を囲って枠状に形成されている。
ライトリーN型ウエル拡散層13の表面側にPボディ拡散層7とは間隔をもってN型高濃度拡散層(N+)15が形成されている。
N型ウエル拡散層5、ライトリーN型ウエル拡散層13及びN型高濃度拡散層15はLDMOSのドレインを構成する。
【0024】
図2(B)に示すように、N型ソース拡散層9、P型高濃度拡散層11間のN型ウエル拡散層5上及びP型ボディ拡散層7上にまたがってゲート酸化膜17が形成されており、さらにその上にポリシリコンからなるゲート電極19が形成されている。ゲート電極19下のP型ボディ拡散層7表面がチャネル領域となる。ライトリーN型ウエル拡散層13上に電界緩和用酸化膜21が形成されている。ゲート電極19はゲート酸化膜17上から電界緩和用酸化膜21に延伸して形成されている。
ゲート電極19の電界緩和用酸化膜21側の側面は、電界緩和用酸化膜21のN型高濃度拡散層15側の端部とは間隔をもって電界緩和用酸化膜21上に配置されている。電界緩和用酸化膜21はフィールド酸化膜3とは別途形成されたものであり、ゲート酸化膜17よりも厚い膜厚をもち、電界緩和用酸化膜21の厚み方向の断面形状は略台形に形成されている。なお、電界緩和用酸化膜21は略台形の断面形状をもつものに限定されるものではなく、例えばフィールド酸化膜3を電界緩和用酸化膜として用いることもできる。
【0025】
N型ウエル拡散層5の周囲の半導体基板1表面側にP型ウエル拡散層23が形成されている。P型ウエル拡散層23の表面側にN型ウエル拡散層5の形成領域を囲ってP型ボディ拡散層25が形成されている。P型ウエル拡散層23及びP型ボディ拡散層25はLDMOSを他の素子と電気的に分離するためのものである。P型ウエル拡散層23及びP型ボディ拡散層25の表面はフィールド酸化膜3で覆われている。
【0026】
次に、図3を参照してダイオード素子について説明する。この実施例ではダイオード素子は縦型バイポーラトランジスタ構造からなり、ベースとコレクタが接続され、ベースとエミッタとの間で形成されたダイオード素子によって形成されている。平面図(A)ではフィールド酸化膜の図示を省略している。
【0027】
フィールド酸化膜3で囲まれたダイオード素子領域の半導体基板1にN型ウエル拡散層(コレクタ拡散層、NW1)27が形成されている。N型ウエル拡散層27の表面側にP型ウエル拡散層(ベース拡散層、PW−DI)29が形成されている。P型ウエル拡散層29の表面側にN型ボディ拡散層(エミッタ拡散層、NB)31が形成されている。N型ボディ拡散層31の表面側にN型ボディ拡散層31よりも濃いN型不純物濃度をもつN型高濃度拡散層(N+)33が形成されている。
【0028】
この実施例では、N型ボディ拡散層31及びN型高濃度拡散層33は平面形状が長方形に形成されており、P型ウエル拡散層29内に2つのN型ボディ拡散層31及びN型高濃度拡散層33の組がその長手方向に沿った同一直線上に互いに間隔をもって配置されている。P型ウエル拡散層29も平面形状が長方形であり、P型ウエル拡散層29はN型ボディ拡散層31及びN型高濃度拡散層33の長手方向と同じ方向に長手方向をもっている。
【0029】
N型ウエル拡散層27内に、P型ウエル拡散層29の長手方向に沿ってP型ウエル拡散層29とは間隔をもってN型ウエル拡散層(NW2)35が形成されている。N型ウエル拡散層35はN型ウエル拡散層27よりも濃いN型不純物濃度をもっている。N型ウエル拡散層27の表面側でN型ウエル拡散層35上にN型ウエル拡散層35に接してN型高濃度拡散層(コレクタコンタクト拡散層、N+)37が形成されている。N型高濃度拡散層37はN型ウエル拡散層35よりも濃いN型不純物濃度をもっている。
【0030】
P型ウエル拡散層29の表面側に、P型ウエル拡散層29の長手方向とは直交する方向にP型高濃度拡散層(ベースコンタクト拡散層、P+)39が形成されている。P型高濃度拡散層39はP型ウエル拡散層29よりも濃いP型不純物濃度をもつ。P型高濃度拡散層39はN型ボディ拡散層31の長手方向の両端に対応してその両端とは間隔をもって配置されている。
【0031】
N型高濃度拡散層33、N型高濃度拡散層37間のN型ボディ拡散層31及びP型ウエル拡散層29の表面は、フィールド酸化膜3aで覆われている(図3(B)参照。)。また、N型高濃度拡散層33、P型高濃度拡散層39間のN型ボディ拡散層31及びP型ウエル拡散層29の表面はフィールド酸化膜3bで覆われている(図3(C)参照。)。フィールド酸化膜3a,3b下にN型ボディ拡散層31とは重複しないようにP型フィールドドープ層41が形成されている。
【0032】
N型ウエル拡散層27の周囲の半導体基板1表面側に、LDMOS形成領域と同様にP型ウエル拡散層23及びP型ボディ拡散層25が形成され、それらの表面はフィールド酸化膜3で覆われている。ダイオード素子の周囲のP型ウエル拡散層23及びP型ボディ拡散層25の表面側でフィールド酸化膜3の直下にP型フィールドドープ層41が形成されている。
【0033】
図1に示すように、LDMOSのN型高濃度拡散層15(ドレイン)はスイッチング端子43に接続されている。ダイオード素子のP型ウエル拡散層29(ベース)とN型高濃度拡散層37(コレクタ)もスイッチング端子43に接続されている。
ダイオード素子のN型高濃度拡散層33(エミッタ)は出力端子45に接続されている。
LDMOSのN型ソース拡散層9及びP型高濃度拡散層11(チャネル拡散層)は接地電位(GND)に接続されている。
LDMOSのゲート電極19には制御信号が入力される。
【0034】
図4を参照して制御回路を構成するMOSトランジスタ及び抵抗素子について説明する。
LDMOS領域及びダイオード素子領域とは異なる領域にNチャネル型MOSトランジスタ(以下NMOSという。)領域が設けられている。NMOS領域の半導体基板1の表面側にP型ウエル拡散層(PW)47が形成されている。NMOS領域はフィールド酸化膜3及びフィールドドープ層41によって他の素子領域と分離されている。この実施例ではNMOSはLDD(lightly doped drain)構造をもち、二重拡散構造のN型ソース及びドレイン拡散層49、ゲート酸化膜51、ゲート電極53及びサイドウォール55を備えている。ただし、NMOSはLDD構造のものに限定されるものではない。
【0035】
LDMOS領域、ダイオード素子領域及びNMOS領域とは異なる領域にPチャネル型MOSトランジスタ(以下PMOSという。)領域が設けられている。PMOS領域の半導体基板1の表面側にN型ウエル拡散層(NW2)57が形成されている。PMOSの形成領域はフィールド酸化膜3によって他の素子領域と分離されている。PMOSはLDD構造をもち、二重拡散構造のP型ソース及びドレイン拡散層59、ゲート酸化膜61、ゲート電極63及びサイドウォール65を備えている。ただし、PMOSはLDD構造のものに限定されるものではない。
【0036】
ここで、MOSトランジスタとしてNMOSとPMOSを1種類ずつ備えているが、これに限定されるものではなく、互いにトランジスタ特性が異なるNMOSとPMOSを複数種類ずつ備えているようにしてもよい。制御回路を構成するMOSトランジスタとしては、半導体装置に一般に用いられるMOSトランジスタであればどのようなMOSトランジスタであってもよい。
【0037】
フィールド酸化膜3上にポリシリコンからなる抵抗素子67が形成されている。抵抗素子67の側面にはサイドウォール69が形成されている。
【0038】
図5は本発明の半導体装置を備えた昇圧型DC−DCコンバータの一実施例を示す回路図である。この実施例は4つのLED(light emitting diode)を点灯させるDC−DCコンバータに本発明を適用したものである。
ICチップ(昇圧型DC−DCコンバータ用の半導体装置)71は、スイッチング端子(SW)43、出力端子(Vout)45、電源端子(Vin)73、GND端子(GND)75及びフィードバック端子(FD)77を備えている。
【0039】
電源端子73と接地電位(GND)の間に直流電源79が接続されている。直流電源79とスイッチング端子43の間にコイル81が接続されている。出力端子45と接地電位(GND)の間に容量素子83と直列LED回路85が並列に接続されている。直列LED回路85は4つのLEDが直列に接続されて構成されている。直列LED回路85と接地電位(GND)の間にフィードバック端子77が接続されている。
【0040】
ICチップ71の内部に、スイッチング素子87、ダイオード素子89及び制御回路91が形成されている。制御回路91はフィードバック回路93、PWM(Pulse Width Modulation)回路95及びドライブ回路97を備えている。スイッチング素子87は、図1及び図2を参照して説明したNチャネル型LDMOSによって形成されている。ダイオード素子89は図1及び図3を参照して説明した縦型バイポーラ構造のダイオード素子によって形成されている。制御回路91は図4を参照して説明したMOSトランジスタ及び抵抗素子によって形成されている。ただし、本発明の半導体装置はこれに限定されるものではなく、少なくともスイッチング素子、ダイオード素子、スイッチング端子及び出力端子を備えていればよい。
【0041】
スイッチング素子87のドレイン及びダイオード素子89のアノードはスイッチング端子43に接続されている。スイッチング素子87のソースはGND端子75に接続されている。スイッチング素子87のゲートは制御回路91のドライブ回路97に接続されている。ダイオード素子89のカソードは出力端子45に接続されている。制御回路91のフィードバック回路93にフィードバック端子77が接続されている。
【0042】
図6はこの昇圧型DC−DCコンバータの動作を説明するためのタイミングチャートである。
制御回路91によってスイッチング素子87のオンとオフが繰り返される。制御回路91はフィードバック端子77からの帰還信号に基づいてスイッチング素子87のオンとオフを制御する。
【0043】
スイッチング素子87がオンされると、直流電源79からコイル81、スイッチング端子43、スイッチング素子87、GND端子75、接地電位の順に電流が流れる。このとき、ダイオード素子89には逆バイアスがかかるため、容量素子83の容量電位が直列LED回路85に出力される。
スイッチング素子87がオフされると、コイル81の両端に逆起電力が発生し、入力電圧よりも高い電圧がスイッチング端子43に発生する。このとき、ダイオード素子89は順バイアス状態になり、直流電源79からコイル81、スイッチング端子43、ダイオード素子89、出力端子45、直列LED回路85の順に電流が流れる。
スイッチング素子87のオンとオフを繰り返すことにより入力電圧よりも高い電圧を取り出すことができる。
【0044】
このように、本発明の半導体装置及びDC−DCコンバータによれば、スイッチング素子としてLDMOSを用い、ダイオード素子としてPN接合ダイオード素子を用いるので、リーク電流を低減することができ、昇圧型DC−DCコンバータの変換効率を向上させることができる。
【0045】
図7から図18は図4の半導体装置の製造工程を説明するための断面図である。図7から図18の工程を表すかっこ付き数字は後述する工程(1)から(36)に対応している。また、後述する工程(37)は図4を参照して説明する。以下の工程では半導体基板表面に、熱酸化膜の形成と除去による凹凸が形成されるが、図面ではその凹凸は図示していない。図4及び図7から図18を参照して製造方法の例を説明する。下記の工程ではRCA洗浄など、工程の説明を一部省略している。
【0046】
(1)半導体基板1の表面にバッファ酸化膜(図示は省略)を250Å(オングストローム)の膜厚に形成し、さらにその上にシリコン窒化膜101を1000Åの膜厚に形成する。
【0047】
(2)LDMOS形成領域及びダイオード素子形成領域に対応する開口部をもつフォトレジスト103を形成する。フォトレジスト103をマスクにしてシリコン窒化膜101をエッチング除去する。フォトレジスト103をマスクにして、N型不純物であるリンイオン(△印)を注入エネルギーは160keV、ドーズ量は3.4×1012cm-2の条件で注入する。
【0048】
(3)フォトレジスト103を除去する。1180℃、14.5時間の条件で熱拡散処理を行なってLDMOS形成領域にN型ウエル拡散層5を形成し、ダイオード素子形成領域にN型ウエル拡散層27を形成する。このとき、LDMOS形成領域及びダイオード素子形成領域の表面にシリコン酸化膜が形成される。このように、N型ウエル拡散層5(ドレイン拡散層)とN型ウエル拡散層27(コレクタ拡散層)は同時に形成されるので同じ不純物濃度分布をもつ。
【0049】
(4)ダイオード素子形成領域に対応する開口部をもつフォトレジスト105を形成する。フォトレジスト105をマスクにして、ダイオード素子形成領域のN型ウエル拡散層27表面に形成されたシリコン酸化膜を除去する。
【0050】
(5)フォトレジスト105を除去する。熱酸化処理を施してN型ウエル拡散層27の表面にバッファ酸化膜(図示は省略)を形成する。ダイオード素子形成領域のP型ウエル拡散層29(図3参照。)に対応する開口部をもつフォトレジスト107を形成する。フォトレジスト107をマスクにして、P型不純物であるボロンイオン(×印)を注入エネルギーは30keV、ドーズ量は1.5×1013cm-2の条件で注入する。
【0051】
(6)フォトレジスト107を除去する。1150℃、3.5時間の条件で熱拡散処理を施してN型ウエル拡散層27の表面側にP型ウエル拡散層29を形成する。
【0052】
(7)ダイオード素子形成領域のN型ウエル拡散層35(図3参照。)とPMOS形成領域に対応する開口部をもつフォトレジスト109を形成する。フォトレジスト109をマスクにして、PMOS形成領域のシリコン窒化膜101をエッチング除去する。このとき、ダイオード素子形成領域でフォトレジスト109の開口部内に露出したシリコン酸化膜の表面側の一部分も除去される。フォトレジスト109をマスクにして、リンイオン(△印)を注入エネルギーは160keV、ドーズ量は7.7×1012cm-2の条件で注入する。
【0053】
(8)熱酸化処理を施してPMOS形成領域にN型ウエル拡散層57を形成し、ダイオード素子形成領域のN型ウエル拡散層27にN型ウエル拡散層35を形成する。このとき、N型ウエル拡散層27表面に膜厚が3000Åのシリコン酸化膜が形成され、他の領域のシリコン酸化膜は厚膜化される。半導体基板1表面の全面に対してシリコン酸化膜エッチング処理を300Åだけ施す。
【0054】
(9)LDMOS形成領域、ダイオード素子形成領域及びPMOS形成領域の表面に形成されているシリコン酸化膜をマスクにして、NMOS形成領域を含むP型ウエル形成領域の半導体基板1表面に残存しているシリコン窒化膜101をすべて除去した後、熱酸化処理を施してバッファ酸化膜(図示は省略)を形成する。LDMOS形成領域、ダイオード素子形成領域及びPMOS形成領域の表面に形成されているシリコン酸化膜をマスクにして、ボロンイオン(×印)を注入エネルギーは25keV、ドーズ量は2.1×1013cm-2の条件で注入する。
【0055】
(10)1150℃、44分の条件で熱拡散処理を施してNMOS形成領域にP型ウエル拡散層47を形成する。このとき、素子分離用の領域にもP型ウエル拡散層23が形成される。
【0056】
(11)半導体基板1表面に形成されたシリコン酸化膜をすべて除去する。半導体基板1表面の全面にバッファ酸化膜(図示は省略)を形成する。LDMOS形成領域のライトリーN型ウエル拡散層13(図2参照。)に対応する開口部をもつフォトレジスト11を形成する。フォトレジスト111をマスクにして、リンイオン(△印)を注入エネルギーは100keV、ドーズ量は2.0×1012cm-2の条件で注入する。
【0057】
(12)フォトレジスト111を除去する。熱酸化処理を施してLDMOS形成領域のN型ウエル拡散層5にライトリーN型ウエル拡散層13を形成する。このときバッファ酸化膜が厚膜化されてシリコン酸化膜113が3000Åの膜厚に形成される。
【0058】
(13)LDMOS形成領域の電界緩和用酸化膜21(図2参照)に対応するフォトレジスト115を形成する。
【0059】
(14)フォトレジスト115をマスクにしてシリコン酸化膜113に対してウェット酸化処理を施してLDMOS形成領域に電界緩和用酸化膜21を形成する。フォトレジスト115を除去する。
【0060】
(15)熱酸化処理を施してゲート酸化膜17を250Åの膜厚に形成する。ゲート酸化膜17上にポリシリコン膜117を形成する。ゲート酸化膜17の形成時に電界緩和用酸化膜21は厚膜化されるが、図1、図2、図4及び図11(15)では便宜上ゲート酸化膜17と電界緩和用酸化膜21を別々に図示している。
【0061】
(16)ポリシリコン膜117上にLDMOSのゲート電極19の形成領域を画定するためのフォトレジスト119を形成する。フォトレジストをマスクにしてポリシリコン膜117をパターニングしてLDMOS形成領域のゲート酸化膜17上及び電解緩和用酸化膜21上にゲート電極19を形成する。
【0062】
(17)フォトレジスト119を除去する。ゲート電極19をマスクにしてゲート酸化膜17を除去し、ゲート電極19下のみにゲート酸化膜17を残す。その後、バッファ酸化膜(図示は省略)を形成する。LDMOS形成領域のP型ボディ拡散層7(図2参照。)とLDMOS形成領域の周囲及びダイオード素子形成領域の周囲のP型ボディ拡散層25(図2及び図3参照。)に対応する開口部をもつフォトレジスト121を形成する。フォトレジスト121及びゲート電極19をマスクにして、ボロンイオン(×印)を注入エネルギーは25keV、ドーズ量は2.1×1013cm-2の条件で注入する。
【0063】
(18)フォトレジスト121を除去する。ダイオード素子形成領域のN型ボディ拡散層31(図3参照。)に対応する開口部をもつフォトレジスト123を形成する。ここでは、フォトレジスト123はN型ウエル拡散層35の外側の辺(N型ウエル拡散層27の周縁部近傍の辺(図3参照。)に対応する開口部も備えている。フォトレジスト123をマスクにして、リンイオン(△印)を注入エネルギーは100keV、ドーズ量は8.0×1012〜20.0×1012cm-2の条件で注入する。
【0064】
(19)フォトレジスト123を除去する。1100℃、140分の条件で熱拡散処理を施してLDMOS形成領域のN型ウエル拡散層5の表面側にP型ボディ拡散層7を形成し、LDMOS形成領域の周囲及びダイオード素子形成領域の周囲のP型ウエル拡散層23にP型ボディ拡散層25を形成し、ダイオード素子形成領域のP型ウエル拡散層29にN型ボディ拡散層31を形成する。ダイオード素子形成領域においてN型ウエル拡散層35にリンイオンが注入された部分はリンイオンが濃くなるが、N型ウエル拡散層35として一体的に図示している。また、この熱拡散処理により熱酸化膜が形成されるが図示は省略している。
【0065】
(20)上記工程(19)で形成された熱酸化膜上全面にシリコン窒化膜125を形成する。フィールド酸化膜の形成領域を画定するためのフォトレジストを用いてシリコン窒化膜125をパターニングした後、そのフォトレジストを除去する。
【0066】
(21)フィールドドープ層41(図3及び図4参照。)の形成領域に対応する開口部をもつフォトレジスト127を形成する。フォトレジスト127はダイオード素子形成領域においてN型ボディ拡散層31にフィールドドープ用の不純物が注入されないようにN型ボディ拡散層31及びその周囲部を覆っている。フォトレジスト127及びシリコン窒化膜125をマスクにして、ボロンイオン(×印)を注入エネルギーは15keV、ドーズ量は3.0×1013cm-2の条件で注入する。
【0067】
(22)フォトレジスト127を除去する。1000度、200分の条件で熱酸化処理を施してフィールド酸化膜3,3a,3b(図3も参照。)を形成する。このとき、上記工程(21)で注入したボロンイオンが熱拡散されてフィールドドープ層41が形成される。
【0068】
(23)半導体基板1全面に酸化膜除去処理を施してフィールド酸化膜3,3a,3bの厚みを300Åだけエッチングする。シリコン窒化膜125を除去する。
【0069】
(24)熱酸化処理を施してプリゲート酸化膜(図示は省略)を110Åの膜厚に形成する。NMOS形成領域に対応する開口部をもつフォトレジスト129を形成する。フォトレジスト129をマスクにしてNMOS形成領域にチャネルドープを行なう。
【0070】
(25)フォトレジスト129を除去する。PMOS形成領域に対応する開口部をもつフォトレジスト131を形成する。フォトレジスト131をマスクにしてPMOS形成領域にチャネルドープを行なう。
【0071】
(26)フォトレジスト131を除去する。RCA洗浄を施した後、920度の温度条件で熱酸化処理を施してゲート酸化膜用のシリコン酸化膜133を135Åの膜厚に形成する。シリコン酸化膜133上にポリシリコン膜135を3500Åの膜厚に形成する。ポリシリコン膜135にリンイオンを注入エネルギーは30keV、ドーズ量は抵抗素子の目的の抵抗値に合わせた条件で注入する。シリコン酸化膜133の形成時にフィールド酸化膜3,3a,3b及び電界緩和用酸化膜21は厚膜化されるが、図16(29)では便宜上シリコン酸化膜133とフィールド酸化膜3,3a,3b及び電界緩和用酸化膜21を別々に図示している。
【0072】
(27)ポリシリコン膜135上に高温酸化膜137を2500Åの膜厚に形成する。写真製版技術及びエッチング技術を用いて高温酸化膜137をパターニングし、抵抗素子の抵抗値を決定する領域のポリシリコン膜135の形成領域に対応させて高温酸化膜137を残す。高温酸化膜137をマスクにして、ポリシリコン膜135上及び高温酸化膜137上にリンガラスを堆積し、熱処理を施してポリシリコン膜135にリンイオンを拡散させてポリシリコン膜135よりも高濃度のリンイオンを含んだポリシリコン膜139を形成する。高温酸化膜137下には抵抗素子の抵抗値を決定するポリシリコン膜135が残存している。その後、リンガラスを除去する。
【0073】
(28)高温酸化膜137を除去する。ポリシリコン膜135,139の上にLDMOSを除くMOSトランジスタのゲート電極及び抵抗素子の形成領域を画定するためのフォトレジスト141を形成する。フォトレジスト141はLDMOS形成領域を覆っている。
【0074】
(29)フォトレジスト141をマスクにしてポリシリコン膜135,139をパターニングしてゲート電極53,63及び抵抗素子67を形成する。ゲート電極53下のシリコン酸化膜133はゲート酸化膜51を構成し、ゲート電極63下のシリコン酸化膜133はゲート酸化膜61を構成する。LDMOS形成領域にポリシリコン膜139が残存している。フォトレジスト141を除去する。熱酸化処理を施してゲート電極53,63、抵抗素子67及びポリシリコン膜139の表面にシリコン酸化膜(図示は省略)を135Åの膜厚に形成する。
【0075】
(30)LDMOS形成領域のP型高濃度拡散層11(図2参照。)、PMOS形成領域、及びダイオード素子形成領域のP型高濃度拡散層39(図3参照。)に対応する開口部をもつフォトレジスト143を形成する。フォトレジスト143を形成するためのレチクル(フォトマスク)は後述する工程(39)でも用いられる。フォトレジスト143をマスクにして、ボロンイオン(×印)を注入エネルギーは15keV、ドーズ量は2.0×1013cm-2の条件で注入する。LDMOS形成領域のボロンイオンはポリシリコン膜139に遮られて半導体基板1に到達しない。
【0076】
(31)フォトレジスト143を除去する。LDMOS形成領域、ダイオード素子形成領域及びNMOS形成領域に対応する開口部をもつフォトレジスト145を形成する。フォトレジスト145はLDMOS形成領域ではP型高濃度拡散層11(図2参照。)を覆っている。フォトレジスト145を形成するためのレチクルは後述する工程(37)でも用いられる。フォトレジスト145をマスクにして、リンイオン(△印)を注入エネルギーは70keV、ドーズ量は2.5×1013cm-2の条件で注入する。LDMOS形成領域ではリンイオンはポリシリコン膜139に遮られて半導体基板1に到達しない。
【0077】
(32)フォトレジスト145を除去する。半導体基板1上全面にサイドウォール用の高温酸化膜を1500Åの膜厚に形成し、その高温酸化膜にエッチバック処理を施して、ゲート電極53の側面にサイドウォール55を形成し、ゲート電極63の側面にサイドウォール65を形成し、抵抗素子67の側面にサイドウォール69を形成する。ポリシリコン膜139の側面にもサイドウォール147が形成される。
【0078】
(33)LDMOS形成領域に対応する開口部をもつフォトレジスト149を形成する。フォトレジスト149をマスクにして、サイドウォール147、ポリシリコン膜139及びシリコン酸化膜133を除去する。
【0079】
(34)フォトレジスト149を除去する。上記工程(34)で用いたレチクルを用いてフォトレジスト145を形成する。フォトレジスト145をマスクにして、LDMOS形成領域、ダイオード素子形成領域及びNMOS形成領域にヒ素イオン(△印)を注入エネルギーは50keV、ドーズ量は6.0×1015cm-2の条件で注入する。
【0080】
(35)フォトレジスト145を除去する。900度、1時間、窒素雰囲気の条件で熱拡散処理を施してヒ素イオンを熱拡散させ、LDMOSトランジスタ形成領域にN型ソース拡散層9及びN型高濃度拡散層15を形成し、ダイオード素子領域にN型高濃度拡散層33,37を形成し、NMOS形成領域にN型ソース及びドレイン拡散層49を形成する。
【0081】
(36)上記工程(33)で用いたレチクルを用いてフォトレジスト143を形成する。フォトレジスト143をマスクにして、LDMOS形成領域、PMOS形成領域及びダイオード素子形成領域にボロンイオン(×印)を注入エネルギーは50keV、ドーズ量は3.0×1015cm-2の条件で注入する。
【0082】
(37)フォトレジスト143を除去する。850度、27分の条件で熱拡散処理を施してボロンイオンを熱拡散させ、LDMOSトランジスタ形成領域にP型高濃度拡散層11を形成し、ダイオード素子領域にP型高濃度拡散層39(図3参照。)を形成し、PMOS形成領域にP型ソース及びドレイン拡散層59を形成する(図4参照。)。
以上、本発明の半導体装置を製造するための製造方法の例を説明したが、本発明の半導体装置を製造するための製造方法はこれに限定されるものではない。
【0083】
図19は半導体装置の他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0084】
このダイオード素子が図3に示したダイオード素子と異なる点は、ベースコンタクト拡散層を構成するP型高濃度拡散層39aはN型高濃度拡散層37に隣接してN型ボディ拡散層31及びN型高濃度拡散層33の長手方向にもスリット状(帯状)に形成されて枠状に形成されている点である。
【0085】
図20に、図3のダイオード素子(スリット無し)と図19のダイオード素子(スリット有り)について、(A)順方向電流の温度特性と、(B)逆バイアスリーク電流の温度特性を調べた結果を示す。(A)において縦軸は順方向電流(mA)、横軸は温度(℃)を示し、(B)において縦軸は逆バイアスリーク電流(pA(ピコアンペア))、横軸は温度(℃)を示す。逆バイアスリーク電流はベースとコレクタを短絡させた状態でエミッタとの間で20Vの電圧を印加した際のリーク電流を測定した。
【0086】
(A)に示すように、順方向電流の温度特性については「スリット有り」も「スリット無し」も大きな差はない。
(B)に示すように、逆バイアスリーク電流については、図19に示したようにN型ボディ拡散層31(エミッタ拡散層)を囲ってP型高濃度拡散層39a(ベースコンタクト拡散層)を形成する(スリット有り)ことにより、「スリット無し」に比べて逆バイアスリーク電流を小さくすることができる。
【0087】
図21は、図5のDC−DCコンバータのダイオード素子に図19のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。(A)は本発明のデータを示し、(B)はダイオード素子として内蔵ショットキーダイオードを備えた比較例のデータを示す。(A),(B)において縦軸は変換効率(%)を示し、横軸はLED電流(mA(ミリアンペア))を示す。直流電源として3.6Vのものを用い、コイルとして22μH(マイクロヘンリー)のものを用い、環境温度は25度の条件で測定した。変換効率は(出力部での消費電力(電流×電圧))/(直流電源での消費電力(電流×電圧))により求めた。
【0088】
LED電流が5mAのとき、比較例(B)では変換効率が70%弱であるのに対し、本発明(A)では80%程度の変換効率を得ることができるのがわかる。このように、本発明の半導体装置及びDC−DCコンバータによれば、スイッチング素子としてLDMOSを用い、ダイオード素子としてPN接合ダイオード素子を用いるので、リーク電流を低減することができ、昇圧型DC−DCコンバータの変換効率を向上させることができる。
【0089】
図22は半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3及び図19と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0090】
このダイオード素子が図19に示したダイオード素子と異なる点は、N型ボディ拡散層31(エミッタ拡散層)とN型高濃度拡散層37(コレクタコンタクト拡散層)の間に配置されたP型高濃度拡散層39a(ベースコンタクト拡散層)の部分は、N型高濃度拡散層37とは間隔をもって形成されている点である。
このダイオード素子でも、図19に示したダイオード素子と同様に、「スリット無し」(図3に示したダイオード素子)に比べて逆バイアスリーク電流を小さくすることができる。
【0091】
図23は、図5のDC−DCコンバータのダイオード素子に図22のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。縦軸は変換効率(%)を示し、横軸はLED電流(mA)を示す。直流電源として3.6Vのものを用い、コイルとして22μH(マイクロヘンリー)のものを用い、環境温度は25度の条件で測定した。変換効率は(出力部での消費電力(電流×電圧))/(直流電源での消費電力(電流×電圧))により求めた。
【0092】
この実施例でも、LED電流が5mAで80%程度の変換効率を得ることができ、ダイオード素子としてショットキーダイオードを用いる場合(図21の(B)比較例を参照。)に比べてリーク電流を低減して昇圧型DC−DCコンバータの変換効率を向上させることができることがわかる。
【0093】
図24は半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0094】
このダイオード素子が図3に示したダイオード素子と異なる点は、N型ボディ拡散層(エミッタ拡散層)31、N型高濃度拡散層(コレクタコンタクト拡散層)37の間に配置されているP型ウエル拡散層(ベース拡散層)29の部分の表面に形成されたフィールド酸化膜3aの直下のP型ウエル拡散層29にN型ボディ拡散層31及びN型高濃度拡散層37とは間隔をもって配置されたP型高濃度拡散層(第2ベース拡散層、P)93を備えている点である。P型高濃度拡散層93はP型ウエル拡散層29よりも濃いP型不純物濃度をもっている。
【0095】
この実施例によれば、P型高濃度拡散層93がない場合に比べて逆バイアスリーク電流(コレクタ−エミッタ間のリーク電流)を小さくすることができる。この実施例は、特に、フィールド酸化膜3a直下のP型ウエル拡散層29のP型不純物がフィールド酸化膜3aに吸い出される場合に有効である。
【0096】
この実施例では、P型高濃度拡散層(第2ベース拡散層)93はN型ボディ拡散層(エミッタ拡散層)31及びN型高濃度拡散層(コレクタコンタクト拡散層)37とは間隔をもって配置されているが、第2ベース拡散層はN型ボディ拡散層もしくはコレクタコンタクト拡散層又はその両方に隣接していてもよい。
【0097】
この実施例の構造は、図4及び図7から図18を参照して説明した上記製造方法例の工程(23)と工程(24)の間に下記工程(23−1)を追加することにより形成することができる。
図25は図24に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。図25を参照して工程(23−1)を説明する。
【0098】
(23−1)図14を参照して説明した上記工程(22)でフィールド酸化膜3,3a,3bを形成し、上記工程(23)でシリコン窒化膜125を除去した後、フィールド酸化膜3a下のP型ウエル拡散層29の位置に開口部をもつフォトレジスト151を形成する。フォトレジスト151をマスクにして、P型ウエル拡散層29にフィールド酸化膜3aを介してボロンイオン(×印)を例えば注入エネルギーは160keV、ドーズ量は1.0×1012cm-2〜1.0×1013cm-2の条件で注入する。その後、フォトレジスト151を除去する(図25では便宜上フォトレジスト151を図示している。)
【0099】
その後、図14〜図18及び図4を参照して説明した上記工程(24)〜(37)と同じ工程を行なう。これにより、フィールド酸化膜3aの直下のP型ウエル拡散層29にP型高濃度拡散層93を形成することができる。なお、P型高濃度拡散層93を形成するためのボロンイオンの活性化は、そのボロンイオン専用の活性化処理により行なってもよいし、他のイオンの活性化処理と同時に行なってもよい。
【0100】
図26は半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。図3と同じ部分には同じ符号を付し、それらの部分の説明は省略する。
【0101】
このダイオード素子が図3に示したダイオード素子と異なる点は、フィールド酸化膜3aは、N型ボディ拡散層(エミッタ拡散層)31、N型高濃度拡散層(コレクタコンタクト拡散層)37の間に配置されているP型ウエル拡散層(ベース拡散層)29の部分の表面でN型高濃度拡散層37とは間隔をもって形成されており、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面でフィールド酸化膜3aが形成されていない部分が存在している点である。そして、フィールド酸化膜3a下のP型フィールドドープ層41もN型高濃度拡散層37とは間隔をもって形成されている。
【0102】
この実施例によれば、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面の全部にフィールド酸化膜3aが形成されている図3に示したダイオード素子に比べて逆バイアスリーク電流(コレクタ−エミッタ間のリーク電流)を小さくすることができる。
この実施例は、特に、フィールド酸化膜3a直下のP型ウエル拡散層29のP型不純物がフィールド酸化膜3aに吸い出される場合に有効である。
【0103】
この実施例の構造は、図4及び図7から図18を参照して説明した上記製造方法例の工程(20),(31),(34)で用いるフォトマスクの設計を変更することにより形成することができる。
【0104】
図27〜図29は図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。この製造方法例は、図4及び図7から図18を参照して説明した上記製造方法例とは工程(20),(31),(34)のみが異なる。上記工程(20),(31),(34)に対応する工程を工程(20a),(31a),(34a)として説明する。
【0105】
(20a)上記工程(19)の後、上記工程(20)と同様の工程により、フィールド酸化膜の形成領域を画定するためのシリコン窒化膜125を形成する。ここで、図27の破線円部分に示すように、シリコン窒化膜125をP型ウエル拡散層29の一部分の上にも形成する。工程(20a)はシリコン窒化膜125の形成領域画定用のフォトレジストを形成するためのフォトマスクのパターンが異なっていること以外は上記工程(20)と同じである。
続いて上記工程(21),(22)と同じ工程を行なうことにより、図26も参照して説明すると、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面でフィールド酸化膜3aが形成されていない部分を形成することができる。
【0106】
(31a)上記工程(30)の後、上記工程(31)と同様の工程により、フォトレジスト145の形成及びリンイオン(△印)の注入を行なう。ここで、図28の破線円部分に示すように、P型ウエル拡散層29にリンイオンが注入されないようにフォトレジスト145を形成する。工程(31a)はフォトレジスト145を形成するためのフォトマスクのパターンが異なっていること以外は上記工程(31)と同じである。
これにより、図26も参照して説明すると、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分でフィールド酸化膜3aが形成されていない部分にリンイオンが注入されないようにすることができる。
【0107】
(34a)上記工程(33)の後、上記工程(34)と同様の工程により、フォトレジスト145の形成及びリンイオン(△印)の注入を行なう。ここで、図29の破線円部分に示すように、P型ウエル拡散層29にリンイオンが注入されないようにフォトレジスト145を形成する。工程(34a)はフォトレジスト145を形成するためのフォトマスクのパターンが異なっていること以外は上記工程(34)と同じである。
これにより、図26も参照して説明すると、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分でフィールド酸化膜3aが形成されていない部分にN型高濃度拡散層37が形成されないようにすることができる。
【0108】
その後、図18及び図4を参照して説明した上記工程(35)〜(37)と同じ工程を行なう。これにより、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面でフィールド酸化膜3aが形成されていない部分を形成することができる。
【0109】
この製造方法例では、図4及び図7から図18を参照して説明した上記製造方法例と比べて、フォトマスクの設計変更だけで図26に示した実施例を形成することができるので、製造工程が増加することはない。
【0110】
図26に示した実施例では、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分の表面で、フィールド酸化膜3aが形成されていない部分はN型高濃度拡散層37と隣接しN型ボディ拡散層31とは間隔をもっている部分であるが、フィールド酸化膜3aが形成されていない部分は、図30に示すようにN型ボディ拡散層31及びN型高濃度拡散層37とは間隔をもって配置された部分であってもよいし、N型ボディ拡散層31と隣接しN型高濃度拡散層37とは間隔をもっている部分であってもよい。
【0111】
また、N型ボディ拡散層31、N型高濃度拡散層37の間に配置されているP型ウエル拡散層29の部分で、P型高濃度拡散層39a又は39bを備えている構造と、フィールド酸化膜3a下にP型高濃度拡散層93を備えている構造と、フィールド酸化膜3aが形成されていない部分を備えている構造のうち2つ又は全部を組み合わせてもよい。これらの構造を組み合わせることにより、逆バイアスリーク電流(コレクタ−エミッタ間のリーク電流)をさらに小さくすることができる。
【0112】
図31は、図3、図19、図24、図26に示したダイオード素子について、逆バイアスリーク電流の温度特性を調べた結果を示す。図31において縦軸は逆バイアスリーク電流(pA(ピコアンペア))、横軸は温度(℃)を示す。逆バイアスリーク電流はベースとコレクタを短絡させた状態でエミッタとの間で20Vの電圧を印加した際のリーク電流を測定した。また、図24の構造については、P型高濃度拡散層(第2ベース拡散層)93を形成するためのボロンイオンのドーズ量が1.0×1012cm-2のもの(図31中では、図24(1.0×1012cm-2)と示す)と1.0×1013cm-2のもの(図31中では、図24(1.0×1013cm-2)と示す)について評価した。
【0113】
この評価結果から、図19の構造、図24(1.0×1013cm-2)の構造はほとんどリーク電流が発生しないことがわかった。
また、図24(1.0×1012cm-2)の構造と図24(1.0×1013cm-2)の構造の比較から、第2ベース拡散層を形成するためのボロンイオンの注入量に応じてリーク電流量及び温度特性に違いが出ることもわかった。
また、図26の構造(P型ウエル拡散層29表面の一部分でフィールド酸化膜3aが形成されていない構造)は図3の構造(P型ウエル拡散層29表面の全部にフィールド酸化膜3aが形成されている構造)に比べてリーク電流が小さくなることがわかった。
これらの評価から、これらの構造のダイオードは表面のリークが支配的であることがわかる。
【0114】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、製造工程条件などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【0115】
例えば、スイッチング素子としてのLDMOSは、上記実施例に限定されるものではなく、スイッチング素子は、ソース拡散層と、ソースとは反対導電型でソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、ソース拡散層と同じ導電型でチャネル拡散層の外側にチャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下のチャネル拡散層表面をチャネル領域とするLDMOSトランジスタであればよい。
【0116】
また、ダイオード素子は、実施例に限定されるものではなく、コレクタ拡散層と、コレクタ拡散層とは反対導電型でコレクタ拡散層の表面側に形成されたベース拡散層と、コレクタ拡散層と同じ導電型でベース拡散層の表面側に形成されたエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなるものであればどのような構造のものであってもよい。
【0117】
また、実施例ではP型半導体基板を用いているが、N型半導体基板を用いてもよい。
また、実施例ではスイッチング素子はNチャネル型LDMOSであるがPチャネル型LDMOSであってもよい。
また、実施例ではダイオード素子はnpnバイポーラトランジスタ構造であるが、pnpバイポーラトランジスタ構造であってもよい。
本発明の半導体装置において、スイッチング素子としてのPチャネル型LDMOS及びNチャネル型LDMOSとダイオード素子としてのnpnバイポーラトランジスタ構造及びpnpバイポーラトランジスタ構造の組合せは自由である。なお、例えばLEDを点灯させるためのDC−DCコンバータなど、DC−DCコンバータの使用方法によっては、ダイオード素子がnpnバイポーラトランジスタ構造のものに限定されることもある。
【0118】
また、本発明のDC−DCコンバータは、図5に示したものに限定されるものではなく、LDMOSトランジスタからなるスイッチング素子、縦型バイポーラトランジスタ構造からなるダイオード素子、スイッチング端子及び出力端子を備えた本発明の半導体装置と、スイッチング端子に一端が接続されたコイルと、出力端子に一端が接続された容量素子を備えた昇圧型DC−DCコンバータであれば、どのような構成であってもよい。
【図面の簡単な説明】
【0119】
【図1】半導体装置の一実施例のスイッチング素子及びダイオード素子を示す断面図である。
【図2】同実施例のスイッチング素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図3】同実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図4】同実施例の制御回路を構成するMOSトランジスタ及び抵抗素子を上記LDMOS及び上記ダイオード素子とともに示す断面図である。
【図5】本発明の半導体装置を備えた昇圧型DC−DCコンバータの一実施例を示す回路図である。
【図6】同実施例の動作を説明するためのタイミングチャートである。
【図7】図4の半導体装置の製造工程の最初を説明するための工程断面図である。
【図8】同製造工程の続きを説明するための工程断面図である。
【図9】同製造工程のさらに続きを説明するための工程断面図である。
【図10】同製造工程のさらに続きを説明するための工程断面図である。
【図11】同製造工程のさらに続きを説明するための工程断面図である。
【図12】同製造工程のさらに続きを説明するための工程断面図である。
【図13】同製造工程のさらに続きを説明するための工程断面図である。
【図14】同製造工程のさらに続きを説明するための工程断面図である。
【図15】同製造工程のさらに続きを説明するための工程断面図である。
【図16】同製造工程のさらに続きを説明するための工程断面図である。
【図17】同製造工程のさらに続きを説明するための工程断面図である。
【図18】同製造工程のさらに続きを説明するための工程断面図である。
【図19】半導体装置の他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図20】図3のダイオード素子(スリット無し)と図19のダイオード素子(スリット有り)について、(A)順方向電流の温度特性と、(B)逆バイアスリーク電流の温度特性を調べた結果を示す図である。
【図21】図5のDC−DCコンバータのダイオード素子に図19のダイオード素子を適用したものについて変換効率を調べた結果を示す図であり、(A)は本発明のデータを示し、(B)は比較例のデータを示す。
【図22】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図23】図5のDC−DCコンバータのダイオード素子に図22のダイオード素子を適用したものについて変換効率を調べた結果を示す図である。
【図24】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図25】図24に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図26】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図27】図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図28】図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図29】図26に示した実施例の製造方法例の工程の一部を説明するための工程断面図である。
【図30】半導体装置のさらに他の実施例のダイオード素子を示す図であり、(A)は平面図、(B)は(A)のX−X位置での断面図、(C)は(A)のY−Y位置での断面図である。
【図31】図3、図19、図24、図26に示したダイオード素子について、逆バイアスリーク電流の温度特性を調べた結果を示す図である。
【図32】昇圧型DC−DCコンバータを示す回路図である。
【符号の説明】
【0120】
5 N型ウエル拡散層(ドレイン拡散層)
7 P型ボディ拡散層(チャネル拡散層)
9 ソース拡散層
19 ゲート電極
27 N型ウエル拡散層(コレクタ拡散層)
29 P型ウエル拡散層(ベース拡散層)
31 N型ボディ拡散層(エミッタ拡散層)
37 N型高濃度拡散層(コレクタコンタクト拡散層)
39,39a P型高濃度拡散層(ベースコンタクト拡散層)
43 スイッチング端子
45 出力端子
93 P型高濃度拡散層(第2ベース拡散層)
【特許請求の範囲】
【請求項1】
同一半導体基板にスイッチング素子とダイオード素子を備え、
前記スイッチング素子は、ソース拡散層と、前記ソースとは反対導電型で前記ソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、前記ソース拡散層と同じ導電型で前記チャネル拡散層の外側に前記チャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下の前記チャネル拡散層表面をチャネル領域とするLDMOSトランジスタであり、
前記ダイオード素子は、コレクタを構成するコレクタ拡散層と、前記コレクタ拡散層とは反対導電型で前記コレクタ拡散層の表面側に形成されたベースを構成するベース拡散層と、前記コレクタ拡散層と同じ導電型で前記ベース拡散層の表面側に形成されたエミッタを構成するエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなり、前記ベースと前記コレクタが接続され、前記ベースと前記エミッタとの間で形成されたダイオード素子であり、
前記スイッチング素子のドレインと前記ダイオード素子のアノードが接続されたスイッチング端子と、
前記ダイオード素子のカソードが接続された出力端子を備え、
前記スイッチング端子にはコイルが接続され、前記出力端子には容量素子の一端が接続される昇圧型DC−DCコンバータ用の半導体装置。
【請求項2】
前記ダイオード素子は、前記ベース拡散層と同じ導電型で前記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、
前記ベースコンタクト拡散層は前記エミッタ拡散層とは間隔をもって前記エミッタ拡散層の周囲を囲って形成されている請求項1に記載の半導体装置。
【請求項3】
前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、
前記エミッタ拡散層と前記コレクタコンタクト拡散層の間に配置されている前記ベースコンタクト拡散層の部分は前記コレクタコンタクト拡散層に隣接して形成されている請求項2に記載の半導体装置。
【請求項4】
前記ダイオード素子は、
前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、
前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面に形成されたLOCOS酸化膜からなるフィールド酸化膜と、
前記フィールド酸化膜直下の前記ベース拡散層に配置された第2ベース拡散層を備え、
前記第2ベース拡散層は前記ベース拡散層よりも濃い不純物濃度をもっている請求項1に記載の半導体装置。
【請求項5】
前記ダイオード素子は、
前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、
前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面の一部分に形成されたLOCOS酸化膜からなるフィールド酸化膜を備え、
前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面で前記フィールド酸化膜が形成されていない部分が存在している請求項1に記載の半導体装置。
【請求項6】
前記ドレイン拡散層と前記コレクタ拡散層は同じ不純物濃度分布をもつ請求項1から5のいずれか一項に記載の半導体装置。
【請求項7】
請求項1から6のいずれか一項に記載の半導体装置と、
前記スイッチング端子に一端が接続されたコイルと、
前記出力端子に一端が接続された容量素子を備えた昇圧型DC−DCコンバータ。
【請求項1】
同一半導体基板にスイッチング素子とダイオード素子を備え、
前記スイッチング素子は、ソース拡散層と、前記ソースとは反対導電型で前記ソース拡散層の側面及び底面を包んで形成されたチャネル拡散層と、前記ソース拡散層と同じ導電型で前記チャネル拡散層の外側に前記チャネル拡散層に隣接して形成されたドレイン拡散層とを備え、ゲート電極直下の前記チャネル拡散層表面をチャネル領域とするLDMOSトランジスタであり、
前記ダイオード素子は、コレクタを構成するコレクタ拡散層と、前記コレクタ拡散層とは反対導電型で前記コレクタ拡散層の表面側に形成されたベースを構成するベース拡散層と、前記コレクタ拡散層と同じ導電型で前記ベース拡散層の表面側に形成されたエミッタを構成するエミッタ拡散層とを備えた縦型バイポーラトランジスタ構造からなり、前記ベースと前記コレクタが接続され、前記ベースと前記エミッタとの間で形成されたダイオード素子であり、
前記スイッチング素子のドレインと前記ダイオード素子のアノードが接続されたスイッチング端子と、
前記ダイオード素子のカソードが接続された出力端子を備え、
前記スイッチング端子にはコイルが接続され、前記出力端子には容量素子の一端が接続される昇圧型DC−DCコンバータ用の半導体装置。
【請求項2】
前記ダイオード素子は、前記ベース拡散層と同じ導電型で前記ベース拡散層の表面側に形成されたベースコンタクト拡散層を備え、
前記ベースコンタクト拡散層は前記エミッタ拡散層とは間隔をもって前記エミッタ拡散層の周囲を囲って形成されている請求項1に記載の半導体装置。
【請求項3】
前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面側に形成されたコレクタコンタクト拡散層を備え、
前記エミッタ拡散層と前記コレクタコンタクト拡散層の間に配置されている前記ベースコンタクト拡散層の部分は前記コレクタコンタクト拡散層に隣接して形成されている請求項2に記載の半導体装置。
【請求項4】
前記ダイオード素子は、
前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、
前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面に形成されたLOCOS酸化膜からなるフィールド酸化膜と、
前記フィールド酸化膜直下の前記ベース拡散層に配置された第2ベース拡散層を備え、
前記第2ベース拡散層は前記ベース拡散層よりも濃い不純物濃度をもっている請求項1に記載の半導体装置。
【請求項5】
前記ダイオード素子は、
前記コレクタ拡散層と同じ導電型で前記コレクタ拡散層の表面に形成されたコレクタコンタクト拡散層と、
前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面の一部分に形成されたLOCOS酸化膜からなるフィールド酸化膜を備え、
前記エミッタ拡散層、前記コレクタコンタクト拡散層の間に配置されている前記ベース拡散層の部分の表面で前記フィールド酸化膜が形成されていない部分が存在している請求項1に記載の半導体装置。
【請求項6】
前記ドレイン拡散層と前記コレクタ拡散層は同じ不純物濃度分布をもつ請求項1から5のいずれか一項に記載の半導体装置。
【請求項7】
請求項1から6のいずれか一項に記載の半導体装置と、
前記スイッチング端子に一端が接続されたコイルと、
前記出力端子に一端が接続された容量素子を備えた昇圧型DC−DCコンバータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【公開番号】特開2008−277719(P2008−277719A)
【公開日】平成20年11月13日(2008.11.13)
【国際特許分類】
【出願番号】特願2007−148749(P2007−148749)
【出願日】平成19年6月5日(2007.6.5)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成20年11月13日(2008.11.13)
【国際特許分類】
【出願日】平成19年6月5日(2007.6.5)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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