過水素化ポリシラザン溶液およびそれを用いた半導体装置の製造方法
【課題】 素子分離特性の良好な半導体装置を製造する方法を提供する。
【解決手段】素子分離溝が設けられた前記半導体基板１０上に、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルと、ジブチルエーテルに溶解された過水素化ポリシラザンとを含有する過水素化ポリシラザン溶液を塗布して、過水素化ポリシラザン膜１５を形成し、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜１１とする。二酸化シリコン膜を選択的に除去して、素子分離溝の内部に二酸化シリコン膜を残置し、素子分離絶縁膜を形成する。
【解決手段】素子分離溝が設けられた前記半導体基板１０上に、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルと、ジブチルエーテルに溶解された過水素化ポリシラザンとを含有する過水素化ポリシラザン溶液を塗布して、過水素化ポリシラザン膜１５を形成し、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜１１とする。二酸化シリコン膜を選択的に除去して、素子分離溝の内部に二酸化シリコン膜を残置し、素子分離絶縁膜を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過水素化ポリシラザン溶液およびそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が広く用いられている。ＳＴＩ構造は、半導体基板の素子分離領域にＳＴＩ溝を形成し、この溝に素子分離絶縁膜となるシリコン酸化（ＳｉＯ2）膜などを埋め込む方法によって作製される。最近では、半導体装置の微細化に伴なって溝のアスペクト比が大きくなり、従来のオゾン（Ｏ3）−ＴＥＯＳ ＣＶＤ−ＳｉＯ2膜やＨＤＰ ＣＶＤ ＳｉＯ2膜では、ＳＴＩの溝の中に、ボイドやシームを発生させずに埋め込むことが困難になりつつある。
【０００３】
このため、１００ｎｍ世代以降では、塗布型溶液ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｒａｓｓ）を用いてＳＴＩ溝に素子分離絶縁膜を埋め込むことが提案されている（例えば、非特許文献１参照）。ＳＯＧ溶液としては、水酸化シリコン（シラノール、ＳｉＯＨ4）をアルコールなどの有機溶剤に溶解してなる薬液が一般的に使用され、この水酸化シリコン溶液を塗布して塗膜を形成後、熱処理が施される。熱処理によりシラノールの加水分解および脱水縮合反応が生じて、水酸化シリコン溶液の塗膜は二酸化シリコン膜に変化する。しかしながら、この加水分解および脱水縮合反応の際には、大きな体積収縮を生じる。その結果、ＳＴＩ溝内の二酸化シリコン膜にクラックが発生するという問題があった。
【０００４】
そこで、ＳＯＧ系の薬液として、比較的体積収縮の少ない過水素化ポリシラザン薬液が近年注目されている。（例えば、特許文献１参照。）
【非特許文献１】Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Device (J. H. Heo et al.,2002 Symposium on VLSI Technology Digest of Technological Papers, pp132-133, 2002)
【特許文献１】特許第３１７８４１２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、素子分離特性の良好な半導体装置を製造する方法、およびそれに用いる過水素化ポリシラザン溶液を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる過水素化ポリシラザン溶液は、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルと、前記ジブチルエーテルに溶解された過水素化ポリシラザンとを含有することを特徴とする。
【０００７】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に前述の過水素化ポリシラザン溶液を塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程とを具備することを特徴とする。
【０００８】
本発明の他の態様にかかる半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、第１のゲート電極およびストッパー膜を順次形成する工程と、
前記ゲート絶縁膜、第１のゲート電極およびストッパー膜が順次形成された半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に請求項１に記載の過水素化ポリシラザン溶液を前記半導体基板上に塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記ストッパー膜上の前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程と、
前記ストッパー膜を除去して、前記第１の電極膜の表面を露出する工程と、
前記素子分離絶縁膜の上部を除去して、前記第１の電極膜の側面の上部を露出する工程と、
前記側面の上部が露出した第１の電極膜および前記上部が除去された素子分離絶縁膜の上に、電極間絶縁膜を介して第２のゲート電極膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明の態様によれば、素子分離特性の良好な半導体装置を製造する方法、およびそれに用いる過水素化ポリシラザン溶液が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を説明する。
【００１１】
本発明者らは、過水素化ポリシラザン溶液を用いてＳＴＩ溝に素子分離絶縁膜を形成して素子分離特性の良好な半導体装置を作製するために、まず、過水素化ポリシラザン溶液を用いて二酸化シリコン膜を形成し、その特性について詳細に検討した。
具体的には、過水素化ポリシラザンをジブチルエーテル溶媒に溶解してなる過水素化ポリシラザン溶液をスピンコート法により塗布し、ホットプレート上に載置して１５０℃３分のベーキングを施した。こうしてジブチルエーテル溶媒を揮発除去させて、膜厚５００ｎｍの過水素化ポリシラザン膜（ＰＳＺ膜）を形成し、ＳＩＭＳ測定を行なった。その結果を図１のグラフに示す。
【００１２】
過水素化ポリシラザン膜中には、１×１０21（ｃｍ-3）台の多量のＣが含有されていることがわかる。用いた過水素化ポリシラザンは、−（ＳｉＨ2−ＮＨ）−で表わされる繰り返し単位を有し、酸素は含まれていない。ＳＴＩ溝内に埋め込んで素子分離絶縁膜を形成するためには、この過水素化ポリシラザン膜に酸化処理を施して二酸化シリコン（ＳｉＯ2）へ変化させる。
【００１３】
ここでは、水蒸気を含む雰囲気で４００℃１５分の酸化処理を施して、過水素化ポリシラザン膜を二酸化シリコン膜に変化させた。得られた二酸化シリコン膜のＳＩＭＳ測定を行ない、その結果を図２のグラフに示す。酸化処理後でも、８×１０19（ｃｍ-3）程度のＣが二酸化シリコン膜中に残留していることが、図２に明確に示されている。
【００１４】
次に、過水素化ポリシラザン溶液を用いて形成された二酸化シリコン膜について、フラットバンド測定を行なった。図３には、フラットバンド測定サンプルの断面図を示す。まず、シリコン基板１００上に１０ｎｍの熱酸化膜１０１を形成し、この上に過水素化ポリシラザン溶液をスピンコート法により塗布して、膜厚７５０ｎｍの過水素化ポリシラザン膜を得た。水蒸気を含む雰囲気で４００℃１５分の酸化処理を行なったところ、約２０％の膜収縮が生じて、膜厚約６００ｎｍの二酸化シリコン膜１０２が得られた。二酸化シリコン膜１０２上には、膜厚１５０ｎｍの多結晶シリコン膜を堆積し、パターニングを行なって１０ｍｍ2の面積の電極１０３を形成した。以上の工程により、第１のサンプルを得た。
【００１５】
また、過水素化ポリシラザン膜の膜厚を５００ｎｍに変更した以外は、上述と同様にして第２のサンプルを作製した。これにおいては、二酸化シリコン膜１０２の膜厚は約４００ｎｍであった。
【００１６】
比較のために、膜厚４００ｎｍの二酸化シリコン膜１０２をＣＶＤ−ＨＤＰ法により堆積する以外は前述と同様の手法により、第３のサンプルを作製した。
【００１７】
図３に示すサンプルにおいては、電極１０３に電圧を印加すると、正または負の電荷がシリコン基板１００の表面に誘起される。その表面空間電荷密度Ｑｓは、表面電位Φｓの関数として表わされる。表面電位Φｓ＝０の場合をフラットバンド状態といい、この状態を実現する印加電圧がフラットバンド電圧（Ｖｆｂ）である。理想ＭＯＳ構造においては、Ｖｆｂ＝０であるが、実際のＭＯＳ構造では酸化膜１０１中に電荷が存在し、シリコン基板１００との界面には界面準位が存在する。このため、Ｖｆｂは０とはならない。
【００１８】
第１乃至第３の３種類のサンプルについてＶｆｂを測定したところ、第１のサンプルおよび第２のサンプルでは、それぞれ−７．６Ｖおよび−４．８Ｖであり、第３のサンプルのＶｆｂは−３．２Ｖであった。得られたＶｆｂを、二酸化シリコン膜１０２の膜厚に対してプロットた結果を、図４のグラフに示す。図中の直線ａおよびｂは、プロットした点を通るように原点から引いたものである。直線ａは、過水素化ポリシラザン溶液を用いて形成された二酸化シリコン膜についての結果であり、直線ｂは、ＣＶＤ−ＨＤＰ法を用いて形成された二酸化シリコン膜についての結果である。
【００１９】
直線ｂと直線ａとの比較から、過水素化ポリシラザン膜を酸化することにより形成された二酸化シリコン膜（第１、第２のサンプル）では、ＣＶＤ−ＨＤＰ法により形成した二酸化シリコン膜（第３のサンプル）よりもＶｆｂがマイナスにずれていることがわかる。同一の熱酸化膜１０１が形成されたＳｉ基板１００を用いていることから、この差は界面準位ではない。過水素化ポリシラザンを酸化処理して形成された二酸化シリコン膜中には、ＨＤＰ酸化膜よりも多量にプラスの電荷が存在することが示唆される。
【００２０】
電荷が存在する二酸化シリコン膜がＳＴＩの埋め込み材として用いられた場合には、素子分離特性の悪化が引き起こされるおそれがある。これを避けるためには、過水素化ポリシラザン膜を酸化処理してなる二酸化シリコン膜をＳＴＩ埋め込み材として用いる場合にも、ＨＤＰと同等のＶｆｂを示す膜であることが求められる。膜厚６００ｎｍの二酸化シリコン膜を基準に取ると、Ｖｆｂの値は−５（Ｖ）以上であることが要求される。
【００２１】
次に、過水素化ポリシラザン膜の酸化条件を変えて、複数の二酸化シリコン膜を形成した。各二酸化シリコン膜について、Ｃ濃度およびＶｆｂを前述と同様の手法により測定し、得られた結果を図５のグラフに示す。Ｃ濃度とＶｆｂとの間には、よい相関が見られ、二酸化シリコン中におけるＣ濃度が２×１０19（ｃｍ-3）以下であれば、Ｖｆｂを−５（Ｖ）以上にできることが示されている。
【００２２】
本発明者らは、過水素化ポリシラザン膜を酸化して得られた二酸化シリコン膜中に存在するＣの原因を検討し、過水素化ポリシラザン溶液の溶媒として用いられるジブチルエーテル(DBE; dibuthyl ether)に着目した。ジブチルエーテルはＣ4Ｈ9−Ｏ−Ｃ4Ｈ9で表わされ、２分子のブタノール（Ｃ4Ｈ9ＯＨ；ＢｕＯＨ）が脱水縮合することによって合成される。この縮合反応は可逆的に起こることから、微量のＣ4Ｈ9ＯＨがジブチルエーテル中に残留して不可避不純物として存在する。
【００２３】
ブタノールに起因したＣ濃度の影響を調べるため、まず、ブタノール濃度を変化させたジブチルエーテルを溶媒として用いて、種々の過水素化ポリシラザン溶液を調製した。各過水素化ポリシラザン溶液をスピンコート法によりＳｉ基板上に塗布し、ホットプレートにより１５０℃３分のベーキングを行なって過水素化ポリシラザン膜を作製した。得られた過水素化ポリシラザン膜について、ＳＩＭＳ測定によりＣ濃度を測定し、その結果を図６のグラフに曲線ｃとして示す。ジブチルエーテル中の不純物ブタノール濃度と過水素化ポリシラザン膜中のＣ濃度との間には、相関関係があることが曲線ｃからわかる。
【００２４】
この過水素化ポリシラザン膜に水蒸気を含む雰囲気で４００℃１５分の酸化処理を施して、二酸化シリコン膜に変化させた後、前述と同様にＳＩＭＳ測定を行なってＣ濃度を測定した。得られた結果を、曲線ｄとして図６に示した。酸化処理を施すことによって、膜中のＣ濃度が減少することが、曲線ｃとの比較からわかる。図５のグラフを参照して説明したように、Ｖｆｂの値を所望の範囲内にするためには、二酸化シリコン膜中のＣ濃度は２×１０19（ｃｍ-3）以下に抑制することが求められる。ジブチルエーテル溶媒中のブタノールの濃度が３０ｐｐｍ以下であれば、これが達成できることが、曲線ｄに示されている。
【００２５】
以上の結果に基づいて、本発明者らは、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて形成された二酸化シリコン膜が、ＳＴＩ構造の素子分離絶縁膜を形成するのに最適であることを確認した。そこで、本発明の実施形態においては、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて、ＳＴＩ構造を形成するとともに、ＮＡＮＤ構造の半導体デバイスを製造する。
【００２６】
（実施形態１）
図７乃至図１０を参照して、ＳＴＩ埋め込み方法を例に挙げて本実施形態を説明する。
【００２７】
まず、シリコン基板１０の表面に、熱酸化法により二酸化シリコン膜（厚さ１０ｎｍ程度）１１を形成し、その上に減圧ＣＶＤ法によりＣＭＰストッパー膜１２としての窒化シリコン膜（厚さ２００ｎｍ程度）１２を形成した。基板上に形成される膜の膜厚は、適宜変更することができる。例えば、ＣＭＰストッパー膜１２の膜厚は、１００〜３００ｎｍ程度でもよい。
【００２８】
フォトリソグラフィーおよびドライエッチング法により、図７に示すように、ＣＭＰストッパー膜１２および二酸化シリコン膜１１を貫通してシリコン基板１０に達するように、素子分離溝（ＳＴＩ溝）１３を形成した。ここでは、ＳＴＩ溝１３のサイズは、幅１００ｎｍ、深さ５００ｎｍとしたが、これに限定されるものではない。ＳＴＩ溝１３の幅は３０ｎｍ〜１０μｍの範囲内で変更可能であり、深さは２００〜５００ｎｍの範囲内で適宜決定することができる。
【００２９】
次に、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒として用いた過水素化ポリシラザン溶液を、スピンコーティング法によりＳｉ基板１０の全面に塗布して塗膜を形成した。なお、塗膜の形成に先立って、二酸化シリコン膜等の他の膜を、窒化シリコン膜１２の上に形成してもよい。ホットプレート上で１５０℃３分のベーキングを行なって塗膜中から溶媒を揮発除去して、図８に示すような過水素化ポリシラザン膜１５を形成した。
【００３０】
次に、水蒸気を含む雰囲気中での酸化処理を施して、過水素化ポリシラザン膜１５を図９に示すように二酸化シリコン膜１６に変化させた。酸化処理は、例えば、２３０℃以上９００℃以下の温度で行なうことができる。温度が２３０℃未満の場合には、過水素化ポリシラザン膜を酸化処理して得られる二酸化シリコン膜は、非常にポーラスとなる。このため、フッ酸を含む溶液で容易にエッチング除去されてしまい、任意の高さの素子分離絶縁膜を形成することが困難となる。一方、水蒸気を含む雰囲気で９００℃を越える温度で酸化が行なわれると、ＳＴＩ溝１３の側面が厚く酸化されてしまう。最悪の場合には、Ｓｉ基板１０に転位が生じることがあり、１００ｎｍクラスのデザインルールのデバイスのＳＴＩ形成方法として適切ではない。
【００３１】
また、炉内の雰囲気および温度を安定にするために、酸化時間は５分以上であることが好ましい。ただし、過剰に長時間の酸化が行なわれると、ＳＴＩ溝１３の側面が厚く酸化されてしまうおそれがある。したがって、酸化時間の上限は、６０分程度にとどめることが望まれる。
ここでは４００℃１５分の酸化処理を施して、過水素化ポリシラザン膜１５を二酸化シリコン膜１６に変化させた。
【００３２】
続いて、ＣＭＰなどの手法により二酸化シリコン膜１６を選択的に除去して、図１０に示すようにＣＭＰストッパー膜１２の表面を露出し、ＳＴＩ溝１３内に二酸化シリコン膜１６を残置した。以上の工程により、素子分離絶縁膜がＳＴＩ溝１３内に埋め込み形成される。
【００３３】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。
【００３４】
このように残留Ｃ濃度の低減された二酸化シリコン膜１６が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態により、素子分離特性の良好なデバイスを作製することが可能となる。
【００３５】
（実施形態２）
前述の実施形態１と同様の手法により、図９に示すように、二酸化シリコン膜１１およびＣＭＰストッパー膜１２が形成されＳＴＩ溝１３を設けたＳｉ基板１０上に、二酸化シリコン膜１６を形成した。各膜は、実施形態１の場合と同様の材料を用いて、同様の膜厚で形成した。
【００３６】
本実施形態においては、ＣＭＰに先立って二酸化シリコン膜１６の緻密化を行なう。二酸化シリコン膜１６は、不活性ガス雰囲気中で７００℃以上１，１００℃以下の熱処理により緻密化することができる。７００℃未満では、二酸化シリコン膜１６を十分に緻密化することが困難となる。一方、１，１００℃を越えると、デバイスによっては先にイオン注入によって形成したチャネル層の拡散深さを深くしてしまうおそれがある。熱処理の時間は、１秒〜１２０分の範囲内で適宜選択すればよい。こうした条件で熱処理を施すことによって、二酸化シリコン膜１６中から水分が除去されて、緻密化が達成される。
【００３７】
ここでは、９００℃で３０分の熱処理を行なって、二酸化シリコン膜１６を図１１に示すように緻密化された二酸化シリコン膜１７に変化させた。
【００３８】
続いて、ＣＭＰなどの手法により緻密化二酸化シリコン膜１７を選択的に除去して、図１２に示すようにＣＭＰストッパー膜１２の表面を露出し、ＳＴＩ溝１３内に緻密化された二酸化シリコン膜１７を残置した。
【００３９】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateも抑えられるといった利点がある。
【００４０】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１７が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態により、素子分離特性の良好なデバイスを作製することが可能となる。
【００４１】
（実施形態３）
前述の実施形態２における二酸化シリコン膜１６の緻密化は、ＳＴＩ溝１３内に埋め込んだ後に行なうこともできる。本実施形態においては、実施形態１と同様の手法により、図１０に示すように、二酸化シリコン膜１１およびＣＭＰストッパー膜１２が形成されたＳｉ基板１０のＳＴＩ溝１３内に、二酸化シリコン膜１６を埋め込んだ。緻密化前の二酸化シリコン膜１６をＣＭＰするので、実施形態２の場合よりも過水素化シラザン膜の絶対量が少ないため残存するＣ量も少なく、デバイス特性を悪化させにくいという点で有利である。
【００４２】
次に、実施形態２と同様の条件で熱処理を施して、二酸化シリコン膜１６の緻密化を行なった。その結果、図１３に示したようにＳＴＩ溝１３内には、緻密化された二酸化シリコン膜１７が埋め込まれることになる。
【００４３】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateも抑えられるといった利点がある。
【００４４】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１７が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態によれば、素子分離特性の良好なデバイスを作製することが可能となる。
【００４５】
（実施形態４）
図１４乃至図１８を参照して、本実施形態を説明する。
【００４６】
まず、シリコン基板１０の表面に、熱酸化法によりゲート絶縁膜（厚さ８ｎｍ以下）１８を形成し、この上に第１のゲート（浮遊ゲート）電極膜１９として、膜厚１００ｎｍの多結晶シリコン膜を形成した。第１のゲート電極膜１９は、多結晶シリコン膜以外にＷＳｉ，ＣｏＳｉ等を用いて形成することもでき、その膜厚は１００〜２００ｎｍの範囲内で適宜選択することができる。第１のゲート電極膜１９の上には、ＣＭＰストッパー膜１２として窒化シリコン膜（厚さ２００ｎｍ程度）を減圧ＣＶＤ法により形成した。ＣＭＰストッパー膜１２としては、窒化シリコン膜の代わりに、１００〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成してもよい。
【００４７】
フォトリソグラフィーおよびドライエッチング法により、図１４に示すように、ＣＭＰストッパー膜１２、第１のゲート電極膜１９およびゲート絶縁膜１８を貫通してＳｉ基板１０に達するように、ＳＴＩ溝１３を形成した。ここでは、ＳＴＩ溝１３のサイズは、幅１００ｎｍ、深さ５００ｎｍとしたが、これに限定されるものではない。ＳＴＩ溝１３の幅は、３０ｎｍ〜１０μｍの範囲内で変更可能であり、深さは２００〜５００ｎｍの範囲内で適宜決定することができる。
【００４８】
続いて、実施形態１と同様の手法により過水素化ポリシラザン溶液を用いて、図１５に示すように過水素化ポリシラザン膜１５を形成し、水蒸気を含む雰囲気中で酸化処理を施して、図１６に示すように二酸化シリコン膜１６を形成した。
【００４９】
すでに説明したような理由から、酸化処理は、２３０℃以上９００℃以下の温度で５分以上行なうことが望まれる。さらに、ＣＭＰなどの手法により、ＣＭＰストッパー膜１２上の二酸化シリコン膜１６を選択的に除去して、図１７に示すようにＣＭＰストッパー膜１２の表面を露出し、ＳＴＩ溝１３内に二酸化シリコン膜１６を残置した。以上の工程により、素子分離絶縁膜として二酸化シリコン膜１６がＳＴＩ溝１３内に埋め込み形成される。
【００５０】
引き続いて、リン酸溶液を用いたエッチングによりＣＭＰストッパー膜１２を除去し、希フッ酸溶液を用いたウェットエッチングにより二酸化シリコン酸化膜１６の上部を除去した。これによって、第１のゲート電極膜１９の側面の上部の一部が１００ｎｍ程度露出された。さらに、常法により電極間絶縁膜を２０堆積し、その上に第２のゲート（制御ゲート）電極膜２１を形成して、図１８に示すようなＮＡＮＤ構造のメモリセルを得た。具体的には、電極間絶縁膜２０は、減圧ＣＶＤ法によりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次堆積して２０ｎｍ程度に形成し、第２のゲート電極膜２１は、減圧ＣＶＤ法により多結晶シリコン膜／タングステン膜を順次堆積して５０ｎｍ程度に形成した。
【００５１】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。
【００５２】
このように残留Ｃ濃度の低減された二酸化シリコン膜１６が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態により、素子分離特性のおよび信頼性の良好なＮＡＮＤデバイスを作製することが可能となる。
【００５３】
（実施形態５）
前述の実施形態４と同様の手法により、図１６に示すように、ゲート絶縁膜１８、ゲート電極膜１９およびＣＭＰストッパー膜１２が形成されＳＴＩ溝１３を設けたＳｉ基板１０上に、二酸化シリコン膜１６を形成した。各膜は、実施形態１の場合と同様の材料を用いて、同様の膜厚で形成した。
【００５４】
次に、実施形態２と同様の条件で熱処理を施して二酸化シリコン膜１６の緻密化を行ない、図１９に示すように緻密化二酸化シリコン膜１７を形成した。その後、ＣＭＰなどの手法により、ＣＭＰストッパー膜１２上の緻密化二酸化シリコン膜１７を選択的に除去した。ＣＭＰの条件も、実施形態２の場合と同様とした。こうして、図２０に示すように、緻密化された二酸化シリコン膜１７をＳＴＩ溝１３内に残置した。その後は、前述の実施形態４と同様の手法により、図１８に示したようなＮＡＮＤ構造のメモリセルを製造した。なお、本実施形態においては、二酸化シリコン膜の緻密化が行なわれているので、素子分離絶縁膜は、緻密化された二酸化シリコン膜により形成される。
【００５５】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateが抑えられるといった利点がある。
【００５６】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１７が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態によれば、素子分離特性のおよび信頼性の良好なＮＡＮＤデバイスを作製することが可能となる。
【００５７】
（実施形態６）
前述の実施形態５における二酸化シリコン膜１６の緻密化は、ＳＴＩ溝１３内に埋め込んだ後に行なうこともできる。本実施形態においては、実施形態４と同様の手法により、図１７に示すように、ゲート絶縁膜１８、ゲート電極膜１０およびＣＭＰストッパー膜１２が形成されたＳｉ基板１０のＳＴＩ溝１３内に、二酸化シリコン膜１６を埋め込んだ。緻密化前の二酸化シリコン膜１６をＣＭＰするので、実施形態５の場合よりも過水素化シラザン膜の絶対量が少ないため残存するＣ量も少なく、デバイス特性を悪化させにくいという点で有利である。
【００５８】
次に、実施形態２と同様の条件で熱処理を施して、二酸化シリコン膜１６の緻密化を行なった。その結果、図２０に示したようにＳＴＩ溝１３内には、緻密化された二酸化シリコン膜１７が埋め込まれることになる。その後は、前述の実施形態４と同様の手法により、図１８に示したようなＮＡＮＤ構造のメモリセルを製造した。なお、本実施形態においては、二酸化シリコン膜の緻密化が行なわれているので、素子分離絶縁膜は、緻密化された二酸化シリコン膜により形成される。
【００５９】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateも抑えられる。
【００６０】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１６が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、素子分離特性のおよび信頼性の良好なＮＡＮＤデバイスを作製することが可能となる。
【図面の簡単な説明】
【００６１】
【図１】過水素化ポリシラザン膜におけるＣ濃度の深さ分布（ＳＩＭＳ）を示すグラフ図。
【図２】過水素化ポリシラザン膜を酸化して得られた二酸化シリコン膜におけるＣ濃度の深さ分布（ＳＩＭＳ）を示すグラフ図。
【図３】Ｖｆｂ測定のサンプルを示す断面図。
【図４】二酸化シリコン膜の膜厚とＶｆｂとの関係を示すグラフ図。
【図５】二酸化シリコン膜中のＣ濃度とＶｆｂとの関係を表わすグラフ図。
【図６】ジブチルエーテル中のブタノール濃度と膜中のＣ濃度との関係を表わすグラフ図。
【図７】本発明の一実施形態にかかるＳＴＩ埋め込み方法を示す工程断面図。
【図８】図７に続く工程を表わす断面図。
【図９】図８に続く工程を表わす断面図。
【図１０】図９に続く工程を表わす断面図。
【図１１】本発明の他の実施形態にかかるＳＴＩ埋め込み方法を示す工程断面図。
【図１２】図１１に続く工程を表わす断面図。
【図１３】図１２に続く工程を表わす断面図。
【図１４】本発明の一実施形態にかかる半導体装置の製造方法を示す工程断面図。
【図１５】図１４に続く工程を表わす断面図。
【図１６】図１５に続く工程を表わす断面図。
【図１７】図１６に続く工程を表わす断面図。
【図１８】図１７に続く工程を表わす断面図。
【図１９】本発明の他の実施形態にかかる半導体装置の製造方法を示す工程断面図。
【図２０】図１９に続く工程を表わす断面図。
【図２１】図２０に続く工程を表わす断面図。
【符号の説明】
【００６２】
１００…シリコン基板； １０１…ＳｉＯ2膜； １０２…ＳｉＯ2膜
１０３…ｐｏｌｙ−Ｓｉ電極； １０…シリコン基板； １１…二酸化シリコン膜
１２…ＣＭＰストッパー膜； １３…素子分離溝； １５…過水素化ポリシラザン膜
１６…二酸化シリコン膜； １７…緻密化した二酸化シリコン膜
１８…ゲート絶縁膜； １９…第１のゲート（浮遊ゲート）電極膜
２０…電極間絶縁膜； ２１…第２のゲート（制御ゲート）電極膜。
【技術分野】
【０００１】
本発明は、過水素化ポリシラザン溶液およびそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子分離には、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造が広く用いられている。ＳＴＩ構造は、半導体基板の素子分離領域にＳＴＩ溝を形成し、この溝に素子分離絶縁膜となるシリコン酸化（ＳｉＯ2）膜などを埋め込む方法によって作製される。最近では、半導体装置の微細化に伴なって溝のアスペクト比が大きくなり、従来のオゾン（Ｏ3）−ＴＥＯＳ ＣＶＤ−ＳｉＯ2膜やＨＤＰ ＣＶＤ ＳｉＯ2膜では、ＳＴＩの溝の中に、ボイドやシームを発生させずに埋め込むことが困難になりつつある。
【０００３】
このため、１００ｎｍ世代以降では、塗布型溶液ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｒａｓｓ）を用いてＳＴＩ溝に素子分離絶縁膜を埋め込むことが提案されている（例えば、非特許文献１参照）。ＳＯＧ溶液としては、水酸化シリコン（シラノール、ＳｉＯＨ4）をアルコールなどの有機溶剤に溶解してなる薬液が一般的に使用され、この水酸化シリコン溶液を塗布して塗膜を形成後、熱処理が施される。熱処理によりシラノールの加水分解および脱水縮合反応が生じて、水酸化シリコン溶液の塗膜は二酸化シリコン膜に変化する。しかしながら、この加水分解および脱水縮合反応の際には、大きな体積収縮を生じる。その結果、ＳＴＩ溝内の二酸化シリコン膜にクラックが発生するという問題があった。
【０００４】
そこで、ＳＯＧ系の薬液として、比較的体積収縮の少ない過水素化ポリシラザン薬液が近年注目されている。（例えば、特許文献１参照。）
【非特許文献１】Void Free and Low Stress Shallow Trench Isolation Technology using P-SOG for sub 0.1μm Device (J. H. Heo et al.,2002 Symposium on VLSI Technology Digest of Technological Papers, pp132-133, 2002)
【特許文献１】特許第３１７８４１２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、素子分離特性の良好な半導体装置を製造する方法、およびそれに用いる過水素化ポリシラザン溶液を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様にかかる過水素化ポリシラザン溶液は、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルと、前記ジブチルエーテルに溶解された過水素化ポリシラザンとを含有することを特徴とする。
【０００７】
本発明の一態様にかかる半導体装置の製造方法は、半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に前述の過水素化ポリシラザン溶液を塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程とを具備することを特徴とする。
【０００８】
本発明の他の態様にかかる半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、第１のゲート電極およびストッパー膜を順次形成する工程と、
前記ゲート絶縁膜、第１のゲート電極およびストッパー膜が順次形成された半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に請求項１に記載の過水素化ポリシラザン溶液を前記半導体基板上に塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記ストッパー膜上の前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程と、
前記ストッパー膜を除去して、前記第１の電極膜の表面を露出する工程と、
前記素子分離絶縁膜の上部を除去して、前記第１の電極膜の側面の上部を露出する工程と、
前記側面の上部が露出した第１の電極膜および前記上部が除去された素子分離絶縁膜の上に、電極間絶縁膜を介して第２のゲート電極膜を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明の態様によれば、素子分離特性の良好な半導体装置を製造する方法、およびそれに用いる過水素化ポリシラザン溶液が提供される。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を説明する。
【００１１】
本発明者らは、過水素化ポリシラザン溶液を用いてＳＴＩ溝に素子分離絶縁膜を形成して素子分離特性の良好な半導体装置を作製するために、まず、過水素化ポリシラザン溶液を用いて二酸化シリコン膜を形成し、その特性について詳細に検討した。
具体的には、過水素化ポリシラザンをジブチルエーテル溶媒に溶解してなる過水素化ポリシラザン溶液をスピンコート法により塗布し、ホットプレート上に載置して１５０℃３分のベーキングを施した。こうしてジブチルエーテル溶媒を揮発除去させて、膜厚５００ｎｍの過水素化ポリシラザン膜（ＰＳＺ膜）を形成し、ＳＩＭＳ測定を行なった。その結果を図１のグラフに示す。
【００１２】
過水素化ポリシラザン膜中には、１×１０21（ｃｍ-3）台の多量のＣが含有されていることがわかる。用いた過水素化ポリシラザンは、−（ＳｉＨ2−ＮＨ）−で表わされる繰り返し単位を有し、酸素は含まれていない。ＳＴＩ溝内に埋め込んで素子分離絶縁膜を形成するためには、この過水素化ポリシラザン膜に酸化処理を施して二酸化シリコン（ＳｉＯ2）へ変化させる。
【００１３】
ここでは、水蒸気を含む雰囲気で４００℃１５分の酸化処理を施して、過水素化ポリシラザン膜を二酸化シリコン膜に変化させた。得られた二酸化シリコン膜のＳＩＭＳ測定を行ない、その結果を図２のグラフに示す。酸化処理後でも、８×１０19（ｃｍ-3）程度のＣが二酸化シリコン膜中に残留していることが、図２に明確に示されている。
【００１４】
次に、過水素化ポリシラザン溶液を用いて形成された二酸化シリコン膜について、フラットバンド測定を行なった。図３には、フラットバンド測定サンプルの断面図を示す。まず、シリコン基板１００上に１０ｎｍの熱酸化膜１０１を形成し、この上に過水素化ポリシラザン溶液をスピンコート法により塗布して、膜厚７５０ｎｍの過水素化ポリシラザン膜を得た。水蒸気を含む雰囲気で４００℃１５分の酸化処理を行なったところ、約２０％の膜収縮が生じて、膜厚約６００ｎｍの二酸化シリコン膜１０２が得られた。二酸化シリコン膜１０２上には、膜厚１５０ｎｍの多結晶シリコン膜を堆積し、パターニングを行なって１０ｍｍ2の面積の電極１０３を形成した。以上の工程により、第１のサンプルを得た。
【００１５】
また、過水素化ポリシラザン膜の膜厚を５００ｎｍに変更した以外は、上述と同様にして第２のサンプルを作製した。これにおいては、二酸化シリコン膜１０２の膜厚は約４００ｎｍであった。
【００１６】
比較のために、膜厚４００ｎｍの二酸化シリコン膜１０２をＣＶＤ−ＨＤＰ法により堆積する以外は前述と同様の手法により、第３のサンプルを作製した。
【００１７】
図３に示すサンプルにおいては、電極１０３に電圧を印加すると、正または負の電荷がシリコン基板１００の表面に誘起される。その表面空間電荷密度Ｑｓは、表面電位Φｓの関数として表わされる。表面電位Φｓ＝０の場合をフラットバンド状態といい、この状態を実現する印加電圧がフラットバンド電圧（Ｖｆｂ）である。理想ＭＯＳ構造においては、Ｖｆｂ＝０であるが、実際のＭＯＳ構造では酸化膜１０１中に電荷が存在し、シリコン基板１００との界面には界面準位が存在する。このため、Ｖｆｂは０とはならない。
【００１８】
第１乃至第３の３種類のサンプルについてＶｆｂを測定したところ、第１のサンプルおよび第２のサンプルでは、それぞれ−７．６Ｖおよび−４．８Ｖであり、第３のサンプルのＶｆｂは−３．２Ｖであった。得られたＶｆｂを、二酸化シリコン膜１０２の膜厚に対してプロットた結果を、図４のグラフに示す。図中の直線ａおよびｂは、プロットした点を通るように原点から引いたものである。直線ａは、過水素化ポリシラザン溶液を用いて形成された二酸化シリコン膜についての結果であり、直線ｂは、ＣＶＤ−ＨＤＰ法を用いて形成された二酸化シリコン膜についての結果である。
【００１９】
直線ｂと直線ａとの比較から、過水素化ポリシラザン膜を酸化することにより形成された二酸化シリコン膜（第１、第２のサンプル）では、ＣＶＤ−ＨＤＰ法により形成した二酸化シリコン膜（第３のサンプル）よりもＶｆｂがマイナスにずれていることがわかる。同一の熱酸化膜１０１が形成されたＳｉ基板１００を用いていることから、この差は界面準位ではない。過水素化ポリシラザンを酸化処理して形成された二酸化シリコン膜中には、ＨＤＰ酸化膜よりも多量にプラスの電荷が存在することが示唆される。
【００２０】
電荷が存在する二酸化シリコン膜がＳＴＩの埋め込み材として用いられた場合には、素子分離特性の悪化が引き起こされるおそれがある。これを避けるためには、過水素化ポリシラザン膜を酸化処理してなる二酸化シリコン膜をＳＴＩ埋め込み材として用いる場合にも、ＨＤＰと同等のＶｆｂを示す膜であることが求められる。膜厚６００ｎｍの二酸化シリコン膜を基準に取ると、Ｖｆｂの値は−５（Ｖ）以上であることが要求される。
【００２１】
次に、過水素化ポリシラザン膜の酸化条件を変えて、複数の二酸化シリコン膜を形成した。各二酸化シリコン膜について、Ｃ濃度およびＶｆｂを前述と同様の手法により測定し、得られた結果を図５のグラフに示す。Ｃ濃度とＶｆｂとの間には、よい相関が見られ、二酸化シリコン中におけるＣ濃度が２×１０19（ｃｍ-3）以下であれば、Ｖｆｂを−５（Ｖ）以上にできることが示されている。
【００２２】
本発明者らは、過水素化ポリシラザン膜を酸化して得られた二酸化シリコン膜中に存在するＣの原因を検討し、過水素化ポリシラザン溶液の溶媒として用いられるジブチルエーテル(DBE; dibuthyl ether)に着目した。ジブチルエーテルはＣ4Ｈ9−Ｏ−Ｃ4Ｈ9で表わされ、２分子のブタノール（Ｃ4Ｈ9ＯＨ；ＢｕＯＨ）が脱水縮合することによって合成される。この縮合反応は可逆的に起こることから、微量のＣ4Ｈ9ＯＨがジブチルエーテル中に残留して不可避不純物として存在する。
【００２３】
ブタノールに起因したＣ濃度の影響を調べるため、まず、ブタノール濃度を変化させたジブチルエーテルを溶媒として用いて、種々の過水素化ポリシラザン溶液を調製した。各過水素化ポリシラザン溶液をスピンコート法によりＳｉ基板上に塗布し、ホットプレートにより１５０℃３分のベーキングを行なって過水素化ポリシラザン膜を作製した。得られた過水素化ポリシラザン膜について、ＳＩＭＳ測定によりＣ濃度を測定し、その結果を図６のグラフに曲線ｃとして示す。ジブチルエーテル中の不純物ブタノール濃度と過水素化ポリシラザン膜中のＣ濃度との間には、相関関係があることが曲線ｃからわかる。
【００２４】
この過水素化ポリシラザン膜に水蒸気を含む雰囲気で４００℃１５分の酸化処理を施して、二酸化シリコン膜に変化させた後、前述と同様にＳＩＭＳ測定を行なってＣ濃度を測定した。得られた結果を、曲線ｄとして図６に示した。酸化処理を施すことによって、膜中のＣ濃度が減少することが、曲線ｃとの比較からわかる。図５のグラフを参照して説明したように、Ｖｆｂの値を所望の範囲内にするためには、二酸化シリコン膜中のＣ濃度は２×１０19（ｃｍ-3）以下に抑制することが求められる。ジブチルエーテル溶媒中のブタノールの濃度が３０ｐｐｍ以下であれば、これが達成できることが、曲線ｄに示されている。
【００２５】
以上の結果に基づいて、本発明者らは、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて形成された二酸化シリコン膜が、ＳＴＩ構造の素子分離絶縁膜を形成するのに最適であることを確認した。そこで、本発明の実施形態においては、ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて、ＳＴＩ構造を形成するとともに、ＮＡＮＤ構造の半導体デバイスを製造する。
【００２６】
（実施形態１）
図７乃至図１０を参照して、ＳＴＩ埋め込み方法を例に挙げて本実施形態を説明する。
【００２７】
まず、シリコン基板１０の表面に、熱酸化法により二酸化シリコン膜（厚さ１０ｎｍ程度）１１を形成し、その上に減圧ＣＶＤ法によりＣＭＰストッパー膜１２としての窒化シリコン膜（厚さ２００ｎｍ程度）１２を形成した。基板上に形成される膜の膜厚は、適宜変更することができる。例えば、ＣＭＰストッパー膜１２の膜厚は、１００〜３００ｎｍ程度でもよい。
【００２８】
フォトリソグラフィーおよびドライエッチング法により、図７に示すように、ＣＭＰストッパー膜１２および二酸化シリコン膜１１を貫通してシリコン基板１０に達するように、素子分離溝（ＳＴＩ溝）１３を形成した。ここでは、ＳＴＩ溝１３のサイズは、幅１００ｎｍ、深さ５００ｎｍとしたが、これに限定されるものではない。ＳＴＩ溝１３の幅は３０ｎｍ〜１０μｍの範囲内で変更可能であり、深さは２００〜５００ｎｍの範囲内で適宜決定することができる。
【００２９】
次に、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒として用いた過水素化ポリシラザン溶液を、スピンコーティング法によりＳｉ基板１０の全面に塗布して塗膜を形成した。なお、塗膜の形成に先立って、二酸化シリコン膜等の他の膜を、窒化シリコン膜１２の上に形成してもよい。ホットプレート上で１５０℃３分のベーキングを行なって塗膜中から溶媒を揮発除去して、図８に示すような過水素化ポリシラザン膜１５を形成した。
【００３０】
次に、水蒸気を含む雰囲気中での酸化処理を施して、過水素化ポリシラザン膜１５を図９に示すように二酸化シリコン膜１６に変化させた。酸化処理は、例えば、２３０℃以上９００℃以下の温度で行なうことができる。温度が２３０℃未満の場合には、過水素化ポリシラザン膜を酸化処理して得られる二酸化シリコン膜は、非常にポーラスとなる。このため、フッ酸を含む溶液で容易にエッチング除去されてしまい、任意の高さの素子分離絶縁膜を形成することが困難となる。一方、水蒸気を含む雰囲気で９００℃を越える温度で酸化が行なわれると、ＳＴＩ溝１３の側面が厚く酸化されてしまう。最悪の場合には、Ｓｉ基板１０に転位が生じることがあり、１００ｎｍクラスのデザインルールのデバイスのＳＴＩ形成方法として適切ではない。
【００３１】
また、炉内の雰囲気および温度を安定にするために、酸化時間は５分以上であることが好ましい。ただし、過剰に長時間の酸化が行なわれると、ＳＴＩ溝１３の側面が厚く酸化されてしまうおそれがある。したがって、酸化時間の上限は、６０分程度にとどめることが望まれる。
ここでは４００℃１５分の酸化処理を施して、過水素化ポリシラザン膜１５を二酸化シリコン膜１６に変化させた。
【００３２】
続いて、ＣＭＰなどの手法により二酸化シリコン膜１６を選択的に除去して、図１０に示すようにＣＭＰストッパー膜１２の表面を露出し、ＳＴＩ溝１３内に二酸化シリコン膜１６を残置した。以上の工程により、素子分離絶縁膜がＳＴＩ溝１３内に埋め込み形成される。
【００３３】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。
【００３４】
このように残留Ｃ濃度の低減された二酸化シリコン膜１６が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態により、素子分離特性の良好なデバイスを作製することが可能となる。
【００３５】
（実施形態２）
前述の実施形態１と同様の手法により、図９に示すように、二酸化シリコン膜１１およびＣＭＰストッパー膜１２が形成されＳＴＩ溝１３を設けたＳｉ基板１０上に、二酸化シリコン膜１６を形成した。各膜は、実施形態１の場合と同様の材料を用いて、同様の膜厚で形成した。
【００３６】
本実施形態においては、ＣＭＰに先立って二酸化シリコン膜１６の緻密化を行なう。二酸化シリコン膜１６は、不活性ガス雰囲気中で７００℃以上１，１００℃以下の熱処理により緻密化することができる。７００℃未満では、二酸化シリコン膜１６を十分に緻密化することが困難となる。一方、１，１００℃を越えると、デバイスによっては先にイオン注入によって形成したチャネル層の拡散深さを深くしてしまうおそれがある。熱処理の時間は、１秒〜１２０分の範囲内で適宜選択すればよい。こうした条件で熱処理を施すことによって、二酸化シリコン膜１６中から水分が除去されて、緻密化が達成される。
【００３７】
ここでは、９００℃で３０分の熱処理を行なって、二酸化シリコン膜１６を図１１に示すように緻密化された二酸化シリコン膜１７に変化させた。
【００３８】
続いて、ＣＭＰなどの手法により緻密化二酸化シリコン膜１７を選択的に除去して、図１２に示すようにＣＭＰストッパー膜１２の表面を露出し、ＳＴＩ溝１３内に緻密化された二酸化シリコン膜１７を残置した。
【００３９】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateも抑えられるといった利点がある。
【００４０】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１７が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態により、素子分離特性の良好なデバイスを作製することが可能となる。
【００４１】
（実施形態３）
前述の実施形態２における二酸化シリコン膜１６の緻密化は、ＳＴＩ溝１３内に埋め込んだ後に行なうこともできる。本実施形態においては、実施形態１と同様の手法により、図１０に示すように、二酸化シリコン膜１１およびＣＭＰストッパー膜１２が形成されたＳｉ基板１０のＳＴＩ溝１３内に、二酸化シリコン膜１６を埋め込んだ。緻密化前の二酸化シリコン膜１６をＣＭＰするので、実施形態２の場合よりも過水素化シラザン膜の絶対量が少ないため残存するＣ量も少なく、デバイス特性を悪化させにくいという点で有利である。
【００４２】
次に、実施形態２と同様の条件で熱処理を施して、二酸化シリコン膜１６の緻密化を行なった。その結果、図１３に示したようにＳＴＩ溝１３内には、緻密化された二酸化シリコン膜１７が埋め込まれることになる。
【００４３】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateも抑えられるといった利点がある。
【００４４】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１７が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態によれば、素子分離特性の良好なデバイスを作製することが可能となる。
【００４５】
（実施形態４）
図１４乃至図１８を参照して、本実施形態を説明する。
【００４６】
まず、シリコン基板１０の表面に、熱酸化法によりゲート絶縁膜（厚さ８ｎｍ以下）１８を形成し、この上に第１のゲート（浮遊ゲート）電極膜１９として、膜厚１００ｎｍの多結晶シリコン膜を形成した。第１のゲート電極膜１９は、多結晶シリコン膜以外にＷＳｉ，ＣｏＳｉ等を用いて形成することもでき、その膜厚は１００〜２００ｎｍの範囲内で適宜選択することができる。第１のゲート電極膜１９の上には、ＣＭＰストッパー膜１２として窒化シリコン膜（厚さ２００ｎｍ程度）を減圧ＣＶＤ法により形成した。ＣＭＰストッパー膜１２としては、窒化シリコン膜の代わりに、１００〜２００ｎｍ程度の膜厚の多結晶シリコン膜を形成してもよい。
【００４７】
フォトリソグラフィーおよびドライエッチング法により、図１４に示すように、ＣＭＰストッパー膜１２、第１のゲート電極膜１９およびゲート絶縁膜１８を貫通してＳｉ基板１０に達するように、ＳＴＩ溝１３を形成した。ここでは、ＳＴＩ溝１３のサイズは、幅１００ｎｍ、深さ５００ｎｍとしたが、これに限定されるものではない。ＳＴＩ溝１３の幅は、３０ｎｍ〜１０μｍの範囲内で変更可能であり、深さは２００〜５００ｎｍの範囲内で適宜決定することができる。
【００４８】
続いて、実施形態１と同様の手法により過水素化ポリシラザン溶液を用いて、図１５に示すように過水素化ポリシラザン膜１５を形成し、水蒸気を含む雰囲気中で酸化処理を施して、図１６に示すように二酸化シリコン膜１６を形成した。
【００４９】
すでに説明したような理由から、酸化処理は、２３０℃以上９００℃以下の温度で５分以上行なうことが望まれる。さらに、ＣＭＰなどの手法により、ＣＭＰストッパー膜１２上の二酸化シリコン膜１６を選択的に除去して、図１７に示すようにＣＭＰストッパー膜１２の表面を露出し、ＳＴＩ溝１３内に二酸化シリコン膜１６を残置した。以上の工程により、素子分離絶縁膜として二酸化シリコン膜１６がＳＴＩ溝１３内に埋め込み形成される。
【００５０】
引き続いて、リン酸溶液を用いたエッチングによりＣＭＰストッパー膜１２を除去し、希フッ酸溶液を用いたウェットエッチングにより二酸化シリコン酸化膜１６の上部を除去した。これによって、第１のゲート電極膜１９の側面の上部の一部が１００ｎｍ程度露出された。さらに、常法により電極間絶縁膜を２０堆積し、その上に第２のゲート（制御ゲート）電極膜２１を形成して、図１８に示すようなＮＡＮＤ構造のメモリセルを得た。具体的には、電極間絶縁膜２０は、減圧ＣＶＤ法によりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順次堆積して２０ｎｍ程度に形成し、第２のゲート電極膜２１は、減圧ＣＶＤ法により多結晶シリコン膜／タングステン膜を順次堆積して５０ｎｍ程度に形成した。
【００５１】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。
【００５２】
このように残留Ｃ濃度の低減された二酸化シリコン膜１６が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態により、素子分離特性のおよび信頼性の良好なＮＡＮＤデバイスを作製することが可能となる。
【００５３】
（実施形態５）
前述の実施形態４と同様の手法により、図１６に示すように、ゲート絶縁膜１８、ゲート電極膜１９およびＣＭＰストッパー膜１２が形成されＳＴＩ溝１３を設けたＳｉ基板１０上に、二酸化シリコン膜１６を形成した。各膜は、実施形態１の場合と同様の材料を用いて、同様の膜厚で形成した。
【００５４】
次に、実施形態２と同様の条件で熱処理を施して二酸化シリコン膜１６の緻密化を行ない、図１９に示すように緻密化二酸化シリコン膜１７を形成した。その後、ＣＭＰなどの手法により、ＣＭＰストッパー膜１２上の緻密化二酸化シリコン膜１７を選択的に除去した。ＣＭＰの条件も、実施形態２の場合と同様とした。こうして、図２０に示すように、緻密化された二酸化シリコン膜１７をＳＴＩ溝１３内に残置した。その後は、前述の実施形態４と同様の手法により、図１８に示したようなＮＡＮＤ構造のメモリセルを製造した。なお、本実施形態においては、二酸化シリコン膜の緻密化が行なわれているので、素子分離絶縁膜は、緻密化された二酸化シリコン膜により形成される。
【００５５】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateが抑えられるといった利点がある。
【００５６】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１７が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、本実施形態によれば、素子分離特性のおよび信頼性の良好なＮＡＮＤデバイスを作製することが可能となる。
【００５７】
（実施形態６）
前述の実施形態５における二酸化シリコン膜１６の緻密化は、ＳＴＩ溝１３内に埋め込んだ後に行なうこともできる。本実施形態においては、実施形態４と同様の手法により、図１７に示すように、ゲート絶縁膜１８、ゲート電極膜１０およびＣＭＰストッパー膜１２が形成されたＳｉ基板１０のＳＴＩ溝１３内に、二酸化シリコン膜１６を埋め込んだ。緻密化前の二酸化シリコン膜１６をＣＭＰするので、実施形態５の場合よりも過水素化シラザン膜の絶対量が少ないため残存するＣ量も少なく、デバイス特性を悪化させにくいという点で有利である。
【００５８】
次に、実施形態２と同様の条件で熱処理を施して、二酸化シリコン膜１６の緻密化を行なった。その結果、図２０に示したようにＳＴＩ溝１３内には、緻密化された二酸化シリコン膜１７が埋め込まれることになる。その後は、前述の実施形態４と同様の手法により、図１８に示したようなＮＡＮＤ構造のメモリセルを製造した。なお、本実施形態においては、二酸化シリコン膜の緻密化が行なわれているので、素子分離絶縁膜は、緻密化された二酸化シリコン膜により形成される。
【００５９】
本実施形態によれば、不純物ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルを溶媒とした過水素化ポリシラザン溶液を用いて二酸化シリコン膜が形成されるので、この二酸化シリコン膜中に残留するＣ濃度は、２×１０19（ｃｍ-3）以下に低減されることとなる。しかも、二酸化シリコン膜は緻密化されているので、Wet etching rateも抑えられる。
【００６０】
このように残留Ｃ濃度の低減された緻密な二酸化シリコン膜１６が、素子分離絶縁膜としてＳＴＩ溝内に埋め込まれるので、素子分離特性のおよび信頼性の良好なＮＡＮＤデバイスを作製することが可能となる。
【図面の簡単な説明】
【００６１】
【図１】過水素化ポリシラザン膜におけるＣ濃度の深さ分布（ＳＩＭＳ）を示すグラフ図。
【図２】過水素化ポリシラザン膜を酸化して得られた二酸化シリコン膜におけるＣ濃度の深さ分布（ＳＩＭＳ）を示すグラフ図。
【図３】Ｖｆｂ測定のサンプルを示す断面図。
【図４】二酸化シリコン膜の膜厚とＶｆｂとの関係を示すグラフ図。
【図５】二酸化シリコン膜中のＣ濃度とＶｆｂとの関係を表わすグラフ図。
【図６】ジブチルエーテル中のブタノール濃度と膜中のＣ濃度との関係を表わすグラフ図。
【図７】本発明の一実施形態にかかるＳＴＩ埋め込み方法を示す工程断面図。
【図８】図７に続く工程を表わす断面図。
【図９】図８に続く工程を表わす断面図。
【図１０】図９に続く工程を表わす断面図。
【図１１】本発明の他の実施形態にかかるＳＴＩ埋め込み方法を示す工程断面図。
【図１２】図１１に続く工程を表わす断面図。
【図１３】図１２に続く工程を表わす断面図。
【図１４】本発明の一実施形態にかかる半導体装置の製造方法を示す工程断面図。
【図１５】図１４に続く工程を表わす断面図。
【図１６】図１５に続く工程を表わす断面図。
【図１７】図１６に続く工程を表わす断面図。
【図１８】図１７に続く工程を表わす断面図。
【図１９】本発明の他の実施形態にかかる半導体装置の製造方法を示す工程断面図。
【図２０】図１９に続く工程を表わす断面図。
【図２１】図２０に続く工程を表わす断面図。
【符号の説明】
【００６２】
１００…シリコン基板； １０１…ＳｉＯ2膜； １０２…ＳｉＯ2膜
１０３…ｐｏｌｙ−Ｓｉ電極； １０…シリコン基板； １１…二酸化シリコン膜
１２…ＣＭＰストッパー膜； １３…素子分離溝； １５…過水素化ポリシラザン膜
１６…二酸化シリコン膜； １７…緻密化した二酸化シリコン膜
１８…ゲート絶縁膜； １９…第１のゲート（浮遊ゲート）電極膜
２０…電極間絶縁膜； ２１…第２のゲート（制御ゲート）電極膜。
【特許請求の範囲】
【請求項１】
ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルと、前記ジブチルエーテルに溶解された過水素化ポリシラザンとを含有することを特徴とする過水素化ポリシラザン溶液。
【請求項２】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に請求項１に記載の過水素化ポリシラザン溶液を塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に、ゲート絶縁膜、第１のゲート電極およびストッパー膜を順次形成する工程と、
前記ゲート絶縁膜、第１のゲート電極およびストッパー膜が順次形成された半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に請求項１に記載の過水素化ポリシラザン溶液を前記半導体基板上に塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記ストッパー膜上の前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程と、
前記ストッパー膜を除去して、前記第１の電極膜の表面を露出する工程と、
前記素子分離絶縁膜の上部を除去して、前記第１の電極膜の側面の上部を露出する工程と、
前記側面の上部が露出した第１の電極膜および前記上部が除去された素子分離絶縁膜の上に、電極間絶縁膜を介して第２のゲート電極膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記二酸化シリコン膜を選択的に除去する前に、前記二酸化シリコン膜を緻密化する工程を具備することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の前記素子分離溝内に残置された前記二酸化シリコン膜を緻密化することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項１】
ブタノール濃度が３０ｐｐｍ以下のジブチルエーテルと、前記ジブチルエーテルに溶解された過水素化ポリシラザンとを含有することを特徴とする過水素化ポリシラザン溶液。
【請求項２】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に請求項１に記載の過水素化ポリシラザン溶液を塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に、ゲート絶縁膜、第１のゲート電極およびストッパー膜を順次形成する工程と、
前記ゲート絶縁膜、第１のゲート電極およびストッパー膜が順次形成された半導体基板に素子分離溝を形成する工程と、
前記素子分離溝が設けられた前記半導体基板上に請求項１に記載の過水素化ポリシラザン溶液を前記半導体基板上に塗布して、過水素化ポリシラザン膜を形成する工程と、
前記過水素化ポリシラザン膜を、水蒸気を含む雰囲気中で酸化して二酸化シリコン膜を形成する工程と、
前記ストッパー膜上の前記二酸化シリコン膜を選択的に除去して、前記素子分離溝の内部に前記二酸化シリコン膜を残置し、素子分離絶縁膜を形成する工程と、
前記ストッパー膜を除去して、前記第１の電極膜の表面を露出する工程と、
前記素子分離絶縁膜の上部を除去して、前記第１の電極膜の側面の上部を露出する工程と、
前記側面の上部が露出した第１の電極膜および前記上部が除去された素子分離絶縁膜の上に、電極間絶縁膜を介して第２のゲート電極膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記二酸化シリコン膜を選択的に除去する前に、前記二酸化シリコン膜を緻密化する工程を具備することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の前記素子分離溝内に残置された前記二酸化シリコン膜を緻密化することを特徴とする請求項２または３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２００６−２５３３１０（Ｐ２００６−２５３３１０Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００５−６５８１１（Ｐ２００５−６５８１１）
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１７年３月９日（２００５．３．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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