半導体装置、半導体装置の製造方法、および電子機器
【課題】アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにする。
【解決手段】半導体装置の製造方法において、第１の半導体基板と第２の半導体基板が接合された半導体基板の第１の開口の下部配線と、貫通接続孔と異なるアスペクト比の第２の開口の下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行うアンカー処理工程が含まれる。本技術は、例えば、固体撮像装置などの半導体装置に適用できる。
【解決手段】半導体装置の製造方法において、第１の半導体基板と第２の半導体基板が接合された半導体基板の第１の開口の下部配線と、貫通接続孔と異なるアスペクト比の第２の開口の下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行うアンカー処理工程が含まれる。本技術は、例えば、固体撮像装置などの半導体装置に適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、半導体装置の製造方法、および電子機器に関し、特に、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにする半導体装置、半導体装置の製造方法、および電子機器に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これらの固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話機やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＣＭＯＳイメージセンサ（ＭＯＳ型固体撮像装置）が多く用いられている。
【０００３】
ＭＯＳ型固体撮像装置は、光電変換部となるフォトダイオードと複数の画素トランジスタとで構成される単位画素が２次元アレイ状に複数配列された画素領域と、その周辺の周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタの３トランジスタ、あるいはそれに選択トランジスタを加えた４トランジスタで構成される。
【０００４】
このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された第１の半導体基板と、信号処理を行うロジック回路が形成された第２の半導体基板を電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、第１の半導体基板と第２の半導体基板を貼り合わせて薄肉化（薄膜化）し、電気的接続構造をとる半導体装置が本出願人より提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４５５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような２つの半導体基板を貼り合わせて、電気的接続構造をとる半導体装置では、アスペクト比の異なる複数の接続孔が存在する。例えば、貼り合わせた基板間を接続するような深い接続孔と、片方の半導体基板内のみで貫通する浅い接続孔が存在する。
【０００７】
アスペクト比の異なる複数の接続孔に対してエッチング等の処理を同時に行う場合、アスペクト比が異なることにより最適な処理量が異なるので、両方の接続孔に対して最適な処理が施せないという問題があった。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の第１の側面の半導体装置の製造方法は、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第１の工程を含む。
【００１０】
本技術の第２の側面の半導体装置は、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造されたものである。
【００１１】
本技術の第３の側面の電子機器は、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置を備える。
【００１２】
本技術の第１乃至第３の側面においては、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程が含まれる。
【００１３】
固体撮像装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１４】
本技術の第１乃至第３の側面によれば、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができる。
【図面の簡単な説明】
【００１５】
【図１】本技術が適用された固体撮像装置の概略構成図である。
【図２】図１の固体撮像装置の基板構成について説明する図である。
【図３】固体撮像装置の製造方法を説明する図である。
【図４】固体撮像装置の製造方法を説明する図である。
【図５】固体撮像装置の製造方法を説明する図である。
【図６】固体撮像装置の製造方法を説明する図である。
【図７】固体撮像装置の製造方法を説明する図である。
【図８】固体撮像装置の製造方法を説明する図である。
【図９】固体撮像装置の製造方法を説明する図である。
【図１０】固体撮像装置の製造方法を説明する図である。
【図１１】固体撮像装置の製造方法を説明する図である。
【図１２】固体撮像装置の製造方法を説明する図である。
【図１３】固体撮像装置の製造方法を説明する図である。
【図１４】貫通接続孔及び接続孔付近の概略拡大図である。
【図１５】図９から図１０に示す状態までの工程を説明するフローチャートである。
【図１６】アンカー処理を行うチャンバ構成を説明する図である。
【図１７】アンカー処理の具体的な設定値の例について説明する図である。
【図１８】アンカー処理の具体的な設定値の例について説明する図である。
【図１９】配線材料が異なる実施の形態を示す図である。
【図２０】図１５のステップＳ１の詳細工程を説明する図である。
【図２１】貫通接続孔と接続孔の第２の実施の形態を説明する図である。
【図２２】第２の実施の形態の第１の形成方法を説明する図である。
【図２３】第２の実施の形態の第２の形成方法を説明する図である。
【図２４】貫通接続孔と接続孔の第３の実施の形態を説明する図である。
【図２５】第３の実施の形態の形成方法を説明する図である。
【図２６】アスペクト比が異なる他の実施形態を示す図である。
【図２７】アスペクト比が異なる他の実施形態を示す図である。
【図２８】本技術を適用した電子機器としての撮像装置のブロック図である。
【発明を実施するための形態】
【００１６】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成・製造方法
２．貫通接続導体及び接続導体の埋め込み処理の詳細
【００１７】
＜１．固体撮像装置の概略構成・製造方法＞
［固体撮像装置の概略構成例］
図１は、本技術が適用された半導体装置の例としての固体撮像装置の概略構成を示している。図１の固体撮像装置１は、裏面照射型のＭＯＳ型固体撮像装置である。
【００１８】
図１の固体撮像装置１は、例えばシリコン基板等の半導体基板１１に、複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
【００１９】
画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。画素２は、その他、選択トランジスタを追加した４つのトランジスタで構成することもできる。
【００２０】
画素２は、１つの単位画素として構成することができる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００２１】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００２２】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成された信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【００２３】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)や、信号増幅、ＡＤ変換等の信号処理を行う。
【００２４】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００２５】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００２６】
図２を参照して、図１の固体撮像装置１の基板構成について説明する。
【００２７】
図２Ａは、従来のＭＯＳ型固体撮像装置１５１の基板構成を示している。従来のＭＯＳ型固体撮像装置１５１は、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジック回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。
【００２８】
これに対して、図２Ｂ及び図２Ｃは、図１の固体撮像装置１の基板構成を示している。図１の固体撮像装置１は、図２Ｂに示すように、第１の半導体チップ２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ２６に、信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体基板１１として固体撮像装置１が構成される。
【００２９】
あるいは、図１の固体撮像装置１は、図２Ｃに示すように、第１の半導体チップ２２に画素領域２３を搭載し、第２の半導体チップ２６に、制御回路２４と信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体基板１１として固体撮像装置１が構成される。
【００３０】
なお、以下の本実施の形態に係る固体撮像装置１は、図２Ｂに示す構成が採用されているものとして説明する。
【００３１】
［固体撮像装置の製造方法］
図３ないし図１３を参照して、固体撮像装置１の製造方法を説明する。
【００３２】
先ず、図３に示されるように、第１の半導体基板３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御回路２４が形成される。すなわち、半導体基板（例えばシリコン基板）３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）が形成され、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３が形成される。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成され、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成される。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成される。
【００３３】
フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜（不図示）を介してゲート電極３６が形成され、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１およびＴｒ２が形成される。図３では、複数の画素トランジスタの代表として、２つの画素トランジスタＴｒ１およびＴｒ２が示されている。例えば、フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。素子分離領域３８は、第１の半導体基板３１を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳや、第１の半導体基板３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。
【００３４】
一方、制御回路２４側では、制御回路２４を構成するＭＯＳトランジスタが第１の半導体基板３１に形成される。図３では、制御回路２４を構成するＭＯＳトランジスタの代表としてＭＯＳトランジスタＴｒ３およびＴｒ４が示されている。ＭＯＳトランジスタＴｒ３およびＴｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜（不図示）を介して形成したゲート電極３６により形成される。
【００３５】
次いで、第１の半導体基板３１の表面上に、１層目の層間絶縁膜３９が形成され、その後、層間絶縁膜３９に接続孔を形成して、所要のトランジスタに接続する接続導体４４が形成される。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、ゲート電極３６やソース／ドレイン領域３３に接続するコンタクト開口（後に接続導体４４で埋める）をするためのエッチングにおけるエッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜が積層される。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９が形成される。そして、１層目の層間絶縁膜３９に深さの異なる接続孔が、エッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成される。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔が形成される。そして、各接続孔に接続導体４４が埋め込まれる。前記のコンタクト開口におけるエッチングストッパが不要な場合には、第２絶縁薄膜４３ｂを形成しないことも可能である。
【００３６】
次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層の配線４０を形成して多層配線層４１が形成される。配線４０は、例えば、銅（Ｃｕ）配線で形成される。配線４０が銅配線で構成される場合、配線４０は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に配線４０のキャップ膜、いわゆる保護膜４２が形成される。これまでの工程で、半製品状態の画素領域２３及び制御回路２４を有する第１の半導体基板３１が形成される。
【００３７】
一方、図４に示されるように、第２の半導体基板４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５が形成される。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるように、ロジック回路を構成する複数のＭＯＳトランジスタが形成される。ここでは、複数のＭＯＳトランジスタを代表して、ＭＯＳトランジスタＴｒ６、Ｔｒ７、及びＴｒ８が示されている。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、及びＴｒ８は、それぞれ、１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。各ＭＯＳトランジスタはＣＭＯＳトランジスタで構成することができる。
【００３８】
次いで、第２の半導体基板４５の表面上に、１層目の層間絶縁膜４９が形成され、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４が形成される。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜が積層される。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９が形成される。そして、１層目の層間絶縁膜４９に深さの異なる接続孔が、エッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成される。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔が形成される。そして、各接続孔に接続導体４４が埋め込まれる。
【００３９】
一方、各チップ部となる領域の所要の位置において、第１層の層間絶縁膜４９の表面から第２の半導体基板４５内の所望の深さ位置にわたって接続孔が形成され、この接続孔内に取り出し電極用の接続導体５１が埋め込まれる。この接続導体５１としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンなどで形成することができる。接続導体５１を埋め込む前に、接続孔の内壁面に接続導体５１と第２の半導体基板４５とを絶縁するための絶縁膜５２が形成される。
【００４０】
次いで、各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁膜４９を介して複数層、本例では３層の配線５３を形成して多層配線層５５が形成される。配線５３は、例えば銅（Ｃｕ）配線で形成される。上述と同様に、多層配線層５５上に配線５３のキャップ膜、いわゆる保護膜５６が形成される。これまでの工程で、半製品状態のロジック回路２５を有する第２の半導体基板４５が形成される。
【００４１】
次に、図５に示すように、第１の半導体基板３１と第２の半導体基板４５が、互いの多層配線層４１及び５５が向き合うように、貼り合わせられる。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、図６に示すように、第１の半導体基板３１と第２の半導体基板４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜５７が形成される。この膜５７が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者が接合される。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。接着剤接合の場合は、図７に示すように、第１及び第２の半導体基板３１及び４５の接合面の一方に接着剤層５８が形成され、この接着剤層５８を介して重ね合わせて両者が接合される。
【００４２】
次に、図８に示されるように、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１が薄膜化される。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化したのち、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層（不図示）が形成される。元々の第１の半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば１μｍないし１０μｍ、好ましくは１μｍないし５μｍ程度となるように、第１の半導体基板３１が薄膜化される。従来、このような薄膜化は、別途用意した支持基板を貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄膜化が行われる。薄膜化の後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９が形成される。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。
【００４３】
次に、図９に示されるように、薄膜化した第１の半導体基板３１に対し、各チップ部となる領域の所要の位置に、裏面３１ｂ側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１が形成される。また、第１の半導体基板３１に、この貫通接続孔６１に近接して裏面３１ｂ側から第１の半導体基板３１内の１層目の配線４０に達する接続孔６２が形成される。貫通接続孔６１や接続孔６２のコンタクト径は１ないし５μｍのサイズで形成することができる。貫通接続孔６１及び接続孔６２は、第１の半導体基板３１を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１及び接続孔６２のコンタクト深さは、例えば５μｍないし１５μｍ程度の深さとすることができる。次いで、貫通接続孔６１及び接続孔６２の内壁面に、第１の半導体基板３１と電気的に絶縁するための絶縁膜６３が形成される。
【００４４】
この時点では未だ画素領域２３の製造プロセスとしてオンチップカラーフィルタ、オンチップマイクロレンズの加工工程を経ておらず、未完成である。また、ロジック回路２５においても、回路技術として最適な最上層の配線５３までの工程であって未完成である。このことは製造コストの抑制を可能にする。
【００４５】
次に、図１０に示されるように、貫通接続孔６１及び接続孔６２内に貫通接続導体６４及び接続導体６５が埋め込まれる。これら貫通接続導体６４及び接続導体６５は、例えば銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属を用いることができる。その後、第１の半導体基板３１の裏面全面に絶縁保護膜６６が形成される。絶縁保護膜６６としては、例えばＳｉＣＮ膜、プラズマ・シリコン窒化膜、ＳｉＣ膜などを用いることができる。
【００４６】
次に、図１１に示されるように、遮光すべき領域上に遮光膜６７が形成される。図１１では遮光膜６７が模式的に制御回路２４上に形成されているが、その他画素トランジスタ上にも形成される。遮光膜６７としては、例えばタングステンなどの金属膜を用いることができる。この遮光膜６７を、接地電位とされた半導体ウェル領域３２に電気的に接続させることで、遮光膜６７が電気的にフローティング状態になるのを避けることができる。また、半導体ウェル領域３２に電気的に接続された遮光膜６７に接地電位を与えることにより、半導体ウェル領域３２が電気的にフローティング状態になるのを避けることができる。この遮光膜６７を被覆するように、全面にパシベーション膜６８が形成される。パシベーション膜６８としては、例えばプラズマ・シリコン窒化膜、ＣＶＤ−ＳｉＮ膜などを用いる。
【００４７】
次いで、パシベーション膜６８及び絶縁保護膜６６の、貫通接続導体６４及び接続導体６５に対応する部分に接続孔６９を形成した後、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２が形成される。バリアメタル膜７１は、例えばＴｉ(下)／ＴｉＮ(上)の積層膜で形成される。接続用配線７２は、接続孔６９を通じて貫通接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御回路２４と、ロジック回路２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドの役割を担う。以後、接続用配線７２を電極パッド７２ともいう。
【００４８】
従って、第１の半導体基板３１に形成された画素領域２３及び制御回路２４からなるイメージセンサと、第２の半導体基板４５に形成されたロジック回路２５とは、接続導体６５、電極パッド７２、貫通接続導体６４を通じて電気的に接続される。その後、電極パッド７２、パシベーション膜６８、及び絶縁保護膜６６の上に、平坦化膜７３が形成される。
【００４９】
次に、図１２に示されるように、各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４が平坦化膜７３上に形成され、その上にオンチップマイクロレンズ７５が形成される。各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素領域２３の各単位画素に対応して形成される。なお、図１２では、本実施の形態の理解を容易にするために、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５を除く基板断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ７４及びオンチップマイクロレンズ７５のピッチ寸法が縮小されて表示されている。次いで、レンズ材料膜７５ａ及び平坦化膜７３を選択的にエッチング除去することにより、電極パッド７２が露出される。
【００５０】
一方、第２の半導体基板４５側では、図１３に示されるように、表面を研削、研磨して、取り出し電極となる接続導体５１の面が露出される。そして、第２の半導体基板４５の接続導体５１が露出された面にパシベーション膜７６が形成された後、接続導体５１に対応する開口７７が形成され、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８が形成される。
【００５１】
以上により、第１の半導体基板３１においては、画素領域２３、制御回路２４が完成品状態となる。第２の半導体基板４５においては、ロジック回路２５が完成品状態になる。そして、最後に、図１３に示される、第１の半導体基板３１と第２の半導体基板４５が接合されて構成される接合基板が各チップに分割されて、図１および図２Ｂに示される固体撮像装置１が完成する。すなわち、図１３の第１の半導体基板３１のチップ単位が図２Ｂの第１の半導体チップ２２に相当し、図１３の第２の半導体基板４５のチップ単位が図２Ｂの第２の半導体チップ２６に相当する。
【００５２】
固体撮像装置１において、電極パッド７２を用いるときは、電極パッド７２に対してワイヤボンディングにて外部配線と接続することができ、電極バンプ７８を用いるときは、フェースダウンボンディングにて外部配線と接続することができる。したがって、ユーザの希望に応じて、電極パッド７２と電極バンプ７８のどちらでも利用することができる。
【００５３】
固体撮像装置１に対する検査は、例えば電極パッド７２を用いて行われる。また、検査の回数は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の２回である。
【００５４】
上述した固体撮像装置１の製造方法によれば、第１の半導体基板３１のチップ部に画素領域２３及び制御回路２４を形成し、第２の半導体基板４５のチップ部に信号処理するロジック回路２５を形成している。このように画素領域２３の機能とロジック回路２５の機能を異なるチップ部に形成した構成であるので、画素領域２３、ロジック回路２５のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素領域２３、ロジック回路２５それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置１を提供することができる。
【００５５】
図２Ｃの構成を採用すれば、第１の半導体チップ２２側には光を受ける画素領域２３を形成するだけで良く、その制御回路２４及びロジック回路２５は分離して第２の半導体チップ２６に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。
【００５６】
上述した製造方法によれば、画素領域２３及び制御回路２４を有する第１の半導体基板３１と、ロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄膜化（薄肉化）している。つまり、第２の半導体基板４５が、第１の半導体基板３１の薄膜化の際の支持基板として用いられている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄膜化後に貫通接続孔６１の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。また、貫通接続導体６４及び接続導体６５は、低アスペクト比の貫通接続孔６１及び接続孔６２に埋め込まれるので、被覆性の良いタングステン（Ｗ）などの金属材料は勿論のこと、被覆性の悪い例えば銅（Ｃｕ）などの金属材料を用いることができる。つまり、接続導体材料の制約を受けることがない。これにより、画素領域２３及び制御回路２４と、ロジック回路２５の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置１を製造することができる。
【００５７】
＜２．貫通接続導体６４及び接続導体６５の埋め込み処理の詳細＞
次に、上述した固体撮像装置１の製造方法のうち、貫通接続導体６４及び接続導体６５の埋め込み処理の詳細について説明する。すなわち、図９と図１０を参照して説明した工程の詳細について説明する。
【００５８】
［貫通接続孔６１及び接続孔６２付近の拡大図］
図１４Ａは、図１０に示した構成を、以下の説明に関係する部分のみ示した、貫通接続孔６１及び接続孔６２付近の概略図を示し、さらに図１４Ｂは、貫通接続孔６１の拡大図を示している。
【００５９】
図１４Ｂに示されるように、貫通接続孔６１の絶縁膜６３と貫通接続導体６４の間には、貫通接続導体６４（Ｃｕ）の拡散を防止するバリアメタル膜８１と、電解めっき法により貫通接続導体６４を埋め込む際の電極となるＣｕシード層８２が形成されている。バリアメタル膜８１の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜８１としてタンタルが用いられる。接続孔６２でも同様に、バリアメタル膜８１とＣｕシード層８２が形成されている。
【００６０】
図１４Ａに示されるように、貫通接続孔６１は、第２の半導体基板４５と貼り合わせ面を介して接続するため、第１の半導体基板３１内の接続孔６２に比べ深くなる。すなわち、貫通接続孔６１と接続孔６２は、アスペクト比が異なる接続孔である。以下、貫通接続孔６１を高ＡＲ（Aspect Ratio）ビア、接続孔６２を低ＡＲビアと呼ぶこともある。
【００６１】
ドライエッチング加工時のエッチング最適時間の調整は、高ＡＲビアと低ＡＲビアと比較すると、深いビア底を有する貫通接続孔６１の方が困難である。また、エッチング後の残渣除去のためのアッシング、薬液洗浄による除去の最適化も、貫通接続孔６１の方が容易ではない。そのため、貫通接続孔６１では、バリアメタル膜８１の成膜前に、前処理として、物理的に残渣物を除去するための物理スパッタによるエッチングを行うことが有効である。
【００６２】
しかし、その前処理は、低ＡＲビアである接続孔６２に対しても同時に施されることになるため、浅いビア底を有する接続孔６２に対しては過剰にエッチングを行ってしまうという問題が生じる。接続孔６２に対して過剰にエッチングが行われた場合、接続孔６２の下部の配線４０が削られて接続孔６２の底付近の内壁に飛散し、のちに形成するバリアメタル膜８１のカバレッジ性が低下する。バリアメタル膜８１のカバレッジ性が低下すると、Ｃｕシード層８２との密着性不足、Ｃｕシード層８２の不足によるＣｕボイドが形成され、電気抵抗の不安定化及び接続ビア信頼性の劣化を引き起こす可能性がある。すなわち、洗浄化が困難な高ＡＲビアの貫通接続孔６１と、洗浄化が容易な低ＡＲビアの接続孔６２とでは、物理的除去量が異なるため、両ビアで安定したビア抵抗を得ることが難しいという問題がある。
【００６３】
そこで、本技術が適用される固体撮像装置１では、図１５に示す方法を実施することにより、高ＡＲビアと低ＡＲビアの両方に最適な処理を施すようになされている。
【００６４】
［接続経路形成処理フロー］
図１５は、固体撮像装置１において、低ＡＲビアと高ＡＲビアの両ビアの形成し、そこに接続導体を埋め込むまでの処理である、接続導体埋め込み処理のフローチャートである。
【００６５】
初めに、ステップＳ１において、図９に示したように、第１の半導体基板３１の裏面３１ｂ側から、アスペクト比の異なる複数の接続孔、すなわち、貫通接続孔６１と接続孔６２を形成する接続孔形成工程が実施される。
【００６６】
ステップＳ２において、貫通接続孔６１と接続孔６２に対して、２００ないし３００℃の水素ガスで洗浄する水素洗浄工程が実施される。貫通接続孔６１と接続孔６２のビア底部のＣｕ配線表面には、自然酸化によるＣｕ酸化物が形成されている。次のアンカー処理工程では、低ＡＲビアの接続孔６２のビア底部に対してはエッチングを積極的に行わないので、Ｃｕ酸化物が除去されない可能性がある。そこで、水素ガスによる還元プロセスを施すことで、低ＡＲビアの接続孔６２のビア底部のＣｕ配線表面を、清浄な金属間結合が形成される界面とすることができる。
【００６７】
ステップＳ３において、バリアメタル膜８１を形成するチャンバで、貫通接続孔６１及び接続孔６２に対して同時に、バリアメタル膜８１の成膜と、アルゴンガスによる物理エッチングを同時に行うアンカー処理工程が実施される。アンカー処理工程では、高ＡＲビアの貫通接続孔６１のビア底部に対しては物理エッチングが積極的に行われるが、低ＡＲビアの接続孔６２のビア底部に対しては物理エッチングが積極的に行われない（掘れ量はゼロに近い）。したがって、高ＡＲビアの貫通接続孔６１のビア底部の掘れ量は、低ＡＲビアの接続孔６２のビア底部の掘れ量に比して大きくなる。
【００６８】
ステップＳ４において、バリアメタル膜８１を形成するチャンバで、アルゴンガスによる物理エッチングを停止し、バリアメタル膜８１の成膜のみを、貫通接続孔６１及び接続孔６２に対して同時に行うバリアメタル膜成膜工程が実施される。
【００６９】
ステップＳ５において、バリアメタル膜８１成膜後の貫通接続孔６１及び接続孔６２にＣｕシード層８２を形成するＣｕシード層形成工程が実施される。
【００７０】
そして、ステップＳ６において、貫通接続孔６１及び接続孔６２に、貫通接続導体６４及び接続導体６５として銅（Ｃｕ）を電解めっき法により埋め込むＣｕ埋め込み工程が実施される。
【００７１】
以上のように、接続導体埋め込み処理では、アスペクト比の異なる複数の接続孔（貫通接続孔６１と接続孔６２）に対して、バリアメタル膜８１の成膜と、アルゴンガスによる物理エッチング（逆スパッタリング）を同時に行うアンカー処理が実施される。このアンカー処理では、高ＡＲビアの貫通接続孔６１の底部に対しては掘れ量（エッチング量）を多くし、低ＡＲビアの接続孔６２の底部に対しては掘れ量を抑制することができる。これにより、アスペクト比の異なる複数の接続孔のビア底部で、安定した電気抵抗を得ることができるようになる。
【００７２】
［アンカー処理のためのチャンバ構成］
図１６は、アンカー処理を行うスパッタ装置１０１のチャンバ構成を示している。
【００７３】
スパッタ装置１０１のチャンバ１１１は、低圧遠隔イオン化スパッタが可能となるように、ターゲット用ＤＣ電源１１２に接続された強磁場カソードマグネット１１３を搭載している。また、チャンバ１１１は、ステージバイアス電源１１６が接続された基板ステージ１１５を有し、高周波バイアス印加機構を搭載している。基板ステージ１１５には、ウェハ１１４として、第１の半導体基板３１と第２の半導体基板４５の接合基板が載置される。
【００７４】
このようなチャンバ１１１を有するスパッタ装置１０１では、ステージバイアス電源１１６のパワー（電力）を調整することで、アルゴンイオンによるエッチング量を調整可能である。また、ターゲット用ＤＣ電源１１２のパワーを調整することで、ターゲット（Ｔａ）１１７の放出量を調整可能である。
【００７５】
また、チャンバ１１１は、ターゲット（Ｔａ）１１７からのバリアメタルスパッタ膜の放出とは別に、スパッタガス供給部１１８から供給されるアルゴン（Ａｒ）ガスのイオン化を促進するＩＣＰ（Inductively Coupled Plasma）アンテナ１１９を搭載している。ＩＣＰアンテナ１１９は、ＩＣＰ電源１２０に接続されている。これにより、バリアメタル膜（Ｔａ）成膜と、アルゴンイオンによる物理エッチング量を同時に制御可能となる。
【００７６】
一般に、物理堆積（ＰＶＤ）による成膜を行った場合、スパッタ膜（Ｔａ）のカバレッジ率は、アスペクト比に依存して低下する。一方、アルゴンイオンは、基板バイアスによりビア底まで引き込まれるため、エッチング速度のアスペクト比に対する依存度は小さい。
【００７７】
そこで、図１６に示した構造を有するスパッタ装置１０１により、アンカー処理として、バリアメタル膜８１（Ｔａ膜）の成膜と、アルゴンイオンによるエッチング処理が同時に行われる。この同時処理により、高アスペクト比の貫通接続孔６１のビア底部ではエッチングが進むが、低アスペクト比の接続孔６２のビア底部ではエッチングされることなくバリアメタル膜８１が形成される。したがって、アスペクト比の異なる貫通接続孔６１と接続孔６２に対して最適な処理を施すことができる。
【００７８】
図１７及び図１８を参照して、アンカー処理の具体的な設定値の例について説明する。ただし、以下の設定値はあくまで一例であり、各接続孔のアスペクト比によって最適な設定値が異なることは言うまでもない。
【００７９】
図１７Ａは、高ＡＲの貫通接続孔６１のビア底部の掘れ量を最小とする例であり、貫通接続孔６１のビア底部の掘れ量が１０nm、接続孔６２のビア底部の掘れ量が０nmである例を示している。
【００８０】
図１７Ａに示すような掘れ量とする場合、例えば、アルゴンガス圧力を０．１ないし０．３Ｐａ、ターゲット用ＤＣ電源１１２のパワーを５００Ｗ、ステージバイアス電源１１６のパワーを３００Ｗとすることで実現できる。
【００８１】
図１７Ｂは、高ＡＲの貫通接続孔６１のビア底部の掘れ量を最大とし、低ＡＲの接続孔６２のビア底部も一定の掘れ量を得る場合の例であり、貫通接続孔６１のビア底部の掘れ量が７０nm、接続孔６２のビア底部の掘れ量が３０nmである例を示している。
【００８２】
図１７Ｂに示すような掘れ量とする場合、例えば、アルゴンガス圧力を０．１ないし０．３Ｐａ、ターゲット用ＤＣ電源１１２のパワーを５００Ｗ、ステージバイアス電源１１６のパワーを１０００Ｗとすることで実現できる。
【００８３】
このように、固体撮像装置１においては、高ＡＲの貫通接続孔６１のビア底部の掘れ量を１０ないし７０nmの範囲とし、低ＡＲの接続孔６２のビア底部の掘れ量を０ないし３０nmの範囲とするのが望ましい。
【００８４】
上述したように、ステージバイアス電源１１６のパワーを制御することでエッチング量を調整し、ターゲット用ＤＣ電源１１２のパワーを制御することでバリアメタル膜８１（Ｔａ膜）の膜厚を調整することができる。そこで、ステージバイアス電源１１６のパワーとターゲット用ＤＣ電源１１２のパワーの比で、最適な設定値の範囲を示すと図１８に示すようになる。
【００８５】
図１８に示されるように、ステージバイアス電源１１６とターゲット用ＤＣ電源１１２のパワーの比（ステージバイアスパワー／ＤＣパワー）が０．５ないし２．０の範囲となるように設定すると、高ＡＲビアと低ＡＲビアの両方に最適な処理を行うことができる。なお、アンカー処理後のバリアメタル膜成膜工程では、ステージバイアス電源１１６のパワーを落とすことで、バリアメタル膜８１の成膜のみを行うことができる。
【００８６】
固体撮像装置１は、上述したように、第１の半導体基板３１と第２の半導体基板４５を接合し、第１の半導体基板３１を薄肉化して製造される。２つの半導体基板を接合しない基板では、基板の厚みのばらつきが、層間膜の膜厚ばらつきのみであるのに対し、２つの半導体基板を接合した接合基板では、層間膜の膜厚ばらつきに加えて基板薄肉化時のばらつきが加わる。したがって、接合後に形成した高ＡＲビア（貫通接続孔６１）の深さもばらつきが大きい。そのため、加工後の残渣制御性が困難であり、清浄な界面を得るための物理的な除去処理は有効である。特に、高ＡＲビアを低ＡＲビア（接続孔６２）と同時に加工しようとした場合に、低ＡＲビアへの過剰な加工処理を施さないようにすると、高ＡＲビアの加工不足などが生じるので、物理的な除去で開口するのが有用である。
【００８７】
［配線５３の最上層がアルミニウムの例］
上述した例では、多層配線層４１及び５５の各配線４０および５３がＣｕ配線であるとして説明した。しかし、一般に、容易に入手可能な半導体基板としては、最上層の配線にアルミニウム（Ａｌ）を母材とした配線構造を持つ基板が多い。本実施の形態の例でいうと、図１９に示すように、第２の半導体基板４５の最上層の配線５３ＡがＡｌ配線で形成されている場合に相当する。
【００８８】
貫通接続孔６１のビア底部の配線５３ＡがＡｌ配線である場合、貫通接続孔６１のビア底部のＡｌ配線表面には、自然酸化によるＡｌ酸化層が形成される。このＡｌ酸化層に対しては、Ｃｕ配線層が酸化した場合に行った水素ガスによる還元プロセスでは効果が得られない。そのため、物理スパッタによるエッチングが必須となる。したがって、このようなアスペクト比の異なる貫通接続孔６１及び接続孔６２であって、高アスペクト比の貫通接続孔６１のビア底部の配線５３ＡがＡｌ配線である場合には、上述のアンカー処理がより効果的となる。
【００８９】
［貫通接続孔６１と接続孔６２の接続孔形成工程］
図２０を参照して、上述したステップＳ１における貫通接続孔６１と接続孔６２を形成する接続孔形成工程の詳細について説明する。
【００９０】
第１の工程において、図８に示した状態の第１の半導体基板３１の裏面３１ｂ側の層間絶縁膜５９上の全面にレジスト２０１が塗布された後、図２０Ａに示されるように、低ＡＲの接続孔６２に対応する領域のレジスト２０１が開口される。
【００９１】
第２の工程において、図２０Ｂに示されるように、レジスト２０１の開口領域に合わせて第１の半導体基板３１がエッチングされ、１層目の配線４０に達する接続孔６２が形成される。接続孔６２の形成後、パターニングされたレジスト２０１は除去される。
【００９２】
第３の工程において、図２０Ｃに示されるように、高ＡＲの貫通接続孔６１に対応する領域を開口するように、レジスト２０２が第１の半導体基板３１の裏面３１ｂ側にパターニングされる。
【００９３】
第４の工程において、図２０Ｄに示されるように、レジスト２０２の開口領域に合わせて第１の半導体基板３１がエッチングされ、第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１が形成される。貫通接続孔６１の形成後、パターニングされたレジスト２０２は除去される。
【００９４】
第５の工程において、図２０Ｅに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に、第１の半導体基板３１と電気的に絶縁するための絶縁膜６３が形成される。
【００９５】
第６の工程において、図２０Ｆに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図９に示した状態となる。
【００９６】
上述したステップＳ１においては、貫通接続孔６１と接続孔６２が、以上のようにして形成される。
【００９７】
［貫通接続孔６１と接続孔６２の第２の実施の形態］
本実施の形態では、図１１を参照して説明したように、第１の半導体基板３１の上に、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２が形成され、接続用配線７２により、貫通接続孔６１の貫通接続導体６４と接続孔６２の接続導体６５が接続されている。
【００９８】
しかし、例えば図２１に示されるように、第１の半導体基板３１にビア間配線２２０を形成し、貫通接続孔６１の貫通接続導体６４と接続孔６２の接続導体６５が接続されるようにしてもよい。
【００９９】
すなわち、図２１は、アスペクト比の異なる貫通接続孔６１と接続孔６２の第２の実施の形態を示している。
【０１００】
［貫通接続孔６１と接続孔６２の第２の実施の形態の形成方法］
図２２を参照して、図２１に示した貫通接続孔６１と接続孔６２の第２の実施の形態の第１の形成方法について説明する。
【０１０１】
第１の工程において、図２２Ａに示されるように、第１の半導体基板３１の裏面３１ｂ側のビア間配線２２０に対応する領域が開口するようにレジスト２２１がパターニングされ、所定の深さでエッチングされる。
【０１０２】
第２の工程において、図２２Ｂに示されるように、低ＡＲの接続孔６２の領域のみが開口されるようにレジスト２２２がパターニングされ、レジスト２２２の開口領域に合わせて第１の半導体基板３１がエッチングされる。図２２Ｃに示されるように、１層目の配線４０に達する接続孔６２が形成された後、パターニングされたレジスト２２２が除去される。
【０１０３】
第３の工程において、図２２Ｄに示されるように、高ＡＲの貫通接続孔６１に対応する領域のみが開口されるように、レジスト２２３が第１の半導体基板３１の裏面３１ｂ側の層間絶縁膜５９上にパターニングされる。
【０１０４】
第４の工程において、図２２Ｅに示されるように、レジスト２２３の開口領域に合わせて第１の半導体基板３１がエッチングされ、第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１が形成される。貫通接続孔６１の形成後、パターニングされたレジスト２２３が除去される。
【０１０５】
第５の工程において、図２２Ｆに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に絶縁膜６３が形成される。
【０１０６】
そして、第６の工程において、図２２Ｇに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図２１に示した状態となる。
【０１０７】
次に、図２３を参照して、図２１に示した貫通接続孔６１と接続孔６２の第２の実施の形態の第２の形成方法について説明する。
【０１０８】
第１の工程において、図２３Ａに示されるように、第１の半導体基板３１の裏面３１ｂ側のビア間配線２２０に対応する領域が開口するようにレジスト２３１がパターニングされ、所定の深さでエッチングされる。
【０１０９】
第２の工程において、図２３Ｂに示されるように、貫通接続孔６１と接続孔６２の両方に対応する領域が開口されるようにレジスト２３２がパターニングされる。そして、図２３Ｃに示されるように、レジスト２３２の開口領域に合わせて第１の半導体基板３１がエッチングされ、接続孔６２と貫通接続孔６１が同時に形成される。接続孔６２と貫通接続孔６１の形成後、パターニングされたレジスト２３２は除去される。
【０１１０】
第３の工程において、図２３Ｄに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に絶縁膜６３が形成される。
【０１１１】
そして、第４の工程において、図２３Ｅに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図２１に示した状態となる。
【０１１２】
以上のようにして形成された第２の実施の形態の貫通接続孔６１と接続孔６２に対しても、上述したアンカー処理が有効である。
【０１１３】
［貫通接続孔６１と接続孔６２の第３の実施の形態］
図２４は、アスペクト比の異なる貫通接続孔６１と接続孔６２の第３の実施の形態を示している。
【０１１４】
図２４に示される第３の実施の形態では、貫通接続孔６１と接続孔６２が接続用配線を介さずに、直接接続されている。
【０１１５】
［貫通接続孔６１と接続孔６２の第３の実施の形態の形成方法］
図２５を参照して、図２４に示した貫通接続孔６１と接続孔６２の第３の実施の形態の形成方法について説明する。
【０１１６】
第１の工程において、図２５Ａに示されるように、第１の半導体基板３１の裏面３１ｂ側の貫通接続孔６１と接続孔６２の両方に対応する領域が開口するようにレジスト２４１がパターニングされる。
【０１１７】
第２の工程において、図２５Ｂに示されるように、第１の半導体基板３１が所定の深さでエッチングされ、接続孔６２と貫通接続孔６１が同時に形成される。
【０１１８】
第３の工程において、図２５Ｃに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に絶縁膜６３が形成される。
【０１１９】
そして、第４の工程において、図２５Ｄに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図２４に示した状態となる。
【０１２０】
以上のようにして形成された第３の実施の形態の貫通接続孔６１と接続孔６２に対しても、上述したアンカー処理が有効である。
【０１２１】
［アスペクト比が異なる他の実施形態］
上述した例では、貫通接続孔６１及び接続孔６２においてアスペクト比が異なる様々な形態について説明した。しかし、本技術は、接続孔どうしに限らず、貫通接続孔の下部配線と、貫通接続孔と異なるアスペクト比の開口の下部配線表面の処理に適用でき、貫通接続孔と開口それぞれの下部配線表面に対して最適な処理を施すことができる。例えば、図２６Ａおよび図２６Ｂに示されるように、半導体基板２５０の貫通接続孔２５１と配線層２５３が接続用配線２５２で接続されている場合の、貫通接続孔２５１の底部２５１Ａと、接続用配線２５２と配線層２５３の接続面２５４の同時処理にも適用することができる。接続用配線２５２の材料には、銅（Ｃｕ）、タングステン（Ｗ）、Ｃａｐ膜としてＴｉＮなどを用いたアルミニウム（Ａｌ）などを採用することができる。アンカー処理時の成膜材料としては、接続用配線２５２が銅である場合には、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ルテン（Ｒｕ）やその合金を用いることができる。接続用配線２５２がタングステンやアルミニウムである場合には、Ｔｉ，ＴｉＮなどを用いることができる。
【０１２２】
また、同一高さで、アスペクト比が異なる複数の接続孔にも適用可能である。図２７は、同一高さで、高ＡＲと低ＡＲが存在する形態であって、パッド部からの引出し用バンプ構造の例を示している。
【０１２３】
引出し用回路として一般に電源ラインと信号ラインがある。電源ラインは、電気容量が大きく配線抵抗、ビア抵抗を下げたいため、比較的大きなコンタクト面積を有したい。一方、信号ラインは、電気容量は少ないが本数を多く設置したいため、微細バンプを形成したいため、コンタクト面積も小さくしたい。そのため、図２７に示されるように、電源ライン用にはコンタクト面積を大きくしたバンプ構造（低ＡＲの接続孔）が用いられ、信号ライン用にはコンタクト面積を小さくしたバンプ構造（高ＡＲの接続孔)が用いられる。
【０１２４】
これらのバンプを同時に形成加工した際に、加工後のパッド接続界面の清浄さが大面積バンプでは得られ易いのに対し、小面積バンプでは微細で多数設置するために安定して清浄な状態が得られ難い。そこで、上述した本技術のアンカー処理により、低ＡＲと高ＡＲで掘れ量を変えて、各々に最適な処理を施すことで同時にバンプメタルを形成しても安定した接触抵抗を得ることができる。なお、電源ライン以外にもコンタクト面積を大きくする構造物としては、放熱用の引出し構造などもある。
【０１２５】
以上をまとめると、本技術のアンカー処理は、異なるアスペクト比の複数の開口（接続孔を含む）それぞれの下部配線表面の処理に適用でき、アスペクト比の差が２倍以上あり、コンタクトの径（開口）が０．１μｍないし１００μｍの範囲に特に有効である。
【０１２６】
［電子機器への適用例］
上述した固体撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１２７】
図２８は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１２８】
図２８に示される撮像装置３０１は、光学系３０２、シャッタ装置３０３、固体撮像装置３０４、制御回路３０５、信号処理回路３０６、モニタ３０７、およびメモリ３０８を備えて構成され、静止画像および動画像を撮像可能である。
【０１２９】
光学系３０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像装置３０４に導き、固体撮像装置３０４の受光面に結像させる。
【０１３０】
シャッタ装置３０３は、光学系３０２および固体撮像装置３０４の間に配置され、制御回路３０５の制御に従って、固体撮像装置３０４への光照射期間および遮光期間を制御する。
【０１３１】
固体撮像装置３０４は、上述した固体撮像装置１により構成される。固体撮像装置３０４は、光学系３０２およびシャッタ装置３０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像装置３０４に蓄積された信号電荷は、制御回路３０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像装置３０４は、それ単体でワンチップとして構成されてもよいし、光学系３０２ないし信号処理回路３０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。
【０１３２】
制御回路３０５は、固体撮像装置３０４の転送動作、および、シャッタ装置３０３のシャッタ動作を制御する駆動信号を出力して、固体撮像装置３０４およびシャッタ装置３０３を駆動する。
【０１３３】
信号処理回路３０６は、固体撮像装置３０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０７に供給されて表示されたり、メモリ３０８に供給されて記憶（記録）されたりする。
【０１３４】
上述した実施の形態においては、固体撮像装置に本技術を適用した例について説明したが、本技術は固体撮像装置に限らず、メモリ素子、多機能素子などの各種の半導体装置にも適用可能である。換言すれば、第１の半導体基板と第２の半導体基板の貼り合わせで構成され、第１の半導体基板を貫通して第２の半導体基板に接続する貫通接続孔を少なくとも有する半導体装置に適用可能である。
【０１３５】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３６】
なお、本技術は以下のような構成も取ることができる。
（１）
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第１の工程を含む
半導体装置の製造方法。
（２）
前記第１の開口は、前記第１の半導体基板を貫通する貫通接続孔であり、前記第２の開口は、前記第１の半導体基板内の接続孔である
前記（１）に記載の半導体装置の製造方法。
（３）
前記第１の開口と第２の開口それぞれは、同一高さで、アスペクト比が異なる接続孔である
前記（１）に記載の半導体装置の製造方法。
（４）
前記第１の工程後に、同一チャンバで、前記バリアメタル膜の成膜のみを行う第２の工程をさらに含む
前記（１）ないし（３）のいずれかに記載の半導体装置の製造方法。
（５）
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された
半導体装置。
（６）
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置
を備える電子機器。
【符号の説明】
【０１３７】
１ 固体撮像装置， ２ 画素， ２２ 第１の半導体基板， ２６ 第２の半導体基板， ３１ 第１の半導体基板， ４５ 第２の半導体基板， ６１ 貫通接続孔， ６２ 接続孔， ６３ 絶縁膜， ６４ 貫通接続導体， ６５ 接続導体， ７２ 接続配線（電極パッド）， ８１ バリアメタル膜， ８２ Ｃｕシード層， ３０１ 撮像装置， ３０４ 固体撮像装置
【技術分野】
【０００１】
本技術は、半導体装置、半導体装置の製造方法、および電子機器に関し、特に、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにする半導体装置、半導体装置の製造方法、および電子機器に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これらの固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話機やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＣＭＯＳイメージセンサ（ＭＯＳ型固体撮像装置）が多く用いられている。
【０００３】
ＭＯＳ型固体撮像装置は、光電変換部となるフォトダイオードと複数の画素トランジスタとで構成される単位画素が２次元アレイ状に複数配列された画素領域と、その周辺の周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、及び増幅トランジスタの３トランジスタ、あるいはそれに選択トランジスタを加えた４トランジスタで構成される。
【０００４】
このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された第１の半導体基板と、信号処理を行うロジック回路が形成された第２の半導体基板を電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、第１の半導体基板と第２の半導体基板を貼り合わせて薄肉化（薄膜化）し、電気的接続構造をとる半導体装置が本出願人より提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４５５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような２つの半導体基板を貼り合わせて、電気的接続構造をとる半導体装置では、アスペクト比の異なる複数の接続孔が存在する。例えば、貼り合わせた基板間を接続するような深い接続孔と、片方の半導体基板内のみで貫通する浅い接続孔が存在する。
【０００７】
アスペクト比の異なる複数の接続孔に対してエッチング等の処理を同時に行う場合、アスペクト比が異なることにより最適な処理量が異なるので、両方の接続孔に対して最適な処理が施せないという問題があった。
【０００８】
本技術は、このような状況に鑑みてなされたものであり、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにするものである。
【課題を解決するための手段】
【０００９】
本技術の第１の側面の半導体装置の製造方法は、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第１の工程を含む。
【００１０】
本技術の第２の側面の半導体装置は、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造されたものである。
【００１１】
本技術の第３の側面の電子機器は、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置を備える。
【００１２】
本技術の第１乃至第３の側面においては、第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程が含まれる。
【００１３】
固体撮像装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
【発明の効果】
【００１４】
本技術の第１乃至第３の側面によれば、アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができる。
【図面の簡単な説明】
【００１５】
【図１】本技術が適用された固体撮像装置の概略構成図である。
【図２】図１の固体撮像装置の基板構成について説明する図である。
【図３】固体撮像装置の製造方法を説明する図である。
【図４】固体撮像装置の製造方法を説明する図である。
【図５】固体撮像装置の製造方法を説明する図である。
【図６】固体撮像装置の製造方法を説明する図である。
【図７】固体撮像装置の製造方法を説明する図である。
【図８】固体撮像装置の製造方法を説明する図である。
【図９】固体撮像装置の製造方法を説明する図である。
【図１０】固体撮像装置の製造方法を説明する図である。
【図１１】固体撮像装置の製造方法を説明する図である。
【図１２】固体撮像装置の製造方法を説明する図である。
【図１３】固体撮像装置の製造方法を説明する図である。
【図１４】貫通接続孔及び接続孔付近の概略拡大図である。
【図１５】図９から図１０に示す状態までの工程を説明するフローチャートである。
【図１６】アンカー処理を行うチャンバ構成を説明する図である。
【図１７】アンカー処理の具体的な設定値の例について説明する図である。
【図１８】アンカー処理の具体的な設定値の例について説明する図である。
【図１９】配線材料が異なる実施の形態を示す図である。
【図２０】図１５のステップＳ１の詳細工程を説明する図である。
【図２１】貫通接続孔と接続孔の第２の実施の形態を説明する図である。
【図２２】第２の実施の形態の第１の形成方法を説明する図である。
【図２３】第２の実施の形態の第２の形成方法を説明する図である。
【図２４】貫通接続孔と接続孔の第３の実施の形態を説明する図である。
【図２５】第３の実施の形態の形成方法を説明する図である。
【図２６】アスペクト比が異なる他の実施形態を示す図である。
【図２７】アスペクト比が異なる他の実施形態を示す図である。
【図２８】本技術を適用した電子機器としての撮像装置のブロック図である。
【発明を実施するための形態】
【００１６】
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成・製造方法
２．貫通接続導体及び接続導体の埋め込み処理の詳細
【００１７】
＜１．固体撮像装置の概略構成・製造方法＞
［固体撮像装置の概略構成例］
図１は、本技術が適用された半導体装置の例としての固体撮像装置の概略構成を示している。図１の固体撮像装置１は、裏面照射型のＭＯＳ型固体撮像装置である。
【００１８】
図１の固体撮像装置１は、例えばシリコン基板等の半導体基板１１に、複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
【００１９】
画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。画素２は、その他、選択トランジスタを追加した４つのトランジスタで構成することもできる。
【００２０】
画素２は、１つの単位画素として構成することができる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００２１】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００２２】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成された信号電荷に基づく画素信号をカラム信号処理回路５に供給する。
【００２３】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)や、信号増幅、ＡＤ変換等の信号処理を行う。
【００２４】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００２５】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００２６】
図２を参照して、図１の固体撮像装置１の基板構成について説明する。
【００２７】
図２Ａは、従来のＭＯＳ型固体撮像装置１５１の基板構成を示している。従来のＭＯＳ型固体撮像装置１５１は、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジック回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。
【００２８】
これに対して、図２Ｂ及び図２Ｃは、図１の固体撮像装置１の基板構成を示している。図１の固体撮像装置１は、図２Ｂに示すように、第１の半導体チップ２２に画素領域２３と制御回路２４を搭載し、第２の半導体チップ２６に、信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体基板１１として固体撮像装置１が構成される。
【００２９】
あるいは、図１の固体撮像装置１は、図２Ｃに示すように、第１の半導体チップ２２に画素領域２３を搭載し、第２の半導体チップ２６に、制御回路２４と信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ２２及び２６を相互に電気的に接続して１つの半導体基板１１として固体撮像装置１が構成される。
【００３０】
なお、以下の本実施の形態に係る固体撮像装置１は、図２Ｂに示す構成が採用されているものとして説明する。
【００３１】
［固体撮像装置の製造方法］
図３ないし図１３を参照して、固体撮像装置１の製造方法を説明する。
【００３２】
先ず、図３に示されるように、第１の半導体基板３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御回路２４が形成される。すなわち、半導体基板（例えばシリコン基板）３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）が形成され、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３が形成される。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成され、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成される。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成される。
【００３３】
フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜（不図示）を介してゲート電極３６が形成され、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１およびＴｒ２が形成される。図３では、複数の画素トランジスタの代表として、２つの画素トランジスタＴｒ１およびＴｒ２が示されている。例えば、フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。素子分離領域３８は、第１の半導体基板３１を酸化処理してシリコン酸化膜を形成するいわゆるＬＯＣＯＳや、第１の半導体基板３１内に溝を開口し、その溝にシリコン酸化膜を埋めるＳＴＩ（Shallow Trench Isolation）や、ノードとなる拡散層とは異なる導電型の不純物拡散層で形成される。
【００３４】
一方、制御回路２４側では、制御回路２４を構成するＭＯＳトランジスタが第１の半導体基板３１に形成される。図３では、制御回路２４を構成するＭＯＳトランジスタの代表としてＭＯＳトランジスタＴｒ３およびＴｒ４が示されている。ＭＯＳトランジスタＴｒ３およびＴｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜（不図示）を介して形成したゲート電極３６により形成される。
【００３５】
次いで、第１の半導体基板３１の表面上に、１層目の層間絶縁膜３９が形成され、その後、層間絶縁膜３９に接続孔を形成して、所要のトランジスタに接続する接続導体４４が形成される。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、ゲート電極３６やソース／ドレイン領域３３に接続するコンタクト開口（後に接続導体４４で埋める）をするためのエッチングにおけるエッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜が積層される。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９が形成される。そして、１層目の層間絶縁膜３９に深さの異なる接続孔が、エッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成される。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔が形成される。そして、各接続孔に接続導体４４が埋め込まれる。前記のコンタクト開口におけるエッチングストッパが不要な場合には、第２絶縁薄膜４３ｂを形成しないことも可能である。
【００３６】
次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層の配線４０を形成して多層配線層４１が形成される。配線４０は、例えば、銅（Ｃｕ）配線で形成される。配線４０が銅配線で構成される場合、配線４０は、Ｃｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層４１上に配線４０のキャップ膜、いわゆる保護膜４２が形成される。これまでの工程で、半製品状態の画素領域２３及び制御回路２４を有する第１の半導体基板３１が形成される。
【００３７】
一方、図４に示されるように、第２の半導体基板４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５が形成される。すなわち、半導体基板（例えばシリコン基板）４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるように、ロジック回路を構成する複数のＭＯＳトランジスタが形成される。ここでは、複数のＭＯＳトランジスタを代表して、ＭＯＳトランジスタＴｒ６、Ｔｒ７、及びＴｒ８が示されている。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、及びＴｒ８は、それぞれ、１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。各ＭＯＳトランジスタはＣＭＯＳトランジスタで構成することができる。
【００３８】
次いで、第２の半導体基板４５の表面上に、１層目の層間絶縁膜４９が形成され、その後、層間絶縁膜４９に接続孔を形成し、所要のトランジスタに接続する接続導体５４が形成される。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜が積層される。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９が形成される。そして、１層目の層間絶縁膜４９に深さの異なる接続孔が、エッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成される。次いで、各接続孔に連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングして接続孔が形成される。そして、各接続孔に接続導体４４が埋め込まれる。
【００３９】
一方、各チップ部となる領域の所要の位置において、第１層の層間絶縁膜４９の表面から第２の半導体基板４５内の所望の深さ位置にわたって接続孔が形成され、この接続孔内に取り出し電極用の接続導体５１が埋め込まれる。この接続導体５１としては、例えば銅（Ｃｕ）、タングステン（Ｗ）、ポリシリコンなどで形成することができる。接続導体５１を埋め込む前に、接続孔の内壁面に接続導体５１と第２の半導体基板４５とを絶縁するための絶縁膜５２が形成される。
【００４０】
次いで、各接続導体５４及び電極取り出し用の接続導体５１に接続するように、層間絶縁膜４９を介して複数層、本例では３層の配線５３を形成して多層配線層５５が形成される。配線５３は、例えば銅（Ｃｕ）配線で形成される。上述と同様に、多層配線層５５上に配線５３のキャップ膜、いわゆる保護膜５６が形成される。これまでの工程で、半製品状態のロジック回路２５を有する第２の半導体基板４５が形成される。
【００４１】
次に、図５に示すように、第１の半導体基板３１と第２の半導体基板４５が、互いの多層配線層４１及び５５が向き合うように、貼り合わせられる。貼り合わせは、例えばプラズマ接合と、接着剤による接合があるが、本実施の形態では、プラズマ接合により行われるものとする。プラズマ接合の場合は、図６に示すように、第１の半導体基板３１と第２の半導体基板４５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいはＳｉＣ膜などの膜５７が形成される。この膜５７が形成された接合面をプラズマ処理して重ね合わせ、その後アニール処理して両者が接合される。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。接着剤接合の場合は、図７に示すように、第１及び第２の半導体基板３１及び４５の接合面の一方に接着剤層５８が形成され、この接着剤層５８を介して重ね合わせて両者が接合される。
【００４２】
次に、図８に示されるように、第１の半導体基板３１の裏面３１ｂ側から研削、研磨して第１の半導体基板３１が薄膜化される。この薄膜化は、フォトダイオード（ＰＤ）が臨むように行われる。薄膜化したのち、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層（不図示）が形成される。元々の第１の半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば１μｍないし１０μｍ、好ましくは１μｍないし５μｍ程度となるように、第１の半導体基板３１が薄膜化される。従来、このような薄膜化は、別途用意した支持基板を貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄膜化が行われる。薄膜化の後、基板裏面上に例えばシリコン酸化膜などによる層間絶縁膜５９が形成される。この第１の半導体基板３１の裏面３１ｂが裏面照射型の固体撮像装置として構成されたときの、光入射面となる。
【００４３】
次に、図９に示されるように、薄膜化した第１の半導体基板３１に対し、各チップ部となる領域の所要の位置に、裏面３１ｂ側から第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１が形成される。また、第１の半導体基板３１に、この貫通接続孔６１に近接して裏面３１ｂ側から第１の半導体基板３１内の１層目の配線４０に達する接続孔６２が形成される。貫通接続孔６１や接続孔６２のコンタクト径は１ないし５μｍのサイズで形成することができる。貫通接続孔６１及び接続孔６２は、第１の半導体基板３１を薄膜化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。貫通接続孔６１及び接続孔６２のコンタクト深さは、例えば５μｍないし１５μｍ程度の深さとすることができる。次いで、貫通接続孔６１及び接続孔６２の内壁面に、第１の半導体基板３１と電気的に絶縁するための絶縁膜６３が形成される。
【００４４】
この時点では未だ画素領域２３の製造プロセスとしてオンチップカラーフィルタ、オンチップマイクロレンズの加工工程を経ておらず、未完成である。また、ロジック回路２５においても、回路技術として最適な最上層の配線５３までの工程であって未完成である。このことは製造コストの抑制を可能にする。
【００４５】
次に、図１０に示されるように、貫通接続孔６１及び接続孔６２内に貫通接続導体６４及び接続導体６５が埋め込まれる。これら貫通接続導体６４及び接続導体６５は、例えば銅（Ｃｕ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属を用いることができる。その後、第１の半導体基板３１の裏面全面に絶縁保護膜６６が形成される。絶縁保護膜６６としては、例えばＳｉＣＮ膜、プラズマ・シリコン窒化膜、ＳｉＣ膜などを用いることができる。
【００４６】
次に、図１１に示されるように、遮光すべき領域上に遮光膜６７が形成される。図１１では遮光膜６７が模式的に制御回路２４上に形成されているが、その他画素トランジスタ上にも形成される。遮光膜６７としては、例えばタングステンなどの金属膜を用いることができる。この遮光膜６７を、接地電位とされた半導体ウェル領域３２に電気的に接続させることで、遮光膜６７が電気的にフローティング状態になるのを避けることができる。また、半導体ウェル領域３２に電気的に接続された遮光膜６７に接地電位を与えることにより、半導体ウェル領域３２が電気的にフローティング状態になるのを避けることができる。この遮光膜６７を被覆するように、全面にパシベーション膜６８が形成される。パシベーション膜６８としては、例えばプラズマ・シリコン窒化膜、ＣＶＤ−ＳｉＮ膜などを用いる。
【００４７】
次いで、パシベーション膜６８及び絶縁保護膜６６の、貫通接続導体６４及び接続導体６５に対応する部分に接続孔６９を形成した後、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２が形成される。バリアメタル膜７１は、例えばＴｉ(下)／ＴｉＮ(上)の積層膜で形成される。接続用配線７２は、接続孔６９を通じて貫通接続導体６４と接続導体６５に接続される。この接続用配線７２は、画素領域２３及び制御回路２４と、ロジック回路２５との接続に用いられると共に、上面からの取り出し電極、いわゆる電極パッドの役割を担う。以後、接続用配線７２を電極パッド７２ともいう。
【００４８】
従って、第１の半導体基板３１に形成された画素領域２３及び制御回路２４からなるイメージセンサと、第２の半導体基板４５に形成されたロジック回路２５とは、接続導体６５、電極パッド７２、貫通接続導体６４を通じて電気的に接続される。その後、電極パッド７２、パシベーション膜６８、及び絶縁保護膜６６の上に、平坦化膜７３が形成される。
【００４９】
次に、図１２に示されるように、各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７４が平坦化膜７３上に形成され、その上にオンチップマイクロレンズ７５が形成される。各オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５は、画素領域２３の各単位画素に対応して形成される。なお、図１２では、本実施の形態の理解を容易にするために、オンチップカラーフィルタ７４及びオンチップマイクロレンズ７５を除く基板断面構造を拡大して示している。このため、単位画素のピッチ寸法に対してオンチップカラーフィルタ７４及びオンチップマイクロレンズ７５のピッチ寸法が縮小されて表示されている。次いで、レンズ材料膜７５ａ及び平坦化膜７３を選択的にエッチング除去することにより、電極パッド７２が露出される。
【００５０】
一方、第２の半導体基板４５側では、図１３に示されるように、表面を研削、研磨して、取り出し電極となる接続導体５１の面が露出される。そして、第２の半導体基板４５の接続導体５１が露出された面にパシベーション膜７６が形成された後、接続導体５１に対応する開口７７が形成され、開口７７を通じて接続導体５１に電気的に接続した球状をなす電極バンプ７８が形成される。
【００５１】
以上により、第１の半導体基板３１においては、画素領域２３、制御回路２４が完成品状態となる。第２の半導体基板４５においては、ロジック回路２５が完成品状態になる。そして、最後に、図１３に示される、第１の半導体基板３１と第２の半導体基板４５が接合されて構成される接合基板が各チップに分割されて、図１および図２Ｂに示される固体撮像装置１が完成する。すなわち、図１３の第１の半導体基板３１のチップ単位が図２Ｂの第１の半導体チップ２２に相当し、図１３の第２の半導体基板４５のチップ単位が図２Ｂの第２の半導体チップ２６に相当する。
【００５２】
固体撮像装置１において、電極パッド７２を用いるときは、電極パッド７２に対してワイヤボンディングにて外部配線と接続することができ、電極バンプ７８を用いるときは、フェースダウンボンディングにて外部配線と接続することができる。したがって、ユーザの希望に応じて、電極パッド７２と電極バンプ７８のどちらでも利用することができる。
【００５３】
固体撮像装置１に対する検査は、例えば電極パッド７２を用いて行われる。また、検査の回数は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の２回である。
【００５４】
上述した固体撮像装置１の製造方法によれば、第１の半導体基板３１のチップ部に画素領域２３及び制御回路２４を形成し、第２の半導体基板４５のチップ部に信号処理するロジック回路２５を形成している。このように画素領域２３の機能とロジック回路２５の機能を異なるチップ部に形成した構成であるので、画素領域２３、ロジック回路２５のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素領域２３、ロジック回路２５それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置１を提供することができる。
【００５５】
図２Ｃの構成を採用すれば、第１の半導体チップ２２側には光を受ける画素領域２３を形成するだけで良く、その制御回路２４及びロジック回路２５は分離して第２の半導体チップ２６に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。
【００５６】
上述した製造方法によれば、画素領域２３及び制御回路２４を有する第１の半導体基板３１と、ロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄膜化（薄肉化）している。つまり、第２の半導体基板４５が、第１の半導体基板３１の薄膜化の際の支持基板として用いられている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄膜化後に貫通接続孔６１の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。また、貫通接続導体６４及び接続導体６５は、低アスペクト比の貫通接続孔６１及び接続孔６２に埋め込まれるので、被覆性の良いタングステン（Ｗ）などの金属材料は勿論のこと、被覆性の悪い例えば銅（Ｃｕ）などの金属材料を用いることができる。つまり、接続導体材料の制約を受けることがない。これにより、画素領域２３及び制御回路２４と、ロジック回路２５の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置１を製造することができる。
【００５７】
＜２．貫通接続導体６４及び接続導体６５の埋め込み処理の詳細＞
次に、上述した固体撮像装置１の製造方法のうち、貫通接続導体６４及び接続導体６５の埋め込み処理の詳細について説明する。すなわち、図９と図１０を参照して説明した工程の詳細について説明する。
【００５８】
［貫通接続孔６１及び接続孔６２付近の拡大図］
図１４Ａは、図１０に示した構成を、以下の説明に関係する部分のみ示した、貫通接続孔６１及び接続孔６２付近の概略図を示し、さらに図１４Ｂは、貫通接続孔６１の拡大図を示している。
【００５９】
図１４Ｂに示されるように、貫通接続孔６１の絶縁膜６３と貫通接続導体６４の間には、貫通接続導体６４（Ｃｕ）の拡散を防止するバリアメタル膜８１と、電解めっき法により貫通接続導体６４を埋め込む際の電極となるＣｕシード層８２が形成されている。バリアメタル膜８１の材料には、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）及び、その窒化膜、炭化膜等を用いることができる。本実施の形態においては、バリアメタル膜８１としてタンタルが用いられる。接続孔６２でも同様に、バリアメタル膜８１とＣｕシード層８２が形成されている。
【００６０】
図１４Ａに示されるように、貫通接続孔６１は、第２の半導体基板４５と貼り合わせ面を介して接続するため、第１の半導体基板３１内の接続孔６２に比べ深くなる。すなわち、貫通接続孔６１と接続孔６２は、アスペクト比が異なる接続孔である。以下、貫通接続孔６１を高ＡＲ（Aspect Ratio）ビア、接続孔６２を低ＡＲビアと呼ぶこともある。
【００６１】
ドライエッチング加工時のエッチング最適時間の調整は、高ＡＲビアと低ＡＲビアと比較すると、深いビア底を有する貫通接続孔６１の方が困難である。また、エッチング後の残渣除去のためのアッシング、薬液洗浄による除去の最適化も、貫通接続孔６１の方が容易ではない。そのため、貫通接続孔６１では、バリアメタル膜８１の成膜前に、前処理として、物理的に残渣物を除去するための物理スパッタによるエッチングを行うことが有効である。
【００６２】
しかし、その前処理は、低ＡＲビアである接続孔６２に対しても同時に施されることになるため、浅いビア底を有する接続孔６２に対しては過剰にエッチングを行ってしまうという問題が生じる。接続孔６２に対して過剰にエッチングが行われた場合、接続孔６２の下部の配線４０が削られて接続孔６２の底付近の内壁に飛散し、のちに形成するバリアメタル膜８１のカバレッジ性が低下する。バリアメタル膜８１のカバレッジ性が低下すると、Ｃｕシード層８２との密着性不足、Ｃｕシード層８２の不足によるＣｕボイドが形成され、電気抵抗の不安定化及び接続ビア信頼性の劣化を引き起こす可能性がある。すなわち、洗浄化が困難な高ＡＲビアの貫通接続孔６１と、洗浄化が容易な低ＡＲビアの接続孔６２とでは、物理的除去量が異なるため、両ビアで安定したビア抵抗を得ることが難しいという問題がある。
【００６３】
そこで、本技術が適用される固体撮像装置１では、図１５に示す方法を実施することにより、高ＡＲビアと低ＡＲビアの両方に最適な処理を施すようになされている。
【００６４】
［接続経路形成処理フロー］
図１５は、固体撮像装置１において、低ＡＲビアと高ＡＲビアの両ビアの形成し、そこに接続導体を埋め込むまでの処理である、接続導体埋め込み処理のフローチャートである。
【００６５】
初めに、ステップＳ１において、図９に示したように、第１の半導体基板３１の裏面３１ｂ側から、アスペクト比の異なる複数の接続孔、すなわち、貫通接続孔６１と接続孔６２を形成する接続孔形成工程が実施される。
【００６６】
ステップＳ２において、貫通接続孔６１と接続孔６２に対して、２００ないし３００℃の水素ガスで洗浄する水素洗浄工程が実施される。貫通接続孔６１と接続孔６２のビア底部のＣｕ配線表面には、自然酸化によるＣｕ酸化物が形成されている。次のアンカー処理工程では、低ＡＲビアの接続孔６２のビア底部に対してはエッチングを積極的に行わないので、Ｃｕ酸化物が除去されない可能性がある。そこで、水素ガスによる還元プロセスを施すことで、低ＡＲビアの接続孔６２のビア底部のＣｕ配線表面を、清浄な金属間結合が形成される界面とすることができる。
【００６７】
ステップＳ３において、バリアメタル膜８１を形成するチャンバで、貫通接続孔６１及び接続孔６２に対して同時に、バリアメタル膜８１の成膜と、アルゴンガスによる物理エッチングを同時に行うアンカー処理工程が実施される。アンカー処理工程では、高ＡＲビアの貫通接続孔６１のビア底部に対しては物理エッチングが積極的に行われるが、低ＡＲビアの接続孔６２のビア底部に対しては物理エッチングが積極的に行われない（掘れ量はゼロに近い）。したがって、高ＡＲビアの貫通接続孔６１のビア底部の掘れ量は、低ＡＲビアの接続孔６２のビア底部の掘れ量に比して大きくなる。
【００６８】
ステップＳ４において、バリアメタル膜８１を形成するチャンバで、アルゴンガスによる物理エッチングを停止し、バリアメタル膜８１の成膜のみを、貫通接続孔６１及び接続孔６２に対して同時に行うバリアメタル膜成膜工程が実施される。
【００６９】
ステップＳ５において、バリアメタル膜８１成膜後の貫通接続孔６１及び接続孔６２にＣｕシード層８２を形成するＣｕシード層形成工程が実施される。
【００７０】
そして、ステップＳ６において、貫通接続孔６１及び接続孔６２に、貫通接続導体６４及び接続導体６５として銅（Ｃｕ）を電解めっき法により埋め込むＣｕ埋め込み工程が実施される。
【００７１】
以上のように、接続導体埋め込み処理では、アスペクト比の異なる複数の接続孔（貫通接続孔６１と接続孔６２）に対して、バリアメタル膜８１の成膜と、アルゴンガスによる物理エッチング（逆スパッタリング）を同時に行うアンカー処理が実施される。このアンカー処理では、高ＡＲビアの貫通接続孔６１の底部に対しては掘れ量（エッチング量）を多くし、低ＡＲビアの接続孔６２の底部に対しては掘れ量を抑制することができる。これにより、アスペクト比の異なる複数の接続孔のビア底部で、安定した電気抵抗を得ることができるようになる。
【００７２】
［アンカー処理のためのチャンバ構成］
図１６は、アンカー処理を行うスパッタ装置１０１のチャンバ構成を示している。
【００７３】
スパッタ装置１０１のチャンバ１１１は、低圧遠隔イオン化スパッタが可能となるように、ターゲット用ＤＣ電源１１２に接続された強磁場カソードマグネット１１３を搭載している。また、チャンバ１１１は、ステージバイアス電源１１６が接続された基板ステージ１１５を有し、高周波バイアス印加機構を搭載している。基板ステージ１１５には、ウェハ１１４として、第１の半導体基板３１と第２の半導体基板４５の接合基板が載置される。
【００７４】
このようなチャンバ１１１を有するスパッタ装置１０１では、ステージバイアス電源１１６のパワー（電力）を調整することで、アルゴンイオンによるエッチング量を調整可能である。また、ターゲット用ＤＣ電源１１２のパワーを調整することで、ターゲット（Ｔａ）１１７の放出量を調整可能である。
【００７５】
また、チャンバ１１１は、ターゲット（Ｔａ）１１７からのバリアメタルスパッタ膜の放出とは別に、スパッタガス供給部１１８から供給されるアルゴン（Ａｒ）ガスのイオン化を促進するＩＣＰ（Inductively Coupled Plasma）アンテナ１１９を搭載している。ＩＣＰアンテナ１１９は、ＩＣＰ電源１２０に接続されている。これにより、バリアメタル膜（Ｔａ）成膜と、アルゴンイオンによる物理エッチング量を同時に制御可能となる。
【００７６】
一般に、物理堆積（ＰＶＤ）による成膜を行った場合、スパッタ膜（Ｔａ）のカバレッジ率は、アスペクト比に依存して低下する。一方、アルゴンイオンは、基板バイアスによりビア底まで引き込まれるため、エッチング速度のアスペクト比に対する依存度は小さい。
【００７７】
そこで、図１６に示した構造を有するスパッタ装置１０１により、アンカー処理として、バリアメタル膜８１（Ｔａ膜）の成膜と、アルゴンイオンによるエッチング処理が同時に行われる。この同時処理により、高アスペクト比の貫通接続孔６１のビア底部ではエッチングが進むが、低アスペクト比の接続孔６２のビア底部ではエッチングされることなくバリアメタル膜８１が形成される。したがって、アスペクト比の異なる貫通接続孔６１と接続孔６２に対して最適な処理を施すことができる。
【００７８】
図１７及び図１８を参照して、アンカー処理の具体的な設定値の例について説明する。ただし、以下の設定値はあくまで一例であり、各接続孔のアスペクト比によって最適な設定値が異なることは言うまでもない。
【００７９】
図１７Ａは、高ＡＲの貫通接続孔６１のビア底部の掘れ量を最小とする例であり、貫通接続孔６１のビア底部の掘れ量が１０nm、接続孔６２のビア底部の掘れ量が０nmである例を示している。
【００８０】
図１７Ａに示すような掘れ量とする場合、例えば、アルゴンガス圧力を０．１ないし０．３Ｐａ、ターゲット用ＤＣ電源１１２のパワーを５００Ｗ、ステージバイアス電源１１６のパワーを３００Ｗとすることで実現できる。
【００８１】
図１７Ｂは、高ＡＲの貫通接続孔６１のビア底部の掘れ量を最大とし、低ＡＲの接続孔６２のビア底部も一定の掘れ量を得る場合の例であり、貫通接続孔６１のビア底部の掘れ量が７０nm、接続孔６２のビア底部の掘れ量が３０nmである例を示している。
【００８２】
図１７Ｂに示すような掘れ量とする場合、例えば、アルゴンガス圧力を０．１ないし０．３Ｐａ、ターゲット用ＤＣ電源１１２のパワーを５００Ｗ、ステージバイアス電源１１６のパワーを１０００Ｗとすることで実現できる。
【００８３】
このように、固体撮像装置１においては、高ＡＲの貫通接続孔６１のビア底部の掘れ量を１０ないし７０nmの範囲とし、低ＡＲの接続孔６２のビア底部の掘れ量を０ないし３０nmの範囲とするのが望ましい。
【００８４】
上述したように、ステージバイアス電源１１６のパワーを制御することでエッチング量を調整し、ターゲット用ＤＣ電源１１２のパワーを制御することでバリアメタル膜８１（Ｔａ膜）の膜厚を調整することができる。そこで、ステージバイアス電源１１６のパワーとターゲット用ＤＣ電源１１２のパワーの比で、最適な設定値の範囲を示すと図１８に示すようになる。
【００８５】
図１８に示されるように、ステージバイアス電源１１６とターゲット用ＤＣ電源１１２のパワーの比（ステージバイアスパワー／ＤＣパワー）が０．５ないし２．０の範囲となるように設定すると、高ＡＲビアと低ＡＲビアの両方に最適な処理を行うことができる。なお、アンカー処理後のバリアメタル膜成膜工程では、ステージバイアス電源１１６のパワーを落とすことで、バリアメタル膜８１の成膜のみを行うことができる。
【００８６】
固体撮像装置１は、上述したように、第１の半導体基板３１と第２の半導体基板４５を接合し、第１の半導体基板３１を薄肉化して製造される。２つの半導体基板を接合しない基板では、基板の厚みのばらつきが、層間膜の膜厚ばらつきのみであるのに対し、２つの半導体基板を接合した接合基板では、層間膜の膜厚ばらつきに加えて基板薄肉化時のばらつきが加わる。したがって、接合後に形成した高ＡＲビア（貫通接続孔６１）の深さもばらつきが大きい。そのため、加工後の残渣制御性が困難であり、清浄な界面を得るための物理的な除去処理は有効である。特に、高ＡＲビアを低ＡＲビア（接続孔６２）と同時に加工しようとした場合に、低ＡＲビアへの過剰な加工処理を施さないようにすると、高ＡＲビアの加工不足などが生じるので、物理的な除去で開口するのが有用である。
【００８７】
［配線５３の最上層がアルミニウムの例］
上述した例では、多層配線層４１及び５５の各配線４０および５３がＣｕ配線であるとして説明した。しかし、一般に、容易に入手可能な半導体基板としては、最上層の配線にアルミニウム（Ａｌ）を母材とした配線構造を持つ基板が多い。本実施の形態の例でいうと、図１９に示すように、第２の半導体基板４５の最上層の配線５３ＡがＡｌ配線で形成されている場合に相当する。
【００８８】
貫通接続孔６１のビア底部の配線５３ＡがＡｌ配線である場合、貫通接続孔６１のビア底部のＡｌ配線表面には、自然酸化によるＡｌ酸化層が形成される。このＡｌ酸化層に対しては、Ｃｕ配線層が酸化した場合に行った水素ガスによる還元プロセスでは効果が得られない。そのため、物理スパッタによるエッチングが必須となる。したがって、このようなアスペクト比の異なる貫通接続孔６１及び接続孔６２であって、高アスペクト比の貫通接続孔６１のビア底部の配線５３ＡがＡｌ配線である場合には、上述のアンカー処理がより効果的となる。
【００８９】
［貫通接続孔６１と接続孔６２の接続孔形成工程］
図２０を参照して、上述したステップＳ１における貫通接続孔６１と接続孔６２を形成する接続孔形成工程の詳細について説明する。
【００９０】
第１の工程において、図８に示した状態の第１の半導体基板３１の裏面３１ｂ側の層間絶縁膜５９上の全面にレジスト２０１が塗布された後、図２０Ａに示されるように、低ＡＲの接続孔６２に対応する領域のレジスト２０１が開口される。
【００９１】
第２の工程において、図２０Ｂに示されるように、レジスト２０１の開口領域に合わせて第１の半導体基板３１がエッチングされ、１層目の配線４０に達する接続孔６２が形成される。接続孔６２の形成後、パターニングされたレジスト２０１は除去される。
【００９２】
第３の工程において、図２０Ｃに示されるように、高ＡＲの貫通接続孔６１に対応する領域を開口するように、レジスト２０２が第１の半導体基板３１の裏面３１ｂ側にパターニングされる。
【００９３】
第４の工程において、図２０Ｄに示されるように、レジスト２０２の開口領域に合わせて第１の半導体基板３１がエッチングされ、第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１が形成される。貫通接続孔６１の形成後、パターニングされたレジスト２０２は除去される。
【００９４】
第５の工程において、図２０Ｅに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に、第１の半導体基板３１と電気的に絶縁するための絶縁膜６３が形成される。
【００９５】
第６の工程において、図２０Ｆに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図９に示した状態となる。
【００９６】
上述したステップＳ１においては、貫通接続孔６１と接続孔６２が、以上のようにして形成される。
【００９７】
［貫通接続孔６１と接続孔６２の第２の実施の形態］
本実施の形態では、図１１を参照して説明したように、第１の半導体基板３１の上に、バリアメタル膜７１を介してアルミニウム膜による接続用配線７２が形成され、接続用配線７２により、貫通接続孔６１の貫通接続導体６４と接続孔６２の接続導体６５が接続されている。
【００９８】
しかし、例えば図２１に示されるように、第１の半導体基板３１にビア間配線２２０を形成し、貫通接続孔６１の貫通接続導体６４と接続孔６２の接続導体６５が接続されるようにしてもよい。
【００９９】
すなわち、図２１は、アスペクト比の異なる貫通接続孔６１と接続孔６２の第２の実施の形態を示している。
【０１００】
［貫通接続孔６１と接続孔６２の第２の実施の形態の形成方法］
図２２を参照して、図２１に示した貫通接続孔６１と接続孔６２の第２の実施の形態の第１の形成方法について説明する。
【０１０１】
第１の工程において、図２２Ａに示されるように、第１の半導体基板３１の裏面３１ｂ側のビア間配線２２０に対応する領域が開口するようにレジスト２２１がパターニングされ、所定の深さでエッチングされる。
【０１０２】
第２の工程において、図２２Ｂに示されるように、低ＡＲの接続孔６２の領域のみが開口されるようにレジスト２２２がパターニングされ、レジスト２２２の開口領域に合わせて第１の半導体基板３１がエッチングされる。図２２Ｃに示されるように、１層目の配線４０に達する接続孔６２が形成された後、パターニングされたレジスト２２２が除去される。
【０１０３】
第３の工程において、図２２Ｄに示されるように、高ＡＲの貫通接続孔６１に対応する領域のみが開口されるように、レジスト２２３が第１の半導体基板３１の裏面３１ｂ側の層間絶縁膜５９上にパターニングされる。
【０１０４】
第４の工程において、図２２Ｅに示されるように、レジスト２２３の開口領域に合わせて第１の半導体基板３１がエッチングされ、第１の半導体基板３１を貫通して第２の半導体基板４５の最上層の配線５３に達する貫通接続孔６１が形成される。貫通接続孔６１の形成後、パターニングされたレジスト２２３が除去される。
【０１０５】
第５の工程において、図２２Ｆに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に絶縁膜６３が形成される。
【０１０６】
そして、第６の工程において、図２２Ｇに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図２１に示した状態となる。
【０１０７】
次に、図２３を参照して、図２１に示した貫通接続孔６１と接続孔６２の第２の実施の形態の第２の形成方法について説明する。
【０１０８】
第１の工程において、図２３Ａに示されるように、第１の半導体基板３１の裏面３１ｂ側のビア間配線２２０に対応する領域が開口するようにレジスト２３１がパターニングされ、所定の深さでエッチングされる。
【０１０９】
第２の工程において、図２３Ｂに示されるように、貫通接続孔６１と接続孔６２の両方に対応する領域が開口されるようにレジスト２３２がパターニングされる。そして、図２３Ｃに示されるように、レジスト２３２の開口領域に合わせて第１の半導体基板３１がエッチングされ、接続孔６２と貫通接続孔６１が同時に形成される。接続孔６２と貫通接続孔６１の形成後、パターニングされたレジスト２３２は除去される。
【０１１０】
第３の工程において、図２３Ｄに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に絶縁膜６３が形成される。
【０１１１】
そして、第４の工程において、図２３Ｅに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図２１に示した状態となる。
【０１１２】
以上のようにして形成された第２の実施の形態の貫通接続孔６１と接続孔６２に対しても、上述したアンカー処理が有効である。
【０１１３】
［貫通接続孔６１と接続孔６２の第３の実施の形態］
図２４は、アスペクト比の異なる貫通接続孔６１と接続孔６２の第３の実施の形態を示している。
【０１１４】
図２４に示される第３の実施の形態では、貫通接続孔６１と接続孔６２が接続用配線を介さずに、直接接続されている。
【０１１５】
［貫通接続孔６１と接続孔６２の第３の実施の形態の形成方法］
図２５を参照して、図２４に示した貫通接続孔６１と接続孔６２の第３の実施の形態の形成方法について説明する。
【０１１６】
第１の工程において、図２５Ａに示されるように、第１の半導体基板３１の裏面３１ｂ側の貫通接続孔６１と接続孔６２の両方に対応する領域が開口するようにレジスト２４１がパターニングされる。
【０１１７】
第２の工程において、図２５Ｂに示されるように、第１の半導体基板３１が所定の深さでエッチングされ、接続孔６２と貫通接続孔６１が同時に形成される。
【０１１８】
第３の工程において、図２５Ｃに示されるように、貫通接続孔６１及び接続孔６２の内壁面を含む表面に絶縁膜６３が形成される。
【０１１９】
そして、第４の工程において、図２５Ｄに示されるように、貫通接続孔６１及び接続孔６２のビア底の絶縁膜６３が除去され、図２４に示した状態となる。
【０１２０】
以上のようにして形成された第３の実施の形態の貫通接続孔６１と接続孔６２に対しても、上述したアンカー処理が有効である。
【０１２１】
［アスペクト比が異なる他の実施形態］
上述した例では、貫通接続孔６１及び接続孔６２においてアスペクト比が異なる様々な形態について説明した。しかし、本技術は、接続孔どうしに限らず、貫通接続孔の下部配線と、貫通接続孔と異なるアスペクト比の開口の下部配線表面の処理に適用でき、貫通接続孔と開口それぞれの下部配線表面に対して最適な処理を施すことができる。例えば、図２６Ａおよび図２６Ｂに示されるように、半導体基板２５０の貫通接続孔２５１と配線層２５３が接続用配線２５２で接続されている場合の、貫通接続孔２５１の底部２５１Ａと、接続用配線２５２と配線層２５３の接続面２５４の同時処理にも適用することができる。接続用配線２５２の材料には、銅（Ｃｕ）、タングステン（Ｗ）、Ｃａｐ膜としてＴｉＮなどを用いたアルミニウム（Ａｌ）などを採用することができる。アンカー処理時の成膜材料としては、接続用配線２５２が銅である場合には、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ルテン（Ｒｕ）やその合金を用いることができる。接続用配線２５２がタングステンやアルミニウムである場合には、Ｔｉ，ＴｉＮなどを用いることができる。
【０１２２】
また、同一高さで、アスペクト比が異なる複数の接続孔にも適用可能である。図２７は、同一高さで、高ＡＲと低ＡＲが存在する形態であって、パッド部からの引出し用バンプ構造の例を示している。
【０１２３】
引出し用回路として一般に電源ラインと信号ラインがある。電源ラインは、電気容量が大きく配線抵抗、ビア抵抗を下げたいため、比較的大きなコンタクト面積を有したい。一方、信号ラインは、電気容量は少ないが本数を多く設置したいため、微細バンプを形成したいため、コンタクト面積も小さくしたい。そのため、図２７に示されるように、電源ライン用にはコンタクト面積を大きくしたバンプ構造（低ＡＲの接続孔）が用いられ、信号ライン用にはコンタクト面積を小さくしたバンプ構造（高ＡＲの接続孔)が用いられる。
【０１２４】
これらのバンプを同時に形成加工した際に、加工後のパッド接続界面の清浄さが大面積バンプでは得られ易いのに対し、小面積バンプでは微細で多数設置するために安定して清浄な状態が得られ難い。そこで、上述した本技術のアンカー処理により、低ＡＲと高ＡＲで掘れ量を変えて、各々に最適な処理を施すことで同時にバンプメタルを形成しても安定した接触抵抗を得ることができる。なお、電源ライン以外にもコンタクト面積を大きくする構造物としては、放熱用の引出し構造などもある。
【０１２５】
以上をまとめると、本技術のアンカー処理は、異なるアスペクト比の複数の開口（接続孔を含む）それぞれの下部配線表面の処理に適用でき、アスペクト比の差が２倍以上あり、コンタクトの径（開口）が０．１μｍないし１００μｍの範囲に特に有効である。
【０１２６】
［電子機器への適用例］
上述した固体撮像装置１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像装置、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１２７】
図２８は、本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１２８】
図２８に示される撮像装置３０１は、光学系３０２、シャッタ装置３０３、固体撮像装置３０４、制御回路３０５、信号処理回路３０６、モニタ３０７、およびメモリ３０８を備えて構成され、静止画像および動画像を撮像可能である。
【０１２９】
光学系３０２は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を固体撮像装置３０４に導き、固体撮像装置３０４の受光面に結像させる。
【０１３０】
シャッタ装置３０３は、光学系３０２および固体撮像装置３０４の間に配置され、制御回路３０５の制御に従って、固体撮像装置３０４への光照射期間および遮光期間を制御する。
【０１３１】
固体撮像装置３０４は、上述した固体撮像装置１により構成される。固体撮像装置３０４は、光学系３０２およびシャッタ装置３０３を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。固体撮像装置３０４に蓄積された信号電荷は、制御回路３０５から供給される駆動信号（タイミング信号）に従って転送される。固体撮像装置３０４は、それ単体でワンチップとして構成されてもよいし、光学系３０２ないし信号処理回路３０６などと一緒にパッケージングされたカメラモジュールの一部として構成されてもよい。
【０１３２】
制御回路３０５は、固体撮像装置３０４の転送動作、および、シャッタ装置３０３のシャッタ動作を制御する駆動信号を出力して、固体撮像装置３０４およびシャッタ装置３０３を駆動する。
【０１３３】
信号処理回路３０６は、固体撮像装置３０４から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０６が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０７に供給されて表示されたり、メモリ３０８に供給されて記憶（記録）されたりする。
【０１３４】
上述した実施の形態においては、固体撮像装置に本技術を適用した例について説明したが、本技術は固体撮像装置に限らず、メモリ素子、多機能素子などの各種の半導体装置にも適用可能である。換言すれば、第１の半導体基板と第２の半導体基板の貼り合わせで構成され、第１の半導体基板を貫通して第２の半導体基板に接続する貫通接続孔を少なくとも有する半導体装置に適用可能である。
【０１３５】
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１３６】
なお、本技術は以下のような構成も取ることができる。
（１）
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第１の工程を含む
半導体装置の製造方法。
（２）
前記第１の開口は、前記第１の半導体基板を貫通する貫通接続孔であり、前記第２の開口は、前記第１の半導体基板内の接続孔である
前記（１）に記載の半導体装置の製造方法。
（３）
前記第１の開口と第２の開口それぞれは、同一高さで、アスペクト比が異なる接続孔である
前記（１）に記載の半導体装置の製造方法。
（４）
前記第１の工程後に、同一チャンバで、前記バリアメタル膜の成膜のみを行う第２の工程をさらに含む
前記（１）ないし（３）のいずれかに記載の半導体装置の製造方法。
（５）
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された
半導体装置。
（６）
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置
を備える電子機器。
【符号の説明】
【０１３７】
１ 固体撮像装置， ２ 画素， ２２ 第１の半導体基板， ２６ 第２の半導体基板， ３１ 第１の半導体基板， ４５ 第２の半導体基板， ６１ 貫通接続孔， ６２ 接続孔， ６３ 絶縁膜， ６４ 貫通接続導体， ６５ 接続導体， ７２ 接続配線（電極パッド）， ８１ バリアメタル膜， ８２ Ｃｕシード層， ３０１ 撮像装置， ３０４ 固体撮像装置
【特許請求の範囲】
【請求項１】
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第１の工程を含む
半導体装置の製造方法。
【請求項２】
前記第１の開口は、前記第１の半導体基板を貫通する貫通接続孔であり、前記第２の開口は、前記第１の半導体基板内の接続孔である
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の開口と第２の開口それぞれは、同一高さで、アスペクト比が異なる接続孔である
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程後に、同一チャンバで、前記バリアメタル膜の成膜のみを行う第２の工程をさらに含む
請求項１に記載の半導体装置の製造方法。
【請求項５】
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された
半導体装置。
【請求項６】
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置
を備える電子機器。
【請求項１】
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う第１の工程を含む
半導体装置の製造方法。
【請求項２】
前記第１の開口は、前記第１の半導体基板を貫通する貫通接続孔であり、前記第２の開口は、前記第１の半導体基板内の接続孔である
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の開口と第２の開口それぞれは、同一高さで、アスペクト比が異なる接続孔である
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程後に、同一チャンバで、前記バリアメタル膜の成膜のみを行う第２の工程をさらに含む
請求項１に記載の半導体装置の製造方法。
【請求項５】
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された
半導体装置。
【請求項６】
第１の半導体基板と第２の半導体基板が接合された半導体基板に形成された、アスペクト比が異なる第１の開口と第２の開口それぞれの下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行う工程を含む製造方法により製造された半導体装置
を備える電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２０１３−１１５２８９（Ｐ２０１３−１１５２８９Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６１３３１（Ｐ２０１１−２６１３３１）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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