半導体装置とその製造方法
【課題】 結晶シリコンとアモルファスシリコンとを含むシリコンを活性層に有する薄膜半導体装置は、活性層がゲート絶縁層から剥がれやすく、良好な特性が得られない。
【解決手段】 基板（１０１）に、ゲート電極（１０２）、窒化シリコンを含むゲート絶縁層（１０３）、結晶シリコンとアモルファスシリコンとを含むシリコン層（１０５）、コンタクト層（１０７）、ならびにソース電極及びドレイン電極（１０８）が、順に積層された半導体装置であって、前記シリコン層（１０５）の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層（１０３）と前記シリコン層（１０５）との間に酸化シリコンを含む層（１０４）が挟まれていることを特徴とする半導体装置。
【解決手段】 基板（１０１）に、ゲート電極（１０２）、窒化シリコンを含むゲート絶縁層（１０３）、結晶シリコンとアモルファスシリコンとを含むシリコン層（１０５）、コンタクト層（１０７）、ならびにソース電極及びドレイン電極（１０８）が、順に積層された半導体装置であって、前記シリコン層（１０５）の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層（１０３）と前記シリコン層（１０５）との間に酸化シリコンを含む層（１０４）が挟まれていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンを活性層とするトランジスタ他の半導体装置、詳しくは、活性層が結晶シリコンとアモルファスシリコンの混在するシリコン膜で構成される薄膜トランジスタとその製造方法に関する。
【背景技術】
【０００２】
シリコンを活性層とする薄膜トランジスタ（以下、ＴＦＴという）は、液晶や有機ＥＬなどの表示素子を駆動する回路に用いられ、アクティブマトリクス型の表示装置の基盤技術となっている。多くの場合、ＴＦＴの活性層となるのはアモルファスシリコンである。アモルファスシリコンはキャリアの移動度が小さいので、これをレーザ光で溶融させ、再結晶化させて多結晶シリコン膜をつくり、これを活性層とするＴＦＴも広く用いられている。
【０００３】
一方、レーザアニールに寄らず、アモルファスシリコンを作るのと同様の成膜法であっても、成膜条件を調節することによって、微小な結晶シリコン粒からなる膜ができることも知られている。
【０００４】
特許文献１および２には、プラズマＣＶＤ法により微結晶シリコンを成膜し、これを活性層としたＴＦＴの製造方法が提案され、特許文献２には微結晶シリコンの成膜の初期にはアモルファスシリコンが堆積していることが指摘されている。このように、一般に微結晶シリコン膜と呼ばれている膜であっても、実際には、アモルファスシリコンと結晶シリコンの混合膜であることが多い。
【０００５】
結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、アモルファスシリコン膜と同様に、プラズマＣＶＤ法等の気相成長法により形成され、成膜後、溶融再結晶化の工程を経ないで、そのままＴＦＴに加工される。そのため、これまでのＲＴＡ法やレーザアニール法による低温ポリシリコン膜と比較して、大面積化に有利であり、さらに、高価な装置を使用する必要がないため、生産コストも低く抑えることができる。
【０００６】
結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、アモルファスシリコン膜と比較して移動度が大きいために、ＴＦＴとして優位な電気特性を持っており、また電流ストレス耐性が高いことから、長時間駆動してもＶｔｈのシフトが小さい。
【０００７】
これらの利点を持っているため、結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、薄膜トランジスタの他、半導体装置への広範囲の応用が期待されている。
【０００８】
成膜されたままのシリコン薄膜を用いる場合、移動度は、シリコン層とゲート絶縁層の接合面の状態にきわめて敏感である。結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、アニール工程を経ないでトランジスタやダイオードなどの半導体装置に加工されるため、半導体装置としての特性を向上させるためには、界面におけるキャリアトラップ密度を低減し、かつチャネル部分に所望のゲート電界がかかるための正確な接合を形成する必要がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−０９７４３６号公報
【特許文献２】特開平９−１３９５０３号公報
【非特許文献】
【００１０】
【非特許文献１】山口大学工学部研究報告Ｖｏｌ．５３ Ｎｏ．１（２００２）「ＥＬＡにより形成されたｐｏｌｙＳｉ結晶成長様式−グレイン形状と水素の関係」
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＣＶＤ法で作成した結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、基板との界面で膜はがれが生じやすい。ガラス基板上に形成した場合だけでなく、窒化シリコン膜上に成膜した場合も同様な膜はがれが生じる。窒化シリコン膜をゲート絶縁層としたボトムゲート構造のトランジスタ他の半導体装置において、ゲート絶縁層上のシリコン膜に膜はがれが生じると、特性が著しく低下し、半導体装置としての歩留まりが低下する。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、結晶シリコンとアモルファスシリコンが混在してなるシリコン膜の優位な特性を十分に発揮し得るために、シリコン層とゲート絶縁層の接合面の状態を改善し、電気的特性に優れたシリコン半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、基板に、ゲート電極、窒化シリコンを含むゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された半導体装置であって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に酸化シリコンを含む層が挟まれていることを特徴とする。
【００１４】
また、本発明は、半導体装置の製造方法であって、
（Ａ）基板にゲート電極と窒化シリコンを含むゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、薄膜トランジスタの活性層を構成するシリコン中の、結晶シリコンとアモルファスシリコンの構成比率が、基板側の領域でアモルファスシリコンの比率が高く、基板と反対側の領域で結晶シリコンの比率が高い場合に、膜応力が強まり、剥離が生じやすくなるという短所を、ゲート絶縁層と前記シリコン層との界面に酸化シリコンを含む層を挟むことによって補うことができる。この結果、結晶シリコンとアモルファスシリコンが混在するシリコン膜をＣＶＤ法で形成し、そのまま加工して薄膜トランジスタを形成することが可能になった。このトランジスタは、アモルファスシリコンで形成された薄膜トランジスタに比べ、移動度が高く、電気的特性がより良好である。また、レーザアニールなどの成膜後の再結晶化処理がないので、製造が容易である。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の構造を示す断面図である。
【図２】ＣＶＤ法によるシリコン層の形成過程の初期（ａ）と形成が進んだ後（ｂ）を示す図である。
【図３】レーザアニール法によるシリコン層の形成過程の初期（ａ）と形成終了後（ｂ）を示す図である。
【図４】本発明の半導体装置の製造工程を示す図である。
【図５】本発明の半導体装置のＳＩＭＳ測定結果である。
【図６】実施例２の半導体装置の断面ＴＥＭ観察結果である。
【図７】比較例２の半導体装置の断面ＴＥＭ観察結果である。
【図８】希釈率を変えて作成した半導体装置の移動度を示す図である。
【図９】希釈率を変えて作成した半導体装置の結晶シリコンの体積分率を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
図１は、本発明の実施の形態に係る半導体装置である、ボトムゲート型のＴＦＴの層構造を示す断面図である。
【００１８】
ガラス基板１０１上に、パタンニングされた金属のゲート電極１０２が形成され、ゲート絶縁層１０３で覆われている。ゲート絶縁層１０３には窒化シリコン膜が使用される。
【００１９】
ゲート電極１０２の上に、ゲート絶縁層１０３を介して、酸化シリコンを含む層１０４と、結晶シリコン及びアモルファスシリコンからなるシリコン層１０５が形成されている。さらに、チャネル部にエッチングストップ層１０６が形成され、不純物含有半導体からなるコンタクト層１０７と、金属からなるソース電極及びドレイン電極１０８が形成されている。
【００２０】
シリコン層１０５は、層内で結晶シリコンとアモルファスシリコンの両方が混在しており、以下で詳しく説明するように、膜厚方向で両者の体積比率が異なっている。
【００２１】
シリコン層１０５はプラズマＣＶＤ法により形成される。本発明のＴＦＴの製造に用いられるプラズマＣＶＤ法とは、シリコン原子を含む原料ガスを反応容器内に導入し、高周波電力を印加することによりプラズマを発生させて原料ガスを分解し、気相から基板上に固相の膜を堆積させるものである。堆積するシリコン層の構造は、原料ガスの濃度他の成膜条件により変化する。ＣＶＤ成膜の条件をコントロールすることにより、純粋なアモルファスシリコン層から、結晶シリコンを多く含む膜まで、構成比率の異なる膜を作ることができる。
【００２２】
基板であるガラス、基板上に形成された窒化シリコン膜、あるいは基板上に形成された酸化シリコン膜などの上に、ＣＶＤ法によってシリコン膜を形成する場合、ガス濃度他の成膜条件を一定にしているにもかかわらず、結果的に、基板側の領域においてはアモルファスシリコンを多く含み、膜表面側に近いほど結晶シリコンの比率が高くなる膜が形成される。膜厚方向に構成比率が異なる膜になるのは、プラズマＣＶＤ法によるシリコン層の成長過程に理由がある。この現象について、図２を用いて説明する。
【００２３】
図２（ａ）は、成膜途中のシリコン層の断面図である。成膜開始直後は、基板１０１に、大部分がアモルファスシリコン３０１の膜が出来るが、やがてアモルファスシリコン３０１中に微小なシリコンの結晶核３０２が発生する。結晶核３０２の発生確率は成膜条件により変えることができる。結晶シリコンの構成比率が高い膜を作る成膜条件のもとでは、発生確率が高く、早い段階で結晶核３０２が発生し、結晶シリコンの構成比率が低い膜を作る条件下では、発生確率が低く結晶核３０２が出来にくい。
【００２４】
結晶核３０２が出来ると、それを核として結晶シリコン３０３が成長し広がっていく。結晶シリコン３０３の成長方向は、結晶核３０２から始まって膜厚方向に大きくなっていく。この結果、基板１０１から一定の高さで見た結晶シリコンの構成比率は高さが増すにつれて増加していく。結晶核３０２の発生は、一定の膜厚でのみ起きるのではなく、アモルファスシリコン膜中に一定の確率で生じるので、成膜が進むとともに、結晶核３０２の生成と結晶シリコン３０３の成長とが並存するようになる。後で出来た結晶核３０２も同様に成長するので、結晶シリコン構成比率はさらに大きくなる。一方、結晶シリコンの構成比率が低い膜を作る条件下では、成膜が進んでも結晶シリコンは成長しにくい。
【００２５】
図２（ｂ）は、膜成長が図２（ａ）よりも進んだときのシリコン層１０５の断面図である。成長した結晶シリコン３０３は、隣接する結晶シリコン３０３と衝突すると、面方向への広がりはそこで止まり、結晶粒界３０４を作る。結晶シリコン３０３は、結晶粒界３０４形成後も膜厚方向に向かって成長する。
【００２６】
こうして、シリコン層１０５の内部で、基板１０１に近い、大部分がアモルファスシリコン３０１の膜領域と、結晶核３０２が発生し結晶シリコン３０３とアモルファスシリコン３０１が混在する膜領域と、基板１０１から遠い、ほとんどが結晶シリコンからなる膜領域とができる。基板面からの高さが一定の面での結晶シリコンとアモルファスシリコンの体積構成比率（以下体積比率という）は、はじめは０：１００であり、基板から離れるにつれて結晶シリコンの体積比率が増していき、最終的には１００％が結晶シリコンになる。途中で成膜を停止すると、図２（ｂ）のように、表面にアモルファスシリコン３０１の領域が残る。結晶シリコン比率は高いほうが望ましいので、結晶核発生確率を高くして成膜する。そのため、結晶シリコンの１つ１つの粒子の寸法は通常の成膜条件下では１００ｎｍ以下である。
【００２７】
図３は、アモルファスシリコン層を成膜後、レーザアニールによりにより結晶化したシリコン層の断面図である。（ａ）は結晶化の途中図、（ｂ）は結晶化終了後のシリコン層断面を示す。
【００２８】
レーザ照射によりシリコン層は溶融状態になり、その後冷却されていく過程で、図３（ａ）に示すように、溶融シリコン３０５の中に結晶核３０２が発生する。結晶核３０２のできる場所をコントロールすることも可能であるが、通常は溶融シリコン３０５の膜中にランダムに発生する。発生した結晶核３０２を種として、結晶シリコン３０３が上下左右いずれの方向にもほぼ等方的に成長する。隣接する結晶シリコン３０３同士が接触すると結晶粒界３０４ができるが、その面は必ずしも基板に垂直ではない。その結果、結晶化が終了した時点では、図３（ｂ）のように、ランダムな位置にランダムな大きさの結晶シリコン３０３の粒子が出来て、互いに粒界で接した状態になる。結晶核３０２の発生がないまま固化した領域がアモルファスシリコン３０１になることもある。
【００２９】
図３に示すレーザアニールによって得られるシリコン層の結晶粒子の大きさは、図２に示すＣＶＤ法によって得られるシリコン層の結晶粒子よりも大きく、通常の条件では３００ｎｍ以上である。膜厚を５０ｎｍ程度にすると、結晶粒子の寸法は膜厚に比べて十分大きい。このため、シリコン層は膜厚方向にはほぼ単一の結晶シリコンの集合体となる。
【００３０】
ところで、薄膜のシリコン中には内部応力が生じていることが知られている。内部応力の発生原因についてはいくつかの理由が考えられるが、そのうちのひとつに結晶成長面の衝突が挙げられる。非特許文献１に、異なる面方位で成長してきた結晶同士がぶつかり合う時に、格子定数の異なる状態で面同士が接触するため、そこには応力が発生することが述べられている。この応力は、結晶粒界面の両側で張力となる。
【００３１】
ＣＶＤ法で得たシリコン層の場合、図２（ａ）（ｂ）に示したとおり、基板と反対側の面近くで、結晶粒子同士が面接触した粒界面が多くできる。粒界面はシリコン層面に対してほぼ垂直であるから、シリコン層の基板と反対側の表面近くでは面内方向に強い張力が生じている。一方、シリコン層の基板側の面に近いところでは、結晶粒が少なく面接触はほとんどないので、面方向の張力は小さい。このように、厚さ方向に異なる大きさの張力が生じると、膜が歪み、基板との密着が弱い場合は、膜が基板からはがれてしまう。
【００３２】
結晶シリコンと比べてアモルファスシリコンは構造柔軟性があり、応力によって歪みやすい。厚さ方向に結晶シリコンとアモルファスシリコンの構成比率が異なると、応力が膜厚方向に一定であっても、アモルファスシリコンの比率が高いほうの膜面をより大きく変形させ、膜の剥離を生じる要因となる。
【００３３】
このように、膜厚方向に結晶シリコンとアモルファスシリコンの体積比率が異なる膜では、応力によって歪が生じ、基板からはがれやすい。
【００３４】
一方、レーザアニール法などにより溶融・再結晶化して得られるシリコン層は、図３（ｂ）のように膜厚方向には均一な結晶が形成され、結晶シリコンとアモルファスシリコンの体積比率が厚さ方向に分布することはない。また、結晶粒界の密度も小さい。このため、ＣＶＤ成膜法によって得たシリコン層よりは内部応力が小さい。これが、ＣＶＤ成膜によって得られる、結晶シリコンとアモルファスシリコンの混在するシリコン層で、基板からの膜はがれが起きやすい原因であると推測される。
【００３５】
ボトムゲート構造のトランジスタでは、ゲート電極１０２上にゲート絶縁層１０３として窒化シリコン層が形成され、その上にシリコン層１０５が形成される。このとき、窒化シリコン層とシリコン膜との界面で剥離が生じやすい。剥離は、ゲート電圧印加時に十分な電圧が掛からない原因となる。また、剥離により切断された界面でのシリコン原子の結合手（ボンド）がキャリアトラップになり、オン電流の低減を引き起こす。
【００３６】
本実施形態のＴＦＴは、図１に示すように、窒化シリコンからなるゲート絶縁層１０３とシリコン層１０５の界面に、酸化シリコンを含む層１０４を挟む。これにより、シリコン層１０５のゲート絶縁層１０３からの剥離が防止される。
【００３７】
酸化シリコンを含む層１０４を介在させることにより剥離が防止できる理由は必ずしも明らかではない。酸素原子は窒素原子と比較してシリコン膜中に取り込まれやすいので、シリコン層１０５とゲート絶縁層１０３の間に酸化シリコンを含む層１０４を挟むことにより、酸化シリコンを含む層１０４からシリコン層１０５に酸素原子が侵入する。アモルファスシリコンのボンドは結合力にバラツキがあり、弱いボンドは変形に対して耐えられず切断してしまう。シリコン膜中では、Ｓｉ−Ｓｉ結合よりＳｉ−Ｎ結合のほうが切断されやすい。Ｓｉ−Ｏの結合エネルギー（８１２ｋＪ／ｍｏｌ）は、Ｓｉ−Ｎの結合エネルギー（３２０ｋＪ／ｍｏｌ）より大きいため、シリコン膜中に酸素原子が侵入し、シリコン原子と結合した方が、窒素原子とシリコン原子が結合する場合よりも膜の強度が増す。これが剥離防止に寄与していると考えられる。
【００３８】
酸化シリコンを含む層１０４は、窒化シリコンのゲート絶縁層１０３の表面を酸化処理する、または窒化シリコンのゲート絶縁層１０３上に酸化シリコンを堆積することにより形成される。ゲート絶縁層１０３の表面を酸化処理すると、窒化シリコン中の窒素が酸素に置き換わる。この場合、できる膜は窒化酸化シリコンまたは窒化シリコンと酸化シリコンの混合膜である。本発明においてはこのような膜も含めて酸化シリコンを含む層という。酸化シリコンは、化学量論的に一酸化物（ＳｉＯ）と二酸化物（ＳｉＯ２）とがあり得るが、いずれもＳｉ−Ｏ結合を含むので、ゲート絶縁層とシリコン層との間で両層の密着性を向上させる。
【００３９】
ゲート絶縁層１０３の酸化処理としては、窒化シリコンのゲート絶縁層を形成した後、酸素ガスを流してゲート絶縁層を３０秒以上酸素ガスに暴露する方法が有効である。後述するように、酸化シリコンを含む層が厚く形成されてしまうとトランジスタ特性に悪影響を及ぼすので、暴露時間はあまり長時間とせず３６００秒以下であることが望ましい。
【００４０】
酸化処理時における基板温度は、室温から４００℃の範囲が望ましく、処理時間に応じて基板温度は、適宜変更する。
堆積による方法としては通常の化学気相成長（ＣＶＤ）法を用いることができる。
【００４１】
酸化シリコンを含む層１０４は透過型電子顕微鏡（ＴＥＭ）で直接観察できる。以下の実施例で示すように、ゲート絶縁層とシリコン層の間に、絶縁体であることを示す白いラインとして観察される。ＴＥＭ以外に、二次イオン質量分析（ＳＩＭＳ）によっても酸素の存在を確認することができる。
【００４２】
シリコン層１０５を形成する方法としては、シリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法や、基板側で前記の繰り返し堆積法を用い基板と反対側で連続して堆積する方法がある。製法により体積比率には差があるが、基板側でアモルファスシリコンの構成比が高く、基板と反対側で結晶シリコンの構成比が高いことに変わりはない。
【００４３】
本発明のＴＦＴで用いるシリコン層１０５の結晶シリコンの体積比率は、膜厚方向に平均すると、２０％以上、より好適には４０％以上である。
【００４４】
結晶シリコンの体積比率は、ラマン分光法で結晶性の程度を評価することができる。ラマン分光法は、５２０ｃｍ−１に観察される結晶シリコンのラマンシフトと、４８０ｃｍ−１に観察されるアモルファスシリコンのラマンシフトの強度比から、結晶シリコンの体積比率を求めるものであり、得られた結果はシリコン膜の厚さ方向に平均した体積比率である。膜厚方向の結晶シリコンとアモルファスシリコンの分布は、断面ＴＥＭ（透過電子顕微鏡）により概略を観察することができる。
【００４５】
本実施形態のＴＦＴの製造方法について、図４（ａ）〜（ｆ）を用いて説明する。
図４（ａ）は、基板１０１上に、ゲート電極１０２を１０〜３００ｎｍの厚さに堆積し、フォトリソグラフィにより所望の電極形状にパタンニングし、さらにゲート絶縁層１０３を形成した結果を示す。基板１０１には、高融点ガラス、石英、セラミック等の材料を用いることができる。ゲート電極１０２は、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金をスパッタや真空蒸着法等によって成膜する。複数の金属層を積層してゲート電極１０２とすることもある。
【００４６】
ゲート絶縁層１０３は、窒化シリコンを５０〜３００ｎｍの厚さに形成したものである。窒化シリコンはＳｉＨ４、ＮＨ３、Ｎ２、Ｈ２等の混合ガスを用い、プラズマＣＶＤ法により成膜される。
【００４７】
図４（ｂ）は、（ａ）工程の後、ゲート絶縁層１０３に処理を行い、酸化シリコンを含む層１０４を形成した結果である。
ゲート絶縁層１０３上の処理は、ＳｉＨ４、Ｎ２Ｏ、Ｏ２の混合ガスを原材料としてプラズマＣＶＤ法により酸化膜を堆積する工程である。ＴＥＯＳガスとＯ２ガスを原材料とすることもある。ＣＶＤ法によらず、高温下で、水蒸気雰囲気、酸素雰囲気、または酸素を含む混合ガス雰囲気に暴露することにより酸化処理することもできる。これらの雰囲気に暴露しながら、高周波あるいはＤＣ電界でプラズマを生起させ、酸化を促進させることも可能である。
【００４８】
このような酸化処理によって、窒化シリコンからなるゲート絶縁層１０３の上に酸化シリコンを含む層１０４が形成される。酸化シリコンを含む層１０４の厚さは２０ｎｍ以下が望ましい。厚すぎると、ゲート絶縁層の一部になり、ゲート絶縁層全体を酸化シリコンで形成したＴＦＴと同じように、オンオフ比が小さくオフしにくい特性になってしまう。酸化シリコンを含む層１０４の厚さを１０ｎｍまたは５ｎｍにして作成したＴＦＴでは、オン電流とオフ電流の比は１０５以上であった。一方、酸化シリコンを含む層１０４の厚さが２０ｎｍを越した膜で作成したＴＦＴでは、オン電流とオフ電流の比は１０２程度になった。
【００４９】
本発明の酸化シリコンを含む層１０４はゲート絶縁層１０３よりも１桁またはそれ以上薄いため、ＴＦＴの閾値や耐圧などを決めるゲート絶縁層としての機能を持たず、上で述べたようにシリコン層１０５のチャネル界面を改質する膜として作用する。酸化シリコンを含む層１０４の層厚は、透過電子顕微鏡観察、二次イオン質量分析などの周知の方法により測定される。
【００５０】
酸化シリコンを含む層１０４上に、プラズマＣＶＤ法によりアモルファスシリコンおよび結晶シリコンからなるシリコン層１０５を形成する。シリコン層１０５の厚みは、２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
【００５１】
シリコン層１０５のＣＶＤ成膜におけるＲＦパワー密度は０．０５〜１Ｗ／ｃｍ２、望ましくは０．１〜０．８Ｗ／ｃｍ２、反応圧力は１．０〜１０ｔｏｒｒ、望ましくは１．５〜８．０ｔｏｒｒである。原料ガスは、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＦ４、およびＳｉＨ２Ｆ２の混合ガスとし、希釈ガスとしてＨ２または不活性ガスを用いる。Ｈ２を用いた場合、シリコン系原料ガスの希釈率は１００〜３０００倍である。希釈率とは、希釈ガスと原料ガスの濃度比であるが、ＣＶＤ成膜においては成膜チャンバ内の単位時間当たりの流量比におき換えられ、以下のように定義される：
希釈率＝（Ｈ２または不活性ガスの流量）／（シリコン系原料ガスの流量）
特に酸化シリコンを含む層１０４上に接して形成される領域のシリコン層は高い希釈率が望ましく、好適には１０００〜３０００倍である。
【００５２】
希釈率の好ましい値は、シリコン系原料ガスがハロゲン系元素を含む場合と含まない場合とで異なり、ハロゲン系元素を含まない場合、一般的に希釈率は高い方が望ましい。
【００５３】
このように、シリコン層１０５の成膜条件は、アモルファスシリコンの膜を形成する条件に比し、相対的にガス圧力が高く、水素希釈倍率も高い。
【００５４】
シリコン層１０５の電気特性をより高くするためには、シリコン膜中の結晶シリコン体積分率を上げることが効果的であり、このために、シリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら成膜する。これは成膜ガスのマスフローコントローラーを任意に調整することで行うことができ、シリコンを堆積する工程と、水素プラズマ照射工程の時間配分は、堆積速度と結晶化率により適宜調整される。
【００５５】
図４（ｃ）は、シリコン層１０５上にエッチングストップ層１０６を積層した結果である。エッチングストップ層は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮを、単層あるいは上下に適宜組み合わせた積層として形成される。
【００５６】
図４（ｄ）は、エッチングストップ層１０６を形成した後、チャネル部分のみ所定の寸法を残してその他のエッチングストップ層を除去した結果である。
【００５７】
図４（ｄ）では不図示であるが、この後さらに、シリコン層１０５を島状にアイソレーションしてもよい。シリコン層１０５上にレジストパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方で露出したシリコン膜を除去する。
【００５８】
図４（ｅ）は、（ｄ）の状態から、シリコン層１０５上にｎ型の不純物を高濃度に含有するコンタクト層１０７を形成し、さらにその上にソース電極及びドレイン電極１０８を作る金属層１０８’を形成した結果である。コンタクト層１０７は、シリコン層とソース電極およびドレイン電極とのオーミックコンタクトをとるための層で、厚みは１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。ソース電極及びドレイン電極１０８となる金属層１０８’は、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金またはそれらの積層構造体からなる。
【００５９】
その後、金属層１０８‘の上に、フォトリソグラフィによりレジストパターンを形成し、エッチングによってチャネル部のエッチングストップ層を露出させると同時に、レジストに覆われていない金属層１０８’、その下のコンタクト層１０７を除去し、ソース電極及びドレイン電極を形成する。（ｄ）の後にシリコン層１０５のアイソレーションを行わない場合は、このエッチング工程でシリコン膜まで除去する。この結果、ソース電極およびドレイン電極１０８がパタンニングされ、図４（ｆ）に示すＴＦＴが完成する。
【００６０】
エッチングストップ層１０６を有さないトランジスタの場合は、図４（ｃ）と（ｄ）の工程を省略する代わりに、（ｆ）の金属層１０８’のパタンニング工程においてチャネル部はマスクしておき、その後チャネル部の金属層１０８’とコンタクト層１０７を除去する工程を追加する。
【００６１】
以上のトランジスタのゲートとソース電極またはドレイン電極を短絡することによりダイオードにすることができる。チャネルをゲート電圧で制御するその他の半導体装置も同様にして作ることができる。
次に、本発明を実施例に基づいて説明する。
【実施例１】
【００６２】
ガラス基板１０１上にＲＦスパッタ法により、１００ｎｍのＭｏからなるゲート電極１０２を堆積させ、パターニングを行った。その後、ＣＶＤ装置内で、表１のゲート絶縁層作成条件１の処方により、ゲート絶縁層１０３を３００ｎｍ堆積した（図４（ａ））。次いで、表２の酸化処理条件１の処方により、ゲート絶縁層１０３表面を酸素雰囲気に暴露して酸化処理し、酸化シリコンを含む層１０４を形成した（図４（ｂ））。酸素雰囲気中での暴露時間は表２に示すように、１０〜３６００秒の間で変化させ、結果を比較した。
【００６３】
続いて、ＣＶＤ装置内で、表３のシリコン層作成条件１の処方を用いて、アモルファスシリコンおよび結晶シリコンを有するシリコン層１０５を形成した。原料ガスはＳｉＨ４、希釈ガスはＨ２、希釈率は３００倍である。
【００６４】
その後、シリコン層１０５上に窒化シリコン膜及び酸化シリコン膜の積層構造からなるエッチングストップ層１０６を形成した（図４（ｃ））。
【００６５】
上記の膜を形成した後、フォトリソグラフィーおよびウェットエッチングにより、エッチングストップ層をパターニングし、シリコン層１０５表面を露出させた（図４（ｄ））。ウェットエッチングにはフッ化アンモニウムを含むバッファードフッ酸を用いた。次に、コンタクト層１０７、ソース電極およびドレイン電極１０８をそれぞれプラズマＣＶＤ法およびＲＦマグネトロンスパッタ法により形成し（図４（ｅ））、ドライエッチングによりパターニングした（図４（ｆ））。
【００６６】
【表１】
【００６７】
【表２】
【００６８】
【表３】
【００６９】
上のようにして作製したＴＦＴについて、積層構造を観察するため、またシリコン層１０５中の結晶性の分布を確認するために、約１ミクロンの幅にわたってＴＥＭ評価を行った。ＴＥＭ評価はＪＥＯＬ社製ＪＥＭ透過型電子顕微鏡を用いて１５０万倍まで拡大して観測し、酸化シリコンを含む層１０４の層厚を測定し、また結晶の格子縞の観察を行ってシリコン層１０５中の結晶シリコンの分布を観察した。ＴＥＭ像上で格子縞が観察されれば結晶シリコンと認められ、アモルファスシリコンの場合は縞状には見えない。
【００７０】
完成した酸素ガス暴露時間が３０秒の試料について、ＰＨＩ ＡＤＥＰＴ１０１０（アルバックファイ社製）を用いてＳＩＭＳ分析を行った。結果を図５に示す。図５の横軸は表面からの深さを表し、縦軸は、酸素、窒素、水素他の原子数濃度およびシリコンの２次イオン強度である。金属層１０８のないところを選んで測定した。
【００７１】
深さ０ｎｍから３００ｎｍ付近までの、プロットエリア外にＳｉＯと表記された部分と、深さ３００ｎｍから５００ｎｍにかけてのＳｉＮと表記された部分はエッチングストップ層１０６である。５００ｎｍから５５０ｎｍ付近までのｍｃＳｉ（ｍｃは微結晶の略語）と表記された部分がシリコン層１０５であり、５５０ｎｍより深いＳｉＮと表記された部分にゲート絶縁層１０３がある。
【００７２】
表面からおよそ５５０ｎｍの深さにシリコン層（Ｓｉ）とゲート絶縁層（ＳｉＮ）の界面があり、その付近で酸素の原子数濃度が矢印Ａで示すピークを示している。これが酸化シリコンを含む層１０４に該当する部分である。酸素の原子数濃度のピーク値は８×１０２０ａｔｏｍｓ／ｃｍ３であり、ゲート絶縁層（ＳｉＮ）内に比べて２桁、シリコン層（Ｓｉ）内に比べてもおよそ１桁高い。
【００７３】
図５では、酸化シリコンを含む層１０４に該当する部分が、幅約３０ｎｍの範囲で酸素原子数濃度に勾配を持っているが、これはＳＩＭＳ測定が表面を削りながら測定していくことに起因する見かけのものである。ＴＥＭではＳＩＭＳ測定よりも狭い幅で明瞭な層が観察される。本明細書で酸化シリコンを含む層１０４の厚さを言うときは、ＴＥＭ観察に基づく値である。
【００７４】
また、同じＴＦＴの電気特性を測定した。電気測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、作製したＴＦＴは２５℃に保たれたステージ上で測定した。ソース電極に０Ｖ、ドレイン電極に１０Ｖをそれぞれ印加した状態で、ゲート電圧を−２０Ｖから＋２０Ｖまでスィープさせてドレイン電流（ＩＤ）を測定した。この時、ゲート電圧１０Ｖ印加時のドレイン電流をオン電流の値とした。
【００７５】
ドレイン電流（ＩＤ）の平方根を求めてゲート電圧（ＶＧ）１Ｖ当たりの上昇率を算出し、ゲート電圧−２０Ｖ〜＋２０Ｖ間での最大の傾きからキャリア移動度を求めた。
【００７６】
［比較例１］
酸化処理を行わず、それ以外は実施例１と同様にして、ボトムゲート型薄膜トランジスタを作成し、実施例１と同様に電気測定を行い、キャリア移動度を求めた。
【００７７】
実施例１のうち酸素雰囲気中に暴露した時間が３０秒以上である素子は、比較例１の素子に比較して、オン電流が１．５倍、キャリア移動度も１．５倍の値になり、優れた電気特性を示した。これはシリコン層１０５の剥離がなくなった結果であると推測される。
【００７８】
ＴＥＭ評価の結果、実施例１の酸素ガス暴露時間が３０秒の試料の酸化シリコンを含む層１０４の厚さは１０ｎｍであった。一方、実施例１のうち酸素雰囲気中に暴露した時間が１０秒の試料では、酸化シリコンを含む層１０４は確認できなかった。またシリコン層１０５中の結晶シリコンの体積比率は、酸化シリコンを含む層１０４との界面の直上で約１０％であり、反対側のエッチストップ層１０６およびコンタクト層１０７との界面の直下において７０％であった。また、シリコン層１０５中で観察された結晶シリコン３０３のうち５０％の結晶粒については隣接する結晶粒と粒界が接していることが確認された。
【実施例２】
【００７９】
本実施例では、ゲート絶縁層１０３を表４の処方で形成したこと、酸化シリコンを含む層１０４は表５の処方でＣＶＤ法により形成したこと、シリコン層１０５は表６の処方で形成し、実施例１に比べてガス圧力を高くしたこと、が実施例１との違いである。その他の条件は実施例１と同じにした。
【００８０】
【表４】
【００８１】
【表５】
【００８２】
【表６】
【００８３】
このようにして作製したボトムゲート型ＴＦＴについて、実施例１と同様に電気特性を測定し、ＴＥＭ観察を行った。図６に結果を示す。図１と同じものに同じ符号をつけた。ゲート絶縁層１０３とシリコン層１０５の間に、酸化シリコンを含む層１０４が白いラインとして観察されている。写真のスケールは、右下に示されている目盛り１つが５０ｎｍである。写真から計測した酸化シリコンを含む層１０４の厚さは１１ｎｍ、シリコン層１０５の厚さは６２ｎｍであった。
【００８４】
［比較例２］
酸化処理を行わず、それ以外は実施例２同様の条件にてボトムゲート型ＴＦＴを完成させた。図７は、本比較例のＴＥＭ観察写真である。
【００８５】
実施例２の素子は、比較例２の素子に比較して、オン電流で１．２倍、キャリア移動度で１．３倍となり、優れた電気特性を示した。実施例２の素子において、酸化シリコンを含む層１０４の厚さは１５ｎｍであった。またシリコン層１０５中の結晶シリコン体積比率は、酸化シリコンを含む層１０４との界面の直上で約１０％、反対側の界面の直下で６０％であった。実施例２と比較例２ではシリコン層１０５形成時のガス圧力を実施例１より高くしたが、結晶シリコンの体積比率は実施例１と優位な差は得られなかった。しかし、シリコン層１０５中に観察された結晶シリコンのうち、７０％のシリコン結晶粒については、隣接する結晶と粒界が接していることが確認された。これは、実施例１よりも内部応力が高いシリコン層が形成されていることを示すものである。
【００８６】
実施例２の膜は実施例１よりも内部応力が高いにもかかわらず、図６に示すとおり剥離は生じていない。これに対し、酸化シリコンを含む層のない比較例２のＴＦＴでは、シリコン層１０５が、ゲート絶縁層１０３との界面の白く見える数箇所６０１で剥離している。
【実施例３】
【００８７】
本実施例では、ゲート絶縁層１０３を表７の処方で、酸化シリコンを含む層１０４を表８の処方で、シリコン層１０５は表９の処方で形成した。希釈率による違いを調べるために、シリコン層１０５形成時に、シリコン系原料ガスの流量を１０ｓｃｃｍで一定とし、水素ガスの流量を１２００ｓｃｃｍから１２０００ｓｃｃｍの範囲で異ならせた試料を作成し、結果を比較した。シリコン層１０５の結晶性を評価するために、これらの試料とは別に、同じ希釈率で、ガラス基板上に表９に示す処方で単膜のシリコン層を形成した。
【００８８】
【表７】
【００８９】
【表８】
【００９０】
【表９】
【００９１】
作製したボトムゲート型ＴＦＴをＴＥＭ観察したところ、ゲート絶縁層１０３とシリコン層１０５の間に、実施例２と同様に酸化シリコンを含む層１０４が白いラインとして観察された。ＴＥＭ観察像から計測した酸化シリコンを含む層１０４の厚さは５ｎｍ、シリコン層１０５の厚さは４２ｎｍであった。
【００９２】
図８は、希釈率の異なる資料について移動度を測定した結果である。希釈率が１２０から８００の範囲では、移動度が希釈率とともに徐々に増加していく。しかし、希釈率が１０００と１２００の試料では、８００以下の試料に比べて移動度が急に増えており、希釈率１０００の前後で移動度が不連続な変化を示している。１０００以上の試料の移動度は、希釈率が１２０倍の試料に比較して２倍以上となり、優れた電気特性を示した。
【００９３】
単膜のシリコン層を形成した試料についてラマンスペクトルを測定し、結晶シリコンの体積分率を求めた。ラマンスペクトルの測定は、顕微レーザラマンシステムＮｉｃｏｌｅｔ Ａｌｍｅｇａ ＸＲ（サーモフィッシャーサイエンティフィック社製）により、波長５３２ｎｍのレーザ光を用いて行なった。結果を図９に示す。水素希釈率が高くなるにつれて結晶シリコンの体積分率が上昇し、１０００倍の希釈でおよそ７０％に達することがわかる。しかし、移動度と異なり、１０００倍の前後で体積分率が不連続な変化を示すことはなかった。
【符号の説明】
【００９４】
１０１ 基板
１０２ ゲート電極
１０３ ゲート絶縁層
１０４ 酸化シリコンを含む層
１０５ シリコン層
１０６ エッチングストップ層
１０７ コンタクト層
１０８ ソース電極及びドレイン電極
【技術分野】
【０００１】
本発明は、シリコンを活性層とするトランジスタ他の半導体装置、詳しくは、活性層が結晶シリコンとアモルファスシリコンの混在するシリコン膜で構成される薄膜トランジスタとその製造方法に関する。
【背景技術】
【０００２】
シリコンを活性層とする薄膜トランジスタ（以下、ＴＦＴという）は、液晶や有機ＥＬなどの表示素子を駆動する回路に用いられ、アクティブマトリクス型の表示装置の基盤技術となっている。多くの場合、ＴＦＴの活性層となるのはアモルファスシリコンである。アモルファスシリコンはキャリアの移動度が小さいので、これをレーザ光で溶融させ、再結晶化させて多結晶シリコン膜をつくり、これを活性層とするＴＦＴも広く用いられている。
【０００３】
一方、レーザアニールに寄らず、アモルファスシリコンを作るのと同様の成膜法であっても、成膜条件を調節することによって、微小な結晶シリコン粒からなる膜ができることも知られている。
【０００４】
特許文献１および２には、プラズマＣＶＤ法により微結晶シリコンを成膜し、これを活性層としたＴＦＴの製造方法が提案され、特許文献２には微結晶シリコンの成膜の初期にはアモルファスシリコンが堆積していることが指摘されている。このように、一般に微結晶シリコン膜と呼ばれている膜であっても、実際には、アモルファスシリコンと結晶シリコンの混合膜であることが多い。
【０００５】
結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、アモルファスシリコン膜と同様に、プラズマＣＶＤ法等の気相成長法により形成され、成膜後、溶融再結晶化の工程を経ないで、そのままＴＦＴに加工される。そのため、これまでのＲＴＡ法やレーザアニール法による低温ポリシリコン膜と比較して、大面積化に有利であり、さらに、高価な装置を使用する必要がないため、生産コストも低く抑えることができる。
【０００６】
結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、アモルファスシリコン膜と比較して移動度が大きいために、ＴＦＴとして優位な電気特性を持っており、また電流ストレス耐性が高いことから、長時間駆動してもＶｔｈのシフトが小さい。
【０００７】
これらの利点を持っているため、結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、薄膜トランジスタの他、半導体装置への広範囲の応用が期待されている。
【０００８】
成膜されたままのシリコン薄膜を用いる場合、移動度は、シリコン層とゲート絶縁層の接合面の状態にきわめて敏感である。結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、アニール工程を経ないでトランジスタやダイオードなどの半導体装置に加工されるため、半導体装置としての特性を向上させるためには、界面におけるキャリアトラップ密度を低減し、かつチャネル部分に所望のゲート電界がかかるための正確な接合を形成する必要がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−０９７４３６号公報
【特許文献２】特開平９−１３９５０３号公報
【非特許文献】
【００１０】
【非特許文献１】山口大学工学部研究報告Ｖｏｌ．５３ Ｎｏ．１（２００２）「ＥＬＡにより形成されたｐｏｌｙＳｉ結晶成長様式−グレイン形状と水素の関係」
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＣＶＤ法で作成した結晶シリコンとアモルファスシリコンが混在してなるシリコン膜は、基板との界面で膜はがれが生じやすい。ガラス基板上に形成した場合だけでなく、窒化シリコン膜上に成膜した場合も同様な膜はがれが生じる。窒化シリコン膜をゲート絶縁層としたボトムゲート構造のトランジスタ他の半導体装置において、ゲート絶縁層上のシリコン膜に膜はがれが生じると、特性が著しく低下し、半導体装置としての歩留まりが低下する。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、結晶シリコンとアモルファスシリコンが混在してなるシリコン膜の優位な特性を十分に発揮し得るために、シリコン層とゲート絶縁層の接合面の状態を改善し、電気的特性に優れたシリコン半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、基板に、ゲート電極、窒化シリコンを含むゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された半導体装置であって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に酸化シリコンを含む層が挟まれていることを特徴とする。
【００１４】
また、本発明は、半導体装置の製造方法であって、
（Ａ）基板にゲート電極と窒化シリコンを含むゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、薄膜トランジスタの活性層を構成するシリコン中の、結晶シリコンとアモルファスシリコンの構成比率が、基板側の領域でアモルファスシリコンの比率が高く、基板と反対側の領域で結晶シリコンの比率が高い場合に、膜応力が強まり、剥離が生じやすくなるという短所を、ゲート絶縁層と前記シリコン層との界面に酸化シリコンを含む層を挟むことによって補うことができる。この結果、結晶シリコンとアモルファスシリコンが混在するシリコン膜をＣＶＤ法で形成し、そのまま加工して薄膜トランジスタを形成することが可能になった。このトランジスタは、アモルファスシリコンで形成された薄膜トランジスタに比べ、移動度が高く、電気的特性がより良好である。また、レーザアニールなどの成膜後の再結晶化処理がないので、製造が容易である。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の構造を示す断面図である。
【図２】ＣＶＤ法によるシリコン層の形成過程の初期（ａ）と形成が進んだ後（ｂ）を示す図である。
【図３】レーザアニール法によるシリコン層の形成過程の初期（ａ）と形成終了後（ｂ）を示す図である。
【図４】本発明の半導体装置の製造工程を示す図である。
【図５】本発明の半導体装置のＳＩＭＳ測定結果である。
【図６】実施例２の半導体装置の断面ＴＥＭ観察結果である。
【図７】比較例２の半導体装置の断面ＴＥＭ観察結果である。
【図８】希釈率を変えて作成した半導体装置の移動度を示す図である。
【図９】希釈率を変えて作成した半導体装置の結晶シリコンの体積分率を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
図１は、本発明の実施の形態に係る半導体装置である、ボトムゲート型のＴＦＴの層構造を示す断面図である。
【００１８】
ガラス基板１０１上に、パタンニングされた金属のゲート電極１０２が形成され、ゲート絶縁層１０３で覆われている。ゲート絶縁層１０３には窒化シリコン膜が使用される。
【００１９】
ゲート電極１０２の上に、ゲート絶縁層１０３を介して、酸化シリコンを含む層１０４と、結晶シリコン及びアモルファスシリコンからなるシリコン層１０５が形成されている。さらに、チャネル部にエッチングストップ層１０６が形成され、不純物含有半導体からなるコンタクト層１０７と、金属からなるソース電極及びドレイン電極１０８が形成されている。
【００２０】
シリコン層１０５は、層内で結晶シリコンとアモルファスシリコンの両方が混在しており、以下で詳しく説明するように、膜厚方向で両者の体積比率が異なっている。
【００２１】
シリコン層１０５はプラズマＣＶＤ法により形成される。本発明のＴＦＴの製造に用いられるプラズマＣＶＤ法とは、シリコン原子を含む原料ガスを反応容器内に導入し、高周波電力を印加することによりプラズマを発生させて原料ガスを分解し、気相から基板上に固相の膜を堆積させるものである。堆積するシリコン層の構造は、原料ガスの濃度他の成膜条件により変化する。ＣＶＤ成膜の条件をコントロールすることにより、純粋なアモルファスシリコン層から、結晶シリコンを多く含む膜まで、構成比率の異なる膜を作ることができる。
【００２２】
基板であるガラス、基板上に形成された窒化シリコン膜、あるいは基板上に形成された酸化シリコン膜などの上に、ＣＶＤ法によってシリコン膜を形成する場合、ガス濃度他の成膜条件を一定にしているにもかかわらず、結果的に、基板側の領域においてはアモルファスシリコンを多く含み、膜表面側に近いほど結晶シリコンの比率が高くなる膜が形成される。膜厚方向に構成比率が異なる膜になるのは、プラズマＣＶＤ法によるシリコン層の成長過程に理由がある。この現象について、図２を用いて説明する。
【００２３】
図２（ａ）は、成膜途中のシリコン層の断面図である。成膜開始直後は、基板１０１に、大部分がアモルファスシリコン３０１の膜が出来るが、やがてアモルファスシリコン３０１中に微小なシリコンの結晶核３０２が発生する。結晶核３０２の発生確率は成膜条件により変えることができる。結晶シリコンの構成比率が高い膜を作る成膜条件のもとでは、発生確率が高く、早い段階で結晶核３０２が発生し、結晶シリコンの構成比率が低い膜を作る条件下では、発生確率が低く結晶核３０２が出来にくい。
【００２４】
結晶核３０２が出来ると、それを核として結晶シリコン３０３が成長し広がっていく。結晶シリコン３０３の成長方向は、結晶核３０２から始まって膜厚方向に大きくなっていく。この結果、基板１０１から一定の高さで見た結晶シリコンの構成比率は高さが増すにつれて増加していく。結晶核３０２の発生は、一定の膜厚でのみ起きるのではなく、アモルファスシリコン膜中に一定の確率で生じるので、成膜が進むとともに、結晶核３０２の生成と結晶シリコン３０３の成長とが並存するようになる。後で出来た結晶核３０２も同様に成長するので、結晶シリコン構成比率はさらに大きくなる。一方、結晶シリコンの構成比率が低い膜を作る条件下では、成膜が進んでも結晶シリコンは成長しにくい。
【００２５】
図２（ｂ）は、膜成長が図２（ａ）よりも進んだときのシリコン層１０５の断面図である。成長した結晶シリコン３０３は、隣接する結晶シリコン３０３と衝突すると、面方向への広がりはそこで止まり、結晶粒界３０４を作る。結晶シリコン３０３は、結晶粒界３０４形成後も膜厚方向に向かって成長する。
【００２６】
こうして、シリコン層１０５の内部で、基板１０１に近い、大部分がアモルファスシリコン３０１の膜領域と、結晶核３０２が発生し結晶シリコン３０３とアモルファスシリコン３０１が混在する膜領域と、基板１０１から遠い、ほとんどが結晶シリコンからなる膜領域とができる。基板面からの高さが一定の面での結晶シリコンとアモルファスシリコンの体積構成比率（以下体積比率という）は、はじめは０：１００であり、基板から離れるにつれて結晶シリコンの体積比率が増していき、最終的には１００％が結晶シリコンになる。途中で成膜を停止すると、図２（ｂ）のように、表面にアモルファスシリコン３０１の領域が残る。結晶シリコン比率は高いほうが望ましいので、結晶核発生確率を高くして成膜する。そのため、結晶シリコンの１つ１つの粒子の寸法は通常の成膜条件下では１００ｎｍ以下である。
【００２７】
図３は、アモルファスシリコン層を成膜後、レーザアニールによりにより結晶化したシリコン層の断面図である。（ａ）は結晶化の途中図、（ｂ）は結晶化終了後のシリコン層断面を示す。
【００２８】
レーザ照射によりシリコン層は溶融状態になり、その後冷却されていく過程で、図３（ａ）に示すように、溶融シリコン３０５の中に結晶核３０２が発生する。結晶核３０２のできる場所をコントロールすることも可能であるが、通常は溶融シリコン３０５の膜中にランダムに発生する。発生した結晶核３０２を種として、結晶シリコン３０３が上下左右いずれの方向にもほぼ等方的に成長する。隣接する結晶シリコン３０３同士が接触すると結晶粒界３０４ができるが、その面は必ずしも基板に垂直ではない。その結果、結晶化が終了した時点では、図３（ｂ）のように、ランダムな位置にランダムな大きさの結晶シリコン３０３の粒子が出来て、互いに粒界で接した状態になる。結晶核３０２の発生がないまま固化した領域がアモルファスシリコン３０１になることもある。
【００２９】
図３に示すレーザアニールによって得られるシリコン層の結晶粒子の大きさは、図２に示すＣＶＤ法によって得られるシリコン層の結晶粒子よりも大きく、通常の条件では３００ｎｍ以上である。膜厚を５０ｎｍ程度にすると、結晶粒子の寸法は膜厚に比べて十分大きい。このため、シリコン層は膜厚方向にはほぼ単一の結晶シリコンの集合体となる。
【００３０】
ところで、薄膜のシリコン中には内部応力が生じていることが知られている。内部応力の発生原因についてはいくつかの理由が考えられるが、そのうちのひとつに結晶成長面の衝突が挙げられる。非特許文献１に、異なる面方位で成長してきた結晶同士がぶつかり合う時に、格子定数の異なる状態で面同士が接触するため、そこには応力が発生することが述べられている。この応力は、結晶粒界面の両側で張力となる。
【００３１】
ＣＶＤ法で得たシリコン層の場合、図２（ａ）（ｂ）に示したとおり、基板と反対側の面近くで、結晶粒子同士が面接触した粒界面が多くできる。粒界面はシリコン層面に対してほぼ垂直であるから、シリコン層の基板と反対側の表面近くでは面内方向に強い張力が生じている。一方、シリコン層の基板側の面に近いところでは、結晶粒が少なく面接触はほとんどないので、面方向の張力は小さい。このように、厚さ方向に異なる大きさの張力が生じると、膜が歪み、基板との密着が弱い場合は、膜が基板からはがれてしまう。
【００３２】
結晶シリコンと比べてアモルファスシリコンは構造柔軟性があり、応力によって歪みやすい。厚さ方向に結晶シリコンとアモルファスシリコンの構成比率が異なると、応力が膜厚方向に一定であっても、アモルファスシリコンの比率が高いほうの膜面をより大きく変形させ、膜の剥離を生じる要因となる。
【００３３】
このように、膜厚方向に結晶シリコンとアモルファスシリコンの体積比率が異なる膜では、応力によって歪が生じ、基板からはがれやすい。
【００３４】
一方、レーザアニール法などにより溶融・再結晶化して得られるシリコン層は、図３（ｂ）のように膜厚方向には均一な結晶が形成され、結晶シリコンとアモルファスシリコンの体積比率が厚さ方向に分布することはない。また、結晶粒界の密度も小さい。このため、ＣＶＤ成膜法によって得たシリコン層よりは内部応力が小さい。これが、ＣＶＤ成膜によって得られる、結晶シリコンとアモルファスシリコンの混在するシリコン層で、基板からの膜はがれが起きやすい原因であると推測される。
【００３５】
ボトムゲート構造のトランジスタでは、ゲート電極１０２上にゲート絶縁層１０３として窒化シリコン層が形成され、その上にシリコン層１０５が形成される。このとき、窒化シリコン層とシリコン膜との界面で剥離が生じやすい。剥離は、ゲート電圧印加時に十分な電圧が掛からない原因となる。また、剥離により切断された界面でのシリコン原子の結合手（ボンド）がキャリアトラップになり、オン電流の低減を引き起こす。
【００３６】
本実施形態のＴＦＴは、図１に示すように、窒化シリコンからなるゲート絶縁層１０３とシリコン層１０５の界面に、酸化シリコンを含む層１０４を挟む。これにより、シリコン層１０５のゲート絶縁層１０３からの剥離が防止される。
【００３７】
酸化シリコンを含む層１０４を介在させることにより剥離が防止できる理由は必ずしも明らかではない。酸素原子は窒素原子と比較してシリコン膜中に取り込まれやすいので、シリコン層１０５とゲート絶縁層１０３の間に酸化シリコンを含む層１０４を挟むことにより、酸化シリコンを含む層１０４からシリコン層１０５に酸素原子が侵入する。アモルファスシリコンのボンドは結合力にバラツキがあり、弱いボンドは変形に対して耐えられず切断してしまう。シリコン膜中では、Ｓｉ−Ｓｉ結合よりＳｉ−Ｎ結合のほうが切断されやすい。Ｓｉ−Ｏの結合エネルギー（８１２ｋＪ／ｍｏｌ）は、Ｓｉ−Ｎの結合エネルギー（３２０ｋＪ／ｍｏｌ）より大きいため、シリコン膜中に酸素原子が侵入し、シリコン原子と結合した方が、窒素原子とシリコン原子が結合する場合よりも膜の強度が増す。これが剥離防止に寄与していると考えられる。
【００３８】
酸化シリコンを含む層１０４は、窒化シリコンのゲート絶縁層１０３の表面を酸化処理する、または窒化シリコンのゲート絶縁層１０３上に酸化シリコンを堆積することにより形成される。ゲート絶縁層１０３の表面を酸化処理すると、窒化シリコン中の窒素が酸素に置き換わる。この場合、できる膜は窒化酸化シリコンまたは窒化シリコンと酸化シリコンの混合膜である。本発明においてはこのような膜も含めて酸化シリコンを含む層という。酸化シリコンは、化学量論的に一酸化物（ＳｉＯ）と二酸化物（ＳｉＯ２）とがあり得るが、いずれもＳｉ−Ｏ結合を含むので、ゲート絶縁層とシリコン層との間で両層の密着性を向上させる。
【００３９】
ゲート絶縁層１０３の酸化処理としては、窒化シリコンのゲート絶縁層を形成した後、酸素ガスを流してゲート絶縁層を３０秒以上酸素ガスに暴露する方法が有効である。後述するように、酸化シリコンを含む層が厚く形成されてしまうとトランジスタ特性に悪影響を及ぼすので、暴露時間はあまり長時間とせず３６００秒以下であることが望ましい。
【００４０】
酸化処理時における基板温度は、室温から４００℃の範囲が望ましく、処理時間に応じて基板温度は、適宜変更する。
堆積による方法としては通常の化学気相成長（ＣＶＤ）法を用いることができる。
【００４１】
酸化シリコンを含む層１０４は透過型電子顕微鏡（ＴＥＭ）で直接観察できる。以下の実施例で示すように、ゲート絶縁層とシリコン層の間に、絶縁体であることを示す白いラインとして観察される。ＴＥＭ以外に、二次イオン質量分析（ＳＩＭＳ）によっても酸素の存在を確認することができる。
【００４２】
シリコン層１０５を形成する方法としては、シリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら堆積する方法や、基板側で前記の繰り返し堆積法を用い基板と反対側で連続して堆積する方法がある。製法により体積比率には差があるが、基板側でアモルファスシリコンの構成比が高く、基板と反対側で結晶シリコンの構成比が高いことに変わりはない。
【００４３】
本発明のＴＦＴで用いるシリコン層１０５の結晶シリコンの体積比率は、膜厚方向に平均すると、２０％以上、より好適には４０％以上である。
【００４４】
結晶シリコンの体積比率は、ラマン分光法で結晶性の程度を評価することができる。ラマン分光法は、５２０ｃｍ−１に観察される結晶シリコンのラマンシフトと、４８０ｃｍ−１に観察されるアモルファスシリコンのラマンシフトの強度比から、結晶シリコンの体積比率を求めるものであり、得られた結果はシリコン膜の厚さ方向に平均した体積比率である。膜厚方向の結晶シリコンとアモルファスシリコンの分布は、断面ＴＥＭ（透過電子顕微鏡）により概略を観察することができる。
【００４５】
本実施形態のＴＦＴの製造方法について、図４（ａ）〜（ｆ）を用いて説明する。
図４（ａ）は、基板１０１上に、ゲート電極１０２を１０〜３００ｎｍの厚さに堆積し、フォトリソグラフィにより所望の電極形状にパタンニングし、さらにゲート絶縁層１０３を形成した結果を示す。基板１０１には、高融点ガラス、石英、セラミック等の材料を用いることができる。ゲート電極１０２は、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金をスパッタや真空蒸着法等によって成膜する。複数の金属層を積層してゲート電極１０２とすることもある。
【００４６】
ゲート絶縁層１０３は、窒化シリコンを５０〜３００ｎｍの厚さに形成したものである。窒化シリコンはＳｉＨ４、ＮＨ３、Ｎ２、Ｈ２等の混合ガスを用い、プラズマＣＶＤ法により成膜される。
【００４７】
図４（ｂ）は、（ａ）工程の後、ゲート絶縁層１０３に処理を行い、酸化シリコンを含む層１０４を形成した結果である。
ゲート絶縁層１０３上の処理は、ＳｉＨ４、Ｎ２Ｏ、Ｏ２の混合ガスを原材料としてプラズマＣＶＤ法により酸化膜を堆積する工程である。ＴＥＯＳガスとＯ２ガスを原材料とすることもある。ＣＶＤ法によらず、高温下で、水蒸気雰囲気、酸素雰囲気、または酸素を含む混合ガス雰囲気に暴露することにより酸化処理することもできる。これらの雰囲気に暴露しながら、高周波あるいはＤＣ電界でプラズマを生起させ、酸化を促進させることも可能である。
【００４８】
このような酸化処理によって、窒化シリコンからなるゲート絶縁層１０３の上に酸化シリコンを含む層１０４が形成される。酸化シリコンを含む層１０４の厚さは２０ｎｍ以下が望ましい。厚すぎると、ゲート絶縁層の一部になり、ゲート絶縁層全体を酸化シリコンで形成したＴＦＴと同じように、オンオフ比が小さくオフしにくい特性になってしまう。酸化シリコンを含む層１０４の厚さを１０ｎｍまたは５ｎｍにして作成したＴＦＴでは、オン電流とオフ電流の比は１０５以上であった。一方、酸化シリコンを含む層１０４の厚さが２０ｎｍを越した膜で作成したＴＦＴでは、オン電流とオフ電流の比は１０２程度になった。
【００４９】
本発明の酸化シリコンを含む層１０４はゲート絶縁層１０３よりも１桁またはそれ以上薄いため、ＴＦＴの閾値や耐圧などを決めるゲート絶縁層としての機能を持たず、上で述べたようにシリコン層１０５のチャネル界面を改質する膜として作用する。酸化シリコンを含む層１０４の層厚は、透過電子顕微鏡観察、二次イオン質量分析などの周知の方法により測定される。
【００５０】
酸化シリコンを含む層１０４上に、プラズマＣＶＤ法によりアモルファスシリコンおよび結晶シリコンからなるシリコン層１０５を形成する。シリコン層１０５の厚みは、２０〜２００ｎｍ、望ましくは４０〜１００ｎｍである。
【００５１】
シリコン層１０５のＣＶＤ成膜におけるＲＦパワー密度は０．０５〜１Ｗ／ｃｍ２、望ましくは０．１〜０．８Ｗ／ｃｍ２、反応圧力は１．０〜１０ｔｏｒｒ、望ましくは１．５〜８．０ｔｏｒｒである。原料ガスは、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＦ４、およびＳｉＨ２Ｆ２の混合ガスとし、希釈ガスとしてＨ２または不活性ガスを用いる。Ｈ２を用いた場合、シリコン系原料ガスの希釈率は１００〜３０００倍である。希釈率とは、希釈ガスと原料ガスの濃度比であるが、ＣＶＤ成膜においては成膜チャンバ内の単位時間当たりの流量比におき換えられ、以下のように定義される：
希釈率＝（Ｈ２または不活性ガスの流量）／（シリコン系原料ガスの流量）
特に酸化シリコンを含む層１０４上に接して形成される領域のシリコン層は高い希釈率が望ましく、好適には１０００〜３０００倍である。
【００５２】
希釈率の好ましい値は、シリコン系原料ガスがハロゲン系元素を含む場合と含まない場合とで異なり、ハロゲン系元素を含まない場合、一般的に希釈率は高い方が望ましい。
【００５３】
このように、シリコン層１０５の成膜条件は、アモルファスシリコンの膜を形成する条件に比し、相対的にガス圧力が高く、水素希釈倍率も高い。
【００５４】
シリコン層１０５の電気特性をより高くするためには、シリコン膜中の結晶シリコン体積分率を上げることが効果的であり、このために、シリコンを堆積する工程と水素プラズマを照射する工程とを交互に繰り返しながら成膜する。これは成膜ガスのマスフローコントローラーを任意に調整することで行うことができ、シリコンを堆積する工程と、水素プラズマ照射工程の時間配分は、堆積速度と結晶化率により適宜調整される。
【００５５】
図４（ｃ）は、シリコン層１０５上にエッチングストップ層１０６を積層した結果である。エッチングストップ層は、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮを、単層あるいは上下に適宜組み合わせた積層として形成される。
【００５６】
図４（ｄ）は、エッチングストップ層１０６を形成した後、チャネル部分のみ所定の寸法を残してその他のエッチングストップ層を除去した結果である。
【００５７】
図４（ｄ）では不図示であるが、この後さらに、シリコン層１０５を島状にアイソレーションしてもよい。シリコン層１０５上にレジストパターンを形成した後、ドライエッチとウェットエッチを組み合わせて、あるいはどちらか一方で露出したシリコン膜を除去する。
【００５８】
図４（ｅ）は、（ｄ）の状態から、シリコン層１０５上にｎ型の不純物を高濃度に含有するコンタクト層１０７を形成し、さらにその上にソース電極及びドレイン電極１０８を作る金属層１０８’を形成した結果である。コンタクト層１０７は、シリコン層とソース電極およびドレイン電極とのオーミックコンタクトをとるための層で、厚みは１０〜３００ｎｍ、望ましくは２０〜１００ｎｍである。ソース電極及びドレイン電極１０８となる金属層１０８’は、Ｍｏ、Ｔｉ、Ｗ、Ｎｉ、Ｔａ、Ｃｕ、Ａｌ、あるいはそれらの合金またはそれらの積層構造体からなる。
【００５９】
その後、金属層１０８‘の上に、フォトリソグラフィによりレジストパターンを形成し、エッチングによってチャネル部のエッチングストップ層を露出させると同時に、レジストに覆われていない金属層１０８’、その下のコンタクト層１０７を除去し、ソース電極及びドレイン電極を形成する。（ｄ）の後にシリコン層１０５のアイソレーションを行わない場合は、このエッチング工程でシリコン膜まで除去する。この結果、ソース電極およびドレイン電極１０８がパタンニングされ、図４（ｆ）に示すＴＦＴが完成する。
【００６０】
エッチングストップ層１０６を有さないトランジスタの場合は、図４（ｃ）と（ｄ）の工程を省略する代わりに、（ｆ）の金属層１０８’のパタンニング工程においてチャネル部はマスクしておき、その後チャネル部の金属層１０８’とコンタクト層１０７を除去する工程を追加する。
【００６１】
以上のトランジスタのゲートとソース電極またはドレイン電極を短絡することによりダイオードにすることができる。チャネルをゲート電圧で制御するその他の半導体装置も同様にして作ることができる。
次に、本発明を実施例に基づいて説明する。
【実施例１】
【００６２】
ガラス基板１０１上にＲＦスパッタ法により、１００ｎｍのＭｏからなるゲート電極１０２を堆積させ、パターニングを行った。その後、ＣＶＤ装置内で、表１のゲート絶縁層作成条件１の処方により、ゲート絶縁層１０３を３００ｎｍ堆積した（図４（ａ））。次いで、表２の酸化処理条件１の処方により、ゲート絶縁層１０３表面を酸素雰囲気に暴露して酸化処理し、酸化シリコンを含む層１０４を形成した（図４（ｂ））。酸素雰囲気中での暴露時間は表２に示すように、１０〜３６００秒の間で変化させ、結果を比較した。
【００６３】
続いて、ＣＶＤ装置内で、表３のシリコン層作成条件１の処方を用いて、アモルファスシリコンおよび結晶シリコンを有するシリコン層１０５を形成した。原料ガスはＳｉＨ４、希釈ガスはＨ２、希釈率は３００倍である。
【００６４】
その後、シリコン層１０５上に窒化シリコン膜及び酸化シリコン膜の積層構造からなるエッチングストップ層１０６を形成した（図４（ｃ））。
【００６５】
上記の膜を形成した後、フォトリソグラフィーおよびウェットエッチングにより、エッチングストップ層をパターニングし、シリコン層１０５表面を露出させた（図４（ｄ））。ウェットエッチングにはフッ化アンモニウムを含むバッファードフッ酸を用いた。次に、コンタクト層１０７、ソース電極およびドレイン電極１０８をそれぞれプラズマＣＶＤ法およびＲＦマグネトロンスパッタ法により形成し（図４（ｅ））、ドライエッチングによりパターニングした（図４（ｆ））。
【００６６】
【表１】
【００６７】
【表２】
【００６８】
【表３】
【００６９】
上のようにして作製したＴＦＴについて、積層構造を観察するため、またシリコン層１０５中の結晶性の分布を確認するために、約１ミクロンの幅にわたってＴＥＭ評価を行った。ＴＥＭ評価はＪＥＯＬ社製ＪＥＭ透過型電子顕微鏡を用いて１５０万倍まで拡大して観測し、酸化シリコンを含む層１０４の層厚を測定し、また結晶の格子縞の観察を行ってシリコン層１０５中の結晶シリコンの分布を観察した。ＴＥＭ像上で格子縞が観察されれば結晶シリコンと認められ、アモルファスシリコンの場合は縞状には見えない。
【００７０】
完成した酸素ガス暴露時間が３０秒の試料について、ＰＨＩ ＡＤＥＰＴ１０１０（アルバックファイ社製）を用いてＳＩＭＳ分析を行った。結果を図５に示す。図５の横軸は表面からの深さを表し、縦軸は、酸素、窒素、水素他の原子数濃度およびシリコンの２次イオン強度である。金属層１０８のないところを選んで測定した。
【００７１】
深さ０ｎｍから３００ｎｍ付近までの、プロットエリア外にＳｉＯと表記された部分と、深さ３００ｎｍから５００ｎｍにかけてのＳｉＮと表記された部分はエッチングストップ層１０６である。５００ｎｍから５５０ｎｍ付近までのｍｃＳｉ（ｍｃは微結晶の略語）と表記された部分がシリコン層１０５であり、５５０ｎｍより深いＳｉＮと表記された部分にゲート絶縁層１０３がある。
【００７２】
表面からおよそ５５０ｎｍの深さにシリコン層（Ｓｉ）とゲート絶縁層（ＳｉＮ）の界面があり、その付近で酸素の原子数濃度が矢印Ａで示すピークを示している。これが酸化シリコンを含む層１０４に該当する部分である。酸素の原子数濃度のピーク値は８×１０２０ａｔｏｍｓ／ｃｍ３であり、ゲート絶縁層（ＳｉＮ）内に比べて２桁、シリコン層（Ｓｉ）内に比べてもおよそ１桁高い。
【００７３】
図５では、酸化シリコンを含む層１０４に該当する部分が、幅約３０ｎｍの範囲で酸素原子数濃度に勾配を持っているが、これはＳＩＭＳ測定が表面を削りながら測定していくことに起因する見かけのものである。ＴＥＭではＳＩＭＳ測定よりも狭い幅で明瞭な層が観察される。本明細書で酸化シリコンを含む層１０４の厚さを言うときは、ＴＥＭ観察に基づく値である。
【００７４】
また、同じＴＦＴの電気特性を測定した。電気測定には、Ａｇｉｌｅｎｔ社製４１５５Ｃ半導体パラメータアナライザを使用し、作製したＴＦＴは２５℃に保たれたステージ上で測定した。ソース電極に０Ｖ、ドレイン電極に１０Ｖをそれぞれ印加した状態で、ゲート電圧を−２０Ｖから＋２０Ｖまでスィープさせてドレイン電流（ＩＤ）を測定した。この時、ゲート電圧１０Ｖ印加時のドレイン電流をオン電流の値とした。
【００７５】
ドレイン電流（ＩＤ）の平方根を求めてゲート電圧（ＶＧ）１Ｖ当たりの上昇率を算出し、ゲート電圧−２０Ｖ〜＋２０Ｖ間での最大の傾きからキャリア移動度を求めた。
【００７６】
［比較例１］
酸化処理を行わず、それ以外は実施例１と同様にして、ボトムゲート型薄膜トランジスタを作成し、実施例１と同様に電気測定を行い、キャリア移動度を求めた。
【００７７】
実施例１のうち酸素雰囲気中に暴露した時間が３０秒以上である素子は、比較例１の素子に比較して、オン電流が１．５倍、キャリア移動度も１．５倍の値になり、優れた電気特性を示した。これはシリコン層１０５の剥離がなくなった結果であると推測される。
【００７８】
ＴＥＭ評価の結果、実施例１の酸素ガス暴露時間が３０秒の試料の酸化シリコンを含む層１０４の厚さは１０ｎｍであった。一方、実施例１のうち酸素雰囲気中に暴露した時間が１０秒の試料では、酸化シリコンを含む層１０４は確認できなかった。またシリコン層１０５中の結晶シリコンの体積比率は、酸化シリコンを含む層１０４との界面の直上で約１０％であり、反対側のエッチストップ層１０６およびコンタクト層１０７との界面の直下において７０％であった。また、シリコン層１０５中で観察された結晶シリコン３０３のうち５０％の結晶粒については隣接する結晶粒と粒界が接していることが確認された。
【実施例２】
【００７９】
本実施例では、ゲート絶縁層１０３を表４の処方で形成したこと、酸化シリコンを含む層１０４は表５の処方でＣＶＤ法により形成したこと、シリコン層１０５は表６の処方で形成し、実施例１に比べてガス圧力を高くしたこと、が実施例１との違いである。その他の条件は実施例１と同じにした。
【００８０】
【表４】
【００８１】
【表５】
【００８２】
【表６】
【００８３】
このようにして作製したボトムゲート型ＴＦＴについて、実施例１と同様に電気特性を測定し、ＴＥＭ観察を行った。図６に結果を示す。図１と同じものに同じ符号をつけた。ゲート絶縁層１０３とシリコン層１０５の間に、酸化シリコンを含む層１０４が白いラインとして観察されている。写真のスケールは、右下に示されている目盛り１つが５０ｎｍである。写真から計測した酸化シリコンを含む層１０４の厚さは１１ｎｍ、シリコン層１０５の厚さは６２ｎｍであった。
【００８４】
［比較例２］
酸化処理を行わず、それ以外は実施例２同様の条件にてボトムゲート型ＴＦＴを完成させた。図７は、本比較例のＴＥＭ観察写真である。
【００８５】
実施例２の素子は、比較例２の素子に比較して、オン電流で１．２倍、キャリア移動度で１．３倍となり、優れた電気特性を示した。実施例２の素子において、酸化シリコンを含む層１０４の厚さは１５ｎｍであった。またシリコン層１０５中の結晶シリコン体積比率は、酸化シリコンを含む層１０４との界面の直上で約１０％、反対側の界面の直下で６０％であった。実施例２と比較例２ではシリコン層１０５形成時のガス圧力を実施例１より高くしたが、結晶シリコンの体積比率は実施例１と優位な差は得られなかった。しかし、シリコン層１０５中に観察された結晶シリコンのうち、７０％のシリコン結晶粒については、隣接する結晶と粒界が接していることが確認された。これは、実施例１よりも内部応力が高いシリコン層が形成されていることを示すものである。
【００８６】
実施例２の膜は実施例１よりも内部応力が高いにもかかわらず、図６に示すとおり剥離は生じていない。これに対し、酸化シリコンを含む層のない比較例２のＴＦＴでは、シリコン層１０５が、ゲート絶縁層１０３との界面の白く見える数箇所６０１で剥離している。
【実施例３】
【００８７】
本実施例では、ゲート絶縁層１０３を表７の処方で、酸化シリコンを含む層１０４を表８の処方で、シリコン層１０５は表９の処方で形成した。希釈率による違いを調べるために、シリコン層１０５形成時に、シリコン系原料ガスの流量を１０ｓｃｃｍで一定とし、水素ガスの流量を１２００ｓｃｃｍから１２０００ｓｃｃｍの範囲で異ならせた試料を作成し、結果を比較した。シリコン層１０５の結晶性を評価するために、これらの試料とは別に、同じ希釈率で、ガラス基板上に表９に示す処方で単膜のシリコン層を形成した。
【００８８】
【表７】
【００８９】
【表８】
【００９０】
【表９】
【００９１】
作製したボトムゲート型ＴＦＴをＴＥＭ観察したところ、ゲート絶縁層１０３とシリコン層１０５の間に、実施例２と同様に酸化シリコンを含む層１０４が白いラインとして観察された。ＴＥＭ観察像から計測した酸化シリコンを含む層１０４の厚さは５ｎｍ、シリコン層１０５の厚さは４２ｎｍであった。
【００９２】
図８は、希釈率の異なる資料について移動度を測定した結果である。希釈率が１２０から８００の範囲では、移動度が希釈率とともに徐々に増加していく。しかし、希釈率が１０００と１２００の試料では、８００以下の試料に比べて移動度が急に増えており、希釈率１０００の前後で移動度が不連続な変化を示している。１０００以上の試料の移動度は、希釈率が１２０倍の試料に比較して２倍以上となり、優れた電気特性を示した。
【００９３】
単膜のシリコン層を形成した試料についてラマンスペクトルを測定し、結晶シリコンの体積分率を求めた。ラマンスペクトルの測定は、顕微レーザラマンシステムＮｉｃｏｌｅｔ Ａｌｍｅｇａ ＸＲ（サーモフィッシャーサイエンティフィック社製）により、波長５３２ｎｍのレーザ光を用いて行なった。結果を図９に示す。水素希釈率が高くなるにつれて結晶シリコンの体積分率が上昇し、１０００倍の希釈でおよそ７０％に達することがわかる。しかし、移動度と異なり、１０００倍の前後で体積分率が不連続な変化を示すことはなかった。
【符号の説明】
【００９４】
１０１ 基板
１０２ ゲート電極
１０３ ゲート絶縁層
１０４ 酸化シリコンを含む層
１０５ シリコン層
１０６ エッチングストップ層
１０７ コンタクト層
１０８ ソース電極及びドレイン電極
【特許請求の範囲】
【請求項１】
基板に、ゲート電極、窒化シリコンを含むゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された半導体装置であって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に酸化シリコンを含む層が挟まれていることを特徴とする半導体装置。
【請求項２】
前記シリコン層は、厚さ方向に平均した結晶シリコンの体積比率が２０％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化シリコンを含む層の厚さが２０ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体装置の製造方法であって、
（Ａ）基板にゲート電極と窒化シリコンを含むゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記Ｂの工程が、前記ゲート絶縁層の表面を、水蒸気、酸素、または酸素を含む混合ガス雰囲気に暴露する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｂの工程が、ＣＶＤ法により前記酸化シリコンを含む層を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記Ｃの工程のＣＶＤ法が、シリコンを含む原料ガスと水素ガスおよび／または不活性ガスからなる希釈ガスとを使用し、前記希釈ガスの流量を前記原料ガスの流量の１０００倍以上とすることを特徴とする請求項４に記載の半導体の製造方法。
【請求項１】
基板に、ゲート電極、窒化シリコンを含むゲート絶縁層、結晶シリコンとアモルファスシリコンとを含むシリコン層、コンタクト層、ならびにソース電極及びドレイン電極が、順に積層された半導体装置であって、前記シリコン層の内部で、前記基板に近い側から前記ソース電極及びドレイン電極に近い側に向かって、前記結晶シリコンの体積比率が大きくなっており、かつ、前記ゲート絶縁層と前記シリコン層との間に酸化シリコンを含む層が挟まれていることを特徴とする半導体装置。
【請求項２】
前記シリコン層は、厚さ方向に平均した結晶シリコンの体積比率が２０％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化シリコンを含む層の厚さが２０ｎｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体装置の製造方法であって、
（Ａ）基板にゲート電極と窒化シリコンを含むゲート絶縁層とを順に形成する工程、
（Ｂ）前記ゲート絶縁層の上に酸化シリコンを含む層を形成する工程、
（Ｃ）前記酸化シリコンを含む層の上に、結晶シリコンとアモルファスシリコンとを含むシリコン層を化学気相成長（ＣＶＤ）法により形成する工程、および
（Ｄ）前記シリコン層の上にコンタクト層とソース電極およびドレイン電極を順に形成する工程
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記Ｂの工程が、前記ゲート絶縁層の表面を、水蒸気、酸素、または酸素を含む混合ガス雰囲気に暴露する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記Ｂの工程が、ＣＶＤ法により前記酸化シリコンを含む層を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記Ｃの工程のＣＶＤ法が、シリコンを含む原料ガスと水素ガスおよび／または不活性ガスからなる希釈ガスとを使用し、前記希釈ガスの流量を前記原料ガスの流量の１０００倍以上とすることを特徴とする請求項４に記載の半導体の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２１６８６４（Ｐ２０１１−２１６８６４Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１１−２９９９８（Ｐ２０１１−２９９９８）
【出願日】平成２３年２月１５日（２０１１．２．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２３年２月１５日（２０１１．２．１５）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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