埋込み層に低抵抗コンタクトを形成する打込み領域を含んだ半導体デバイスの製作方法および関連したデバイス
半導体デバイスを製作する方法は、第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成すること、および第１の半導体層上に第２の半導体層を形成することを含む。第２の半導体層は、第１のドーパント濃度よりも低い第２のドーパント濃度を有する。第２の半導体層を貫通して延びて第１の半導体層に接触する第１の伝導型の打込み領域を形成するように、第２の半導体層中にイオンが打ち込まれる。第１の電極が第２の半導体層の打込み領域上に形成され、第２の電極が、第２の半導体層の非打込み領域上に形成される。関連したデバイスも述べられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、打込み領域を含んだ半導体デバイスおよび関連した製作方法に関する。
【背景技術】
【０００２】
大電力、高温および／または高周波用途に関して、炭化珪素（アルファＳｉＣでは、室温で２．９９６ｅＶ）およびＩＩＩ族窒化物（例えば、ＧａＮでは、室温で３．３６ｅＶ）などの広バンドギャップ半導体材料への関心が高い。これらの材料は、一般に、ガリウム砒素およびシリコンに比べて高い電界破壊強度および高い電子飽和速度を有する。
【０００３】
半導体材料で所望の特性を実現するために、半導体層に不純物原子（すなわち、ドーパント）をドープすることがしばしば望ましい。半導体材料のドーピングは、材料成長中および／または材料成長後に行われることがある。打込みイオンが、ドープされた材料中でそれぞれドナー（電子の数を増加させる）として作用するかアクセプタ（正孔の数を増加させる）として作用するかに依存して、不純物原子は、ｎ型またはｐ型として分類されることがある。結果として得られた材料は、材料中のドーパントの優勢な型に依存してｎ型またはｐ型として特徴付けることができる。
【０００４】
イオン打込みは、半導体層に不純物をドープするよく知られた方法である。イオン打込みプロセスでは、イオン化不純物原子は、高真空下で電界によってターゲット層に向かって加速され、このターゲット層に打ち込まれるようになる。ターゲット層に向けられるイオンの数はドーズ量と呼ばれ、ドーズ量は一般にイオン／ｃｍ2で表される。イオンは、一般に電子ボルト（ｅＶ）で表されるエネルギーレベルで加速される。打込み層中のイオンの分布は、打込み条件と呼ばれることもある打込みのドーズ量およびエネルギー、ならびに打ち込まれるイオンの型、イオンが打ち込まれる材料の型、打込みの角度、および他の要素に依存する。打込みイオンは、一般に、特定の深さ（すなわち、「打込み距離」）にピーク濃度を有する濃度分布を形成する。
【０００５】
イオン打込みは、ｐ−ｎ接合、高伝導コンタクト領域、電場拡張領域、その他などの所望の領域を材料中に形成するための、結晶材料の選択的ドーピングに有用である可能性がある。一般に、不純物が半導体層中に打ち込まれた後で、打ち込まれた不純物を高温でアニールすること、すなわちいわゆる活性化アニールが望ましいことがある。活性化アニールは、高エネルギーイオンを半導体格子中に打ち込むことによって生じた損傷を修復することができる。打込み損傷には、例えば、半導体格子内の破壊および／または再配列された化学結合がある可能性がある。活性化アニールは、また、イオンがアクセプタおよび／またはドナーとして適切に作用することができる結晶格子中の適切なサイトを打込み不純物イオンが見出すのを助けることができる。しかし、いくつかの半導体材料では、かなりの格子損傷修復が行われる可能性のある温度は、材料が通常の周囲圧力で解離する温度よりも高いことがある。このため、活性化アニール中に安定なキャップ層を打込み半導体層上に設けることが知られている。キャップ層の材料は、高温で安定である可能性があり、下にある打込み半導体層と反応してはいけない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６３１６７９３号明細書
【特許文献２】米国特許出願公開第２００２／００６６９０８Ａ１号明細書
【特許文献３】米国特許仮出願第６０／２９０，１９５号明細書
【特許文献４】米国特許出願公開第２００２／０１６７０２３Ａ１号明細書
【特許文献５】米国特許出願公開第１０／６１７，８４３号明細書
【特許文献６】米国特許出願公開第１１／３０２，０６２号明細書
【特許文献７】米国特許出願公開第２００３／０１０２４８２Ａ１号明細書
【特許文献８】米国特許仮出願第６０／３３７，６８７号明細書
【特許文献９】米国特許第Ｒｅ．３４，８６１号明細書
【特許文献１０】米国特許第４９４６５４７号明細書
【特許文献１１】米国特許第５２０００２２号明細書
【特許文献１２】米国特許第６２１８６８０号明細書
【特許文献１３】米国特許第５２１００５１号明細書
【特許文献１４】米国特許第５３９３９９３号明細書
【特許文献１５】米国特許第５５２３５８９号明細書
【特許文献１６】米国特許第５２９２５０１号明細書
【特許文献１７】米国特許出願公開第１１／２８６８０５号明細書
【特許文献１８】米国特許第６４９８１１１号明細書
【特許文献１９】米国特許第６６８６６１６号明細書
【非特許文献】
【０００７】
【非特許文献１】Yu et al., "Schottky barrier engineering in III-V nitrides via the piezoelectric effect", Applied Physics Letters, Vol. 73, No. 13, 1998
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明のいくつかの実施形態によれば、半導体デバイスを製作する方法は、第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成すること、および第１の半導体層上に第２の半導体層を形成することを含む。第２の半導体層は、第１のドーパント濃度より低い第２のドーパント濃度を有する。第２の半導体層を貫通して延びる第１の半導体層に接触する第１の伝導型の打込み領域を形成するように、第２の半導体層中にイオンが打ち込まれる。第１の電極が第２の半導体層の打込み領域上に形成され、第２の電極が、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成される。
【０００９】
いくつかの実施形態では、第１の半導体層および第２の半導体層は、ＩＩＩ族窒化物材料であり得る。第１および第２の半導体層は、炭化珪素（ＳｉＣ）基板上に形成されてもよい。さらに、打込みイオンは、珪素（Ｓｉ）、硫黄（Ｓ）および／または酸素（Ｏ）イオンであってもよい。
【００１０】
他の実施形態では、イオンを打ち込む前に、第２の半導体層上に保護層が形成されてよい。これによって、イオンは、保護層を貫通して第２の半導体層中に打ち込まれることが可能である。イオンを打ち込んだ後で、第１および第２の半導体層および保護層は、打込みイオンを活性化するようにアニールされてもよい。いくつかの実施形態では、保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ2）、および／または酸窒化珪素（ＳｉＯＮ）であり得る。他の実施形態では、保護層は高純度窒化物（ＨＰＮ）層であり得る。
【００１１】
いくつかの実施形態では、第１の電極を形成する際に、アニール後に、第２の半導体層の打込み領域を露出させるように保護層に開口が形成されてよい。オーミックコンタクトが、開口中の露出された打込み領域上に形成されることが可能である。さらに、第２の半導体層の非打込み領域を露出させるように保護層に第２の開口が形成されてよく、さらに第２の電極が第２の開口中に形成されてよい。
【００１２】
他の実施形態では、第１および第２の半導体層は、窒化ガリウム（ＧａＮ）であってよい。第１の保護層が第２の半導体層上に形成されてよく、さらに、第２の保護層が第１の保護層上に形成されてよい。第１の保護層は、アルミニウムを含んだＩＩＩ族窒化物であってもよく、第２の保護層は、高純度窒化物（ＨＰＮ）であってもよい。
【００１３】
いくつかの実施形態では、第２の半導体層を貫通して少なくとも部分的に保護層および／または第１の半導体層中に延びる打込み領域を形成するように、イオンが第２の半導体層中に打ち込まれてよい。したがって、打込みドーパントの分布は、少なくとも部分的に保護層中に、および／または少なくとも部分的に第１の半導体層中に延びることが可能である。打込み領域は、第２の半導体層中にピークドーパント濃度を有してよい。例えば、打込み領域は、約５×１０20イオン／ｃｍ3のピークドーパント濃度を有してよい。
【００１４】
他の実施形態では、打込み領域全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように、イオンが第２の半導体層中に打ち込まれてよい。例えば、第２の半導体層および／または他の層の厚さに依存して、複数のドーズ量および／または打込みエネルギーが、実質的に一様な濃度を実現するように選ばれることが可能である。
【００１５】
いくつかの実施形態では、実質的に一様な濃度を有する打込みドーパントの分布を実現するために、第１の伝導型のイオンが第１のドーズ量および第１の打込みエネルギーで第２の半導体層中に打ち込まれてよく、次に第１の伝導型のイオンが第２のドーズ量および第２の打込みエネルギーで第２の半導体層中に打ち込まれてよい。例えば、第１のドーズ量は、約０．５×１０15から約２．５×１０15イオン／ｃｍ2であってよく、第１の打込みエネルギーは約１６０ｋｅＶであってよい。また、第２のドーズ量は、約０．８×１０15から約５×１０15イオン／ｃｍ2であってよく、第２の打込みエネルギーは約２６０ｋｅＶであってよい。さらに、いくつかの実施形態では、第１の伝導型のイオンが第３のドーズ量および第３の打込みエネルギーで第２の半導体層中にさらに打ち込まれることが可能である。例えば、第３のドーズ量は、約０．５×１０15から約３．７×１０15イオン／ｃｍ2であってよく、第３の打込みエネルギーは約３６０ｋｅＶであってよい。
【００１６】
他の実施形態では、第１の半導体層および第２の半導体層は、同じ材料であることが可能である。いくつかの実施形態では、第２の半導体層はアンドープ層であり得る。他の実施形態では、第２の半導体層は、第１の半導体層と同じおよび／または反対伝導型を有することが可能である。
【００１７】
いくつかの実施形態では、第１の半導体層および／または第２の半導体層は、エピタキシャル層であってよい。例えば、第１の半導体層は、第１のドーパント濃度を有するように基板上にエピタキシャル成長されてよい。また、第２の半導体層は、第２のドーパント濃度を有するように第１の半導体層上にエピタキシャル成長されてよい。
【００１８】
他の実施形態では、第１の電極はオーミックコンタクトであってよい。さらに、いくつかの実施形態では、第２の電極と打込み領域の間の横方向距離は、第２の電極と第１の電極の間の横方向距離よりも小さいことが可能である。例えば、第２の電極と打込み領域の間の横方向距離は、約１ミクロン（μｍ）未満であることが可能である。
【００１９】
いくつかの実施形態では、第１の電極は、第２の半導体層の打込み領域上に形成された陰極コンタクトであってよい。また、第２の電極は、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成された陽極コンタクトであってよい。いくつかの実施形態では、第１の半導体層および／または第２の半導体層は、約１００ｎｍから約５００ｎｍの厚さを有することがある。
【００２０】
他の実施形態では、第１の電極は、第２の半導体層の打込み領域上に形成されたソース／ドレインコンタクトであってよい。また、第２の電極は、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成されたゲートコンタクトであってよい。いくつかの実施形態では、ゲートコンタクトおよびソース／ドレインコンタクトは、同じ金属化プロセスで形成されることが可能である。また、いくつかの実施形態では、第２の半導体層のバンドギャップは、第１の半導体層のバンドギャップよりも大きくてよい。
【００２１】
本発明の他の実施形態によれば、半導体デバイスは、第１のドーパント濃度を有する第１の伝導型の第１の半導体層と、第１のドーパント濃度よりの低い第２のドーパント濃度を有する、第１の半導体層上の第２の半導体層と、第２の半導体層を貫通して延びて第１の半導体層に接触する第１の伝導型の打込みドーパントの分布を含んだ、第２の半導体層中の打込み領域と、第２の半導体層の打込み領域上の第１の電極と、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上の第２の電極とを含む。
【００２２】
本発明のさらなる理解を可能にするために含まれ、本出願に組み込まれ、本出願の一部を構成する添付の図面は、本発明のある実施形態を示す。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｂ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｃ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｄ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｅ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｆ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図２】本発明のいくつかの実施形態による窒化ガリウム構造中へのシリコンの打込みについてのシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００２４】
これから本発明の実施形態が、以下で添付の図を参照してより完全に説明され、図では本発明の実施形態が示される。しかし、この発明は、多くの異なる形で具体化される可能性があり、本明細書で説明する実施形態に限定されるように解釈されるべきでない。それどころか、これらの実施形態は、本開示が徹底的かつ完全であり本発明の範囲を当業者に十分に伝えるように提供される。全体を通して、同様な番号は同様な要素を参照する。
【００２５】
理解されることであろうが、層、領域または基板のような要素が、他の要素の「上に」あると、または、他の要素の「上へ」延びていると言われるとき、その要素は、他方の要素の直ぐ上にあってもよく、または他の要素の直ぐ上へ延びてもよく、または、介在する要素も存在してもよい。対照的に、要素が、他の要素の「直ぐ上に」あると、または他の要素の「直ぐ上へ」延びると言われるとき、介在する要素は存在しない。また、理解されることであろうが、要素が、他の要素に「接続」または「結合」されると言われるとき、その要素は、他方の要素に直接接続または結合されてもよく、または介在する要素が存在してもよい。対照的に、要素が、他の要素に「直接接続」または「直接結合」されると言われるとき、介在する要素は存在しない。また、当業者によって理解されることであろうが、他の特徴に「隣接して」配置された構造または特徴につての言及は、この隣接する特徴に重なる、またはこの隣接する特徴の下にある部分を含むことができる。
【００２６】
また理解されることであろうが、第１、第２などの用語は、本明細書で、様々な要素を記述するために使用されることがあるが、これらの要素は、これらの用語によって限定されるべきでない。これらの用語は、１つの要素を他の要素と区別するために使用されだけである。例えば、本発明の範囲から逸脱することなしに、第１の要素は第２の要素と呼ばれる可能性があり、同様に、第２の要素は第１の要素と呼ばれる可能性がある。
【００２７】
さらに、「より下の」または「下の」および「より上の」または「上の」などの相対的な用語が、図に示されるように他の要素に対する１つの要素の関係を記述するために本明細書で使用される場合がある。理解されることであろうが、相対的な用語は、図に示された位置付けのほかに、デバイスの異なる位置付けを包含する意図である。例えば、１つの図のデバイスがひっくり返されると、他の要素の「より下の」側にあると記述された要素は、そのとき、他の要素の「より上の」側に位置付けされるだろう。したがって、「より下の」という例示の用語は、図の特定の位置付けに依存して、「より下の」と「より上の」の両方の位置付けを包含することができる。同様に、１つの図のデバイスがひっくり返されると、そのとき、他の要素「の下の」または「の真下の」と記述された要素は、他の要素「の上に」位置付けされるだろう。したがって、「の下の」または「の真下の」という例示の用語は、上と下の両方の位置付けを包含することができる。
【００２８】
本明細書において本発明の説明で使用される専門用語は、特定の実施形態だけを説明する目的のためであり、本発明を限定する意図でない。本発明の説明および添付の特許請求の範囲で使用されるとき、単数形の「１つの（ａ、ａｎ）」および「その（ｔｈｅ）」は、文脈が明らかに違うように示さない限り、複数形も含む意図である。また理解されることであろうが、本明細書で使用されるような用語「および／または（ａｎｄ／ｏｒ）」は、関連列挙された要素の１つまたは複数の可能な組合せをどれでもすべて参照し、かつ包含する。さらに理解されることであろうが、用語「備える（ｃｏｍｐｒｉｓｅｓ）」および／または「備えている（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で使用されるとき、述べられた特徴、完全体、ステップ、作業、要素、および／または部品の存在を明示するが、１つまたは複数の他の特徴、完全体、ステップ、作業、要素、部品および／またはそれらのグループの存在または追加を排除しない。
【００２９】
本発明の実施形態は、本明細書で、本発明の理想化された実施形態（および中間構造）の模式的な図示である断面図を参照して説明される。図面の層および領域の厚さは、はっきりさせるために誇張されていることがある。その上、例えば製造技術および／または公差の結果としての図示の形からの変化は、予想されることである。したがって、本発明の実施形態は、本明細書に図示された領域の特定の形に限定されるように解釈されるべきでなく、例えば製造に起因する形のずれを含むものとする。例えば、長方形として図示された打込み領域は、一般に、打込み領域から非打込み領域への不連続な変化ではなく、縁部に、丸くなった、または湾曲した特徴および／または打込み濃度の勾配を有している。同様に、打込みによって形成された埋込み領域は、埋込み領域と打込みが行われた表面との間の領域にいくらかの打込みを生じさせる可能性がある。したがって、図に示された領域は、本質的に模式的なものであり、これらの領域の形は、デバイスの領域の実際の形を図示する意図でなく、さらに、本発明の範囲を限定する意図でない。
【００３０】
特に定義されない限り、本明細書で使用されるすべての用語（技術的および科学的用語を含んだ）は、本発明が属する当業者によって一般的に理解されるのと同じ意味を有する。さらに理解されることであろうが、本明細書で使用される用語は、本明細書および関連技術の背景での意味と一致した意味を有するものとして解釈されるべきであり、本明細書でそのようにはっきりと定義されなければ、理想化された意味、または過度に形式的な意味で解釈されないものとする。
【００３１】
本発明のいくつかの実施形態は、ＩＩＩ族窒化物ベースのデバイスで使用するのに特に申し分なく適している可能性がある。本明細書で使用されるとき、「ＩＩＩ族窒化物」という用語は、窒素と周期律表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）との間で形成されるような半導体化合物を意味する。また、この用語は、ＡｌＧａＮおよびＡｌＩｎＧａＮのような三元および四元化合物も意味する。当業者によってよく理解されるように、ＩＩＩ族元素は窒素と結合して、二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（例えば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物は、すべて、１モルの窒素が合計１モルのＩＩＩ族元素と結合される実験式を有している。したがって、ＡｌxＧａ1-xＮのような式が、ここで０≦ｘ≦１であり、これらの化合物を記述するために使用されることが多い。
【００３２】
本発明のいくつかの実施形態は、より低伝導度の半導体層を貫通して延びてより高伝導度の埋込み半導体層に対するオーミックコンタクトを容易にする打込み領域を形成する方法を提供する。より詳細には、より低伝導度の半導体層を貫通して延びてより高伝導度の半導体層に接触する打込み領域を形成するように、より低伝導度の半導体層中にイオンが打ち込まれる。
【００３３】
本発明のいくつかの実施形態による打込み領域を利用することができる構造は、高電子移動度トランジスタ（ＨＥＭＴ）などの、比較的高バンドギャップ障壁層の下に埋め込まれた伝導チャネル層を含むことができる。本発明の実施形態を利用することができるＧａＮベースのＨＥＭＴの適切な構造は、例えば、同一の譲受人に譲渡された特許文献１および、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」に関する２００１年７月１２日に出願され２００２年６月６日に公開された特許文献２、「GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」に関する２００１年５月１１日に出願された特許文献３、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の２００２年１１月１４日に公開されたＳｍｏｒｃｈｋｏｖａらの特許文献４、「NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES」に関する２００３年７月１１日に出願された特許文献５、および「SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME」に関する２００５年１２月１３日に出願された特許文献６に記載されており、これらの開示は、これによってその全体が参照して本明細書に組み込まれる。
【００３４】
本発明のいくつかの実施形態による打込み領域を利用することができる特定の構造は、低伝導層および／または絶縁層の下に埋め込まれた高伝導層を含み得る。例えば、ｎ＋／ｎ−金属−半導体（Ｍ−Ｓ）ダイオードは、アンドープまたは低ドープｎ−層を高伝導ｎ＋層の上に含むことができる。ｎ−層は、優れたショットキ動作を実現することができ、さらに陽極と高伝導ｎ＋層の間に所定の距離を設けることができる。しかし、高伝導埋込みｎ＋層の陰極コンタクトを形成することは、ｎ−層を貫通する凹部を作ることを必要とする可能性があり、このような凹部を作ることは、ｎ−層とｎ＋層の両方が同じ材料から形成されるとき困難でありおよび／または再現性がない可能性がある。したがって、本発明のいくつかの実施形態では、ｎ−層を貫通して延びて高伝導埋込みｎ＋層のオーミックコンタクトを形成する打込み領域を形成するように、ｎ−層にイオンが打ち込まれる。
【００３５】
本発明のいくつかの実施形態による構造の製作が、図１Ａ〜１Ｆに模式的に示されている。図１Ａに見られるように、窒化物ベースのデバイスが形成されてもよい基板１０が用意される。本発明の特定の実施形態では、基板１０は、例えば４Ｈポリタイプの炭化珪素であってもよい半絶縁性炭化珪素（ＳｉＣ）基板であり得る。他の炭化珪素候補のポリタイプには、３Ｃ、６Ｈ、および１５Ｒポリタイプがある。用語「半絶縁性」は、絶対的な意味ではなく相対的な意味で使用される。本発明の特定の実施形態では、炭化珪素バルク結晶は、室温で約１×１０5Ω−ｃｍ以上の抵抗率を有する。
【００３６】
随意の緩衝層、核形成層および／または遷移層（図示されない）が基板１０上に形成されてもよい。例えば、ＡｌＮ緩衝層が、炭化珪素基板とデバイスの残り部分との間に適切な結晶構造遷移を実現するように形成されてもよい。さらに、例えば、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」という名称の同一の譲受人に譲渡された特許文献７、および「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」という名称の２００１年１２月３日に出願された特許文献８に記載されているように、歪み平衡遷移層がまた形成されてもよい。これらの開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。
【００３７】
炭化珪素は、ＩＩＩ族窒化物デバイス用の非常に一般的な基板材料であるサファイア（Ａｌ2Ｏ3）よりもＩＩＩ族窒化物に対して遥かに近い結晶格子整合を有する。より近い格子整合のために、結果として、一般にサファイア上で利用可能なものよりも高品質のＩＩＩ族窒化物膜が生じる。炭化珪素は、また、非常に高い熱伝導度を有するので、炭化珪素上のＩＩＩ族窒化物デバイスの全出力電力は、一般に、サファイア上に形成された同じデバイスの場合のように基板の熱放散によって制限されない。また、半絶縁性炭化珪素基板を利用できることで、デバイス分離および寄生キャパシタンス減少が可能になる可能性がある。適切なＳｉＣ基板は、例えば本発明の譲受人であるノースカロライナ州ダラムのＣｒｅｅ Ｉｎｃ．によって製造され、製造方法は、例えば、特許文献９、１０、１１、および１２に記載されており、これらの開示は、その全体が参照して本明細書に組み込まれる。同様に、ＩＩＩ族窒化物のエピタキシャル成長の技術は、例えば、特許文献１３、１４、１５および１６に記載されており、これらの開示は、また、その全体が参照して本明細書に組み込まれる。
【００３８】
炭化珪素が基板材料として使用されてもよいが、本発明の実施形態は、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰおよび同様なものなどの任意の適切な基板を利用することができる。いくつかの実施形態では、適切な緩衝層も形成される場合がある。さらに、いくつかの実施形態では、基板は、エピタキシャル成長の後で取り除かれる場合があり、エピタキシャル層は担体基板に接合される場合がある。
【００３９】
図１Ａを参照すると、比較的高伝導度の半導体層が、例えばチャネル層２０として、基板１０上に形成される。チャネル層２０は、所望の伝導型および／またはドーパント濃度を有するように基板１０上にエピタキシャル成長されてもよい。例えば、いくつかの実施形態では、チャネル層２０は、約１×１０19イオン／ｃｍ3のドーパント濃度を有するｎ型層であることがある。チャネル層２０は、また、上で説明されたように緩衝層、遷移層、および／または核形成層を使用して基板１０上に堆積されてもよい。チャネル層２０および／または緩衝層、核形成層および／または遷移層は、ＭＯＣＶＤによって、またはＭＢＥもしくはＨＶＰＥなどの当業者に知られている他の技術によって堆積されてもよい。本発明のいくつかの実施形態では、チャネル層２０は、ＡｌxＧａ1-xＮ、ここで０≦ｘ＜１、などのＩＩＩ族窒化物層である場合がある。本発明のある実施形態では、ｘ＝０であり、チャネル層２０がＧａＮであることを示している。チャネル層２０は、また、ＩｎＧａＮ、ＡｌＩｎＧａＮまたは同様なものなどの他のＩＩＩ族窒化物層であってもよい。
【００４０】
さらに図１Ａを参照すると、以下で表面層２２と呼ばれるより低伝導度の半導体層が、チャネル層２０上に形成される。表面層２２は、チャネル層２０のドーパント濃度よりも低いドーパント濃度を有する。表面層２２は、所望の伝導型および／またはドーパント濃度を有するようにチャネル層２０上にエピタキシャル成長されてもよい。例えば、表面層２２は、アンドープ（「故意でなくドープされた」）層であってもよく、および／またはチャネル層２０と同じおよび／または反対伝導型を有してもよい。本発明のいくつかの実施形態では、表面層２２はまた、ＡｌxＧａ1-xＮ、ここで０≦ｘ＜１、などのＩＩＩ族窒化物層である。表面層２２は、また、ＩｎＧａＮ、ＡｌＩｎＧａＮまたは同様なものなどの他のＩＩＩ族窒化物層であってもよい。さらに、チャネル層２０および表面層２２は、同じ材料から形成されてもよい。
【００４１】
したがって、本発明のいくつかの実施形態では、チャネル層２０および表面層２２は、例えば、金属−半導体またはショットキダイオードで使用するための低伝導および／または絶縁層の下に埋め込まれた高伝導層を形成し得る。例えば、チャネル層２０は、約１×１０19イオン／ｃｍ3以上のドーパント濃度を有する高濃度ドープｎ型ＧａＮ層であることが可能であり、表面層２２は約１×１０19イオン／ｃｍ3未満のドーパント濃度を有する低濃度ドープまたはアンドープｎ型ＧａＮ層であることが可能である。チャネル層２０および／または表面層２２は、約１００ｎｍから約５００ｎｍの厚さに形成されてもよい。したがって、表面層２２は、その後のプロセスで形成される電極３２に対して制御可能なショットキコンタクトを生成することができる。
【００４２】
本発明の他の実施形態では、チャネル層２０および表面層２２は、例えばＨＥＭＴデバイスで使用するために、チャネル層と表面層の間の界面にヘテロ接合を形成するように選ばれる場合がある。そのため、チャネル層２０は、表面層２２のバンドギャップよりも小さなバンドギャップを有してよく、この表面層２２は、ＨＥＭＴデバイスの障壁層に対応する可能性がある。チャネル層２０は、また、表面層２２よりも大きな電子親和力を有する場合がある。チャネル層２０は、ＧａＮ、ＡｌＧａＮまたは同様なものの超格子および／または組合せなどの多層構造を含む場合がある。表面層２２は、ＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮまたはこれらの層の組合せを含む場合がある。本発明のいくつかの実施形態では、表面層２２のアルミニウム濃度は約１０％よりも高い。しかし、本発明の他の実施形態では、表面層２２は、約５％と約１００％の間のアルミニウム濃度を有するＡｌＧａＮを含む場合がある。表面層２２がオーミックコンタクト金属の下に埋め込まれたとき分極効果によってチャネル層２０と表面層２２の間の界面にかなりのキャリア濃度を誘起するように、表面層２２は、十分に厚くてもよく、十分に高いＡｌ組成およびドーピングを有してもよい。また、表面層２２は、表面層２２と保護層２４（図１Ｂに示されるような）の間の界面に堆積されたイオン化不純物によるチャネル中の電子の散乱を減少させるだけ、または最小限にするだけ十分に厚くてもよい。ある実施形態では、チャネル層２０は、アンドープである場合があり、約２ｎｍを超える厚さに成長され得る。また、表面層２２は、アンドープであってもよく、ｎ型ドーパントをドープされてもよく、さらに約０．１ｎｍから約１０ｎｍの厚さに成長されてもよい。しかし、表面層２２は、その中でクラッキングまたは実質的な欠陥形成が生じるほど厚くてはならない。本発明のいくつかの実施形態で使用するのに適したＨＥＭＴ構造は、２００５年１２月１３日に出願された「SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME」という名称の同一の譲受人に譲渡された特許文献６にさらに説明されており、この開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。
【００４３】
ここで図１Ｂを参照すると、保護層２４が表面層２２上に形成される。保護層２４は、窒化珪素（ＳｉxＮy）、二酸化珪素（ＳｉＯ2）および／または酸窒化珪素（ＳｉＯＮ）などの他の適切な保護材料であってもよい。理解されることであろうが、用語「ＳｉxＮy」、「ＳｉＮ」および「窒化珪素」は本明細書では、化学量論的窒化珪素と非化学量論的窒化珪素の両方を意味するように交換可能に使用される。また、他の材料が保護層２４に利用されてもよい。例えば、保護層２４は、また、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムを含み得る。さらに、保護層２４は、均一組成および／または不均一組成の単層または多層であってもよい。保護層２４の材料は、適切な界面特性を有する可能性がり、さらに比較的高温に耐えることができる。さらに、いくつかの実施形態では、保護層２４は、下にある表面層２２を著しく損傷することなしに除去可能であってよい。
【００４４】
一般に、保護層２４は、比較的高い破壊電界強度を有し、かつ表面層２２のような下にあるＩＩＩ族窒化物層との界面に比較的小さな界面トラップ密度を生成する誘電体層であってもよい。保護層２４は、表面層２２の材料に対して高いエッチング選択性を有してもよいが、表面層２２の材料に対して反応性であってはいけない。さらに、保護層２４は、比較的低レベルの不純物を有してもよい。例えば、保護層２４は、比較的低レベルの水素および、酸素、炭素、フッ素および塩素などの他の不純物を有してもよい。さらに、その後のプロセスステップで使用される高アニール温度に耐えるために、保護層２４は、比較的高温（例えば、＞１０００℃）で安定である可能性がある。
【００４５】
本発明の特定の実施形態では、保護層２４はＳｉＮである。ＳｉＮは、例えば、低圧化学気相成長（ＬＰＣＶＤ）および／または金属−有機化学気相成長（ＭＯＣＶＤ）によって形成されてよい。ＳｉＮ層は、化学量論的であってもよい（すなわち、材料中の珪素と窒素の比が約３：４である）。ＳｉＮ層の化学量論は、例えば、ＣＶＤプロセスにおいてＳｉＨ4およびＮＨ3ソースガスの相対流量を調節することによって、調節されてもよい。さらに、比較的高温で形成されるとき、ＣＶＤ成長ＳｉＮは化学量論的である傾向がある。
【００４６】
ＳｉＮ層の化学量論は、この層の屈折率にも影響を及ぼすことがある。本発明のある実施形態では、ＳｉＮ保護層２４は、波長６３３ｎｍで約１．６から約２．２の屈折率を有する場合がある。特定の実施形態では、ＳｉＮ保護層２４の屈折率は、偏光解析法で測定されるように１．９８±０．０５である。化学量論的ＳｉＮは、また、緩衝酸化物エッチング（ＢＯＥ）でのエッチング速度によって特徴付けられることが可能である。例えば、化学量論的ＳｉＮのＢＯＥでのエッチング速度は、ほぼゼロである（すなわち、約１ナノメートル／分未満）。
【００４７】
いくつかの実施形態では、保護層２４はＳｉＯ2であってよい。ＳｉＯ2は、ＬＰＣＶＤおよび／またはＭＯＣＶＤで形成でき、化学量論的であることが可能である。本発明のある実施形態では、ＳｉＯ2保護層は、波長６３３ｎｍで約１．３６から約１．５６の屈折率を有する場合がある。特定の実施形態では、ＳｉＯ2保護層の屈折率は、偏光解析法で測定されるように１．４６±０．０３である。
【００４８】
保護層２４が窒化珪素を含むとき、保護層２４は、表１に示されたレベル以下の不純物レベルを有する場合があり、これは、Ｃｓイオンビームを用いた二次イオン質量分析（ＳＩＭＳ）によって測定される。
【００４９】
【表１】
【００５０】
保護層２４は、表面層２２上に一面に形成されてもよい。一般に、保護層２４は、約１００ｎｍの範囲の厚さを有することが可能であるが、また他の厚さの層が利用されてもよい。例えば、保護層２４は、その後の不純物活性化アニール中に下にある層を保護するように十分に厚くなければならない。そのような目的のためには、２または３単分子層程度の薄い層で十分である可能性がある。しかし、一般に、保護層２４は、約１０ｎｍから約５００ｎｍの厚さを有することになろう。
【００５１】
保護層２４は、２００５年１１月２３日に出願された「GROUP III NITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURING SUCH DEVICES」という名称の特許文献１７に記載された高純度ＳｉＮ層などの高純度窒化物（ＨＰＮ）層を含んでもよく、この開示は、あたかも本明細書に完全に示されたかのように参照して本明細書に組み込まれる。特に、本発明のある実施形態に従って、インサイチュ（ｉｎ−ｓｉｔｕ）成長ＳｉＮ保護層２４は、比較的高温（例えば、約７００℃より上）で成長される場合がある。特定の実施形態では、ＳｉＮ層は、約９００〜１０００℃の範囲の温度で成長される場合がある。そのような高温成長によって、また、ＳｉＮ層中およびＩＩＩ族窒化物層とＳｉＮ層の間の界面の不純物レベルを減少させることが容易になる可能性がある。さらに、高成長速度が使用されてもよく、高成長速度によって、ＳｉＮ層中に取り込まれる背景反応炉不純物のレベルを減少させることが容易になる可能性がある。例えば、本発明のある実施形態では、ＳｉＮ層は、少なくとも約０．２ミクロン／時の成長速度で成長される場合がある。ある特定の実施形態では、成長速度は約２ミクロン／時である場合がある。
【００５２】
インサイチュでＳｉＮ層を形成することによって、最上部ＩＩＩ族窒化物層の上面および／またはＳｉＮ層自体に取り込まれる不純物のレベルが減少することもある。特に、デバイスが反応炉から取り出され、ＳｉＮ層が、例えばスパッタリングまたはＰＥＣＶＤのようなＭＯＣＶＤ後成長プロセスによって形成されるとき、いくつかの異なるメカニズムで不純物が導入される可能性がある。例えば、特許文献１８に詳細に述べられているように、ＩＩＩ族窒化物層の成長中にＭＯＣＶＤ反応炉中に水素が存在すると、成長に続く反応炉の冷却中に水素がＩＩＩ族窒化物層中に混ざる傾向がある可能性がある。同様に、反応炉から取り出して直ぐデバイスを雰囲気にさらすと、酸素原子の取り込みが可能になる可能性があり、さらに、デバイスの取扱いおよび／またはデバイスの化学洗浄の結果として、特にデバイスの外面に隣接した様々な他の不純物が取り込まれる可能性がある。また、ＳｉＮ保護／不動態化層の堆積より前にウェットエッチング、電極堆積、アニールステップ、その他のような成長後処理が行われると、不純物も添加される可能性がある。この不純物は、望ましくないおよび／または制御／再現し難いやり方で、ＩＩＩ族窒化物層とＳｉＮ層の間の界面の表面状態を変える可能性がある。例えば、不純物の存在は、ＳｉＮ層と下にあるＩＩＩ族窒化物層の間の界面でのトラッピングを増加させることができ、それによって、チャネルのシート抵抗を高くする。
【００５３】
本発明のある実施形態では、高純度シラン（ＳｉＨ4）が、ＳｉＮ層の成長でソースガスとして使用される場合がある。当業者には知られているように、シランは、ｎ型ドープＩＩＩ族窒化物層の成長において、珪素ドーパントのソースとしてしばしば使用される。一般に、希釈シランガスは、純粋シランよりも高価でなくかつ使用し易いので、そのような用途で使用されるが、純粋シランは非常に燃えやすい可能性がある。そのような純粋シランを使用することで、例えば、ＩＩＩ族窒化物層とＳｉＮ層の間の界面および／またはＳｉＮ層中の不純物のレベルを減少させることが容易になる可能性があり、このことは、ある環境で、デバイスの性能および／または再現性を改善する可能性がある。特に、より高品質の（すなわち、より純粋な）ＳｉＮ層は、絶縁層の本体中のトラッピングを減少させるか最小限にするのに役立ち、それによってより高い破壊臨界電界を実現する可能性がある。そのような純粋シランガスソースが反応炉に関係して含まれるとき、例えばｎ型ドープまたはコドープＩＩＩ族窒化物層の成長中に希釈シランガスがドーパントガスソースとして使用可能であるように、希釈シランソースも含むことがいっそう望ましい可能性がある。
【００５４】
さらに図１Ｂを参照すると、マスク２５が保護層２４上に形成される。マスク２５は、フォトレジストまたは、ＳｉＮおよび／またはＳｉＯ2などの任意の他の適切なマスク材料を含むことができる。マスクは、打込みイオンを阻止するように選ばれた厚さを有してもよい。例えば、保護層２４がＳｉＮを含むとき、マスク２５はＳｉＯ2のような酸化物を含んでもよく、逆に、保護層２４がＳｉＯ2のような酸化物を含むとき、マスクはＳｉＮを含んでもよい。
【００５５】
保護層２４の表面部分２４Ａを露出させるようにマスク２５に窓が開けられ、打込みイオンの少なくとも一部が保護層２４を貫通して打ち込まれて表面層２２中で静止するように、不純物イオン２７がこの窓を通して保護層２４中に打ち込まれる。さらに、打込みイオンの一部は、チャネル層２０中で静止するようになってもよい。打込みイオンは、保護層２４とチャネル層２０の間の表面層２２中にピークドーパント濃度を有する分布プロファイルを形成してもよい。しかし、打込みピークは、また、保護層２４と表面層２２の間の界面２９から離れて（すなわち、上または下に）形成されてもよい。したがって、図１Ｃに示されるように、打込み領域３１は、表面層２２を貫通して延びてチャネル層２０に接するように形成されてもよい。さらに、いくつかの実施形態では、打込み領域３１は、保護層２４および／またはチャネル層２０の中に少なくとも部分的に延びる場合がある。
【００５６】
打込み条件は、１×１０18イオン／ｃｍ3以上のピークドーパント濃度を有する打込み領域３１を形成するように選ばれてもよい。例えば、いくつかの実施形態では、打込みのドーズ量およびエネルギーは、打込み領域３１中に約５×１０20イオン／ｃｍ3のピークドーパント濃度を実現するように選ばれることが可能である。打込み条件は、また、表面層２２の打込み領域３１全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように選ばれることが可能である。例えば、打込みプロセスは、打込み領域３１全体にわたって打込みドーパントの比較的一様なプロファイルを実現するように複数の打込みステップを含むことが可能である。したがって、打込みステップの数は、打込み領域３１がチャネル層２０に接し得るように保護層２４および／または表面層２２の厚さに依存することがある。例えば、打込みプロセスは、第１の組の打込み条件の下で行われる第１の打込みステップと、第２の組の打込み条件の下で行われる次の打込みステップとを含むことが可能である。しかし、図２を参照して以下で述べられるように、実質的に一様なドーパント濃度を有する打込み領域３１を実現するように、３つ以上の打込みステップが行われてもよい。
【００５７】
いくつかの実施形態では、打込みは室温で行われる場合がある。以下で述べられるように、所望のシート抵抗率を達成しおよび／または表面層２２に対する低抵抗率オーミックコンタクトの作製を可能にする打込みプロファイルを実現するように、打込みエネルギーおよび／またはドーズ量が選ばれることが可能である。窒化物ベースの層中にｎ型打込み領域３１を形成するために、打込みイオン２７は、珪素（Ｓｉ）、硫黄（Ｓ）および／または酸素（Ｏ）イオンを含んでもよい。
【００５８】
打込み領域３１の形成後に、打込み物は活性化アニールによって活性化されてもよい。図１Ｃに示されるように、打込み活性化アニールの前に、マスク２５は、例えばフォトレジスト剥離および／またはエッチングプロセスによって除去されてもよい。しかし、活性化アニールは、保護層２４が所定の位置にある状態で行われてもよい。特に、保護層２４は、アニール中に表面層２２を保護する可能性がある。いくつかの実施形態では、保護層２４は、表面層２２上にさらに残っていて、完成デバイスで表面層２２の不動態化層として作用することがある。
【００５９】
活性化アニールは、例えばＮ2および／またはＡｒを含んだ不活性雰囲気中で行われてもよい。保護層２４がＳｉＮを含むとき、アニール雰囲気は、約０．１ｍｂａｒから１０００ｍｂａｒの範囲のＮＨ3の分圧を含んでもよい。より詳細には、ＮＨ3は、約１０〜１００ｍｂａｒの圧力を有してもよい。特に、ＮＨ3は約９０ｍｂａｒの圧力を有してもよい。ＮＨ3は、ＳｉＮ保護層２４の分解を減少させるのに役立つ可能性がある。活性化アニールは、打込みドーパントイオンを活性化するのに十分あるが、下にある半導体層すなわち表面層２２が劣化する温度よりも低い温度で行われてもよい。高温プロセスステップ中に保護層２４が存在することで、別のやり方では高温アニールで生じる可能性のある、表面層２２を含んだ下にあるエピタキシャル層の損傷が抑制される可能性がある。例えば、表面層２２がＡｌＧａＮを含む場合、活性化アニールは、１０００℃を超える温度で行われてもよい。さらに、表面層２２がＧａＮを含む場合、保護層２４は、表面層２２上にＡｌＧａＮ層を、さらにＡｌＧａＮ層上にＨＰＮ層を含んでもよい。したがって、本発明のいくつかの実施形態では、保護層２４は多層構造である場合がある。
【００６０】
いくつかの実施形態では、活性化アニールは、約１０００℃から約１３００℃の温度で行われる場合がある。活性化アニールは、インサイチュでおよび／または別個のアニールチャンバ中で行われる場合がある。活性化アニールは、アニール温度に依存して、少なくとも約３０秒以上行われる場合がある。例えば、約１３００℃のラピッドサーマルアニーリング（ＲＴＡ）が約３０秒間行われることがあり、約１０００℃での炉アニールが約３０分間行われることがある。活性化時間および温度の特定の選択は、関係のある材料の型および使用される特定の打込み条件に依存して変化する可能性がある。特定の実施形態では、アニール時間は、約３０秒から約３０分の範囲である場合がある。
【００６１】
ここで図１Ｄを参照すると、第２のマスク３５が保護層上に形成され、打込み領域３１上に電極を形成するために、保護層２４に窓が開けられる。窓は、表面層２２に対して低損傷なエッチングを使用して形成されて、表面層２２の下層打込み領域３１が露出されることが可能である。低損傷エッチング技術の例には、誘導結合プラズマまたは電子サイクロトロン共鳴（ＥＣＲ）または、プラズマに対してＤＣ成分のない下流プラズマエッチングなどの、反応性イオンエッチング以外のエッチング技術がある。ＳｉＯ2保護層２４の場合、低損傷エッチングは、緩衝フッ化水素酸を用いたウェットエッチングであってもよい。エッチング停止層に対するＳｉＮおよび／またはＳｉＯ2の選択エッチング、これに続くエッチング停止層の低損傷除去も行われてよい。ＳｉＮ保護層２４の場合、ＳｉＯ2がエッチング停止層として使用されてもよい。そのような実施形態では、保護層２４は、ＳｉＮおよび／またはＳｉＯ2層ならびにエッチング停止層を含み得る。したがって、先に言及したように、保護層２４は複数の層を含むことがある。
【００６２】
表面層２２の露出された打込み領域３１上に、例えば蒸着によって、金属が堆積されて電極が形成されることがあり、この電極が図１Ｄにオーミックコンタクト３０として示されている。本明細書で使用されるとき、「オーミックコンタクト」という用語は、約１Ω−ｍｍ以下の接触抵抗を有する非整流性コンタクトを意味する。オーミックコンタクト３０用の適切な金属には、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔがある可能性がある。堆積された金属をアニールしてオーミックコンタクトを形成することが要求される場合には、オーミックコンタクト３０が保護層２４の窓よりも小さいようにパターン形成されるように（図１Ｅに示されように）、別個のリソグラフィステップが行われてもよい。これによって、オーミックコンタクト３０の縁が、保護層２４から間隔をあけて配置され得る。例えば、オーミックコンタクト３０の縁は、約０．１から約０．２μｍの範囲の距離を保護層２４からあけて配置され得る。オーミックコンタクト３０は、オーミックコンタクト金属の形成およびパターン形成における位置合せ不良公差を可能にするように十分大きな距離を保護層２４からあけて配置されることが可能である。オーミックコンタクト金属が保護層２４に接触する場合、その後の加熱ステップ中に金属が保護層２４中に拡散する可能性があり、このことで、その後に形成された電極３２とオーミックコンタクト３０の間に短絡が生じることがある。オーミックコンタクト３０と保護層２４の間のギャップは、保護層２４の保護目的を駄目にするほど（および、それによって、デバイスの性能を実質的に低下させるほど）大きくてはならないが、保護層２４に対するオーミック材料のランダム接触のおそれがあるほど小さくてはならない。したがって、例えば、本発明のある実施形態では、オーミックコンタクト３０の縁と保護層２４の間のギャップは、約０．１μｍから約０．５μｍであることになろう。
【００６３】
いくつかの実施形態では、堆積金属は、オーミックコンタクト３０を形成するように比較的高温でアニールされる場合がある。例えば、このアニールは、Ｎ2またはＡｒのような不活性ガスの雰囲気中での約９００℃を超える温度のアニールであることがある。オーミックコンタクトアニールの使用によって、オーミックコンタクト３０の抵抗は、比較的高い抵抗から約１Ω−ｍｍ以下に減少することがある。打込み活性化アニールの場合のように、高温プロセスステップ中に保護層２４が存在することで、別のやり方ではそのようなステップで生じる可能性のある表面層２２の損傷が抑制される可能性がある。したがって、例えば、高温オーミックコンタクトアニール後に電極３２が形成され得る領域２１のシート抵抗は、成長されたまま（すなわち、コンタクトアニールの前）の領域２１のシート抵抗と実質的に同じである可能性がある。
【００６４】
しかし、理解されることであろうが、先に形成されたように表面層２２中に打込み領域３１が存在することによって、表面層にオーミックコンタクトを形成するために、堆積金属をアニールする必要がない可能性がある。すなわち、金属は、堆積されたままでオーミックである可能性がある。コンタクトアニールが必要でない可能性があるので、オーミックコンタクト３０の金属が保護層２４に接触することは許容できる可能性がある。したがって、本発明のいくつかの実施形態では、オーミックコンタクト３０が保護層２４から間隔をあけて配置されることを保証するために、別のやり方では必要である可能性のあるリソグラフィステップは、表面層２２への不純物の打込みの結果としてなくすることができる。
【００６５】
さらに、オーミックコンタクト３０は打込み領域３１上に形成されるので、オーミックコンタクト３０は、非打込み領域上に形成されたオーミックコンタクトよりも小さな抵抗率を有する可能性がある。したがって、本発明のいくつかの実施形態により形成されたデバイスのオン抵抗は、減少する可能性がある。
【００６６】
図１Ｅは、表面層２２の領域２１上に電極３２を形成することを示す。マスク（示されない）は、オーミックコンタクト３０および保護層２４上に形成され、さらに保護層２４の部分を露出させる窓を形成するようにパターン形成される。次に、保護層２４を貫通して凹部または開口が形成されて、表面層２２の部分２１が露出される。凹部は、先に説明されたように低損傷エッチングプロセスを使用して形成される。オーミックコンタクト３０がソース／ドレインコンタクトを形成する特定の実施形態では、凹部、したがってこの凹部に形成されるゲートコンタクト３２がドレインコンタクトよりもソースコンタクトに近くなるように、凹部はソースコンタクトとドレインコンタクトの間で片寄っていてよい。
【００６７】
図１Ｅに示されるように、電極３２は、凹部に形成されて表面層２２の露出部分２１に接触する。例えば、オーミックコンタクト３０がソース／ドレイン領域である場合、電極３２は、ＨＥＭＴデバイスを形成するための「Ｔ」ゲートであることが可能であり、さらに、従来の製作技術を使用して製作されることが可能である。あるいは、オーミックコンタクト３０が陰極コンタクトである場合、電極３２は、ショットキダイオードを形成するための陽極コンタクトであることがある。適切な電極材料は、表面層２２の組成に依存する可能性がある。しかし、ある実施形態では、窒化物ベースの半導体材料に対してショットキコンタクトを作ることができる従来の材料、例えばＮｉ、Ｐｔ、ＮｉＳｉx、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ、が使用される場合がある。望ましくない可能性があるが、保護層２４と電極３２の間の小さなギャップが、例えば、低損傷エッチングの異方性の結果として生じることがあり、このことで、保護層２４と電極３２の間に表面層２２の露出部分が生じることがある。
【００６８】
オーミックコンタクト３０が陰極コンタクトであるいくつかの実施形態では、陽極コンタクト３２と表面層２２の打込み領域３１との間の横方向距離ΔIが、陽極コンタクト３２と陰極コンタクト３０の間の横方向距離ΔCよりも小さくなるように、電極３２は、表面層２２の非打込み部分上に陽極コンタクトとして形成され得る。例えば、陽極コンタクト３２と打込み領域３１の間の横方向距離ΔIは、約１ミクロン（μｍ）未満である場合がある。したがって、打込み領域３１を陽極３２により近く形成することによって、金属−半導体ダイオードの直列抵抗が減少される可能性がある。さらに、打込み領域３１に実現された減少したコンタクト抵抗のために、陰極３０は、ダイオードの直列抵抗を増加させることなしに陽極３２からより遠く離れて形成されてもよい。
【００６９】
同様に、オーミックコンタクト３０がＨＥＭＴデバイスのソース／ドレインコンタクトである場合、コンタクト抵抗の減少によって、デバイスのオン抵抗を増加させることなしにドレイン−ソース間隔の増加が可能になる可能性がある。このことは、例えばＲＦ電力スイッチ、リミッタ、およびカスコードセルを含んだ低オン抵抗を必要とする他の用途だけでなく、ミリメートル波周波数での電力増幅器の性能を改善するのに役立つ可能性がある。
【００７０】
いくつかの実施形態では、オーミックコンタクト３０はアニールされる必要がない可能性があるので、単一金属化ステップで同じ金属を使用してオーミックコンタクト３０および電極３２を形成することができることがある。例えば、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔは、打込み領域３１から間隔をあけて配置された表面層２２の非打込み領域２１上に非オーミックコンタクト３２を形成しながら、表面層２２の打込み領域３１上に、堆積されたままのオーミックコンタクトを形成する可能性がある。
【００７１】
図１Ｆは、不動態化層３４の形成を示す。不動態化層は、図１Ｅの構造上に一面に堆積され得る。特定の実施形態では、不動態化層３４は、保護層２４とオーミックコンタクト３０の間のギャップ、および保護層２４とゲートコンタクト３２の間のギャップも、そのようなギャップが存在する場合には実質的に埋めるように堆積される。本発明のある実施形態では、不動態化層３４は、窒化珪素、窒化アルミニウム、二酸化珪素および／または酸窒化物であり得る。さらに、不動態化層３４は、均一および／または不均一組成の単一層または複数層であり得る。
【００７２】
図２は、ｎ−ＧａＮ表面層およびｎ＋ＧａＮチャネル層上にＨＰＮ保護層を含んだ構造中に打ち込まれた珪素イオンの可能な不純物プロファイルについてのシミュレーション結果を示すグラフである。図２のシミュレーション結果に示されるように、珪素イオンは、３つの打込みステップで、異なる組の打込み条件の下で前記の構造中に打ち込まれて、実質的に一様なドーパント濃度を実現した。より詳細には、シミュレーション結果は、第１の打込みステップで約０．５×１０15から約２．５×１０15イオン／ｃｍ2のドーズ量および約１６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンと、第２の打込みステップで約０．８×１０15から約５×１０15イオン／ｃｍ2のドーズ量および約２６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンと、第３の打込みステップで約０．５×１０15から約３．７×１０15イオン／ｃｍ2のドーズ量および約３６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンとを示す。シミュレーション結果に従って、先に説明された３ステップ打込みプロセスは、約５×１０20イオン／ｃｍ3のピーク濃度をもった実質的に一様なドーパント濃度を有する打込み領域をもたらすことができ、このことはいくつかの用途にとって望ましい可能性がある。しかし、チャネル層に接した打込み領域を形成するために、打込みステップの数は、保護層および／または表面層の厚さに依存する可能性がある。したがって、エネルギー、ドーズ量、および／または他の打込み条件の組合せは、所与の構造に対して最適化されてもよく、本明細書で説明されたそれらの組合せに限定されない。
【００７３】
本発明の実施形態が特定のダイオードおよびＨＥＭＴ構造を参照して本明細書で説明されたが、本発明はそのような構造に限定されるように解釈されるべきでない。例えば、依然として本発明の教示の恩恵を受けながら、追加の層がＨＥＭＴデバイスに含まれる場合がある。そのような追加の層には、例えば、非特許文献１または「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」に関する特許文献２に説明されるように、ＧａＮキャップ層がある可能性がある。これらの開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。いくつかの実施形態では、ＳｉＮのような絶縁層または比較的高品質のＡｌＮが、ＭＩＳＨＥＭＴを作りおよび／または表面を不動態化するために堆積される場合がある。追加の層には、また、１つまたは複数の組成漸変遷移層がある可能性がある。
【００７４】
さらに、表面層２２は、また、「GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称のＳｍｏｒｃｈｋｏｖａらの特許文献４に記載されるように複数の層を備えることができる。この開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。したがって、本発明の実施形態は、表面／障壁層を単一層に限定するように解釈されるべきでなく、例えば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮ層の組合せを有する絶縁層を含むことができる。例えば、ＧａＮ、ＡｌＮ構造は、合金散乱を減少させるか防止するように利用される場合がある。したがって、本発明の実施形態は、ＡｌＧａＮベースの障壁層、ＡｌＮベースの障壁層、および／またはこれらの組合せなどの窒化物ベースの表面層を含むことができる。
【００７５】
本明細書では主に横方向ショットキダイオードおよびＨＥＭＴ構造を参照して説明したが、本発明の実施形態は、また、他の型のデバイスおよび／または材料に関連して利用される場合がある。例えば、本発明の実施形態は、「SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS」という名称の特許文献１９に記載されたデバイスなどの炭化珪素ＭＥＳＦＥＴデバイスで使用するのに特に適している可能性があり、これによって、この開示は、その全体が参照して本明細書に組み込まれる。同様に、本発明のいくつかの実施形態は、ＧａＮベースの発光デバイス（ＬＥＤ）、ＧａＡｓ／ＡｌＧａＡｓｐＨＥＭＴデバイスのようなＧａＡｓベースのデバイス、ＧａＮＪＦＥＴデバイス、ＧａＮＨＪＦＥＴデバイス、エミッタを貫通する打込みベースコンタクトを含んだヘテロ接合バイポーラトランジスタ（ＨＢＴ）、および／または成長されたままの表面特性を保存することが望ましい可能性がある他の光電子または電子ＩＩＩ族窒化物デバイスにおいて、有利に利用される可能性がある。
【００７６】
図面および明細書に本発明の代表的な実施形態が開示され、特定の用語が使用されたが、これらの用語は、一般的記述的な意味で使用されただけであり、限定する目的で使用されていない。
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、打込み領域を含んだ半導体デバイスおよび関連した製作方法に関する。
【背景技術】
【０００２】
大電力、高温および／または高周波用途に関して、炭化珪素（アルファＳｉＣでは、室温で２．９９６ｅＶ）およびＩＩＩ族窒化物（例えば、ＧａＮでは、室温で３．３６ｅＶ）などの広バンドギャップ半導体材料への関心が高い。これらの材料は、一般に、ガリウム砒素およびシリコンに比べて高い電界破壊強度および高い電子飽和速度を有する。
【０００３】
半導体材料で所望の特性を実現するために、半導体層に不純物原子（すなわち、ドーパント）をドープすることがしばしば望ましい。半導体材料のドーピングは、材料成長中および／または材料成長後に行われることがある。打込みイオンが、ドープされた材料中でそれぞれドナー（電子の数を増加させる）として作用するかアクセプタ（正孔の数を増加させる）として作用するかに依存して、不純物原子は、ｎ型またはｐ型として分類されることがある。結果として得られた材料は、材料中のドーパントの優勢な型に依存してｎ型またはｐ型として特徴付けることができる。
【０００４】
イオン打込みは、半導体層に不純物をドープするよく知られた方法である。イオン打込みプロセスでは、イオン化不純物原子は、高真空下で電界によってターゲット層に向かって加速され、このターゲット層に打ち込まれるようになる。ターゲット層に向けられるイオンの数はドーズ量と呼ばれ、ドーズ量は一般にイオン／ｃｍ2で表される。イオンは、一般に電子ボルト（ｅＶ）で表されるエネルギーレベルで加速される。打込み層中のイオンの分布は、打込み条件と呼ばれることもある打込みのドーズ量およびエネルギー、ならびに打ち込まれるイオンの型、イオンが打ち込まれる材料の型、打込みの角度、および他の要素に依存する。打込みイオンは、一般に、特定の深さ（すなわち、「打込み距離」）にピーク濃度を有する濃度分布を形成する。
【０００５】
イオン打込みは、ｐ−ｎ接合、高伝導コンタクト領域、電場拡張領域、その他などの所望の領域を材料中に形成するための、結晶材料の選択的ドーピングに有用である可能性がある。一般に、不純物が半導体層中に打ち込まれた後で、打ち込まれた不純物を高温でアニールすること、すなわちいわゆる活性化アニールが望ましいことがある。活性化アニールは、高エネルギーイオンを半導体格子中に打ち込むことによって生じた損傷を修復することができる。打込み損傷には、例えば、半導体格子内の破壊および／または再配列された化学結合がある可能性がある。活性化アニールは、また、イオンがアクセプタおよび／またはドナーとして適切に作用することができる結晶格子中の適切なサイトを打込み不純物イオンが見出すのを助けることができる。しかし、いくつかの半導体材料では、かなりの格子損傷修復が行われる可能性のある温度は、材料が通常の周囲圧力で解離する温度よりも高いことがある。このため、活性化アニール中に安定なキャップ層を打込み半導体層上に設けることが知られている。キャップ層の材料は、高温で安定である可能性があり、下にある打込み半導体層と反応してはいけない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６３１６７９３号明細書
【特許文献２】米国特許出願公開第２００２／００６６９０８Ａ１号明細書
【特許文献３】米国特許仮出願第６０／２９０，１９５号明細書
【特許文献４】米国特許出願公開第２００２／０１６７０２３Ａ１号明細書
【特許文献５】米国特許出願公開第１０／６１７，８４３号明細書
【特許文献６】米国特許出願公開第１１／３０２，０６２号明細書
【特許文献７】米国特許出願公開第２００３／０１０２４８２Ａ１号明細書
【特許文献８】米国特許仮出願第６０／３３７，６８７号明細書
【特許文献９】米国特許第Ｒｅ．３４，８６１号明細書
【特許文献１０】米国特許第４９４６５４７号明細書
【特許文献１１】米国特許第５２０００２２号明細書
【特許文献１２】米国特許第６２１８６８０号明細書
【特許文献１３】米国特許第５２１００５１号明細書
【特許文献１４】米国特許第５３９３９９３号明細書
【特許文献１５】米国特許第５５２３５８９号明細書
【特許文献１６】米国特許第５２９２５０１号明細書
【特許文献１７】米国特許出願公開第１１／２８６８０５号明細書
【特許文献１８】米国特許第６４９８１１１号明細書
【特許文献１９】米国特許第６６８６６１６号明細書
【非特許文献】
【０００７】
【非特許文献１】Yu et al., "Schottky barrier engineering in III-V nitrides via the piezoelectric effect", Applied Physics Letters, Vol. 73, No. 13, 1998
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明のいくつかの実施形態によれば、半導体デバイスを製作する方法は、第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成すること、および第１の半導体層上に第２の半導体層を形成することを含む。第２の半導体層は、第１のドーパント濃度より低い第２のドーパント濃度を有する。第２の半導体層を貫通して延びる第１の半導体層に接触する第１の伝導型の打込み領域を形成するように、第２の半導体層中にイオンが打ち込まれる。第１の電極が第２の半導体層の打込み領域上に形成され、第２の電極が、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成される。
【０００９】
いくつかの実施形態では、第１の半導体層および第２の半導体層は、ＩＩＩ族窒化物材料であり得る。第１および第２の半導体層は、炭化珪素（ＳｉＣ）基板上に形成されてもよい。さらに、打込みイオンは、珪素（Ｓｉ）、硫黄（Ｓ）および／または酸素（Ｏ）イオンであってもよい。
【００１０】
他の実施形態では、イオンを打ち込む前に、第２の半導体層上に保護層が形成されてよい。これによって、イオンは、保護層を貫通して第２の半導体層中に打ち込まれることが可能である。イオンを打ち込んだ後で、第１および第２の半導体層および保護層は、打込みイオンを活性化するようにアニールされてもよい。いくつかの実施形態では、保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ2）、および／または酸窒化珪素（ＳｉＯＮ）であり得る。他の実施形態では、保護層は高純度窒化物（ＨＰＮ）層であり得る。
【００１１】
いくつかの実施形態では、第１の電極を形成する際に、アニール後に、第２の半導体層の打込み領域を露出させるように保護層に開口が形成されてよい。オーミックコンタクトが、開口中の露出された打込み領域上に形成されることが可能である。さらに、第２の半導体層の非打込み領域を露出させるように保護層に第２の開口が形成されてよく、さらに第２の電極が第２の開口中に形成されてよい。
【００１２】
他の実施形態では、第１および第２の半導体層は、窒化ガリウム（ＧａＮ）であってよい。第１の保護層が第２の半導体層上に形成されてよく、さらに、第２の保護層が第１の保護層上に形成されてよい。第１の保護層は、アルミニウムを含んだＩＩＩ族窒化物であってもよく、第２の保護層は、高純度窒化物（ＨＰＮ）であってもよい。
【００１３】
いくつかの実施形態では、第２の半導体層を貫通して少なくとも部分的に保護層および／または第１の半導体層中に延びる打込み領域を形成するように、イオンが第２の半導体層中に打ち込まれてよい。したがって、打込みドーパントの分布は、少なくとも部分的に保護層中に、および／または少なくとも部分的に第１の半導体層中に延びることが可能である。打込み領域は、第２の半導体層中にピークドーパント濃度を有してよい。例えば、打込み領域は、約５×１０20イオン／ｃｍ3のピークドーパント濃度を有してよい。
【００１４】
他の実施形態では、打込み領域全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように、イオンが第２の半導体層中に打ち込まれてよい。例えば、第２の半導体層および／または他の層の厚さに依存して、複数のドーズ量および／または打込みエネルギーが、実質的に一様な濃度を実現するように選ばれることが可能である。
【００１５】
いくつかの実施形態では、実質的に一様な濃度を有する打込みドーパントの分布を実現するために、第１の伝導型のイオンが第１のドーズ量および第１の打込みエネルギーで第２の半導体層中に打ち込まれてよく、次に第１の伝導型のイオンが第２のドーズ量および第２の打込みエネルギーで第２の半導体層中に打ち込まれてよい。例えば、第１のドーズ量は、約０．５×１０15から約２．５×１０15イオン／ｃｍ2であってよく、第１の打込みエネルギーは約１６０ｋｅＶであってよい。また、第２のドーズ量は、約０．８×１０15から約５×１０15イオン／ｃｍ2であってよく、第２の打込みエネルギーは約２６０ｋｅＶであってよい。さらに、いくつかの実施形態では、第１の伝導型のイオンが第３のドーズ量および第３の打込みエネルギーで第２の半導体層中にさらに打ち込まれることが可能である。例えば、第３のドーズ量は、約０．５×１０15から約３．７×１０15イオン／ｃｍ2であってよく、第３の打込みエネルギーは約３６０ｋｅＶであってよい。
【００１６】
他の実施形態では、第１の半導体層および第２の半導体層は、同じ材料であることが可能である。いくつかの実施形態では、第２の半導体層はアンドープ層であり得る。他の実施形態では、第２の半導体層は、第１の半導体層と同じおよび／または反対伝導型を有することが可能である。
【００１７】
いくつかの実施形態では、第１の半導体層および／または第２の半導体層は、エピタキシャル層であってよい。例えば、第１の半導体層は、第１のドーパント濃度を有するように基板上にエピタキシャル成長されてよい。また、第２の半導体層は、第２のドーパント濃度を有するように第１の半導体層上にエピタキシャル成長されてよい。
【００１８】
他の実施形態では、第１の電極はオーミックコンタクトであってよい。さらに、いくつかの実施形態では、第２の電極と打込み領域の間の横方向距離は、第２の電極と第１の電極の間の横方向距離よりも小さいことが可能である。例えば、第２の電極と打込み領域の間の横方向距離は、約１ミクロン（μｍ）未満であることが可能である。
【００１９】
いくつかの実施形態では、第１の電極は、第２の半導体層の打込み領域上に形成された陰極コンタクトであってよい。また、第２の電極は、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成された陽極コンタクトであってよい。いくつかの実施形態では、第１の半導体層および／または第２の半導体層は、約１００ｎｍから約５００ｎｍの厚さを有することがある。
【００２０】
他の実施形態では、第１の電極は、第２の半導体層の打込み領域上に形成されたソース／ドレインコンタクトであってよい。また、第２の電極は、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上に形成されたゲートコンタクトであってよい。いくつかの実施形態では、ゲートコンタクトおよびソース／ドレインコンタクトは、同じ金属化プロセスで形成されることが可能である。また、いくつかの実施形態では、第２の半導体層のバンドギャップは、第１の半導体層のバンドギャップよりも大きくてよい。
【００２１】
本発明の他の実施形態によれば、半導体デバイスは、第１のドーパント濃度を有する第１の伝導型の第１の半導体層と、第１のドーパント濃度よりの低い第２のドーパント濃度を有する、第１の半導体層上の第２の半導体層と、第２の半導体層を貫通して延びて第１の半導体層に接触する第１の伝導型の打込みドーパントの分布を含んだ、第２の半導体層中の打込み領域と、第２の半導体層の打込み領域上の第１の電極と、打込み領域から間隔をあけて配置された、第２の半導体層の非打込み領域上の第２の電極とを含む。
【００２２】
本発明のさらなる理解を可能にするために含まれ、本出願に組み込まれ、本出願の一部を構成する添付の図面は、本発明のある実施形態を示す。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｂ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｃ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｄ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｅ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図１Ｆ】本発明の実施形態による半導体デバイスの製作を示す断面図である。
【図２】本発明のいくつかの実施形態による窒化ガリウム構造中へのシリコンの打込みについてのシミュレーション結果を示すグラフである。
【発明を実施するための形態】
【００２４】
これから本発明の実施形態が、以下で添付の図を参照してより完全に説明され、図では本発明の実施形態が示される。しかし、この発明は、多くの異なる形で具体化される可能性があり、本明細書で説明する実施形態に限定されるように解釈されるべきでない。それどころか、これらの実施形態は、本開示が徹底的かつ完全であり本発明の範囲を当業者に十分に伝えるように提供される。全体を通して、同様な番号は同様な要素を参照する。
【００２５】
理解されることであろうが、層、領域または基板のような要素が、他の要素の「上に」あると、または、他の要素の「上へ」延びていると言われるとき、その要素は、他方の要素の直ぐ上にあってもよく、または他の要素の直ぐ上へ延びてもよく、または、介在する要素も存在してもよい。対照的に、要素が、他の要素の「直ぐ上に」あると、または他の要素の「直ぐ上へ」延びると言われるとき、介在する要素は存在しない。また、理解されることであろうが、要素が、他の要素に「接続」または「結合」されると言われるとき、その要素は、他方の要素に直接接続または結合されてもよく、または介在する要素が存在してもよい。対照的に、要素が、他の要素に「直接接続」または「直接結合」されると言われるとき、介在する要素は存在しない。また、当業者によって理解されることであろうが、他の特徴に「隣接して」配置された構造または特徴につての言及は、この隣接する特徴に重なる、またはこの隣接する特徴の下にある部分を含むことができる。
【００２６】
また理解されることであろうが、第１、第２などの用語は、本明細書で、様々な要素を記述するために使用されることがあるが、これらの要素は、これらの用語によって限定されるべきでない。これらの用語は、１つの要素を他の要素と区別するために使用されだけである。例えば、本発明の範囲から逸脱することなしに、第１の要素は第２の要素と呼ばれる可能性があり、同様に、第２の要素は第１の要素と呼ばれる可能性がある。
【００２７】
さらに、「より下の」または「下の」および「より上の」または「上の」などの相対的な用語が、図に示されるように他の要素に対する１つの要素の関係を記述するために本明細書で使用される場合がある。理解されることであろうが、相対的な用語は、図に示された位置付けのほかに、デバイスの異なる位置付けを包含する意図である。例えば、１つの図のデバイスがひっくり返されると、他の要素の「より下の」側にあると記述された要素は、そのとき、他の要素の「より上の」側に位置付けされるだろう。したがって、「より下の」という例示の用語は、図の特定の位置付けに依存して、「より下の」と「より上の」の両方の位置付けを包含することができる。同様に、１つの図のデバイスがひっくり返されると、そのとき、他の要素「の下の」または「の真下の」と記述された要素は、他の要素「の上に」位置付けされるだろう。したがって、「の下の」または「の真下の」という例示の用語は、上と下の両方の位置付けを包含することができる。
【００２８】
本明細書において本発明の説明で使用される専門用語は、特定の実施形態だけを説明する目的のためであり、本発明を限定する意図でない。本発明の説明および添付の特許請求の範囲で使用されるとき、単数形の「１つの（ａ、ａｎ）」および「その（ｔｈｅ）」は、文脈が明らかに違うように示さない限り、複数形も含む意図である。また理解されることであろうが、本明細書で使用されるような用語「および／または（ａｎｄ／ｏｒ）」は、関連列挙された要素の１つまたは複数の可能な組合せをどれでもすべて参照し、かつ包含する。さらに理解されることであろうが、用語「備える（ｃｏｍｐｒｉｓｅｓ）」および／または「備えている（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で使用されるとき、述べられた特徴、完全体、ステップ、作業、要素、および／または部品の存在を明示するが、１つまたは複数の他の特徴、完全体、ステップ、作業、要素、部品および／またはそれらのグループの存在または追加を排除しない。
【００２９】
本発明の実施形態は、本明細書で、本発明の理想化された実施形態（および中間構造）の模式的な図示である断面図を参照して説明される。図面の層および領域の厚さは、はっきりさせるために誇張されていることがある。その上、例えば製造技術および／または公差の結果としての図示の形からの変化は、予想されることである。したがって、本発明の実施形態は、本明細書に図示された領域の特定の形に限定されるように解釈されるべきでなく、例えば製造に起因する形のずれを含むものとする。例えば、長方形として図示された打込み領域は、一般に、打込み領域から非打込み領域への不連続な変化ではなく、縁部に、丸くなった、または湾曲した特徴および／または打込み濃度の勾配を有している。同様に、打込みによって形成された埋込み領域は、埋込み領域と打込みが行われた表面との間の領域にいくらかの打込みを生じさせる可能性がある。したがって、図に示された領域は、本質的に模式的なものであり、これらの領域の形は、デバイスの領域の実際の形を図示する意図でなく、さらに、本発明の範囲を限定する意図でない。
【００３０】
特に定義されない限り、本明細書で使用されるすべての用語（技術的および科学的用語を含んだ）は、本発明が属する当業者によって一般的に理解されるのと同じ意味を有する。さらに理解されることであろうが、本明細書で使用される用語は、本明細書および関連技術の背景での意味と一致した意味を有するものとして解釈されるべきであり、本明細書でそのようにはっきりと定義されなければ、理想化された意味、または過度に形式的な意味で解釈されないものとする。
【００３１】
本発明のいくつかの実施形態は、ＩＩＩ族窒化物ベースのデバイスで使用するのに特に申し分なく適している可能性がある。本明細書で使用されるとき、「ＩＩＩ族窒化物」という用語は、窒素と周期律表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）、および／またはインジウム（Ｉｎ）との間で形成されるような半導体化合物を意味する。また、この用語は、ＡｌＧａＮおよびＡｌＩｎＧａＮのような三元および四元化合物も意味する。当業者によってよく理解されるように、ＩＩＩ族元素は窒素と結合して、二元（例えば、ＧａＮ）、三元（例えば、ＡｌＧａＮ、ＡｌＩｎＮ）、および四元（例えば、ＡｌＩｎＧａＮ）化合物を形成することができる。これらの化合物は、すべて、１モルの窒素が合計１モルのＩＩＩ族元素と結合される実験式を有している。したがって、ＡｌxＧａ1-xＮのような式が、ここで０≦ｘ≦１であり、これらの化合物を記述するために使用されることが多い。
【００３２】
本発明のいくつかの実施形態は、より低伝導度の半導体層を貫通して延びてより高伝導度の埋込み半導体層に対するオーミックコンタクトを容易にする打込み領域を形成する方法を提供する。より詳細には、より低伝導度の半導体層を貫通して延びてより高伝導度の半導体層に接触する打込み領域を形成するように、より低伝導度の半導体層中にイオンが打ち込まれる。
【００３３】
本発明のいくつかの実施形態による打込み領域を利用することができる構造は、高電子移動度トランジスタ（ＨＥＭＴ）などの、比較的高バンドギャップ障壁層の下に埋め込まれた伝導チャネル層を含むことができる。本発明の実施形態を利用することができるＧａＮベースのＨＥＭＴの適切な構造は、例えば、同一の譲受人に譲渡された特許文献１および、「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」に関する２００１年７月１２日に出願され２００２年６月６日に公開された特許文献２、「GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」に関する２００１年５月１１日に出願された特許文献３、「GROUP III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称の２００２年１１月１４日に公開されたＳｍｏｒｃｈｋｏｖａらの特許文献４、「NITRIDE-BASED TRANSISTORS AND METHODS OF FABRICATION THEREOF USING NON-ETCHED CONTACT RECESSES」に関する２００３年７月１１日に出願された特許文献５、および「SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME」に関する２００５年１２月１３日に出願された特許文献６に記載されており、これらの開示は、これによってその全体が参照して本明細書に組み込まれる。
【００３４】
本発明のいくつかの実施形態による打込み領域を利用することができる特定の構造は、低伝導層および／または絶縁層の下に埋め込まれた高伝導層を含み得る。例えば、ｎ＋／ｎ−金属−半導体（Ｍ−Ｓ）ダイオードは、アンドープまたは低ドープｎ−層を高伝導ｎ＋層の上に含むことができる。ｎ−層は、優れたショットキ動作を実現することができ、さらに陽極と高伝導ｎ＋層の間に所定の距離を設けることができる。しかし、高伝導埋込みｎ＋層の陰極コンタクトを形成することは、ｎ−層を貫通する凹部を作ることを必要とする可能性があり、このような凹部を作ることは、ｎ−層とｎ＋層の両方が同じ材料から形成されるとき困難でありおよび／または再現性がない可能性がある。したがって、本発明のいくつかの実施形態では、ｎ−層を貫通して延びて高伝導埋込みｎ＋層のオーミックコンタクトを形成する打込み領域を形成するように、ｎ−層にイオンが打ち込まれる。
【００３５】
本発明のいくつかの実施形態による構造の製作が、図１Ａ〜１Ｆに模式的に示されている。図１Ａに見られるように、窒化物ベースのデバイスが形成されてもよい基板１０が用意される。本発明の特定の実施形態では、基板１０は、例えば４Ｈポリタイプの炭化珪素であってもよい半絶縁性炭化珪素（ＳｉＣ）基板であり得る。他の炭化珪素候補のポリタイプには、３Ｃ、６Ｈ、および１５Ｒポリタイプがある。用語「半絶縁性」は、絶対的な意味ではなく相対的な意味で使用される。本発明の特定の実施形態では、炭化珪素バルク結晶は、室温で約１×１０5Ω−ｃｍ以上の抵抗率を有する。
【００３６】
随意の緩衝層、核形成層および／または遷移層（図示されない）が基板１０上に形成されてもよい。例えば、ＡｌＮ緩衝層が、炭化珪素基板とデバイスの残り部分との間に適切な結晶構造遷移を実現するように形成されてもよい。さらに、例えば、「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS AND METHODS OF FABRICATING STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTORS」という名称の同一の譲受人に譲渡された特許文献７、および「STRAIN BALANCED NITRIDE HETEROJUNCTION TRANSISTOR」という名称の２００１年１２月３日に出願された特許文献８に記載されているように、歪み平衡遷移層がまた形成されてもよい。これらの開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。
【００３７】
炭化珪素は、ＩＩＩ族窒化物デバイス用の非常に一般的な基板材料であるサファイア（Ａｌ2Ｏ3）よりもＩＩＩ族窒化物に対して遥かに近い結晶格子整合を有する。より近い格子整合のために、結果として、一般にサファイア上で利用可能なものよりも高品質のＩＩＩ族窒化物膜が生じる。炭化珪素は、また、非常に高い熱伝導度を有するので、炭化珪素上のＩＩＩ族窒化物デバイスの全出力電力は、一般に、サファイア上に形成された同じデバイスの場合のように基板の熱放散によって制限されない。また、半絶縁性炭化珪素基板を利用できることで、デバイス分離および寄生キャパシタンス減少が可能になる可能性がある。適切なＳｉＣ基板は、例えば本発明の譲受人であるノースカロライナ州ダラムのＣｒｅｅ Ｉｎｃ．によって製造され、製造方法は、例えば、特許文献９、１０、１１、および１２に記載されており、これらの開示は、その全体が参照して本明細書に組み込まれる。同様に、ＩＩＩ族窒化物のエピタキシャル成長の技術は、例えば、特許文献１３、１４、１５および１６に記載されており、これらの開示は、また、その全体が参照して本明細書に組み込まれる。
【００３８】
炭化珪素が基板材料として使用されてもよいが、本発明の実施形態は、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰおよび同様なものなどの任意の適切な基板を利用することができる。いくつかの実施形態では、適切な緩衝層も形成される場合がある。さらに、いくつかの実施形態では、基板は、エピタキシャル成長の後で取り除かれる場合があり、エピタキシャル層は担体基板に接合される場合がある。
【００３９】
図１Ａを参照すると、比較的高伝導度の半導体層が、例えばチャネル層２０として、基板１０上に形成される。チャネル層２０は、所望の伝導型および／またはドーパント濃度を有するように基板１０上にエピタキシャル成長されてもよい。例えば、いくつかの実施形態では、チャネル層２０は、約１×１０19イオン／ｃｍ3のドーパント濃度を有するｎ型層であることがある。チャネル層２０は、また、上で説明されたように緩衝層、遷移層、および／または核形成層を使用して基板１０上に堆積されてもよい。チャネル層２０および／または緩衝層、核形成層および／または遷移層は、ＭＯＣＶＤによって、またはＭＢＥもしくはＨＶＰＥなどの当業者に知られている他の技術によって堆積されてもよい。本発明のいくつかの実施形態では、チャネル層２０は、ＡｌxＧａ1-xＮ、ここで０≦ｘ＜１、などのＩＩＩ族窒化物層である場合がある。本発明のある実施形態では、ｘ＝０であり、チャネル層２０がＧａＮであることを示している。チャネル層２０は、また、ＩｎＧａＮ、ＡｌＩｎＧａＮまたは同様なものなどの他のＩＩＩ族窒化物層であってもよい。
【００４０】
さらに図１Ａを参照すると、以下で表面層２２と呼ばれるより低伝導度の半導体層が、チャネル層２０上に形成される。表面層２２は、チャネル層２０のドーパント濃度よりも低いドーパント濃度を有する。表面層２２は、所望の伝導型および／またはドーパント濃度を有するようにチャネル層２０上にエピタキシャル成長されてもよい。例えば、表面層２２は、アンドープ（「故意でなくドープされた」）層であってもよく、および／またはチャネル層２０と同じおよび／または反対伝導型を有してもよい。本発明のいくつかの実施形態では、表面層２２はまた、ＡｌxＧａ1-xＮ、ここで０≦ｘ＜１、などのＩＩＩ族窒化物層である。表面層２２は、また、ＩｎＧａＮ、ＡｌＩｎＧａＮまたは同様なものなどの他のＩＩＩ族窒化物層であってもよい。さらに、チャネル層２０および表面層２２は、同じ材料から形成されてもよい。
【００４１】
したがって、本発明のいくつかの実施形態では、チャネル層２０および表面層２２は、例えば、金属−半導体またはショットキダイオードで使用するための低伝導および／または絶縁層の下に埋め込まれた高伝導層を形成し得る。例えば、チャネル層２０は、約１×１０19イオン／ｃｍ3以上のドーパント濃度を有する高濃度ドープｎ型ＧａＮ層であることが可能であり、表面層２２は約１×１０19イオン／ｃｍ3未満のドーパント濃度を有する低濃度ドープまたはアンドープｎ型ＧａＮ層であることが可能である。チャネル層２０および／または表面層２２は、約１００ｎｍから約５００ｎｍの厚さに形成されてもよい。したがって、表面層２２は、その後のプロセスで形成される電極３２に対して制御可能なショットキコンタクトを生成することができる。
【００４２】
本発明の他の実施形態では、チャネル層２０および表面層２２は、例えばＨＥＭＴデバイスで使用するために、チャネル層と表面層の間の界面にヘテロ接合を形成するように選ばれる場合がある。そのため、チャネル層２０は、表面層２２のバンドギャップよりも小さなバンドギャップを有してよく、この表面層２２は、ＨＥＭＴデバイスの障壁層に対応する可能性がある。チャネル層２０は、また、表面層２２よりも大きな電子親和力を有する場合がある。チャネル層２０は、ＧａＮ、ＡｌＧａＮまたは同様なものの超格子および／または組合せなどの多層構造を含む場合がある。表面層２２は、ＡｌＧａＮ、ＡｌＩｎＧａＮおよび／またはＡｌＮまたはこれらの層の組合せを含む場合がある。本発明のいくつかの実施形態では、表面層２２のアルミニウム濃度は約１０％よりも高い。しかし、本発明の他の実施形態では、表面層２２は、約５％と約１００％の間のアルミニウム濃度を有するＡｌＧａＮを含む場合がある。表面層２２がオーミックコンタクト金属の下に埋め込まれたとき分極効果によってチャネル層２０と表面層２２の間の界面にかなりのキャリア濃度を誘起するように、表面層２２は、十分に厚くてもよく、十分に高いＡｌ組成およびドーピングを有してもよい。また、表面層２２は、表面層２２と保護層２４（図１Ｂに示されるような）の間の界面に堆積されたイオン化不純物によるチャネル中の電子の散乱を減少させるだけ、または最小限にするだけ十分に厚くてもよい。ある実施形態では、チャネル層２０は、アンドープである場合があり、約２ｎｍを超える厚さに成長され得る。また、表面層２２は、アンドープであってもよく、ｎ型ドーパントをドープされてもよく、さらに約０．１ｎｍから約１０ｎｍの厚さに成長されてもよい。しかし、表面層２２は、その中でクラッキングまたは実質的な欠陥形成が生じるほど厚くてはならない。本発明のいくつかの実施形態で使用するのに適したＨＥＭＴ構造は、２００５年１２月１３日に出願された「SEMICONDUCTOR DEVICES INCLUDING IMPLANTED REGIONS AND PROTECTIVE LAYERS AND METHODS OF FORMING THE SAME」という名称の同一の譲受人に譲渡された特許文献６にさらに説明されており、この開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。
【００４３】
ここで図１Ｂを参照すると、保護層２４が表面層２２上に形成される。保護層２４は、窒化珪素（ＳｉxＮy）、二酸化珪素（ＳｉＯ2）および／または酸窒化珪素（ＳｉＯＮ）などの他の適切な保護材料であってもよい。理解されることであろうが、用語「ＳｉxＮy」、「ＳｉＮ」および「窒化珪素」は本明細書では、化学量論的窒化珪素と非化学量論的窒化珪素の両方を意味するように交換可能に使用される。また、他の材料が保護層２４に利用されてもよい。例えば、保護層２４は、また、酸化マグネシウム、酸化スカンジウム、酸化アルミニウムおよび／または酸窒化アルミニウムを含み得る。さらに、保護層２４は、均一組成および／または不均一組成の単層または多層であってもよい。保護層２４の材料は、適切な界面特性を有する可能性がり、さらに比較的高温に耐えることができる。さらに、いくつかの実施形態では、保護層２４は、下にある表面層２２を著しく損傷することなしに除去可能であってよい。
【００４４】
一般に、保護層２４は、比較的高い破壊電界強度を有し、かつ表面層２２のような下にあるＩＩＩ族窒化物層との界面に比較的小さな界面トラップ密度を生成する誘電体層であってもよい。保護層２４は、表面層２２の材料に対して高いエッチング選択性を有してもよいが、表面層２２の材料に対して反応性であってはいけない。さらに、保護層２４は、比較的低レベルの不純物を有してもよい。例えば、保護層２４は、比較的低レベルの水素および、酸素、炭素、フッ素および塩素などの他の不純物を有してもよい。さらに、その後のプロセスステップで使用される高アニール温度に耐えるために、保護層２４は、比較的高温（例えば、＞１０００℃）で安定である可能性がある。
【００４５】
本発明の特定の実施形態では、保護層２４はＳｉＮである。ＳｉＮは、例えば、低圧化学気相成長（ＬＰＣＶＤ）および／または金属−有機化学気相成長（ＭＯＣＶＤ）によって形成されてよい。ＳｉＮ層は、化学量論的であってもよい（すなわち、材料中の珪素と窒素の比が約３：４である）。ＳｉＮ層の化学量論は、例えば、ＣＶＤプロセスにおいてＳｉＨ4およびＮＨ3ソースガスの相対流量を調節することによって、調節されてもよい。さらに、比較的高温で形成されるとき、ＣＶＤ成長ＳｉＮは化学量論的である傾向がある。
【００４６】
ＳｉＮ層の化学量論は、この層の屈折率にも影響を及ぼすことがある。本発明のある実施形態では、ＳｉＮ保護層２４は、波長６３３ｎｍで約１．６から約２．２の屈折率を有する場合がある。特定の実施形態では、ＳｉＮ保護層２４の屈折率は、偏光解析法で測定されるように１．９８±０．０５である。化学量論的ＳｉＮは、また、緩衝酸化物エッチング（ＢＯＥ）でのエッチング速度によって特徴付けられることが可能である。例えば、化学量論的ＳｉＮのＢＯＥでのエッチング速度は、ほぼゼロである（すなわち、約１ナノメートル／分未満）。
【００４７】
いくつかの実施形態では、保護層２４はＳｉＯ2であってよい。ＳｉＯ2は、ＬＰＣＶＤおよび／またはＭＯＣＶＤで形成でき、化学量論的であることが可能である。本発明のある実施形態では、ＳｉＯ2保護層は、波長６３３ｎｍで約１．３６から約１．５６の屈折率を有する場合がある。特定の実施形態では、ＳｉＯ2保護層の屈折率は、偏光解析法で測定されるように１．４６±０．０３である。
【００４８】
保護層２４が窒化珪素を含むとき、保護層２４は、表１に示されたレベル以下の不純物レベルを有する場合があり、これは、Ｃｓイオンビームを用いた二次イオン質量分析（ＳＩＭＳ）によって測定される。
【００４９】
【表１】
【００５０】
保護層２４は、表面層２２上に一面に形成されてもよい。一般に、保護層２４は、約１００ｎｍの範囲の厚さを有することが可能であるが、また他の厚さの層が利用されてもよい。例えば、保護層２４は、その後の不純物活性化アニール中に下にある層を保護するように十分に厚くなければならない。そのような目的のためには、２または３単分子層程度の薄い層で十分である可能性がある。しかし、一般に、保護層２４は、約１０ｎｍから約５００ｎｍの厚さを有することになろう。
【００５１】
保護層２４は、２００５年１１月２３日に出願された「GROUP III NITRIDE SEMICONDUCTOR DEVICES WITH SILICON NITRIDE LAYERS AND METHODS OF MANUFACTURING SUCH DEVICES」という名称の特許文献１７に記載された高純度ＳｉＮ層などの高純度窒化物（ＨＰＮ）層を含んでもよく、この開示は、あたかも本明細書に完全に示されたかのように参照して本明細書に組み込まれる。特に、本発明のある実施形態に従って、インサイチュ（ｉｎ−ｓｉｔｕ）成長ＳｉＮ保護層２４は、比較的高温（例えば、約７００℃より上）で成長される場合がある。特定の実施形態では、ＳｉＮ層は、約９００〜１０００℃の範囲の温度で成長される場合がある。そのような高温成長によって、また、ＳｉＮ層中およびＩＩＩ族窒化物層とＳｉＮ層の間の界面の不純物レベルを減少させることが容易になる可能性がある。さらに、高成長速度が使用されてもよく、高成長速度によって、ＳｉＮ層中に取り込まれる背景反応炉不純物のレベルを減少させることが容易になる可能性がある。例えば、本発明のある実施形態では、ＳｉＮ層は、少なくとも約０．２ミクロン／時の成長速度で成長される場合がある。ある特定の実施形態では、成長速度は約２ミクロン／時である場合がある。
【００５２】
インサイチュでＳｉＮ層を形成することによって、最上部ＩＩＩ族窒化物層の上面および／またはＳｉＮ層自体に取り込まれる不純物のレベルが減少することもある。特に、デバイスが反応炉から取り出され、ＳｉＮ層が、例えばスパッタリングまたはＰＥＣＶＤのようなＭＯＣＶＤ後成長プロセスによって形成されるとき、いくつかの異なるメカニズムで不純物が導入される可能性がある。例えば、特許文献１８に詳細に述べられているように、ＩＩＩ族窒化物層の成長中にＭＯＣＶＤ反応炉中に水素が存在すると、成長に続く反応炉の冷却中に水素がＩＩＩ族窒化物層中に混ざる傾向がある可能性がある。同様に、反応炉から取り出して直ぐデバイスを雰囲気にさらすと、酸素原子の取り込みが可能になる可能性があり、さらに、デバイスの取扱いおよび／またはデバイスの化学洗浄の結果として、特にデバイスの外面に隣接した様々な他の不純物が取り込まれる可能性がある。また、ＳｉＮ保護／不動態化層の堆積より前にウェットエッチング、電極堆積、アニールステップ、その他のような成長後処理が行われると、不純物も添加される可能性がある。この不純物は、望ましくないおよび／または制御／再現し難いやり方で、ＩＩＩ族窒化物層とＳｉＮ層の間の界面の表面状態を変える可能性がある。例えば、不純物の存在は、ＳｉＮ層と下にあるＩＩＩ族窒化物層の間の界面でのトラッピングを増加させることができ、それによって、チャネルのシート抵抗を高くする。
【００５３】
本発明のある実施形態では、高純度シラン（ＳｉＨ4）が、ＳｉＮ層の成長でソースガスとして使用される場合がある。当業者には知られているように、シランは、ｎ型ドープＩＩＩ族窒化物層の成長において、珪素ドーパントのソースとしてしばしば使用される。一般に、希釈シランガスは、純粋シランよりも高価でなくかつ使用し易いので、そのような用途で使用されるが、純粋シランは非常に燃えやすい可能性がある。そのような純粋シランを使用することで、例えば、ＩＩＩ族窒化物層とＳｉＮ層の間の界面および／またはＳｉＮ層中の不純物のレベルを減少させることが容易になる可能性があり、このことは、ある環境で、デバイスの性能および／または再現性を改善する可能性がある。特に、より高品質の（すなわち、より純粋な）ＳｉＮ層は、絶縁層の本体中のトラッピングを減少させるか最小限にするのに役立ち、それによってより高い破壊臨界電界を実現する可能性がある。そのような純粋シランガスソースが反応炉に関係して含まれるとき、例えばｎ型ドープまたはコドープＩＩＩ族窒化物層の成長中に希釈シランガスがドーパントガスソースとして使用可能であるように、希釈シランソースも含むことがいっそう望ましい可能性がある。
【００５４】
さらに図１Ｂを参照すると、マスク２５が保護層２４上に形成される。マスク２５は、フォトレジストまたは、ＳｉＮおよび／またはＳｉＯ2などの任意の他の適切なマスク材料を含むことができる。マスクは、打込みイオンを阻止するように選ばれた厚さを有してもよい。例えば、保護層２４がＳｉＮを含むとき、マスク２５はＳｉＯ2のような酸化物を含んでもよく、逆に、保護層２４がＳｉＯ2のような酸化物を含むとき、マスクはＳｉＮを含んでもよい。
【００５５】
保護層２４の表面部分２４Ａを露出させるようにマスク２５に窓が開けられ、打込みイオンの少なくとも一部が保護層２４を貫通して打ち込まれて表面層２２中で静止するように、不純物イオン２７がこの窓を通して保護層２４中に打ち込まれる。さらに、打込みイオンの一部は、チャネル層２０中で静止するようになってもよい。打込みイオンは、保護層２４とチャネル層２０の間の表面層２２中にピークドーパント濃度を有する分布プロファイルを形成してもよい。しかし、打込みピークは、また、保護層２４と表面層２２の間の界面２９から離れて（すなわち、上または下に）形成されてもよい。したがって、図１Ｃに示されるように、打込み領域３１は、表面層２２を貫通して延びてチャネル層２０に接するように形成されてもよい。さらに、いくつかの実施形態では、打込み領域３１は、保護層２４および／またはチャネル層２０の中に少なくとも部分的に延びる場合がある。
【００５６】
打込み条件は、１×１０18イオン／ｃｍ3以上のピークドーパント濃度を有する打込み領域３１を形成するように選ばれてもよい。例えば、いくつかの実施形態では、打込みのドーズ量およびエネルギーは、打込み領域３１中に約５×１０20イオン／ｃｍ3のピークドーパント濃度を実現するように選ばれることが可能である。打込み条件は、また、表面層２２の打込み領域３１全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように選ばれることが可能である。例えば、打込みプロセスは、打込み領域３１全体にわたって打込みドーパントの比較的一様なプロファイルを実現するように複数の打込みステップを含むことが可能である。したがって、打込みステップの数は、打込み領域３１がチャネル層２０に接し得るように保護層２４および／または表面層２２の厚さに依存することがある。例えば、打込みプロセスは、第１の組の打込み条件の下で行われる第１の打込みステップと、第２の組の打込み条件の下で行われる次の打込みステップとを含むことが可能である。しかし、図２を参照して以下で述べられるように、実質的に一様なドーパント濃度を有する打込み領域３１を実現するように、３つ以上の打込みステップが行われてもよい。
【００５７】
いくつかの実施形態では、打込みは室温で行われる場合がある。以下で述べられるように、所望のシート抵抗率を達成しおよび／または表面層２２に対する低抵抗率オーミックコンタクトの作製を可能にする打込みプロファイルを実現するように、打込みエネルギーおよび／またはドーズ量が選ばれることが可能である。窒化物ベースの層中にｎ型打込み領域３１を形成するために、打込みイオン２７は、珪素（Ｓｉ）、硫黄（Ｓ）および／または酸素（Ｏ）イオンを含んでもよい。
【００５８】
打込み領域３１の形成後に、打込み物は活性化アニールによって活性化されてもよい。図１Ｃに示されるように、打込み活性化アニールの前に、マスク２５は、例えばフォトレジスト剥離および／またはエッチングプロセスによって除去されてもよい。しかし、活性化アニールは、保護層２４が所定の位置にある状態で行われてもよい。特に、保護層２４は、アニール中に表面層２２を保護する可能性がある。いくつかの実施形態では、保護層２４は、表面層２２上にさらに残っていて、完成デバイスで表面層２２の不動態化層として作用することがある。
【００５９】
活性化アニールは、例えばＮ2および／またはＡｒを含んだ不活性雰囲気中で行われてもよい。保護層２４がＳｉＮを含むとき、アニール雰囲気は、約０．１ｍｂａｒから１０００ｍｂａｒの範囲のＮＨ3の分圧を含んでもよい。より詳細には、ＮＨ3は、約１０〜１００ｍｂａｒの圧力を有してもよい。特に、ＮＨ3は約９０ｍｂａｒの圧力を有してもよい。ＮＨ3は、ＳｉＮ保護層２４の分解を減少させるのに役立つ可能性がある。活性化アニールは、打込みドーパントイオンを活性化するのに十分あるが、下にある半導体層すなわち表面層２２が劣化する温度よりも低い温度で行われてもよい。高温プロセスステップ中に保護層２４が存在することで、別のやり方では高温アニールで生じる可能性のある、表面層２２を含んだ下にあるエピタキシャル層の損傷が抑制される可能性がある。例えば、表面層２２がＡｌＧａＮを含む場合、活性化アニールは、１０００℃を超える温度で行われてもよい。さらに、表面層２２がＧａＮを含む場合、保護層２４は、表面層２２上にＡｌＧａＮ層を、さらにＡｌＧａＮ層上にＨＰＮ層を含んでもよい。したがって、本発明のいくつかの実施形態では、保護層２４は多層構造である場合がある。
【００６０】
いくつかの実施形態では、活性化アニールは、約１０００℃から約１３００℃の温度で行われる場合がある。活性化アニールは、インサイチュでおよび／または別個のアニールチャンバ中で行われる場合がある。活性化アニールは、アニール温度に依存して、少なくとも約３０秒以上行われる場合がある。例えば、約１３００℃のラピッドサーマルアニーリング（ＲＴＡ）が約３０秒間行われることがあり、約１０００℃での炉アニールが約３０分間行われることがある。活性化時間および温度の特定の選択は、関係のある材料の型および使用される特定の打込み条件に依存して変化する可能性がある。特定の実施形態では、アニール時間は、約３０秒から約３０分の範囲である場合がある。
【００６１】
ここで図１Ｄを参照すると、第２のマスク３５が保護層上に形成され、打込み領域３１上に電極を形成するために、保護層２４に窓が開けられる。窓は、表面層２２に対して低損傷なエッチングを使用して形成されて、表面層２２の下層打込み領域３１が露出されることが可能である。低損傷エッチング技術の例には、誘導結合プラズマまたは電子サイクロトロン共鳴（ＥＣＲ）または、プラズマに対してＤＣ成分のない下流プラズマエッチングなどの、反応性イオンエッチング以外のエッチング技術がある。ＳｉＯ2保護層２４の場合、低損傷エッチングは、緩衝フッ化水素酸を用いたウェットエッチングであってもよい。エッチング停止層に対するＳｉＮおよび／またはＳｉＯ2の選択エッチング、これに続くエッチング停止層の低損傷除去も行われてよい。ＳｉＮ保護層２４の場合、ＳｉＯ2がエッチング停止層として使用されてもよい。そのような実施形態では、保護層２４は、ＳｉＮおよび／またはＳｉＯ2層ならびにエッチング停止層を含み得る。したがって、先に言及したように、保護層２４は複数の層を含むことがある。
【００６２】
表面層２２の露出された打込み領域３１上に、例えば蒸着によって、金属が堆積されて電極が形成されることがあり、この電極が図１Ｄにオーミックコンタクト３０として示されている。本明細書で使用されるとき、「オーミックコンタクト」という用語は、約１Ω−ｍｍ以下の接触抵抗を有する非整流性コンタクトを意味する。オーミックコンタクト３０用の適切な金属には、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔがある可能性がある。堆積された金属をアニールしてオーミックコンタクトを形成することが要求される場合には、オーミックコンタクト３０が保護層２４の窓よりも小さいようにパターン形成されるように（図１Ｅに示されように）、別個のリソグラフィステップが行われてもよい。これによって、オーミックコンタクト３０の縁が、保護層２４から間隔をあけて配置され得る。例えば、オーミックコンタクト３０の縁は、約０．１から約０．２μｍの範囲の距離を保護層２４からあけて配置され得る。オーミックコンタクト３０は、オーミックコンタクト金属の形成およびパターン形成における位置合せ不良公差を可能にするように十分大きな距離を保護層２４からあけて配置されることが可能である。オーミックコンタクト金属が保護層２４に接触する場合、その後の加熱ステップ中に金属が保護層２４中に拡散する可能性があり、このことで、その後に形成された電極３２とオーミックコンタクト３０の間に短絡が生じることがある。オーミックコンタクト３０と保護層２４の間のギャップは、保護層２４の保護目的を駄目にするほど（および、それによって、デバイスの性能を実質的に低下させるほど）大きくてはならないが、保護層２４に対するオーミック材料のランダム接触のおそれがあるほど小さくてはならない。したがって、例えば、本発明のある実施形態では、オーミックコンタクト３０の縁と保護層２４の間のギャップは、約０．１μｍから約０．５μｍであることになろう。
【００６３】
いくつかの実施形態では、堆積金属は、オーミックコンタクト３０を形成するように比較的高温でアニールされる場合がある。例えば、このアニールは、Ｎ2またはＡｒのような不活性ガスの雰囲気中での約９００℃を超える温度のアニールであることがある。オーミックコンタクトアニールの使用によって、オーミックコンタクト３０の抵抗は、比較的高い抵抗から約１Ω−ｍｍ以下に減少することがある。打込み活性化アニールの場合のように、高温プロセスステップ中に保護層２４が存在することで、別のやり方ではそのようなステップで生じる可能性のある表面層２２の損傷が抑制される可能性がある。したがって、例えば、高温オーミックコンタクトアニール後に電極３２が形成され得る領域２１のシート抵抗は、成長されたまま（すなわち、コンタクトアニールの前）の領域２１のシート抵抗と実質的に同じである可能性がある。
【００６４】
しかし、理解されることであろうが、先に形成されたように表面層２２中に打込み領域３１が存在することによって、表面層にオーミックコンタクトを形成するために、堆積金属をアニールする必要がない可能性がある。すなわち、金属は、堆積されたままでオーミックである可能性がある。コンタクトアニールが必要でない可能性があるので、オーミックコンタクト３０の金属が保護層２４に接触することは許容できる可能性がある。したがって、本発明のいくつかの実施形態では、オーミックコンタクト３０が保護層２４から間隔をあけて配置されることを保証するために、別のやり方では必要である可能性のあるリソグラフィステップは、表面層２２への不純物の打込みの結果としてなくすることができる。
【００６５】
さらに、オーミックコンタクト３０は打込み領域３１上に形成されるので、オーミックコンタクト３０は、非打込み領域上に形成されたオーミックコンタクトよりも小さな抵抗率を有する可能性がある。したがって、本発明のいくつかの実施形態により形成されたデバイスのオン抵抗は、減少する可能性がある。
【００６６】
図１Ｅは、表面層２２の領域２１上に電極３２を形成することを示す。マスク（示されない）は、オーミックコンタクト３０および保護層２４上に形成され、さらに保護層２４の部分を露出させる窓を形成するようにパターン形成される。次に、保護層２４を貫通して凹部または開口が形成されて、表面層２２の部分２１が露出される。凹部は、先に説明されたように低損傷エッチングプロセスを使用して形成される。オーミックコンタクト３０がソース／ドレインコンタクトを形成する特定の実施形態では、凹部、したがってこの凹部に形成されるゲートコンタクト３２がドレインコンタクトよりもソースコンタクトに近くなるように、凹部はソースコンタクトとドレインコンタクトの間で片寄っていてよい。
【００６７】
図１Ｅに示されるように、電極３２は、凹部に形成されて表面層２２の露出部分２１に接触する。例えば、オーミックコンタクト３０がソース／ドレイン領域である場合、電極３２は、ＨＥＭＴデバイスを形成するための「Ｔ」ゲートであることが可能であり、さらに、従来の製作技術を使用して製作されることが可能である。あるいは、オーミックコンタクト３０が陰極コンタクトである場合、電極３２は、ショットキダイオードを形成するための陽極コンタクトであることがある。適切な電極材料は、表面層２２の組成に依存する可能性がある。しかし、ある実施形態では、窒化物ベースの半導体材料に対してショットキコンタクトを作ることができる従来の材料、例えばＮｉ、Ｐｔ、ＮｉＳｉx、Ｃｕ、Ｐｄ、Ｃｒ、Ｗおよび／またはＷＳｉＮ、が使用される場合がある。望ましくない可能性があるが、保護層２４と電極３２の間の小さなギャップが、例えば、低損傷エッチングの異方性の結果として生じることがあり、このことで、保護層２４と電極３２の間に表面層２２の露出部分が生じることがある。
【００６８】
オーミックコンタクト３０が陰極コンタクトであるいくつかの実施形態では、陽極コンタクト３２と表面層２２の打込み領域３１との間の横方向距離ΔIが、陽極コンタクト３２と陰極コンタクト３０の間の横方向距離ΔCよりも小さくなるように、電極３２は、表面層２２の非打込み部分上に陽極コンタクトとして形成され得る。例えば、陽極コンタクト３２と打込み領域３１の間の横方向距離ΔIは、約１ミクロン（μｍ）未満である場合がある。したがって、打込み領域３１を陽極３２により近く形成することによって、金属−半導体ダイオードの直列抵抗が減少される可能性がある。さらに、打込み領域３１に実現された減少したコンタクト抵抗のために、陰極３０は、ダイオードの直列抵抗を増加させることなしに陽極３２からより遠く離れて形成されてもよい。
【００６９】
同様に、オーミックコンタクト３０がＨＥＭＴデバイスのソース／ドレインコンタクトである場合、コンタクト抵抗の減少によって、デバイスのオン抵抗を増加させることなしにドレイン−ソース間隔の増加が可能になる可能性がある。このことは、例えばＲＦ電力スイッチ、リミッタ、およびカスコードセルを含んだ低オン抵抗を必要とする他の用途だけでなく、ミリメートル波周波数での電力増幅器の性能を改善するのに役立つ可能性がある。
【００７０】
いくつかの実施形態では、オーミックコンタクト３０はアニールされる必要がない可能性があるので、単一金属化ステップで同じ金属を使用してオーミックコンタクト３０および電極３２を形成することができることがある。例えば、Ｔｉ、Ｓｉ、Ｎｉ、Ａｕ、Ａｌ、Ｔａ、Ｍｏ、ＴｉＮ、ＷＳｉＮ、および／またはＰｔは、打込み領域３１から間隔をあけて配置された表面層２２の非打込み領域２１上に非オーミックコンタクト３２を形成しながら、表面層２２の打込み領域３１上に、堆積されたままのオーミックコンタクトを形成する可能性がある。
【００７１】
図１Ｆは、不動態化層３４の形成を示す。不動態化層は、図１Ｅの構造上に一面に堆積され得る。特定の実施形態では、不動態化層３４は、保護層２４とオーミックコンタクト３０の間のギャップ、および保護層２４とゲートコンタクト３２の間のギャップも、そのようなギャップが存在する場合には実質的に埋めるように堆積される。本発明のある実施形態では、不動態化層３４は、窒化珪素、窒化アルミニウム、二酸化珪素および／または酸窒化物であり得る。さらに、不動態化層３４は、均一および／または不均一組成の単一層または複数層であり得る。
【００７２】
図２は、ｎ−ＧａＮ表面層およびｎ＋ＧａＮチャネル層上にＨＰＮ保護層を含んだ構造中に打ち込まれた珪素イオンの可能な不純物プロファイルについてのシミュレーション結果を示すグラフである。図２のシミュレーション結果に示されるように、珪素イオンは、３つの打込みステップで、異なる組の打込み条件の下で前記の構造中に打ち込まれて、実質的に一様なドーパント濃度を実現した。より詳細には、シミュレーション結果は、第１の打込みステップで約０．５×１０15から約２．５×１０15イオン／ｃｍ2のドーズ量および約１６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンと、第２の打込みステップで約０．８×１０15から約５×１０15イオン／ｃｍ2のドーズ量および約２６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンと、第３の打込みステップで約０．５×１０15から約３．７×１０15イオン／ｃｍ2のドーズ量および約３６０ｋｅＶの打込みエネルギーで打ち込まれた珪素イオンとを示す。シミュレーション結果に従って、先に説明された３ステップ打込みプロセスは、約５×１０20イオン／ｃｍ3のピーク濃度をもった実質的に一様なドーパント濃度を有する打込み領域をもたらすことができ、このことはいくつかの用途にとって望ましい可能性がある。しかし、チャネル層に接した打込み領域を形成するために、打込みステップの数は、保護層および／または表面層の厚さに依存する可能性がある。したがって、エネルギー、ドーズ量、および／または他の打込み条件の組合せは、所与の構造に対して最適化されてもよく、本明細書で説明されたそれらの組合せに限定されない。
【００７３】
本発明の実施形態が特定のダイオードおよびＨＥＭＴ構造を参照して本明細書で説明されたが、本発明はそのような構造に限定されるように解釈されるべきでない。例えば、依然として本発明の教示の恩恵を受けながら、追加の層がＨＥＭＴデバイスに含まれる場合がある。そのような追加の層には、例えば、非特許文献１または「ALUMINUM GALLIUM NITRIDE/GALLIUM NITRIDE HIGH ELECTRON MOBILITY TRANSISTORS HAVING A GATE CONTACT ON A GALLIUM NITRIDE BASED CAP SEGMENT AND METHODS OF FABRICATING SAME」に関する特許文献２に説明されるように、ＧａＮキャップ層がある可能性がある。これらの開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。いくつかの実施形態では、ＳｉＮのような絶縁層または比較的高品質のＡｌＮが、ＭＩＳＨＥＭＴを作りおよび／または表面を不動態化するために堆積される場合がある。追加の層には、また、１つまたは複数の組成漸変遷移層がある可能性がある。
【００７４】
さらに、表面層２２は、また、「GROUP-III NITRIDE BASED HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) WITH BARRIER/SPACER LAYER」という名称のＳｍｏｒｃｈｋｏｖａらの特許文献４に記載されるように複数の層を備えることができる。この開示は、あたかも本明細書で完全に示されたかのように参照して本明細書に組み込まれる。したがって、本発明の実施形態は、表面／障壁層を単一層に限定するように解釈されるべきでなく、例えば、ＧａＮ、ＡｌＧａＮおよび／またはＡｌＮ層の組合せを有する絶縁層を含むことができる。例えば、ＧａＮ、ＡｌＮ構造は、合金散乱を減少させるか防止するように利用される場合がある。したがって、本発明の実施形態は、ＡｌＧａＮベースの障壁層、ＡｌＮベースの障壁層、および／またはこれらの組合せなどの窒化物ベースの表面層を含むことができる。
【００７５】
本明細書では主に横方向ショットキダイオードおよびＨＥＭＴ構造を参照して説明したが、本発明の実施形態は、また、他の型のデバイスおよび／または材料に関連して利用される場合がある。例えば、本発明の実施形態は、「SILICON CARBIDE METAL-SEMICONDUCTOR FIELD EFFECT TRANSISTORS」という名称の特許文献１９に記載されたデバイスなどの炭化珪素ＭＥＳＦＥＴデバイスで使用するのに特に適している可能性があり、これによって、この開示は、その全体が参照して本明細書に組み込まれる。同様に、本発明のいくつかの実施形態は、ＧａＮベースの発光デバイス（ＬＥＤ）、ＧａＡｓ／ＡｌＧａＡｓｐＨＥＭＴデバイスのようなＧａＡｓベースのデバイス、ＧａＮＪＦＥＴデバイス、ＧａＮＨＪＦＥＴデバイス、エミッタを貫通する打込みベースコンタクトを含んだヘテロ接合バイポーラトランジスタ（ＨＢＴ）、および／または成長されたままの表面特性を保存することが望ましい可能性がある他の光電子または電子ＩＩＩ族窒化物デバイスにおいて、有利に利用される可能性がある。
【００７６】
図面および明細書に本発明の代表的な実施形態が開示され、特定の用語が使用されたが、これらの用語は、一般的記述的な意味で使用されただけであり、限定する目的で使用されていない。
【特許請求の範囲】
【請求項１】
半導体デバイスを製作する方法であって、
第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成するステップと、
前記第１のドーパント濃度よりの低い第２のドーパント濃度を有する第２の半導体層を、前記第１の半導体層上に形成するステップと、
前記第２の半導体層を貫通して延びて前記第１の半導体層に接触する前記第１の伝導型の打込み領域を形成するように、前記第２の半導体層中にイオンを打ち込むステップと、
前記第２の半導体層の前記打込み領域上に第１の電極を形成するステップと、
前記打込み領域から間隔をあけて配置された、前記第２の半導体層の非打込み領域上に第２の電極を形成するステップとを含むことを特徴とする方法。
【請求項２】
前記第１の半導体層および前記第２の半導体層は、ＩＩＩ族窒化物材料を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記イオンを打ち込む前記ステップの前に、前記第２の半導体層上に保護層を形成するステップと、
前記イオンを打ち込む前記ステップの後で、前記打込みイオンを活性化するように前記第１および第２の半導体層および前記保護層をアニールするステップとをさらに含み、
前記イオンを打ち込む前記ステップは、前記イオンを、前記保護層を貫通して前記第２の半導体層中に打ち込むことを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記第１の電極を形成する前記ステップは、
アニールする前記ステップの後で、前記第２の半導体層の前記打込み領域を露出させるように前記保護層に開口を形成するステップと、
前記開口中の前記露出された打込み領域上にオーミックコンタクトを形成するステップとを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記保護層は、高純度窒化物（ＨＰＮ）を含むことを特徴とする請求項３に記載の方法。
【請求項６】
前記第１および第２の半導体層は、窒化ガリウム（ＧａＮ）を含み、前記保護層を形成する前記ステップは、
アルミニウムを含んだＩＩＩ族窒化物を含む第１の保護層を前記第２の半導体層上に形成するステップと、
高純度窒化物（ＨＰＮ）を含む第２の保護層を前記第１の保護層上に形成するステップとを含むことを特徴とする請求項３に記載の方法。
【請求項７】
前記保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ2）、および／または酸窒化珪素（ＳｉＯＮ）を含むことを特徴とする請求項３に記載の方法。
【請求項８】
前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
前記第２の半導体層を貫通して延び、少なくとも部分的に前記保護層中に延びる前記打込み領域を形成するように、前記イオンを前記第２の半導体層中に打ち込むステップを含むことを特徴とする請求項３に記載の方法。
【請求項９】
前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
前記第２の半導体層を貫通して延び、少なくとも部分的に前記第１の半導体中に延びる前記打込み領域を形成するように、前記イオンを前記第２の半導体層中に打ち込むステップを含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記打込み領域は、前記第２の半導体層中にピークドーパント濃度を有することを特徴とする請求項９に記載の方法。
【請求項１１】
前記イオンを打ち込む前記ステップは、
前記第２の半導体層の前記打込み領域全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように、前記イオンを前記第２の半導体層中に打ち込むステップを含むことを特徴とする請求項１に記載の方法。
【請求項１２】
実質的に一様な濃度を有する打込みドーパントの分布を実現するように前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
第１のドーズ量および第１の打込みエネルギーで前記第１の伝導型のイオンを打ち込むステップと、
次いで、第２のドーズ量および第２の打込みエネルギーで前記第１の伝導型のイオンを打ち込むステップとを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１のドーズ量は、約０．５×１０15から約２．５×１０15イオン／ｃｍ2を含み、前記第１の打込みエネルギーは約１６０ｋｅＶを含み、前記第２のドーズ量は、約０．８×１０15から約５×１０15イオン／ｃｍ2を含み、前記第２の打込みエネルギーは約２６０ｋｅＶを含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
実質的に一様な濃度を有する打込みドーパントの分布を実現するように前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
前記第１の伝導型のイオンを第３のドーズ量および第３の打込みエネルギーで打ち込むステップをさらに含むことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記第３のドーズ量は、約０．５×１０15から約３．７×１０15イオン／ｃｍ2を含み、前記第３の打込みエネルギーは約３６０ｋｅＶを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記打込みイオンは、珪素（Ｓｉ）、硫黄（Ｓ）、および／または酸素（Ｏ）を含むことを特徴とする請求項１に記載の方法。
【請求項１７】
前記第１の半導体層および前記第２の半導体層は、同じ材料を含むことを特徴とする請求項１に記載の方法。
【請求項１８】
前記第１の半導体層および／または前記第２の半導体層は、エピタキシャル層を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
前記第１の電極は、オーミックコンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項２０】
前記第１の電極は、前記第２の半導体層の前記打込み領域上の陰極コンタクトを含み、前記第２の電極は、前記第２の半導体層の前記非打込み領域上の陽極コンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項２１】
前記第１の半導体層および／または前記第２の半導体層は、約１００ナノメートル（ｎｍ）から約５００ｎｍの厚さを有することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第２の電極と前記打込み領域の間の横方向距離は、前記第２の電極と前記第１の電極の間の横方向距離よりも小さいことを特徴とする請求項１に記載の方法。
【請求項２３】
前記第２の電極と前記打込み領域の間の前記横方向距離は、約１マイクロメートル（μｍ）未満であることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記第１の電極は、前記第２の半導体層の前記打込み領域上のソース／ドレインコンタクトを含み、前記第２の電極は、前記第２の半導体層の前記非打込み領域上のゲートコンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項２５】
前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項２４に記載の方法。
【請求項２６】
半導体デバイスであって、
第１のドーパント濃度を有する第１の伝導型の第１の半導体層と、
前記第１のドーパント濃度よりも低い第２のドーパント濃度を有する、前記第１の半導体層上の第２の半導体層と、
前記第２の半導体層を貫通して延びて前記第１の半導体層に接触する前記第１の伝導型の打込みドーパントの分布を含んだ、前記第２の半導体層中の打込み領域と、
前記第２の半導体層の前記打込み領域上の第１の電極と、
前記打込み領域から間隔をあけて配置された、前記第２の半導体層の非打込み領域上の第２の電極とを備えることを特徴とする半導体デバイス。
【請求項２７】
前記第１の半導体層および前記第２の半導体層は、ＩＩＩ族窒化物材料を含むことを特徴とする請求項２６に記載のデバイス。
【請求項２８】
前記第２の半導体層の前記打込み領域を露出させるように貫通して延びる開口を有する、前記第２の半導体層上の保護層をさらに備え、
前記第１の電極は、前記保護層の開口を通って前記第２の半導体層の前記打込み領域まで延びるオーミックコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項２９】
前記保護層は、高純度窒化物（ＨＰＮ）を含むことを特徴とする請求項２８に記載のデバイス。
【請求項３０】
前記第１および第２の半導体層は、窒化ガリウム（ＧａＮ）を含み、前記保護層は、
前記第２の半導体層上の、アルミニウムを含んだＩＩＩ族窒化物を含む第１の保護層と、
前記第１の保護層上の、高純度窒化物（ＨＰＮ）を含む第２の保護層とを含むことを特徴とする請求項２８に記載のデバイス。
【請求項３１】
前記保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ2）、および／または酸窒化珪素（ＳｉＯＮ）を含むことを特徴とする請求項２８に記載のデバイス。
【請求項３２】
前記オーミックコンタクトは、前記保護層に直接接触していることを特徴とする請求項２８に記載のデバイス。
【請求項３３】
打込みドーパントの前記分布は、少なくとも部分的に前記保護層中に延びていることを特徴とする請求項２８に記載のデバイス。
【請求項３４】
打込みドーパントの前記分布は、前記第２の半導体層を貫通して延び、少なくとも部分的に前記第１の半導体層中に延びていることを特徴とする請求項２６に記載のデバイス。
【請求項３５】
前記打込み領域は、前記第２の半導体層中にピークドーパント濃度を有することを特徴とする請求項３４に記載のデバイス。
【請求項３６】
前記打込み領域は、約５×１０20イオン／ｃｍ3のピークドーパント濃度を有することを特徴とする請求項３５に記載のデバイス。
【請求項３７】
打込みドーパントの前記分布は、前記第２の半導体層の前記打込み領域全体にわたって実質的に一様な濃度を有することを特徴とする請求項２６に記載のデバイス。
【請求項３８】
前記打込みドーパントは、珪素（Ｓｉ）、硫黄（Ｓ）、および／または酸素（Ｏ）を含むことを特徴とする請求項２６に記載のデバイス。
【請求項３９】
前記第１の半導体層および前記第２の半導体層は、同じ材料を含むことを特徴とする請求項２６に記載のデバイス。
【請求項４０】
前記第１の電極は、オーミックコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項４１】
前記第１の電極は、前記第２の半導体層の前記打込み領域上の陰極コンタクトを含み、前記第２の電極は、前記第２の半導体層の前記非打込み領域上の陽極コンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項４２】
前記第１の半導体層および／または前記第２の半導体層は、約１００ナノメートル（ｎｍ）から約５００ｎｍの厚さを有することを特徴とする請求項４１に記載のデバイス。
【請求項４３】
前記第２の電極と前記打込み領域の間の横方向距離は、前記第２の電極と前記第１の電極の間の横方向距離よりも小さいことを特徴とする請求項２６に記載のデバイス。
【請求項４４】
前記第２の電極と前記打込み領域の間の前記横方向距離は、約１マイクロメートル（μｍ）未満であることを特徴とする請求項４３に記載のデバイス。
【請求項４５】
前記第１の電極は、前記第２の半導体層の前記打込み領域上のソース／ドレインコンタクトを含み、前記第２の電極は、前記第２の半導体の前記非打込み領域上のゲートコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項４６】
前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項４５に記載のデバイス。
【請求項１】
半導体デバイスを製作する方法であって、
第１のドーパント濃度を有する第１の伝導型の第１の半導体層を形成するステップと、
前記第１のドーパント濃度よりの低い第２のドーパント濃度を有する第２の半導体層を、前記第１の半導体層上に形成するステップと、
前記第２の半導体層を貫通して延びて前記第１の半導体層に接触する前記第１の伝導型の打込み領域を形成するように、前記第２の半導体層中にイオンを打ち込むステップと、
前記第２の半導体層の前記打込み領域上に第１の電極を形成するステップと、
前記打込み領域から間隔をあけて配置された、前記第２の半導体層の非打込み領域上に第２の電極を形成するステップとを含むことを特徴とする方法。
【請求項２】
前記第１の半導体層および前記第２の半導体層は、ＩＩＩ族窒化物材料を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記イオンを打ち込む前記ステップの前に、前記第２の半導体層上に保護層を形成するステップと、
前記イオンを打ち込む前記ステップの後で、前記打込みイオンを活性化するように前記第１および第２の半導体層および前記保護層をアニールするステップとをさらに含み、
前記イオンを打ち込む前記ステップは、前記イオンを、前記保護層を貫通して前記第２の半導体層中に打ち込むことを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記第１の電極を形成する前記ステップは、
アニールする前記ステップの後で、前記第２の半導体層の前記打込み領域を露出させるように前記保護層に開口を形成するステップと、
前記開口中の前記露出された打込み領域上にオーミックコンタクトを形成するステップとを含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記保護層は、高純度窒化物（ＨＰＮ）を含むことを特徴とする請求項３に記載の方法。
【請求項６】
前記第１および第２の半導体層は、窒化ガリウム（ＧａＮ）を含み、前記保護層を形成する前記ステップは、
アルミニウムを含んだＩＩＩ族窒化物を含む第１の保護層を前記第２の半導体層上に形成するステップと、
高純度窒化物（ＨＰＮ）を含む第２の保護層を前記第１の保護層上に形成するステップとを含むことを特徴とする請求項３に記載の方法。
【請求項７】
前記保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ2）、および／または酸窒化珪素（ＳｉＯＮ）を含むことを特徴とする請求項３に記載の方法。
【請求項８】
前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
前記第２の半導体層を貫通して延び、少なくとも部分的に前記保護層中に延びる前記打込み領域を形成するように、前記イオンを前記第２の半導体層中に打ち込むステップを含むことを特徴とする請求項３に記載の方法。
【請求項９】
前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
前記第２の半導体層を貫通して延び、少なくとも部分的に前記第１の半導体中に延びる前記打込み領域を形成するように、前記イオンを前記第２の半導体層中に打ち込むステップを含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記打込み領域は、前記第２の半導体層中にピークドーパント濃度を有することを特徴とする請求項９に記載の方法。
【請求項１１】
前記イオンを打ち込む前記ステップは、
前記第２の半導体層の前記打込み領域全体にわたって実質的に一様な濃度を有する打込みドーパントの分布を実現するように、前記イオンを前記第２の半導体層中に打ち込むステップを含むことを特徴とする請求項１に記載の方法。
【請求項１２】
実質的に一様な濃度を有する打込みドーパントの分布を実現するように前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
第１のドーズ量および第１の打込みエネルギーで前記第１の伝導型のイオンを打ち込むステップと、
次いで、第２のドーズ量および第２の打込みエネルギーで前記第１の伝導型のイオンを打ち込むステップとを含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記第１のドーズ量は、約０．５×１０15から約２．５×１０15イオン／ｃｍ2を含み、前記第１の打込みエネルギーは約１６０ｋｅＶを含み、前記第２のドーズ量は、約０．８×１０15から約５×１０15イオン／ｃｍ2を含み、前記第２の打込みエネルギーは約２６０ｋｅＶを含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
実質的に一様な濃度を有する打込みドーパントの分布を実現するように前記イオンを前記第２の半導体層中に打ち込む前記ステップは、
前記第１の伝導型のイオンを第３のドーズ量および第３の打込みエネルギーで打ち込むステップをさらに含むことを特徴とする請求項１２に記載の方法。
【請求項１５】
前記第３のドーズ量は、約０．５×１０15から約３．７×１０15イオン／ｃｍ2を含み、前記第３の打込みエネルギーは約３６０ｋｅＶを含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記打込みイオンは、珪素（Ｓｉ）、硫黄（Ｓ）、および／または酸素（Ｏ）を含むことを特徴とする請求項１に記載の方法。
【請求項１７】
前記第１の半導体層および前記第２の半導体層は、同じ材料を含むことを特徴とする請求項１に記載の方法。
【請求項１８】
前記第１の半導体層および／または前記第２の半導体層は、エピタキシャル層を含むことを特徴とする請求項１に記載の方法。
【請求項１９】
前記第１の電極は、オーミックコンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項２０】
前記第１の電極は、前記第２の半導体層の前記打込み領域上の陰極コンタクトを含み、前記第２の電極は、前記第２の半導体層の前記非打込み領域上の陽極コンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項２１】
前記第１の半導体層および／または前記第２の半導体層は、約１００ナノメートル（ｎｍ）から約５００ｎｍの厚さを有することを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第２の電極と前記打込み領域の間の横方向距離は、前記第２の電極と前記第１の電極の間の横方向距離よりも小さいことを特徴とする請求項１に記載の方法。
【請求項２３】
前記第２の電極と前記打込み領域の間の前記横方向距離は、約１マイクロメートル（μｍ）未満であることを特徴とする請求項２２に記載の方法。
【請求項２４】
前記第１の電極は、前記第２の半導体層の前記打込み領域上のソース／ドレインコンタクトを含み、前記第２の電極は、前記第２の半導体層の前記非打込み領域上のゲートコンタクトを含むことを特徴とする請求項１に記載の方法。
【請求項２５】
前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項２４に記載の方法。
【請求項２６】
半導体デバイスであって、
第１のドーパント濃度を有する第１の伝導型の第１の半導体層と、
前記第１のドーパント濃度よりも低い第２のドーパント濃度を有する、前記第１の半導体層上の第２の半導体層と、
前記第２の半導体層を貫通して延びて前記第１の半導体層に接触する前記第１の伝導型の打込みドーパントの分布を含んだ、前記第２の半導体層中の打込み領域と、
前記第２の半導体層の前記打込み領域上の第１の電極と、
前記打込み領域から間隔をあけて配置された、前記第２の半導体層の非打込み領域上の第２の電極とを備えることを特徴とする半導体デバイス。
【請求項２７】
前記第１の半導体層および前記第２の半導体層は、ＩＩＩ族窒化物材料を含むことを特徴とする請求項２６に記載のデバイス。
【請求項２８】
前記第２の半導体層の前記打込み領域を露出させるように貫通して延びる開口を有する、前記第２の半導体層上の保護層をさらに備え、
前記第１の電極は、前記保護層の開口を通って前記第２の半導体層の前記打込み領域まで延びるオーミックコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項２９】
前記保護層は、高純度窒化物（ＨＰＮ）を含むことを特徴とする請求項２８に記載のデバイス。
【請求項３０】
前記第１および第２の半導体層は、窒化ガリウム（ＧａＮ）を含み、前記保護層は、
前記第２の半導体層上の、アルミニウムを含んだＩＩＩ族窒化物を含む第１の保護層と、
前記第１の保護層上の、高純度窒化物（ＨＰＮ）を含む第２の保護層とを含むことを特徴とする請求項２８に記載のデバイス。
【請求項３１】
前記保護層は、窒化珪素（ＳｉＮ）、二酸化珪素（ＳｉＯ2）、および／または酸窒化珪素（ＳｉＯＮ）を含むことを特徴とする請求項２８に記載のデバイス。
【請求項３２】
前記オーミックコンタクトは、前記保護層に直接接触していることを特徴とする請求項２８に記載のデバイス。
【請求項３３】
打込みドーパントの前記分布は、少なくとも部分的に前記保護層中に延びていることを特徴とする請求項２８に記載のデバイス。
【請求項３４】
打込みドーパントの前記分布は、前記第２の半導体層を貫通して延び、少なくとも部分的に前記第１の半導体層中に延びていることを特徴とする請求項２６に記載のデバイス。
【請求項３５】
前記打込み領域は、前記第２の半導体層中にピークドーパント濃度を有することを特徴とする請求項３４に記載のデバイス。
【請求項３６】
前記打込み領域は、約５×１０20イオン／ｃｍ3のピークドーパント濃度を有することを特徴とする請求項３５に記載のデバイス。
【請求項３７】
打込みドーパントの前記分布は、前記第２の半導体層の前記打込み領域全体にわたって実質的に一様な濃度を有することを特徴とする請求項２６に記載のデバイス。
【請求項３８】
前記打込みドーパントは、珪素（Ｓｉ）、硫黄（Ｓ）、および／または酸素（Ｏ）を含むことを特徴とする請求項２６に記載のデバイス。
【請求項３９】
前記第１の半導体層および前記第２の半導体層は、同じ材料を含むことを特徴とする請求項２６に記載のデバイス。
【請求項４０】
前記第１の電極は、オーミックコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項４１】
前記第１の電極は、前記第２の半導体層の前記打込み領域上の陰極コンタクトを含み、前記第２の電極は、前記第２の半導体層の前記非打込み領域上の陽極コンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項４２】
前記第１の半導体層および／または前記第２の半導体層は、約１００ナノメートル（ｎｍ）から約５００ｎｍの厚さを有することを特徴とする請求項４１に記載のデバイス。
【請求項４３】
前記第２の電極と前記打込み領域の間の横方向距離は、前記第２の電極と前記第１の電極の間の横方向距離よりも小さいことを特徴とする請求項２６に記載のデバイス。
【請求項４４】
前記第２の電極と前記打込み領域の間の前記横方向距離は、約１マイクロメートル（μｍ）未満であることを特徴とする請求項４３に記載のデバイス。
【請求項４５】
前記第１の電極は、前記第２の半導体層の前記打込み領域上のソース／ドレインコンタクトを含み、前記第２の電極は、前記第２の半導体の前記非打込み領域上のゲートコンタクトを含むことを特徴とする請求項２６に記載のデバイス。
【請求項４６】
前記第２の半導体層のバンドギャップは、前記第１の半導体層のバンドギャップよりも大きいことを特徴とする請求項４５に記載のデバイス。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【公表番号】特表２０１０−５０９７７０（Ｐ２０１０−５０９７７０Ａ）
【公表日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願番号】特願２００９−５３６２５１（Ｐ２００９−５３６２５１）
【出願日】平成１９年１１月１日（２００７．１１．１）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０２３０９５
【国際公開番号】ＷＯ２００８／０５７３９２
【国際公開日】平成２０年５月１５日（２００８．５．１５）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
【公表日】平成２２年３月２５日（２０１０．３．２５）
【国際特許分類】
【出願日】平成１９年１１月１日（２００７．１１．１）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０２３０９５
【国際公開番号】ＷＯ２００８／０５７３９２
【国際公開日】平成２０年５月１５日（２００８．５．１５）
【出願人】（５９２０５４８５６）クリー インコーポレイテッド (468)
【氏名又は名称原語表記】ＣＲＥＥ ＩＮＣ．
【Ｆターム（参考）】
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