ＭＩＳ型トランジスタおよびその製造方法
【課題】Ｓ／Ｄ拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することのできるＭＩＳ型トランジスタ及びその製造方法の提供。
【解決手段】ＭＩＳ型トランジスタは、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備える。このＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっている。
【解決手段】ＭＩＳ型トランジスタは、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備える。このＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＩＳ型トランジスタおよびその製造方法に係り、特に駆動電流量が大きく寄生容量が小さいＭＩＳ型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
金属・絶縁膜・半導体（Metal Insulator Semiconductor）−ＭＩＳ−構造のトランジスタについての微細化の要請が強くなるのに伴って、現在ＭＩＳ型構造のトランジスタの微細化が着々と進展している。このＭＩＳトランジスタの微細化は、大きく捉えるとゲート長に比例させてソース・ドレイン領域を形成するスケーリング則と呼ばれる手法を用いて行なわれており、具体的には、ゲート長を小さくした場合にこのゲート長が小さくなるのに応じてソースおよびドレインとなる不純物拡散領域、いわゆる拡散層の接合の深さを浅くすることにより行なわれている。
【０００３】
しかしながら、ゲート長が０．２μｍを下回るような微細なトランジスタにおいては、拡散の深さ（Ｘｊ）が浅くなり過ぎてしまい、ゲートにおける抵抗が増大してトランジスタ全体の寄生抵抗が増加し実質的な駆動電流が減少してしまうという問題があった。そこで、この寄生抵抗を低減させるためには、導入されるソースおよびドレインを金属シリサイド化（シリサイデーション）する際に接合の深さを浅くすることも場合により考えられるが、接合の深さを浅くすることに腐心する余り、接合が拡散層内に留まらずに基板側へ突き抜けてしまって、接合リークを引き起こすという問題があった。
【０００４】
上記接合が浅い場合に、抵抗が増大したり、シリサイデーションが困難となったりするという問題は、エレベーティッドソース・ドレイン，コンケーブトランジスタ，リセストチャネルトランジスタなどと呼ばれる技術により解決が図られており、これらはトランジスタにおけるチャネル面よりもソースおよびドレインの表面を高く形成する構造を備えている（例えば、非特許文献１）。図１４はこのようなコンケーブＭＯＳ構造を有するＭＩＳ型トランジスタを示しており、半導体基板１と、ソース・ドレイン領域２と、その間に位置するチャネル形成面７と、チャネル形成面７の上部に設けられたＳｉＯ２膜５１と、このＳｉＯ２膜５１を介してチャネル形成面７に対向して設けられたゲート電極６と、を備えている。
【０００５】
図１４において、ソース・ドレイン領域２はチャネル形成面７よりも半導体基板１内に属する第１の不純物拡散領域２ａと、チャネル形成面７よりも外側（図においては上側）に積層された第２の不純物拡散領域２ｂとを含んでおり、このような第２の不純物拡散領域２ｂがＳｉＯ２膜５を介してゲート電極６を取り囲む構造は、ソース・ドレイン領域２に溝が形成されている構成とも考えられるし、第２の不純物拡散領域２ｂが嵩上げ（エレベート）された構成とも考えることができる。
【特許文献１】特開平０９−１１６１４２号公報
【特許文献２】特開平０７−０９９３１０号公報、
【非特許文献１】S.M.Sze Physics of Semiconductor Devices second edition, 1981, pp490
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１４に示した構造を有する従来のＭＩＳ型トランジスタにおいては、ゲート電極６がＳｉＯ２（絶縁）膜５１を介してソース・ドレイン拡散層２に囲まれる構造となっており、このためゲートドレイン間容量およびソース・ドレイン間容量が増大することにより、トランジスタの動作速度が大幅に悪化してしまうという問題があった。
【０００７】
上述したように、従来のＭＩＳ型トランジスタにおいては、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に解決することができないという問題があった。
【０００８】
本発明は上記問題を解決するためになされたものであり、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することのできるＭＩＳ型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の基本構成に係るＭＩＳ型トランジスタは、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴している。
【００１０】
また、上記第１の基本構成に係るＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置すると共に、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えるようにしても良い。
【００１１】
また、上記構成において、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていても良い。
【００１２】
また、上記第１の基本構成に係るＭＩＳ型トランジスタにおいて、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていても良い。
【００１３】
また、本発明の第２の基本構成に係るＭＩＳ型トランジスタの製造方法は、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタを製造する方法であって、選択的に形成された半導体層に囲まれた前記チャネル形成面上にダミーゲート絶縁膜と、第２の半導体層を含むダミーゲート電極を少なくともリソグラフィーを含む手法により形成する工程と、前記半導体基板上のチャネル形成面となる領域を挟んでソース・ドレイン領域となる半導体層を、この半導体層上面と前記チャネル形成面との間が傾斜面となるようにしつつ、選択的に堆積させると工程と、前記第２の半導体層をマスクにして前記半導体基板の表面に不純物を拡散させて不純物拡散領域を形成する工程と、前記不純物拡散領域に挟まれた上記チャネル形成面となる部分の上に形成されたダミーゲート電極をエッチングにより除去する工程と、露出された上記チャネル形成面上に高誘電体膜よりなる絶縁膜を全面に堆積させて中心側に溝状の空間を有する断面形状でゲート絶縁膜を形成する工程と、中心側に溝状の空間を有する断面形状で全面に形成された前記ゲート絶縁膜の上面にゲート電極を堆積させて、断面Ｔ字形状となったゲート電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１４】
以上詳細に説明したように、本発明に係るＭＩＳ型トランジスタおよびその製造方法によれば、ソース・ドレインを構成する不純物拡散層の抵抗を低減させることができると同時に、ゲートの寄生容量を低減させることができ、トランジスタの動作速度を大幅に向上させることができる。
【００１５】
また、本発明に係るＭＩＳ型トランジスタは、ＭＯＳ型トランジスタにおいてゲート絶縁膜たる第１の絶縁膜材利用の平均誘電率が前記溝の上面とゲート材料間を絶縁する第２の絶縁膜の平均誘電率より高くなるように構成しても良い。
【００１６】
さらに、このようなＭＯＳ型トランジスタにおいて前記ゲート絶縁膜たる第１の絶縁膜は、ＳｉＯ２ 膜よりも高い誘電率を持つ絶縁膜とそれを保護するバッファ絶縁膜の積層構造により構成するようにしても良い。
【００１７】
また、上記ＭＩＳ型トランジスタにおいてゲート絶縁膜の実膜厚を平均誘電率で割ることによって求められるキャパシタ換算膜厚と等しいキャパシタ換算膜厚を有する第２の絶縁膜の実膜厚より大きい量だけ前記半導体基板表面より高い位置にゲート電極の下面が位置するように構成しても良い。以上のように、本発明によれば、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明に係るＭＩＳ型トランジスタおよびその製造方法の好適な実施形態について詳細に説明する。
【００１９】
図１は、本発明の第１実施形態に係るＭＩＳ型トランジスタの概略構成を示す断面図である。なお、図においては、表示を明瞭にするため断面を表すハッチングを省略する。また、図１４と同一符号を付した構成要素は、従来のＭＩＳ型トランジスタと同一または相当する構成要素を示している。
【００２０】
図１において、符号１は半導体基板であり、この半導体基板１の表面側にはチャネル領域７を介してソース・ドレインとして用いられる不純物領域２が設けられている。この不純物領域２は、トランジスタとして動作する際に一方がドレイン電極、他方がソース電極として用いられるものであり、両者の間のチャネル形成面７に掛けての部分には凹部または溝部４が形成されている。溝部４内には保護膜３を介して高誘電体ゲート絶縁膜５が設けられており、高誘電体ゲート絶縁膜５の上部側にはゲート電極６が設けられている。ソース・ドレインとして用いられる不純物領域２とゲート電極６との間は絶縁膜１３により絶縁されている。高誘電体ゲート絶縁膜５は図１４に示された従来のＭＩＳ型トランジスタにおけるＳｉＯ２膜５の比誘電率３．９より高い誘電率を有している。
【００２１】
上記構成において重要なことは、第２の不純物拡散領域２ｂと絶縁膜１３との間のソース・ドレイン上面のレベルＬa が、前記チャネル形成面７のレベルＬb よりは半導体基板１より離れて位置すると共にゲート電極６の下面のレベルＬc よりは半導体基板１の近くに位置している点である。
【００２２】
前記不純物領域２は、図１４に示した従来のＭＩＳ型トランジスタと同様に、チャネル形成面７よりも半導体基板１内に属する第１の不純物拡散領域２ａと、チャネル形成面７よりも外側（図においては上側）に積層された第２の不純物拡散領域２ｂと、を含んでいる。また、前記保護膜３はゲート絶縁膜５を保護するために例えばＳｉＮやオキシナイトライド膜等により形成されており、チャネル形成面７とゲート絶縁膜５との間に位置する第１の保護膜３ａと、第２の不純物拡散領域２ｂとの間に位置する第２の保護膜３ｂとを含んでいる。
【００２３】
以上の構成において、本発明の第１実施形態に係るＭＩＳ型トランジスタは、図１４の従来のＭＩＳ型トランジスタと同様に、電流が流れるチャネルが形成されているチャネル形成面７よりソース・ドレインとして用いられる不純物拡散領域２が第２の不純物拡散領域２ｂの厚さ分だけ半導体基板１の逆側に形成されている。このため、チャネル形成面７より下側の第１の不純物拡散領域２ａだけにソース・ドレイン領域が形成される場合と比較して、拡散層抵抗を低くすることができ、また、ニッケル（Ｎｉ），チタン（Ｔｉ）等とのシリサイドを形成する際にも接合面までシリサイド化が進むことにより生じる接合リークの発生を避けることができる。
【００２４】
また、ゲート電極６の下面８をソース・ドレインとして用いられる不純物拡散領域２の上面よりも高い位置、すなわち半導体基板１側より離れる側に設けることにより、性能の低下を引き起こすゲート電極とソース・ドレインとの容量を図１４に示す従来型コンケーブＭＯＳよりも大幅に低減することができる。
【００２５】
さらに、ゲート電極６とソース・ドレイン電極２ｂとの距離を従来例よりも離すことができ、電界を小さく保つことができる。したがって、これらの間のリーク電流を減少させて、絶縁破壊を防ぐことができる。この特徴は以下に説明する全ての実施形態に当てはまることである。
【００２６】
また、図示説明を省略したが、チャネル形成面とソース・ドレイン領域の上面と同一平面とした従来のＭＩＳ型トランジスタにおいて、ゲート電極とチャネル形成面との間のゲート絶縁膜をＳｉＯ２膜により形成したものとすると、ゲート電極６の下面８をこのＳｉＯ２膜の厚さより面７から高く設けると共に、ゲート電極とソース・ドレインを絶縁する絶縁膜１３をＳｉＯ２膜とすることにより、平面型の従来ＭＯＳトランジスタよりも寄生容量を低減することができる。
【００２７】
例えば、従来技術ではゲート長が０．１ミクロンの場合、ゲート酸化膜の厚さは３ｎｍ程度にスケーリングされるが、本発明を比誘電率が約２５のＴａ２Ｏ５と１ｎｍのＳｉＮ（比誘電率７．５）の保護膜でデバイス設計すると、トランジスタの表面電荷量Ｑｓを等しくするために、ＳｉＯ２の換算膜厚３ｎｍを保つものとして、第１の保護膜３ａのＳｉＮ実膜厚は１ｎｍとなり、ＳｉＯ２換算膜厚は「１ｎｍ×３．９／７．５＝０．５２」ｎｍとなり、高誘電体ゲート絶縁膜５（Ｔａ２Ｏ５）のＳｉＯ２ 換算膜厚は「３ｎｍ−０．５２ｎｍ＝２．４８ｎｍ」となり、実膜厚は「２．４８ｎｍ×２５／３．９＝１５．９ｎｍ」となる。
【００２８】
すなわちソース・ドレインとなる不純物拡散領域２の溝の深さを「１５．９ｎｍ（ゲート絶縁膜５の分）＋１ｎｍ（保護膜３ａの分）＝１６．９ｎｍ」とすればゲート電極６の下面８がソース・ドレイン表面と同じ高さとなり、１３．９ｎｍとすれば従来のスケーリングトレンド上の３ｎｍ酸化膜を用いたＭＯＳトランジスタと同程度の寄生容量となる。ここで、従来のスケーリングによれば、トランジスタの拡散層の深さは０．１ミクロントランジスタであっても４０ｎｍ程度であり、これより１３．９ｎｍ即ち３５％拡散層を厚くして寄生抵抗を下げることができる。
【００２９】
ここで、ＳｉＯ２の比誘電率をε、ＳｉＯ２膜の膜厚をＴＳｉＯ２、高誘電体ゲート絶縁膜５の比誘電率をε５、実膜厚をＴ５、保護膜３の比誘電率をε３、実膜厚をＴ３とするとＴＳｉＯ２厚さのＳｉＯ２膜と同等の平行平板容量を与える膜厚は、下式
ＴＳｉＯ２／εＳｉＯ２ ＝ Ｔ３／ε２ ＋ Ｔ５／ε５
を満たせば良い。保護膜に１ｎｍ厚さのＳｉＮ膜を用い、ＳｉＯ２，ＳｉＮの比誘電率に３．９，７．５をそれぞれ用いると、
Ｔ５＝ε５（ＴＳｉＯ２／３．９−１／７．５）（ｎｍ）となり従来スケーリングトレンド上の厚さＴＳｉＯ２とし、それと同等の寄生容量となる溝の赤さはゲート−ソース・ドレイン間の絶縁膜材料をＳｉＯ２または同等の誘電率を持つものとすると、
Ｄconcave ＝ε５（ＴＳｉＯ２／３．９−１／７．５）−ＴＳｉＯ２
により与えられる。これよりも溝が浅ければより寄生容量が小さくなる。
【００３０】
比誘電率約８０でありかつ熱的に安定でその点からは保護膜の必要がないチタン酸化膜ＴｉＯ２膜を用いた場合は、保護膜分を取り除いた同様の計算で、
Ｄconcave ＝ε５×ＴＳｉＯ２／３．９−ＴＳｉＯ２
となり、溝深さを５８．５ｎｍとすれば、従来の３ｎｍ酸化膜を用いたＭＯＳトランジスタと同程度の寄生容量となり、かつ、５８．５ｎｍ即ち従来の４０ｎｍ深さの拡散層を用いた場合と比較し１５０％拡散層を厚くして寄生抵抗を低減させることができる。
【００３１】
次に、図２（ａ）ないし図２（ｅ）を用いて本発明の第１実施形態に係るＭＩＳ型トランジスタの製造方法について説明する。まず、図２（ａ）に示すように、半導体基板としてのシリコン基板１上にＳｉＯ２膜９を堆積してリソグラフィーによりエッチングする。次に、ＳｉＯ２膜９をマスクとして反応性イオンエッチング（ＲＩＥ−Reactive Ion Etching−）により溝４を形成する（図２（ｂ））。
【００３２】
次に、図２（ｃ）に示すように、ＳｉＯ２膜９およびシリコン基板１の溝４の表面に薄い犠牲酸化膜１１を積層した後、ポリシリコン１０を堆積して、化学的機械的研磨法（−ＣＭＰ−Chemical Mechanical Polishing）あるいはエッチバック技術等を用いてＳｉＯ２膜９の上面まで平坦化する。このとき、薄い犠牲酸化膜１１を積層しておくのは、ポリシリコン１０とシリコン基板１とを分離するためである。
【００３３】
次に、図２（ｄ）に示すように、前記シリコン酸化（ＳｉＯ２）膜９を除去した後、ポリシリコン１０をマスクにしてイオン注入技術あるいは固相拡散技術等を用いてソース・ドレイン領域２を形成する。次に、ポリシリコン１０と犠牲酸化膜１１とを例えば化学的ドライエッチング（ＣＤＥ−Chemical Dry Etching−）等により除去する。その後、図２（ｅ）に示すように保護膜としてのＳｉＮ膜３を堆積あるいは熱窒化により形成する。次に、スパッタ技術等により高誘電体膜５を形成し、さらにゲート電極６を堆積する。最後に、シリコン（Ｓｉ）酸化膜１２を形成して図１に示すＭＩＳ型トランジスタと同一構造の半導体装置が製造されることになる。
【００３４】
次に、図３（ａ）ないし図３（ｅ）を用いて本発明の第２実施形態に係るＭＩＳ型トランジスタの製造方法および構成を説明する。まず、図３（ａ）ないし図３（ｅ）に従いＭＩＳ型トランジスタの製造方法について説明する。図３（ａ）に示す半導体基板１上に、犠牲酸化膜１１を介してダミーポリシリコン１０を形成してパターニングし、さらに酸化してダミーポリシリコン１０を酸化膜で包んだ後、図３（ｂ）に示すように、ソース・ドレイン領域２をイオン注入等により形成する。
【００３５】
次に、選択エピタキシャル成長技術によりシリコンをかさ上げ（elevate ）した後、さらに追加のイオン注入によりかさ上げ部分に再度不純物を注入して拡散させる。第１実施形態に係るＭＩＳ型トランジスタの製造方法は、溝４をまず形成しその溝に対して上方から不純物を注入拡散していたのでソース・ドレイン領域２の深さの制御が難しかったが、この第２実施形態に係るＭＩＳ型トランジスタの製造方法においては、チャネル形成面７よりも下側になるソース・ドレイン領域２の深さがチャネル形成面７からの不純物の注入の度合で決まるので制御がしやすいという効果がある。
【００３６】
次に、ポリシリコン１０を残したままソース・ドレイン領域２の上にシリコン（Ｓｉ）酸化膜１２を堆積させて、ポリシリコン１０をストッパとしてＣＭＰ技術によりシリコン酸化膜１２をポリシリコン１０の上面まで平坦化する。ここで、図３（ｃ）に示すようにポリシリコン１０と犠牲酸化膜１１とをＣＤＥ等で剥離し、シリコン酸化膜１２およびソース・ドレイン領域の側面からチャネル形成面７の上面にかけて窒化シリコン（ＳｉＮ）保護膜３を堆積させる。
【００３７】
次に、図３（ｄ）に示すように高誘電体ゲート絶縁膜５をスパッタ、ＣＶＤ等によりソース・ドレイン領域２の上面よりも高い位置まで堆積する。このような工程を採用する際に、仮に高誘電体ゲート絶縁膜５の膜厚が溝の深さより浅い場合にはゲート電極とソース・ドレインの間の絶縁を保護膜３で保たねばならず、本実施形態のように高誘電体ゲート絶縁膜５を溝４より高く設けた場合と比較して、保護膜３の厚さを厚くしなければならなくなる。
【００３８】
次に、図３（ｅ）に示すように、高誘電ゲート絶縁膜５の上部にゲート電極６をスパッタ、ＣＶＤ等によりシリコン酸化膜１２と略々同一の高さまで堆積させる。また、上記のように、仮に高誘電体ゲート絶縁膜五の膜厚が溝の深さよりも浅い場合には、ゲート電極６とソース・ドレイン領域２の上面との距離が保護膜３を介して離隔するだけで最も近接することになり、この部分の耐圧がクリティカルとなるので、このような状態においてはその電気的特性から
Ｄconcave ＝ε５（ＴＳｉＯ２／３．９−１／７．５）−ＴＳｉＯ２
を満たすようにしていた。したがって、トランジスタの耐圧を向上させるには溝部分をより浅くすることが望ましい。あるいは溝上部での保護膜３の厚さを下部より厚くすることも耐圧の向上にとって望ましい。そのためには、図３（ｄ）に示す工程においてＣＤＥ等を行なうことにより、高誘電体ゲート絶縁膜５とソース・ドレイン領域２との間を僅かにエッチングして埋め戻すこと等で実現する。
【００３９】
以上のような第２実施形態のＭＩＳ型トランジスタの製造方法によれば、ＳｉＯ２膜をマスクにして溝４を形成してからソース・ドレイン領域２を形成する第１実施形態に係る製造方法とは異なる工程を経て、略々同一の構成のトランジスタを得ることができる。ただし、基板１の上面に溝４を形成するものと考えるか、基板１にソース・ドレイン領域２を形成してチャネル形成面７のレベルからこのソース・ドレイン領域２をさらに嵩上げするものと考えるかの違いがあるのみである。
【００４０】
上記第１および第２実施形態に係るＭＩＳ型トランジスタにおいては、何れも高誘電体ゲート絶縁膜５とソース・ドレイン領域２との間に保護膜３を形成していたが、高誘電体ゲート絶縁膜５の材料あるいはプロセスの低温化等を調整することにより、保護膜３が必要でない場合もある。このように、保護膜３を設けないようにした場合の第３実施形態に係るＭＩＳ型トランジスタが図４に示されている。図４においては、半導体基板としてのシリコン基板１のチャネル形成面７と高誘電体ゲート絶縁膜５との間に保護膜（図１における保護膜３ａ）が設けられておらず、ゲート絶縁膜５の側壁と第２の不純物拡散領域２ｂとの間のみに保護膜３ｂが設けられている構成となっている。
【００４１】
次に、図５（ａ）ないし図５（ｅ）を用いて本発明の第４の実施形態に係るＭＩＳ型トランジスタの製造方法について説明する。図５（ａ）ないし図５（ｃ）までの工程については、基本的には第１あるいは第２実施形態に係るＭＩＳトランジスタの製造方法と略同様に形成するものとする。次に、図５（ｂ）に示す犠牲酸化膜１１とポリシリコンを１０をＣＤＥ等により剥離して、シリコン酸化膜１２およびソース・ドレイン領域２の側面からチャネル形成面７の上面にかけて窒化シリコン（ＳｉＮ）保護膜３を堆積させ、高誘電体ゲート絶縁膜５をＣＶＤまたはスパッタ等により堆積させる。
【００４２】
次に、図５（ｃ）に示すように、ＣＶＤまたはスパッタ等により堆積させた高誘電体ゲート絶縁膜５をＣＭＰ技術を用いて酸化膜１２の上面まで平坦化する。
【００４３】
この第３実施形態に係るＭＩＳ型トランジスタの製造方法においては、高誘電体ゲート絶縁膜５の膜厚をシリコン酸化膜１２の厚さと溝４の深さにより決定しているのでゲート絶縁膜５の膜厚が制御し易いという優れた効果を奏する。
【００４４】
ただし、この第４実施形態に係るＭＩＳ型トランジスタの製造方法の場合にはゲート電極６はリソグラフィーを再度行なうことにより形成されているので、溝４にゲート電極６をセルフアラインさせることは難しい。このため、図５（ｅ）に示すように、溝４の開口面積よりも大きく形成されることになる。したがって、ゲート電極６の寄生容量が幾分増加することになるが、シリコン酸化膜１２の膜厚が充分に厚く、また、シリコン酸化膜１２の誘電率も小さいため、大きな影響を受けることはない。
【００４５】
図６には、図５（ａ）ないし図５（ｅ）に示された製造方法により製造された第４実施形態に係るＭＩＳ型トランジスタの断面が示されている。図６において、ＭＩＳ型トランジスタは、半導体基板としてのシリコン基板１と、チャネル形成面７よりも基板１側に位置する第１の不純物拡散領域２ａとチャネル形成面７よりもゲート電極６側に位置する第２の不純物拡散領域２ｂを含むソース・ドレイン領域２と、シリコン酸化膜１２と、シリコン酸化膜１２および第２の不純物拡散領域２ｂに形成された溝４の内壁に設けられた保護膜３と、この保護膜３を介して溝４内に形成された高誘電体ゲート絶縁膜５と、このゲート絶縁膜５上に保護膜３により囲繞される範囲よりも広い面積となるように形成されたゲート電極６と、を備えている。
【００４６】
なお、上述した第１ないし第３実施形態に係るＭＩＳ型トランジスタは、ゲート電極６の幅が溝４内に位置するゲート絶縁膜５と同一の幅となるように構成するものと説明し、また、第４実施形態に係るＭＩＳ型トランジスタはセルフアラインさせることの困難さからゲート絶縁膜５よりもゲート電極６の方が広範囲となるように形成されているものと説明したが、本発明はこれに限定されず、図７に示す第５実施形態のように、例えばＬＤＤ（Lightly Doped Drain ）構造におけるゲート電極６に側壁を設けるタイプのトランジスタについても適用できることは勿論である。
【００４７】
第５実施形態に係るＭＩＳ型トランジスタを示す図７において、符号１は半導体基板としてのシリコン基板、７はチャネル形成面、２は第１の不純物拡散領域２ａと第２の不純物拡散領域２ｂを含むソース・ドレイン領域、３は保護膜、５は高誘電体ゲート絶縁膜、６はゲート電極、８はゲート電極６の周囲に設けられた二酸化シリコン（ＳｉＯ２）の側壁である。
【００４８】
図８（ａ）ないし図８（ｅ）は第５実施形態に係るＭＩＳ型トランジスタの製造方法を示す工程図である。図８（ａ），図８（ｂ）に示すように、半導体基板１上にゲート絶縁膜となるＳｉＮ膜３ａと、例えばＴａ２Ｏ５からなる高誘電体膜５と、ゲート電極となるＴｉＮとポリシリコン６とを順次堆積し、図８（ｃ）に示すようにエッチングによりポリシリコン６からゲート電極となる部分を形成する。次に、図８（ｄ）に示すように、ＣＶＤ等によりゲート電極６の周囲にＳｉＯ２の側壁８を形成し、ゲート電極６および側壁８をマスクとしてＣＤＥ等によりゲート絶縁膜５を形成する。
【００４９】
最後に、図８（ｅ）に示すように、ポリシリコンのゲート電極６および側壁８とゲート絶縁膜５との積層構造をマスクに用いてエッチングした後、側壁絶縁膜３ｂを形成して、ソース・ドレインをせり上げして不純物拡散領域２ｂを形成した後、イオン注入および固相拡散等によりソース・ドレイン領域２を形成する。このソース・ドレイン領域２は、第１ないし第４実施形態と同様に、チャネル形成面７よりも基板１の内部側に位置するように形成された第１の不純物拡散領域２ａと、チャネル形成面７よりもゲート電極６側に近く、かつ、その上面がゲート電極６の下面よりも低い位置である第２の不純物拡散領域２ｂと、よりなるという本願発明の要旨を備えている。
【００５０】
図８（ａ）ないし図８（ｅ）に示す工程により形成された第５実施形態に係るＭＩＳ型トランジスタは図７に示すような構成を有しており、高誘電体ゲート絶縁膜５の周囲、少なくとも下面側と側壁側は保護膜３により囲まれており、ゲート絶縁膜５の下側と基板１のチャネル形成面７との間は第１の保護膜３ａとなり、第２の不純物拡散領域２ｂとゲート絶縁膜５との間は第２の保護膜３ｂとなっている。
【００５１】
なお、本発明は上述した第１ないし第５実施形態に限定されず、図９に示される構成を備える第６実施形態に係るトランジスタにも敷衍することができる。図９においては、ｐ＋半導体基板１と、チャネル形成面７と、ソース領域２Ａと、ドレイン領域２Ｂと、高誘電体ゲート絶縁膜５と、ゲート電極６とを備えている点では上記幾つかの実施形態、特に第５実施形態のＭＩＳ型トランジスタと略々同一の構成である。
【００５２】
図９に示される第６実施形態に係るトランジスタでは、それぞれの電極領域に低抵抗コンタクト１５を介してそれぞれの端子、すなわちゲート端子１６，ソース端子１７およびドレイン端子１８が設けられている。また、チャネル形成面７とゲート絶縁膜５との間には保護膜３ａが設けられ、さらにゲート電極６低抵抗コンタクト１５およびゲート端子１６の全体を囲む側壁８との間にも保護膜３ｂが設けられている。
【００５３】
上記ゲート絶縁膜５は、０ｘが１．５ｎｍ以下に相当するように構成されており、低抵抗コンタクト１５は、「Ｒcontact ＜１０−８Ωｃｍ２」の抵抗値を有し、チャネル形成面７は「Ｒp 〜１５ｎｍ，ｄＲp 〜７ｎｍ」の極浅チャネル（retrograde channel）である。また、ソース領域２Ａおよびドレイン領域２Ｂは「Ｘj ＜１０ｎｍ，Ｒ＜１６Ωμｍ」の低抵抗で極薄に嵩上げされた（elevated）第２の不純物拡散領域２ｂとなるように形成されている。
【００５４】
このような構成を有する第６実施形態に係るトランジスタにおいても、ソース・ドレイン領域の上面がチャネル形成面よりもゲート電極側に位置し、かつ、ゲート電極の底面よりも基板側に位置するという本願発明の要旨を充足しており、本願発明に係るＭＩＳ型トランジスタの好適な実施形態の１つとなっているものである。
【００５５】
次に、図１０ないし図１３（ｅ）を用いて、本発明の第７実施形態に係る半導体装置について説明する。まず、図１０に本発明の第７実施形態に係る半導体装置の断面構造を示している。
【００５６】
図１０において、例えばｐ型Ｓｉからなる半導体層１０５の上部に、例えばＴｉＯ２やアルミナ、あるいは、タンタル酸化膜、チタン酸バリウム、チタン酸ジルコニウム鉛からなるゲート絶縁膜１１３を介して、例えば、poly Ｓｉ（多結晶シリコン），amorphous Ｓｉ（非晶質シリコン），ＴｉＮやＷ、Ｐｔ，ＲｕＯ２，ＩｒＯ２からなるゲート電極１１４が形成されている。ここで、ゲート絶縁膜 １１３の半導体層１０５に接する部分での厚さをｔ（ｎｍ）、比誘電率をεとすると、ｔ＜１．３εとなる関係を満たしている。
【００５７】
また、ゲート電極の両側の１０５の領域内には、例えば、Ｐ，ＳｂまたはＡｓをイオン注入または固相拡散して成長させると共に、前記半導体層１０５の導電性とは逆の導電性を有するソース拡散層およびドレイン拡散層１１０が形成されてｎ型ＭＩＳＦＥＴを形成している。さらに、ソースおよびドレイン拡散層１１０の上部には、例えば、Ｐ，ＳｂまたはＡｓを添加した、Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣからなる半導体領域１０４が形成されている。この半導体領域１０４はゲート絶縁膜１１３と半導体層１０５との界面よりも積み上げ方向上方に形成され、いわゆる嵩上げされた（elevated）ソース・ドレイン構造となっている。
【００５８】
さらに、ゲート絶縁膜１１３のゲート電極１１４が形成されていない側の側壁には、例えばシリコン窒化膜からなる絶縁膜１０９が形成されている。また、絶縁膜１０９と導電領域１０４との間には、例えばシリコン酸化膜からなる絶縁膜１０８が形成されている。さらに、領域１０４の上面で、絶縁膜１０８および１１３が形成されていない上面には、例えばコバルトシリサイド、ニッケルシリサイド、またはチタンシリサイドからなる導電体層１１５が形成されている。この第７実施形態の特徴的な構成は、導電領域１０４の上面の高さが、ゲート電極１１４の底部の高さよりも低く形成されていることにある。このようにすることにより、ゲート電極１１４と導電領域１０４との間の容量を小さく保ちつつ、ソース・ドレイン領域を嵩上げされた（elevated）構造にすることができ、導電領域１０４の接合深さを浅くし、短チャネル効果が小さく低抵抗なソース・ドレインを実現することができる。
【００５９】
さらに、導電層１１５の上面には、例えば、シリコン酸化膜からなる絶縁膜１１１および絶縁膜１１２が積層して形成されている。ゲート絶縁膜１１３の上面高さは、この絶縁膜１１２の上面高さよりも低く形成されることが、ゲート絶縁膜１１３のエッチングが困難な場合でもコンタクト１１６を良好な形状で形成するためには望ましい。さらに、ゲート電極１１４、ゲート絶縁膜１１３、絶縁膜１１２の上部には、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜１１８が形成されている。また、ゲート電極１１４の上部および電極１１５の上部には例えばＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，Ｗ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，ＴｉＮからなるコンタクト電極１１６が形成されている。
【００６０】
さらに、コンタクト電極１１６の上部にはＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，Ｗからなる金属を堆積し、上部の配線層１１７が形成されている。図１０においてはゲート電極に対するコンタクト電極１１６および配線層１１７を、ソース・ドレイン電極に対するコンタクト電極１１６および配線層１１７と共に同一断面に示したが、これらは、同一断面に設けられる必要はなく、図１１（ａ）および図１１（ｂ）に示すように、それぞれ別の平面で切断した異なる高さの断面に形成するようにしても良い。
【００６１】
次に、図１２（ａ）ないし図１３（ｅ）を用いて、この第７実施形態に係る半導体装置の製造工程について説明する。まず、例えばボロン濃度１０１５ｃｍ−３のｐ型領域を形成した半導体層１０５を準備する。次いで、このｐ型半導体層１０５にボロンを１０１２〜１０１５ｃｍ−２程度イオン注入してウェル拡散し、この半導体層１０５の濃度を最適化してもよい。イオン注入のエネルギーは、例えば１００ｅＶから１０００ｅＶと間とする。これらWell領域の濃度は１０１５ｃｍ−３〜１０１９ｃｍ−３とすればよい。ついで、図示していないが、例えばＬＯＣＯＳ分離やトレンチ分離からなる素子分離領域を形成する。
【００６２】
次いで、ｐ型半導体層１０５にボロンやインジウムをイオン注入してウェル拡散し、半導体層１０５の濃度を最適化してもよい。次に、半導体層１０５の表面を例えば、３〜５０ｎｍ酸化または窒化してダミーゲート絶縁膜１０２を形成し、ダミーゲート電極１０１となる多結晶シリコン膜を例えば、１０〜２００ｎｍ全面に堆積する。さらに、絶縁膜１０６となるシリコン酸化膜を、例えば、２〜２００ｎｍ全面堆積または多結晶シリコン膜の酸化によって形成した後、リソグラフィーと反応性イオンエッチングにより絶縁膜１０６およびダミーゲート電極１０１となる多結晶シリコン膜を絶縁膜１０２上まで達するように加工して、ダミーゲート電極１０１を形成する。次に、絶縁膜１０３となるシリコン酸化膜を、例えば２〜５０ｎｍの厚さで全面に堆積させた後、異方性エッチングにより加工して、ダミーゲート電極１０１の切り立った側壁上に側壁絶縁膜１０３を残している。この後、この絶縁膜１０３をマスクとして、絶縁膜１０２をエッチングし、半導体層１０５を露出させる。この側壁絶縁膜１０３とリソグラフィーの直前に堆積した絶縁膜１０６がダミーゲート電極１０１を取り囲む形となり、ソース・ドレイン層に選択的に半導体を成長することが容易になる。
【００６３】
次いで、図１２（ａ）のように例えば、ＳｉやＳｉＧｅ混晶、ＳｉＧｅＣ混晶を選択エピタキシャル成長法または選択堆積法を用いることによって、例えば、厚さ５〜１００ｎｍの厚さに半導体層１０４を形成する。このとき、ドーピングも同時に行ない、半導体層１０４はドナー不純物添加を１０１６〜１０２１ｃｍ−３の濃度でＡｓ，Ｓｂ，またはＰを添加するのが低抵抗の浅い接合を形成するのに望ましい。半導体層１０４は、例えば、ＡｓＨ３やＰＨ３を、ＡｓまたはＰを半導体層１０４の表面に吸着させ、その後例えば、ＳｉやＳｉＧｅ混晶、ＳｉＧｅＣ混晶を選択エピタキシャル成長により形成してもよい。
【００６４】
また、特に、半導体基板を｛１００｝面とし、ゲート加工を＜１００＞方位に平行にパターニングすることによって、図１２（ａ）のようにゲート側壁部で｛３１１｝面が形成され、ゲート側壁から上に向かうに従って離れる構造を形成することができるため、ゲートとソースとの間の容量、および、ゲートとドレインとの間の容量をより小さく保つことができる。
【００６５】
次に、例えば、７００-１１００℃で、０．０１〜６０ｍｉｎ、例えばＡｒまたはＮ２雰囲気で加熱することによって、図１２（ｂ）のように不純物添加ｎ型領域１１０をｐ型半導体層１０５内に拡散する工程を加える。拡散時間は、典型的には、ｎ型領域１１０がダミーゲート層１０１の下まで形成されるようにし、後に形成されるゲート電極１１４の下にまで達するように形成されることが電流駆動能力を大きくするのに望ましい。
【００６６】
半導体層１０４およびｎ型領域１１０を形成する工程は、例えば、まず、ＡｓやＰ，ＳＢを加速電圧１〜１００ｅＶ、１０１３〜１０１６ｃｍ−２イオン注入してｎ型領域１１０を形成し、その後に半導体層１０４を選択エピタキシャル成長をする工程と代替してもよい。また、不純物を意図的に添加しない半導体層１０４を形成した後に、ＡｓやＰ，Ｓｂを加速電圧１〜３００ｅＶ、１０１３〜１０１６ｃｍ−２イオン注入してｎ型領域１１０を形成する工程と代替してもよい。
【００６７】
さらに、例えば、シリコン酸化膜を２〜１００ｎｍ全面堆積し、絶縁膜１０８を形成する。次いで、例えば、シリコン窒化膜を１０〜３００ｎｍ全面堆積し、異方性エッチングによって切り立った側壁絶縁膜１０８の側壁に絶縁膜１０９を形成することにより、図１２（ｂ）に示す形状を得ることができる。ここで、絶縁膜１０８は、絶縁膜１０９の応力緩和とエッチング選択性およびダメージ緩和のためのバッファ層であり、絶縁膜１０９の応力、半導体層１０４に対する絶縁膜１０９のエッチング選択性について特に問題が無ければ、絶縁膜１０８は設けなくても構わない。
【００６８】
また、絶縁膜１０８と側壁絶縁膜１０３の厚さの和は、絶縁膜１０２の厚さよりも薄くなるようにすることにより、絶縁膜１０２を剥離する際に、絶縁膜１０９が露出してゲート絶縁膜１１３の幅を規定することになり望ましい。また、絶縁膜１０９の間隔は、ゲート絶縁膜１１３の半導体層１０５に接した部分での厚さの２倍以上にする。さらに、絶縁膜１０９をマスクとして、エッチングにより半導体層１０４上の絶縁膜１０８を取り去った後、シリサイドまたは金属をソース・ドレイン領域となる半導体層１０４上に選択的に形成し、ソース又はドレイン電極１１５を形成する。これには、例えば、Ｎｉ，ＣｏかＴｉを０．０１〜０．０３μｍ全面堆積し、６００度以上の熱工程を経ることによって選択的にソース・ドレイン領域となる半導体層１０４上にＮｉＳｉ，ＣｏＳｉまたはＴｉＳｉを形成し、残った金属を、例えば、硫酸過酸化水素水の溶液によりエッチングして取り除いている。
【００６９】
さらに、例えば、シリコン酸化膜を５〜１００ｎｍの厚さで全面に堆積し、層間絶縁膜１１１を形成する。次いで、例えば、シリコン酸化膜、ＰＳＧ，ＢＰＳＧ，または、ＢＳＧを５０〜１０００ｎｍ全面堆積し、例えば、ＣＭＰ―Chemical Mechanical Polishing―によって平坦化し、層間絶縁膜１１２を形成する。この後、リソグラフィーと異方性エッチングによって、ダミーゲート電極１０１の上部をパターニングして、図１２（ｃ）に示すように、層間絶縁膜１１２、層間絶縁膜１１１、およびバッファ絶縁膜１０８、絶縁膜１０６、側壁絶縁膜１０３の一部をエッチングし、ダミーゲート電極１０１が一部露出するようにする。
【００７０】
このとき、膜１１２，１１１，１０８，１０６および１０３をシリコン酸化膜により形成し、絶縁膜１０９をシリコン窒化膜で形成しておくことにより、絶縁膜１０９を残したままで、膜１１２，１１１，１０８，１０６および１０３を選択的にエッチングすることができる。図示説明は省略するが、このエッチングの後、パターニングに用いたレジストは、膜１０２をエッチングする前に、例えば灰化や硫酸過酸化水素水溶液で取り除いておくことが、ゲート絶縁膜１１３をメタルや有機物汚染させないようにするのに望ましい。
【００７１】
次いで、例えば、ＨＢｒを含んだガスによる反応性エッチングによって、ダミーゲート電極１０１をすべて取り除く。このとき、膜１１２，１１１，１０８，１０６および１０３は選択性を保つことによって残される。さらに、例えば、希フッ酸や弗化アンモニウム水溶液、またはＨＦ蒸気によって、シリコン酸化膜から成るダミーゲート絶縁膜１０２をすべて取り除く。この際、シリコン酸化膜からなる膜１０８および膜１０３もエッチングされ取り除かれ、シリコン窒化膜からなる側壁絶縁膜１０９が取り残され、その間隔によってゲート長を規定することができる。この膜１０２を取り除く工程では、半導体層１０５にダメージを与えないように、イオンエッチングではなくウェットエッチングで行なうことが望ましい。
【００７２】
次いで、例えばＴｉＯ２やＡｌ２Ｏ３（アルミナ）、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛からなるゲート絶縁膜１１３を、１０〜２００ｎｍの厚さ全面堆積する。さらに、例えば、poly Ｓｉ，amorphous Ｓｉ，ＴｉＮＷ、Ｐｔ，ＲｕＯ２またはＩｒＯ２からなるゲート電極１１４を１０〜２００ｎｍの厚さ全面堆積し、図１３（ｄ）の形状を得る。この際、層間絶縁膜１１１と１１２は、膜１０２と同様にシリコン酸化膜によって形成されており、膜１０２のエッチングの際にさらに後退し、膜１０９より上部ではエッチング開口が大きくなる。よって、この部分のゲート電極１１４の幅も底部分よりも広くなり、いわゆるＴ-shape形状のゲートとなる。この形状は、ゲート電極の抵抗を下げ、かつ、ゲート電極とソース・ドレイン電極との容量を小さく保つのに望ましい。このときの開口幅は、層間絶縁膜１１１の縁が側壁絶縁膜１０９上で留まるようにするのが、良好なＴ-shape形状を形成するのに望ましい。また、ゲート絶縁膜１１３の均一性が良くない場合には、図１３（ｄ）に示すように、積み上げ方向上側に行くに従い一部狭くなる形状が得られる。この状態でゲート電極１１４を堆積すると、図１３（ｄ）に示すように、ゲート電極下部に切り欠き部（割れ目、ボイド―void―）が形成される。
【００７３】
次いで、例えば、ＣＭＰ―Chemical Mechanical Polishing―法により、ゲート電極１１４を全面平坦化しつつ膜１１３が露出するまでエッチングする。さらに、膜１１３を層間絶縁膜１１２が露出するまで全面エッチングすることにより、図１３（ｅ）の形状を得ている。膜１１３が、後のコンタクト形成工程で容易に異方性エッチングすることが可能であれば、膜１１３を取り除く工程は省略できる。
【００７４】
これ以降は図示説明を省略するが、例えば、シリコン酸化膜はＢＳＧ，ＰＳＧ，ＢＰＳＧからなる層間絶縁膜１１８を、例えば２０〜１０００ｎｍ堆積した後、リソグラフィーと反応性イオンエッチングにより配線コンタクト１１６を形成する。コンタクト１１６の深さはゲート電極１１４またはソース・ドレイン導電体電極１１５に達するまでとし、コンタクト１１６には、例えば、ＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，Ｗ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，ＴｉＮを堆積または選択成長して埋め込み形成すればよい。さらに、ＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，Ｗからなる金属を厚さ２０〜５００ｎｍ堆積し、上部の配線層１１７を形成して完成する。
【００７５】
本第７実施形態に係るＭＩＳ型トランジスタの製造方法を用いれば、ゲート絶縁膜１１３を形成する前に、ソース・ドレイン電極の不純物を活性化しシリサイド形成しているので、高温熱工程および水素アニールなどゲート絶縁膜１１３の特性を悪化させるプロセスをゲート絶縁膜形成後に行なう必要はない。したがって、信頼性の高いプロセスが実現できる。
【００７６】
さらに、ゲート電極の半導体領域１０５に対向する幅を、（ダミーゲート１０１の幅）＋（絶縁膜１０３の厚さ）＊２＋（絶縁膜１０８の厚さ）＊２−（ゲート絶縁膜１１３の側壁の厚さ）＊２となり、ダミーゲート１０１の幅よりも小さくすることができる。したがって、リソグラフィーよりも小さいゲート長を絶縁膜１０３および絶縁膜１０８の幅を調整することにより実現することができる。
【００７７】
この構造ではゲート電極１１４と、ソース・ドレイン領域１１０およびチャネル領域との位置関係を示した単体ＭＩＳＦＥＴ平面図を図１１（ａ）および図１１（ｂ）に示す。両図において、符号１１９は、例えば、ＬＯＣＯＳ分離やトレンチ分離から成る素子分離膜を示している。また、コンタクト１１６の位置を、丸印を用いて示しており、ゲート、ソース、およびドレインにそれぞれ１つのコンタクトが形成されている場合を想定している。また半導体領域は、２つのソース・ドレイン電極１１０、および、その間の一点鎖線により挟まれ、これとゲート電極１１４の実線とにより囲まれた長方形の領域となっており、ゲート電極１１４の下に形成された部分の境界を一点鎖線で示している。
【００７８】
図１１（ａ）では、点線で示すゲート電極１１４の下部幅が素子分離１１９で囲まれた半導体領域上で一定になるようにしている。このようにすることにより、ゲート電極のリソグラフィーが上下方向に合わせずれても、常に一定のゲート長を得ることができ、トランジスタ特性の向上に加えて記憶エラーに対しても抵抗をもたせることができる。図１１（ｂ）は、ゲート電極パターンの変形例で、素子分離１１９と半導体領域との境界でのゲート長（＝ａ）は半導体領域内部のゲート長（＝ｂ）よりも長くなっている。堆積膜によって形成されているゲート絶縁膜１１３では、溝の開口幅が広いほど溝の底面に堆積する膜厚が大きくなっている。したがって、図１１（ｂ）の構造をとることによって、素子分離１１９と半導体領域との境界でのゲート絶縁膜を平面部よりも大きくすることができ、この部分での耐圧やリーク電流特性を向上させることができる。ここで、トレンチ分離を素子分離膜１１９に用いた場合、例えば、ダミーゲート電極１０２をエッチングする工程によって素子分離膜１１９がエッチングされ、半導体領域よりも下に素子分離膜１１９が形成されると、半導体領域が素子分離膜１１９側に凸になり、ゲート電界が集中するために、しきい値の低下が問題となる。しかし、図１１（ｂ）の構造をとることによって解決することができる。
【００７９】
なお、本発明は上述した各実施形態に限定されるものではない。上述した実施形態において絶縁膜１２，１１１，１１２，１１３，１０２，１０３，１０６，１０８，１１８，１０９の形成方法としては、熱酸化による酸化膜形成法、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成してもよいし、絶縁膜を堆積する方法や、シリコン窒化膜を堆積する方法の何れかにより形成してもよいし、これらを組み合わせて形成してもよい。また、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。もちろん、この絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【００８０】
上記の実施形態においては、半導体層７，１０５としてｐ型Ｓｉ基板を用いたが、本発明はこれに限定されず、その代わりにｎ型Ｓｉ基板やＳＯＩ基板、ＧａＡｓ基板、ＩｎＰ基板を用いても良い。また、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩＳＦＥＴに適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、のいずれかと読み替え、イオン注入の場合にはＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ２のいずれかと読み替えればよい。
【００８１】
ゲート電極６，１０，１１４は、単結晶シリコン、多結晶シリコン、ポーラス・シリコン、アモルファス・シリコン、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属、合金、あるいはそのシリサイド、ＴａＮ、ＴｉＮ、導電性ナイトライドを用いることもできる。また、これらの積層構造にしてもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。また、ダミーゲート１０は、ＳｉＧｅ，またはＳｉＧｅＣにより形成するのが好ましく、これにより、ダミーゲート１０の除去工程の間のソース・ドレイン領域２に対するエッチングの選択性が高まる。
以上の第７実施形態に係るＭＩＳ型トランジスタおよびその製造方法によればソース・ドレイン領域となる半導体層の上面からチャネル形成面に掛けて傾斜面を形成しているので、ゲート電極下端からの距離を確保することができ、ゲートとソースとの間の容量、およびゲートとドレインとの間の容量をより小さく保つことができるという特有の効果を奏する。
【００８２】
また、ゲート電極の形状をＴ字状とすることにより、ゲート電極の抵抗を下げることができ、かつ、ゲート電極とソース・ドレイン電極との容量を小さく保つことができるという特有の効果を奏する。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図２】第１実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。
【図３】本発明の第２実施形態に係るＭＩＳ型トランジスタの製造方法の工程（ａ）ないし（ｅ）を示す断面図。
【図４】本発明の第３実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図５】本発明の第４実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。
【図６】本発明の第４実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図７】本発明の第５実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図８】本発明の第５実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。
【図９】本発明の第６実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図１０】本発明の第７実施形態に係る半導体装置の構成を示す断面図。
【図１１】図１０に示す半導体装置のそれぞれ異なる断面（ａ）および（ｂ）の平面構成を示す平面図。
【図１２】第７実施形態の半導体装置の製造工程（ａ）および（ｂ）を示す断面図。
【図１３】図１２の続きの製造工程（ｄ）および（ｅ）を示す断面図。
【図１４】従来のＭＩＳ型トランジスタの構成を示す断面図。
【符号の説明】
【００８４】
１ 半導体基板
２ ソース・ドレイン領域
２Ａ ソース領域
２Ｂ ドレイン領域
２ａ 第１の不純物拡散領域
２ｂ 第２の不純物拡散領域
４ 溝
５ 高誘電体ゲート絶縁膜
６ ゲート電極
７ チャネル形成面
９ シリコン酸化膜
１０ ポリシリコン
１０１ ダミーゲート電極
１０２ ダミーゲート絶縁膜
１０４ 半導体領域
１１１ 絶縁膜
１１２ 絶縁膜
１１３ ゲート絶縁膜
１１４ ゲート電極
１１５ 導電体層
【技術分野】
【０００１】
本発明はＭＩＳ型トランジスタおよびその製造方法に係り、特に駆動電流量が大きく寄生容量が小さいＭＩＳ型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
金属・絶縁膜・半導体（Metal Insulator Semiconductor）−ＭＩＳ−構造のトランジスタについての微細化の要請が強くなるのに伴って、現在ＭＩＳ型構造のトランジスタの微細化が着々と進展している。このＭＩＳトランジスタの微細化は、大きく捉えるとゲート長に比例させてソース・ドレイン領域を形成するスケーリング則と呼ばれる手法を用いて行なわれており、具体的には、ゲート長を小さくした場合にこのゲート長が小さくなるのに応じてソースおよびドレインとなる不純物拡散領域、いわゆる拡散層の接合の深さを浅くすることにより行なわれている。
【０００３】
しかしながら、ゲート長が０．２μｍを下回るような微細なトランジスタにおいては、拡散の深さ（Ｘｊ）が浅くなり過ぎてしまい、ゲートにおける抵抗が増大してトランジスタ全体の寄生抵抗が増加し実質的な駆動電流が減少してしまうという問題があった。そこで、この寄生抵抗を低減させるためには、導入されるソースおよびドレインを金属シリサイド化（シリサイデーション）する際に接合の深さを浅くすることも場合により考えられるが、接合の深さを浅くすることに腐心する余り、接合が拡散層内に留まらずに基板側へ突き抜けてしまって、接合リークを引き起こすという問題があった。
【０００４】
上記接合が浅い場合に、抵抗が増大したり、シリサイデーションが困難となったりするという問題は、エレベーティッドソース・ドレイン，コンケーブトランジスタ，リセストチャネルトランジスタなどと呼ばれる技術により解決が図られており、これらはトランジスタにおけるチャネル面よりもソースおよびドレインの表面を高く形成する構造を備えている（例えば、非特許文献１）。図１４はこのようなコンケーブＭＯＳ構造を有するＭＩＳ型トランジスタを示しており、半導体基板１と、ソース・ドレイン領域２と、その間に位置するチャネル形成面７と、チャネル形成面７の上部に設けられたＳｉＯ２膜５１と、このＳｉＯ２膜５１を介してチャネル形成面７に対向して設けられたゲート電極６と、を備えている。
【０００５】
図１４において、ソース・ドレイン領域２はチャネル形成面７よりも半導体基板１内に属する第１の不純物拡散領域２ａと、チャネル形成面７よりも外側（図においては上側）に積層された第２の不純物拡散領域２ｂとを含んでおり、このような第２の不純物拡散領域２ｂがＳｉＯ２膜５を介してゲート電極６を取り囲む構造は、ソース・ドレイン領域２に溝が形成されている構成とも考えられるし、第２の不純物拡散領域２ｂが嵩上げ（エレベート）された構成とも考えることができる。
【特許文献１】特開平０９−１１６１４２号公報
【特許文献２】特開平０７−０９９３１０号公報、
【非特許文献１】S.M.Sze Physics of Semiconductor Devices second edition, 1981, pp490
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１４に示した構造を有する従来のＭＩＳ型トランジスタにおいては、ゲート電極６がＳｉＯ２（絶縁）膜５１を介してソース・ドレイン拡散層２に囲まれる構造となっており、このためゲートドレイン間容量およびソース・ドレイン間容量が増大することにより、トランジスタの動作速度が大幅に悪化してしまうという問題があった。
【０００７】
上述したように、従来のＭＩＳ型トランジスタにおいては、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に解決することができないという問題があった。
【０００８】
本発明は上記問題を解決するためになされたものであり、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することのできるＭＩＳ型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の基本構成に係るＭＩＳ型トランジスタは、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴している。
【００１０】
また、上記第１の基本構成に係るＭＩＳ型トランジスタにおいて、前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置すると共に、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えるようにしても良い。
【００１１】
また、上記構成において、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていても良い。
【００１２】
また、上記第１の基本構成に係るＭＩＳ型トランジスタにおいて、前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていても良い。
【００１３】
また、本発明の第２の基本構成に係るＭＩＳ型トランジスタの製造方法は、半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタを製造する方法であって、選択的に形成された半導体層に囲まれた前記チャネル形成面上にダミーゲート絶縁膜と、第２の半導体層を含むダミーゲート電極を少なくともリソグラフィーを含む手法により形成する工程と、前記半導体基板上のチャネル形成面となる領域を挟んでソース・ドレイン領域となる半導体層を、この半導体層上面と前記チャネル形成面との間が傾斜面となるようにしつつ、選択的に堆積させると工程と、前記第２の半導体層をマスクにして前記半導体基板の表面に不純物を拡散させて不純物拡散領域を形成する工程と、前記不純物拡散領域に挟まれた上記チャネル形成面となる部分の上に形成されたダミーゲート電極をエッチングにより除去する工程と、露出された上記チャネル形成面上に高誘電体膜よりなる絶縁膜を全面に堆積させて中心側に溝状の空間を有する断面形状でゲート絶縁膜を形成する工程と、中心側に溝状の空間を有する断面形状で全面に形成された前記ゲート絶縁膜の上面にゲート電極を堆積させて、断面Ｔ字形状となったゲート電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１４】
以上詳細に説明したように、本発明に係るＭＩＳ型トランジスタおよびその製造方法によれば、ソース・ドレインを構成する不純物拡散層の抵抗を低減させることができると同時に、ゲートの寄生容量を低減させることができ、トランジスタの動作速度を大幅に向上させることができる。
【００１５】
また、本発明に係るＭＩＳ型トランジスタは、ＭＯＳ型トランジスタにおいてゲート絶縁膜たる第１の絶縁膜材利用の平均誘電率が前記溝の上面とゲート材料間を絶縁する第２の絶縁膜の平均誘電率より高くなるように構成しても良い。
【００１６】
さらに、このようなＭＯＳ型トランジスタにおいて前記ゲート絶縁膜たる第１の絶縁膜は、ＳｉＯ２ 膜よりも高い誘電率を持つ絶縁膜とそれを保護するバッファ絶縁膜の積層構造により構成するようにしても良い。
【００１７】
また、上記ＭＩＳ型トランジスタにおいてゲート絶縁膜の実膜厚を平均誘電率で割ることによって求められるキャパシタ換算膜厚と等しいキャパシタ換算膜厚を有する第２の絶縁膜の実膜厚より大きい量だけ前記半導体基板表面より高い位置にゲート電極の下面が位置するように構成しても良い。以上のように、本発明によれば、ソース・ドレインの拡散層抵抗の低減とゲート寄生容量の低減とを同時に実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら本発明に係るＭＩＳ型トランジスタおよびその製造方法の好適な実施形態について詳細に説明する。
【００１９】
図１は、本発明の第１実施形態に係るＭＩＳ型トランジスタの概略構成を示す断面図である。なお、図においては、表示を明瞭にするため断面を表すハッチングを省略する。また、図１４と同一符号を付した構成要素は、従来のＭＩＳ型トランジスタと同一または相当する構成要素を示している。
【００２０】
図１において、符号１は半導体基板であり、この半導体基板１の表面側にはチャネル領域７を介してソース・ドレインとして用いられる不純物領域２が設けられている。この不純物領域２は、トランジスタとして動作する際に一方がドレイン電極、他方がソース電極として用いられるものであり、両者の間のチャネル形成面７に掛けての部分には凹部または溝部４が形成されている。溝部４内には保護膜３を介して高誘電体ゲート絶縁膜５が設けられており、高誘電体ゲート絶縁膜５の上部側にはゲート電極６が設けられている。ソース・ドレインとして用いられる不純物領域２とゲート電極６との間は絶縁膜１３により絶縁されている。高誘電体ゲート絶縁膜５は図１４に示された従来のＭＩＳ型トランジスタにおけるＳｉＯ２膜５の比誘電率３．９より高い誘電率を有している。
【００２１】
上記構成において重要なことは、第２の不純物拡散領域２ｂと絶縁膜１３との間のソース・ドレイン上面のレベルＬa が、前記チャネル形成面７のレベルＬb よりは半導体基板１より離れて位置すると共にゲート電極６の下面のレベルＬc よりは半導体基板１の近くに位置している点である。
【００２２】
前記不純物領域２は、図１４に示した従来のＭＩＳ型トランジスタと同様に、チャネル形成面７よりも半導体基板１内に属する第１の不純物拡散領域２ａと、チャネル形成面７よりも外側（図においては上側）に積層された第２の不純物拡散領域２ｂと、を含んでいる。また、前記保護膜３はゲート絶縁膜５を保護するために例えばＳｉＮやオキシナイトライド膜等により形成されており、チャネル形成面７とゲート絶縁膜５との間に位置する第１の保護膜３ａと、第２の不純物拡散領域２ｂとの間に位置する第２の保護膜３ｂとを含んでいる。
【００２３】
以上の構成において、本発明の第１実施形態に係るＭＩＳ型トランジスタは、図１４の従来のＭＩＳ型トランジスタと同様に、電流が流れるチャネルが形成されているチャネル形成面７よりソース・ドレインとして用いられる不純物拡散領域２が第２の不純物拡散領域２ｂの厚さ分だけ半導体基板１の逆側に形成されている。このため、チャネル形成面７より下側の第１の不純物拡散領域２ａだけにソース・ドレイン領域が形成される場合と比較して、拡散層抵抗を低くすることができ、また、ニッケル（Ｎｉ），チタン（Ｔｉ）等とのシリサイドを形成する際にも接合面までシリサイド化が進むことにより生じる接合リークの発生を避けることができる。
【００２４】
また、ゲート電極６の下面８をソース・ドレインとして用いられる不純物拡散領域２の上面よりも高い位置、すなわち半導体基板１側より離れる側に設けることにより、性能の低下を引き起こすゲート電極とソース・ドレインとの容量を図１４に示す従来型コンケーブＭＯＳよりも大幅に低減することができる。
【００２５】
さらに、ゲート電極６とソース・ドレイン電極２ｂとの距離を従来例よりも離すことができ、電界を小さく保つことができる。したがって、これらの間のリーク電流を減少させて、絶縁破壊を防ぐことができる。この特徴は以下に説明する全ての実施形態に当てはまることである。
【００２６】
また、図示説明を省略したが、チャネル形成面とソース・ドレイン領域の上面と同一平面とした従来のＭＩＳ型トランジスタにおいて、ゲート電極とチャネル形成面との間のゲート絶縁膜をＳｉＯ２膜により形成したものとすると、ゲート電極６の下面８をこのＳｉＯ２膜の厚さより面７から高く設けると共に、ゲート電極とソース・ドレインを絶縁する絶縁膜１３をＳｉＯ２膜とすることにより、平面型の従来ＭＯＳトランジスタよりも寄生容量を低減することができる。
【００２７】
例えば、従来技術ではゲート長が０．１ミクロンの場合、ゲート酸化膜の厚さは３ｎｍ程度にスケーリングされるが、本発明を比誘電率が約２５のＴａ２Ｏ５と１ｎｍのＳｉＮ（比誘電率７．５）の保護膜でデバイス設計すると、トランジスタの表面電荷量Ｑｓを等しくするために、ＳｉＯ２の換算膜厚３ｎｍを保つものとして、第１の保護膜３ａのＳｉＮ実膜厚は１ｎｍとなり、ＳｉＯ２換算膜厚は「１ｎｍ×３．９／７．５＝０．５２」ｎｍとなり、高誘電体ゲート絶縁膜５（Ｔａ２Ｏ５）のＳｉＯ２ 換算膜厚は「３ｎｍ−０．５２ｎｍ＝２．４８ｎｍ」となり、実膜厚は「２．４８ｎｍ×２５／３．９＝１５．９ｎｍ」となる。
【００２８】
すなわちソース・ドレインとなる不純物拡散領域２の溝の深さを「１５．９ｎｍ（ゲート絶縁膜５の分）＋１ｎｍ（保護膜３ａの分）＝１６．９ｎｍ」とすればゲート電極６の下面８がソース・ドレイン表面と同じ高さとなり、１３．９ｎｍとすれば従来のスケーリングトレンド上の３ｎｍ酸化膜を用いたＭＯＳトランジスタと同程度の寄生容量となる。ここで、従来のスケーリングによれば、トランジスタの拡散層の深さは０．１ミクロントランジスタであっても４０ｎｍ程度であり、これより１３．９ｎｍ即ち３５％拡散層を厚くして寄生抵抗を下げることができる。
【００２９】
ここで、ＳｉＯ２の比誘電率をε、ＳｉＯ２膜の膜厚をＴＳｉＯ２、高誘電体ゲート絶縁膜５の比誘電率をε５、実膜厚をＴ５、保護膜３の比誘電率をε３、実膜厚をＴ３とするとＴＳｉＯ２厚さのＳｉＯ２膜と同等の平行平板容量を与える膜厚は、下式
ＴＳｉＯ２／εＳｉＯ２ ＝ Ｔ３／ε２ ＋ Ｔ５／ε５
を満たせば良い。保護膜に１ｎｍ厚さのＳｉＮ膜を用い、ＳｉＯ２，ＳｉＮの比誘電率に３．９，７．５をそれぞれ用いると、
Ｔ５＝ε５（ＴＳｉＯ２／３．９−１／７．５）（ｎｍ）となり従来スケーリングトレンド上の厚さＴＳｉＯ２とし、それと同等の寄生容量となる溝の赤さはゲート−ソース・ドレイン間の絶縁膜材料をＳｉＯ２または同等の誘電率を持つものとすると、
Ｄconcave ＝ε５（ＴＳｉＯ２／３．９−１／７．５）−ＴＳｉＯ２
により与えられる。これよりも溝が浅ければより寄生容量が小さくなる。
【００３０】
比誘電率約８０でありかつ熱的に安定でその点からは保護膜の必要がないチタン酸化膜ＴｉＯ２膜を用いた場合は、保護膜分を取り除いた同様の計算で、
Ｄconcave ＝ε５×ＴＳｉＯ２／３．９−ＴＳｉＯ２
となり、溝深さを５８．５ｎｍとすれば、従来の３ｎｍ酸化膜を用いたＭＯＳトランジスタと同程度の寄生容量となり、かつ、５８．５ｎｍ即ち従来の４０ｎｍ深さの拡散層を用いた場合と比較し１５０％拡散層を厚くして寄生抵抗を低減させることができる。
【００３１】
次に、図２（ａ）ないし図２（ｅ）を用いて本発明の第１実施形態に係るＭＩＳ型トランジスタの製造方法について説明する。まず、図２（ａ）に示すように、半導体基板としてのシリコン基板１上にＳｉＯ２膜９を堆積してリソグラフィーによりエッチングする。次に、ＳｉＯ２膜９をマスクとして反応性イオンエッチング（ＲＩＥ−Reactive Ion Etching−）により溝４を形成する（図２（ｂ））。
【００３２】
次に、図２（ｃ）に示すように、ＳｉＯ２膜９およびシリコン基板１の溝４の表面に薄い犠牲酸化膜１１を積層した後、ポリシリコン１０を堆積して、化学的機械的研磨法（−ＣＭＰ−Chemical Mechanical Polishing）あるいはエッチバック技術等を用いてＳｉＯ２膜９の上面まで平坦化する。このとき、薄い犠牲酸化膜１１を積層しておくのは、ポリシリコン１０とシリコン基板１とを分離するためである。
【００３３】
次に、図２（ｄ）に示すように、前記シリコン酸化（ＳｉＯ２）膜９を除去した後、ポリシリコン１０をマスクにしてイオン注入技術あるいは固相拡散技術等を用いてソース・ドレイン領域２を形成する。次に、ポリシリコン１０と犠牲酸化膜１１とを例えば化学的ドライエッチング（ＣＤＥ−Chemical Dry Etching−）等により除去する。その後、図２（ｅ）に示すように保護膜としてのＳｉＮ膜３を堆積あるいは熱窒化により形成する。次に、スパッタ技術等により高誘電体膜５を形成し、さらにゲート電極６を堆積する。最後に、シリコン（Ｓｉ）酸化膜１２を形成して図１に示すＭＩＳ型トランジスタと同一構造の半導体装置が製造されることになる。
【００３４】
次に、図３（ａ）ないし図３（ｅ）を用いて本発明の第２実施形態に係るＭＩＳ型トランジスタの製造方法および構成を説明する。まず、図３（ａ）ないし図３（ｅ）に従いＭＩＳ型トランジスタの製造方法について説明する。図３（ａ）に示す半導体基板１上に、犠牲酸化膜１１を介してダミーポリシリコン１０を形成してパターニングし、さらに酸化してダミーポリシリコン１０を酸化膜で包んだ後、図３（ｂ）に示すように、ソース・ドレイン領域２をイオン注入等により形成する。
【００３５】
次に、選択エピタキシャル成長技術によりシリコンをかさ上げ（elevate ）した後、さらに追加のイオン注入によりかさ上げ部分に再度不純物を注入して拡散させる。第１実施形態に係るＭＩＳ型トランジスタの製造方法は、溝４をまず形成しその溝に対して上方から不純物を注入拡散していたのでソース・ドレイン領域２の深さの制御が難しかったが、この第２実施形態に係るＭＩＳ型トランジスタの製造方法においては、チャネル形成面７よりも下側になるソース・ドレイン領域２の深さがチャネル形成面７からの不純物の注入の度合で決まるので制御がしやすいという効果がある。
【００３６】
次に、ポリシリコン１０を残したままソース・ドレイン領域２の上にシリコン（Ｓｉ）酸化膜１２を堆積させて、ポリシリコン１０をストッパとしてＣＭＰ技術によりシリコン酸化膜１２をポリシリコン１０の上面まで平坦化する。ここで、図３（ｃ）に示すようにポリシリコン１０と犠牲酸化膜１１とをＣＤＥ等で剥離し、シリコン酸化膜１２およびソース・ドレイン領域の側面からチャネル形成面７の上面にかけて窒化シリコン（ＳｉＮ）保護膜３を堆積させる。
【００３７】
次に、図３（ｄ）に示すように高誘電体ゲート絶縁膜５をスパッタ、ＣＶＤ等によりソース・ドレイン領域２の上面よりも高い位置まで堆積する。このような工程を採用する際に、仮に高誘電体ゲート絶縁膜５の膜厚が溝の深さより浅い場合にはゲート電極とソース・ドレインの間の絶縁を保護膜３で保たねばならず、本実施形態のように高誘電体ゲート絶縁膜５を溝４より高く設けた場合と比較して、保護膜３の厚さを厚くしなければならなくなる。
【００３８】
次に、図３（ｅ）に示すように、高誘電ゲート絶縁膜５の上部にゲート電極６をスパッタ、ＣＶＤ等によりシリコン酸化膜１２と略々同一の高さまで堆積させる。また、上記のように、仮に高誘電体ゲート絶縁膜五の膜厚が溝の深さよりも浅い場合には、ゲート電極６とソース・ドレイン領域２の上面との距離が保護膜３を介して離隔するだけで最も近接することになり、この部分の耐圧がクリティカルとなるので、このような状態においてはその電気的特性から
Ｄconcave ＝ε５（ＴＳｉＯ２／３．９−１／７．５）−ＴＳｉＯ２
を満たすようにしていた。したがって、トランジスタの耐圧を向上させるには溝部分をより浅くすることが望ましい。あるいは溝上部での保護膜３の厚さを下部より厚くすることも耐圧の向上にとって望ましい。そのためには、図３（ｄ）に示す工程においてＣＤＥ等を行なうことにより、高誘電体ゲート絶縁膜５とソース・ドレイン領域２との間を僅かにエッチングして埋め戻すこと等で実現する。
【００３９】
以上のような第２実施形態のＭＩＳ型トランジスタの製造方法によれば、ＳｉＯ２膜をマスクにして溝４を形成してからソース・ドレイン領域２を形成する第１実施形態に係る製造方法とは異なる工程を経て、略々同一の構成のトランジスタを得ることができる。ただし、基板１の上面に溝４を形成するものと考えるか、基板１にソース・ドレイン領域２を形成してチャネル形成面７のレベルからこのソース・ドレイン領域２をさらに嵩上げするものと考えるかの違いがあるのみである。
【００４０】
上記第１および第２実施形態に係るＭＩＳ型トランジスタにおいては、何れも高誘電体ゲート絶縁膜５とソース・ドレイン領域２との間に保護膜３を形成していたが、高誘電体ゲート絶縁膜５の材料あるいはプロセスの低温化等を調整することにより、保護膜３が必要でない場合もある。このように、保護膜３を設けないようにした場合の第３実施形態に係るＭＩＳ型トランジスタが図４に示されている。図４においては、半導体基板としてのシリコン基板１のチャネル形成面７と高誘電体ゲート絶縁膜５との間に保護膜（図１における保護膜３ａ）が設けられておらず、ゲート絶縁膜５の側壁と第２の不純物拡散領域２ｂとの間のみに保護膜３ｂが設けられている構成となっている。
【００４１】
次に、図５（ａ）ないし図５（ｅ）を用いて本発明の第４の実施形態に係るＭＩＳ型トランジスタの製造方法について説明する。図５（ａ）ないし図５（ｃ）までの工程については、基本的には第１あるいは第２実施形態に係るＭＩＳトランジスタの製造方法と略同様に形成するものとする。次に、図５（ｂ）に示す犠牲酸化膜１１とポリシリコンを１０をＣＤＥ等により剥離して、シリコン酸化膜１２およびソース・ドレイン領域２の側面からチャネル形成面７の上面にかけて窒化シリコン（ＳｉＮ）保護膜３を堆積させ、高誘電体ゲート絶縁膜５をＣＶＤまたはスパッタ等により堆積させる。
【００４２】
次に、図５（ｃ）に示すように、ＣＶＤまたはスパッタ等により堆積させた高誘電体ゲート絶縁膜５をＣＭＰ技術を用いて酸化膜１２の上面まで平坦化する。
【００４３】
この第３実施形態に係るＭＩＳ型トランジスタの製造方法においては、高誘電体ゲート絶縁膜５の膜厚をシリコン酸化膜１２の厚さと溝４の深さにより決定しているのでゲート絶縁膜５の膜厚が制御し易いという優れた効果を奏する。
【００４４】
ただし、この第４実施形態に係るＭＩＳ型トランジスタの製造方法の場合にはゲート電極６はリソグラフィーを再度行なうことにより形成されているので、溝４にゲート電極６をセルフアラインさせることは難しい。このため、図５（ｅ）に示すように、溝４の開口面積よりも大きく形成されることになる。したがって、ゲート電極６の寄生容量が幾分増加することになるが、シリコン酸化膜１２の膜厚が充分に厚く、また、シリコン酸化膜１２の誘電率も小さいため、大きな影響を受けることはない。
【００４５】
図６には、図５（ａ）ないし図５（ｅ）に示された製造方法により製造された第４実施形態に係るＭＩＳ型トランジスタの断面が示されている。図６において、ＭＩＳ型トランジスタは、半導体基板としてのシリコン基板１と、チャネル形成面７よりも基板１側に位置する第１の不純物拡散領域２ａとチャネル形成面７よりもゲート電極６側に位置する第２の不純物拡散領域２ｂを含むソース・ドレイン領域２と、シリコン酸化膜１２と、シリコン酸化膜１２および第２の不純物拡散領域２ｂに形成された溝４の内壁に設けられた保護膜３と、この保護膜３を介して溝４内に形成された高誘電体ゲート絶縁膜５と、このゲート絶縁膜５上に保護膜３により囲繞される範囲よりも広い面積となるように形成されたゲート電極６と、を備えている。
【００４６】
なお、上述した第１ないし第３実施形態に係るＭＩＳ型トランジスタは、ゲート電極６の幅が溝４内に位置するゲート絶縁膜５と同一の幅となるように構成するものと説明し、また、第４実施形態に係るＭＩＳ型トランジスタはセルフアラインさせることの困難さからゲート絶縁膜５よりもゲート電極６の方が広範囲となるように形成されているものと説明したが、本発明はこれに限定されず、図７に示す第５実施形態のように、例えばＬＤＤ（Lightly Doped Drain ）構造におけるゲート電極６に側壁を設けるタイプのトランジスタについても適用できることは勿論である。
【００４７】
第５実施形態に係るＭＩＳ型トランジスタを示す図７において、符号１は半導体基板としてのシリコン基板、７はチャネル形成面、２は第１の不純物拡散領域２ａと第２の不純物拡散領域２ｂを含むソース・ドレイン領域、３は保護膜、５は高誘電体ゲート絶縁膜、６はゲート電極、８はゲート電極６の周囲に設けられた二酸化シリコン（ＳｉＯ２）の側壁である。
【００４８】
図８（ａ）ないし図８（ｅ）は第５実施形態に係るＭＩＳ型トランジスタの製造方法を示す工程図である。図８（ａ），図８（ｂ）に示すように、半導体基板１上にゲート絶縁膜となるＳｉＮ膜３ａと、例えばＴａ２Ｏ５からなる高誘電体膜５と、ゲート電極となるＴｉＮとポリシリコン６とを順次堆積し、図８（ｃ）に示すようにエッチングによりポリシリコン６からゲート電極となる部分を形成する。次に、図８（ｄ）に示すように、ＣＶＤ等によりゲート電極６の周囲にＳｉＯ２の側壁８を形成し、ゲート電極６および側壁８をマスクとしてＣＤＥ等によりゲート絶縁膜５を形成する。
【００４９】
最後に、図８（ｅ）に示すように、ポリシリコンのゲート電極６および側壁８とゲート絶縁膜５との積層構造をマスクに用いてエッチングした後、側壁絶縁膜３ｂを形成して、ソース・ドレインをせり上げして不純物拡散領域２ｂを形成した後、イオン注入および固相拡散等によりソース・ドレイン領域２を形成する。このソース・ドレイン領域２は、第１ないし第４実施形態と同様に、チャネル形成面７よりも基板１の内部側に位置するように形成された第１の不純物拡散領域２ａと、チャネル形成面７よりもゲート電極６側に近く、かつ、その上面がゲート電極６の下面よりも低い位置である第２の不純物拡散領域２ｂと、よりなるという本願発明の要旨を備えている。
【００５０】
図８（ａ）ないし図８（ｅ）に示す工程により形成された第５実施形態に係るＭＩＳ型トランジスタは図７に示すような構成を有しており、高誘電体ゲート絶縁膜５の周囲、少なくとも下面側と側壁側は保護膜３により囲まれており、ゲート絶縁膜５の下側と基板１のチャネル形成面７との間は第１の保護膜３ａとなり、第２の不純物拡散領域２ｂとゲート絶縁膜５との間は第２の保護膜３ｂとなっている。
【００５１】
なお、本発明は上述した第１ないし第５実施形態に限定されず、図９に示される構成を備える第６実施形態に係るトランジスタにも敷衍することができる。図９においては、ｐ＋半導体基板１と、チャネル形成面７と、ソース領域２Ａと、ドレイン領域２Ｂと、高誘電体ゲート絶縁膜５と、ゲート電極６とを備えている点では上記幾つかの実施形態、特に第５実施形態のＭＩＳ型トランジスタと略々同一の構成である。
【００５２】
図９に示される第６実施形態に係るトランジスタでは、それぞれの電極領域に低抵抗コンタクト１５を介してそれぞれの端子、すなわちゲート端子１６，ソース端子１７およびドレイン端子１８が設けられている。また、チャネル形成面７とゲート絶縁膜５との間には保護膜３ａが設けられ、さらにゲート電極６低抵抗コンタクト１５およびゲート端子１６の全体を囲む側壁８との間にも保護膜３ｂが設けられている。
【００５３】
上記ゲート絶縁膜５は、０ｘが１．５ｎｍ以下に相当するように構成されており、低抵抗コンタクト１５は、「Ｒcontact ＜１０−８Ωｃｍ２」の抵抗値を有し、チャネル形成面７は「Ｒp 〜１５ｎｍ，ｄＲp 〜７ｎｍ」の極浅チャネル（retrograde channel）である。また、ソース領域２Ａおよびドレイン領域２Ｂは「Ｘj ＜１０ｎｍ，Ｒ＜１６Ωμｍ」の低抵抗で極薄に嵩上げされた（elevated）第２の不純物拡散領域２ｂとなるように形成されている。
【００５４】
このような構成を有する第６実施形態に係るトランジスタにおいても、ソース・ドレイン領域の上面がチャネル形成面よりもゲート電極側に位置し、かつ、ゲート電極の底面よりも基板側に位置するという本願発明の要旨を充足しており、本願発明に係るＭＩＳ型トランジスタの好適な実施形態の１つとなっているものである。
【００５５】
次に、図１０ないし図１３（ｅ）を用いて、本発明の第７実施形態に係る半導体装置について説明する。まず、図１０に本発明の第７実施形態に係る半導体装置の断面構造を示している。
【００５６】
図１０において、例えばｐ型Ｓｉからなる半導体層１０５の上部に、例えばＴｉＯ２やアルミナ、あるいは、タンタル酸化膜、チタン酸バリウム、チタン酸ジルコニウム鉛からなるゲート絶縁膜１１３を介して、例えば、poly Ｓｉ（多結晶シリコン），amorphous Ｓｉ（非晶質シリコン），ＴｉＮやＷ、Ｐｔ，ＲｕＯ２，ＩｒＯ２からなるゲート電極１１４が形成されている。ここで、ゲート絶縁膜 １１３の半導体層１０５に接する部分での厚さをｔ（ｎｍ）、比誘電率をεとすると、ｔ＜１．３εとなる関係を満たしている。
【００５７】
また、ゲート電極の両側の１０５の領域内には、例えば、Ｐ，ＳｂまたはＡｓをイオン注入または固相拡散して成長させると共に、前記半導体層１０５の導電性とは逆の導電性を有するソース拡散層およびドレイン拡散層１１０が形成されてｎ型ＭＩＳＦＥＴを形成している。さらに、ソースおよびドレイン拡散層１１０の上部には、例えば、Ｐ，ＳｂまたはＡｓを添加した、Ｓｉ，ＳｉＧｅ，ＳｉＧｅＣからなる半導体領域１０４が形成されている。この半導体領域１０４はゲート絶縁膜１１３と半導体層１０５との界面よりも積み上げ方向上方に形成され、いわゆる嵩上げされた（elevated）ソース・ドレイン構造となっている。
【００５８】
さらに、ゲート絶縁膜１１３のゲート電極１１４が形成されていない側の側壁には、例えばシリコン窒化膜からなる絶縁膜１０９が形成されている。また、絶縁膜１０９と導電領域１０４との間には、例えばシリコン酸化膜からなる絶縁膜１０８が形成されている。さらに、領域１０４の上面で、絶縁膜１０８および１１３が形成されていない上面には、例えばコバルトシリサイド、ニッケルシリサイド、またはチタンシリサイドからなる導電体層１１５が形成されている。この第７実施形態の特徴的な構成は、導電領域１０４の上面の高さが、ゲート電極１１４の底部の高さよりも低く形成されていることにある。このようにすることにより、ゲート電極１１４と導電領域１０４との間の容量を小さく保ちつつ、ソース・ドレイン領域を嵩上げされた（elevated）構造にすることができ、導電領域１０４の接合深さを浅くし、短チャネル効果が小さく低抵抗なソース・ドレインを実現することができる。
【００５９】
さらに、導電層１１５の上面には、例えば、シリコン酸化膜からなる絶縁膜１１１および絶縁膜１１２が積層して形成されている。ゲート絶縁膜１１３の上面高さは、この絶縁膜１１２の上面高さよりも低く形成されることが、ゲート絶縁膜１１３のエッチングが困難な場合でもコンタクト１１６を良好な形状で形成するためには望ましい。さらに、ゲート電極１１４、ゲート絶縁膜１１３、絶縁膜１１２の上部には、例えばシリコン酸化膜やシリコン窒化膜からなる絶縁膜１１８が形成されている。また、ゲート電極１１４の上部および電極１１５の上部には例えばＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，Ｗ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，ＴｉＮからなるコンタクト電極１１６が形成されている。
【００６０】
さらに、コンタクト電極１１６の上部にはＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，Ｗからなる金属を堆積し、上部の配線層１１７が形成されている。図１０においてはゲート電極に対するコンタクト電極１１６および配線層１１７を、ソース・ドレイン電極に対するコンタクト電極１１６および配線層１１７と共に同一断面に示したが、これらは、同一断面に設けられる必要はなく、図１１（ａ）および図１１（ｂ）に示すように、それぞれ別の平面で切断した異なる高さの断面に形成するようにしても良い。
【００６１】
次に、図１２（ａ）ないし図１３（ｅ）を用いて、この第７実施形態に係る半導体装置の製造工程について説明する。まず、例えばボロン濃度１０１５ｃｍ−３のｐ型領域を形成した半導体層１０５を準備する。次いで、このｐ型半導体層１０５にボロンを１０１２〜１０１５ｃｍ−２程度イオン注入してウェル拡散し、この半導体層１０５の濃度を最適化してもよい。イオン注入のエネルギーは、例えば１００ｅＶから１０００ｅＶと間とする。これらWell領域の濃度は１０１５ｃｍ−３〜１０１９ｃｍ−３とすればよい。ついで、図示していないが、例えばＬＯＣＯＳ分離やトレンチ分離からなる素子分離領域を形成する。
【００６２】
次いで、ｐ型半導体層１０５にボロンやインジウムをイオン注入してウェル拡散し、半導体層１０５の濃度を最適化してもよい。次に、半導体層１０５の表面を例えば、３〜５０ｎｍ酸化または窒化してダミーゲート絶縁膜１０２を形成し、ダミーゲート電極１０１となる多結晶シリコン膜を例えば、１０〜２００ｎｍ全面に堆積する。さらに、絶縁膜１０６となるシリコン酸化膜を、例えば、２〜２００ｎｍ全面堆積または多結晶シリコン膜の酸化によって形成した後、リソグラフィーと反応性イオンエッチングにより絶縁膜１０６およびダミーゲート電極１０１となる多結晶シリコン膜を絶縁膜１０２上まで達するように加工して、ダミーゲート電極１０１を形成する。次に、絶縁膜１０３となるシリコン酸化膜を、例えば２〜５０ｎｍの厚さで全面に堆積させた後、異方性エッチングにより加工して、ダミーゲート電極１０１の切り立った側壁上に側壁絶縁膜１０３を残している。この後、この絶縁膜１０３をマスクとして、絶縁膜１０２をエッチングし、半導体層１０５を露出させる。この側壁絶縁膜１０３とリソグラフィーの直前に堆積した絶縁膜１０６がダミーゲート電極１０１を取り囲む形となり、ソース・ドレイン層に選択的に半導体を成長することが容易になる。
【００６３】
次いで、図１２（ａ）のように例えば、ＳｉやＳｉＧｅ混晶、ＳｉＧｅＣ混晶を選択エピタキシャル成長法または選択堆積法を用いることによって、例えば、厚さ５〜１００ｎｍの厚さに半導体層１０４を形成する。このとき、ドーピングも同時に行ない、半導体層１０４はドナー不純物添加を１０１６〜１０２１ｃｍ−３の濃度でＡｓ，Ｓｂ，またはＰを添加するのが低抵抗の浅い接合を形成するのに望ましい。半導体層１０４は、例えば、ＡｓＨ３やＰＨ３を、ＡｓまたはＰを半導体層１０４の表面に吸着させ、その後例えば、ＳｉやＳｉＧｅ混晶、ＳｉＧｅＣ混晶を選択エピタキシャル成長により形成してもよい。
【００６４】
また、特に、半導体基板を｛１００｝面とし、ゲート加工を＜１００＞方位に平行にパターニングすることによって、図１２（ａ）のようにゲート側壁部で｛３１１｝面が形成され、ゲート側壁から上に向かうに従って離れる構造を形成することができるため、ゲートとソースとの間の容量、および、ゲートとドレインとの間の容量をより小さく保つことができる。
【００６５】
次に、例えば、７００-１１００℃で、０．０１〜６０ｍｉｎ、例えばＡｒまたはＮ２雰囲気で加熱することによって、図１２（ｂ）のように不純物添加ｎ型領域１１０をｐ型半導体層１０５内に拡散する工程を加える。拡散時間は、典型的には、ｎ型領域１１０がダミーゲート層１０１の下まで形成されるようにし、後に形成されるゲート電極１１４の下にまで達するように形成されることが電流駆動能力を大きくするのに望ましい。
【００６６】
半導体層１０４およびｎ型領域１１０を形成する工程は、例えば、まず、ＡｓやＰ，ＳＢを加速電圧１〜１００ｅＶ、１０１３〜１０１６ｃｍ−２イオン注入してｎ型領域１１０を形成し、その後に半導体層１０４を選択エピタキシャル成長をする工程と代替してもよい。また、不純物を意図的に添加しない半導体層１０４を形成した後に、ＡｓやＰ，Ｓｂを加速電圧１〜３００ｅＶ、１０１３〜１０１６ｃｍ−２イオン注入してｎ型領域１１０を形成する工程と代替してもよい。
【００６７】
さらに、例えば、シリコン酸化膜を２〜１００ｎｍ全面堆積し、絶縁膜１０８を形成する。次いで、例えば、シリコン窒化膜を１０〜３００ｎｍ全面堆積し、異方性エッチングによって切り立った側壁絶縁膜１０８の側壁に絶縁膜１０９を形成することにより、図１２（ｂ）に示す形状を得ることができる。ここで、絶縁膜１０８は、絶縁膜１０９の応力緩和とエッチング選択性およびダメージ緩和のためのバッファ層であり、絶縁膜１０９の応力、半導体層１０４に対する絶縁膜１０９のエッチング選択性について特に問題が無ければ、絶縁膜１０８は設けなくても構わない。
【００６８】
また、絶縁膜１０８と側壁絶縁膜１０３の厚さの和は、絶縁膜１０２の厚さよりも薄くなるようにすることにより、絶縁膜１０２を剥離する際に、絶縁膜１０９が露出してゲート絶縁膜１１３の幅を規定することになり望ましい。また、絶縁膜１０９の間隔は、ゲート絶縁膜１１３の半導体層１０５に接した部分での厚さの２倍以上にする。さらに、絶縁膜１０９をマスクとして、エッチングにより半導体層１０４上の絶縁膜１０８を取り去った後、シリサイドまたは金属をソース・ドレイン領域となる半導体層１０４上に選択的に形成し、ソース又はドレイン電極１１５を形成する。これには、例えば、Ｎｉ，ＣｏかＴｉを０．０１〜０．０３μｍ全面堆積し、６００度以上の熱工程を経ることによって選択的にソース・ドレイン領域となる半導体層１０４上にＮｉＳｉ，ＣｏＳｉまたはＴｉＳｉを形成し、残った金属を、例えば、硫酸過酸化水素水の溶液によりエッチングして取り除いている。
【００６９】
さらに、例えば、シリコン酸化膜を５〜１００ｎｍの厚さで全面に堆積し、層間絶縁膜１１１を形成する。次いで、例えば、シリコン酸化膜、ＰＳＧ，ＢＰＳＧ，または、ＢＳＧを５０〜１０００ｎｍ全面堆積し、例えば、ＣＭＰ―Chemical Mechanical Polishing―によって平坦化し、層間絶縁膜１１２を形成する。この後、リソグラフィーと異方性エッチングによって、ダミーゲート電極１０１の上部をパターニングして、図１２（ｃ）に示すように、層間絶縁膜１１２、層間絶縁膜１１１、およびバッファ絶縁膜１０８、絶縁膜１０６、側壁絶縁膜１０３の一部をエッチングし、ダミーゲート電極１０１が一部露出するようにする。
【００７０】
このとき、膜１１２，１１１，１０８，１０６および１０３をシリコン酸化膜により形成し、絶縁膜１０９をシリコン窒化膜で形成しておくことにより、絶縁膜１０９を残したままで、膜１１２，１１１，１０８，１０６および１０３を選択的にエッチングすることができる。図示説明は省略するが、このエッチングの後、パターニングに用いたレジストは、膜１０２をエッチングする前に、例えば灰化や硫酸過酸化水素水溶液で取り除いておくことが、ゲート絶縁膜１１３をメタルや有機物汚染させないようにするのに望ましい。
【００７１】
次いで、例えば、ＨＢｒを含んだガスによる反応性エッチングによって、ダミーゲート電極１０１をすべて取り除く。このとき、膜１１２，１１１，１０８，１０６および１０３は選択性を保つことによって残される。さらに、例えば、希フッ酸や弗化アンモニウム水溶液、またはＨＦ蒸気によって、シリコン酸化膜から成るダミーゲート絶縁膜１０２をすべて取り除く。この際、シリコン酸化膜からなる膜１０８および膜１０３もエッチングされ取り除かれ、シリコン窒化膜からなる側壁絶縁膜１０９が取り残され、その間隔によってゲート長を規定することができる。この膜１０２を取り除く工程では、半導体層１０５にダメージを与えないように、イオンエッチングではなくウェットエッチングで行なうことが望ましい。
【００７２】
次いで、例えばＴｉＯ２やＡｌ２Ｏ３（アルミナ）、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛からなるゲート絶縁膜１１３を、１０〜２００ｎｍの厚さ全面堆積する。さらに、例えば、poly Ｓｉ，amorphous Ｓｉ，ＴｉＮＷ、Ｐｔ，ＲｕＯ２またはＩｒＯ２からなるゲート電極１１４を１０〜２００ｎｍの厚さ全面堆積し、図１３（ｄ）の形状を得る。この際、層間絶縁膜１１１と１１２は、膜１０２と同様にシリコン酸化膜によって形成されており、膜１０２のエッチングの際にさらに後退し、膜１０９より上部ではエッチング開口が大きくなる。よって、この部分のゲート電極１１４の幅も底部分よりも広くなり、いわゆるＴ-shape形状のゲートとなる。この形状は、ゲート電極の抵抗を下げ、かつ、ゲート電極とソース・ドレイン電極との容量を小さく保つのに望ましい。このときの開口幅は、層間絶縁膜１１１の縁が側壁絶縁膜１０９上で留まるようにするのが、良好なＴ-shape形状を形成するのに望ましい。また、ゲート絶縁膜１１３の均一性が良くない場合には、図１３（ｄ）に示すように、積み上げ方向上側に行くに従い一部狭くなる形状が得られる。この状態でゲート電極１１４を堆積すると、図１３（ｄ）に示すように、ゲート電極下部に切り欠き部（割れ目、ボイド―void―）が形成される。
【００７３】
次いで、例えば、ＣＭＰ―Chemical Mechanical Polishing―法により、ゲート電極１１４を全面平坦化しつつ膜１１３が露出するまでエッチングする。さらに、膜１１３を層間絶縁膜１１２が露出するまで全面エッチングすることにより、図１３（ｅ）の形状を得ている。膜１１３が、後のコンタクト形成工程で容易に異方性エッチングすることが可能であれば、膜１１３を取り除く工程は省略できる。
【００７４】
これ以降は図示説明を省略するが、例えば、シリコン酸化膜はＢＳＧ，ＰＳＧ，ＢＰＳＧからなる層間絶縁膜１１８を、例えば２０〜１０００ｎｍ堆積した後、リソグラフィーと反応性イオンエッチングにより配線コンタクト１１６を形成する。コンタクト１１６の深さはゲート電極１１４またはソース・ドレイン導電体電極１１５に達するまでとし、コンタクト１１６には、例えば、ＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，Ｗ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，ＴｉＮを堆積または選択成長して埋め込み形成すればよい。さらに、ＡｌやＰやＢをドープした多結晶シリコン、ＷＳｉ，ＴｉＳｉ，ＡｌＳｉ，ＡｌＳｉＣｕ，Ｃｕ，Ｗからなる金属を厚さ２０〜５００ｎｍ堆積し、上部の配線層１１７を形成して完成する。
【００７５】
本第７実施形態に係るＭＩＳ型トランジスタの製造方法を用いれば、ゲート絶縁膜１１３を形成する前に、ソース・ドレイン電極の不純物を活性化しシリサイド形成しているので、高温熱工程および水素アニールなどゲート絶縁膜１１３の特性を悪化させるプロセスをゲート絶縁膜形成後に行なう必要はない。したがって、信頼性の高いプロセスが実現できる。
【００７６】
さらに、ゲート電極の半導体領域１０５に対向する幅を、（ダミーゲート１０１の幅）＋（絶縁膜１０３の厚さ）＊２＋（絶縁膜１０８の厚さ）＊２−（ゲート絶縁膜１１３の側壁の厚さ）＊２となり、ダミーゲート１０１の幅よりも小さくすることができる。したがって、リソグラフィーよりも小さいゲート長を絶縁膜１０３および絶縁膜１０８の幅を調整することにより実現することができる。
【００７７】
この構造ではゲート電極１１４と、ソース・ドレイン領域１１０およびチャネル領域との位置関係を示した単体ＭＩＳＦＥＴ平面図を図１１（ａ）および図１１（ｂ）に示す。両図において、符号１１９は、例えば、ＬＯＣＯＳ分離やトレンチ分離から成る素子分離膜を示している。また、コンタクト１１６の位置を、丸印を用いて示しており、ゲート、ソース、およびドレインにそれぞれ１つのコンタクトが形成されている場合を想定している。また半導体領域は、２つのソース・ドレイン電極１１０、および、その間の一点鎖線により挟まれ、これとゲート電極１１４の実線とにより囲まれた長方形の領域となっており、ゲート電極１１４の下に形成された部分の境界を一点鎖線で示している。
【００７８】
図１１（ａ）では、点線で示すゲート電極１１４の下部幅が素子分離１１９で囲まれた半導体領域上で一定になるようにしている。このようにすることにより、ゲート電極のリソグラフィーが上下方向に合わせずれても、常に一定のゲート長を得ることができ、トランジスタ特性の向上に加えて記憶エラーに対しても抵抗をもたせることができる。図１１（ｂ）は、ゲート電極パターンの変形例で、素子分離１１９と半導体領域との境界でのゲート長（＝ａ）は半導体領域内部のゲート長（＝ｂ）よりも長くなっている。堆積膜によって形成されているゲート絶縁膜１１３では、溝の開口幅が広いほど溝の底面に堆積する膜厚が大きくなっている。したがって、図１１（ｂ）の構造をとることによって、素子分離１１９と半導体領域との境界でのゲート絶縁膜を平面部よりも大きくすることができ、この部分での耐圧やリーク電流特性を向上させることができる。ここで、トレンチ分離を素子分離膜１１９に用いた場合、例えば、ダミーゲート電極１０２をエッチングする工程によって素子分離膜１１９がエッチングされ、半導体領域よりも下に素子分離膜１１９が形成されると、半導体領域が素子分離膜１１９側に凸になり、ゲート電界が集中するために、しきい値の低下が問題となる。しかし、図１１（ｂ）の構造をとることによって解決することができる。
【００７９】
なお、本発明は上述した各実施形態に限定されるものではない。上述した実施形態において絶縁膜１２，１１１，１１２，１１３，１０２，１０３，１０６，１０８，１１８，１０９の形成方法としては、熱酸化による酸化膜形成法、３０ｋｅＶ程度の低加速エネルギーで酸素を注入した酸化膜を形成してもよいし、絶縁膜を堆積する方法や、シリコン窒化膜を堆積する方法の何れかにより形成してもよいし、これらを組み合わせて形成してもよい。また、素子分離膜や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。もちろん、この絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜またはそれらの複合膜を用いることもできる。
【００８０】
上記の実施形態においては、半導体層７，１０５としてｐ型Ｓｉ基板を用いたが、本発明はこれに限定されず、その代わりにｎ型Ｓｉ基板やＳＯＩ基板、ＧａＡｓ基板、ＩｎＰ基板を用いても良い。また、ｎ型ＭＩＳＦＥＴではなくｐ型ＭＩＳＦＥＴに適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、のいずれかと読み替え、イオン注入の場合にはＡｓ、Ｐ、ＳｂをＩｎ、Ｂ、ＢＦ２のいずれかと読み替えればよい。
【００８１】
ゲート電極６，１０，１１４は、単結晶シリコン、多結晶シリコン、ポーラス・シリコン、アモルファス・シリコン、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＧａＡｓ、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｃｏ、Ｐｔ、Ｐｄの金属、合金、あるいはそのシリサイド、ＴａＮ、ＴｉＮ、導電性ナイトライドを用いることもできる。また、これらの積層構造にしてもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。また、ダミーゲート１０は、ＳｉＧｅ，またはＳｉＧｅＣにより形成するのが好ましく、これにより、ダミーゲート１０の除去工程の間のソース・ドレイン領域２に対するエッチングの選択性が高まる。
以上の第７実施形態に係るＭＩＳ型トランジスタおよびその製造方法によればソース・ドレイン領域となる半導体層の上面からチャネル形成面に掛けて傾斜面を形成しているので、ゲート電極下端からの距離を確保することができ、ゲートとソースとの間の容量、およびゲートとドレインとの間の容量をより小さく保つことができるという特有の効果を奏する。
【００８２】
また、ゲート電極の形状をＴ字状とすることにより、ゲート電極の抵抗を下げることができ、かつ、ゲート電極とソース・ドレイン電極との容量を小さく保つことができるという特有の効果を奏する。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図２】第１実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。
【図３】本発明の第２実施形態に係るＭＩＳ型トランジスタの製造方法の工程（ａ）ないし（ｅ）を示す断面図。
【図４】本発明の第３実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図５】本発明の第４実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。
【図６】本発明の第４実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図７】本発明の第５実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図８】本発明の第５実施形態に係るＭＩＳ型トランジスタの製造方法における各工程（ａ）ないし（ｅ）を示す断面図。
【図９】本発明の第６実施形態に係るＭＩＳ型トランジスタの構成を示す断面図。
【図１０】本発明の第７実施形態に係る半導体装置の構成を示す断面図。
【図１１】図１０に示す半導体装置のそれぞれ異なる断面（ａ）および（ｂ）の平面構成を示す平面図。
【図１２】第７実施形態の半導体装置の製造工程（ａ）および（ｂ）を示す断面図。
【図１３】図１２の続きの製造工程（ｄ）および（ｅ）を示す断面図。
【図１４】従来のＭＩＳ型トランジスタの構成を示す断面図。
【符号の説明】
【００８４】
１ 半導体基板
２ ソース・ドレイン領域
２Ａ ソース領域
２Ｂ ドレイン領域
２ａ 第１の不純物拡散領域
２ｂ 第２の不純物拡散領域
４ 溝
５ 高誘電体ゲート絶縁膜
６ ゲート電極
７ チャネル形成面
９ シリコン酸化膜
１０ ポリシリコン
１０１ ダミーゲート電極
１０２ ダミーゲート絶縁膜
１０４ 半導体領域
１１１ 絶縁膜
１１２ 絶縁膜
１１３ ゲート絶縁膜
１１４ ゲート電極
１１５ 導電体層
【特許請求の範囲】
【請求項１】
半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタにおいて、
前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、
前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴とするＭＩＳ型トランジスタ。
【請求項２】
前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置すると共に、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えていることを特徴とする請求項１に記載のＭＩＳ型トランジスタ。
【請求項３】
前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴とする請求項２に記載のＭＩＳ型トランジスタ。
【請求項４】
前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴とする請求項１に記載のＭＩＳ型トランジスタ。
【請求項５】
半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタを製造する方法であって、
選択的に形成された半導体層に囲まれた前記チャネル形成面上にダミーゲート絶縁膜、および、第２の半導体層を含むダミーゲート電極を少なリソグラフィーを含む手法により形成する工程と、
前記半導体基板上のチャネル形成面となる領域を挟んでソース・ドレイン領域となる半導体層を、この半導体層上面と前記チャネル形成面との間が傾斜面となるようにしつつ、選択的に堆積させると工程と、
前記第２の半導体層をマスクにして前記半導体基板の表面に不純物を拡散させて不純物拡散領域を形成する工程と、
前記不純物拡散領域に挟まれた上記チャネル形成面となる部分の上に形成されたダミーゲート電極をエッチングにより除去する工程と、
露出された上記チャネル形成面上に高誘電体膜よりなる絶縁膜を全面に堆積させて中心側に溝状の空間を有する断面形状でゲート絶縁膜を形成する工程と、
中心側に溝状の空間を有する断面形状で全面に形成された前記ゲート絶縁膜の上面にゲート電極を堆積させて、断面Ｔ字形状となったゲート電極を形成する工程と、
を備えることを特徴とするＭＩＳ型トランジスタの製造方法。
【請求項１】
半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタにおいて、
前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置し、かつ、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えると共に、
前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴とするＭＩＳ型トランジスタ。
【請求項２】
前記チャネル形成面を挟んで設けられた前記ソース・ドレイン領域の上面が、前記チャネル形成面よりも嵩上げされてゲート電極側に位置すると共に、前記ソース・ドレイン領域の上面は、嵩上げされて前記ゲート電極側に位置するレベルの実質的な平坦面と、この平坦面のレベルから前記チャネル形成面のレベルまで傾斜する傾斜面と、を備えていることを特徴とする請求項１に記載のＭＩＳ型トランジスタ。
【請求項３】
前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴とする請求項２に記載のＭＩＳ型トランジスタ。
【請求項４】
前記チャネル形成面の上側に設けられたゲート絶縁膜により囲まれるゲート電極の形状が、段部を介して下側が先細りとなった断面Ｔ字の形状となっていることを特徴とする請求項１に記載のＭＩＳ型トランジスタ。
【請求項５】
半導体基板と、この基板上に形成されたソース・ドレイン領域と、このソース・ドレイン領域間のチャネル領域の上方に設けられたゲート電極と、を備えるＭＩＳ型トランジスタを製造する方法であって、
選択的に形成された半導体層に囲まれた前記チャネル形成面上にダミーゲート絶縁膜、および、第２の半導体層を含むダミーゲート電極を少なリソグラフィーを含む手法により形成する工程と、
前記半導体基板上のチャネル形成面となる領域を挟んでソース・ドレイン領域となる半導体層を、この半導体層上面と前記チャネル形成面との間が傾斜面となるようにしつつ、選択的に堆積させると工程と、
前記第２の半導体層をマスクにして前記半導体基板の表面に不純物を拡散させて不純物拡散領域を形成する工程と、
前記不純物拡散領域に挟まれた上記チャネル形成面となる部分の上に形成されたダミーゲート電極をエッチングにより除去する工程と、
露出された上記チャネル形成面上に高誘電体膜よりなる絶縁膜を全面に堆積させて中心側に溝状の空間を有する断面形状でゲート絶縁膜を形成する工程と、
中心側に溝状の空間を有する断面形状で全面に形成された前記ゲート絶縁膜の上面にゲート電極を堆積させて、断面Ｔ字形状となったゲート電極を形成する工程と、
を備えることを特徴とするＭＩＳ型トランジスタの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−２５３７０６（Ｐ２００６−２５３７０６Ａ）
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願番号】特願２００６−１１３６０６（Ｐ２００６−１１３６０６）
【出願日】平成１８年４月１７日（２００６．４．１７）
【分割の表示】特願平１１−１８４３８６の分割
【原出願日】平成１１年６月２９日（１９９９．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年９月２１日（２００６．９．２１）
【国際特許分類】
【出願日】平成１８年４月１７日（２００６．４．１７）
【分割の表示】特願平１１−１８４３８６の分割
【原出願日】平成１１年６月２９日（１９９９．６．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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