成膜方法及び薄膜トランジスタの作製方法
【課題】３層以上の膜を成膜するに際して、第１の膜の成分が第３の膜に含まれることを防ぐ成膜方法を提供する。
【解決手段】上部電極１０４と下部電極１０２が設けられた成膜装置１００により３層以上の膜を成膜する多層膜の成膜に際して、下部電極１０２上に基板１１０を配して第１の膜１１２を成膜し、前記第１の膜１１２の形成時よりも上部電極１０４と前記基板１１０の間の距離を長くし、前記第１の膜１１２上に第２の膜１１４を成膜し、前記第２の膜１１４の形成時よりも前記上部電極１０４と前記基板１１０の間の前記距離を短くし、前記第２の膜１１４上に第３の膜１１６を成膜する。
【解決手段】上部電極１０４と下部電極１０２が設けられた成膜装置１００により３層以上の膜を成膜する多層膜の成膜に際して、下部電極１０２上に基板１１０を配して第１の膜１１２を成膜し、前記第１の膜１１２の形成時よりも上部電極１０４と前記基板１１０の間の距離を長くし、前記第１の膜１１２上に第２の膜１１４を成膜し、前記第２の膜１１４の形成時よりも前記上部電極１０４と前記基板１１０の間の前記距離を短くし、前記第２の膜１１４上に第３の膜１１６を成膜する。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、成膜方法に関する。更には、該成膜方法を適用した薄膜トランジスタの作製方法に関する。
【背景技術】
【０００２】
近年、半導体装置は人間の生活に欠かせないものとなっている。ここで、半導体装置は、少なくとも一のトランジスタを含む装置であり、あらゆる電子機器が半導体装置に含まれる。
【０００３】
このような半導体装置に含まれるトランジスタなどの素子は、薄膜により構成される。このような薄膜は、プラズマＣＶＤ法などを用いて形成されるが、素子を構成する薄膜の組成は素子の特性に影響を及ぼすため非常に重要である。このように薄膜への不純物の混入を防止する技術の一例として、特許文献１に開示された発明が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０５４９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、形成される膜への不純物の混入を防ぐことができる成膜方法を提供する。特に、３層以上の膜を成膜するに際して、第１の膜の成分が第３の膜に含まれることを防ぐ成膜方法である。不純物の混入を防ぐことで、形成される膜の組成を調整する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、下部電極上に基板を配して前記基板上に第１の膜を成膜し、前記第１の膜の形成時よりも上部電極と前記下部電極の間の距離を変化させずに前記第１の膜上に第２の膜を成膜し、前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法である。
【０００７】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、下部電極上に基板を配して前記基板上に第１の膜を成膜し、前記第１の膜の形成時よりも上部電極と前記下部電極の間の距離を長くし、前記第１の膜上に第２の膜を成膜し、前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法である。
【０００８】
本発明の最も好ましい一態様は、上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、下部電極上に基板を配して前記基板上に第１の膜を成膜し、前記第１の膜の形成時よりも上部電極と前記下部電極の間の距離を長くし、前記第１の膜上に第２の膜を成膜し、前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法である。
【０００９】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して前記基板上に絶縁膜を形成し、前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を変化させずに前記絶縁膜上に半導体膜を形成し、前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記半導体膜上に不純物半導体膜を形成し、前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１０】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して前記基板上に絶縁膜を形成し、前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、前記絶縁膜上に半導体膜を形成し、前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記半導体膜上に不純物半導体膜を形成し、前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１１】
本発明の最も好ましい一態様は、上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して前記基板上に絶縁膜を形成し、前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、前記絶縁膜上に半導体膜を形成し、前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記半導体膜上に不純物半導体膜を形成し、前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法である。
【発明の効果】
【００１２】
本発明の一態様である成膜方法によれば、形成される膜への不純物の混入を防ぐことができ、形成される膜の組成を調整することができる。特に、３層以上の膜を成膜するに際して、第１の膜の成分が第３の膜に含まれることを防ぐことができる。
【００１３】
本発明の一態様である薄膜トランジスタの作製方法によれば、絶縁層に含まれる成分が、絶縁層と直接接しない層に混入することを防止することができる。例えば、ゲート絶縁層に含まれる成分が、オーミックコンタクト層として設けられる不純物半導体層に混入することを防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様である成膜方法の一例を説明する第１図。
【図２】本発明の一態様である成膜方法の一例を説明する第２図。
【図３】本発明の一態様である成膜方法の一例を説明する第３図。
【図４】本発明の一態様である成膜方法の一例を説明する第４図。
【図５】本発明の一態様である成膜方法の一例を説明する第５図。
【図６】本発明の一態様である成膜方法の一例を説明する第６図。
【図７】本発明の一態様である薄膜トランジスタの作製方法の一例を説明する図。
【図８】図７における成膜方法の一例を説明する第１図。
【図９】図７における成膜方法の一例を説明する第２図。
【図１０】図７における成膜方法の一例を説明する第３図。
【図１１】図７における成膜方法の一例を説明する第４図。
【図１２】図７における成膜方法の一例を説明する第５図。
【図１３】図７における成膜方法の一例を説明する第６図。
【図１４】実施例１における比較例のＳＩＭＳ測定結果。
【図１５】実施例１における実施例のＳＩＭＳ測定結果。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
（実施の形態１）
本実施の形態は、本発明の一態様である多層膜の成膜方法について図面を参照して説明する。
【００１７】
まず、下部電極１０２と上部電極１０４を有する成膜装置１００内のチャンバー壁１０６により囲まれた空間内に基板１１０を導入する（図１）。なお、少なくとも上部電極１０４とチャンバー壁１０６の間には、絶縁物１０８が配されている（図１）。
【００１８】
なお、ここで、チャンバー壁１０６により囲まれた空間には、ガス導入口とガス排気口が設けられ、ガス導入口には膜の原料ガスなどの供給源が接続され、ガス排気口には排気系が接続されている。ここで、膜の原料ガスなどの供給源は堆積性ガス及び希釈ガスを含む。そして、排気系には、目的とする圧力に応じて様々なポンプを接続すればよい。ここは、少なくともターボ分子ポンプを用いることが好ましい。更には、ターボ分子ポンプとチタンサブリメーションポンプを用いることがより好ましい。
【００１９】
そして、基板１１０上に第１の膜１１２を形成する。このときの下部電極１０２と上部電極１０４の間の距離をｄ１とする。第１の膜１１２を形成することで、チャンバー壁１０６には第１の側壁膜１１２ｗが形成される（図２）。
【００２０】
第１の側壁膜１１２ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板１１０に垂直な方向に長さａにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ１に応じて決定される。
【００２１】
次に、第１の膜１１２が形成された基板１１０を、下部電極１０２と上部電極１０４の間が距離ｄ２となるように移動する。なお、ｄ１≦ｄ２である（図３）。
【００２２】
次に、第１の膜１１２上に第２の膜１１４を形成する。第２の膜１１４を形成することで、チャンバー壁１０６を覆う第１の側壁膜１１２ｗを更に覆って、第２の側壁膜１１４ｗが形成される（図４）。
【００２３】
第２の側壁膜１１４ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板１１０に垂直な方向に長さｂにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ２に応じて決定される。従って、ｄ１≦ｄ２であるため、ａ≦ｂである。
【００２４】
次に、第２の膜１１４が形成された基板１１０を、下部電極１０２と上部電極１０４の間が距離ｄ３となるように移動する。なお、ｄ３＜ｄ２である（図５）。
【００２５】
次に、第２の膜１１４上に第３の膜１１６を形成する。第３の膜１１６を形成することで、チャンバー壁１０６を覆う第１の側壁膜１１２ｗ及び第２の側壁膜１１４ｗを更に覆って、第３の側壁膜１１６ｗが形成される（図６）。
【００２６】
ここで、チャンバー壁１０６には、第１の側壁膜１１２ｗ及び第２の側壁膜１１４ｗが形成されているが、ａ≦ｂであるため、第３の膜１１６を形成する際に、第１の側壁膜１１２ｗは第２の側壁膜１１４ｗに覆われており、露出していない。従って、第１の側壁膜１１２ｗに含まれる成分が第３の膜１１６に混入することを防ぐことができる。
【００２７】
なお、第３の側壁膜１１６ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板１１０に垂直な方向に長さｃにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ３に応じて決定される。従って、ｄ３＜ｄ２であるため、ｃ＜ｂである。
【００２８】
以上説明した本発明の一態様である多層膜の成膜方法を用いることで、第１の膜に含まれる成分が第３の膜に混入することを防止することができる。
【００２９】
以上、本実施の形態では、最も好ましい形態として、ｄ１≦ｄ２、且つｄ３＜ｄ２の場合について説明した。本実施の形態にて説明したように、ｄ１≦ｄ２、且つｄ３＜ｄ２とすることで、第１の膜に含まれる成分が第３の膜に混入することを効果的に防止することができる。ただし、本発明の一態様である成膜方法はこれに限定されない。すなわち、ｄ１＜ｄ２＝ｄ３であってもよい。または、ｄ１＝ｄ２＞ｄ３であってもよい。または、ｄ１＞ｄ２＞ｄ３であってもよい。
【００３０】
（実施の形態２）
実施の形態１の成膜方法は、薄膜トランジスタの作製工程に適用することができる。本実施の形態では、本発明の一態様である実施の形態１の成膜方法を適用した薄膜トランジスタの作製工程について説明する。
【００３１】
まず、基板２００上に第１の導電層２０２を形成し、第１の導電層２０２を覆って第１の絶縁層２０４を形成する（図７（Ａ））。
【００３２】
基板２００は、絶縁性基板である。基板２００として、例えば、ガラス基板または石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。基板２００がマザーガラスである場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいが、これに限定されるものではない。
【００３３】
第１の導電層２０２は、例えば、導電膜（例えば金属膜、または一導電型の不純物元素が添加された半導体膜など）を形成し、該導電膜上にレジストマスクを形成し、該レジストマスクを用いてエッチングを行うことで形成すればよい。または、インクジェット法などを用いてもよい。なお、第１の導電層２０２となる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とする。なお、第１の導電層２０２は、少なくとも走査線とゲート電極を構成する。
【００３４】
第１の絶縁層２０４は、絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）により形成すればよい。なお、第１の絶縁層２０４は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、第１の絶縁層２０４は、少なくともゲート絶縁層を構成する。
【００３５】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。
【００３６】
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
【００３７】
ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３８】
次に、第１の絶縁層２０４上に第１の半導体膜２０６と、第２の半導体膜２０８と、不純物半導体膜２１０と、を形成する（図７（Ｂ））。
【００３９】
第１の半導体膜２０６は、キャリア移動度の高い半導体材料により形成するとよい。キャリア移動度の高い半導体材料として、例えば、結晶性半導体が挙げられる。結晶性半導体としては、例えば、微結晶半導体が挙げられる。ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長している半導体である。このため、柱状または針状の結晶粒の界面には、粒界が形成されることもある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を有する。また、結晶粒は双晶を有する場合もある。
【００４０】
微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、Ｈｅ、Ａｒ、Ｋｒ、またはＮｅなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
【００４１】
また、第１の半導体膜２０６に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を、１×１０１８ｃｍ−３未満とすると、第１の半導体膜２０６の結晶性を高めることができる。
【００４２】
第２の半導体膜２０８は、バッファ層として機能するためキャリア移動度の低い半導体材料により形成するとよく、好ましくは、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、一定光電流法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体膜である。すなわち、このような半導体膜は、従来の非晶質半導体膜と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体膜である。なお、本明細書において、このような半導体層を「非晶質半導体を含む膜」または「非晶質半導体を含む層」と記載することとする。
【００４３】
第２の半導体膜２０８は、「非晶質半導体を含む膜」、ハロゲンを含有する「非晶質半導体を含む膜」、または窒素を含有する「非晶質半導体を含む膜」、最も好ましくはＮＨ基若しくはＮＨ２基を含有する「非晶質半導体を含む膜」とするとよい。ただし、これらに限定されない。
【００４４】
第１の半導体膜２０６と第２の半導体膜２０８の界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体領域を有する。具体的には、第１の半導体膜２０６から錐形状に伸びた微結晶半導体領域と、第２の半導体膜２０８と同様の「非晶質半導体を含む膜」と、で構成される。
【００４５】
第２の半導体膜２０８を、例えば、「非晶質半導体を含む膜」、ハロゲンを含有する「非晶質半導体を含む膜」、または窒素を含有する「非晶質半導体を含む膜」、またはＮＨ基若しくはＮＨ２基を含有する「非晶質半導体を含む膜」とすると、トランジスタのオフ電流を低減することができる。また、上記の界面領域において、錐形状の微結晶半導体領域を有するため、縦方向（膜厚方向）の抵抗、すなわち、第２の半導体膜２０８と、不純物半導体膜２１０により構成されるソース領域またはドレイン領域と、の間の抵抗を低くすることができ、トランジスタのオン電流を高めることができる。すなわち、従来の非晶質半導体を適用した場合と比較すると、オフ電流を十分に低減させつつ、オン電流の低下をも抑制することができ、トランジスタのスイッチング特性を高くすることができる。
【００４６】
なお、完成したトランジスタにおいて、第１の半導体膜２０６により形成される第１の半導体層が薄くなるとオン電流が低下し、第１の半導体膜２０６により形成される第１の半導体層が厚くなると、第１の半導体膜２０６により形成される第１の半導体層と第２の導電層の接触面積が広くなり、オフ電流が増大する。従って、オンオフ比を高くするためには、第１の半導体膜２０６を厚くし、更には後述するように、第１の半導体膜２０６により形成される第１の半導体層を含む薄膜積層体２１２の側壁に絶縁化処理を行うことが好ましい。
【００４７】
上記の微結晶半導体領域は、第１の半導体膜２０６から第２の半導体膜２０８に向かって先端が細くなる錐形状の結晶粒により大部分が構成されているとよい。または、第１の半導体膜２０６から第２の半導体膜２０８に向かって幅が広がる結晶粒により大部分が構成されていてもよい。
【００４８】
上記の界面領域において、微結晶半導体領域が第１の絶縁層２０４から第２の半導体膜２０８に向かって先端が細くなる錐形状の結晶粒である場合には、第１の半導体膜２０６側のほうが、第２の半導体膜２０８側と比較して、微結晶半導体領域の占める割合が高い。微結晶半導体領域は、第１の半導体膜２０６の表面から厚さ方向に成長するが、原料ガスにおいてシランに対する水素の流量が小さく（すなわち、希釈率が低く）、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒が錐形状になり、堆積されて形成される半導体は、大部分が非晶質半導体となる。
【００４９】
なお、上記の界面領域は、窒素、特にＮＨ基若しくはＮＨ２基を含有することが好ましい。これは、微結晶半導体領域に含まれる結晶の界面、微結晶半導体領域と非晶質半導体領域の界面において、窒素、特にＮＨ基若しくはＮＨ２基がシリコン原子のダングリングボンドと結合すると、欠陥を低減させ、キャリアが流れやすくなるためである。このため、窒素、好ましくはＮＨ基若しくはＮＨ２基を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基若しくはＮＨ２基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、上記の界面領域のキャリア移動度が向上する。そのため、トランジスタの電界効果移動度が向上する。
【００５０】
なお、上記の界面領域の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域の界面または結晶粒間の界面における欠陥を低減させ、キャリアの移動を阻害する結合を低減させることができる。
【００５１】
ここで、第１の絶縁層２０４の界面から第２の半導体膜２０８により形成される第２の半導体層の段差部の先端までの距離を３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、トランジスタのオフ電流を効果的に抑制することができる。
【００５２】
不純物半導体膜２１０は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがｎ型である場合には、一導電型を付与する不純物元素として、例えば、ＰまたはＡｓを添加したシリコンが挙げられる。トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えば、Ｂを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。そのため、ここでは、例えば、Ｐを添加したシリコンを用いる。なお、不純物半導体膜２１０は非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。
【００５３】
不純物半導体膜２１０を非晶質半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１倍以上１０倍以下、好ましくは１倍以上５倍以下とすればよい。不純物半導体膜２１０を結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。
【００５４】
なお、本実施の形態においては、第１の絶縁層２０４から不純物半導体膜２１０までは同一チャンバー内で連続して形成する。ここで、第１の絶縁層２０４から不純物半導体膜２１０までの形成に、実施の形態１の成膜方法を適用する。なお、成膜には図１の成膜装置１００を用いる。
【００５５】
まず、下部電極１０２と上部電極１０４を有する成膜装置１００内のチャンバー壁１０６により囲まれた空間内に、第１の導電層２０２が設けられた基板２００を導入する（図８）。
【００５６】
そして、第１の導電層２０２が設けられた基板２００上に第１の絶縁層２０４を形成する。このときの下部電極１０２と上部電極１０４の間の距離をｄ１とする。第１の絶縁層２０４を形成することで、チャンバー壁１０６には第１の側壁膜２０４ｗが形成される（図９）。
【００５７】
第１の側壁膜２０４ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板２００に垂直な方向に長さａにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ１に応じて決定される。
【００５８】
次に、第１の絶縁層２０４が形成された基板２００を、下部電極１０２と上部電極１０４の間が距離ｄ２となるように移動する。なお、ここで、ｄ１≦ｄ２である（図１０）。
【００５９】
次に、第１の絶縁層２０４上に第１の半導体膜２０６及び第２の半導体膜２０８を形成する。第１の半導体膜２０６及び第２の半導体膜２０８を形成することで、チャンバー壁１０６を覆う第１の側壁膜２０４ｗを更に覆って、第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗが形成される（図１１）。
【００６０】
第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板２００に垂直な方向に長さｂにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ２に応じて決定される。従って、ｄ１≦ｄ２であるため、ａ≦ｂである。
【００６１】
次に、第１の絶縁層２０４上に第１の半導体膜２０６及び第２の半導体膜２０８が設けられた基板２００を、下部電極１０２と上部電極１０４の間が距離ｄ３となるように移動する。なお、ｄ３＜ｄ２である（図１２）。
【００６２】
次に、第１の半導体膜２０６及び第２の半導体膜２０８上に不純物半導体膜２１０を形成する。不純物半導体膜２１０を形成することで、チャンバー壁１０６を覆う第１の側壁膜２０４ｗ、第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗを更に覆って、第４の側壁膜２１０ｗが形成される（図１３）。
【００６３】
ここで、チャンバー壁１０６には、第１の側壁膜２０４ｗ、第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗが形成されているが、ａ≦ｂであるため、不純物半導体膜２１０を形成する際に、第１の側壁膜２０４ｗは第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗに覆われており、露出していない。従って、第１の側壁膜２０４ｗに含まれる成分が不純物半導体膜２１０に混入することを防ぐことができる。
【００６４】
例えば、第１の絶縁層２０４を窒化シリコンにより形成する場合に、不純物半導体膜２１０に窒素が混入することを防ぐことができる。そのため、不純物半導体膜２１０に窒素が混入することによって、薄膜トランジスタの不純物半導体層が高抵抗化することを防止することができる。
【００６５】
なお、第４の側壁膜２１０ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板２００に垂直な方向に長さｃにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ３に応じて決定される。従って、ｄ３＜ｄ２であるため、ｃ＜ｂである。
【００６６】
以上説明した本発明の一態様である多層膜の成膜方法を用いることで、第１の絶縁層２０４に含まれる成分が不純物半導体膜２１０に混入することを防止することができる。
【００６７】
なお、本実施の形態では、第１の半導体膜２０６の形成と第２の半導体膜２０８の形成に際して、上部電極１０４と下部電極１０２の間の距離を一定としたが、これに限定されず、第１の半導体膜２０６の形成時と第２の半導体膜２０８の形成時の上部電極１０４と下部電極１０２の間の距離は変化させてもよい。ここでは、第１の半導体膜２０６は結晶性半導体膜であり、成膜速度が小さいため、第１の半導体膜２０６を厚くするとスループットが低下する。そのため、第１の半導体膜２０６よりも第２の半導体膜２０８を厚く形成することが好ましい。従って、上部電極１０４と下部電極１０２の間の距離は、第１の半導体膜２０６の形成時よりも第２の半導体膜２０８の形成時のほうが長いことが好ましい。第１の側壁膜２０４ｗが厚い膜により完全に覆われることで、第１の側壁膜２０４ｗに含まれる不純物元素が不純物半導体膜２１０に混入することをより効果的に防ぐことができる。
【００６８】
次に、不純物半導体膜２１０上にレジストマスクを形成し、該レジストマスクを用いて第１の半導体膜２０６と、第２の半導体膜２０８と、不純物半導体膜２１０と、をエッチングすることで、薄膜積層体２１２を形成し、第１の絶縁層２０４及び薄膜積層体２１２上に導電膜２１４を形成する（図７（Ｃ））。
【００６９】
導電膜２１４は、第１の導電層２０２と同様に、導電性材料（例えば金属、または一導電型の不純物元素が添加された半導体など）により形成すればよい。なお、導電膜２１４は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造として形成する。
【００７０】
なお、ここで、薄膜積層体２１２の側壁に対して絶縁化処理を行うことが好ましい。なぜなら、完成したトランジスタの第１の半導体層と第２の導電層が接するとオフ電流が増大してしまうためである。ここで絶縁化処理としては、薄膜積層体２１２の側壁を酸素プラズマ若しくは窒素プラズマに曝す処理、または薄膜積層体２１２の側壁が露出された状態で絶縁膜を形成し、該絶縁膜を異方性の高いエッチング方法により基板２００の表面に垂直な方向にエッチングを行うことで薄膜積層体２１２の側壁に接してサイドウォール絶縁層を形成する処理が挙げられる。
【００７１】
次に、導電膜２１４上にレジストマスクを形成し、該レジストマスクを用いて導電膜２１４をエッチングすることで、第２の導電層２２２を形成する。更には、当該工程で、薄膜積層体２１２の上部をもエッチングして第１の半導体層２１６、第２の半導体層２１８、及び不純物半導体層２２０を形成してもよい。または、当該レジストマスクを除去した後に、第２の導電層２２２をマスクとして用いてエッチングを行うことで第１の半導体層２１６、第２の半導体層２１８、及び不純物半導体層２２０を形成してもよい。その後、これらを覆って第２の絶縁層２２４を形成する。なお、第２の導電層２２２は、少なくとも信号線、ソース電極及びドレイン電極を構成する。
【００７２】
次に、上記形成した第２の絶縁層２２４に開口部を形成し、該開口部を介して第２の導電層により形成されるソース及びドレインの一方に電気的に接続されるように第３の導電層２２６を選択的に形成する。
【００７３】
前記開口部は、第２の絶縁層２２４上にレジストマスクを形成し、当該レジストマスクを介してエッチングを行うことにより形成する。
【００７４】
第３の導電層２２６は、画素トランジスタに接続される画素電極を構成することから、透光性を有する材料により形成する。第３の導電層２２６は、第２の絶縁層２２４上に導電膜を形成し、この導電膜をフォトリソグラフィ法により加工することで形成することができる。
【００７５】
第３の導電層２２６は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した第３の導電層２２６は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００７６】
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などがあげられる。
【００７７】
第３の導電層２２６は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などを用いて形成することができる。
【００７８】
なお、図示していないが、第２の絶縁層２２４と第３の導電層２２６との間に、スピンコーティング法などにより形成した有機樹脂により形成される絶縁層を有していてもよい。
【００７９】
以上説明したように、実施の形態１の成膜方法を適用してトランジスタを作製することができる。本実施の形態にて説明した作製方法によって作製したトランジスタでは、不純物半導体層の電気抵抗を従来よりも小さくすることができる。
【００８０】
以上、本実施の形態では、最も好ましい形態として、ｄ１≦ｄ２、且つｄ３＜ｄ２の場合について説明した。本実施の形態にて説明したように、ｄ１≦ｄ２、且つｄ３＜ｄ２とすることで、第１の膜に含まれる成分が第３の膜に混入することを効果的に防止することができる。ただし、本発明の一態様はこれに限定されない。すなわち、ｄ１＜ｄ２＝ｄ３であってもよい。または、ｄ１＝ｄ２＞ｄ３であってもよい。または、ｄ１＞ｄ２＞ｄ３であってもよい。
【実施例１】
【００８１】
本実施例では、実施の形態１で説明した成膜方法を適用した多層膜について説明する。本実施例では、基板１１０上に第１の膜１１２として窒化シリコン膜を形成し、第１の膜１１２にＮ２Ｏプラズマによりプラズマ処理を行い、プラズマ処理された第１の膜１１２上に第２の膜１１４として「結晶性半導体膜」と「非晶質半導体を含む膜」を順に積層して形成し、第２の膜１１４上に第３の膜１１６として不純物半導体膜を形成して多層膜を形成した。本実施例では、実施の形態１で説明した成膜方法を適用することで、第３の膜１１６として形成した不純物半導体膜の抵抗率が、劇的に低いことを示す。
【００８２】
なお、ここで、第１の膜１１２に対して行うプラズマ処理は、Ｎ２Ｏプラズマによるプラズマ処理に限定されず、酸素を含むプラズマであればよい。結晶性半導体膜である第２の膜１１４の被形成面に、酸素を含むプラズマによってプラズマ処理を行うことで、第２の膜１１４として形成される結晶性半導体膜の結晶性を高めることができる。
【００８３】
基板１１０としては、厚さ０．７ｍｍのガラス基板を用いた。
【００８４】
第１の膜１１２である窒化シリコン膜は、ＳｉＨ４、ＮＨ３、Ｎ２及びＨ２の混合ガスを用いてプラズマＣＶＤ法により、厚さ３００ｎｍで形成した。
【００８５】
第１の膜１１２に対して行うＮ２Ｏプラズマによるプラズマ処理は、Ｎ２ガスを用いてプラズマを生成させ、第１の膜１１２を該プラズマに３分間曝すことで行った。
【００８６】
第２の膜１１４の一部である「結晶性半導体膜」は、ＳｉＨ４、Ｈ２及びＡｒの混合ガスを用いてプラズマＣＶＤ法により、厚さ３０ｎｍで形成した。
【００８７】
第２の膜１１４の「結晶性半導体膜」上に形成される「非晶質半導体を含む膜」は、ＳｉＨ４、Ｈ２、Ａｒ及び希釈されたＮＨ３の混合ガスを用いてプラズマＣＶＤ法により、厚さ１７５ｎｍで形成した。なお、希釈されたＮＨ３ガスとして、ここでは、ＮＨ３をＨ２で１０００ｐｐｍまで希釈したガスを用いた。
【００８８】
第３の膜１１６の不純物半導体膜は、ＳｉＨ４、Ｈ２及び希釈されたＰＨ３の混合ガスを用いてプラズマＣＶＤ法により、厚さ２００ｎｍで形成した。なお、希釈されたＰＨ３ガスとして、ここでは、ＰＨ３をＨ２で０．５％まで希釈したガスを用いた。
【００８９】
これらの窒化シリコン膜、Ｎ２Ｏプラズマによるプラズマ処理、結晶性半導体膜、非晶質半導体を含む膜、不純物半導体膜の形成の際にチャンバー内に導入したガスの流量を表１に示す。
【００９０】
【表１】
【００９１】
更には、これらの窒化シリコン膜、Ｎ２Ｏプラズマによるプラズマ処理、結晶性半導体膜、非晶質半導体を含む膜、不純物半導体膜の形成条件及びＮ２Ｏプラズマ処理の条件を表２に示す。
【００９２】
【表２】
【００９３】
なお、表２において、「圧力」はチャンバー内の圧力であり、「電力」はプラズマ生成時の電力であり、「電極間隔」は、成膜時における下部電極１０２と上部電極１０４の間隔である。なお、成膜時の下部電極１０２の温度は２９０℃とし、上部電極１０４の温度は２５０℃とした。
【００９４】
不純物半導体膜の形成時における「電極間隔」は、実施の形態１で説明した成膜方法を適用した「実施例」と、当該成膜方法を適用していない「比較例」と、では異なるものとしている。すなわち、実施例サンプルでは、第１の膜の成膜時の電極間隔は３０ｍｍ、第２の膜（下側）の成膜時の電極間隔は１５ｍｍ、第２の膜（上側）の成膜時の電極間隔は２５ｍｍ、第３の膜の成膜時の電極間隔は１５ｍｍである。すなわち、実施例サンプルでは、ｄ１＞ｄ２＞ｄ３である。一方で、比較例サンプルでは、第１の膜の成膜時の電極間隔は３０ｍｍ、第２の膜（下側）の成膜時の電極間隔は１５ｍｍ、第２の膜（上側）の成膜時の電極間隔は２５ｍｍ、第３の膜の成膜時の電極間隔は３０ｍｍである。すなわち、比較例サンプルでは、ｄ１＝ｄ３＞ｄ２である。
【００９５】
このように形成した実施例のサンプルと比較例のサンプルの抵抗率を、四端子法により測定した。
【００９６】
実施例のサンプルでは７３．１Ω・ｃｍであったのに対し、比較例のサンプルでは４０３．２Ω・ｃｍであった。従って、実施の形態１の成膜方法を適用することで、抵抗率を１／５以下にまで低減することができる。
【００９７】
ここで、実施例のサンプルと比較例のサンプルをＳＩＭＳ（二次イオン質量分析）法により測定した結果を図１４及び図１５に示す。図１４は、比較例のＳＩＭＳ測定結果であり、図１５は、実施例のＳＩＭＳ測定結果である。なお、ここでＳＩＭＳにより濃度を測定した元素は、Ｈ、Ｎ、Ｏ、Ｆ、Ｃである。
【００９８】
図１４と図１５を比較すると、比較例のサンプル（図１４）における不純物半導体膜２１０のＮ濃度よりも実施例のサンプル（図１５）における不純物半導体膜２１０のＮ濃度が、一桁ほど値が低いことがわかる。
【００９９】
以上、本実施例にて説明したように、本発明の一態様である成膜方法を適用することで、不純物半導体膜の抵抗率を劇的に低減することができる。
【符号の説明】
【０１００】
１００ 成膜装置
１０２ 下部電極
１０４ 上部電極
１０６ チャンバー壁
１０８ 絶縁物
１１０ 基板
１１２ 第１の膜
１１２ｗ 第１の側壁膜
１１４ 第２の膜
１１４ｗ 第２の側壁膜
１１６ 第３の膜
１１６ｗ 第３の側壁膜
２００ 基板
２０２ 第１の導電層
２０４ 第１の絶縁層
２０４ｗ 第１の側壁膜
２０６ 第１の半導体膜
２０６ｗ 第２の側壁膜
２０８ 第２の半導体膜
２０８ｗ 第３の側壁膜
２１０ 不純物半導体膜
２１２ 薄膜積層体
２１４ 導電膜
２１６ 第１の半導体層
２１８ 第２の半導体層
２２０ 不純物半導体層
２２２ 第２の導電層
２２４ 第２の絶縁層
２２６ 第３の導電層
【技術分野】
【０００１】
技術分野は、成膜方法に関する。更には、該成膜方法を適用した薄膜トランジスタの作製方法に関する。
【背景技術】
【０００２】
近年、半導体装置は人間の生活に欠かせないものとなっている。ここで、半導体装置は、少なくとも一のトランジスタを含む装置であり、あらゆる電子機器が半導体装置に含まれる。
【０００３】
このような半導体装置に含まれるトランジスタなどの素子は、薄膜により構成される。このような薄膜は、プラズマＣＶＤ法などを用いて形成されるが、素子を構成する薄膜の組成は素子の特性に影響を及ぼすため非常に重要である。このように薄膜への不純物の混入を防止する技術の一例として、特許文献１に開示された発明が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０５４９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、形成される膜への不純物の混入を防ぐことができる成膜方法を提供する。特に、３層以上の膜を成膜するに際して、第１の膜の成分が第３の膜に含まれることを防ぐ成膜方法である。不純物の混入を防ぐことで、形成される膜の組成を調整する。
【課題を解決するための手段】
【０００６】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、下部電極上に基板を配して前記基板上に第１の膜を成膜し、前記第１の膜の形成時よりも上部電極と前記下部電極の間の距離を変化させずに前記第１の膜上に第２の膜を成膜し、前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法である。
【０００７】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、下部電極上に基板を配して前記基板上に第１の膜を成膜し、前記第１の膜の形成時よりも上部電極と前記下部電極の間の距離を長くし、前記第１の膜上に第２の膜を成膜し、前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法である。
【０００８】
本発明の最も好ましい一態様は、上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、下部電極上に基板を配して前記基板上に第１の膜を成膜し、前記第１の膜の形成時よりも上部電極と前記下部電極の間の距離を長くし、前記第１の膜上に第２の膜を成膜し、前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法である。
【０００９】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して前記基板上に絶縁膜を形成し、前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を変化させずに前記絶縁膜上に半導体膜を形成し、前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記半導体膜上に不純物半導体膜を形成し、前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１０】
本発明の一態様は、上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して前記基板上に絶縁膜を形成し、前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、前記絶縁膜上に半導体膜を形成し、前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記半導体膜上に不純物半導体膜を形成し、前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法である。
【００１１】
本発明の最も好ましい一態様は、上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して前記基板上に絶縁膜を形成し、前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、前記絶縁膜上に半導体膜を形成し、前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、前記半導体膜上に不純物半導体膜を形成し、前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法である。
【発明の効果】
【００１２】
本発明の一態様である成膜方法によれば、形成される膜への不純物の混入を防ぐことができ、形成される膜の組成を調整することができる。特に、３層以上の膜を成膜するに際して、第１の膜の成分が第３の膜に含まれることを防ぐことができる。
【００１３】
本発明の一態様である薄膜トランジスタの作製方法によれば、絶縁層に含まれる成分が、絶縁層と直接接しない層に混入することを防止することができる。例えば、ゲート絶縁層に含まれる成分が、オーミックコンタクト層として設けられる不純物半導体層に混入することを防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一態様である成膜方法の一例を説明する第１図。
【図２】本発明の一態様である成膜方法の一例を説明する第２図。
【図３】本発明の一態様である成膜方法の一例を説明する第３図。
【図４】本発明の一態様である成膜方法の一例を説明する第４図。
【図５】本発明の一態様である成膜方法の一例を説明する第５図。
【図６】本発明の一態様である成膜方法の一例を説明する第６図。
【図７】本発明の一態様である薄膜トランジスタの作製方法の一例を説明する図。
【図８】図７における成膜方法の一例を説明する第１図。
【図９】図７における成膜方法の一例を説明する第２図。
【図１０】図７における成膜方法の一例を説明する第３図。
【図１１】図７における成膜方法の一例を説明する第４図。
【図１２】図７における成膜方法の一例を説明する第５図。
【図１３】図７における成膜方法の一例を説明する第６図。
【図１４】実施例１における比較例のＳＩＭＳ測定結果。
【図１５】実施例１における実施例のＳＩＭＳ測定結果。
【発明を実施するための形態】
【００１５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
（実施の形態１）
本実施の形態は、本発明の一態様である多層膜の成膜方法について図面を参照して説明する。
【００１７】
まず、下部電極１０２と上部電極１０４を有する成膜装置１００内のチャンバー壁１０６により囲まれた空間内に基板１１０を導入する（図１）。なお、少なくとも上部電極１０４とチャンバー壁１０６の間には、絶縁物１０８が配されている（図１）。
【００１８】
なお、ここで、チャンバー壁１０６により囲まれた空間には、ガス導入口とガス排気口が設けられ、ガス導入口には膜の原料ガスなどの供給源が接続され、ガス排気口には排気系が接続されている。ここで、膜の原料ガスなどの供給源は堆積性ガス及び希釈ガスを含む。そして、排気系には、目的とする圧力に応じて様々なポンプを接続すればよい。ここは、少なくともターボ分子ポンプを用いることが好ましい。更には、ターボ分子ポンプとチタンサブリメーションポンプを用いることがより好ましい。
【００１９】
そして、基板１１０上に第１の膜１１２を形成する。このときの下部電極１０２と上部電極１０４の間の距離をｄ１とする。第１の膜１１２を形成することで、チャンバー壁１０６には第１の側壁膜１１２ｗが形成される（図２）。
【００２０】
第１の側壁膜１１２ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板１１０に垂直な方向に長さａにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ１に応じて決定される。
【００２１】
次に、第１の膜１１２が形成された基板１１０を、下部電極１０２と上部電極１０４の間が距離ｄ２となるように移動する。なお、ｄ１≦ｄ２である（図３）。
【００２２】
次に、第１の膜１１２上に第２の膜１１４を形成する。第２の膜１１４を形成することで、チャンバー壁１０６を覆う第１の側壁膜１１２ｗを更に覆って、第２の側壁膜１１４ｗが形成される（図４）。
【００２３】
第２の側壁膜１１４ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板１１０に垂直な方向に長さｂにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ２に応じて決定される。従って、ｄ１≦ｄ２であるため、ａ≦ｂである。
【００２４】
次に、第２の膜１１４が形成された基板１１０を、下部電極１０２と上部電極１０４の間が距離ｄ３となるように移動する。なお、ｄ３＜ｄ２である（図５）。
【００２５】
次に、第２の膜１１４上に第３の膜１１６を形成する。第３の膜１１６を形成することで、チャンバー壁１０６を覆う第１の側壁膜１１２ｗ及び第２の側壁膜１１４ｗを更に覆って、第３の側壁膜１１６ｗが形成される（図６）。
【００２６】
ここで、チャンバー壁１０６には、第１の側壁膜１１２ｗ及び第２の側壁膜１１４ｗが形成されているが、ａ≦ｂであるため、第３の膜１１６を形成する際に、第１の側壁膜１１２ｗは第２の側壁膜１１４ｗに覆われており、露出していない。従って、第１の側壁膜１１２ｗに含まれる成分が第３の膜１１６に混入することを防ぐことができる。
【００２７】
なお、第３の側壁膜１１６ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板１１０に垂直な方向に長さｃにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ３に応じて決定される。従って、ｄ３＜ｄ２であるため、ｃ＜ｂである。
【００２８】
以上説明した本発明の一態様である多層膜の成膜方法を用いることで、第１の膜に含まれる成分が第３の膜に混入することを防止することができる。
【００２９】
以上、本実施の形態では、最も好ましい形態として、ｄ１≦ｄ２、且つｄ３＜ｄ２の場合について説明した。本実施の形態にて説明したように、ｄ１≦ｄ２、且つｄ３＜ｄ２とすることで、第１の膜に含まれる成分が第３の膜に混入することを効果的に防止することができる。ただし、本発明の一態様である成膜方法はこれに限定されない。すなわち、ｄ１＜ｄ２＝ｄ３であってもよい。または、ｄ１＝ｄ２＞ｄ３であってもよい。または、ｄ１＞ｄ２＞ｄ３であってもよい。
【００３０】
（実施の形態２）
実施の形態１の成膜方法は、薄膜トランジスタの作製工程に適用することができる。本実施の形態では、本発明の一態様である実施の形態１の成膜方法を適用した薄膜トランジスタの作製工程について説明する。
【００３１】
まず、基板２００上に第１の導電層２０２を形成し、第１の導電層２０２を覆って第１の絶縁層２０４を形成する（図７（Ａ））。
【００３２】
基板２００は、絶縁性基板である。基板２００として、例えば、ガラス基板または石英基板を用いることができる。本実施の形態においては、ガラス基板を用いる。基板２００がマザーガラスである場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいが、これに限定されるものではない。
【００３３】
第１の導電層２０２は、例えば、導電膜（例えば金属膜、または一導電型の不純物元素が添加された半導体膜など）を形成し、該導電膜上にレジストマスクを形成し、該レジストマスクを用いてエッチングを行うことで形成すればよい。または、インクジェット法などを用いてもよい。なお、第１の導電層２０２となる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とする。なお、第１の導電層２０２は、少なくとも走査線とゲート電極を構成する。
【００３４】
第１の絶縁層２０４は、絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）により形成すればよい。なお、第１の絶縁層２０４は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、第１の絶縁層２０４は、少なくともゲート絶縁層を構成する。
【００３５】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、シリコンが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。
【００３６】
なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、シリコンが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。
【００３７】
ただし、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３８】
次に、第１の絶縁層２０４上に第１の半導体膜２０６と、第２の半導体膜２０８と、不純物半導体膜２１０と、を形成する（図７（Ｂ））。
【００３９】
第１の半導体膜２０６は、キャリア移動度の高い半導体材料により形成するとよい。キャリア移動度の高い半導体材料として、例えば、結晶性半導体が挙げられる。結晶性半導体としては、例えば、微結晶半導体が挙げられる。ここで、微結晶半導体とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体をいう。微結晶半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な半導体であり、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは、２０ｎｍ以上５０ｎｍ以下の柱状または針状の結晶粒が基板表面に対して法線方向に成長している半導体である。このため、柱状または針状の結晶粒の界面には、粒界が形成されることもある。なお、ここでの結晶粒径は、基板表面に対して平行な面における結晶粒の最大直径をいう。また、結晶粒は、非晶質半導体領域と、単結晶とみなせる微小結晶である結晶子を有する。また、結晶粒は双晶を有する場合もある。
【００４０】
微結晶半導体の一である微結晶シリコンでは、そのラマンスペクトルのピークが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側にシフトしている。すなわち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、Ｈｅ、Ａｒ、Ｋｒ、またはＮｅなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体が得られる。
【００４１】
また、第１の半導体膜２０６に含まれる酸素及び窒素の濃度（二次イオン質量分析法による測定値）を、１×１０１８ｃｍ−３未満とすると、第１の半導体膜２０６の結晶性を高めることができる。
【００４２】
第２の半導体膜２０８は、バッファ層として機能するためキャリア移動度の低い半導体材料により形成するとよく、好ましくは、非晶質半導体と微小半導体結晶粒を有し、従来の非晶質半導体と比較して、一定光電流法（ＣＰＭ：Ｃｏｎｓｔａｎｔ Ｐｈｏｔｏｃｕｒｒｅｎｔ Ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体膜である。すなわち、このような半導体膜は、従来の非晶質半導体膜と比較して欠陥が少なく、価電子帯のバンド端（移動度端）における準位のテイル（裾）の傾きが急峻である秩序性の高い半導体膜である。なお、本明細書において、このような半導体層を「非晶質半導体を含む膜」または「非晶質半導体を含む層」と記載することとする。
【００４３】
第２の半導体膜２０８は、「非晶質半導体を含む膜」、ハロゲンを含有する「非晶質半導体を含む膜」、または窒素を含有する「非晶質半導体を含む膜」、最も好ましくはＮＨ基若しくはＮＨ２基を含有する「非晶質半導体を含む膜」とするとよい。ただし、これらに限定されない。
【００４４】
第１の半導体膜２０６と第２の半導体膜２０８の界面領域は、微結晶半導体領域、及び当該微結晶半導体領域の間に充填される非晶質半導体領域を有する。具体的には、第１の半導体膜２０６から錐形状に伸びた微結晶半導体領域と、第２の半導体膜２０８と同様の「非晶質半導体を含む膜」と、で構成される。
【００４５】
第２の半導体膜２０８を、例えば、「非晶質半導体を含む膜」、ハロゲンを含有する「非晶質半導体を含む膜」、または窒素を含有する「非晶質半導体を含む膜」、またはＮＨ基若しくはＮＨ２基を含有する「非晶質半導体を含む膜」とすると、トランジスタのオフ電流を低減することができる。また、上記の界面領域において、錐形状の微結晶半導体領域を有するため、縦方向（膜厚方向）の抵抗、すなわち、第２の半導体膜２０８と、不純物半導体膜２１０により構成されるソース領域またはドレイン領域と、の間の抵抗を低くすることができ、トランジスタのオン電流を高めることができる。すなわち、従来の非晶質半導体を適用した場合と比較すると、オフ電流を十分に低減させつつ、オン電流の低下をも抑制することができ、トランジスタのスイッチング特性を高くすることができる。
【００４６】
なお、完成したトランジスタにおいて、第１の半導体膜２０６により形成される第１の半導体層が薄くなるとオン電流が低下し、第１の半導体膜２０６により形成される第１の半導体層が厚くなると、第１の半導体膜２０６により形成される第１の半導体層と第２の導電層の接触面積が広くなり、オフ電流が増大する。従って、オンオフ比を高くするためには、第１の半導体膜２０６を厚くし、更には後述するように、第１の半導体膜２０６により形成される第１の半導体層を含む薄膜積層体２１２の側壁に絶縁化処理を行うことが好ましい。
【００４７】
上記の微結晶半導体領域は、第１の半導体膜２０６から第２の半導体膜２０８に向かって先端が細くなる錐形状の結晶粒により大部分が構成されているとよい。または、第１の半導体膜２０６から第２の半導体膜２０８に向かって幅が広がる結晶粒により大部分が構成されていてもよい。
【００４８】
上記の界面領域において、微結晶半導体領域が第１の絶縁層２０４から第２の半導体膜２０８に向かって先端が細くなる錐形状の結晶粒である場合には、第１の半導体膜２０６側のほうが、第２の半導体膜２０８側と比較して、微結晶半導体領域の占める割合が高い。微結晶半導体領域は、第１の半導体膜２０６の表面から厚さ方向に成長するが、原料ガスにおいてシランに対する水素の流量が小さく（すなわち、希釈率が低く）、または窒素を含む原料ガスの濃度が高いと、微結晶半導体領域における結晶成長が抑制され、結晶粒が錐形状になり、堆積されて形成される半導体は、大部分が非晶質半導体となる。
【００４９】
なお、上記の界面領域は、窒素、特にＮＨ基若しくはＮＨ２基を含有することが好ましい。これは、微結晶半導体領域に含まれる結晶の界面、微結晶半導体領域と非晶質半導体領域の界面において、窒素、特にＮＨ基若しくはＮＨ２基がシリコン原子のダングリングボンドと結合すると、欠陥を低減させ、キャリアが流れやすくなるためである。このため、窒素、好ましくはＮＨ基若しくはＮＨ２基を１×１０２０ｃｍ−３乃至１×１０２１ｃｍ−３とすることで、シリコン原子のダングリングボンドを窒素、好ましくはＮＨ基若しくはＮＨ２基で架橋しやすくなり、キャリアが流れやすくなる。この結果、結晶粒界や欠陥におけるキャリアの移動を促進する結合ができ、上記の界面領域のキャリア移動度が向上する。そのため、トランジスタの電界効果移動度が向上する。
【００５０】
なお、上記の界面領域の酸素濃度を低減させることにより、微結晶半導体領域と非晶質半導体領域の界面または結晶粒間の界面における欠陥を低減させ、キャリアの移動を阻害する結合を低減させることができる。
【００５１】
ここで、第１の絶縁層２０４の界面から第２の半導体膜２０８により形成される第２の半導体層の段差部の先端までの距離を３ｎｍ以上８０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることで、トランジスタのオフ電流を効果的に抑制することができる。
【００５２】
不純物半導体膜２１０は、一導電型を付与する不純物元素を添加した半導体により形成する。トランジスタがｎ型である場合には、一導電型を付与する不純物元素として、例えば、ＰまたはＡｓを添加したシリコンが挙げられる。トランジスタがｐ型である場合には、一導電型を付与する不純物元素として、例えば、Ｂを添加することも可能であるが、トランジスタはｎ型とすることが好ましい。そのため、ここでは、例えば、Ｐを添加したシリコンを用いる。なお、不純物半導体膜２１０は非晶質半導体により形成してもよいし、微結晶半導体などの結晶性半導体により形成してもよい。
【００５３】
不純物半導体膜２１０を非晶質半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１倍以上１０倍以下、好ましくは１倍以上５倍以下とすればよい。不純物半導体膜２１０を結晶性半導体により形成する場合には、堆積性ガスの流量に対する希釈ガスの流量を１０倍以上２０００倍以下、好ましくは５０倍以上２００倍以下とすればよい。
【００５４】
なお、本実施の形態においては、第１の絶縁層２０４から不純物半導体膜２１０までは同一チャンバー内で連続して形成する。ここで、第１の絶縁層２０４から不純物半導体膜２１０までの形成に、実施の形態１の成膜方法を適用する。なお、成膜には図１の成膜装置１００を用いる。
【００５５】
まず、下部電極１０２と上部電極１０４を有する成膜装置１００内のチャンバー壁１０６により囲まれた空間内に、第１の導電層２０２が設けられた基板２００を導入する（図８）。
【００５６】
そして、第１の導電層２０２が設けられた基板２００上に第１の絶縁層２０４を形成する。このときの下部電極１０２と上部電極１０４の間の距離をｄ１とする。第１の絶縁層２０４を形成することで、チャンバー壁１０６には第１の側壁膜２０４ｗが形成される（図９）。
【００５７】
第１の側壁膜２０４ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板２００に垂直な方向に長さａにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ１に応じて決定される。
【００５８】
次に、第１の絶縁層２０４が形成された基板２００を、下部電極１０２と上部電極１０４の間が距離ｄ２となるように移動する。なお、ここで、ｄ１≦ｄ２である（図１０）。
【００５９】
次に、第１の絶縁層２０４上に第１の半導体膜２０６及び第２の半導体膜２０８を形成する。第１の半導体膜２０６及び第２の半導体膜２０８を形成することで、チャンバー壁１０６を覆う第１の側壁膜２０４ｗを更に覆って、第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗが形成される（図１１）。
【００６０】
第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板２００に垂直な方向に長さｂにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ２に応じて決定される。従って、ｄ１≦ｄ２であるため、ａ≦ｂである。
【００６１】
次に、第１の絶縁層２０４上に第１の半導体膜２０６及び第２の半導体膜２０８が設けられた基板２００を、下部電極１０２と上部電極１０４の間が距離ｄ３となるように移動する。なお、ｄ３＜ｄ２である（図１２）。
【００６２】
次に、第１の半導体膜２０６及び第２の半導体膜２０８上に不純物半導体膜２１０を形成する。不純物半導体膜２１０を形成することで、チャンバー壁１０６を覆う第１の側壁膜２０４ｗ、第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗを更に覆って、第４の側壁膜２１０ｗが形成される（図１３）。
【００６３】
ここで、チャンバー壁１０６には、第１の側壁膜２０４ｗ、第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗが形成されているが、ａ≦ｂであるため、不純物半導体膜２１０を形成する際に、第１の側壁膜２０４ｗは第２の側壁膜２０６ｗ及び第３の側壁膜２０８ｗに覆われており、露出していない。従って、第１の側壁膜２０４ｗに含まれる成分が不純物半導体膜２１０に混入することを防ぐことができる。
【００６４】
例えば、第１の絶縁層２０４を窒化シリコンにより形成する場合に、不純物半導体膜２１０に窒素が混入することを防ぐことができる。そのため、不純物半導体膜２１０に窒素が混入することによって、薄膜トランジスタの不純物半導体層が高抵抗化することを防止することができる。
【００６５】
なお、第４の側壁膜２１０ｗは、上部電極１０４に接して設けられた絶縁物１０８から基板２００に垂直な方向に長さｃにわたって形成される。これは、下部電極１０２と上部電極１０４の間の距離ｄ３に応じて決定される。従って、ｄ３＜ｄ２であるため、ｃ＜ｂである。
【００６６】
以上説明した本発明の一態様である多層膜の成膜方法を用いることで、第１の絶縁層２０４に含まれる成分が不純物半導体膜２１０に混入することを防止することができる。
【００６７】
なお、本実施の形態では、第１の半導体膜２０６の形成と第２の半導体膜２０８の形成に際して、上部電極１０４と下部電極１０２の間の距離を一定としたが、これに限定されず、第１の半導体膜２０６の形成時と第２の半導体膜２０８の形成時の上部電極１０４と下部電極１０２の間の距離は変化させてもよい。ここでは、第１の半導体膜２０６は結晶性半導体膜であり、成膜速度が小さいため、第１の半導体膜２０６を厚くするとスループットが低下する。そのため、第１の半導体膜２０６よりも第２の半導体膜２０８を厚く形成することが好ましい。従って、上部電極１０４と下部電極１０２の間の距離は、第１の半導体膜２０６の形成時よりも第２の半導体膜２０８の形成時のほうが長いことが好ましい。第１の側壁膜２０４ｗが厚い膜により完全に覆われることで、第１の側壁膜２０４ｗに含まれる不純物元素が不純物半導体膜２１０に混入することをより効果的に防ぐことができる。
【００６８】
次に、不純物半導体膜２１０上にレジストマスクを形成し、該レジストマスクを用いて第１の半導体膜２０６と、第２の半導体膜２０８と、不純物半導体膜２１０と、をエッチングすることで、薄膜積層体２１２を形成し、第１の絶縁層２０４及び薄膜積層体２１２上に導電膜２１４を形成する（図７（Ｃ））。
【００６９】
導電膜２１４は、第１の導電層２０２と同様に、導電性材料（例えば金属、または一導電型の不純物元素が添加された半導体など）により形成すればよい。なお、導電膜２１４は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造として形成する。
【００７０】
なお、ここで、薄膜積層体２１２の側壁に対して絶縁化処理を行うことが好ましい。なぜなら、完成したトランジスタの第１の半導体層と第２の導電層が接するとオフ電流が増大してしまうためである。ここで絶縁化処理としては、薄膜積層体２１２の側壁を酸素プラズマ若しくは窒素プラズマに曝す処理、または薄膜積層体２１２の側壁が露出された状態で絶縁膜を形成し、該絶縁膜を異方性の高いエッチング方法により基板２００の表面に垂直な方向にエッチングを行うことで薄膜積層体２１２の側壁に接してサイドウォール絶縁層を形成する処理が挙げられる。
【００７１】
次に、導電膜２１４上にレジストマスクを形成し、該レジストマスクを用いて導電膜２１４をエッチングすることで、第２の導電層２２２を形成する。更には、当該工程で、薄膜積層体２１２の上部をもエッチングして第１の半導体層２１６、第２の半導体層２１８、及び不純物半導体層２２０を形成してもよい。または、当該レジストマスクを除去した後に、第２の導電層２２２をマスクとして用いてエッチングを行うことで第１の半導体層２１６、第２の半導体層２１８、及び不純物半導体層２２０を形成してもよい。その後、これらを覆って第２の絶縁層２２４を形成する。なお、第２の導電層２２２は、少なくとも信号線、ソース電極及びドレイン電極を構成する。
【００７２】
次に、上記形成した第２の絶縁層２２４に開口部を形成し、該開口部を介して第２の導電層により形成されるソース及びドレインの一方に電気的に接続されるように第３の導電層２２６を選択的に形成する。
【００７３】
前記開口部は、第２の絶縁層２２４上にレジストマスクを形成し、当該レジストマスクを介してエッチングを行うことにより形成する。
【００７４】
第３の導電層２２６は、画素トランジスタに接続される画素電極を構成することから、透光性を有する材料により形成する。第３の導電層２２６は、第２の絶縁層２２４上に導電膜を形成し、この導電膜をフォトリソグラフィ法により加工することで形成することができる。
【００７５】
第３の導電層２２６は、透光性を有する導電性高分子（導電性ポリマーともいう。）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した第３の導電層２２６は、シート抵抗が１００００Ω／□以下であり、且つ波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００７６】
なお、導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリン若しくはその誘導体、ポリピロール若しくはその誘導体、ポリチオフェン若しくはその誘導体、またはこれらの２種以上の共重合体などがあげられる。
【００７７】
第３の導電層２２６は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などを用いて形成することができる。
【００７８】
なお、図示していないが、第２の絶縁層２２４と第３の導電層２２６との間に、スピンコーティング法などにより形成した有機樹脂により形成される絶縁層を有していてもよい。
【００７９】
以上説明したように、実施の形態１の成膜方法を適用してトランジスタを作製することができる。本実施の形態にて説明した作製方法によって作製したトランジスタでは、不純物半導体層の電気抵抗を従来よりも小さくすることができる。
【００８０】
以上、本実施の形態では、最も好ましい形態として、ｄ１≦ｄ２、且つｄ３＜ｄ２の場合について説明した。本実施の形態にて説明したように、ｄ１≦ｄ２、且つｄ３＜ｄ２とすることで、第１の膜に含まれる成分が第３の膜に混入することを効果的に防止することができる。ただし、本発明の一態様はこれに限定されない。すなわち、ｄ１＜ｄ２＝ｄ３であってもよい。または、ｄ１＝ｄ２＞ｄ３であってもよい。または、ｄ１＞ｄ２＞ｄ３であってもよい。
【実施例１】
【００８１】
本実施例では、実施の形態１で説明した成膜方法を適用した多層膜について説明する。本実施例では、基板１１０上に第１の膜１１２として窒化シリコン膜を形成し、第１の膜１１２にＮ２Ｏプラズマによりプラズマ処理を行い、プラズマ処理された第１の膜１１２上に第２の膜１１４として「結晶性半導体膜」と「非晶質半導体を含む膜」を順に積層して形成し、第２の膜１１４上に第３の膜１１６として不純物半導体膜を形成して多層膜を形成した。本実施例では、実施の形態１で説明した成膜方法を適用することで、第３の膜１１６として形成した不純物半導体膜の抵抗率が、劇的に低いことを示す。
【００８２】
なお、ここで、第１の膜１１２に対して行うプラズマ処理は、Ｎ２Ｏプラズマによるプラズマ処理に限定されず、酸素を含むプラズマであればよい。結晶性半導体膜である第２の膜１１４の被形成面に、酸素を含むプラズマによってプラズマ処理を行うことで、第２の膜１１４として形成される結晶性半導体膜の結晶性を高めることができる。
【００８３】
基板１１０としては、厚さ０．７ｍｍのガラス基板を用いた。
【００８４】
第１の膜１１２である窒化シリコン膜は、ＳｉＨ４、ＮＨ３、Ｎ２及びＨ２の混合ガスを用いてプラズマＣＶＤ法により、厚さ３００ｎｍで形成した。
【００８５】
第１の膜１１２に対して行うＮ２Ｏプラズマによるプラズマ処理は、Ｎ２ガスを用いてプラズマを生成させ、第１の膜１１２を該プラズマに３分間曝すことで行った。
【００８６】
第２の膜１１４の一部である「結晶性半導体膜」は、ＳｉＨ４、Ｈ２及びＡｒの混合ガスを用いてプラズマＣＶＤ法により、厚さ３０ｎｍで形成した。
【００８７】
第２の膜１１４の「結晶性半導体膜」上に形成される「非晶質半導体を含む膜」は、ＳｉＨ４、Ｈ２、Ａｒ及び希釈されたＮＨ３の混合ガスを用いてプラズマＣＶＤ法により、厚さ１７５ｎｍで形成した。なお、希釈されたＮＨ３ガスとして、ここでは、ＮＨ３をＨ２で１０００ｐｐｍまで希釈したガスを用いた。
【００８８】
第３の膜１１６の不純物半導体膜は、ＳｉＨ４、Ｈ２及び希釈されたＰＨ３の混合ガスを用いてプラズマＣＶＤ法により、厚さ２００ｎｍで形成した。なお、希釈されたＰＨ３ガスとして、ここでは、ＰＨ３をＨ２で０．５％まで希釈したガスを用いた。
【００８９】
これらの窒化シリコン膜、Ｎ２Ｏプラズマによるプラズマ処理、結晶性半導体膜、非晶質半導体を含む膜、不純物半導体膜の形成の際にチャンバー内に導入したガスの流量を表１に示す。
【００９０】
【表１】
【００９１】
更には、これらの窒化シリコン膜、Ｎ２Ｏプラズマによるプラズマ処理、結晶性半導体膜、非晶質半導体を含む膜、不純物半導体膜の形成条件及びＮ２Ｏプラズマ処理の条件を表２に示す。
【００９２】
【表２】
【００９３】
なお、表２において、「圧力」はチャンバー内の圧力であり、「電力」はプラズマ生成時の電力であり、「電極間隔」は、成膜時における下部電極１０２と上部電極１０４の間隔である。なお、成膜時の下部電極１０２の温度は２９０℃とし、上部電極１０４の温度は２５０℃とした。
【００９４】
不純物半導体膜の形成時における「電極間隔」は、実施の形態１で説明した成膜方法を適用した「実施例」と、当該成膜方法を適用していない「比較例」と、では異なるものとしている。すなわち、実施例サンプルでは、第１の膜の成膜時の電極間隔は３０ｍｍ、第２の膜（下側）の成膜時の電極間隔は１５ｍｍ、第２の膜（上側）の成膜時の電極間隔は２５ｍｍ、第３の膜の成膜時の電極間隔は１５ｍｍである。すなわち、実施例サンプルでは、ｄ１＞ｄ２＞ｄ３である。一方で、比較例サンプルでは、第１の膜の成膜時の電極間隔は３０ｍｍ、第２の膜（下側）の成膜時の電極間隔は１５ｍｍ、第２の膜（上側）の成膜時の電極間隔は２５ｍｍ、第３の膜の成膜時の電極間隔は３０ｍｍである。すなわち、比較例サンプルでは、ｄ１＝ｄ３＞ｄ２である。
【００９５】
このように形成した実施例のサンプルと比較例のサンプルの抵抗率を、四端子法により測定した。
【００９６】
実施例のサンプルでは７３．１Ω・ｃｍであったのに対し、比較例のサンプルでは４０３．２Ω・ｃｍであった。従って、実施の形態１の成膜方法を適用することで、抵抗率を１／５以下にまで低減することができる。
【００９７】
ここで、実施例のサンプルと比較例のサンプルをＳＩＭＳ（二次イオン質量分析）法により測定した結果を図１４及び図１５に示す。図１４は、比較例のＳＩＭＳ測定結果であり、図１５は、実施例のＳＩＭＳ測定結果である。なお、ここでＳＩＭＳにより濃度を測定した元素は、Ｈ、Ｎ、Ｏ、Ｆ、Ｃである。
【００９８】
図１４と図１５を比較すると、比較例のサンプル（図１４）における不純物半導体膜２１０のＮ濃度よりも実施例のサンプル（図１５）における不純物半導体膜２１０のＮ濃度が、一桁ほど値が低いことがわかる。
【００９９】
以上、本実施例にて説明したように、本発明の一態様である成膜方法を適用することで、不純物半導体膜の抵抗率を劇的に低減することができる。
【符号の説明】
【０１００】
１００ 成膜装置
１０２ 下部電極
１０４ 上部電極
１０６ チャンバー壁
１０８ 絶縁物
１１０ 基板
１１２ 第１の膜
１１２ｗ 第１の側壁膜
１１４ 第２の膜
１１４ｗ 第２の側壁膜
１１６ 第３の膜
１１６ｗ 第３の側壁膜
２００ 基板
２０２ 第１の導電層
２０４ 第１の絶縁層
２０４ｗ 第１の側壁膜
２０６ 第１の半導体膜
２０６ｗ 第２の側壁膜
２０８ 第２の半導体膜
２０８ｗ 第３の側壁膜
２１０ 不純物半導体膜
２１２ 薄膜積層体
２１４ 導電膜
２１６ 第１の半導体層
２１８ 第２の半導体層
２２０ 不純物半導体層
２２２ 第２の導電層
２２４ 第２の絶縁層
２２６ 第３の導電層
【特許請求の範囲】
【請求項１】
上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、
下部電極上に基板を配して第１の膜を成膜し、
前記第１の膜の形成時よりも上部電極と下部電極の間の距離を長くし、
前記第１の膜上に第２の膜を成膜し、
前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法。
【請求項２】
上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、
下部電極上に基板を配して第１の膜を成膜し、
前記第１の膜の形成時よりも上部電極と下部電極の間の距離を変化させずに前記第１の膜上に第２の膜を成膜し、
前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法。
【請求項３】
上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、
下部電極上に基板を配して第１の膜を成膜し、
前記第１の膜の形成時よりも上部電極と下部電極の間の距離を長くし、
前記第１の膜上に第２の膜を成膜し、
前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法。
【請求項４】
上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して絶縁膜を形成し、
前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記半導体膜上に不純物半導体膜を形成し、
前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、
前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項５】
上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して絶縁膜を形成し、
前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を変化させずに前記絶縁膜上に半導体膜を形成し、
前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記半導体膜上に不純物半導体膜を形成し、
前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、
前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項６】
上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して絶縁膜を形成し、
前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記半導体膜上に不純物半導体膜を形成し、
前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、
前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項１】
上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、
下部電極上に基板を配して第１の膜を成膜し、
前記第１の膜の形成時よりも上部電極と下部電極の間の距離を長くし、
前記第１の膜上に第２の膜を成膜し、
前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法。
【請求項２】
上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、
下部電極上に基板を配して第１の膜を成膜し、
前記第１の膜の形成時よりも上部電極と下部電極の間の距離を変化させずに前記第１の膜上に第２の膜を成膜し、
前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法。
【請求項３】
上部電極と下部電極が設けられた成膜装置により３層以上の膜を成膜する多層膜の成膜方法であって、
下部電極上に基板を配して第１の膜を成膜し、
前記第１の膜の形成時よりも上部電極と下部電極の間の距離を長くし、
前記第１の膜上に第２の膜を成膜し、
前記第２の膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記第２の膜上に第３の膜を成膜することを特徴とする成膜方法。
【請求項４】
上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して絶縁膜を形成し、
前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を変化させずに前記半導体膜上に不純物半導体膜を形成し、
前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、
前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項５】
上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して絶縁膜を形成し、
前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を変化させずに前記絶縁膜上に半導体膜を形成し、
前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記半導体膜上に不純物半導体膜を形成し、
前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、
前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項６】
上部電極と下部電極が設けられた成膜装置の下部電極上に、少なくともゲートを構成する第１の導電層が設けられた基板を配して絶縁膜を形成し、
前記絶縁膜の形成時よりも前記上部電極と前記下部電極の間の距離を長くし、
前記絶縁膜上に半導体膜を形成し、
前記半導体膜の形成時よりも前記上部電極と前記下部電極の間の前記距離を短くし、
前記半導体膜上に不純物半導体膜を形成し、
前記半導体膜及び前記不純物半導体膜を加工して積層半導体層を形成し、
前記積層半導体層中の不純物半導体層に接して、少なくともソース及びドレインを構成する第２の導電層を形成することを特徴とする薄膜トランジスタの作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１５４０３（Ｐ２０１２−１５４０３Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１０−１５２０５５（Ｐ２０１０−１５２０５５）
【出願日】平成２２年７月２日（２０１０．７．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願日】平成２２年７月２日（２０１０．７．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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