不揮発性半導体記憶装置の製造方法
【課題】微細に並べられたコンタクトのリソグラフィーマージンを確保し、更に配線とのあわせずれを解決する。
【解決手段】第一の方向に第一のピッチで交互に繰り返し配置されたストライプ状の素子領域および素子分離領域と、素子領域に接続され、第一の方向に第一のピッチで配置された導電材料からなるコンタクトプラグおよびコンタクトプラグに接続された配線とを備え、コンタクトプラグを第一の方向と直交する平面で切断した断面における幅が、配線に接続される場所での幅で定義されるコンタクト上端幅よりも、素子領域に接続される場所で定義されるコンタクト下端幅が大きく、かつ、コンタクト下端幅が、素子領域の幅よりも大きいことを特徴とする不揮発性半導体記憶装置の製造方法。ゲート間を導電材料で埋め込んだ後に、コンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成する。
【解決手段】第一の方向に第一のピッチで交互に繰り返し配置されたストライプ状の素子領域および素子分離領域と、素子領域に接続され、第一の方向に第一のピッチで配置された導電材料からなるコンタクトプラグおよびコンタクトプラグに接続された配線とを備え、コンタクトプラグを第一の方向と直交する平面で切断した断面における幅が、配線に接続される場所での幅で定義されるコンタクト上端幅よりも、素子領域に接続される場所で定義されるコンタクト下端幅が大きく、かつ、コンタクト下端幅が、素子領域の幅よりも大きいことを特徴とする不揮発性半導体記憶装置の製造方法。ゲート間を導電材料で埋め込んだ後に、コンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特にＮＡＮＤ型電気的書き換え可能なプログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）やＮＯＲ型ＥＥＰＲＯＭのデータ転送線コンタクトに代表される、最小加工寸法で並べられたコンタクトおよび配線層の技術に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置における従来のコンタクトおよび配線層として、図８４乃至図８６にＮＡＮＤ型ＥＥＰＲＯＭの例を示す。図８４は平面パターン図であり、図８５は、図８４のＩ−Ｉ線に沿う模式的断面構造図、図８６（ａ）は図８４のＩＩ−ＩＩ線に沿う模式的断面構造図、図８６（ｂ）は図８４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図をそれぞれ示している。図８４において、メモリセルトランジスタは選択ゲートトランジスタＳＧＳとＳＧＤの間にＩ−Ｉ方向に直列に配置されている。データ転送線ＢＬはＩ−Ｉ方向に配置されている。また、ワード線ＷＬは、データ転送線ＢＬに直交する方向に配置されている。円形のコンタクトＣＳＬまたは楕円形のコンタクトＣＢＬがデータ転送線ＢＬに垂直な方向に並んでいる。ＩＩＩ−ＩＩＩ方向のコンタクトＣＢＬの間隔は素子領域１４８と素子分離領域１２６の幅に依存するが、例えば最小加工寸法をＦとして、２Ｆ間隔で並べられる。また、これに直交したＩ−Ｉ方向のコンタクトの間隔は、ＩＩＩ−ＩＩＩ方向よりも大きく、例えば４０〜１００Ｆ間隔で並べられている。
【０００３】
コンタクトＣＳＬ,ＣＢＬはリン等の不純物を高濃度にドープした多結晶シリコンで埋め込まれ、配線層はタングステン等の金属で埋め込まれている。配線層はここでは、データ転送線ＢＬ方向に３Ｆよりも長いデータ転送線引出し部１２２を想定しているが、勿論、更に長い直線状の稠密な金属パターンであれば良く、ビア（via）コンタクト２４とデータ転送線引出し部１２２を省略した構造で、データ転送線ＢＬを配線と考え、直接コンタクトを形成した構造でも以下は成立する。
【０００４】
リソグラフィーマージンを確保するためには、円形形状であるコンタクトの直径はＦよりも大きく、配線幅はＦであることが望ましい（２Ｆ間隔でコンタクトが並んでいる場合）。従って、データ転送線ＢＬに垂直な方向の断面（ＩＩＩ−ＩＩＩ断面）で切った場合、コンタクト直径よりも配線幅のほうが狭い。
【０００５】
キャパシタ・オーバー・ビットライン（ＣＯＢ）型のＤＲＡＭにおいて、選択トランジスタのドレインコンタクト孔をゲートに自己整合で形成し、ポリサイド膜を堆積後、反応性イオンエッチング（ＲＩＥ）技術によりドレインコンタクトとビット線とを同時形成する方法は既に開示されている（特許文献１）。
【０００６】
又、ＮＡＮＤ−ＥＥＰＲＯＭ等において、ドレイン拡散層等からの引き出し電極を、ドレインコンタクト孔形成後堆積した導電層をＲＩＥし、ドレインコンタクトと引き出し電極とを同時形成する方法は既に開示されている（特許文献２）。
【０００７】
更に又、１ＭＯＳ−１キャパシタ型ＤＲＡＭにおいて、ＭＯＳゲートの上面をエッチング停止層で覆い、平坦化絶縁膜を形成後自己整合でビット線コンタクトを設け、ポリサイド膜を被着してＲＩＥし、ビット線コンタクトとビット線を同時形成する方法は既に開示されている（特許文献３）。
【０００８】
更に又、フラッシュＥＥＰＲＯＭにおいて、第１の導電層と第２の導電層との接続部である第２のコンタクト部をドレイン領域を挟む一方の電荷蓄積電極の略上方に設け、更にビット線のコンタクト部以外のビット線幅が小さくなり、この広がったスペースに上記第２のコンタクト部を配置することにより、ビット線の必要最小配線ピッチを縮小することが可能となる構造についても既に開示されている（特許文献４）。
【特許文献１】特開平９−３２１１２４１号公報
【特許文献２】米国特許第６３１０３７４号明細書
【特許文献３】米国特許第５６７０４０４号明細書
【特許文献４】特開平５−１９８８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
素子の微細化が進むにつれて、上記のようなコンタクトを一度のリソグラフィーで形成する従来技術には次のような問題点がある。一度に光リソグラフィーで形成する場合には、当然ながら、波長による空間周波数の制限を受けるために、円形または楕円形のコンタクトが形成される。
【００１０】
第１に図８７（ａ）に示すように、ビット線コンタクトＣＢＬのリソグラフィーマージンの低下によって、ＩＩＩ−ＩＩＩ方向に配列されるビット線コンタクトＣＢＬの短絡の問題点が挙げられる。円形または楕円形のコンタクトは隣接コンタクト間距離が狭くなるとショートしやすくなる。更に、光によるリソグラフィーを用い、ポジレジストを用いた場合には、コンタクト間にも一部光による露光が行なわれるため、ＩＩＩ−ＩＩＩ線の沿う断面のコンタクト間距離が短い部分は、露光量が増大し、パターンの消失が生じやすくなる。
【００１１】
逆に、コンタクトのリソグラフィーマージンの低下を防ぐためにコンタクト径を小さくすると、リソグラフィーでコンタクトを開口することが困難になる。これは、ライン・アンド・スペース・パターンに比較し、コンタクトホールパターンでは、露光強度が小さくなるため、露光感度が低くなり、十分な焦点深度を有し、十分な露光変動許容幅を有したまま微細なコンタクトを開口するのが困難となるからである。なぜなら、任意の方向での光強度の空間周波数は、いわゆる解像限界以下になることを考えると、２つの方向に同時に解像限界の最小線幅を得ることはできないことから明らかである。よって、この問題点はリソグラフィー時にコンタクトを２軸がほぼ同じサイズの径を有する円形または楕円形に形成することに起因している。
【００１２】
第２に図８７（ｂ）や図８４乃至図８６（ａ）,（ｂ）に示すように、あわせ余裕の低下の問題点が挙げられる。隣接するコンタクト間隔が狭くなると、配線層のコンタクトに対するあわせずれのために、配線層が隣接コンタクトと短絡しやすくなる。この問題点はリソグラフィー時に配線層とコンタクトを別々に形成することに起因する。図８６（ｂ）において、領域Ｃはデータ転送線コンタクトＣＢＬとデータ転送線引出し部１２２からなる配線との余裕の低下の状態を模式的に示している。又領域Ａはデータ転送線コンタクトＣＢＬとｐ型ウェル１４０との短絡状態を模式的に示している。更に又、図８６（ａ）において、領域Ｂはソース線コンタクトＣＳＬとｐウェル１４０との短絡状態を模式的に示している。
【００１３】
更に、コンタクトは従来一層の下地に対してマスク合わせをするので、例えば、コンタクトをゲート電極に対して合わせ、即ち、直接合わせを行なうと、コンタクトはゲート電極に直交する素子領域に対しては、間接合わせ状態となる。よって、コンタクトと素子領域の合わせずれが直接合わせの合わせずれよりも√２倍以上増加し、素子領域１４８とコンタクト領域との合わせずれのために、素子分離領域１２６までコンタクトが形成され、コンタクト下のｐ型ウェル１４０までコンタクト材料が達して、ｐ型ウェル１４０とコンタクトとの間の耐圧が低下する原因となっている。一方、コンタクトを素子領域１４８に合わせを行なった場合には、ゲートとコンタクトが間接合わせとなる。このため、例えば、データ転送線コンタクトＣＢＬと選択ゲートトランジスタＳＧＤとの短絡を防ぐために、合わせ余裕を大きく確保する必要があり、データ転送線ＢＬ方向のメモリセルアレイ長が長くなり、チップ面積が増大するという大きな問題点となっていた。
【００１４】
本発明の目的は、特にＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭのデータ転送線コンタクトに代表される、最小加工寸法で並べられ、微細化されたコンタクト及び配線層のリソグラフィーマージンを確保できる不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、酸化膜からなる側壁絶縁膜を堆積する工程と、前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、前記半導体基板の全面にバリア絶縁膜を堆積する工程と、前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、前記第1の層間膜を平坦化する工程と、周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、前記半導体基板の全面に第１の導電材料を堆積する工程と、マスク絶縁膜を前記第１の導電材料上に堆積し、第２のフォトレジストをパターニングする工程と、前記第２のフォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を形成する工程とを備える不揮発性半導体記憶装置の製造方法が提供される。
【００１６】
本発明の他の態様によれば、請求項１に記載の不揮発性半導体記憶装置の製造方法において、前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、前記周辺回路部の前記周辺トランジスタのソース・ドレイン拡散層に対して周辺トランジスタコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程とを更に有する不揮発性半導体記憶装置の製造方法が提供される。
【００１７】
本発明の他の態様によれば、素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、酸化膜からなる側壁絶縁膜を堆積する工程と、前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、前記半導体基板の全面にバリア絶縁膜を堆積する工程と、前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、前記第1の層間膜を平坦化する工程と、周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、前記半導体基板の全面に第１の導電材料を堆積する工程の後に、前記第１の導電材料をエッチバックする工程と、フォトリソグラフィーとエッチングによって周辺トランジスタコンタクト孔を開口する工程と、第２の導電材料を堆積する工程と、マスク絶縁膜を前記第２の導電材料上に堆積し、フォトレジストをパターニングする工程と、前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、前記マスク絶縁膜をエッチングマスクとして前記第２の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線、周辺トランジスタのソース・ドレイン拡散層に対する周辺トランジスタコンタクトを形成する工程と、第２の層間膜を堆積し、必要に応じて平坦化する工程と、周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
【００１８】
本発明の他の態様によれば、素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、酸化膜からなる側壁絶縁膜を堆積する工程と、前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、前記半導体基板の全面にバリア絶縁膜を堆積する工程と、前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、前記第１の層間膜を平坦化する工程と、中間絶縁膜を堆積する工程と、メモリセルアレイ部と周辺回路部の両方において、フォトレジストを同時にパターニングする工程と、前記中間絶縁膜および前記選択トランジスタ間の前記第１の層間膜を前記バリア絶縁膜に対する選択性を有するエッチング条件を用いて、エッチング除去する工程と、前記フォトレジストを除去した後にエッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および半導体基板上のバリア絶縁膜を除去する工程と、前記半導体基板の全面に第１の導電材料を堆積する工程と、マスク絶縁膜を、第１の導電材料上に堆積し、フォトレジストをパターニングする工程と、前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を同一の前記第１の導電材料によって形成する工程と、前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１９】
ＮＡＮＤ型ＥＥＰＲＯＭ等において、ゲート間を導電材料で埋め込んだ後に、導電材料をエッチング加工することでコンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成することによって、微細化されたコンタクトにおけるリソグラフィーマージンを確保し、更に配線とのあわせずれの問題を解決することができる。
【発明を実施するための最良の形態】
【００２０】
ＮＡＮＤ型ＥＥＰＲＯＭ等において、ゲート間を導電材料で埋め込んだ後に、導電材料をエッチング加工することでコンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成する。微細化されたコンタクトにおけるリソグラフィーマージンを確保し、更に配線とのあわせずれの問題を解決する不揮発性半導体記憶装置の製造方法を提供する。
【００２１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２２】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置を図１乃至図４を用いて説明する。第１の実施の形態における不揮発性半導体記憶装置は、図１(ａ)に示すように、同一半導体基板上にメモリセルアレイ部１と、周辺回路部２とを備えている。メモリセルアレイ部１は図１(ｂ)に示すようなＮＡＮＤ型構造を有しており、２つの電流端子間、ここでは共通ソース線ＳＬとビット線ＢＬ間に、選択トランジスタＳ１,Ｓ２を介して、複数のメモリセルＭ０〜Ｍ１５が直列に接続された構成で１個のＮＡＮＤセルユニット２０を形成する。
【００２３】
図２はメモリセルアレイ部１の部分的な平面図である。図３(ａ),(ｂ),(ｃ)はそれぞれ図２の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。尚、図２と図３（ａ）は、直列に接続されたメモリセルトランジスタからなるＮＡＮＤセルユニット２０の一部を省略して示しているため、Ｉ−Ｉ線方向に正確に対応するものではなく、模式的に示した図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルは、図３（ａ）に示すように、フローティングゲート４とコントロールゲート６を備える積層型構造を有する。更に又、メモリセルは、図３（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタＳ２,Ｓ１を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタＳ１間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタＳ２間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００２４】
ソース側選択トランジスタＳ２間に埋め込まれた導電材料はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。導電材料の上部は広がって選択トランジスタ上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００２５】
ドレイン側選択トランジスタＳ１間に埋め込まれた導電材料のビット線ＢＬと直交する断面ＩＩ−ＩＩが図３(ｂ)である。導電材料は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクトプラグ４５を形成する。ビット線コンタクトプラグ４５は、図３（ｂ）に示すように、引き出し線２２と共通領域となる上部領域４７とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００２６】
ビット線コンタクトプラグ４５の導電材料は上部が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図２及び図３（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００２７】
また、周辺回路部２のトランジスタは、図４に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺回路部２のトランジスタは、図３（ｂ）に示すビット線コンタクトプラグ４５とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【００２８】
（第１の実施の形態の製造方法）
図５乃至図２０を用いて、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。図５乃至図２０に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。
【００２９】
（ａ）公知の方法で半導体基板４０上にウェル、ストライプ状の素子分離領域（トレンチ）２６、メモリセルトランジスタ５０と選択トランジスタ５２、および周辺トランジスタ５４を形成する（図５（ａ）〜（ｄ））。
【００３０】
（ｂ）つぎにフローティングゲート電極４およびコントロールゲート電極６をマスクとしてソース、ドレイン拡散層３８を形成する(図６（ａ）〜（ｄ）)。
【００３１】
（ｃ）つぎに例えば厚さ２０〜２００ｎｍ程度の酸化膜からなる側壁絶縁膜４４を堆積する（図７（ａ）〜（ｄ））。このとき、メモリセル間が側壁絶縁膜４４で埋め込まれることが望ましい。つまり側壁絶縁膜４４の厚さはメモリセル間スペースの１/２以上の厚さであることが望ましい。
【００３２】
（ｄ）次に異方性エッチングによって側壁絶縁膜４４をエッチングし、選択トランジスタ５２の側壁およびメモリセルトランジスタ５０間に側壁絶縁膜４４が残るようにする（図８（ａ）〜（ｄ））。
【００３３】
（ｅ）次に半導体基板４０の全面にバリア絶縁膜２８を堆積する。バリア絶縁膜２８は例えば厚さ５〜５０ｎｍ程度のシリコン窒化膜で形成される。バリア絶縁膜２８は後の工程で堆積される第１の層間膜３０とエッチング選択性をもった絶縁膜である必要がある（図９（ａ）〜（ｄ））。
【００３４】
（ｆ）次に第１の層間膜３０でゲート間のスペースを埋め込む（図１０（ａ）〜（ｄ））。
【００３５】
（ｇ）化学的機械的研磨技術（ＣＭＰ）などの方法で第１の層間膜３０を平坦化する（図１１（ａ）〜（ｄ））。
【００３６】
（ｈ）次に周辺回路部２をフォトレジスト５５で覆った状態で選択トランジスタ５２間の、第１の層間膜３０をエッチング除去する。エッチングは等方性エッチングでも異方性エッチングでもよいが、バリア絶縁膜２８をエッチングしない程度の、バリア絶縁膜２８に対する選択性を有するエッチング条件を用いる必要がある。このようなエッチング条件を用いることでバリア絶縁膜２８に覆われた側壁絶縁膜４４はエッチングされない（図１２（ａ）〜（ｄ））。
【００３７】
（ｉ）フォトレジスト５５を除去した後に異方性エッチングによって選択トランジスタ５２上、メモリセルトランジスタ５０上および半導体基板４０上のバリア絶縁膜２８を除去し、選択トランジスタ５２および周辺トランジスタ５４のゲート側壁のバリア絶縁膜２８は残す（図１３（ａ）〜（ｄ））。等方性エッチングを用いることでゲート側壁のバリア絶縁膜２８も除去してもよい。
【００３８】
（ｊ）次に、不純物をドープしたポリシリコンまたはアモルファスシリコンまたはチタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる導電材料５６を５０〜５００ｎｍの厚さで堆積する。導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある(図１４（ａ）〜（ｄ）)。
【００３９】
（ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜４２を１０〜５００ｎｍの厚さで、導電材料５６の上に堆積し、フォトレジスト５８をパターニングする（図１５（ａ）〜（ｄ））。このとき、フォトレジスト５８のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００４０】
（ｌ）次にフォトレジスト５８をマスクとしてマスク絶縁膜４２をパターニングする（図１６（ａ）〜（ｄ））。
【００４１】
（ｍ）次にマスク絶縁膜４２をエッチングマスクとして導電材料５６を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２を同一の導電材料５６によって形成する（図１７（ａ）〜（ｄ））。図１７（ｂ）に示すように、異方性エッチングの条件を調節して、ビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００４２】
（ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する（図１８（ａ）〜（ｄ））。
【００４３】
（ｏ）次に周辺回路部２の周辺トランジスタのソース・ドレイン拡散層３８に対して周辺トランジスタコンタクト３４と、メモリセルアレイ部１のビアコンタクト２４を同時に形成する（図１９（ａ）〜（ｄ））。
【００４４】
（ｐ）次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図２０（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第１の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００４５】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置を図２１乃至図２３を用いて説明する。第１の実施の形態と異なる点は、選択トランジスタ５２間を埋めた導電材料５６（第１の導電材料）の上に、第２の導電材料６１が形成されている点である。ここで第1の導電材料５６は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンであり、第２の導電材料６１はＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。このように第１の導電材料５６よりも抵抗率の低い第２の導電材料６１を、第１の導電材料５６の上部に接続して配置することで、ビット線コンタクトプラグ４５および引き出し線２２、及びソース線の抵抗を小さくすることが可能となり、不揮発性半導体記憶装置を高性能化できる。
【００４６】
図２１はメモリセルアレイ部の部分的な平面図である。図２２(ａ),(ｂ),(ｃ)はそれぞれ図２１の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルは、図２２（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタＳ２,Ｓ１を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタＳ１間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタＳ２間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００４７】
ソース側選択トランジスタＳ２間に埋め込まれた導電材料はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。導電材料の上部は広がって選択トランジスタＳ２上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００４８】
ドレイン側選択トランジスタＳ１間に埋め込まれた導電材料のビット線ＢＬと直交する断面ＩＩ−ＩＩが図２２(ｂ)である。導電材料は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクトプラグ４５を形成する。ビット線コンタクトプラグ４５は、図２２（ｂ）に示すように、引き出し線２２と共通領域となる第２の導電材料６１とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００４９】
ビット線コンタクトプラグ４５の導電材料は上部および第２の導電材料６１が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図２１及び図２２（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００５０】
また、周辺回路部における周辺トランジスタ５４は、図２３に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺トランジスタ５４は、図２２（ｂ）に示すビット線コンタクトプラグ４５とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【００５１】
（第２の実施の形態の製造方法）
図２４乃至図３０を用いて第２の実施の形態の不揮発性半導体記憶装置の製造方法を説明する。図２４乃至図３０に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。図２４乃至図３０は、第１の実施の形態の図１４乃至図２０に対応する。図２４の前工程までは第１の実施の形態と同じであるため説明を省略する。
【００５２】
第２の実施の形態の製造方法において特徴的な点は、選択トランジスタ５２間を第１の導電材料５６で埋め込む図２４の工程（図１４の工程に対応する）の後に、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積された例えば厚さ１０〜３００ｎｍのタングステン、アルミ、銅等の金属材料からなる第２の導電材料６１を堆積する工程を有することである。図２４に示す工程から説明する。
【００５３】
（２ｊ）不純物をドープしたポリシリコンまたはアモルファスシリコンまたはチタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる第１の導電材料５６を５０〜５００ｎｍの厚さで堆積する。第１の導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある。つぎに上述の通り、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積された例えば厚さ１０〜３００ｎｍのタングステン、アルミ、銅等の金属材料からなる第２の導電材料６１を堆積する(図２４（ａ）〜（ｄ）)。
【００５４】
（２ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜６２を１０〜５００ｎｍの厚さで、第２の導電材料６１の上に堆積し、フォトレジスト６４をパターニングする（図２５（ａ）〜（ｄ））。このとき、フォトレジスト６４のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００５５】
（２ｌ）次にフォトレジスト６４をマスクとしてマスク絶縁膜６２をパターニングする（図２６（ａ）〜（ｄ））。
【００５６】
（２ｍ）次にマスク絶縁膜６２をエッチングマスクとして第２の導電材料６１および第１の導電材料５６を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２を第２の導電材料６１および第１の導電材料５６によって形成する（図２７（ａ）〜（ｄ））。図２７（ｂ）に示すように、異方性エッチングの条件を調節して、ビット線コンタクトＣＢＬのビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００５７】
（２ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する（図２８（ａ）〜（ｄ））。
【００５８】
（２ｏ）次に周辺回路部の周辺トランジスタ５４のソース・ドレイン拡散層３８に対して周辺トランジスタコンタクト３４と、メモリセルアレイ部のビアコンタクト２４を同時に形成する（図２９（ａ）〜（ｄ））。
【００５９】
（２ｐ）次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図３０（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００６０】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置を図３１乃至図３３を用いて説明する。本発明の第３の実施の形態に係る不揮発性半導体記憶装置において特徴的な点は、図３２（ａ）に示すように、選択トランジスタ５２間を埋め込み、ビット線コンタクト４６を構成する第１の導電材料５６が、選択トランジスタ５２上には配置されない点である。更に、図３２（ａ）に示すように、第１の導電材料５６の上に、第１の導電材料５６に接触して配置された第２の導電材料６１が、選択トランジスタ５２およびメモリセルトランジスタ５０上に広がって配置され、ソース線ＳＬの一部およびビット線コンタクトＣＢＬの引き出し配線２２を形成している点である。また、図３３に示すように、周辺トランジスタ５４の周辺トランジスタコンタクト３４が、第２の導電材料６１によって形成され、とくに周辺回路の周辺トランジスタコンタクト３４（６１）とビット線コンタクトＣＢＬの引き出し線２２が同層に形成されていることに特徴がある。周辺トランジスタ５４は更に、メモリセル部のビアコンタクト２４とビット線ＢＬと同層に形成されたビアコンタクト２５と配線層３６を有している。
【００６１】
第３の実施の形態のように構成することで、第１の実施の形態及び第２の実施の形態の効果に加えて工程増無く、周辺トランジスタ領域の配線層を増やすことが可能となり、周辺回路部の高密度化および高性能化が実現される。
【００６２】
図３１はメモリセルアレイ部の部分的な平面図である。図３２(ａ),(ｂ),(ｃ)はそれぞれ図３１の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルトランジスタ５０は、図３２（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタ５２（Ｓ２,Ｓ１）を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタ５２（Ｓ１）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタ５２（Ｓ２）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００６３】
ソース側選択トランジスタ５２（Ｓ２）間に埋め込まれた第１の導電材料５６はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。更に、第１の導電材料５６に接続する第２の導電材料６１が配置され、しかも、第２の導電材料６１の上部は広がって選択トランジスタ５２（Ｓ２）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００６４】
ドレイン側選択トランジスタ５２（Ｓ１）間に埋め込まれた第１の導電材料５６のビット線ＢＬと直交する断面ＩＩ−ＩＩが図２２(ｂ)である。第１の導電材料５６は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクトプラグ４５の一部を形成する。第１の導電材料５６で形成されたビット線コンタクト４６に接続して、第２の導電材料６１が配置され、しかも、第２の導電材料６１の上部は広がって選択トランジスタ５２（Ｓ１）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ビット線ＢＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００６５】
ビット線コンタクトプラグ４５は、図３２（ｂ）に示すように、引き出し線２２と共通領域となる第２の導電材料６１とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００６６】
ビット線コンタクトプラグ４５の導電材料は、第２の導電材料６１が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図３１及び図３２（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００６７】
また、周辺回路部における周辺トランジスタ５４は、図３３に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、第２の導電材料６１で形成された周辺トランジスタコンタクト３４と、第２の導電材料６１に接続するビアコンタクト２５と、ビアコンタクト２５に接触する配線層３６とから構成される。周辺トランジスタ５４の周辺トランジスタコンタクト３４は、図３２（ａ）〜（ｃ）に示す第２の導電材料６１と同時に形成され、ビアコンタクト２５はビアコンタクト２４と同時に形成され、配線層３６は、ビット線ＢＬと同層に形成されている。このように配置構成にすることで、後述する製造方法を簡単化し、製造コストを抑えることができる。
【００６８】
（第３の実施の形態の製造方法）
図３４乃至図４１を用いて、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。図３４乃至図４１に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。図３４乃至図４１は第１の実施の形態の図１４乃至図２０、或いは第２の実施の形態の図２４乃至図３０に対応する。図３４の前工程までは第１の実施の形態と同じなので説明を省略する。図３４に示す工程から説明する。
【００６９】
（３ｊ）不純物をドープしたポリシリコンまたはアモルファスシリコンまたはチタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる第１の導電材料５６を５０〜５００ｎｍの厚さで堆積する。第１の導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある（図３４（ａ）〜（ｄ））。
【００７０】
（３ｊ−１）第３の実施の形態に係る製造方法に特徴的なことは、選択トランジスタ５２間を第１の導電材料５６で埋め込む図３４の工程の後に埋め込んだ第１の導電材料をＣＭＰなどの方法でエッチバックする工程を有することである（図３５（ａ）〜（ｄ））。
【００７１】
（３ｊ−２）次にフォトリソグラフィーと異方性エッチングによって周辺トランジスタコンタクト孔６６を開口する（図３６（ａ）〜（ｄ））。
【００７２】
（３ｊ−３）次にＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積された例えば厚さ１０〜３００ｎｍのタングステン、アルミ、銅等の金属材料からなる第２の導電材料６１を堆積する。このとき第２の導電材料６１は、メモリセル部において第１の導電材料５６の上部に配置されると同時に周辺トランジスタコンタクト孔６６内に埋め込まれ、周辺トランジスタコンタクトプラグを構成する（図３７（ａ）〜（ｄ））。
【００７３】
（３ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜６２を１０〜５００ｎｍの厚さで、第２の導電材料６１の上に堆積し、フォトレジスト６４をパターニングする（図３８（ａ）〜（ｄ））。このとき、フォトレジスト６４のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００７４】
（３ｌ）次にフォトレジスト６４をマスクとしてマスク絶縁膜６２をパターニングする（図３９（ａ）〜（ｄ））。
【００７５】
（３ｍ）次にマスク絶縁膜６２をエッチングマスクとして第２の導電材料６１を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２、周辺トランジスタ５４のソース・ドレインに対する周辺トランジスタコンタクト３４を第２の導電材料６１によって形成する（図４０（ａ）〜（ｄ））。図４０（ｂ）に示すように、異方性エッチングの条件を調節して、ビット線コンタクトＣＢＬのビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００７６】
（３ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する。次に周辺回路部の周辺トランジスタ５４の周辺トランジスタコンタクト３４（６１）に対するビアコンタクト２５と、メモリセルアレイ部のビアコンタクト２４を同時に形成する。次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図４１（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第３の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００７７】
第３の実施の形態では周辺トランジスタのコンタクトプラグ形成のための図１９あるいは図２９に対応する工程は不要である。すでに図３６及び図３７に示した工程において周辺トランジスタのコンタクトプラグを形成しているためである。
【００７８】
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置を図４２乃至図４４に示す。第４の実施の形態に特徴的なことは、図４３（ａ）に示すように、ＮＡＮＤセルユニット２０全体がバリア絶縁膜２８に覆われ、選択トランジスタ５２間に埋め込まれた第１の導電材料５６の、選択トランジスタ５２上に広がっている領域と、選択トランジスタ５２のキャップ絶縁膜６９との間に例えば１０〜３００ｎｍの厚さのシリコン酸化膜またはシリコン窒化膜からなる中間絶縁膜６８が配置されていることである。また、図４４に示すように、周辺トランジスタ５４の周辺トランジスタコンタクト３４が、第１の導電材料５６によって形成され、とくに周辺回路の周辺トランジスタコンタクト３４（５６）とビット線コンタクトＣＢＬの引き出し線２２が同層に形成されていることに特徴がある。周辺トランジスタ５４は更に、メモリセル部のビアコンタクト２４とビット線ＢＬと同層に形成されたビアコンタクト２５と配線層３６を有している。このような中間絶縁膜６８を備える構成によって、配線層３６（ＢＬ）に接続される第１の導電材料５６と選択トランジスタ５２のゲート電極との間の容量を小さくすることが可能となり、不揮発性半導体記憶装置を高速に動作させることができるようになる。また、選択トランジスタ５２間を埋め込んだ第１の導電材料５６をエッチングするときに中間絶縁膜６８がエッチングストッパとして機能するので、選択トランジスタ５２、メモリセルトランジスタ５０、周辺トランジスタ５４の上部がエッチングされることが無くなり加工マージンが増大し、歩留まりが向上する効果がある。
【００７９】
図４２はメモリセルアレイ部の部分的な平面図である。図４３(ａ),(ｂ),(ｃ)はそれぞれ図４３の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルトランジスタ５０は、図４３（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタ５２（Ｓ２,Ｓ１）を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタ５２（Ｓ１）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタ５２（Ｓ２）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬ（５６）を形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００８０】
ソース側選択トランジスタ５２（Ｓ２）間に埋め込まれた第１の導電材料５６はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。更に、第１の導電材料５６の上部は中間絶縁膜６８を介在して広がりを持って形成され、選択トランジスタ５２（Ｓ２）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００８１】
ドレイン側選択トランジスタ５２（Ｓ１）間に埋め込まれた第１の導電材料５６のビット線ＢＬと直交する断面ＩＩ−ＩＩが図４３(ｂ)である。第１の導電材料５６は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクト４６を形成する。第１の導電材料５６で形成されたビット線コンタクト４６の上部は中間絶縁膜６８を介在して広がりを持って形成され、選択トランジスタ５２（Ｓ１）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ビット線ＢＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００８２】
ビット線コンタクト４６は、図４３（ｂ）に示すように、上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクト４６が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクト４６形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００８３】
ビット線コンタクト４６の第１の導電材料５６は、中間絶縁膜６８を介して、選択トランジスタ５２及びメモリセルトランジスタ５０上に張り出した形状となっており、図４２及び図４３（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００８４】
また、周辺回路部における周辺トランジスタ５４は、図４４に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、中間絶縁膜６８と、第２の層間膜３２と、第１の導電材料５６で形成された周辺トランジスタコンタクト３４と、第１の導電材料５６に接続するビアコンタクト２５と、ビアコンタクト２５に接触する配線層３６とから構成される。周辺トランジスタ５４の周辺トランジスタコンタクト３４は、図４３（ａ）〜（ｃ）に示す第１の導電材料５６と同時に形成され、ビアコンタクト２５はビアコンタクト２４と同時に形成され、配線層３６は、ビット線ＢＬと同層に形成されている。このように配置構成にすることで、後述する製造方法を簡単化し、製造コストを抑えることができる。
【００８５】
（第４の実施の形態の製造方法）
図４５乃至図５４を用いて、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。図４５乃至図５４に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。図４５乃至図５４は第１の実施の形態の図１１乃至図２０に対応する。図４５の前工程までは第１の実施の形態と同じなので説明を省略する。図４５に示す工程から説明する。
【００８６】
（４ｇ）ＣＭＰなどの方法で第１の層間膜３０を平坦化する（図４５（ａ）〜（ｄ））。第４の実施の形態に係る不揮発性半導体記憶装置の製造方法に特徴的なことは、第１の層間膜３０をＣＭＰによって平坦化する上記プロセスにある。
【００８７】
（４ｇ−１）その後、例えば１０〜３００ｎｍの厚さのシリコン酸化膜またはシリコン窒化膜からなる中間絶縁膜６８を堆積する（図４６（ａ）〜（ｄ））。
【００８８】
（４ｇ−２）つぎにフォトリソグラフィーによりフォトレジスト６７をパターニングする（図４７（ａ）〜（ｄ））。ここで、図４７（ｂ）および図４７（ｄ）に示すように、パターニングは、メモリセルアレイ部と周辺回路部の両方において、同時に行う。
【００８９】
（４ｈ）次に異方性エッチングを行うことで、中間絶縁膜６８および選択トランジスタ５２間の第１の層間膜３０をエッチング除去する。エッチングは等方性エッチングでも異方性エッチングでもよいが、バリア絶縁膜２８をエッチングしない程度の、バリア絶縁膜２８に対する選択性を有するエッチング条件を用いる必要がある。このようなエッチング条件を用いることでバリア絶縁膜２８に覆われた側壁絶縁膜４４はエッチングされない（図４８（ａ）〜（ｄ））。
【００９０】
（４ｉ）フォトレジスト６７を除去した後に異方性エッチングによって選択トランジスタ５２上、メモリセルトランジスタ５０上および半導体基板４０上のバリア絶縁膜２８を除去し、選択トランジスタ５２および周辺トランジスタ５４のゲート側壁のバリア絶縁膜２８は残す（図４９（ａ）〜（ｄ））。等方性エッチングを用いることでゲート側壁のバリア絶縁膜２８も除去してもよい。
【００９１】
（４ｊ）次に、不純物をドープしたポリシリコンまたはアモルファスシリコンまたはＴｉ、タンタルＴａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる第１の導電材料５６を５０〜５００ｎｍの厚さで堆積する。導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある(図５０（ａ）〜（ｄ）)。
【００９２】
（４ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜６２を１０〜５００ｎｍの厚さで、第１の導電材料５６の上に堆積し、フォトレジスト７０をパターニングする（図５１（ａ）〜（ｄ））。このとき、フォトレジスト７０のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００９３】
（４ｌ）次にフォトレジスト７０をマスクとしてマスク絶縁膜６２をパターニングする（図５２（ａ）〜（ｄ））。
【００９４】
（４ｍ）次にマスク絶縁膜６２をエッチングマスクとして第１の導電材料５６を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２を同一の導電材料５６によって形成する線コンタクトＣＢＬ（図５３（ａ）〜（ｄ））。図５３（ｂ）に示すように、異方性エッチングの条件を調節して、ビットのビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００９５】
（４ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する。次に周辺回路部の周辺トランジスタの周辺トランジスタコンタクト３４に対するビアコンタクト２５と、メモリセルアレイ部のビアコンタクト２４を同時に形成する。次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図５４（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第４の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００９６】
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置を図５５乃至図５８を用いて説明する。第５の実施の形態における不揮発性半導体記憶装置は、図５５に示すように、ＮＯＲ型回路構成のＥＥＰＲＯＭに関係する。メモリセルアレイ部は図５５に示すようなＮＯＲ型回路構造を有しており、２つの電流端子間、ここでは共通ソース線ＳＬとビット線ＢＬ間に、メモリセルが並列に接続された構成を有する。各メモリセルのゲートはワード線ＷＬに接続され、ワード線ＷＬの駆動によって、メモリセルが選択される。図５６はメモリセルアレイ部の部分的な平面図である。図５７、図５８、図５９はそれぞれ図５６の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。図５７に示すように、直列に接続された２個のメモリセルにおいて、拡散層３８からなるソース領域がソース線ＳＬ（５６）に接続され、両端のドレイン領域が第１の導電層５６およびビアコンタクト２４を介してビット線ＢＬに接続されている。隣り合うメモリセルトランジスタ間には、側壁絶縁膜４４を介して第１の導電材料５６からなるビット線コンタクト４６が埋め込まれ、ビット線コンタクトＣＢＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００９７】
メモリトランジスタ間に埋め込まれた導電材料のビット線ＢＬと直交する断面ＩＩ−ＩＩが図５８である。導電材料は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクト４６を形成する。又、ビット線コンタクト４６は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクト４６が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクト４６形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００９８】
ソース線ＳＬは、図５９に示すように、素子分離領域２６に挟まれた拡散層３８が連続的に接続された構造から形成されている。具体的には、素子分離領域２６と半導体基板４０との界面をＩＩＩ−ＩＩＩ線方向に拡散層を用いて連続的に接続し、拡散層３８の上部において第１の導電材料５６に接続することで、ソース線ＳＬ（５６）を形成する。
【００９９】
ビット線コンタクト４６の導電材料は、図５７に示すように、上部がメモリセルトランジスタ上に張り出した形状となっており、更に、ビアコンタクト２４を介してビット線ＢＬに接続されている。
【０１００】
また、周辺回路部のトランジスタは、図６０に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺回路部のトランジスタは、図５７に示すビット線コンタクト４６とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【０１０１】
（第６の実施の形態）
第１乃至第５の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタの構造はいずれにおいても、フローティングゲート構造を有する積層型メモリセル構造を有していたが、メモリセルトランジスタを金属／酸化膜／窒化膜／酸化膜／半導体（ＭＯＮＯＳ）の積層構造によって形成したＭＯＮＯＳ構造を採用することもできる。
【０１０２】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置は、図６１に示すように、基本的なメモリセルトランジスタをＭＯＮＯＳ構造で形成する以外は、図３（ａ）と同様のＮＡＮＤ型ＥＥＰＲＯＭを構成しており、実質的に第１の実施の形態と同様である。また、図６１に対応する不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図は図６２に示すと通りであるが、実質的に第１の実施の形態における図４と同様である。図６１のメモリセルトランジスタ部分Ｍは、図６３に示すように、マスク絶縁膜１６と、ゲート電極１４と、ＭＯＮＯＳ用トップ絶縁膜１２と、電荷蓄積絶縁膜１１と、トンネル絶縁膜１０と、半導体基板４０と、拡散層３８とを備える。
【０１０３】
ビット線コンタクトプラグ４５は、第１の実施の形態と同様、図３（ｂ）に示すように、引き出し線２２と共通領域となる上部領域４７とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【０１０４】
ビット線コンタクトプラグ４５の導電材料は上部が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図２及び図６１に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【０１０５】
また、周辺回路部２のトランジスタは、図６２に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺回路部２のトランジスタは、ビット線コンタクトプラグ４５とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【０１０６】
以上、第１の実施の形態乃至第６の実施の形態では、コンタクトプラグと引き出し配線が、同一材料によって形成されている例を説明したが、トランジスタ間を埋め込んだ導電材料をエッチング加工してコンタクトプラグを形成することによる効果は、コンタクトプラグと引き出し配線を異種の材料で形成した場合にも得ることができる。つまり、トランジスタ間をあらかじめ導電材料で埋め込むことで、絶縁膜で埋め込んだ場合の埋め込み不良の問題を解決することができる。また、コンタクトプラグを順テーパーに加工して、コンタクトプラグの上端の幅より下端の幅を広くすることで、コンタクトプラグ形成時のリソグラフィーマージンおよび加工マージンを大きくし、かつ半導体素子領域とコンタクトプラグとの接触抵抗を小さくすることができる。このとき、コンタクトプラグと半導体素子領域との接続部において、コンタクトプラグ幅を半導体素子領域幅より広くすることが望ましい。
【０１０７】
（第７の実施の形態）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置として、６４ＭビットＮＡＮＤ型フラッシュメモリの模式的回路構成は、図６４に示すように、ＮＡＮＤストリングのビット線側にそれぞれ２本の選択ゲート線ＳＳＬ１，ＳＳＬ２を備え、ソース側にそれぞれ２本の選択ゲート線ＧＳＬ１,ＧＳＬ２を備える。図６４において、ＮＡＮＤ型メモリセルアレイからなるブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図６４において、選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬ１,ＧＳＬ２に対して平行にワード線ＷＬ０,ＷＬ１,…,ＷＬ１４,ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０,ＢＬ１,…,ＢＬ４２２３が配置されている。
【０１０８】
（第８の実施の形態）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置として、ＡＮＤ型フラッシュメモリの模式的回路構成は、図６５に示すように、ＡＮＤ型メモリセルアレイのソース側にそれぞれ２本の選択ゲート線ＳＧＳ１，ＳＧＳ２を備え、ビット線側にそれぞれ２本の選択ゲート線ＳＧＤ１,ＳＧＤ２を備える。図６５において、ＡＮＤ型メモリセルアレイの周辺には、ボトム・ページバッファ３０２、ワードラインドライバ３００、選択ゲート制御回路３０１が配置されている。また、ＡＮＤ型メモリセルアレイにおいて、ビット線線ＢＬ０,ＢＬ１,…,ＢＬ４２２３と直交してワード線線ＷＬ０,ＷＬ１,…,ＷＬ１４,ＷＬ１５が配置され、各ワード線にはメモリセルが接続されている。図６５において、点線で囲まれた領域３０３がＡＮＤ型メモリセルユニットを示している。
【０１０９】
ＡＮＤ型の名称は、接続方式がＮＯＲ型と同じ並列接続であり、論理方式がＮＯＲ型と反転していることに由来する。ＡＮＤ型フラッシュメモリのユニットは、サブビット線ＳＵＤとサブソース線ＳＵＳの間に並列に挿入された、例えば、６４メガビットＡＮＤ型フラッシュメモリの場合、１２８個の単位セルと、サブビット線ＳＵＤをビット線に接続するビット線側選択トランジスタＳＧＤ１,ＳＧＤ２と、サブソース線ＳＵＳをソース線ＣＳに接続するソース線側選択トランジスタＳＧＳ１,ＳＧＳ２で構成される。このメモリセルアレイの特徴は、ビット線ＢＬ０,ＢＬ１,…,ＢＬ４２２３、ソース線ＣＳの配線が階層化され、サブビット線ＳＵＤ、サブソース線ＳＵＳを拡散層で形成した擬似コンタクトレスの構造をとっていることである。
【０１１０】
（第９の実施の形態）
分割ビットライン（ＤＩ）ＮＯＲ型フラッシュメモリは、ＮＡＮＤ型フラッシュメモリと同じく単一電源動作で、書き換えスピードが高速で、メモリセルサイズが小さい特長と、ＮＯＲ型フラッシュメモリのランダムアクセスが高速な特長を合わせ持つ。メモリアレイ内のビット線とサブビット線ＳＵＤを階層構造にしており、ＤＩＮＯＲ型フラッシュメモリのユニットは、ＡＮＤ型のメモリセルユニットとほぼ等しい。メモリセルはＮＯＲ型やＮＡＮＤ型のメモリセルと同じく、スタックゲート型であり、メモリセルのドレインがポリシリコンで形成されたサブビット線ＳＵＤに並列に接続される。例えば、１６メガビットＤＩＮＯＲ型フラッシュメモリの場合、副ビット線には６４個のメモリセルが接続されている。メモリセルとの接続をポリシリコンと拡散層との埋め込みコンタクトで形成したことにより、メモリセルサイズの縮小化を計っている。メモリセルへの書き込み／消去のメカニズムは、ＡＮＤ型フラッシュメモリの書き込み／消去のメカニズムと同じであり、ファウラー−ノルドハイム（ＦＮ）トンネル電流で行なう。メモリセルの書き込みは、浮遊ゲートの電子をドレイン側へＦＮトンネル電流を用いて引き抜くことにより行われる。消去は基板から浮遊ゲートへチャネル全面のＦＮトンネル電流で注入する。
【０１１１】
本発明の第９の実施の形態に係る不揮発性半導体記憶装置として、ＤＩＮＯＲ型フラッシュメモリの模式的回路構成は、図６６に示すように、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１,・・・,ＢＬ２０４７とサブビット線ＳＵＤを階層構造として形成し、ビット線とサブビット線ＳＵＤ間をそれぞれ選択ゲート線ＳＧＬ０１,ＳＧＬ０２,選択ゲート線ＳＧＬ１１,ＳＧＬ１２を介して接続している。即ち、ボトムページ側において、それぞれ２本の選択ゲート線ＳＧＬ１１，ＳＧＬ１２を備え、トップページ側において、それぞれ２本の選択ゲート線ＳＧＬ０１,ＳＧＬ０２を備える。図６６において、ＤＩＮＯＲ型メモリセルアレイの周辺には、ボトム・ページバッファ３１２、ワードラインドライバ３１０、選択ゲート制御回路３１１が配置されている。また、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線線ＢＬ０，ＢＬ１,・・・,ＢＬ２０４７と直交してワード線ＷＬ０,ＷＬ１,…,ＷＬ６３が配置され、各ワード線にはメモリセルが接続されている。また、各メモリセルのソース領域は電気的に共通に接続されて、ソースラインＳＬに共通接続されている。図３１において、点線で囲まれた領域３１３がＤＩＮＯＲ型メモリセルユニットを示している。尚、図６６において、黒丸●は拡散層領域を示し、白丸○はコンタクト領域を示す。
【０１１２】
（第１０の実施の形態）
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１１３】
ページモードとは、図６７に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図６７において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【０１１４】
これに対して、バイトモードとは、図６８に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１１５】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図６９に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図６９に示されている。
【０１１６】
上述した本発明の第１の実施の形態乃至第９の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。また、特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【０１１７】
（第１１の実施の形態）
（システムＬＳＩ）
本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図７０乃至図８３に示す。
【０１１８】
（適用例１）
一例として、半導体メモリデバイス５１を含むメモリカード６０は、図７０に示すように構成される。半導体メモリデバイス５１には、本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図７０に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１１９】
半導体メモリデバイス５１を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ/Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ/Ｂは、半導体メモリデバイス５１がレディーか否かを示す信号を伝達する。
【０１２０】
（適用例２）
メモリカード６０の別の具体例は、図７１に示すように、図７０のメモリカードの例とは異なり、半導体メモリデバイス５１に加えて、更に、半導体メモリデバイス５１を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
【０１２１】
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス５１との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
【０１２２】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【０１２３】
（適用例３）
更に別のメモリカード６０の構成例は、図７２に示すように、インタフェースユニット（Ｉ／Ｆ）７１，７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
【０１２４】
（適用例４）
更に別のメモリカード６０の構成例は、図７３に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４及びインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
【０１２５】
（適用例５）
更に別のメモリカード６０の構成例は、図７４に示すように、図７０或いは図７１において示された半導体メモリデバイス５１に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１２６】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図７２において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図７３において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１２７】
（適用例６）
図７１乃至図７４において示されたメモリカード６０の適用例としては、図７５に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１の実施の形態乃至第１０の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス５１として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図７１乃至図７４に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【０１２８】
（適用例７）
図７６を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図７６には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５１或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１の実施の形態乃至第１０の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２及びインタフェース回路９３を介して、ＣＰＵ９４及びバス９５を備えた回路ボード９１に接続される。
【０１２９】
（適用例８）
図７７を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５１或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１３０】
（適用例９）
図７８を参照して、別の適用例を説明する。メモリカード６０は、半導体メモリデバイス５１或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図７８は示している。
【０１３１】
（適用例１０）
本発明の第１の実施の形態乃至第１０の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図７９及び図８０に示すように、半導体メモリデバイス５１とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むインタフェース・サーキット（ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５１、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図８０において、半導体メモリデバイス５１或いはＲＯＭ４１０に対して、本発明の第１の実施の形態乃至第１０の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１３２】
（適用例１１）
更に別のＩＣカード５００の構成例は、図８１に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図８１において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第７の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１３３】
（適用例１２）
更に別のＩＣカード５００の構成例は、図８２に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１３４】
（適用例１３）
更に別のＩＣカード５００の構成例は、図８３に示すように、図３２に示した半導体メモリデバイス５１において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図８０と同様である。
【０１３５】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３６】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【０１３７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な以下のクレイムによってのみ定められるものである。
【産業上の利用可能性】
【０１３８】
本発明によれば、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
【図面の簡単な説明】
【０１３９】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の（ａ）模式的ブロック構成図、（ｂ）メモリセルアレイ部のＮＡＮＤセルユニットの回路構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図３】（ａ）図２のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図２のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図５】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図６】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図７】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図８】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図９】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１０】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１１】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１２】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１３】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１４】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１５】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１６】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１７】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１８】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１９】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２０】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図２２】（ａ）図２１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図２１のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図２１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図２４】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２５】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２６】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２７】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２８】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２９】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３０】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図３２】（ａ）図３１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図３１のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図３１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図３４】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３５】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３６】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３７】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３８】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３９】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４０】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４１】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図４３】（ａ）図４２のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図４２のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図４２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図４５】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４６】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４７】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４８】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４９】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５０】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５１】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５２】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５３】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５４】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５５】本発明の第５の実施の形態に係る不揮発性半導体記憶装置として、ＮＯＲ型ＥＥＰＲＯＭの模式的回路構成図。
【図５６】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図５７】図５６のＩ−Ｉ線に沿う模式的断面構造図。
【図５８】図５６のＩＩ−ＩＩ線に沿う模式的断面構造図
【図５９】図５６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６０】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図６１】メモリセルがＭＯＮＯＳ型構造の場合のＩ−Ｉ線に沿う模式的断面構造図。
【図６２】図６１に対応する不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図６３】図６１のメモリセル部分の拡大された模式的断面構造図。
【図６４】本発明の第７の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図６５】本発明の第８の実施の形態に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図６６】本発明の第９の実施の形態に係る不揮発性半導体記憶装置であって、分割ビットライン（ＤＩ）ＮＯＲ型フラッシュメモリで構成した例の回路構成図。
【図６７】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するページ型フラッシュメモリの模式的ブロック構成図。
【図６８】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するバイト型フラッシュメモリの模式的ブロック構成図。
【図６９】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図７０】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７１】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７２】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７３】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７４】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７５】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びカードホルダーの模式的構成図。
【図７６】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図７７】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図７８】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図７９】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図８０】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８１】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８２】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８３】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８４】従来技術に係る不揮発性半導体記憶装置の模式的平面パターン図。
【図８５】図８４のＩ−Ｉ線に沿う模式的素子断面構造図。
【図８６】（ａ）図８４のＩＩ−ＩＩ線に沿う模式的素子断面構造図。（ｂ）図８４のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図。
【図８７】（ａ）ビット線コンタクトＣＢＬのショート状態を説明する模式図。（ｂ）ビット線コンタクトＣＢＬとデータ転送線引出し部１２２との合せずれの様子を説明する模式図。
【符号の説明】
【０１４０】
１…メモリセルアレイ部
２…周辺回路（ロジック回路）部
４…フローティングゲート電極
６…コントロールゲート電極
１０…トンネル絶縁膜
１１…電荷蓄積絶縁膜
１２…ＭＯＮＯＳ用トップ絶縁膜
１４…ゲート電極
１６…マスク絶縁膜
２０…ＮＡＮＤセルユニット
２２…引き出し線
２４,２５…ビア（Ｖｉａ）コンタクト
２６,１２６…素子分離領域（トレンチ）
２８,１２８…バリア絶縁膜
３０…第１の層間膜
３２…第２の層間膜
３４…周辺トランジスタコンタクト
３６…配線層
３８,１３８…拡散層
４０,１４０…ウェル若しくは半導体基板
４２,６２…マスク絶縁膜
４４…側壁絶縁膜
４５…ビット線コンタクトプラグ
４６,４７…ビット線コンタクト
４８,１４８…素子領域
５０…メモリセル（トランジスタ）
５１…半導体メモリデバイス
５２…選択トランジスタ
５４…周辺トランジスタ
５５,５８,６４,６７,７０…フォトレジスト
５６…導電材料（第１の導電材料）
６０…メモリカード
６１…第２の導電材料
６６…周辺トランジスタコンタクト孔
６８…中間絶縁膜
６９…キャップ絶縁膜
７１,７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４,４３０…ＣＰＵ
９５…バス
１２２…データ転送線引き出し部
１３０…層間絶縁膜
２９０…トップ・ページバッファ
２９１，３０２，３１２…ボトム・ページバッファ
２９２…レフト・ロウデコーダ／チャージポンプ
２９３…ライト・ロウデコーダ／チャージポンプ
３００，３１０…ワードラインドライバ
３０１，３１１…選択ゲート制御回路
３０３…ＡＮＤ型メモリセルユニット
３５０…パーソナルコンピュータ
３１３…ＤＩＮＯＲ型メモリセルユニット
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０１…半導体メモリデバイス領域
５０２…メモリ混載ＭＰＵ
５０３,５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６,５０７，５０８，５０９…システムＬＳＩチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｍ０,Ｍ１,Ｍ２,…,Ｍ１５…メモリセルトランジスタ
Ｓ１,Ｓ２…選択トランジスタ
ＧＳＬ,ＳＳＬ,ＳＧＤ１,ＳＧＤ２,ＳＧＳ１,ＳＧＳ２,ＳＧＬ０１,ＳＧＬ０２,ＳＳＬ１,ＳＳＬ２,ＧＳＬ１,ＧＳＬ２,ＳＧＬ１１,ＳＧＬ１２…選択ゲート線
ＢＬ,ＢＬ０,ＢＬ１,ＢＬ２…,ＢＬ４２２３…ビット線
ＷＬ,ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５,…ＷＬ６３…ワード線
ＳＬ…ソース線
ＳＵＤ…サブビット線
ＳＵＳ…サブソース線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ/Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン
ＣＳＬ…ソース線コンタクト
ＣＢＬ…ビット線コンタクト
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法に係り、特にＮＡＮＤ型電気的書き換え可能なプログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ）やＮＯＲ型ＥＥＰＲＯＭのデータ転送線コンタクトに代表される、最小加工寸法で並べられたコンタクトおよび配線層の技術に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置における従来のコンタクトおよび配線層として、図８４乃至図８６にＮＡＮＤ型ＥＥＰＲＯＭの例を示す。図８４は平面パターン図であり、図８５は、図８４のＩ−Ｉ線に沿う模式的断面構造図、図８６（ａ）は図８４のＩＩ−ＩＩ線に沿う模式的断面構造図、図８６（ｂ）は図８４のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図をそれぞれ示している。図８４において、メモリセルトランジスタは選択ゲートトランジスタＳＧＳとＳＧＤの間にＩ−Ｉ方向に直列に配置されている。データ転送線ＢＬはＩ−Ｉ方向に配置されている。また、ワード線ＷＬは、データ転送線ＢＬに直交する方向に配置されている。円形のコンタクトＣＳＬまたは楕円形のコンタクトＣＢＬがデータ転送線ＢＬに垂直な方向に並んでいる。ＩＩＩ−ＩＩＩ方向のコンタクトＣＢＬの間隔は素子領域１４８と素子分離領域１２６の幅に依存するが、例えば最小加工寸法をＦとして、２Ｆ間隔で並べられる。また、これに直交したＩ−Ｉ方向のコンタクトの間隔は、ＩＩＩ−ＩＩＩ方向よりも大きく、例えば４０〜１００Ｆ間隔で並べられている。
【０００３】
コンタクトＣＳＬ,ＣＢＬはリン等の不純物を高濃度にドープした多結晶シリコンで埋め込まれ、配線層はタングステン等の金属で埋め込まれている。配線層はここでは、データ転送線ＢＬ方向に３Ｆよりも長いデータ転送線引出し部１２２を想定しているが、勿論、更に長い直線状の稠密な金属パターンであれば良く、ビア（via）コンタクト２４とデータ転送線引出し部１２２を省略した構造で、データ転送線ＢＬを配線と考え、直接コンタクトを形成した構造でも以下は成立する。
【０００４】
リソグラフィーマージンを確保するためには、円形形状であるコンタクトの直径はＦよりも大きく、配線幅はＦであることが望ましい（２Ｆ間隔でコンタクトが並んでいる場合）。従って、データ転送線ＢＬに垂直な方向の断面（ＩＩＩ−ＩＩＩ断面）で切った場合、コンタクト直径よりも配線幅のほうが狭い。
【０００５】
キャパシタ・オーバー・ビットライン（ＣＯＢ）型のＤＲＡＭにおいて、選択トランジスタのドレインコンタクト孔をゲートに自己整合で形成し、ポリサイド膜を堆積後、反応性イオンエッチング（ＲＩＥ）技術によりドレインコンタクトとビット線とを同時形成する方法は既に開示されている（特許文献１）。
【０００６】
又、ＮＡＮＤ−ＥＥＰＲＯＭ等において、ドレイン拡散層等からの引き出し電極を、ドレインコンタクト孔形成後堆積した導電層をＲＩＥし、ドレインコンタクトと引き出し電極とを同時形成する方法は既に開示されている（特許文献２）。
【０００７】
更に又、１ＭＯＳ−１キャパシタ型ＤＲＡＭにおいて、ＭＯＳゲートの上面をエッチング停止層で覆い、平坦化絶縁膜を形成後自己整合でビット線コンタクトを設け、ポリサイド膜を被着してＲＩＥし、ビット線コンタクトとビット線を同時形成する方法は既に開示されている（特許文献３）。
【０００８】
更に又、フラッシュＥＥＰＲＯＭにおいて、第１の導電層と第２の導電層との接続部である第２のコンタクト部をドレイン領域を挟む一方の電荷蓄積電極の略上方に設け、更にビット線のコンタクト部以外のビット線幅が小さくなり、この広がったスペースに上記第２のコンタクト部を配置することにより、ビット線の必要最小配線ピッチを縮小することが可能となる構造についても既に開示されている（特許文献４）。
【特許文献１】特開平９−３２１１２４１号公報
【特許文献２】米国特許第６３１０３７４号明細書
【特許文献３】米国特許第５６７０４０４号明細書
【特許文献４】特開平５−１９８８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
素子の微細化が進むにつれて、上記のようなコンタクトを一度のリソグラフィーで形成する従来技術には次のような問題点がある。一度に光リソグラフィーで形成する場合には、当然ながら、波長による空間周波数の制限を受けるために、円形または楕円形のコンタクトが形成される。
【００１０】
第１に図８７（ａ）に示すように、ビット線コンタクトＣＢＬのリソグラフィーマージンの低下によって、ＩＩＩ−ＩＩＩ方向に配列されるビット線コンタクトＣＢＬの短絡の問題点が挙げられる。円形または楕円形のコンタクトは隣接コンタクト間距離が狭くなるとショートしやすくなる。更に、光によるリソグラフィーを用い、ポジレジストを用いた場合には、コンタクト間にも一部光による露光が行なわれるため、ＩＩＩ−ＩＩＩ線の沿う断面のコンタクト間距離が短い部分は、露光量が増大し、パターンの消失が生じやすくなる。
【００１１】
逆に、コンタクトのリソグラフィーマージンの低下を防ぐためにコンタクト径を小さくすると、リソグラフィーでコンタクトを開口することが困難になる。これは、ライン・アンド・スペース・パターンに比較し、コンタクトホールパターンでは、露光強度が小さくなるため、露光感度が低くなり、十分な焦点深度を有し、十分な露光変動許容幅を有したまま微細なコンタクトを開口するのが困難となるからである。なぜなら、任意の方向での光強度の空間周波数は、いわゆる解像限界以下になることを考えると、２つの方向に同時に解像限界の最小線幅を得ることはできないことから明らかである。よって、この問題点はリソグラフィー時にコンタクトを２軸がほぼ同じサイズの径を有する円形または楕円形に形成することに起因している。
【００１２】
第２に図８７（ｂ）や図８４乃至図８６（ａ）,（ｂ）に示すように、あわせ余裕の低下の問題点が挙げられる。隣接するコンタクト間隔が狭くなると、配線層のコンタクトに対するあわせずれのために、配線層が隣接コンタクトと短絡しやすくなる。この問題点はリソグラフィー時に配線層とコンタクトを別々に形成することに起因する。図８６（ｂ）において、領域Ｃはデータ転送線コンタクトＣＢＬとデータ転送線引出し部１２２からなる配線との余裕の低下の状態を模式的に示している。又領域Ａはデータ転送線コンタクトＣＢＬとｐ型ウェル１４０との短絡状態を模式的に示している。更に又、図８６（ａ）において、領域Ｂはソース線コンタクトＣＳＬとｐウェル１４０との短絡状態を模式的に示している。
【００１３】
更に、コンタクトは従来一層の下地に対してマスク合わせをするので、例えば、コンタクトをゲート電極に対して合わせ、即ち、直接合わせを行なうと、コンタクトはゲート電極に直交する素子領域に対しては、間接合わせ状態となる。よって、コンタクトと素子領域の合わせずれが直接合わせの合わせずれよりも√２倍以上増加し、素子領域１４８とコンタクト領域との合わせずれのために、素子分離領域１２６までコンタクトが形成され、コンタクト下のｐ型ウェル１４０までコンタクト材料が達して、ｐ型ウェル１４０とコンタクトとの間の耐圧が低下する原因となっている。一方、コンタクトを素子領域１４８に合わせを行なった場合には、ゲートとコンタクトが間接合わせとなる。このため、例えば、データ転送線コンタクトＣＢＬと選択ゲートトランジスタＳＧＤとの短絡を防ぐために、合わせ余裕を大きく確保する必要があり、データ転送線ＢＬ方向のメモリセルアレイ長が長くなり、チップ面積が増大するという大きな問題点となっていた。
【００１４】
本発明の目的は、特にＮＡＮＤ型ＥＥＰＲＯＭやＮＯＲ型ＥＥＰＲＯＭのデータ転送線コンタクトに代表される、最小加工寸法で並べられ、微細化されたコンタクト及び配線層のリソグラフィーマージンを確保できる不揮発性半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、酸化膜からなる側壁絶縁膜を堆積する工程と、前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、前記半導体基板の全面にバリア絶縁膜を堆積する工程と、前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、前記第1の層間膜を平坦化する工程と、周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、前記半導体基板の全面に第１の導電材料を堆積する工程と、マスク絶縁膜を前記第１の導電材料上に堆積し、第２のフォトレジストをパターニングする工程と、前記第２のフォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を形成する工程とを備える不揮発性半導体記憶装置の製造方法が提供される。
【００１６】
本発明の他の態様によれば、請求項１に記載の不揮発性半導体記憶装置の製造方法において、前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、前記周辺回路部の前記周辺トランジスタのソース・ドレイン拡散層に対して周辺トランジスタコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程とを更に有する不揮発性半導体記憶装置の製造方法が提供される。
【００１７】
本発明の他の態様によれば、素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、酸化膜からなる側壁絶縁膜を堆積する工程と、前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、前記半導体基板の全面にバリア絶縁膜を堆積する工程と、前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、前記第1の層間膜を平坦化する工程と、周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、前記半導体基板の全面に第１の導電材料を堆積する工程の後に、前記第１の導電材料をエッチバックする工程と、フォトリソグラフィーとエッチングによって周辺トランジスタコンタクト孔を開口する工程と、第２の導電材料を堆積する工程と、マスク絶縁膜を前記第２の導電材料上に堆積し、フォトレジストをパターニングする工程と、前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、前記マスク絶縁膜をエッチングマスクとして前記第２の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線、周辺トランジスタのソース・ドレイン拡散層に対する周辺トランジスタコンタクトを形成する工程と、第２の層間膜を堆積し、必要に応じて平坦化する工程と、周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
【００１８】
本発明の他の態様によれば、素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、酸化膜からなる側壁絶縁膜を堆積する工程と、前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、前記半導体基板の全面にバリア絶縁膜を堆積する工程と、前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、前記第１の層間膜を平坦化する工程と、中間絶縁膜を堆積する工程と、メモリセルアレイ部と周辺回路部の両方において、フォトレジストを同時にパターニングする工程と、前記中間絶縁膜および前記選択トランジスタ間の前記第１の層間膜を前記バリア絶縁膜に対する選択性を有するエッチング条件を用いて、エッチング除去する工程と、前記フォトレジストを除去した後にエッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および半導体基板上のバリア絶縁膜を除去する工程と、前記半導体基板の全面に第１の導電材料を堆積する工程と、マスク絶縁膜を、第１の導電材料上に堆積し、フォトレジストをパターニングする工程と、前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を同一の前記第１の導電材料によって形成する工程と、前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１９】
ＮＡＮＤ型ＥＥＰＲＯＭ等において、ゲート間を導電材料で埋め込んだ後に、導電材料をエッチング加工することでコンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成することによって、微細化されたコンタクトにおけるリソグラフィーマージンを確保し、更に配線とのあわせずれの問題を解決することができる。
【発明を実施するための最良の形態】
【００２０】
ＮＡＮＤ型ＥＥＰＲＯＭ等において、ゲート間を導電材料で埋め込んだ後に、導電材料をエッチング加工することでコンタクトを形成する際に、エッチング時のパターンをライン状にしてコンタクトの導電材料で同時に配線層を形成する。微細化されたコンタクトにおけるリソグラフィーマージンを確保し、更に配線とのあわせずれの問題を解決する不揮発性半導体記憶装置の製造方法を提供する。
【００２１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２２】
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置を図１乃至図４を用いて説明する。第１の実施の形態における不揮発性半導体記憶装置は、図１(ａ)に示すように、同一半導体基板上にメモリセルアレイ部１と、周辺回路部２とを備えている。メモリセルアレイ部１は図１(ｂ)に示すようなＮＡＮＤ型構造を有しており、２つの電流端子間、ここでは共通ソース線ＳＬとビット線ＢＬ間に、選択トランジスタＳ１,Ｓ２を介して、複数のメモリセルＭ０〜Ｍ１５が直列に接続された構成で１個のＮＡＮＤセルユニット２０を形成する。
【００２３】
図２はメモリセルアレイ部１の部分的な平面図である。図３(ａ),(ｂ),(ｃ)はそれぞれ図２の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。尚、図２と図３（ａ）は、直列に接続されたメモリセルトランジスタからなるＮＡＮＤセルユニット２０の一部を省略して示しているため、Ｉ−Ｉ線方向に正確に対応するものではなく、模式的に示した図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルは、図３（ａ）に示すように、フローティングゲート４とコントロールゲート６を備える積層型構造を有する。更に又、メモリセルは、図３（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタＳ２,Ｓ１を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタＳ１間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタＳ２間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００２４】
ソース側選択トランジスタＳ２間に埋め込まれた導電材料はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。導電材料の上部は広がって選択トランジスタ上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００２５】
ドレイン側選択トランジスタＳ１間に埋め込まれた導電材料のビット線ＢＬと直交する断面ＩＩ−ＩＩが図３(ｂ)である。導電材料は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクトプラグ４５を形成する。ビット線コンタクトプラグ４５は、図３（ｂ）に示すように、引き出し線２２と共通領域となる上部領域４７とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００２６】
ビット線コンタクトプラグ４５の導電材料は上部が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図２及び図３（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００２７】
また、周辺回路部２のトランジスタは、図４に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺回路部２のトランジスタは、図３（ｂ）に示すビット線コンタクトプラグ４５とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【００２８】
（第１の実施の形態の製造方法）
図５乃至図２０を用いて、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。図５乃至図２０に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。
【００２９】
（ａ）公知の方法で半導体基板４０上にウェル、ストライプ状の素子分離領域（トレンチ）２６、メモリセルトランジスタ５０と選択トランジスタ５２、および周辺トランジスタ５４を形成する（図５（ａ）〜（ｄ））。
【００３０】
（ｂ）つぎにフローティングゲート電極４およびコントロールゲート電極６をマスクとしてソース、ドレイン拡散層３８を形成する(図６（ａ）〜（ｄ）)。
【００３１】
（ｃ）つぎに例えば厚さ２０〜２００ｎｍ程度の酸化膜からなる側壁絶縁膜４４を堆積する（図７（ａ）〜（ｄ））。このとき、メモリセル間が側壁絶縁膜４４で埋め込まれることが望ましい。つまり側壁絶縁膜４４の厚さはメモリセル間スペースの１/２以上の厚さであることが望ましい。
【００３２】
（ｄ）次に異方性エッチングによって側壁絶縁膜４４をエッチングし、選択トランジスタ５２の側壁およびメモリセルトランジスタ５０間に側壁絶縁膜４４が残るようにする（図８（ａ）〜（ｄ））。
【００３３】
（ｅ）次に半導体基板４０の全面にバリア絶縁膜２８を堆積する。バリア絶縁膜２８は例えば厚さ５〜５０ｎｍ程度のシリコン窒化膜で形成される。バリア絶縁膜２８は後の工程で堆積される第１の層間膜３０とエッチング選択性をもった絶縁膜である必要がある（図９（ａ）〜（ｄ））。
【００３４】
（ｆ）次に第１の層間膜３０でゲート間のスペースを埋め込む（図１０（ａ）〜（ｄ））。
【００３５】
（ｇ）化学的機械的研磨技術（ＣＭＰ）などの方法で第１の層間膜３０を平坦化する（図１１（ａ）〜（ｄ））。
【００３６】
（ｈ）次に周辺回路部２をフォトレジスト５５で覆った状態で選択トランジスタ５２間の、第１の層間膜３０をエッチング除去する。エッチングは等方性エッチングでも異方性エッチングでもよいが、バリア絶縁膜２８をエッチングしない程度の、バリア絶縁膜２８に対する選択性を有するエッチング条件を用いる必要がある。このようなエッチング条件を用いることでバリア絶縁膜２８に覆われた側壁絶縁膜４４はエッチングされない（図１２（ａ）〜（ｄ））。
【００３７】
（ｉ）フォトレジスト５５を除去した後に異方性エッチングによって選択トランジスタ５２上、メモリセルトランジスタ５０上および半導体基板４０上のバリア絶縁膜２８を除去し、選択トランジスタ５２および周辺トランジスタ５４のゲート側壁のバリア絶縁膜２８は残す（図１３（ａ）〜（ｄ））。等方性エッチングを用いることでゲート側壁のバリア絶縁膜２８も除去してもよい。
【００３８】
（ｊ）次に、不純物をドープしたポリシリコンまたはアモルファスシリコンまたはチタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる導電材料５６を５０〜５００ｎｍの厚さで堆積する。導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある(図１４（ａ）〜（ｄ）)。
【００３９】
（ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜４２を１０〜５００ｎｍの厚さで、導電材料５６の上に堆積し、フォトレジスト５８をパターニングする（図１５（ａ）〜（ｄ））。このとき、フォトレジスト５８のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００４０】
（ｌ）次にフォトレジスト５８をマスクとしてマスク絶縁膜４２をパターニングする（図１６（ａ）〜（ｄ））。
【００４１】
（ｍ）次にマスク絶縁膜４２をエッチングマスクとして導電材料５６を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２を同一の導電材料５６によって形成する（図１７（ａ）〜（ｄ））。図１７（ｂ）に示すように、異方性エッチングの条件を調節して、ビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００４２】
（ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する（図１８（ａ）〜（ｄ））。
【００４３】
（ｏ）次に周辺回路部２の周辺トランジスタのソース・ドレイン拡散層３８に対して周辺トランジスタコンタクト３４と、メモリセルアレイ部１のビアコンタクト２４を同時に形成する（図１９（ａ）〜（ｄ））。
【００４４】
（ｐ）次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図２０（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第１の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００４５】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置を図２１乃至図２３を用いて説明する。第１の実施の形態と異なる点は、選択トランジスタ５２間を埋めた導電材料５６（第１の導電材料）の上に、第２の導電材料６１が形成されている点である。ここで第1の導電材料５６は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンであり、第２の導電材料６１はＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。このように第１の導電材料５６よりも抵抗率の低い第２の導電材料６１を、第１の導電材料５６の上部に接続して配置することで、ビット線コンタクトプラグ４５および引き出し線２２、及びソース線の抵抗を小さくすることが可能となり、不揮発性半導体記憶装置を高性能化できる。
【００４６】
図２１はメモリセルアレイ部の部分的な平面図である。図２２(ａ),(ｂ),(ｃ)はそれぞれ図２１の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルは、図２２（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタＳ２,Ｓ１を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタＳ１間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタＳ２間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００４７】
ソース側選択トランジスタＳ２間に埋め込まれた導電材料はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。導電材料の上部は広がって選択トランジスタＳ２上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００４８】
ドレイン側選択トランジスタＳ１間に埋め込まれた導電材料のビット線ＢＬと直交する断面ＩＩ−ＩＩが図２２(ｂ)である。導電材料は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクトプラグ４５を形成する。ビット線コンタクトプラグ４５は、図２２（ｂ）に示すように、引き出し線２２と共通領域となる第２の導電材料６１とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００４９】
ビット線コンタクトプラグ４５の導電材料は上部および第２の導電材料６１が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図２１及び図２２（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００５０】
また、周辺回路部における周辺トランジスタ５４は、図２３に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺トランジスタ５４は、図２２（ｂ）に示すビット線コンタクトプラグ４５とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【００５１】
（第２の実施の形態の製造方法）
図２４乃至図３０を用いて第２の実施の形態の不揮発性半導体記憶装置の製造方法を説明する。図２４乃至図３０に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。図２４乃至図３０は、第１の実施の形態の図１４乃至図２０に対応する。図２４の前工程までは第１の実施の形態と同じであるため説明を省略する。
【００５２】
第２の実施の形態の製造方法において特徴的な点は、選択トランジスタ５２間を第１の導電材料５６で埋め込む図２４の工程（図１４の工程に対応する）の後に、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積された例えば厚さ１０〜３００ｎｍのタングステン、アルミ、銅等の金属材料からなる第２の導電材料６１を堆積する工程を有することである。図２４に示す工程から説明する。
【００５３】
（２ｊ）不純物をドープしたポリシリコンまたはアモルファスシリコンまたはチタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる第１の導電材料５６を５０〜５００ｎｍの厚さで堆積する。第１の導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある。つぎに上述の通り、Ｔｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積された例えば厚さ１０〜３００ｎｍのタングステン、アルミ、銅等の金属材料からなる第２の導電材料６１を堆積する(図２４（ａ）〜（ｄ）)。
【００５４】
（２ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜６２を１０〜５００ｎｍの厚さで、第２の導電材料６１の上に堆積し、フォトレジスト６４をパターニングする（図２５（ａ）〜（ｄ））。このとき、フォトレジスト６４のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００５５】
（２ｌ）次にフォトレジスト６４をマスクとしてマスク絶縁膜６２をパターニングする（図２６（ａ）〜（ｄ））。
【００５６】
（２ｍ）次にマスク絶縁膜６２をエッチングマスクとして第２の導電材料６１および第１の導電材料５６を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２を第２の導電材料６１および第１の導電材料５６によって形成する（図２７（ａ）〜（ｄ））。図２７（ｂ）に示すように、異方性エッチングの条件を調節して、ビット線コンタクトＣＢＬのビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００５７】
（２ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する（図２８（ａ）〜（ｄ））。
【００５８】
（２ｏ）次に周辺回路部の周辺トランジスタ５４のソース・ドレイン拡散層３８に対して周辺トランジスタコンタクト３４と、メモリセルアレイ部のビアコンタクト２４を同時に形成する（図２９（ａ）〜（ｄ））。
【００５９】
（２ｐ）次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図３０（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第２の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００６０】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置を図３１乃至図３３を用いて説明する。本発明の第３の実施の形態に係る不揮発性半導体記憶装置において特徴的な点は、図３２（ａ）に示すように、選択トランジスタ５２間を埋め込み、ビット線コンタクト４６を構成する第１の導電材料５６が、選択トランジスタ５２上には配置されない点である。更に、図３２（ａ）に示すように、第１の導電材料５６の上に、第１の導電材料５６に接触して配置された第２の導電材料６１が、選択トランジスタ５２およびメモリセルトランジスタ５０上に広がって配置され、ソース線ＳＬの一部およびビット線コンタクトＣＢＬの引き出し配線２２を形成している点である。また、図３３に示すように、周辺トランジスタ５４の周辺トランジスタコンタクト３４が、第２の導電材料６１によって形成され、とくに周辺回路の周辺トランジスタコンタクト３４（６１）とビット線コンタクトＣＢＬの引き出し線２２が同層に形成されていることに特徴がある。周辺トランジスタ５４は更に、メモリセル部のビアコンタクト２４とビット線ＢＬと同層に形成されたビアコンタクト２５と配線層３６を有している。
【００６１】
第３の実施の形態のように構成することで、第１の実施の形態及び第２の実施の形態の効果に加えて工程増無く、周辺トランジスタ領域の配線層を増やすことが可能となり、周辺回路部の高密度化および高性能化が実現される。
【００６２】
図３１はメモリセルアレイ部の部分的な平面図である。図３２(ａ),(ｂ),(ｃ)はそれぞれ図３１の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルトランジスタ５０は、図３２（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタ５２（Ｓ２,Ｓ１）を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタ５２（Ｓ１）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタ５２（Ｓ２）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００６３】
ソース側選択トランジスタ５２（Ｓ２）間に埋め込まれた第１の導電材料５６はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。更に、第１の導電材料５６に接続する第２の導電材料６１が配置され、しかも、第２の導電材料６１の上部は広がって選択トランジスタ５２（Ｓ２）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００６４】
ドレイン側選択トランジスタ５２（Ｓ１）間に埋め込まれた第１の導電材料５６のビット線ＢＬと直交する断面ＩＩ−ＩＩが図２２(ｂ)である。第１の導電材料５６は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクトプラグ４５の一部を形成する。第１の導電材料５６で形成されたビット線コンタクト４６に接続して、第２の導電材料６１が配置され、しかも、第２の導電材料６１の上部は広がって選択トランジスタ５２（Ｓ１）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ビット線ＢＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００６５】
ビット線コンタクトプラグ４５は、図３２（ｂ）に示すように、引き出し線２２と共通領域となる第２の導電材料６１とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００６６】
ビット線コンタクトプラグ４５の導電材料は、第２の導電材料６１が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図３１及び図３２（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００６７】
また、周辺回路部における周辺トランジスタ５４は、図３３に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、第２の導電材料６１で形成された周辺トランジスタコンタクト３４と、第２の導電材料６１に接続するビアコンタクト２５と、ビアコンタクト２５に接触する配線層３６とから構成される。周辺トランジスタ５４の周辺トランジスタコンタクト３４は、図３２（ａ）〜（ｃ）に示す第２の導電材料６１と同時に形成され、ビアコンタクト２５はビアコンタクト２４と同時に形成され、配線層３６は、ビット線ＢＬと同層に形成されている。このように配置構成にすることで、後述する製造方法を簡単化し、製造コストを抑えることができる。
【００６８】
（第３の実施の形態の製造方法）
図３４乃至図４１を用いて、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。図３４乃至図４１に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。図３４乃至図４１は第１の実施の形態の図１４乃至図２０、或いは第２の実施の形態の図２４乃至図３０に対応する。図３４の前工程までは第１の実施の形態と同じなので説明を省略する。図３４に示す工程から説明する。
【００６９】
（３ｊ）不純物をドープしたポリシリコンまたはアモルファスシリコンまたはチタン（Ｔｉ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる第１の導電材料５６を５０〜５００ｎｍの厚さで堆積する。第１の導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある（図３４（ａ）〜（ｄ））。
【００７０】
（３ｊ−１）第３の実施の形態に係る製造方法に特徴的なことは、選択トランジスタ５２間を第１の導電材料５６で埋め込む図３４の工程の後に埋め込んだ第１の導電材料をＣＭＰなどの方法でエッチバックする工程を有することである（図３５（ａ）〜（ｄ））。
【００７１】
（３ｊ−２）次にフォトリソグラフィーと異方性エッチングによって周辺トランジスタコンタクト孔６６を開口する（図３６（ａ）〜（ｄ））。
【００７２】
（３ｊ−３）次にＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積された例えば厚さ１０〜３００ｎｍのタングステン、アルミ、銅等の金属材料からなる第２の導電材料６１を堆積する。このとき第２の導電材料６１は、メモリセル部において第１の導電材料５６の上部に配置されると同時に周辺トランジスタコンタクト孔６６内に埋め込まれ、周辺トランジスタコンタクトプラグを構成する（図３７（ａ）〜（ｄ））。
【００７３】
（３ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜６２を１０〜５００ｎｍの厚さで、第２の導電材料６１の上に堆積し、フォトレジスト６４をパターニングする（図３８（ａ）〜（ｄ））。このとき、フォトレジスト６４のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００７４】
（３ｌ）次にフォトレジスト６４をマスクとしてマスク絶縁膜６２をパターニングする（図３９（ａ）〜（ｄ））。
【００７５】
（３ｍ）次にマスク絶縁膜６２をエッチングマスクとして第２の導電材料６１を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２、周辺トランジスタ５４のソース・ドレインに対する周辺トランジスタコンタクト３４を第２の導電材料６１によって形成する（図４０（ａ）〜（ｄ））。図４０（ｂ）に示すように、異方性エッチングの条件を調節して、ビット線コンタクトＣＢＬのビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００７６】
（３ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する。次に周辺回路部の周辺トランジスタ５４の周辺トランジスタコンタクト３４（６１）に対するビアコンタクト２５と、メモリセルアレイ部のビアコンタクト２４を同時に形成する。次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図４１（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第３の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００７７】
第３の実施の形態では周辺トランジスタのコンタクトプラグ形成のための図１９あるいは図２９に対応する工程は不要である。すでに図３６及び図３７に示した工程において周辺トランジスタのコンタクトプラグを形成しているためである。
【００７８】
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置を図４２乃至図４４に示す。第４の実施の形態に特徴的なことは、図４３（ａ）に示すように、ＮＡＮＤセルユニット２０全体がバリア絶縁膜２８に覆われ、選択トランジスタ５２間に埋め込まれた第１の導電材料５６の、選択トランジスタ５２上に広がっている領域と、選択トランジスタ５２のキャップ絶縁膜６９との間に例えば１０〜３００ｎｍの厚さのシリコン酸化膜またはシリコン窒化膜からなる中間絶縁膜６８が配置されていることである。また、図４４に示すように、周辺トランジスタ５４の周辺トランジスタコンタクト３４が、第１の導電材料５６によって形成され、とくに周辺回路の周辺トランジスタコンタクト３４（５６）とビット線コンタクトＣＢＬの引き出し線２２が同層に形成されていることに特徴がある。周辺トランジスタ５４は更に、メモリセル部のビアコンタクト２４とビット線ＢＬと同層に形成されたビアコンタクト２５と配線層３６を有している。このような中間絶縁膜６８を備える構成によって、配線層３６（ＢＬ）に接続される第１の導電材料５６と選択トランジスタ５２のゲート電極との間の容量を小さくすることが可能となり、不揮発性半導体記憶装置を高速に動作させることができるようになる。また、選択トランジスタ５２間を埋め込んだ第１の導電材料５６をエッチングするときに中間絶縁膜６８がエッチングストッパとして機能するので、選択トランジスタ５２、メモリセルトランジスタ５０、周辺トランジスタ５４の上部がエッチングされることが無くなり加工マージンが増大し、歩留まりが向上する効果がある。
【００７９】
図４２はメモリセルアレイ部の部分的な平面図である。図４３(ａ),(ｂ),(ｃ)はそれぞれ図４３の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。メモリセルトランジスタ５０は、図４３（ａ）に示すように、拡散層３８を介して直列に接続され、両端の選択トランジスタ５２（Ｓ２,Ｓ１）を介して、それぞれソース線ＳＬおよびビット線コンタクトＣＢＬに接続されている。隣り合う選択トランジスタ５２（Ｓ１）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料からなるビット線コンタクト４６及び引き出し線２２が埋め込まれ、ビット線コンタクトＣＢＬを形成している。同様に、隣り合う選択トランジスタ５２（Ｓ２）間には、側壁絶縁膜４４を介してコンタクトプラグ導電材料が埋め込まれ、ソース線ＳＬ（５６）を形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００８０】
ソース側選択トランジスタ５２（Ｓ２）間に埋め込まれた第１の導電材料５６はワード線ＷＬと平行な方向にライン状に形成されてソース線ＳＬを形成する。更に、第１の導電材料５６の上部は中間絶縁膜６８を介在して広がりを持って形成され、選択トランジスタ５２（Ｓ２）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ソース線ＳＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００８１】
ドレイン側選択トランジスタ５２（Ｓ１）間に埋め込まれた第１の導電材料５６のビット線ＢＬと直交する断面ＩＩ−ＩＩが図４３(ｂ)である。第１の導電材料５６は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクト４６を形成する。第１の導電材料５６で形成されたビット線コンタクト４６の上部は中間絶縁膜６８を介在して広がりを持って形成され、選択トランジスタ５２（Ｓ１）上に張り出した形状となっている。上部が広がった形状となっていることで断面積が大きくなり、ビット線ＢＬが低抵抗化され不揮発性半導体記憶装置が高性能化される。
【００８２】
ビット線コンタクト４６は、図４３（ｂ）に示すように、上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクト４６が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクト４６形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００８３】
ビット線コンタクト４６の第１の導電材料５６は、中間絶縁膜６８を介して、選択トランジスタ５２及びメモリセルトランジスタ５０上に張り出した形状となっており、図４２及び図４３（ａ）に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【００８４】
また、周辺回路部における周辺トランジスタ５４は、図４４に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、中間絶縁膜６８と、第２の層間膜３２と、第１の導電材料５６で形成された周辺トランジスタコンタクト３４と、第１の導電材料５６に接続するビアコンタクト２５と、ビアコンタクト２５に接触する配線層３６とから構成される。周辺トランジスタ５４の周辺トランジスタコンタクト３４は、図４３（ａ）〜（ｃ）に示す第１の導電材料５６と同時に形成され、ビアコンタクト２５はビアコンタクト２４と同時に形成され、配線層３６は、ビット線ＢＬと同層に形成されている。このように配置構成にすることで、後述する製造方法を簡単化し、製造コストを抑えることができる。
【００８５】
（第４の実施の形態の製造方法）
図４５乃至図５４を用いて、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。図４５乃至図５４に示す各工程おいて、（ａ）はメモリセルアレイ部の一部分の平面パターン図、（ｂ）は（ａ）におけるＩ−Ｉ線に沿う模式的素子断面構造図、（ｂ）は（ａ）におけるＩＩ−ＩＩ線に沿う模式的素子断面構造図、（ｃ）は周辺回路部における周辺トランジスタの模式的素子断面構造図を示す。図４５乃至図５４は第１の実施の形態の図１１乃至図２０に対応する。図４５の前工程までは第１の実施の形態と同じなので説明を省略する。図４５に示す工程から説明する。
【００８６】
（４ｇ）ＣＭＰなどの方法で第１の層間膜３０を平坦化する（図４５（ａ）〜（ｄ））。第４の実施の形態に係る不揮発性半導体記憶装置の製造方法に特徴的なことは、第１の層間膜３０をＣＭＰによって平坦化する上記プロセスにある。
【００８７】
（４ｇ−１）その後、例えば１０〜３００ｎｍの厚さのシリコン酸化膜またはシリコン窒化膜からなる中間絶縁膜６８を堆積する（図４６（ａ）〜（ｄ））。
【００８８】
（４ｇ−２）つぎにフォトリソグラフィーによりフォトレジスト６７をパターニングする（図４７（ａ）〜（ｄ））。ここで、図４７（ｂ）および図４７（ｄ）に示すように、パターニングは、メモリセルアレイ部と周辺回路部の両方において、同時に行う。
【００８９】
（４ｈ）次に異方性エッチングを行うことで、中間絶縁膜６８および選択トランジスタ５２間の第１の層間膜３０をエッチング除去する。エッチングは等方性エッチングでも異方性エッチングでもよいが、バリア絶縁膜２８をエッチングしない程度の、バリア絶縁膜２８に対する選択性を有するエッチング条件を用いる必要がある。このようなエッチング条件を用いることでバリア絶縁膜２８に覆われた側壁絶縁膜４４はエッチングされない（図４８（ａ）〜（ｄ））。
【００９０】
（４ｉ）フォトレジスト６７を除去した後に異方性エッチングによって選択トランジスタ５２上、メモリセルトランジスタ５０上および半導体基板４０上のバリア絶縁膜２８を除去し、選択トランジスタ５２および周辺トランジスタ５４のゲート側壁のバリア絶縁膜２８は残す（図４９（ａ）〜（ｄ））。等方性エッチングを用いることでゲート側壁のバリア絶縁膜２８も除去してもよい。
【００９１】
（４ｊ）次に、不純物をドープしたポリシリコンまたはアモルファスシリコンまたはＴｉ、タンタルＴａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料よりなる第１の導電材料５６を５０〜５００ｎｍの厚さで堆積する。導電材料５６の厚さは少なくとも選択トランジスタ５２間のスペースを完全に埋め込む厚さである必要がある(図５０（ａ）〜（ｄ）)。
【００９２】
（４ｋ）次に例えばシリコン酸化膜またはシリコン窒化膜からなるマスク絶縁膜６２を１０〜５００ｎｍの厚さで、第１の導電材料５６の上に堆積し、フォトレジスト７０をパターニングする（図５１（ａ）〜（ｄ））。このとき、フォトレジスト７０のパターンはソース線ＳＬおよび、ビット線コンタクトＣＢＬの引きだし線２２用のパターンとする。
【００９３】
（４ｌ）次にフォトレジスト７０をマスクとしてマスク絶縁膜６２をパターニングする（図５２（ａ）〜（ｄ））。
【００９４】
（４ｍ）次にマスク絶縁膜６２をエッチングマスクとして第１の導電材料５６を異方性エッチングにより加工して、ソース線ＳＬ、ビット線コンタクトＣＢＬ、ビット線コンタクトＣＢＬの引き出し線２２を同一の導電材料５６によって形成する線コンタクトＣＢＬ（図５３（ａ）〜（ｄ））。図５３（ｂ）に示すように、異方性エッチングの条件を調節して、ビットのビット線ＢＬと直交するＩＩ−ＩＩ線に沿う方向の断面を、順テーパー形状となるように形成する。このように形成することで、半導体素子領域４８との接続部においてビット線コンタクトＣＢＬの幅が素子領域４８の幅より大きくなるようにすることが、加工マージンを確保し、コンタクト抵抗を小さくするためには望ましい。
【００９５】
（４ｎ）次にシリコン酸化膜等からなる第２の層間膜３２を１００〜１０００ｎｍ程度の厚さで堆積し、必要に応じて平坦化する。次に周辺回路部の周辺トランジスタの周辺トランジスタコンタクト３４に対するビアコンタクト２５と、メモリセルアレイ部のビアコンタクト２４を同時に形成する。次にビット線ＢＬおよび周辺トランジスタの配線層３６を同時に形成する（図５４（ａ）〜（ｄ））。その後、更に上層の配線層およびパッシベーション膜等を形成し、本発明の第４の実施の形態に係る不揮発性半導体記憶装置を完成する。
【００９６】
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置を図５５乃至図５８を用いて説明する。第５の実施の形態における不揮発性半導体記憶装置は、図５５に示すように、ＮＯＲ型回路構成のＥＥＰＲＯＭに関係する。メモリセルアレイ部は図５５に示すようなＮＯＲ型回路構造を有しており、２つの電流端子間、ここでは共通ソース線ＳＬとビット線ＢＬ間に、メモリセルが並列に接続された構成を有する。各メモリセルのゲートはワード線ＷＬに接続され、ワード線ＷＬの駆動によって、メモリセルが選択される。図５６はメモリセルアレイ部の部分的な平面図である。図５７、図５８、図５９はそれぞれ図５６の平面図において、Ｉ−Ｉ線、ＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造図である。半導体基板４０上にストライプ状にＩ−Ｉ線に沿う第１の方向に一定間隔で素子分離領域２６が配置され、前記第１の方向と直行する方向にワード線ＷＬがストライプ状に配置されている。図５７に示すように、直列に接続された２個のメモリセルにおいて、拡散層３８からなるソース領域がソース線ＳＬ（５６）に接続され、両端のドレイン領域が第１の導電層５６およびビアコンタクト２４を介してビット線ＢＬに接続されている。隣り合うメモリセルトランジスタ間には、側壁絶縁膜４４を介して第１の導電材料５６からなるビット線コンタクト４６が埋め込まれ、ビット線コンタクトＣＢＬを形成している。コンタクトプラグ導電材料は例えば不純物をドープしたポリシリコンまたはアモルファスシリコンである。またはＴｉ、Ｔａ、ＴａＮ、ＴｉＮなどのバリアメタルを介して堆積されたタングステン、アルミ、銅等の金属材料である。
【００９７】
メモリトランジスタ間に埋め込まれた導電材料のビット線ＢＬと直交する断面ＩＩ−ＩＩが図５８である。導電材料は素子分離領域２６と同一ピッチのライン・アンド・スペースで形成され、ビット線コンタクト４６を形成する。又、ビット線コンタクト４６は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクト４６が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクト４６形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【００９８】
ソース線ＳＬは、図５９に示すように、素子分離領域２６に挟まれた拡散層３８が連続的に接続された構造から形成されている。具体的には、素子分離領域２６と半導体基板４０との界面をＩＩＩ−ＩＩＩ線方向に拡散層を用いて連続的に接続し、拡散層３８の上部において第１の導電材料５６に接続することで、ソース線ＳＬ（５６）を形成する。
【００９９】
ビット線コンタクト４６の導電材料は、図５７に示すように、上部がメモリセルトランジスタ上に張り出した形状となっており、更に、ビアコンタクト２４を介してビット線ＢＬに接続されている。
【０１００】
また、周辺回路部のトランジスタは、図６０に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺回路部のトランジスタは、図５７に示すビット線コンタクト４６とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【０１０１】
（第６の実施の形態）
第１乃至第５の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタの構造はいずれにおいても、フローティングゲート構造を有する積層型メモリセル構造を有していたが、メモリセルトランジスタを金属／酸化膜／窒化膜／酸化膜／半導体（ＭＯＮＯＳ）の積層構造によって形成したＭＯＮＯＳ構造を採用することもできる。
【０１０２】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置は、図６１に示すように、基本的なメモリセルトランジスタをＭＯＮＯＳ構造で形成する以外は、図３（ａ）と同様のＮＡＮＤ型ＥＥＰＲＯＭを構成しており、実質的に第１の実施の形態と同様である。また、図６１に対応する不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図は図６２に示すと通りであるが、実質的に第１の実施の形態における図４と同様である。図６１のメモリセルトランジスタ部分Ｍは、図６３に示すように、マスク絶縁膜１６と、ゲート電極１４と、ＭＯＮＯＳ用トップ絶縁膜１２と、電荷蓄積絶縁膜１１と、トンネル絶縁膜１０と、半導体基板４０と、拡散層３８とを備える。
【０１０３】
ビット線コンタクトプラグ４５は、第１の実施の形態と同様、図３（ｂ）に示すように、引き出し線２２と共通領域となる上部領域４７とビット線コンタクト４６から構成される。又、ビット線コンタクトプラグ４５は上端の幅（ビット線ＢＬと垂直な方向の長さを”幅”とする）よりも下端の幅が広い順テーパー形状となっている。上端の幅はほぼハーフピッチで、下端の幅はハーフピッチよりも大きく、ビット線コンタクトプラグ４５が接続された素子領域４８の幅よりも大きい。このような形状にすることでビット線コンタクトプラグ４５形成時のリソグラフィーマージン及びエッチングの加工マージンを大きくすることが可能となり、かつ半導体素子領域４８との接続部における接触抵抗を最小にすることが可能となる。
【０１０４】
ビット線コンタクトプラグ４５の導電材料は上部が選択トランジスタ及びメモリセルトランジスタ上に張り出した形状となっており、図２及び図６１に示すようにビット線コンタクト４６の引き出し線２２の部分を形成している。この引き出し線２２の部分よりビアコンタクト２４を介してビット線ＢＬに接続されている。
【０１０５】
また、周辺回路部２のトランジスタは、図６２に示すように、素子分離領域２６に挟まれた拡散層３８と、側壁絶縁膜４４と、バリア絶縁膜２８と、第１の層間膜３０と、第２の層間膜３２と、周辺トランジスタコンタクト３４と、配線層３６とから構成される。周辺回路部２のトランジスタは、ビット線コンタクトプラグ４５とは別層に形成され、ビット線ＢＬと同層の配線層３６に接続されている。このように配置構成にすることで、ビット線コンタクトＣＢＬと周辺トランジスタコンタクト３４を、それぞれにとって最適な導電材料で独立に形成することが可能となり不揮発性半導体記憶装置を高性能化することが可能となる。もちろん両者を同層に形成することで製造コストを低減してもよい。
【０１０６】
以上、第１の実施の形態乃至第６の実施の形態では、コンタクトプラグと引き出し配線が、同一材料によって形成されている例を説明したが、トランジスタ間を埋め込んだ導電材料をエッチング加工してコンタクトプラグを形成することによる効果は、コンタクトプラグと引き出し配線を異種の材料で形成した場合にも得ることができる。つまり、トランジスタ間をあらかじめ導電材料で埋め込むことで、絶縁膜で埋め込んだ場合の埋め込み不良の問題を解決することができる。また、コンタクトプラグを順テーパーに加工して、コンタクトプラグの上端の幅より下端の幅を広くすることで、コンタクトプラグ形成時のリソグラフィーマージンおよび加工マージンを大きくし、かつ半導体素子領域とコンタクトプラグとの接触抵抗を小さくすることができる。このとき、コンタクトプラグと半導体素子領域との接続部において、コンタクトプラグ幅を半導体素子領域幅より広くすることが望ましい。
【０１０７】
（第７の実施の形態）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置として、６４ＭビットＮＡＮＤ型フラッシュメモリの模式的回路構成は、図６４に示すように、ＮＡＮＤストリングのビット線側にそれぞれ２本の選択ゲート線ＳＳＬ１，ＳＳＬ２を備え、ソース側にそれぞれ２本の選択ゲート線ＧＳＬ１,ＧＳＬ２を備える。図６４において、ＮＡＮＤ型メモリセルアレイからなるブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図６４において、選択ゲート線ＳＳＬ１，ＳＳＬ２，ＧＳＬ１,ＧＳＬ２に対して平行にワード線ＷＬ０,ＷＬ１,…,ＷＬ１４,ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０,ＢＬ１,…,ＢＬ４２２３が配置されている。
【０１０８】
（第８の実施の形態）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置として、ＡＮＤ型フラッシュメモリの模式的回路構成は、図６５に示すように、ＡＮＤ型メモリセルアレイのソース側にそれぞれ２本の選択ゲート線ＳＧＳ１，ＳＧＳ２を備え、ビット線側にそれぞれ２本の選択ゲート線ＳＧＤ１,ＳＧＤ２を備える。図６５において、ＡＮＤ型メモリセルアレイの周辺には、ボトム・ページバッファ３０２、ワードラインドライバ３００、選択ゲート制御回路３０１が配置されている。また、ＡＮＤ型メモリセルアレイにおいて、ビット線線ＢＬ０,ＢＬ１,…,ＢＬ４２２３と直交してワード線線ＷＬ０,ＷＬ１,…,ＷＬ１４,ＷＬ１５が配置され、各ワード線にはメモリセルが接続されている。図６５において、点線で囲まれた領域３０３がＡＮＤ型メモリセルユニットを示している。
【０１０９】
ＡＮＤ型の名称は、接続方式がＮＯＲ型と同じ並列接続であり、論理方式がＮＯＲ型と反転していることに由来する。ＡＮＤ型フラッシュメモリのユニットは、サブビット線ＳＵＤとサブソース線ＳＵＳの間に並列に挿入された、例えば、６４メガビットＡＮＤ型フラッシュメモリの場合、１２８個の単位セルと、サブビット線ＳＵＤをビット線に接続するビット線側選択トランジスタＳＧＤ１,ＳＧＤ２と、サブソース線ＳＵＳをソース線ＣＳに接続するソース線側選択トランジスタＳＧＳ１,ＳＧＳ２で構成される。このメモリセルアレイの特徴は、ビット線ＢＬ０,ＢＬ１,…,ＢＬ４２２３、ソース線ＣＳの配線が階層化され、サブビット線ＳＵＤ、サブソース線ＳＵＳを拡散層で形成した擬似コンタクトレスの構造をとっていることである。
【０１１０】
（第９の実施の形態）
分割ビットライン（ＤＩ）ＮＯＲ型フラッシュメモリは、ＮＡＮＤ型フラッシュメモリと同じく単一電源動作で、書き換えスピードが高速で、メモリセルサイズが小さい特長と、ＮＯＲ型フラッシュメモリのランダムアクセスが高速な特長を合わせ持つ。メモリアレイ内のビット線とサブビット線ＳＵＤを階層構造にしており、ＤＩＮＯＲ型フラッシュメモリのユニットは、ＡＮＤ型のメモリセルユニットとほぼ等しい。メモリセルはＮＯＲ型やＮＡＮＤ型のメモリセルと同じく、スタックゲート型であり、メモリセルのドレインがポリシリコンで形成されたサブビット線ＳＵＤに並列に接続される。例えば、１６メガビットＤＩＮＯＲ型フラッシュメモリの場合、副ビット線には６４個のメモリセルが接続されている。メモリセルとの接続をポリシリコンと拡散層との埋め込みコンタクトで形成したことにより、メモリセルサイズの縮小化を計っている。メモリセルへの書き込み／消去のメカニズムは、ＡＮＤ型フラッシュメモリの書き込み／消去のメカニズムと同じであり、ファウラー−ノルドハイム（ＦＮ）トンネル電流で行なう。メモリセルの書き込みは、浮遊ゲートの電子をドレイン側へＦＮトンネル電流を用いて引き抜くことにより行われる。消去は基板から浮遊ゲートへチャネル全面のＦＮトンネル電流で注入する。
【０１１１】
本発明の第９の実施の形態に係る不揮発性半導体記憶装置として、ＤＩＮＯＲ型フラッシュメモリの模式的回路構成は、図６６に示すように、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線ＢＬ０，ＢＬ１,・・・,ＢＬ２０４７とサブビット線ＳＵＤを階層構造として形成し、ビット線とサブビット線ＳＵＤ間をそれぞれ選択ゲート線ＳＧＬ０１,ＳＧＬ０２,選択ゲート線ＳＧＬ１１,ＳＧＬ１２を介して接続している。即ち、ボトムページ側において、それぞれ２本の選択ゲート線ＳＧＬ１１，ＳＧＬ１２を備え、トップページ側において、それぞれ２本の選択ゲート線ＳＧＬ０１,ＳＧＬ０２を備える。図６６において、ＤＩＮＯＲ型メモリセルアレイの周辺には、ボトム・ページバッファ３１２、ワードラインドライバ３１０、選択ゲート制御回路３１１が配置されている。また、ＤＩＮＯＲ型メモリセルアレイにおいて、ビット線線ＢＬ０，ＢＬ１,・・・,ＢＬ２０４７と直交してワード線ＷＬ０,ＷＬ１,…,ＷＬ６３が配置され、各ワード線にはメモリセルが接続されている。また、各メモリセルのソース領域は電気的に共通に接続されて、ソースラインＳＬに共通接続されている。図３１において、点線で囲まれた領域３１３がＤＩＮＯＲ型メモリセルユニットを示している。尚、図６６において、黒丸●は拡散層領域を示し、白丸○はコンタクト領域を示す。
【０１１２】
（第１０の実施の形態）
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０１１３】
ページモードとは、図６７に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図６７において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【０１１４】
これに対して、バイトモードとは、図６８に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０１１５】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図６９に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図６９に示されている。
【０１１６】
上述した本発明の第１の実施の形態乃至第９の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。また、特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【０１１７】
（第１１の実施の形態）
（システムＬＳＩ）
本発明の第１乃至第１０の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図７０乃至図８３に示す。
【０１１８】
（適用例１）
一例として、半導体メモリデバイス５１を含むメモリカード６０は、図７０に示すように構成される。半導体メモリデバイス５１には、本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図７０に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１１９】
半導体メモリデバイス５１を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ/Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ/Ｂは、半導体メモリデバイス５１がレディーか否かを示す信号を伝達する。
【０１２０】
（適用例２）
メモリカード６０の別の具体例は、図７１に示すように、図７０のメモリカードの例とは異なり、半導体メモリデバイス５１に加えて、更に、半導体メモリデバイス５１を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
【０１２１】
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス５１との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
【０１２２】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【０１２３】
（適用例３）
更に別のメモリカード６０の構成例は、図７２に示すように、インタフェースユニット（Ｉ／Ｆ）７１，７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
【０１２４】
（適用例４）
更に別のメモリカード６０の構成例は、図７３に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４及びインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
【０１２５】
（適用例５）
更に別のメモリカード６０の構成例は、図７４に示すように、図７０或いは図７１において示された半導体メモリデバイス５１に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１２６】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図７２において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図７３において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１２７】
（適用例６）
図７１乃至図７４において示されたメモリカード６０の適用例としては、図７５に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１の実施の形態乃至第１０の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス５１として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図７１乃至図７４に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【０１２８】
（適用例７）
図７６を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図７６には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５１或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１の実施の形態乃至第１０の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２及びインタフェース回路９３を介して、ＣＰＵ９４及びバス９５を備えた回路ボード９１に接続される。
【０１２９】
（適用例８）
図７７を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５１或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１３０】
（適用例９）
図７８を参照して、別の適用例を説明する。メモリカード６０は、半導体メモリデバイス５１或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図７８は示している。
【０１３１】
（適用例１０）
本発明の第１の実施の形態乃至第１０の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図７９及び図８０に示すように、半導体メモリデバイス５１とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むインタフェース・サーキット（ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５１、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図８０において、半導体メモリデバイス５１或いはＲＯＭ４１０に対して、本発明の第１の実施の形態乃至第１０の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１３２】
（適用例１１）
更に別のＩＣカード５００の構成例は、図８１に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図８１において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第７の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１３３】
（適用例１２）
更に別のＩＣカード５００の構成例は、図８２に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１３４】
（適用例１３）
更に別のＩＣカード５００の構成例は、図８３に示すように、図３２に示した半導体メモリデバイス５１において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図８０と同様である。
【０１３５】
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１３６】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。
【０１３７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な以下のクレイムによってのみ定められるものである。
【産業上の利用可能性】
【０１３８】
本発明によれば、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
【図面の簡単な説明】
【０１３９】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の（ａ）模式的ブロック構成図、（ｂ）メモリセルアレイ部のＮＡＮＤセルユニットの回路構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図３】（ａ）図２のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図２のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図５】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図６】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図７】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図８】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図９】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１０】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１１】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１２】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１３】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１４】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１５】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１６】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１７】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１８】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図１９】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２０】（ａ）本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図２２】（ａ）図２１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図２１のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図２１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図２４】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２５】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２６】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２７】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２８】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図２９】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３０】（ａ）本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図３２】（ａ）図３１のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図３１のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図３１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図３３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図３４】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３５】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３６】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３７】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３８】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図３９】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４０】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４１】（ａ）本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４２】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図４３】（ａ）図４２のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）図４２のＩＩ−ＩＩ線に沿う模式的断面構造図、（ｃ）図４２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図４５】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４６】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４７】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４８】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図４９】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５０】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５１】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５２】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５３】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５４】（ａ）本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す平面パターン図、（ｂ）Ｉ−Ｉ線に沿う模式的断面構造図、（ｃ）ＩＩ−ＩＩ線に沿う模式的断面構造図、（ｄ）周辺回路部のトランジスタの模式的断面構造図。
【図５５】本発明の第５の実施の形態に係る不揮発性半導体記憶装置として、ＮＯＲ型ＥＥＰＲＯＭの模式的回路構成図。
【図５６】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ部の部分的平面パターン図。
【図５７】図５６のＩ−Ｉ線に沿う模式的断面構造図。
【図５８】図５６のＩＩ−ＩＩ線に沿う模式的断面構造図
【図５９】図５６のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６０】本発明の第６の実施の形態に係る不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図６１】メモリセルがＭＯＮＯＳ型構造の場合のＩ−Ｉ線に沿う模式的断面構造図。
【図６２】図６１に対応する不揮発性半導体記憶装置の周辺回路部のトランジスタの模式的断面構造図。
【図６３】図６１のメモリセル部分の拡大された模式的断面構造図。
【図６４】本発明の第７の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図６５】本発明の第８の実施の形態に係る不揮発性半導体記憶装置であって、ＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図６６】本発明の第９の実施の形態に係る不揮発性半導体記憶装置であって、分割ビットライン（ＤＩ）ＮＯＲ型フラッシュメモリで構成した例の回路構成図。
【図６７】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するページ型フラッシュメモリの模式的ブロック構成図。
【図６８】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するバイト型フラッシュメモリの模式的ブロック構成図。
【図６９】本発明の第１０の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図７０】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７１】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７２】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７３】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７４】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図７５】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びカードホルダーの模式的構成図。
【図７６】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図７７】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図７８】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図７９】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図８０】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８１】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８２】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８３】本発明の第１１の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図８４】従来技術に係る不揮発性半導体記憶装置の模式的平面パターン図。
【図８５】図８４のＩ−Ｉ線に沿う模式的素子断面構造図。
【図８６】（ａ）図８４のＩＩ−ＩＩ線に沿う模式的素子断面構造図。（ｂ）図８４のＩＩＩ−ＩＩＩ線に沿う模式的素子断面構造図。
【図８７】（ａ）ビット線コンタクトＣＢＬのショート状態を説明する模式図。（ｂ）ビット線コンタクトＣＢＬとデータ転送線引出し部１２２との合せずれの様子を説明する模式図。
【符号の説明】
【０１４０】
１…メモリセルアレイ部
２…周辺回路（ロジック回路）部
４…フローティングゲート電極
６…コントロールゲート電極
１０…トンネル絶縁膜
１１…電荷蓄積絶縁膜
１２…ＭＯＮＯＳ用トップ絶縁膜
１４…ゲート電極
１６…マスク絶縁膜
２０…ＮＡＮＤセルユニット
２２…引き出し線
２４,２５…ビア（Ｖｉａ）コンタクト
２６,１２６…素子分離領域（トレンチ）
２８,１２８…バリア絶縁膜
３０…第１の層間膜
３２…第２の層間膜
３４…周辺トランジスタコンタクト
３６…配線層
３８,１３８…拡散層
４０,１４０…ウェル若しくは半導体基板
４２,６２…マスク絶縁膜
４４…側壁絶縁膜
４５…ビット線コンタクトプラグ
４６,４７…ビット線コンタクト
４８,１４８…素子領域
５０…メモリセル（トランジスタ）
５１…半導体メモリデバイス
５２…選択トランジスタ
５４…周辺トランジスタ
５５,５８,６４,６７,７０…フォトレジスト
５６…導電材料（第１の導電材料）
６０…メモリカード
６１…第２の導電材料
６６…周辺トランジスタコンタクト孔
６８…中間絶縁膜
６９…キャップ絶縁膜
７１,７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４,４３０…ＣＰＵ
９５…バス
１２２…データ転送線引き出し部
１３０…層間絶縁膜
２９０…トップ・ページバッファ
２９１，３０２，３１２…ボトム・ページバッファ
２９２…レフト・ロウデコーダ／チャージポンプ
２９３…ライト・ロウデコーダ／チャージポンプ
３００，３１０…ワードラインドライバ
３０１，３１１…選択ゲート制御回路
３０３…ＡＮＤ型メモリセルユニット
３５０…パーソナルコンピュータ
３１３…ＤＩＮＯＲ型メモリセルユニット
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０１…半導体メモリデバイス領域
５０２…メモリ混載ＭＰＵ
５０３,５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６,５０７，５０８，５０９…システムＬＳＩチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
Ｍ０,Ｍ１,Ｍ２,…,Ｍ１５…メモリセルトランジスタ
Ｓ１,Ｓ２…選択トランジスタ
ＧＳＬ,ＳＳＬ,ＳＧＤ１,ＳＧＤ２,ＳＧＳ１,ＳＧＳ２,ＳＧＬ０１,ＳＧＬ０２,ＳＳＬ１,ＳＳＬ２,ＧＳＬ１,ＧＳＬ２,ＳＧＬ１１,ＳＧＬ１２…選択ゲート線
ＢＬ,ＢＬ０,ＢＬ１,ＢＬ２…,ＢＬ４２２３…ビット線
ＷＬ,ＷＬ０,ＷＬ１,ＷＬ２,…,ＷＬ１５,…ＷＬ６３…ワード線
ＳＬ…ソース線
ＳＵＤ…サブビット線
ＳＵＳ…サブソース線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ/Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン
ＣＳＬ…ソース線コンタクト
ＣＢＬ…ビット線コンタクト
【特許請求の範囲】
【請求項１】
素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、
前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、
酸化膜からなる側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、
前記半導体基板の全面にバリア絶縁膜を堆積する工程と、
前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、
前記第1の層間膜を平坦化する工程と、
周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、
前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、
前記半導体基板の全面に第１の導電材料を堆積する工程と、
マスク絶縁膜を前記第１の導電材料上に堆積し、第２のフォトレジストをパターニングする工程と、
前記第２のフォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、
前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、
前記周辺回路部の前記周辺トランジスタのソース・ドレイン拡散層に対して周辺トランジスタコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、
前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程と
を更に有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の導電材料を堆積後、第２の導電材料を堆積する工程を更に有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、
前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、
酸化膜からなる側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、
前記半導体基板の全面にバリア絶縁膜を堆積する工程と、
前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、
前記第1の層間膜を平坦化する工程と、
周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、
前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、
前記半導体基板の全面に第１の導電材料を堆積する工程の後に、前記第１の導電材料をエッチバックする工程と、
フォトリソグラフィーとエッチングによって周辺トランジスタコンタクト孔を開口する工程と、
第２の導電材料を堆積する工程と、
マスク絶縁膜を前記第２の導電材料上に堆積し、フォトレジストをパターニングする工程と、
前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、
前記マスク絶縁膜をエッチングマスクとして前記第２の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線、周辺トランジスタのソース・ドレイン拡散層に対する周辺トランジスタコンタクトを形成する工程と、
第２の層間膜を堆積し、必要に応じて平坦化する工程と、
周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、
前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、
前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、
酸化膜からなる側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、
前記半導体基板の全面にバリア絶縁膜を堆積する工程と、
前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、
前記第１の層間膜を平坦化する工程と、
中間絶縁膜を堆積する工程と、
メモリセルアレイ部と周辺回路部の両方において、フォトレジストを同時にパターニングする工程と、
前記中間絶縁膜および前記選択トランジスタ間の前記第１の層間膜を前記バリア絶縁膜に対する選択性を有するエッチング条件を用いて、エッチング除去する工程と、
前記フォトレジストを除去した後にエッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および半導体基板上のバリア絶縁膜を除去する工程と、
前記半導体基板の全面に第１の導電材料を堆積する工程と、
マスク絶縁膜を、第１の導電材料上に堆積し、フォトレジストをパターニングする工程と、
前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、
前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を同一の前記第１の導電材料によって形成する工程と、
前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、
周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、
前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１】
素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、
前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、
酸化膜からなる側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、
前記半導体基板の全面にバリア絶縁膜を堆積する工程と、
前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、
前記第1の層間膜を平坦化する工程と、
周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、
前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、
前記半導体基板の全面に第１の導電材料を堆積する工程と、
マスク絶縁膜を前記第１の導電材料上に堆積し、第２のフォトレジストをパターニングする工程と、
前記第２のフォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、
前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、
前記周辺回路部の前記周辺トランジスタのソース・ドレイン拡散層に対して周辺トランジスタコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、
前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程と
を更に有することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１の導電材料を堆積後、第２の導電材料を堆積する工程を更に有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、
前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、
酸化膜からなる側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、
前記半導体基板の全面にバリア絶縁膜を堆積する工程と、
前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、
前記第1の層間膜を平坦化する工程と、
周辺回路部を第１のフォトレジストで覆った状態で、前記選択トランジスタ間の前記第１の層間膜を、前記バリア絶縁膜に対する選択性を有するエッチング条件を用いてエッチング除去する工程と、
前記第１のフォトレジストを除去後、エッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および前記半導体基板上のバリア絶縁膜を除去する工程と、
前記半導体基板の全面に第１の導電材料を堆積する工程の後に、前記第１の導電材料をエッチバックする工程と、
フォトリソグラフィーとエッチングによって周辺トランジスタコンタクト孔を開口する工程と、
第２の導電材料を堆積する工程と、
マスク絶縁膜を前記第２の導電材料上に堆積し、フォトレジストをパターニングする工程と、
前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、
前記マスク絶縁膜をエッチングマスクとして前記第２の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線、周辺トランジスタのソース・ドレイン拡散層に対する周辺トランジスタコンタクトを形成する工程と、
第２の層間膜を堆積し、必要に応じて平坦化する工程と、
周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、
前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
素子分離領域、メモリセルトランジスタと選択トランジスタ、および周辺トランジスタを形成する工程と、
前記メモリセルトランジスタのゲート電極をマスクとしてソース、ドレイン拡散層を形成する工程と、
酸化膜からなる側壁絶縁膜を堆積する工程と、
前記側壁絶縁膜をエッチングし、前記選択トランジスタの側壁部および前記メモリセルトランジスタ間に前記側壁絶縁膜を残す工程と、
前記半導体基板の全面にバリア絶縁膜を堆積する工程と、
前記半導体基板の全面に第1の層間膜を堆積して前記選択トランジスタ間のスペースを埋め込む工程と、
前記第１の層間膜を平坦化する工程と、
中間絶縁膜を堆積する工程と、
メモリセルアレイ部と周辺回路部の両方において、フォトレジストを同時にパターニングする工程と、
前記中間絶縁膜および前記選択トランジスタ間の前記第１の層間膜を前記バリア絶縁膜に対する選択性を有するエッチング条件を用いて、エッチング除去する工程と、
前記フォトレジストを除去した後にエッチングによって前記選択トランジスタ上、前記メモリセルトランジスタ上および半導体基板上のバリア絶縁膜を除去する工程と、
前記半導体基板の全面に第１の導電材料を堆積する工程と、
マスク絶縁膜を、第１の導電材料上に堆積し、フォトレジストをパターニングする工程と、
前記フォトレジストをマスクとして前記マスク絶縁膜をパターニングする工程と、
前記マスク絶縁膜をエッチングマスクとして前記第１の導電材料をエッチングにより加工して、ソース線、ビット線コンタクト、該ビット線コンタクトの引き出し線を同一の前記第１の導電材料によって形成する工程と、
前記半導体基板の全面に第２の層間膜を堆積し、必要に応じて平坦化する工程と、
周辺回路部の周辺トランジスタの周辺トランジスタコンタクトに対するビアコンタクトと、メモリセルアレイ部のビアコンタクトを同時に形成する工程と、
前記ビット線および前記周辺トランジスタの配線層を同時に形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図７８】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【公開番号】特開２００８−２０５４９３（Ｐ２００８−２０５４９３Ａ）
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願番号】特願２００８−９８６９５（Ｐ２００８−９８６９５）
【出願日】平成２０年４月４日（２００８．４．４）
【分割の表示】特願２００３−３４２３９０（Ｐ２００３−３４２３９０）の分割
【原出願日】平成１５年９月３０日（２００３．９．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年９月４日（２００８．９．４）
【国際特許分類】
【出願日】平成２０年４月４日（２００８．４．４）
【分割の表示】特願２００３−３４２３９０（Ｐ２００３−３４２３９０）の分割
【原出願日】平成１５年９月３０日（２００３．９．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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