薄膜トランジスタアレイ及びその製造方法、液晶表示装置及びその製造方法とエレクトロルミネッセンス表示装置及びその製造方法
【課題】 本発明は薄膜トランジスタアレイ及びその製造方法と液晶表示装置及びその製造方法とエレクトロルミネッセンス表示装置及びその製造方法に関するものであり、均一性と性能に優れた薄膜トランジスタ及びその製造方法を生産性が高く低コストで提供することを目的とする。
【解決手段】 ゲート電極側面に側壁を形成することによって、自己整合的にＬＤＤまたはオフセット領域を形成し、また、層間絶縁膜を複数の層で形成し、これら複数の層間絶縁膜上にソース・ドレイン電極とソースバス配線と画素電極を一括して形成する。
【解決手段】 ゲート電極側面に側壁を形成することによって、自己整合的にＬＤＤまたはオフセット領域を形成し、また、層間絶縁膜を複数の層で形成し、これら複数の層間絶縁膜上にソース・ドレイン電極とソースバス配線と画素電極を一括して形成する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は各種の半導体装置やセンサーアレイ、SRAM（Static Random Access Memory）等に応用される薄膜トランジスタアレイ及びその製造方法に関する。また、液晶表示装置及びその製造方法、並びにエレクトロルミネッセンス表示装置及びその製造方法に関する。
【０００２】
【従来の技術】以下、従来の薄膜トランジスタの例として、液晶表示装置用に開発が進められているポリシリコン薄膜トランジスタについて、図面を用いて説明を行う。
【０００３】近年薄膜トランジスタを用いた液晶表示の分野では、高価な石英基板ではなく安価なガラス基板が使用可能な比較的低温（概ね600℃以下）で作成できる多結晶シリコン薄膜トランジスタ（以下、「低温多結晶シリコンTFT」と略記する）が注目を集めている。例えば、「Society for Information Display International Symposium Digest of Technical Papers Volume XXX(1999) p.p.172〜175」に記載されている低温多結晶シリコンＴＦＴを従来例として、（図9）を参照しながら簡単に説明する。
【０００４】この従来例の低温多結晶シリコンＴＦＴの製造方法は、まずガラス基板１上に非晶質シリコン層を全面に堆積後、エキシマレーザーを照射し基板上の非晶質シリコン層を局所的に加熱溶融して結晶化させ多結晶シリコンを得る。次にゲ−ト絶縁膜４として120nmのSiO2層をする。次に、ゲ−ト電極５をＭｏＷ合金を用いて形成する。このとき、多結晶シリコンTFTの課題であるリーク電流を減少させるため、LDD(Lightly Doped Drain)構造を形成する。そしてSiO2からなる層間絶縁膜１１を形成した後、コンタクトホール１２を形成する。そしてＡｌを用いてソース電極１３及びドレイン電極１４を形成する。そして、パッシベーション層３７を介して、画素電極１８を形成して低温多結晶シリコンTFTアレイが完成する。
【０００５】上記の従来例では、多結晶シリコンＴＦＴの課題であるリーク電流を減少させるため、LDD(Lightly Doped Drain)構造を採用していたが、オフセット構造を採用する事例も報告されている。
【０００６】
【発明が解決しようとする課題】上記（図９）に示す従来の低温多結晶シリコン TFTを作製する場合、以下の課題が生じる。（図９）に示した例では、画素電極とソース・ドレイン電極が別レイヤーであるため、マスク枚数の増加やプロセスステップの増加などやそれらに伴う歩留り低下によってコスト高を招く。上記の従来例の場合はCMOS駆動回路部を含めると少なくとも8〜9枚のマスクが必要となる。
【０００７】また、LDD領域がマスク合せで形成されるため、LDD領域の抵抗値のバラツキや信頼性のバラツキがフォトリソグラフィー工程のマスク合せ精度によって制約を受ける。一般には±0.5μm程度しか合せ精度がないため、例えばLDD長が設計上2μmであったとしてもＬＤＤ長は1.5μm〜2.5μm程度のバラツキを有し、結果としてLDD領域の抵抗値が他にバラツキ要素が無いと仮定しても、±25%程度のバラツキを生じてしまう。その結果、LDD薄膜トランジスタの特にON能力もバラツキを生じ、画像上のムラとなって現れたり、駆動回路部分では駆動能力・スピードがばらつくため、歩留りの低下を生じると言う課題を有している。
【０００８】また、LDDではなくオフセット領域を形成する場合はオフセット領域の比抵抗が高いため、よりバラツキが顕著にＴＦＴ特性に現れる。
【０００９】本発明はかかる点に鑑み、マスク枚数を削減して低コストで生産性に優れ、しかもバラツキが少なく歩留りの高い薄膜トランジスタアレイ及びその製造方法と液晶表示装置及びその製造方法とエレクトロルミネッセンス表示装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】これらの課題を解決するために、本発明の発明者が様々に検討したところ、LDD領域またはオフセット領域を形成するにあたり、ゲート電極側面に側壁を形成することによって、自己整合的にLDDまたはオフセット領域を形成することによってマスク枚数を削減するとともに、LDD領域用の不純物注入はゲート電極をマスクとして全面に注入し、またp型のソース・ドレイン領域にはアクセプタとドナーとなる不純物の両方が含まれていることを第一の特徴とし、また、層間絶縁膜を複数の層で形成し、これら複数の層間絶縁膜上にソース・ドレイン電極とソースバス配線と画素電極を一括して形成することを特徴とすることによって、CMOS型の薄膜トランジスタアレイを５枚のマスクで形成する。このような製造方法を用いることにより、LDDまたはオフセット領域が自己整合的に形成されるので、ばらつきが小さい。
【００１１】
【発明の実施の形態】本発明の請求項１記載の薄膜トランジスタアレイはマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を少なくとも有し、前記相補型薄膜トランジスタにおいて少なくとも一方の導電型の薄膜トランジスタには前記側壁の下部の半導体層にソース及びドレイン領域よりも不純物濃度が低い領域が形成されたことを特徴としたものである。
【００１２】本発明によれば、均一性と特性に優れた薄膜トランジスタが提供できるという作用を有する。
【００１３】本発明の請求項２記載の薄膜トランジスタアレイの製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極をマスクにドナーまたはアクセプタとなる第一の不純物を注入する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに前記第一の不純物を以上の濃度の第二の不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を形成する工程とを少なくとも有することを特徴としたものである。
【００１４】本発明によれば、生産性と歩留りが高く、しかも均一性と性能の良い薄膜トランジスタアレイの製造方法が提供できるという作用を有する。
【００１５】本発明の請求項３記載の薄膜トランジスタアレイはマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を少なくとも有し、前記相補型薄膜トランジスタの少なくとも一方の導電型の薄膜トランジスタには前記側壁の下部の半導体層にチャネル領域と同一の不純物濃度のオフセット領域が形成されたことを特徴としたものである。
【００１６】本発明によれば均一性に優れた薄膜トランジスタが提供できるという作用を有する。
【００１７】本発明の請求項４記載の薄膜トランジスタアレイの製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極と選択的に形成された注入マスクをマスクとして第一の導電型の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を形成する工程とを少なくとも有することを特徴としたものである。
【００１８】本発明によれば、より生産性と歩留りが高く、しかも均一性の良い薄膜トランジスタアレイの製造方法が提供できるという作用を有する。
【００１９】本発明の請求項５記載の液晶表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板は請求項１記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。
【００２０】本発明によれば本発明によれば、均一性と特性に優れた液晶表示装置が提供できるという作用を有する。
【００２１】本発明の請求項６記載の液晶表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板は請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００２２】本発明によれば、生産性と歩留りが高く、しかも均一性と性能の良い液晶表示装置の製造方法が提供できるという作用を有する。
【００２３】本発明の請求項７記載の液晶表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板は請求項３記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。
【００２４】本発明によれば均一性に優れた液晶表示装置が提供できるという作用を有する。
【００２５】本発明の請求項８記載の液晶表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板は請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００２６】本発明によれば、より生産性と歩留りが高く、しかも均一性の良い液晶表示装置の製造方法が提供できるという作用を有する。
【００２７】本発明の請求項９記載のエレクトロルミネッセンス表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項１記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。本発明によれば本発明によれば、均一性と特性に優れたエレクトロルミネッセンス表示装置が提供できるという作用を有する。
【００２８】本発明の請求項１０記載のエレクトロルミネッセンス表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００２９】本発明によれば、生産性と歩留りが高く、しかも均一性と性能の良いエレクトロルミネッセンス表示装置の製造方法が提供できるという作用を有する。
【００３０】本発明の請求項１１記載のエレクトロルミネッセンス表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項３記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。
【００３１】本発明によれば均一性に優れたエレクトロルミネッセンス表示装置が提供できるという作用を有する。
【００３２】本発明の請求項１２記載のエレクトロルミネッセンス表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００３３】本発明によれば、より生産性と歩留りが高く、しかも均一性の良いエレクトロルミネッセンス表示装置の製造方法が提供できるという作用を有する。
【００３４】以下、本発明の実施の形態を図面を用いて説明する。
【００３５】（実施の形態１）（図１）は本発明の第１の実施の形態の薄膜トランジスタアレイ及びそのの製造方法を説明するための工程断面図であり、以下順を追って説明する。
【００３６】ガラス基板１中の不純物の拡散を防ぐためのバッファー層２として、SiO2膜を被着したガラス基板１（コ−ニング社製＃1737ガラス）上に例えばシラン（SiH4）を原料ガスとして用いたプラズマCVD法により膜厚30〜１150nmで、非晶質シリコン（以下a-Ｓｉと略記する）を形成し、そして、ａ-Ｓｉ中の水素を400〜450℃の熱処理で除去した後、例えば、XeClエキシマレーザアニールによりa-Siを結晶化して多結晶シリコンを得た後、1枚目のマスクを用いてフォトリソグラフィーとエッチングによりトランジスタが形成されるところにのみ多結晶シリコン３を残す（図１（ａ））。
【００３７】そして、 TEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でゲート絶縁膜４となるSiO2を100nmの厚みで全面に堆積する。その後、例えばMoW合金を用いてゲート電極５を500nmの厚みで形成する（図１（ｂ））。ここで2枚目のマスクを使用する。ゲート電極の厚みは次の側壁となる材料の形成膜厚と同等または厚い方が望ましい。
【００３８】そして、このゲート電極をマスクとして、水素希釈ホスフィン（PH3）のプラズマを生成し、質量分離を行わずに加速電圧は70kVで総ドーズ量は5×1012〜1×1014cm-2程度の条件で、イオンドーピングすることにより、低不純物領域（Lightly Doped Drain：以下ではLDD領域と略記する）６を形成する（図１（ｃ））。
【００３９】次には、3枚目のマスクを用いて注入マスク７のパターンを形成し、この注入マスク７を用いてドーピング・マスクを形成し、水素希釈ジボラン（B2H6）のプラズマを生成し、質量分離を行わずに加速電圧は60kVで総ドーズ量は5×1015cm-2の条件で、イオンドーピングすることにより、p-ch TFTのP型ソース・ドレイン領域８を形成する（図１（ｄ））。P型ソース・ドレイン領域は後述の工程でリンも注入されるため、ボロンの注入量は少なくともリンの注入量より多くなければならないが、必要とするソース・ドレイン領域の抵抗に合せて適宜注入量と加速電圧は選択可能である。
【００４０】そして、次に全面に例えば側壁用SiNx９−１を500nmの厚みで堆積する。そして、リアクティブイオンエッチングによって異方性エッチングを行い、ゲート側壁９−２を残す（図１（ｅ）及び（ｆ））。このとき側壁９−２の幅はSiNxの膜厚とほぼ同等の0.5μm程度となる。また側壁の幅の均一性はSiNxの堆積膜厚のバラツキとほぼ同レベルの±10%程度が得られる。今回は0.5μmの厚みで形成したが、この厚みはＬＤＤ領域６の不純物濃度による電界緩和量や多結晶シリコンの粒径、プロセスマージン等を考慮して適宜設定可能であるが、生産性等を考慮すると１μｍ以下が望ましい。
【００４１】そして、LDD薄膜トランジスタのｎ型ソース・ドレイン領域１０を形成するために、ゲート電極とこの側壁をマスクとして水素希釈ホスフィン（PH3）のプラズマを生成し、質量分離を行わずに加速電圧は70kVで総ドーズ量は1×1015cm-2の条件で、イオンドーピングすることにより、n-ch(LDD) TFTのソース・ドレイン領域１０を形成する（図１（ｇ））。このときp-ch TFTのソース・ドレイン領域にもリンイオンが打ち込まれるが、打ち込み量がLDD領域形成用のリンと合算してもボロンの約1/5であるため、導電型の問題は無い。このときのリンの注入量はボロンの注入量の1/5に限定するものではなく、所望の抵抗値が得られるように適宜注入量と加速電圧を調整すればよい。そして注入された不純物の活性化を兼ねて、450〜600℃で１時間熱処理を行う。
【００４２】そして、層間絶縁膜１１としてTEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でSiO2（１１−１）をまず堆積する。その後、パッシベーションとしても働き、かつ多結晶シリコンのダングリングボンドを補償するための水素化も兼用して、プラズマCVDによるSiNx（１１−２）を層間絶縁膜１１として全面に堆積する（図１（ｈ））。
【００４３】4枚目のマスクを用いてフォトリソグラフィーとエッチングによって半導体のソース・ドレイン領域にコンタクトを取るためのコンタクト・ホール１２を形成し（図１（ｉ））、ソース電極１３及びドレイン電極１４として例えばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後5枚目のマスクを用いてフォトリソグラフィー・エッチングでパターン化することにより、多結晶シリコン TFTが完成する（図１（ｊ））。
【００４４】なお、本実施の形態１では、プラズマCVD法によるa-Si を用いたが、プラズマCVD以外の減圧CVD法やスパッタ法等で形成しても良い。また、半導体材料として多結晶シリコン３を用いたが、多結晶シリコンに限定するものではなく、非晶質シリコンやSiGe、SiGeC、ＩＩＩ-Ｖ族、ＩＩ-ＶＩ族などの化合物半導体などでも良い。
【００４５】また、本実施の形態１では多結晶を得るため、非晶質堆積後、多結晶化をXeClエキシマレーザーを用いたが他のArF、KrF等のエキシマレーザーやArレーザー等でも良いし、600℃程度のアニールによる固相成長を行っても良い。但し、固相成長を行う場合には、基板として固相成長温度に耐える基板を用いなければならない。
【００４６】ゲート絶縁膜としてはTEOSを用いたプラズマCVDによるSiO2を用いたが、これ以外にも、減圧CVD、リモートプラズマCVD、常圧CVD、ECR-CVDなどを使うことも可能である。また、高圧酸化やプラズマ酸化膜なども使用可能である。
【００４７】また、ゲート電極材料としては、MoW合金を用いたが、純Alを使うこともできるし、AlにSi、Cu、Ta、Sc、Zrなどやそれらを複数種類選択して少量添加した材料を使うことも可能である。
【００４８】側壁の材料としてはSiNxを用いたが、SiO2、酸化タンタル、酸化アルミニウム等の無機絶縁材料でも良い。また必ずしも絶縁材料でなくても良い。例えばＡｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｗ、Ｔａなどやそれらの合金材料やシリサイドでも良いし、Siなどの半導体材料や有機系のものでも構わない。
【００４９】注入されたイオンの活性化に関しては、同時に注入された水素による自己活性化によりアニールのような工程を付加しないこともできるが、より確実な活性化を図るため、400℃以上でのアニールやエキシマレーザー照射やRTA（Rapid Thermal Anneal）による局所的な加熱を行ってもよい。
【００５０】また、層間絶縁膜１１としてTEOSを用いたプラズマCVD法によるSiO2とSiNx の積層膜を用いたが、他の方法例えばAP-CVD（Atmospheric Pressure CVD）法によるSiO2やLTO(Low Temperature Oxide)、ECR-CVDによるSiO2 等と窒化シリコンや酸化タンタル、酸化アルミニウム等の組み合せによる積層構造をとっても良い。
【００５１】また、ソース電極１３およびドレイン電極１４の材料としてAlを用いたが、アルミニウム（Al）、タンタル（Ta）、モリブデン（Mo）、クロム（Cr）、チタン（Ti）等の金属またはそれらの合金でも良いし、不純物を多量に含む多結晶シリコンや多結晶シリコンGe合金やITO等の透明導電膜等でも良い。
【００５２】また、不純物としてはリンとボロンを用いたが、他にもアクセプタとなる砒素等、ドナーとしてリン以外のアルミニウム等を選択的に用いることも可能であることも言うまでもない。
【００５３】（実施の形態２）（図２）は本発明の第２の実施の形態の薄膜トランジスタアレイ及びそのの製造方法を説明するための工程断面図であり、以下順を追って説明する。
【００５４】ガラス基板１中の不純物の拡散を防ぐためのバッファー層２としてSiO2膜を被着したガラス基板１（コ−ニング社製＃1737ガラス）上に例えばシラン（SiH4）を原料ガスとして用いたプラズマCVD法により膜厚30〜１150nmで、非晶質シリコン（以下a-Ｓｉと略記する）を形成し、そして、ａ-Ｓｉ中の水素を400〜450℃の熱処理で除去した後、例えば、XeClエキシマレーザアニールによりa-Siを結晶化して多結晶シリコンを得た後、1枚目のマスクを用いてフォトリソグラフィーとエッチングによりトランジスタが形成されるところにのみ多結晶シリコン３を残す（図２（ａ））。
【００５５】そして、 TEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でゲート絶縁膜４となるSiO2を100nmの厚みで全面に堆積する。その後、例えばMoW合金を用いてゲート電極５を500nmの厚みで形成する（図２（ｂ））。ここで2枚目のマスクを使用する。ゲート電極の厚みは次の側壁となる材料の形成膜厚と同等または厚い方が望ましい。次には、3枚目のマスクを用いて注入マスク７のパターンを形成し、この注入マスク７を用いてドーピング・マスクを形成し、水素希釈ジボラン（B2H6）のプラズマを生成し、質量分離を行わずに加速電圧は60kVで総ドーズ量は5×1015cm-2の条件で、イオンドーピングすることにより、p-ch TFTのｐ型ソース・ドレイン領域８を形成する（図２（ｃ））。
【００５６】P型ソース・ドレイン領域は後述の工程でリンも注入されるため、ボロンの注入量は少なくともリンの注入量より多くなければならないが、必要とするソース・ドレイン領域の抵抗に合せて適宜注入量と加速電圧は選択可能である。
【００５７】そして、次に全面に例えば側壁用SiNx９−１を300nmの厚みで堆積する。そして、リアクティブイオンエッチングによって異方性エッチングを行い、ゲート側壁９−２を残す（図２（ｄ）及び（ｅ））。このとき側壁９−２の幅はSiNxの膜厚とほぼ同等の0.3μm程度となる。また側壁の幅の均一性はSiNxの堆積膜厚のバラツキとほぼ同レベルの±10%程度が得られる。今回は0.3μmの厚みで形成したが、この厚みはオフセット領域１６の不純物濃度による電界緩和量や多結晶シリコンの粒径、プロセスマージン等を考慮して適宜設定可能であるが、生産性等を考慮すると１μｍ以下が望ましい。
【００５８】そして、オフセット構造の薄膜トランジスタのｎ型ソース・ドレイン領域１０を形成するために、ゲート電極とこの側壁をマスクとして水素希釈ホスフィン（PH3）のプラズマを生成し、質量分離を行わずに加速電圧は70kVで総ドーズ量は1×1015cm-2の条件で、イオンドーピングすることにより、オフセット構造の TFTのソース・ドレイン領域１０とオフセット領域１６を形成する（図２（ｆ））。
【００５９】このときp-ch TFTのソース・ドレイン領域にもリンイオンが打ち込まれるが、打ち込み量がボロンの1/5であるため、導電型の問題は無い。このときのリンの注入量はボロンの注入量の1/5に限定するものではなく、所望の抵抗値が得られるように適宜注入量と加速電圧を調整すればよい。そして注入された不純物の活性化を兼ねて、450〜600℃で１時間熱処理を行う。
【００６０】そして、層間絶縁膜１１としてTEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でSiO2（１１−１）をまず堆積する。その後、パッシベーションとしても働き、かつ多結晶シリコンのダングリングボンドを補償するための水素化も兼用して、プラズマCVDによるSiNx（１１−２）を層間絶縁膜１１として全面に堆積する（図２（ｇ））。
【００６１】4枚目のマスクを用いてフォトリソグラフィーとエッチングによって半導体のソース・ドレイン領域にコンタクトを取るためのコンタクト・ホール１２を形成し（図２（ｈ））、ソース電極１３及びドレイン電極１４として例えばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後5枚目のマスクを用いてフォトリソグラフィー・エッチングでパターン化することにより、多結晶シリコン TFTが完成する（図２（ｉ））。
【００６２】なお、本実施の形態２では、プラズマCVD法によるa-Si を用いたが、プラズマCVD以外の減圧CVD法やスパッタ法等で形成しても良い。 また、半導体材料として多結晶シリコン３を用いたが、多結晶シリコンに限定するものではなく、非晶質シリコンやSiGe、SiGeC、ＩＩＩ-Ｖ族、ＩＩ-ＶＩ族などの化合物半導体などでも良い。
【００６３】また、本実施の形態２では多結晶を得るため、非晶質堆積後、多結晶化をXeClエキシマレーザーを用いたが他のArF、KrF等のエキシマレーザーやArレーザー等でも良いし、600℃程度のアニールによる固相成長を行っても良い。但し、固相成長を行う場合には、基板として固相成長温度に耐える基板を用いなければならない。
【００６４】ゲート絶縁膜としてはTEOSを用いたプラズマCVDによるSiO2を用いたが、これ以外にも、減圧CVD、リモートプラズマCVD、常圧CVD、ECR-CVDなどを使うことも可能である。また、高圧酸化やプラズマ酸化膜なども使用可能である。
【００６５】また、ゲート電極材料としては、MoW合金を用いたが、純Alを使うこともできるし、AlにSi、Cu、Ta、Sc、Zrなどやそれらを複数種類選択して少量添加した材料を使うことも可能である。
【００６６】側壁の材料としてはSiNxを用いたが、SiO2、酸化タンタル、酸化アルミニウム等の無機絶縁材料でも良い。また必ずしも絶縁材料でなくても良い。例えばＡｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｗ、Ｔａなどやそれらの合金材料やシリサイドでも良いし、Siなどの半導体材料や有機系のものでも構わない。
【００６７】注入されたイオンの活性化に関しては、同時に注入された水素による自己活性化によりアニールのような工程を付加しないこともできるが、より確実な活性化を図るため、400℃以上でのアニールやエキシマレーザー照射やRTA（Rapid Thermal Anneal）による局所的な加熱を行ってもよい。
【００６８】また、層間絶縁膜１１としてTEOSを用いたプラズマCVD法によるSiO2とSiNxの積層膜を用いたが、他の方法例えばAP-CVD（Atmospheric Pressure CVD）法によるSiO2やLTO(Low Temperature Oxide)、ECR-CVDによるSiO2 等と窒化シリコンや酸化タンタル、酸化アルミニウム等の組み合せによる積層構造をとっても良い。
【００６９】また、ソース電極１３およびドレイン電極１４の材料としてAlを用いたが、アルミニウム（Al）、タンタル（Ta）、モリブデン（Mo）、クロム（Cr）、チタン（Ti）等の金属またはそれらの合金でも良いし、不純物を多量に含む多結晶シリコンや多結晶シリコンGe合金やITO等の透明導電膜等でも良い。
【００７０】また、不純物としてはリンとボロンを用いたが、他にもアクセプタとなる砒素等、ドナーとしてリン以外のアルミニウム等を選択的に用いることも可能であることも言うまでもない。
【００７１】（実施の形態３）（図３）は本発明の第３の実施の形態の液晶表示装置及びその製造方法を説明するための断面図である。（図４）は第２の実施の形態の液晶表示装置の等価回路である。詳しい製造方法の手順は省略するが、（実施の形態１）の方法に準拠して、薄膜トランジスタアレイを製造する。層間絶縁膜の堆積までは同一である（図３（ａ））。
【００７２】層間絶縁膜のSiO2（１１−１）とSiNx（１１−２）堆積後、本実施の形態３では反射型の液晶表示装置を製造するので、感光性アクリル樹脂１７を全面に塗布後、ＴＦＴのソース・ドレイン領域や図示はしないがゲート電極にコンタクトを取るためのコンタクトホール形成用と反射電極形成のために４枚目のマスクを用いて露光・現像する。このとき、コンタクトホール１２は露光機の解像度限界に達しない範囲でコンタクトホール部を露光し、反射電極の下部となる部分は露光機の解像度限界以下のマスクパターンによって露光することによって、回折を利用した露光を行なって、凹凸をつける（図３（ｂ））。
【００７３】そして最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、反射膜となる画素電極１８をAlを用いて５枚目のマスクによって選択的に形成して薄膜トランジスタアレイが完成する（図３（ｃ））。
【００７４】このとき図示はしないが、（実施の形態１）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのCMOS駆動回路も一体化して形成している。
【００７５】そして、液晶表示装置とするため、配向膜１９を塗布し、ラビングによる配向処理を行った。そして、対向電極２１とカラーフィルタ２２を形成した対向基板２０にも同様に配向膜１９を塗布し、ラビングによる配向処理を行った。両基板を貼り合わせ、その間に液晶２３を注入し、偏光板２４を配置することによって液晶表示装置が完成する（図３（ｄ））。
【００７６】なお、本実施の形態３では反射型の液晶表示装置としたが、Alによって形成した画素電極（反射電極）の代わりに透明電極を配置すれば、透過型の液晶表示装置も可能である。その場合は偏光板を薄膜トランジスタアレイ基板側にも配置する必要がある。
【００７７】また、本実施の形態３ではソース電極１３、ドレイン電極１４、ソースバス配線、画素電極（反射電極）を構成する材料としてAlを用いたが、他の材料、例えばAl合金やAgやAgと他の金属との合金を用いても良い。
【００７８】（実施の形態４）（図５）は本発明の第４の実施の形態の液晶表示装置及びその製造方法を説明するための断面図である。（図４）は第４の実施の形態の液晶表示装置の等価回路である。詳しい製造方法の手順は省略するが、（実施の形態２）の方法に準拠して、薄膜トランジスタアレイを製造する。層間絶縁膜の堆積までは同一である（図５（ａ））。
【００７９】層間絶縁膜１１のSiO2（１１−１）とSiNx（１１−２）堆積後、本実施の形態４では反射型の液晶表示装置を製造するので、感光性アクリル樹脂１７を全面に塗布後、ＴＦＴのソース・ドレイン領域や図示はしないがゲート電極にコンタクトを取るためのコンタクトホール形成用と反射電極形成のために４枚目のマスクを用いて露光・現像する。このとき、コンタクトホール形成部は露光機の解像度限界に達しない範囲でコンタクトホール部を露光し、反射電極の下部となる部分は露光機の解像度限界以下のマスクパターンによって露光することによって、回折を利用した露光を行なって、凹凸をつける（図５（ｂ））。そして最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、反射電極となる画素電極１８をAlを用いて５枚目のマスクによって選択的に形成して薄膜トランジスタアレイが完成する（図５（ｃ））。このとき図示はしないが、（実施の形態１）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのＣＭＯＳ駆動回路も一体化して形成している。
【００８０】そして、液晶表示装置とするため、配向膜１９を塗布し、ラビングによる配向処理を行った。そして、対向電極２１とカラーフィルタ２２を形成した対向基板２０にも同様に配向膜を塗布し、ラビングによる配向処理を行った。両基板を貼り合わせ、その間に液晶２３を注入し、偏光板２４を配置することによって液晶表示装置が完成する（図５（ｄ））。
【００８１】なお、本実施の形態４では反射型の液晶表示装置としたが、画素電極（反射電極）の代わりに透明電極を配置すれば、透過型の液晶表示装置も可能である。その場合は偏光板を薄膜トランジスタアレイ基板側にも配置する必要がある。
【００８２】また、本実施の形態４ではソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、画素電極（反射電極）１８を構成する材料としてAlを用いたが、他の材料、例えばAl合金やAgやAgと他の金属との合金を用いても良い。
【００８３】（実施の形態５）（図６）は本発明の第５の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための断面図であり、（図７）は等価回路図である。詳しい製造方法の手順は省略するが、（実施の形態１）の方法に準拠し、層間絶縁膜の堆積後の４枚目のマスクを用いるコンタクトホール形成までは同一である（図６（ａ））。
【００８４】最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、画素電極１８としてITOを用いて５枚目のマスクによって選択的に形成して薄膜トランジスタアレイが完成する（図６（ｂ））。このとき図示はしないが、（実施の形態１）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのCMOS駆動回路も一体化して形成している。
【００８５】その後、例えば、導電性高分子３１として例えばポリエチレンジオキシチオフェン(PEDT)と実際に発光するポリジアルキルフルオレン誘導体３２を形成し、最後にCa陰極３３を蒸着してエレクトロルミネッセンス表示装置が完成する（図６（ｃ））。
【００８６】その動作は以下の通りである。まず、スイッチングトランジスタ２５がONするように走査線にパルス信号を与えたときに信号線に表示信号を印加すると、駆動用トランジスタ３４がON状態となって電流供給線３５から電流が流れ、エレクトロルミネッセンスセル３６が発光する。
【００８７】上記実施の形態５ではエレクトロルミネッセンス材料として、ポリジアルキルフルオレン誘導体を用いたが、他の有機材料、例えば、他のポリフルオレン系材料やポリフェニルビニレン系の材料でも良いし、無機材料でも使用可能なことは言うまでもない。また、エレクトロルミネッセンス材料の形成方法は、スピンコートなどの塗布方法、蒸着、インクジェットによる吐出形成などの方法を用いても良い。
【００８８】また、ソースバス配線もITOを用いて形成したが、抵抗に問題がある場合はAlなどの抵抗値の低い材料を用いてバックアップ配線を形成することも可能である。
【００８９】（実施の形態６）（図８）は本発明の第６の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための断面図であり、（図７）は等価回路図である。詳しい製造方法の手順は省略するが、（実施の形態２）の方法に準拠し、層間絶縁膜の堆積後の４枚目のマスクを用いるコンタクトホール１２形成までは同一である（図８（ａ））。
【００９０】最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、画素電極１８としてITOを用いて選択的に形成して薄膜トランジスタアレイが完成する（図８（ｂ））。このとき図示はしないが、（実施の形態２）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのCMOS駆動回路も一体化して形成している。
【００９１】その後、例えば、導電性高分子３１として例えばポリエチレンジオキシチオフェン(PEDT)と実際に発光するポリジアルキルフルオレン誘導体３２を形成し、最後にCa陰極３３を蒸着してエレクトロルミネッセンス表示装置が完成する（図８（ｃ））。
【００９２】その動作は以下の通りである。まず、スイッチングトランジスタ２５がONするように走査線２９にパルス信号を与えたときに信号線３０に表示信号を印加すると、駆動用トランジスタ３４がON状態となって電流供給線３５から電流が流れ、エレクトロルミネッセンスセル３６が発光する。
【００９３】上記実施の形態６ではエレクトロルミネッセンス材料として、ポリジアルキルフルオレン誘導体を用いたが、他の有機材料、例えば、他のポリフルオレン系材料やポリフェニルビニレン系の材料でも良いし、無機材料でも使用可能なことは言うまでも無い。また、エレクトロルミネッセンス材料の形成方法は、スピンコートなどの塗布方法、蒸着、インクジェットによる吐出形成などの方法を用いても良い。
【００９４】また、ソースバス配線もITOを用いて形成したが、抵抗に問題がある場合はAlなどの抵抗値の低い材料を用いてバックアップ配線を形成することも可能である。
【００９５】
【発明の効果】以上説明を行なってきたように、本発明の薄膜トランジスタアレイによれば性能や均一性に優れた薄膜トランジスタが提供できる。また、本発明の薄膜トランジスタの製造方法によれば、わずか５枚のマスクで生産性良く、低コストで均一な薄膜トランジスタを製造できて、その実用上の効果は大きい。また、本発明の液晶表示装置によれば均一性に優れた液晶表示装置が提供できる。また、本発明の液晶表示装置の製造方法によれば、５枚のマスクで生産性良く、低コストで均一性の良い液晶表示装置を製造できて、その実用上の効果は大きい。また、本発明のエレクトロルミネッセンス表示装置によれば均一性と性能に優れたエレクトロルミネッセンス表示装置が提供できる。また、本発明のエレクトロルミネッセンス表示装置の製造方法によれば、５枚のマスクで薄膜トランジスタを形成できるため、生産性良く、低コストで均一性の良いエレクトロルミネッセンス表示装置を製造できて、その実用上の効果は大きい。
【図面の簡単な説明】
【図１】本発明にもとづく第１の実施の形態の薄膜トランジスタアレイ及びその製造方法を説明するための主要工程毎の概略断面図
【図２】本発明にもとづく第２の実施の形態の薄膜トランジスタアレイ及びその製造方法を説明するための主要工程毎の概略断面図
【図３】本発明にもとづく第３の実施の形態の液晶表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図４】本発明にもとづく第３及び第４の実施の形態の液晶表示装置を説明するための画素部の等価回路図
【図５】本発明にもとづく第４の実施の形態の液晶表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図６】本発明にもとづく第５の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図７】本発明にもとづく第３の実施の形態のエレクトロルミネッセンス表示装置を説明するための画素部の等価回路図
【図８】本発明にもとづく第６の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図９】従来の薄膜トランジスタの概略断面図
【符号の説明】
１ 基板
２ バッファー層（ＳｉＯ2）
３ 多結晶シリコン
４ ゲート絶縁膜（ＳｉＯ2）
５ ゲート電極（ＭｏＷ）
６ ＬＤＤ領域
７ 注入マスク
８ ｐ型ソース・ドレイン領域
９−１ 側壁用ＳｉＮx
９−２ 側壁
１０ ｎ型ソース・ドレイン領域
１１−１ 層間絶縁膜（ＳｉＯ2）
１１−２ 層間絶縁膜（ＳｉＮx）
１２ コンタクトホール
１３ ソース電極
１４ ドレイン電極
１５ チャネル領域
１６ オフセット領域
１７ 感光性アクリル樹脂
１８ 画素電極
１９ 配向膜
２０ 対向基板
２１ 対向電極
２２ カラーフィルタ
２３ 液晶
２４ 偏光板
２５ スイッチング用トランジスタ
２６ 蓄積容量
２７ 液晶セル
２８ ＣＭＯＳ駆動回路
２９ 走査線（ゲートバス配線）
３０ 信号線（ソースバス配線）
３１ 導電性高分子（ポリエチレンジオキシチオフェン）
３２ ポリフルオレン誘導体
３３ Ｃａ陰極
３４ 駆動用トランジスタ
３５ 電流供給線
３６ エレクトロルミネッセンス・セル
３７ パッシベーション層
【０００１】
【発明の属する技術分野】本発明は各種の半導体装置やセンサーアレイ、SRAM（Static Random Access Memory）等に応用される薄膜トランジスタアレイ及びその製造方法に関する。また、液晶表示装置及びその製造方法、並びにエレクトロルミネッセンス表示装置及びその製造方法に関する。
【０００２】
【従来の技術】以下、従来の薄膜トランジスタの例として、液晶表示装置用に開発が進められているポリシリコン薄膜トランジスタについて、図面を用いて説明を行う。
【０００３】近年薄膜トランジスタを用いた液晶表示の分野では、高価な石英基板ではなく安価なガラス基板が使用可能な比較的低温（概ね600℃以下）で作成できる多結晶シリコン薄膜トランジスタ（以下、「低温多結晶シリコンTFT」と略記する）が注目を集めている。例えば、「Society for Information Display International Symposium Digest of Technical Papers Volume XXX(1999) p.p.172〜175」に記載されている低温多結晶シリコンＴＦＴを従来例として、（図9）を参照しながら簡単に説明する。
【０００４】この従来例の低温多結晶シリコンＴＦＴの製造方法は、まずガラス基板１上に非晶質シリコン層を全面に堆積後、エキシマレーザーを照射し基板上の非晶質シリコン層を局所的に加熱溶融して結晶化させ多結晶シリコンを得る。次にゲ−ト絶縁膜４として120nmのSiO2層をする。次に、ゲ−ト電極５をＭｏＷ合金を用いて形成する。このとき、多結晶シリコンTFTの課題であるリーク電流を減少させるため、LDD(Lightly Doped Drain)構造を形成する。そしてSiO2からなる層間絶縁膜１１を形成した後、コンタクトホール１２を形成する。そしてＡｌを用いてソース電極１３及びドレイン電極１４を形成する。そして、パッシベーション層３７を介して、画素電極１８を形成して低温多結晶シリコンTFTアレイが完成する。
【０００５】上記の従来例では、多結晶シリコンＴＦＴの課題であるリーク電流を減少させるため、LDD(Lightly Doped Drain)構造を採用していたが、オフセット構造を採用する事例も報告されている。
【０００６】
【発明が解決しようとする課題】上記（図９）に示す従来の低温多結晶シリコン TFTを作製する場合、以下の課題が生じる。（図９）に示した例では、画素電極とソース・ドレイン電極が別レイヤーであるため、マスク枚数の増加やプロセスステップの増加などやそれらに伴う歩留り低下によってコスト高を招く。上記の従来例の場合はCMOS駆動回路部を含めると少なくとも8〜9枚のマスクが必要となる。
【０００７】また、LDD領域がマスク合せで形成されるため、LDD領域の抵抗値のバラツキや信頼性のバラツキがフォトリソグラフィー工程のマスク合せ精度によって制約を受ける。一般には±0.5μm程度しか合せ精度がないため、例えばLDD長が設計上2μmであったとしてもＬＤＤ長は1.5μm〜2.5μm程度のバラツキを有し、結果としてLDD領域の抵抗値が他にバラツキ要素が無いと仮定しても、±25%程度のバラツキを生じてしまう。その結果、LDD薄膜トランジスタの特にON能力もバラツキを生じ、画像上のムラとなって現れたり、駆動回路部分では駆動能力・スピードがばらつくため、歩留りの低下を生じると言う課題を有している。
【０００８】また、LDDではなくオフセット領域を形成する場合はオフセット領域の比抵抗が高いため、よりバラツキが顕著にＴＦＴ特性に現れる。
【０００９】本発明はかかる点に鑑み、マスク枚数を削減して低コストで生産性に優れ、しかもバラツキが少なく歩留りの高い薄膜トランジスタアレイ及びその製造方法と液晶表示装置及びその製造方法とエレクトロルミネッセンス表示装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】これらの課題を解決するために、本発明の発明者が様々に検討したところ、LDD領域またはオフセット領域を形成するにあたり、ゲート電極側面に側壁を形成することによって、自己整合的にLDDまたはオフセット領域を形成することによってマスク枚数を削減するとともに、LDD領域用の不純物注入はゲート電極をマスクとして全面に注入し、またp型のソース・ドレイン領域にはアクセプタとドナーとなる不純物の両方が含まれていることを第一の特徴とし、また、層間絶縁膜を複数の層で形成し、これら複数の層間絶縁膜上にソース・ドレイン電極とソースバス配線と画素電極を一括して形成することを特徴とすることによって、CMOS型の薄膜トランジスタアレイを５枚のマスクで形成する。このような製造方法を用いることにより、LDDまたはオフセット領域が自己整合的に形成されるので、ばらつきが小さい。
【００１１】
【発明の実施の形態】本発明の請求項１記載の薄膜トランジスタアレイはマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を少なくとも有し、前記相補型薄膜トランジスタにおいて少なくとも一方の導電型の薄膜トランジスタには前記側壁の下部の半導体層にソース及びドレイン領域よりも不純物濃度が低い領域が形成されたことを特徴としたものである。
【００１２】本発明によれば、均一性と特性に優れた薄膜トランジスタが提供できるという作用を有する。
【００１３】本発明の請求項２記載の薄膜トランジスタアレイの製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極をマスクにドナーまたはアクセプタとなる第一の不純物を注入する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに前記第一の不純物を以上の濃度の第二の不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を形成する工程とを少なくとも有することを特徴としたものである。
【００１４】本発明によれば、生産性と歩留りが高く、しかも均一性と性能の良い薄膜トランジスタアレイの製造方法が提供できるという作用を有する。
【００１５】本発明の請求項３記載の薄膜トランジスタアレイはマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を少なくとも有し、前記相補型薄膜トランジスタの少なくとも一方の導電型の薄膜トランジスタには前記側壁の下部の半導体層にチャネル領域と同一の不純物濃度のオフセット領域が形成されたことを特徴としたものである。
【００１６】本発明によれば均一性に優れた薄膜トランジスタが提供できるという作用を有する。
【００１７】本発明の請求項４記載の薄膜トランジスタアレイの製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極と選択的に形成された注入マスクをマスクとして第一の導電型の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を形成する工程とを少なくとも有することを特徴としたものである。
【００１８】本発明によれば、より生産性と歩留りが高く、しかも均一性の良い薄膜トランジスタアレイの製造方法が提供できるという作用を有する。
【００１９】本発明の請求項５記載の液晶表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板は請求項１記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。
【００２０】本発明によれば本発明によれば、均一性と特性に優れた液晶表示装置が提供できるという作用を有する。
【００２１】本発明の請求項６記載の液晶表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板は請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００２２】本発明によれば、生産性と歩留りが高く、しかも均一性と性能の良い液晶表示装置の製造方法が提供できるという作用を有する。
【００２３】本発明の請求項７記載の液晶表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板は請求項３記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。
【００２４】本発明によれば均一性に優れた液晶表示装置が提供できるという作用を有する。
【００２５】本発明の請求項８記載の液晶表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板は請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００２６】本発明によれば、より生産性と歩留りが高く、しかも均一性の良い液晶表示装置の製造方法が提供できるという作用を有する。
【００２７】本発明の請求項９記載のエレクトロルミネッセンス表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項１記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。本発明によれば本発明によれば、均一性と特性に優れたエレクトロルミネッセンス表示装置が提供できるという作用を有する。
【００２８】本発明の請求項１０記載のエレクトロルミネッセンス表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００２９】本発明によれば、生産性と歩留りが高く、しかも均一性と性能の良いエレクトロルミネッセンス表示装置の製造方法が提供できるという作用を有する。
【００３０】本発明の請求項１１記載のエレクトロルミネッセンス表示装置はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項３記載の薄膜トランジスタアレイを配置してなることを特徴としたものである。
【００３１】本発明によれば均一性に優れたエレクトロルミネッセンス表示装置が提供できるという作用を有する。
【００３２】本発明の請求項１２記載のエレクトロルミネッセンス表示装置の製造方法はマトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極から少なくともなるエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴としたものである。
【００３３】本発明によれば、より生産性と歩留りが高く、しかも均一性の良いエレクトロルミネッセンス表示装置の製造方法が提供できるという作用を有する。
【００３４】以下、本発明の実施の形態を図面を用いて説明する。
【００３５】（実施の形態１）（図１）は本発明の第１の実施の形態の薄膜トランジスタアレイ及びそのの製造方法を説明するための工程断面図であり、以下順を追って説明する。
【００３６】ガラス基板１中の不純物の拡散を防ぐためのバッファー層２として、SiO2膜を被着したガラス基板１（コ−ニング社製＃1737ガラス）上に例えばシラン（SiH4）を原料ガスとして用いたプラズマCVD法により膜厚30〜１150nmで、非晶質シリコン（以下a-Ｓｉと略記する）を形成し、そして、ａ-Ｓｉ中の水素を400〜450℃の熱処理で除去した後、例えば、XeClエキシマレーザアニールによりa-Siを結晶化して多結晶シリコンを得た後、1枚目のマスクを用いてフォトリソグラフィーとエッチングによりトランジスタが形成されるところにのみ多結晶シリコン３を残す（図１（ａ））。
【００３７】そして、 TEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でゲート絶縁膜４となるSiO2を100nmの厚みで全面に堆積する。その後、例えばMoW合金を用いてゲート電極５を500nmの厚みで形成する（図１（ｂ））。ここで2枚目のマスクを使用する。ゲート電極の厚みは次の側壁となる材料の形成膜厚と同等または厚い方が望ましい。
【００３８】そして、このゲート電極をマスクとして、水素希釈ホスフィン（PH3）のプラズマを生成し、質量分離を行わずに加速電圧は70kVで総ドーズ量は5×1012〜1×1014cm-2程度の条件で、イオンドーピングすることにより、低不純物領域（Lightly Doped Drain：以下ではLDD領域と略記する）６を形成する（図１（ｃ））。
【００３９】次には、3枚目のマスクを用いて注入マスク７のパターンを形成し、この注入マスク７を用いてドーピング・マスクを形成し、水素希釈ジボラン（B2H6）のプラズマを生成し、質量分離を行わずに加速電圧は60kVで総ドーズ量は5×1015cm-2の条件で、イオンドーピングすることにより、p-ch TFTのP型ソース・ドレイン領域８を形成する（図１（ｄ））。P型ソース・ドレイン領域は後述の工程でリンも注入されるため、ボロンの注入量は少なくともリンの注入量より多くなければならないが、必要とするソース・ドレイン領域の抵抗に合せて適宜注入量と加速電圧は選択可能である。
【００４０】そして、次に全面に例えば側壁用SiNx９−１を500nmの厚みで堆積する。そして、リアクティブイオンエッチングによって異方性エッチングを行い、ゲート側壁９−２を残す（図１（ｅ）及び（ｆ））。このとき側壁９−２の幅はSiNxの膜厚とほぼ同等の0.5μm程度となる。また側壁の幅の均一性はSiNxの堆積膜厚のバラツキとほぼ同レベルの±10%程度が得られる。今回は0.5μmの厚みで形成したが、この厚みはＬＤＤ領域６の不純物濃度による電界緩和量や多結晶シリコンの粒径、プロセスマージン等を考慮して適宜設定可能であるが、生産性等を考慮すると１μｍ以下が望ましい。
【００４１】そして、LDD薄膜トランジスタのｎ型ソース・ドレイン領域１０を形成するために、ゲート電極とこの側壁をマスクとして水素希釈ホスフィン（PH3）のプラズマを生成し、質量分離を行わずに加速電圧は70kVで総ドーズ量は1×1015cm-2の条件で、イオンドーピングすることにより、n-ch(LDD) TFTのソース・ドレイン領域１０を形成する（図１（ｇ））。このときp-ch TFTのソース・ドレイン領域にもリンイオンが打ち込まれるが、打ち込み量がLDD領域形成用のリンと合算してもボロンの約1/5であるため、導電型の問題は無い。このときのリンの注入量はボロンの注入量の1/5に限定するものではなく、所望の抵抗値が得られるように適宜注入量と加速電圧を調整すればよい。そして注入された不純物の活性化を兼ねて、450〜600℃で１時間熱処理を行う。
【００４２】そして、層間絶縁膜１１としてTEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でSiO2（１１−１）をまず堆積する。その後、パッシベーションとしても働き、かつ多結晶シリコンのダングリングボンドを補償するための水素化も兼用して、プラズマCVDによるSiNx（１１−２）を層間絶縁膜１１として全面に堆積する（図１（ｈ））。
【００４３】4枚目のマスクを用いてフォトリソグラフィーとエッチングによって半導体のソース・ドレイン領域にコンタクトを取るためのコンタクト・ホール１２を形成し（図１（ｉ））、ソース電極１３及びドレイン電極１４として例えばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後5枚目のマスクを用いてフォトリソグラフィー・エッチングでパターン化することにより、多結晶シリコン TFTが完成する（図１（ｊ））。
【００４４】なお、本実施の形態１では、プラズマCVD法によるa-Si を用いたが、プラズマCVD以外の減圧CVD法やスパッタ法等で形成しても良い。また、半導体材料として多結晶シリコン３を用いたが、多結晶シリコンに限定するものではなく、非晶質シリコンやSiGe、SiGeC、ＩＩＩ-Ｖ族、ＩＩ-ＶＩ族などの化合物半導体などでも良い。
【００４５】また、本実施の形態１では多結晶を得るため、非晶質堆積後、多結晶化をXeClエキシマレーザーを用いたが他のArF、KrF等のエキシマレーザーやArレーザー等でも良いし、600℃程度のアニールによる固相成長を行っても良い。但し、固相成長を行う場合には、基板として固相成長温度に耐える基板を用いなければならない。
【００４６】ゲート絶縁膜としてはTEOSを用いたプラズマCVDによるSiO2を用いたが、これ以外にも、減圧CVD、リモートプラズマCVD、常圧CVD、ECR-CVDなどを使うことも可能である。また、高圧酸化やプラズマ酸化膜なども使用可能である。
【００４７】また、ゲート電極材料としては、MoW合金を用いたが、純Alを使うこともできるし、AlにSi、Cu、Ta、Sc、Zrなどやそれらを複数種類選択して少量添加した材料を使うことも可能である。
【００４８】側壁の材料としてはSiNxを用いたが、SiO2、酸化タンタル、酸化アルミニウム等の無機絶縁材料でも良い。また必ずしも絶縁材料でなくても良い。例えばＡｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｗ、Ｔａなどやそれらの合金材料やシリサイドでも良いし、Siなどの半導体材料や有機系のものでも構わない。
【００４９】注入されたイオンの活性化に関しては、同時に注入された水素による自己活性化によりアニールのような工程を付加しないこともできるが、より確実な活性化を図るため、400℃以上でのアニールやエキシマレーザー照射やRTA（Rapid Thermal Anneal）による局所的な加熱を行ってもよい。
【００５０】また、層間絶縁膜１１としてTEOSを用いたプラズマCVD法によるSiO2とSiNx の積層膜を用いたが、他の方法例えばAP-CVD（Atmospheric Pressure CVD）法によるSiO2やLTO(Low Temperature Oxide)、ECR-CVDによるSiO2 等と窒化シリコンや酸化タンタル、酸化アルミニウム等の組み合せによる積層構造をとっても良い。
【００５１】また、ソース電極１３およびドレイン電極１４の材料としてAlを用いたが、アルミニウム（Al）、タンタル（Ta）、モリブデン（Mo）、クロム（Cr）、チタン（Ti）等の金属またはそれらの合金でも良いし、不純物を多量に含む多結晶シリコンや多結晶シリコンGe合金やITO等の透明導電膜等でも良い。
【００５２】また、不純物としてはリンとボロンを用いたが、他にもアクセプタとなる砒素等、ドナーとしてリン以外のアルミニウム等を選択的に用いることも可能であることも言うまでもない。
【００５３】（実施の形態２）（図２）は本発明の第２の実施の形態の薄膜トランジスタアレイ及びそのの製造方法を説明するための工程断面図であり、以下順を追って説明する。
【００５４】ガラス基板１中の不純物の拡散を防ぐためのバッファー層２としてSiO2膜を被着したガラス基板１（コ−ニング社製＃1737ガラス）上に例えばシラン（SiH4）を原料ガスとして用いたプラズマCVD法により膜厚30〜１150nmで、非晶質シリコン（以下a-Ｓｉと略記する）を形成し、そして、ａ-Ｓｉ中の水素を400〜450℃の熱処理で除去した後、例えば、XeClエキシマレーザアニールによりa-Siを結晶化して多結晶シリコンを得た後、1枚目のマスクを用いてフォトリソグラフィーとエッチングによりトランジスタが形成されるところにのみ多結晶シリコン３を残す（図２（ａ））。
【００５５】そして、 TEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でゲート絶縁膜４となるSiO2を100nmの厚みで全面に堆積する。その後、例えばMoW合金を用いてゲート電極５を500nmの厚みで形成する（図２（ｂ））。ここで2枚目のマスクを使用する。ゲート電極の厚みは次の側壁となる材料の形成膜厚と同等または厚い方が望ましい。次には、3枚目のマスクを用いて注入マスク７のパターンを形成し、この注入マスク７を用いてドーピング・マスクを形成し、水素希釈ジボラン（B2H6）のプラズマを生成し、質量分離を行わずに加速電圧は60kVで総ドーズ量は5×1015cm-2の条件で、イオンドーピングすることにより、p-ch TFTのｐ型ソース・ドレイン領域８を形成する（図２（ｃ））。
【００５６】P型ソース・ドレイン領域は後述の工程でリンも注入されるため、ボロンの注入量は少なくともリンの注入量より多くなければならないが、必要とするソース・ドレイン領域の抵抗に合せて適宜注入量と加速電圧は選択可能である。
【００５７】そして、次に全面に例えば側壁用SiNx９−１を300nmの厚みで堆積する。そして、リアクティブイオンエッチングによって異方性エッチングを行い、ゲート側壁９−２を残す（図２（ｄ）及び（ｅ））。このとき側壁９−２の幅はSiNxの膜厚とほぼ同等の0.3μm程度となる。また側壁の幅の均一性はSiNxの堆積膜厚のバラツキとほぼ同レベルの±10%程度が得られる。今回は0.3μmの厚みで形成したが、この厚みはオフセット領域１６の不純物濃度による電界緩和量や多結晶シリコンの粒径、プロセスマージン等を考慮して適宜設定可能であるが、生産性等を考慮すると１μｍ以下が望ましい。
【００５８】そして、オフセット構造の薄膜トランジスタのｎ型ソース・ドレイン領域１０を形成するために、ゲート電極とこの側壁をマスクとして水素希釈ホスフィン（PH3）のプラズマを生成し、質量分離を行わずに加速電圧は70kVで総ドーズ量は1×1015cm-2の条件で、イオンドーピングすることにより、オフセット構造の TFTのソース・ドレイン領域１０とオフセット領域１６を形成する（図２（ｆ））。
【００５９】このときp-ch TFTのソース・ドレイン領域にもリンイオンが打ち込まれるが、打ち込み量がボロンの1/5であるため、導電型の問題は無い。このときのリンの注入量はボロンの注入量の1/5に限定するものではなく、所望の抵抗値が得られるように適宜注入量と加速電圧を調整すればよい。そして注入された不純物の活性化を兼ねて、450〜600℃で１時間熱処理を行う。
【００６０】そして、層間絶縁膜１１としてTEOS（Tetraethylorthosilicate:(C2H5O)4Si）を原料ガスとして用いたプラズマCVD法でSiO2（１１−１）をまず堆積する。その後、パッシベーションとしても働き、かつ多結晶シリコンのダングリングボンドを補償するための水素化も兼用して、プラズマCVDによるSiNx（１１−２）を層間絶縁膜１１として全面に堆積する（図２（ｇ））。
【００６１】4枚目のマスクを用いてフォトリソグラフィーとエッチングによって半導体のソース・ドレイン領域にコンタクトを取るためのコンタクト・ホール１２を形成し（図２（ｈ））、ソース電極１３及びドレイン電極１４として例えばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後5枚目のマスクを用いてフォトリソグラフィー・エッチングでパターン化することにより、多結晶シリコン TFTが完成する（図２（ｉ））。
【００６２】なお、本実施の形態２では、プラズマCVD法によるa-Si を用いたが、プラズマCVD以外の減圧CVD法やスパッタ法等で形成しても良い。 また、半導体材料として多結晶シリコン３を用いたが、多結晶シリコンに限定するものではなく、非晶質シリコンやSiGe、SiGeC、ＩＩＩ-Ｖ族、ＩＩ-ＶＩ族などの化合物半導体などでも良い。
【００６３】また、本実施の形態２では多結晶を得るため、非晶質堆積後、多結晶化をXeClエキシマレーザーを用いたが他のArF、KrF等のエキシマレーザーやArレーザー等でも良いし、600℃程度のアニールによる固相成長を行っても良い。但し、固相成長を行う場合には、基板として固相成長温度に耐える基板を用いなければならない。
【００６４】ゲート絶縁膜としてはTEOSを用いたプラズマCVDによるSiO2を用いたが、これ以外にも、減圧CVD、リモートプラズマCVD、常圧CVD、ECR-CVDなどを使うことも可能である。また、高圧酸化やプラズマ酸化膜なども使用可能である。
【００６５】また、ゲート電極材料としては、MoW合金を用いたが、純Alを使うこともできるし、AlにSi、Cu、Ta、Sc、Zrなどやそれらを複数種類選択して少量添加した材料を使うことも可能である。
【００６６】側壁の材料としてはSiNxを用いたが、SiO2、酸化タンタル、酸化アルミニウム等の無機絶縁材料でも良い。また必ずしも絶縁材料でなくても良い。例えばＡｌ、Ｃｒ、Ｔｉ、Ｍｏ、Ｗ、Ｔａなどやそれらの合金材料やシリサイドでも良いし、Siなどの半導体材料や有機系のものでも構わない。
【００６７】注入されたイオンの活性化に関しては、同時に注入された水素による自己活性化によりアニールのような工程を付加しないこともできるが、より確実な活性化を図るため、400℃以上でのアニールやエキシマレーザー照射やRTA（Rapid Thermal Anneal）による局所的な加熱を行ってもよい。
【００６８】また、層間絶縁膜１１としてTEOSを用いたプラズマCVD法によるSiO2とSiNxの積層膜を用いたが、他の方法例えばAP-CVD（Atmospheric Pressure CVD）法によるSiO2やLTO(Low Temperature Oxide)、ECR-CVDによるSiO2 等と窒化シリコンや酸化タンタル、酸化アルミニウム等の組み合せによる積層構造をとっても良い。
【００６９】また、ソース電極１３およびドレイン電極１４の材料としてAlを用いたが、アルミニウム（Al）、タンタル（Ta）、モリブデン（Mo）、クロム（Cr）、チタン（Ti）等の金属またはそれらの合金でも良いし、不純物を多量に含む多結晶シリコンや多結晶シリコンGe合金やITO等の透明導電膜等でも良い。
【００７０】また、不純物としてはリンとボロンを用いたが、他にもアクセプタとなる砒素等、ドナーとしてリン以外のアルミニウム等を選択的に用いることも可能であることも言うまでもない。
【００７１】（実施の形態３）（図３）は本発明の第３の実施の形態の液晶表示装置及びその製造方法を説明するための断面図である。（図４）は第２の実施の形態の液晶表示装置の等価回路である。詳しい製造方法の手順は省略するが、（実施の形態１）の方法に準拠して、薄膜トランジスタアレイを製造する。層間絶縁膜の堆積までは同一である（図３（ａ））。
【００７２】層間絶縁膜のSiO2（１１−１）とSiNx（１１−２）堆積後、本実施の形態３では反射型の液晶表示装置を製造するので、感光性アクリル樹脂１７を全面に塗布後、ＴＦＴのソース・ドレイン領域や図示はしないがゲート電極にコンタクトを取るためのコンタクトホール形成用と反射電極形成のために４枚目のマスクを用いて露光・現像する。このとき、コンタクトホール１２は露光機の解像度限界に達しない範囲でコンタクトホール部を露光し、反射電極の下部となる部分は露光機の解像度限界以下のマスクパターンによって露光することによって、回折を利用した露光を行なって、凹凸をつける（図３（ｂ））。
【００７３】そして最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、反射膜となる画素電極１８をAlを用いて５枚目のマスクによって選択的に形成して薄膜トランジスタアレイが完成する（図３（ｃ））。
【００７４】このとき図示はしないが、（実施の形態１）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのCMOS駆動回路も一体化して形成している。
【００７５】そして、液晶表示装置とするため、配向膜１９を塗布し、ラビングによる配向処理を行った。そして、対向電極２１とカラーフィルタ２２を形成した対向基板２０にも同様に配向膜１９を塗布し、ラビングによる配向処理を行った。両基板を貼り合わせ、その間に液晶２３を注入し、偏光板２４を配置することによって液晶表示装置が完成する（図３（ｄ））。
【００７６】なお、本実施の形態３では反射型の液晶表示装置としたが、Alによって形成した画素電極（反射電極）の代わりに透明電極を配置すれば、透過型の液晶表示装置も可能である。その場合は偏光板を薄膜トランジスタアレイ基板側にも配置する必要がある。
【００７７】また、本実施の形態３ではソース電極１３、ドレイン電極１４、ソースバス配線、画素電極（反射電極）を構成する材料としてAlを用いたが、他の材料、例えばAl合金やAgやAgと他の金属との合金を用いても良い。
【００７８】（実施の形態４）（図５）は本発明の第４の実施の形態の液晶表示装置及びその製造方法を説明するための断面図である。（図４）は第４の実施の形態の液晶表示装置の等価回路である。詳しい製造方法の手順は省略するが、（実施の形態２）の方法に準拠して、薄膜トランジスタアレイを製造する。層間絶縁膜の堆積までは同一である（図５（ａ））。
【００７９】層間絶縁膜１１のSiO2（１１−１）とSiNx（１１−２）堆積後、本実施の形態４では反射型の液晶表示装置を製造するので、感光性アクリル樹脂１７を全面に塗布後、ＴＦＴのソース・ドレイン領域や図示はしないがゲート電極にコンタクトを取るためのコンタクトホール形成用と反射電極形成のために４枚目のマスクを用いて露光・現像する。このとき、コンタクトホール形成部は露光機の解像度限界に達しない範囲でコンタクトホール部を露光し、反射電極の下部となる部分は露光機の解像度限界以下のマスクパターンによって露光することによって、回折を利用した露光を行なって、凹凸をつける（図５（ｂ））。そして最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、反射電極となる画素電極１８をAlを用いて５枚目のマスクによって選択的に形成して薄膜トランジスタアレイが完成する（図５（ｃ））。このとき図示はしないが、（実施の形態１）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのＣＭＯＳ駆動回路も一体化して形成している。
【００８０】そして、液晶表示装置とするため、配向膜１９を塗布し、ラビングによる配向処理を行った。そして、対向電極２１とカラーフィルタ２２を形成した対向基板２０にも同様に配向膜を塗布し、ラビングによる配向処理を行った。両基板を貼り合わせ、その間に液晶２３を注入し、偏光板２４を配置することによって液晶表示装置が完成する（図５（ｄ））。
【００８１】なお、本実施の形態４では反射型の液晶表示装置としたが、画素電極（反射電極）の代わりに透明電極を配置すれば、透過型の液晶表示装置も可能である。その場合は偏光板を薄膜トランジスタアレイ基板側にも配置する必要がある。
【００８２】また、本実施の形態４ではソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、画素電極（反射電極）１８を構成する材料としてAlを用いたが、他の材料、例えばAl合金やAgやAgと他の金属との合金を用いても良い。
【００８３】（実施の形態５）（図６）は本発明の第５の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための断面図であり、（図７）は等価回路図である。詳しい製造方法の手順は省略するが、（実施の形態１）の方法に準拠し、層間絶縁膜の堆積後の４枚目のマスクを用いるコンタクトホール形成までは同一である（図６（ａ））。
【００８４】最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、画素電極１８としてITOを用いて５枚目のマスクによって選択的に形成して薄膜トランジスタアレイが完成する（図６（ｂ））。このとき図示はしないが、（実施の形態１）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのCMOS駆動回路も一体化して形成している。
【００８５】その後、例えば、導電性高分子３１として例えばポリエチレンジオキシチオフェン(PEDT)と実際に発光するポリジアルキルフルオレン誘導体３２を形成し、最後にCa陰極３３を蒸着してエレクトロルミネッセンス表示装置が完成する（図６（ｃ））。
【００８６】その動作は以下の通りである。まず、スイッチングトランジスタ２５がONするように走査線にパルス信号を与えたときに信号線に表示信号を印加すると、駆動用トランジスタ３４がON状態となって電流供給線３５から電流が流れ、エレクトロルミネッセンスセル３６が発光する。
【００８７】上記実施の形態５ではエレクトロルミネッセンス材料として、ポリジアルキルフルオレン誘導体を用いたが、他の有機材料、例えば、他のポリフルオレン系材料やポリフェニルビニレン系の材料でも良いし、無機材料でも使用可能なことは言うまでもない。また、エレクトロルミネッセンス材料の形成方法は、スピンコートなどの塗布方法、蒸着、インクジェットによる吐出形成などの方法を用いても良い。
【００８８】また、ソースバス配線もITOを用いて形成したが、抵抗に問題がある場合はAlなどの抵抗値の低い材料を用いてバックアップ配線を形成することも可能である。
【００８９】（実施の形態６）（図８）は本発明の第６の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための断面図であり、（図７）は等価回路図である。詳しい製造方法の手順は省略するが、（実施の形態２）の方法に準拠し、層間絶縁膜の堆積後の４枚目のマスクを用いるコンタクトホール１２形成までは同一である（図８（ａ））。
【００９０】最後にソース電極１３、ドレイン電極１４、ソースバス配線（図示しない）、画素電極１８としてITOを用いて選択的に形成して薄膜トランジスタアレイが完成する（図８（ｂ））。このとき図示はしないが、（実施の形態２）と同じ製造方法で各画素のスイッチングトランジスタとしてマトリクス状に形成するのと同時に各画素トランジスタを駆動するためのCMOS駆動回路も一体化して形成している。
【００９１】その後、例えば、導電性高分子３１として例えばポリエチレンジオキシチオフェン(PEDT)と実際に発光するポリジアルキルフルオレン誘導体３２を形成し、最後にCa陰極３３を蒸着してエレクトロルミネッセンス表示装置が完成する（図８（ｃ））。
【００９２】その動作は以下の通りである。まず、スイッチングトランジスタ２５がONするように走査線２９にパルス信号を与えたときに信号線３０に表示信号を印加すると、駆動用トランジスタ３４がON状態となって電流供給線３５から電流が流れ、エレクトロルミネッセンスセル３６が発光する。
【００９３】上記実施の形態６ではエレクトロルミネッセンス材料として、ポリジアルキルフルオレン誘導体を用いたが、他の有機材料、例えば、他のポリフルオレン系材料やポリフェニルビニレン系の材料でも良いし、無機材料でも使用可能なことは言うまでも無い。また、エレクトロルミネッセンス材料の形成方法は、スピンコートなどの塗布方法、蒸着、インクジェットによる吐出形成などの方法を用いても良い。
【００９４】また、ソースバス配線もITOを用いて形成したが、抵抗に問題がある場合はAlなどの抵抗値の低い材料を用いてバックアップ配線を形成することも可能である。
【００９５】
【発明の効果】以上説明を行なってきたように、本発明の薄膜トランジスタアレイによれば性能や均一性に優れた薄膜トランジスタが提供できる。また、本発明の薄膜トランジスタの製造方法によれば、わずか５枚のマスクで生産性良く、低コストで均一な薄膜トランジスタを製造できて、その実用上の効果は大きい。また、本発明の液晶表示装置によれば均一性に優れた液晶表示装置が提供できる。また、本発明の液晶表示装置の製造方法によれば、５枚のマスクで生産性良く、低コストで均一性の良い液晶表示装置を製造できて、その実用上の効果は大きい。また、本発明のエレクトロルミネッセンス表示装置によれば均一性と性能に優れたエレクトロルミネッセンス表示装置が提供できる。また、本発明のエレクトロルミネッセンス表示装置の製造方法によれば、５枚のマスクで薄膜トランジスタを形成できるため、生産性良く、低コストで均一性の良いエレクトロルミネッセンス表示装置を製造できて、その実用上の効果は大きい。
【図面の簡単な説明】
【図１】本発明にもとづく第１の実施の形態の薄膜トランジスタアレイ及びその製造方法を説明するための主要工程毎の概略断面図
【図２】本発明にもとづく第２の実施の形態の薄膜トランジスタアレイ及びその製造方法を説明するための主要工程毎の概略断面図
【図３】本発明にもとづく第３の実施の形態の液晶表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図４】本発明にもとづく第３及び第４の実施の形態の液晶表示装置を説明するための画素部の等価回路図
【図５】本発明にもとづく第４の実施の形態の液晶表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図６】本発明にもとづく第５の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図７】本発明にもとづく第３の実施の形態のエレクトロルミネッセンス表示装置を説明するための画素部の等価回路図
【図８】本発明にもとづく第６の実施の形態のエレクトロルミネッセンス表示装置及びその製造方法を説明するための主要工程毎の概略断面図
【図９】従来の薄膜トランジスタの概略断面図
【符号の説明】
１ 基板
２ バッファー層（ＳｉＯ2）
３ 多結晶シリコン
４ ゲート絶縁膜（ＳｉＯ2）
５ ゲート電極（ＭｏＷ）
６ ＬＤＤ領域
７ 注入マスク
８ ｐ型ソース・ドレイン領域
９−１ 側壁用ＳｉＮx
９−２ 側壁
１０ ｎ型ソース・ドレイン領域
１１−１ 層間絶縁膜（ＳｉＯ2）
１１−２ 層間絶縁膜（ＳｉＮx）
１２ コンタクトホール
１３ ソース電極
１４ ドレイン電極
１５ チャネル領域
１６ オフセット領域
１７ 感光性アクリル樹脂
１８ 画素電極
１９ 配向膜
２０ 対向基板
２１ 対向電極
２２ カラーフィルタ
２３ 液晶
２４ 偏光板
２５ スイッチング用トランジスタ
２６ 蓄積容量
２７ 液晶セル
２８ ＣＭＯＳ駆動回路
２９ 走査線（ゲートバス配線）
３０ 信号線（ソースバス配線）
３１ 導電性高分子（ポリエチレンジオキシチオフェン）
３２ ポリフルオレン誘導体
３３ Ｃａ陰極
３４ 駆動用トランジスタ
３５ 電流供給線
３６ エレクトロルミネッセンス・セル
３７ パッシベーション層
【特許請求の範囲】
【請求項１】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介して前記ソース及びドレイン電極並びに前記ソースバス配線を少なくとも有し、前記相補型薄膜トランジスタにおいて少なくとも一方の導電型の薄膜トランジスタには、前記側壁の下部の半導体層に前記ソース及びドレイン領域よりも不純物濃度が低い領域が形成されたことを特徴とする薄膜トランジスタアレイ。
【請求項２】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極をマスクにドナーまたはアクセプタとなる第一の不純物を注入する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに前記第一の不純物の濃度以上の濃度を有する第二の不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線形成する工程とを少なくとも有することを特徴とする薄膜トランジスタアレイの製造方法。
【請求項３】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介して前記ソース及びドレイン電極並びにソースバス配線を少なくとも有し、前記相補型薄膜トランジスタにおいて少なくとも一方の導電型の薄膜トランジスタには、前記側壁の下部の半導体層にチャネル領域と同一の不純物濃度のオフセット領域が形成されたことを特徴とする薄膜トランジスタアレイ。
【請求項４】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極と選択的に形成された注入マスクをマスクとして第一の導電型の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を形成する工程とを少なくとも有することを特徴とする薄膜トランジスタアレイの製造方法。
【請求項５】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板が有する薄膜トランジスタアレイは請求項１記載の薄膜トランジスタアレイを配置してなることを特徴とする液晶表示装置。
【請求項６】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板が有する薄膜トランジスタアレイは請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とする液晶表示装置の製造方法。
【請求項７】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板が有する薄膜トランジスタアレイは請求項３記載の薄膜トランジスタアレイを配置してなることを特徴とする液晶表示装置。
【請求項８】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板が有する薄膜トランジスタアレイは請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とする液晶表示装置の製造方法。
【請求項９】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項１記載の薄膜トランジスタアレイを配置してなることを特徴とするエレクトロルミネッセンス表示装置。
【請求項１０】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とするエレクトロルミネッセンス表示装置の製造方法。
【請求項１１】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項３記載の薄膜トランジスタアレイを配置してなることを特徴とするエレクトロルミネッセンス表示装置。
【請求項１２】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とするエレクトロルミネッセンス表示装置の製造方法。
【請求項１】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介して前記ソース及びドレイン電極並びに前記ソースバス配線を少なくとも有し、前記相補型薄膜トランジスタにおいて少なくとも一方の導電型の薄膜トランジスタには、前記側壁の下部の半導体層に前記ソース及びドレイン領域よりも不純物濃度が低い領域が形成されたことを特徴とする薄膜トランジスタアレイ。
【請求項２】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極をマスクにドナーまたはアクセプタとなる第一の不純物を注入する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに前記第一の不純物の濃度以上の濃度を有する第二の不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線形成する工程とを少なくとも有することを特徴とする薄膜トランジスタアレイの製造方法。
【請求項３】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイであって、前記薄膜トランジスタおよび前記相補型薄膜トランジスタはチャネル領域とドナーまたはアクセプタとなる不純物を含有するソース及びドレイン領域からなる半導体層上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極側面には不純物注入のマスクとなる側壁が形成され、前記ゲート絶縁膜上には複数の層からなる層間絶縁膜を介して前記ソース及びドレイン電極並びにソースバス配線を少なくとも有し、前記相補型薄膜トランジスタにおいて少なくとも一方の導電型の薄膜トランジスタには、前記側壁の下部の半導体層にチャネル領域と同一の不純物濃度のオフセット領域が形成されたことを特徴とする薄膜トランジスタアレイ。
【請求項４】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイの製造方法であって、半導体層を選択的に形成する工程と、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体層の一部上にゲート電極を形成する工程と、前記ゲート電極と選択的に形成された注入マスクをマスクとして第一の導電型の不純物を注入する工程と、前記注入マスクを除去する工程と、前記ゲート電極側面に側壁を形成する工程と、前記ゲート電極及び前記側壁をマスクに不純物を注入する工程と、複数の層間絶縁膜を形成する工程と、前記複数の層間絶縁膜を介してソース及びドレイン電極並びにソースバス配線を形成する工程とを少なくとも有することを特徴とする薄膜トランジスタアレイの製造方法。
【請求項５】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板が有する薄膜トランジスタアレイは請求項１記載の薄膜トランジスタアレイを配置してなることを特徴とする液晶表示装置。
【請求項６】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板が有する薄膜トランジスタアレイは請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とする液晶表示装置の製造方法。
【請求項７】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一の基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置であって、前記第一の基板が有する薄膜トランジスタアレイは請求項３記載の薄膜トランジスタアレイを配置してなることを特徴とする液晶表示装置。
【請求項８】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する第一の基板と前記第一基板と対向する電極を配置した第二の基板間に液晶を挟持した液晶表示装置の製造方法であって、前記第一の基板が有する薄膜トランジスタアレイは請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とする液晶表示装置の製造方法。
【請求項９】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項１記載の薄膜トランジスタアレイを配置してなることを特徴とするエレクトロルミネッセンス表示装置。
【請求項１０】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項２記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とするエレクトロルミネッセンス表示装置の製造方法。
【請求項１１】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置であって、前記薄膜トランジスタアレイは請求項３記載の薄膜トランジスタアレイを配置してなることを特徴とするエレクトロルミネッセンス表示装置。
【請求項１２】マトリクス状に複数のゲートバス配線と複数のソースバス配線が配置され、前記ゲートバス配線と前記ソースバス配線の交点近傍には薄膜トランジスタが配置され、前記ソースバス配線もしくは前記ゲートバス配線の少なくとも一方の端部には前記薄膜トランジスタを駆動するための相補型薄膜トランジスタによる駆動回路が同一基板上に一体的に形成された薄膜トランジスタアレイを有する基板上に選択的に形成されたエレクトロルミネッセンス材料と対向電極を少なくとも有するエレクトロルミネッセンス表示装置の製造方法であって、前記薄膜トランジスタアレイは請求項４記載の薄膜トランジスタアレイの製造方法に従って製造することを特徴とするエレクトロルミネッセンス表示装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００２−３３４８２（Ｐ２００２−３３４８２Ａ）
【公開日】平成１４年１月３１日（２００２．１．３１）
【国際特許分類】
【出願番号】特願２０００−２１５５１５（Ｐ２０００−２１５５１５）
【出願日】平成１２年７月１７日（２０００．７．１７）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成１４年１月３１日（２００２．１．３１）
【国際特許分類】
【出願日】平成１２年７月１７日（２０００．７．１７）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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