ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ
【課題】絶縁膜と半導体層の界面準位を効果的に低減し，大電流を流すことのできるIII族窒化物半導体を用いた電界効果トランジスタを提供する。
【解決手段】GaN系MOSFETは、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成されたp型GaN層の半導体層３と、半導体層３のチャネル領域上にSiO2から成るゲート酸化膜５を介して形成されたゲート電極８と、ソース電極６及びドレイン電極７と、半導体層３のチャネル領域の両側に形成され、ソース電極６及びドレイン電極にそれぞれオーミック接触するコンタクト領域４ｓ及び４ｄとを備える。ゲート酸化膜５であるSiO2をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした。
【解決手段】GaN系MOSFETは、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上に形成されたp型GaN層の半導体層３と、半導体層３のチャネル領域上にSiO2から成るゲート酸化膜５を介して形成されたゲート電極８と、ソース電極６及びドレイン電極７と、半導体層３のチャネル領域の両側に形成され、ソース電極６及びドレイン電極にそれぞれオーミック接触するコンタクト領域４ｓ及び４ｄとを備える。ゲート酸化膜５であるSiO2をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、GaN系MOSFET等のIII族窒化物半導体を用いた電界効果型トランジスタに関する。
【背景技術】
【０００２】
III族窒化物を用いた半導体デバイスとしては，短波長域におけるレーザダイオードや電子デバイスであるトランジスタが広く研究され，一部実用化に至っている。特に，電子デバイスにおいては，これまで，GaN系MOSFET，AlGaN/GaN系HFET，MISFET等が用いられていた。これらは従来のSiやGaAs，InPなどのIII族化合物半導体よりも高い絶縁破壊電圧や飽和移動度を有しており，パワーデバイスに適していた。
【０００３】
これまでに報告されたGaN系MOSFET，AlGaN/GaN系HFET，MISFET等の多くは，ノーマリーオン型(デプレッション型)であり，自動車や家電の電源回路としては，安全面，消費電力面では望ましくない。そこで，III族窒化物を用いたノーマリーオフ型(エンハンスメント型)の電界効果型トランジスタも各研究機関で研究されており，一部報告されている（例えば、非特許文献１〜３参照）。
【非特許文献１】Y. Irokawa et al. Appl. Phys. Lett. 84 (2004) 2919.
【非特許文献２】第13回応用物理学関係連合講演会講演予稿集(2006年春，武蔵工業大学)，第3分冊，24a-ZE-16，p.1513)
【非特許文献３】K. Motocha et al. IEEE Trans. Elect. Dev. 50 (2003) 1200.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、これまで報告されているノーマリーオフ型の電界効果トランジスタ（上記非特許文献１〜３参照）、例えばＧａＮ系MOSFETにおいては、電流および電流密度が決して大きいとは言えず，大電流化に課題を抱えている。その課題の根源のひとつに，SiO2などのゲート絶縁膜とII族窒化物からなる半導体層（例えばGaN層）は異種接合であり、これらの界面での未結合手が多く、面欠陥となって、SiO2とGaN層の界面準位密度が大きくなる（界面準位が多くなる）ことが上げられる。界面準位密度が大きいと，キャリアがチャネルを走行時に散乱やトラップなどの現象によって，チャネル移動度が減少してしまう問題が発生する。さらには，界面準位が多く存在しすぎると，反転すら生じなくなってしまう。
【０００５】
また、ノーマリーオフ型の電界効果トランジスタ（FET）だけでなく、通常のノーマリーオン型のＦＥＴでも、ゲート電極、ソース電極、ドレイン電極間に絶縁膜としてSiO2を作るので、SiO2と半導体層の間に余計な界面準位があると、電子などのキャリアがトラップされるなどの現象で、良くない動作をする場合がある。
【０００６】
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、絶縁膜と半導体層の界面準位密度を効果的に低減し，大電流を流すことのできるIII族窒化物半導体を用いた電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層上に形成された絶縁膜とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、前記絶縁膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下としたことを特徴とする。
【０００８】
この態様によれば、半導体層と絶縁膜の間の界面準位密度が効果的に低減される（界面準位が少なくなる）ので、チャネル移動度が高くなる。これにより、大電流を流すことのできる大電流デバイスであるIII族窒化物半導体を用いた電界効果トランジスタを実現できる。ここで、バッファードふっ酸(BHF)溶液の濃度7%は、7%±１％の範囲を含む。
【０００９】
上記課題を解決するために、本発明の第２の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層のチャネル領域上にゲート酸化膜を介して形成されたゲート電極と、ソース電極およびドレイン電極と、前記半導体層のチャネル領域の両側に形成され、前記ソース電極及びドレイン電極にそれぞれオーミック接触する第二導電型のコンタクト領域とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、前記ゲート酸化膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートが1 nm/sec以上3 nm/sec以下としたことを特徴とする。
【００１０】
この態様によれば、半導体層とゲート酸化膜である二酸化シリコン(SiO2)の間の界面準位密度が効果的に低減される（界面準位が少なくなる）ので、チャネル移動度が高くなる。これにより、大電流を流すことのできる大電流デバイスであるIII族窒化物半導体を用いたMOSFETを実現できる。
【００１１】
本発明の他の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、前記ゲート電極には，poly-Si，poly-SiGe，Al，Au，Pd，Pt，Ni，Ta，Mo, W，あるいはこれらの金属のシリサイド合金などを用いたことを特徴とする。
【００１２】
本発明の他の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、前記ドレイン電極にオーミック接触する前記第二導電型のコンタクト領域に隣接して形成されたリサーフ領域を備えることを特徴とする。
【００１３】
この態様によれば、リサーフ領域を設けることで、耐圧を上げることができる。これにより、パワーデバイスに適用可能なGaN系MOSFETを実現することができる。
【００１４】
本発明の他の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、前記リサーフ領域は、前記p型GaN層にn型不純物をイオン注入法により注入して形成したn型GaN層であることを特徴とする。
【発明の効果】
【００１５】
本発明の第１の態様によれば、半導体層と絶縁膜の間の界面準位密度を効果的に低減することができ、大電流でかつ高温動作の可能なIII族窒化物半導体を用いた電界効果トランジスタを実現できる。
【００１６】
また、本発明の第２の態様によれば、半導体層とゲート酸化膜の間の界面準位密度を効果的に低減することができ、大電流でかつ高温動作の可能なIII族窒化物半導体を用いたMOSFETを実現できる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。
（第１実施形態）
第１実施形態に係るIII族窒化物半導体を用いた電界効果トランジスタとしてのGaN系MOSFETを、図１乃至図７に基づいて説明する。
【００１８】
第１実施形態は、本発明に係るIII族窒化物半導体を用いた電界効果トランジスタをGaN系MOSFETに適用したものである。
【００１９】
この第１実施形態に係るGaN系MOSFET（以下、単にMOSFETという。）は、図１に示すように、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上にIII族窒化物半導体を用いて形成された第一導電型の半導体層３と、半導体層３のチャネル領域上にゲート酸化膜（絶縁膜）５を介して形成されたゲート電極８と、ソース電極６及びドレイン電極７と、を備えている。
【００２０】
また、図１に示すMOSFETは、半導体層３のチャネル領域の両側に形成され、ソース電極６及びドレイン電極にそれぞれオーミック接触する第二導電型のコンタクト領域４ｓ及び４ｄを備えている。このMOSFETでは、基板１としてサファイア基板、シリコン基板（Si基板）等が使用される。本実施形態では、基板１としてシリコン基板が使用される。なお、バッファ層２は省略しても良い。
【００２１】
第一導電型の半導体層３は、III族窒化物半導体としてGaNを用い、p型不純物、例えばMgを所定量ドープしたGaNをバッファ層２上にエピタキシャル成長させて形成されたp型導電性を有するp型GaN層である。また、ゲート酸化膜５は、例えばSiO2である。
【００２２】
第二導電型のコンタクト領域４ｓは、p型GaN層である半導体層３にn型不純物、例えばSiをイオン注入法により注入して形成したn型導電性を有するn+型GaN層(n+型ソース領域)である。同様に、第二導電型のコンタクト領域４ｄは、p型GaN層である半導体層３にn型不純物、例えばSiをイオン注入法により注入して形成したn型導電性を有するn+型GaN層(n+型ドレイン領域)である。このように、第１実施形態に係るMOSFETは、NチャネルMOSFETである。
【００２３】
図１に示す第１実施形態に係るMOSFET の製造方法について説明する。
【００２４】
[結晶成長]
まず、シリコン基板１上に、MOCVD法(有機金属気相成長法)によってp型GaN層である半導体層３をエピタキシャル成長させる。
【００２５】
シリコン基板１上に、1100℃でトリメチルアルミニウム(TMA)とアンモニア(NH3)を用い、MOCVD法(有機金属気相成長法)によってAlN系バッファ層２を100 nmエピタキシャル成長させる。
【００２６】
その後，シクロペンタジェニエルマグネシウム(Cp2Mg)を用い、MOCVD法によってMgをドープしたp型GaN層である半導体層３を1 mmエピタキシャル成長させる。Mgの添加量は5x1016 cm-3とする。なお，上記したMOCVD法に代えて，HVPE法(ハライド気相エピタキシ法)，MBE法(分子線エピタキシー法)等を用いてもよい。
【００２７】
[素子分離]
次に，半導体層（p型GaN層）３の表面にフォトレジストを塗布し，フォト工程を経て，素子分離用のパターニングを施す。次に，ドライエッチング装置(ICP，RIEなど)を用いて，半導体層３をエッチングする。次に，フォトレジストをアセトンにより除去する。これにより，素子分離が行われたことになる。
【００２８】
[インプラ]
次に，第1マスク層(SiO2)を1 mm程度形成する。次に，フォトレジストを用い，第二導電型のソース領域（n+型ソース領域）４ｓと第二導電型のコンタクト領域（n+型ドレイン領域）４ｄを形成するためのパターンを形成する。この後，バッファードふっ酸を用い，SiO2に開口部を設ける。
【００２９】
次に，第1マスク層の開口に向けて，Si(シリコン)をイオン注入法によってドーズ量1x1015 cm-2，加速電圧190 keVで注入する。これにより，ソース領域４ｓとコンタクト領域４ｄ（但し，不純物の活性化前の状態)が形成される。次に，第1マスク層を弗酸系水溶液によって除去する。
【００３０】
次に，第2マスク層(SiO2層)を素子の頂面全体に500 nm程度形成する。次に，N(窒素)雰囲気中で1300℃で5分間，素子をアニールする。これにより，イオン注入した不純物を活性化させる。次に，第2マスク層を弗酸系水溶液によって除去する。
【００３１】
このようにして、第二導電型のソース領域（n+型ソース領域）４ｓと第二導電型のコンタクト領域（n+型ドレイン領域）４ｄが形成される。なお，活性化時の雰囲気ガスはArなどでも良い。なお，ソース領域４ｓとコンタクト領域４ｄの形成方法には，選択成長法や熱拡散法を用いても良い。
【００３２】
[オーミック形成]
次に，p型GaN層である半導体層３上に絶縁膜であるゲート酸化膜(SiO2層)５を形成する。プラズマ化学気相堆積法(PECVD)、例えばECRやヘリコン型波型のプラズマ源を用いたプラズマ化学気相堆積法を用いて，2000 Wのプラズマパワーによって、SiO2を堆積する。ゲート酸化膜５の膜厚は，p型GaN層である半導体層３内のアクセプタ濃度と残留ドナー濃度のずれを考慮して，60 nm程度とする。
【００３３】
次に，絶縁膜であるゲート酸化膜５にソース電極６およびドレイン電極７用の開口をフォト工程で形成する。次に，ゲート酸化膜５の開口から露出するp型GaN層である半導体層３上にTi/Alからなるオーミック電極（ソース電極６およびドレイン電極７）を形成する。また，オーミック電極は，オーミック接触が実現するならば，Ti/Al以外の電極でもよい。
【００３４】
[ゲート形成]
次に，poly-SiをLPCVDやスパッタ法などにより素子全面に堆積する。次に，poly-SiをPOCl3ガスが封入された熱拡散炉によって，900℃，20分間のドーピングを行う。次に，poly-Siがソース電極６，ドレイン７電極の間に残るようにフォト工程を施す。これにより，ゲート電極８が形成される。
【００３５】
なお，poly-Siのドーピング方法は，P蒸着後の熱拡散法などでも良い。なお，ゲート電極は，poly-SiのBドープ，poly-SiGe，Al，Au，Pd，Pt，Ni，Ta，Mo, W，あるいはこれらの金属のシリサイド合金などでも良い。
以上の工程を経ることで、第１実施形態に係るMOSFETを製造できる。
【００３６】
図２に、通常のMOSFETのエネルギーバンド構造を示している。図２において、ＥｃはGaNの伝導帯の底のエネルギー順位を、Ｅｖは価電子帯の頂上のエネルギー順位を、Nssは半導体層３とゲート酸化膜５の間の界面準位密度（cm-2eV-1）をそれぞれ示す。図２から、通常のMOSFETでは、Ｅｃ付近やＥｖ付近に多数の界面準位が存在し（界面準位密度Nssが大きく）、バンドギャップ（禁制帯）の中心付近では界面準位が疎になる（界面準位密度Nssが小さくなる）ことが分かる。
【００３７】
上述したように、ゲート酸化膜（ゲート絶縁膜）とIII族窒化物からなる半導体層の間の界面準位密度が大きい（界面準位が多い）と，キャリアがチャネルを走行時に散乱やトラップなどの現象によって，チャネル移動度が減少してしまう問題が発生する。さらには，界面準位が多く存在しすぎると，反転すら生じなくなってしまう。
【００３８】
このような問題を解消するために、第１実施形態に係るMOSFETの特徴は、ゲート酸化膜５である二酸化シリコン(SiO2)を、溶液の濃度が約7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした点にある。ここで、約7%は、±１%の範囲を含む。
【００３９】
具体的には、第１実施形態に係るMOSFETを作製する際に、半導体層３上にゲート酸化膜５を堆積後，800℃以上1100℃未満，かつ，20分以上1時間30分以下の条件下で，電気炉を用いて熱処理を施し，溶液の濃度が約7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でゲート酸化膜をエッチングした場合のエッチングレートを1 nm/sec以上3 nm/secとする。
【００４０】
図３に、そのエッチングレートと界面準位密度Nssとの関係を示す。なお、図３において、Ec=0.5は、図２に示すバンドギャップ（禁制帯）の中心のエネルギー準位を示す。
【００４１】
図３から、Ec=0.2 eV（図２参照）、Ec=0.5 eVのいずれの場合にも界面準位密度Nssが小さくなっていることが分かる。
【００４２】
発明者は，上記熱処理の効果を実験によって調べた。実験方法は，SiO2/n-GaNで構成されたMOSキャパシタのCV測定から，界面準位を見積もる手法である。図４に，界面準位密度Nssの分布を示す。図４から、800℃以上でアニールすることによって，界面準位密度Nssが明らかに減少することが分かった。図５は、アニール温度を900℃に固定してアニール時間を変化させた場合の結果を示す。図５から、900℃で20分以上アニールすることによって，界面準位密度Nssが十分に減少できることがわかった。このことにより，ゲート酸化膜５の熱処理工程は，明らかに界面準位密度Nss低減の手法になりうることを見出した。
【００４３】
なお，発明者らは1100℃，30分においてもアニールを行った。しかしながら，CV測定を行っても測定上物理的に正しい結果が得られなかった。図６にゲート酸化膜５の耐圧試験結果を示す。図６において、横軸はゲート電圧Vgを、縦軸にゲート電極８からソース電極６へ流れるゲート電流Igを示す。通常，ゲート酸化膜であるSiO2の絶縁破壊電界は10 MV/cm程度なので，耐圧としては50 V程度となるのが一般的である。しかし，1100℃，30分アニールを行ったサンプルに限っては，殆どが5 V程度にとどまっており，ゲートリークとなっている（図６参照）。ゆえに，界面準位密度Nssを下げる目的でのアニールにおいて，1100℃は望ましくない。
【００４４】
図７に，ゲート酸化膜５であるSiO2を３０分アニールし，バッファードふっ酸（BHF約7%)でゲート酸化膜５をエッチングした場合と、アニールをしない場合のそれぞれのエッチングレートを示す。アニールをしない場合のSiO2のエッチングレートは約4-5 nm/sである。アニールを施した場合，約1.5-3 nm/sとなっている。この理由としては，ゲート酸化膜５であるSiO2の膜が密となっていることに起因していると考えられる。さらに，SiO2の膜質が変化するに伴い，p型GaN層である半導体層３との間の界面準位密度Nssが減少していると思われる。その結果，アニールをすることによって，界面準位密度Nssが低減した。
【００４５】
【表１】
【００４６】
表１に、アニールをしない場合（W/O）、アニール温度がそれぞれ800℃，900℃，1000℃ の各場合における、ゲート酸化膜５であるSiO2のエッチングレートと、界面準位密度をそれぞれ示す。
【００４７】
さらに、図１に示す第１実施形態に係るMOSFETでは、半導体層３のp型GaNを結晶成長するとき、例えば、半導体層３中の残留ドナー濃度を，1x1015cm-3以上2x1016 cm-3以下に制御すると共に、半導体層３中のアクセプタ濃度1x1015cm-3以上5x1017 cm-3以下好ましくは5x1015cm-3以上5x1017 cm-3以下の範囲内に制御する。次に、ゲート酸化膜５であるSiO2を例えば20〜200nm成膜する。その後、リフトオフやエッチング技術によって、ソース電極６、ドレイン電極７、及びゲート電極８を形成する。
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。
【００４８】
○ゲート酸化膜５である二酸化シリコン(SiO2)をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とすることで、ゲート酸化膜５であるSiO2とp型GaN層である半導体層３との間の界面準位密度Nssが効果的に低減されるので、チャネル移動度が高くなる。これにより、大電流を流すことのできる大電流デバイスであるIII族窒化物半導体を用いたMOSFETを実現できる。
【００４９】
○半導体層３のp型GaNを結晶成長するとき、例えば、半導体層３中の残留ドナー濃度を，1x1015cm-3以上2x1016 cm-3以下に制御すると共に、半導体層３中のアクセプタ濃度1x1015cm-3以上5x1017 cm-3以下好ましくは5x1015cm-3以上5x1017 cm-3以下の範囲内に制御することで、ノーマリーオフ型のMOSFETにおいて、しきい値電圧が3〜5V程度のノーマリーオフ動作を実現できる。
【００５０】
○半導体層３中のアクセプタ濃度を5x1015cm-3以上5x1017 cm-3以下の範囲内に設定することで、耐圧の低下を抑制できる。これにより、ノーマリーオフ型で、パワーデバイスに適用可能なGaN系MOSFETを実現することができる。
（第２実施形態）
次に、第２実施形態を図８に基づいて説明する。
【００５１】
第２実施形態は、上記第１実施形態に係るMOSFET（GaN系MOSFET）において、半導体層５のチャネル領域におけるゲート電極８とドレイン電極７の間にリサーフ領域（REduced SURface Field: RESURF Field）４ｒを形成したものである。その他の構成は、上記第１実施形態と同様である。
【００５２】
リサーフ領域４ｒは、耐圧を上昇させるために形成された表面電界緩和領域である。このリサーフ領域４ｒは、p型GaN層である半導体層３にn型不純物、例えばSiをイオン注入法により注入して形成したn型GaN層である。
【００５３】
以上のように構成された第２実施形態によれば、上記第１実施形態の奏する作用効果に加えて以下の作用効果を奏する。
【００５４】
○リサーフ領域４ｒを設けることで、耐圧を上げることができる。これにより、パワーデバイスに適用可能なノーマリーオフ型のMOSFETを実現することができる。
【００５５】
に適用可能なGaN系MOSFETを実現することができる。
（第３実施形態）
次に、第３実施形態を図９に基づいて説明する。
【００５６】
第３実施形態は、本発明に係るIII族窒化物半導体を用いた電界効果トランジスタをAlGaN/GaN系HFETに適用したものである。
【００５７】
この第３実施形態に係るAlGaN/GaN系HFETは、サファイア基板１０１と、サファイア基板１０１上に形成されたAINから成るバッファ層１０２と、バッファ層１０２上に形成されたGaNから成るチャネル層１０３と、チャネル層１０３上に形成されたAlGaNから成る半導体層としての電子供給層１０４とを備える。さらに、このAlGaN/GaN系HFET （以下、単にHFETという。）は、電子供給層１０４上に形成されたソース電極１０６、ドレイン電極１０７及びゲート電極１０８と、絶縁膜１０５とを備えている。絶縁膜１０５は、二酸化シリコン(SiO2)で形成されており、ソース電極１０６とゲート電極１０８の間、及びゲート電極１０８とドレイン電極１０７との間に形成されている。
【００５８】
このようなHFETは通常、ノーマリーオン型のFETである。このようなノーマリーオン型のHFETも、ソース電極１０６とゲート電極１０８の間、及びゲート電極１０８とドレイン電極１０７との間にそれぞれSiO2から成る絶縁膜を形成するので、SiO2と半導体層である電子供給層１０４の間に大量の界面準位があると、電子などのキャリアのトラップなどに起因して、電流コラプスやスランプ等といった設計値どおりの電流が流れない現象が発生する。
【００５９】
そこで、第３実施形態に係るHFET の特徴は、絶縁膜１０５である二酸化シリコン(SiO2)をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした点にある。
【００６０】
具体的には、第３実施形態に係るHFET を作製する際に、半導体層である電子供給層１０４上に絶縁膜１０５を堆積後，800℃以上1100℃未満，かつ，20分以上1時間30分以下の条件下で，電気炉を用いて熱処理を施し，バッファードふっ酸（BHF約7%)で絶縁膜１０５をエッチングした場合のエッチングレートを1 nm/sec以上3 nm/secとする。
【００６１】
図９に示す第３実施形態に係るHFETの製造方法について説明する。
[結晶成長]
まず、サファイア基板１０１上に、1100℃でトリメチルアルミニウム（TMA）とアンモニア（NH3）を用いて、MOCVD法(有機金属気相成長法)によってAINから成るバッファ層１０２を100nmエピタキシャル成長させる。次に、トリメチルガリウム（TMG）とNH3を用いて、GaNから成るチャネル層１０３上を1μmエピタキシャル成長させる。次に、AlGaN（Al組成25%）から成る電子供給層１０４をエピタキシャル成長させる。
【００６２】
なお，上記したMOCVD法に代えて，HVPE法(ハライド気相エピタキシ法)，MBE法(分子線エピタキシー法)等を用いてもよい。
【００６３】
[素子分離]
次に，AlGaNから成る電子供給層１０４表面にフォトレジストを塗布し，フォト工程を経て，素子分離用のパターニングを施す。次に，ドライエッチング装置(ICP，RIEなど)を用いて，電子供給層１０４をエッチングする。次に，フォトレジストをアセトンにより除去する。これにより，素子分離が行われたことになる。
【００６４】
[オーミック形成]
次に，AlGaNから成る電子供給層１０４上に絶縁膜(SiO2層)１０５を形成する。次に，電気炉を用いて900℃，３０分間のアニールを行う。
【００６５】
次に、絶縁膜１０５にソース電極１０６用及びドレイン電極１０７用の開口をフォト工程で形成する。次に，絶縁膜１０５の開口から露出するAlGaNから成る電子供給層１０４上にTi/Alからなるオーミック電極を形成する。なお，オーミック電極は，オーミック接触が実現するならば，Ti/Al以外の電極でもよい。
【００６６】
[ゲート形成]
次に，絶縁膜１０５のゲート電極１０８形成部分をフォト工程によって開口する。
【００６７】
次に、Ni/Auを全面にスパッタ蒸着する。次に、Ni/Auがソース電極１０６、ドレイン電極１０７の間に残るようにフォト工程を施す。これにより、ゲート電極１０８が形成される。
【００６８】
なお、ゲート電極１０８は、poly-SiのBドープ，poly-SiGe，Al, Au, Pd, Pt, Ni, Ta, Mo, W,あるいはこれらの金属のシリサイド合金などでも良い。
以上の工程を経ることで、図９に示す第３実施形態に係るHFETを製造できる。
【００６９】
以上のように構成された第３実施形態によれば、以下の作用効果を奏する。
○絶縁膜１０５である二酸化シリコン(SiO2)をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とすることで、絶縁膜１０５と半導体層である電子供給層１０４との間の界面準位密度Nssが効果的に低減されるので、電流コラプス等の現象が抑制され、かつ、スイッチング特性において、オン抵抗が低減する。これにより、大電流動作かつ高速スイッチング動作が可能なIII族窒化物半導体を用いたHFET を実現できる。
【００７０】
なお、この発明は以下のように変更して具体化することもできる。
・上記第１及び第２実施形態では、横型のMOSFETについて説明したが、縦型のMOSFETにも本発明は適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１実施形態に係るGaN系MOSFETを示す断面図。
【図２】通常のMOSFETのエネルギーバンド構造を示すエネルギーバンド図。
【図３】第１実施形態のエッチングレートと界面準位密度Nssとの関係を示すグラフ。
【図４】アニール温度と界面準位密度Nssの関係を示すグラフ。
【図５】アニール温度を900℃に固定してアニール時間を変化させた場合のグラフ。
【図６】ゲート酸化膜の耐圧試験結果を示すグラフ。
【図７】アニールをしない場合とアニールを施した場合のエッチングレートを示すグラフ。
【図８】本発明の第２実施形態に係るGaN系MOSFETを示す断面図。
【図９】本発明の第３実施形態に係るAlGaN/GaN系HFETを示す断面図。
【符号の説明】
【００７２】
１・・・基板
２・・・バッファ層
３・・・半導体層（p型GaN層）
４ｓ，４ｄ・・・コンタクト領域（n+型GaN層）
４ｒ・・・リサーフ領域
５・・・ゲート酸化膜（絶縁膜）
６・・・ソース電極
７・・・ドレイン電極
８・・・ゲート電極
１０１・・・サファイア基板
１０２・・・バッファ層
１０３・・・チャネル層
１０４・・・半導体層としての電子供給層
１０５・・・絶縁膜
１０６・・・ソース電極
１０７・・・ドレイン電極
１０８・・・ゲート電極
【技術分野】
【０００１】
本発明は、GaN系MOSFET等のIII族窒化物半導体を用いた電界効果型トランジスタに関する。
【背景技術】
【０００２】
III族窒化物を用いた半導体デバイスとしては，短波長域におけるレーザダイオードや電子デバイスであるトランジスタが広く研究され，一部実用化に至っている。特に，電子デバイスにおいては，これまで，GaN系MOSFET，AlGaN/GaN系HFET，MISFET等が用いられていた。これらは従来のSiやGaAs，InPなどのIII族化合物半導体よりも高い絶縁破壊電圧や飽和移動度を有しており，パワーデバイスに適していた。
【０００３】
これまでに報告されたGaN系MOSFET，AlGaN/GaN系HFET，MISFET等の多くは，ノーマリーオン型(デプレッション型)であり，自動車や家電の電源回路としては，安全面，消費電力面では望ましくない。そこで，III族窒化物を用いたノーマリーオフ型(エンハンスメント型)の電界効果型トランジスタも各研究機関で研究されており，一部報告されている（例えば、非特許文献１〜３参照）。
【非特許文献１】Y. Irokawa et al. Appl. Phys. Lett. 84 (2004) 2919.
【非特許文献２】第13回応用物理学関係連合講演会講演予稿集(2006年春，武蔵工業大学)，第3分冊，24a-ZE-16，p.1513)
【非特許文献３】K. Motocha et al. IEEE Trans. Elect. Dev. 50 (2003) 1200.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、これまで報告されているノーマリーオフ型の電界効果トランジスタ（上記非特許文献１〜３参照）、例えばＧａＮ系MOSFETにおいては、電流および電流密度が決して大きいとは言えず，大電流化に課題を抱えている。その課題の根源のひとつに，SiO2などのゲート絶縁膜とII族窒化物からなる半導体層（例えばGaN層）は異種接合であり、これらの界面での未結合手が多く、面欠陥となって、SiO2とGaN層の界面準位密度が大きくなる（界面準位が多くなる）ことが上げられる。界面準位密度が大きいと，キャリアがチャネルを走行時に散乱やトラップなどの現象によって，チャネル移動度が減少してしまう問題が発生する。さらには，界面準位が多く存在しすぎると，反転すら生じなくなってしまう。
【０００５】
また、ノーマリーオフ型の電界効果トランジスタ（FET）だけでなく、通常のノーマリーオン型のＦＥＴでも、ゲート電極、ソース電極、ドレイン電極間に絶縁膜としてSiO2を作るので、SiO2と半導体層の間に余計な界面準位があると、電子などのキャリアがトラップされるなどの現象で、良くない動作をする場合がある。
【０００６】
本発明は、このような従来の問題点に鑑みて為されたもので、その目的は、絶縁膜と半導体層の界面準位密度を効果的に低減し，大電流を流すことのできるIII族窒化物半導体を用いた電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層上に形成された絶縁膜とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、前記絶縁膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下としたことを特徴とする。
【０００８】
この態様によれば、半導体層と絶縁膜の間の界面準位密度が効果的に低減される（界面準位が少なくなる）ので、チャネル移動度が高くなる。これにより、大電流を流すことのできる大電流デバイスであるIII族窒化物半導体を用いた電界効果トランジスタを実現できる。ここで、バッファードふっ酸(BHF)溶液の濃度7%は、7%±１％の範囲を含む。
【０００９】
上記課題を解決するために、本発明の第２の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層のチャネル領域上にゲート酸化膜を介して形成されたゲート電極と、ソース電極およびドレイン電極と、前記半導体層のチャネル領域の両側に形成され、前記ソース電極及びドレイン電極にそれぞれオーミック接触する第二導電型のコンタクト領域とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、前記ゲート酸化膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートが1 nm/sec以上3 nm/sec以下としたことを特徴とする。
【００１０】
この態様によれば、半導体層とゲート酸化膜である二酸化シリコン(SiO2)の間の界面準位密度が効果的に低減される（界面準位が少なくなる）ので、チャネル移動度が高くなる。これにより、大電流を流すことのできる大電流デバイスであるIII族窒化物半導体を用いたMOSFETを実現できる。
【００１１】
本発明の他の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、前記ゲート電極には，poly-Si，poly-SiGe，Al，Au，Pd，Pt，Ni，Ta，Mo, W，あるいはこれらの金属のシリサイド合金などを用いたことを特徴とする。
【００１２】
本発明の他の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、前記ドレイン電極にオーミック接触する前記第二導電型のコンタクト領域に隣接して形成されたリサーフ領域を備えることを特徴とする。
【００１３】
この態様によれば、リサーフ領域を設けることで、耐圧を上げることができる。これにより、パワーデバイスに適用可能なGaN系MOSFETを実現することができる。
【００１４】
本発明の他の態様に係るIII族窒化物半導体を用いた電界効果トランジスタは、前記リサーフ領域は、前記p型GaN層にn型不純物をイオン注入法により注入して形成したn型GaN層であることを特徴とする。
【発明の効果】
【００１５】
本発明の第１の態様によれば、半導体層と絶縁膜の間の界面準位密度を効果的に低減することができ、大電流でかつ高温動作の可能なIII族窒化物半導体を用いた電界効果トランジスタを実現できる。
【００１６】
また、本発明の第２の態様によれば、半導体層とゲート酸化膜の間の界面準位密度を効果的に低減することができ、大電流でかつ高温動作の可能なIII族窒化物半導体を用いたMOSFETを実現できる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明を具体化した各実施形態を図面に基づいて説明する。なお、各実施形態の説明において同様の部位には同一の符号を付して重複した説明を省略する。
（第１実施形態）
第１実施形態に係るIII族窒化物半導体を用いた電界効果トランジスタとしてのGaN系MOSFETを、図１乃至図７に基づいて説明する。
【００１８】
第１実施形態は、本発明に係るIII族窒化物半導体を用いた電界効果トランジスタをGaN系MOSFETに適用したものである。
【００１９】
この第１実施形態に係るGaN系MOSFET（以下、単にMOSFETという。）は、図１に示すように、基板１と、基板１上に形成されたバッファ層２と、バッファ層２上にIII族窒化物半導体を用いて形成された第一導電型の半導体層３と、半導体層３のチャネル領域上にゲート酸化膜（絶縁膜）５を介して形成されたゲート電極８と、ソース電極６及びドレイン電極７と、を備えている。
【００２０】
また、図１に示すMOSFETは、半導体層３のチャネル領域の両側に形成され、ソース電極６及びドレイン電極にそれぞれオーミック接触する第二導電型のコンタクト領域４ｓ及び４ｄを備えている。このMOSFETでは、基板１としてサファイア基板、シリコン基板（Si基板）等が使用される。本実施形態では、基板１としてシリコン基板が使用される。なお、バッファ層２は省略しても良い。
【００２１】
第一導電型の半導体層３は、III族窒化物半導体としてGaNを用い、p型不純物、例えばMgを所定量ドープしたGaNをバッファ層２上にエピタキシャル成長させて形成されたp型導電性を有するp型GaN層である。また、ゲート酸化膜５は、例えばSiO2である。
【００２２】
第二導電型のコンタクト領域４ｓは、p型GaN層である半導体層３にn型不純物、例えばSiをイオン注入法により注入して形成したn型導電性を有するn+型GaN層(n+型ソース領域)である。同様に、第二導電型のコンタクト領域４ｄは、p型GaN層である半導体層３にn型不純物、例えばSiをイオン注入法により注入して形成したn型導電性を有するn+型GaN層(n+型ドレイン領域)である。このように、第１実施形態に係るMOSFETは、NチャネルMOSFETである。
【００２３】
図１に示す第１実施形態に係るMOSFET の製造方法について説明する。
【００２４】
[結晶成長]
まず、シリコン基板１上に、MOCVD法(有機金属気相成長法)によってp型GaN層である半導体層３をエピタキシャル成長させる。
【００２５】
シリコン基板１上に、1100℃でトリメチルアルミニウム(TMA)とアンモニア(NH3)を用い、MOCVD法(有機金属気相成長法)によってAlN系バッファ層２を100 nmエピタキシャル成長させる。
【００２６】
その後，シクロペンタジェニエルマグネシウム(Cp2Mg)を用い、MOCVD法によってMgをドープしたp型GaN層である半導体層３を1 mmエピタキシャル成長させる。Mgの添加量は5x1016 cm-3とする。なお，上記したMOCVD法に代えて，HVPE法(ハライド気相エピタキシ法)，MBE法(分子線エピタキシー法)等を用いてもよい。
【００２７】
[素子分離]
次に，半導体層（p型GaN層）３の表面にフォトレジストを塗布し，フォト工程を経て，素子分離用のパターニングを施す。次に，ドライエッチング装置(ICP，RIEなど)を用いて，半導体層３をエッチングする。次に，フォトレジストをアセトンにより除去する。これにより，素子分離が行われたことになる。
【００２８】
[インプラ]
次に，第1マスク層(SiO2)を1 mm程度形成する。次に，フォトレジストを用い，第二導電型のソース領域（n+型ソース領域）４ｓと第二導電型のコンタクト領域（n+型ドレイン領域）４ｄを形成するためのパターンを形成する。この後，バッファードふっ酸を用い，SiO2に開口部を設ける。
【００２９】
次に，第1マスク層の開口に向けて，Si(シリコン)をイオン注入法によってドーズ量1x1015 cm-2，加速電圧190 keVで注入する。これにより，ソース領域４ｓとコンタクト領域４ｄ（但し，不純物の活性化前の状態)が形成される。次に，第1マスク層を弗酸系水溶液によって除去する。
【００３０】
次に，第2マスク層(SiO2層)を素子の頂面全体に500 nm程度形成する。次に，N(窒素)雰囲気中で1300℃で5分間，素子をアニールする。これにより，イオン注入した不純物を活性化させる。次に，第2マスク層を弗酸系水溶液によって除去する。
【００３１】
このようにして、第二導電型のソース領域（n+型ソース領域）４ｓと第二導電型のコンタクト領域（n+型ドレイン領域）４ｄが形成される。なお，活性化時の雰囲気ガスはArなどでも良い。なお，ソース領域４ｓとコンタクト領域４ｄの形成方法には，選択成長法や熱拡散法を用いても良い。
【００３２】
[オーミック形成]
次に，p型GaN層である半導体層３上に絶縁膜であるゲート酸化膜(SiO2層)５を形成する。プラズマ化学気相堆積法(PECVD)、例えばECRやヘリコン型波型のプラズマ源を用いたプラズマ化学気相堆積法を用いて，2000 Wのプラズマパワーによって、SiO2を堆積する。ゲート酸化膜５の膜厚は，p型GaN層である半導体層３内のアクセプタ濃度と残留ドナー濃度のずれを考慮して，60 nm程度とする。
【００３３】
次に，絶縁膜であるゲート酸化膜５にソース電極６およびドレイン電極７用の開口をフォト工程で形成する。次に，ゲート酸化膜５の開口から露出するp型GaN層である半導体層３上にTi/Alからなるオーミック電極（ソース電極６およびドレイン電極７）を形成する。また，オーミック電極は，オーミック接触が実現するならば，Ti/Al以外の電極でもよい。
【００３４】
[ゲート形成]
次に，poly-SiをLPCVDやスパッタ法などにより素子全面に堆積する。次に，poly-SiをPOCl3ガスが封入された熱拡散炉によって，900℃，20分間のドーピングを行う。次に，poly-Siがソース電極６，ドレイン７電極の間に残るようにフォト工程を施す。これにより，ゲート電極８が形成される。
【００３５】
なお，poly-Siのドーピング方法は，P蒸着後の熱拡散法などでも良い。なお，ゲート電極は，poly-SiのBドープ，poly-SiGe，Al，Au，Pd，Pt，Ni，Ta，Mo, W，あるいはこれらの金属のシリサイド合金などでも良い。
以上の工程を経ることで、第１実施形態に係るMOSFETを製造できる。
【００３６】
図２に、通常のMOSFETのエネルギーバンド構造を示している。図２において、ＥｃはGaNの伝導帯の底のエネルギー順位を、Ｅｖは価電子帯の頂上のエネルギー順位を、Nssは半導体層３とゲート酸化膜５の間の界面準位密度（cm-2eV-1）をそれぞれ示す。図２から、通常のMOSFETでは、Ｅｃ付近やＥｖ付近に多数の界面準位が存在し（界面準位密度Nssが大きく）、バンドギャップ（禁制帯）の中心付近では界面準位が疎になる（界面準位密度Nssが小さくなる）ことが分かる。
【００３７】
上述したように、ゲート酸化膜（ゲート絶縁膜）とIII族窒化物からなる半導体層の間の界面準位密度が大きい（界面準位が多い）と，キャリアがチャネルを走行時に散乱やトラップなどの現象によって，チャネル移動度が減少してしまう問題が発生する。さらには，界面準位が多く存在しすぎると，反転すら生じなくなってしまう。
【００３８】
このような問題を解消するために、第１実施形態に係るMOSFETの特徴は、ゲート酸化膜５である二酸化シリコン(SiO2)を、溶液の濃度が約7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした点にある。ここで、約7%は、±１%の範囲を含む。
【００３９】
具体的には、第１実施形態に係るMOSFETを作製する際に、半導体層３上にゲート酸化膜５を堆積後，800℃以上1100℃未満，かつ，20分以上1時間30分以下の条件下で，電気炉を用いて熱処理を施し，溶液の濃度が約7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でゲート酸化膜をエッチングした場合のエッチングレートを1 nm/sec以上3 nm/secとする。
【００４０】
図３に、そのエッチングレートと界面準位密度Nssとの関係を示す。なお、図３において、Ec=0.5は、図２に示すバンドギャップ（禁制帯）の中心のエネルギー準位を示す。
【００４１】
図３から、Ec=0.2 eV（図２参照）、Ec=0.5 eVのいずれの場合にも界面準位密度Nssが小さくなっていることが分かる。
【００４２】
発明者は，上記熱処理の効果を実験によって調べた。実験方法は，SiO2/n-GaNで構成されたMOSキャパシタのCV測定から，界面準位を見積もる手法である。図４に，界面準位密度Nssの分布を示す。図４から、800℃以上でアニールすることによって，界面準位密度Nssが明らかに減少することが分かった。図５は、アニール温度を900℃に固定してアニール時間を変化させた場合の結果を示す。図５から、900℃で20分以上アニールすることによって，界面準位密度Nssが十分に減少できることがわかった。このことにより，ゲート酸化膜５の熱処理工程は，明らかに界面準位密度Nss低減の手法になりうることを見出した。
【００４３】
なお，発明者らは1100℃，30分においてもアニールを行った。しかしながら，CV測定を行っても測定上物理的に正しい結果が得られなかった。図６にゲート酸化膜５の耐圧試験結果を示す。図６において、横軸はゲート電圧Vgを、縦軸にゲート電極８からソース電極６へ流れるゲート電流Igを示す。通常，ゲート酸化膜であるSiO2の絶縁破壊電界は10 MV/cm程度なので，耐圧としては50 V程度となるのが一般的である。しかし，1100℃，30分アニールを行ったサンプルに限っては，殆どが5 V程度にとどまっており，ゲートリークとなっている（図６参照）。ゆえに，界面準位密度Nssを下げる目的でのアニールにおいて，1100℃は望ましくない。
【００４４】
図７に，ゲート酸化膜５であるSiO2を３０分アニールし，バッファードふっ酸（BHF約7%)でゲート酸化膜５をエッチングした場合と、アニールをしない場合のそれぞれのエッチングレートを示す。アニールをしない場合のSiO2のエッチングレートは約4-5 nm/sである。アニールを施した場合，約1.5-3 nm/sとなっている。この理由としては，ゲート酸化膜５であるSiO2の膜が密となっていることに起因していると考えられる。さらに，SiO2の膜質が変化するに伴い，p型GaN層である半導体層３との間の界面準位密度Nssが減少していると思われる。その結果，アニールをすることによって，界面準位密度Nssが低減した。
【００４５】
【表１】
【００４６】
表１に、アニールをしない場合（W/O）、アニール温度がそれぞれ800℃，900℃，1000℃ の各場合における、ゲート酸化膜５であるSiO2のエッチングレートと、界面準位密度をそれぞれ示す。
【００４７】
さらに、図１に示す第１実施形態に係るMOSFETでは、半導体層３のp型GaNを結晶成長するとき、例えば、半導体層３中の残留ドナー濃度を，1x1015cm-3以上2x1016 cm-3以下に制御すると共に、半導体層３中のアクセプタ濃度1x1015cm-3以上5x1017 cm-3以下好ましくは5x1015cm-3以上5x1017 cm-3以下の範囲内に制御する。次に、ゲート酸化膜５であるSiO2を例えば20〜200nm成膜する。その後、リフトオフやエッチング技術によって、ソース電極６、ドレイン電極７、及びゲート電極８を形成する。
以上のように構成された第１実施形態によれば、以下の作用効果を奏する。
【００４８】
○ゲート酸化膜５である二酸化シリコン(SiO2)をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とすることで、ゲート酸化膜５であるSiO2とp型GaN層である半導体層３との間の界面準位密度Nssが効果的に低減されるので、チャネル移動度が高くなる。これにより、大電流を流すことのできる大電流デバイスであるIII族窒化物半導体を用いたMOSFETを実現できる。
【００４９】
○半導体層３のp型GaNを結晶成長するとき、例えば、半導体層３中の残留ドナー濃度を，1x1015cm-3以上2x1016 cm-3以下に制御すると共に、半導体層３中のアクセプタ濃度1x1015cm-3以上5x1017 cm-3以下好ましくは5x1015cm-3以上5x1017 cm-3以下の範囲内に制御することで、ノーマリーオフ型のMOSFETにおいて、しきい値電圧が3〜5V程度のノーマリーオフ動作を実現できる。
【００５０】
○半導体層３中のアクセプタ濃度を5x1015cm-3以上5x1017 cm-3以下の範囲内に設定することで、耐圧の低下を抑制できる。これにより、ノーマリーオフ型で、パワーデバイスに適用可能なGaN系MOSFETを実現することができる。
（第２実施形態）
次に、第２実施形態を図８に基づいて説明する。
【００５１】
第２実施形態は、上記第１実施形態に係るMOSFET（GaN系MOSFET）において、半導体層５のチャネル領域におけるゲート電極８とドレイン電極７の間にリサーフ領域（REduced SURface Field: RESURF Field）４ｒを形成したものである。その他の構成は、上記第１実施形態と同様である。
【００５２】
リサーフ領域４ｒは、耐圧を上昇させるために形成された表面電界緩和領域である。このリサーフ領域４ｒは、p型GaN層である半導体層３にn型不純物、例えばSiをイオン注入法により注入して形成したn型GaN層である。
【００５３】
以上のように構成された第２実施形態によれば、上記第１実施形態の奏する作用効果に加えて以下の作用効果を奏する。
【００５４】
○リサーフ領域４ｒを設けることで、耐圧を上げることができる。これにより、パワーデバイスに適用可能なノーマリーオフ型のMOSFETを実現することができる。
【００５５】
に適用可能なGaN系MOSFETを実現することができる。
（第３実施形態）
次に、第３実施形態を図９に基づいて説明する。
【００５６】
第３実施形態は、本発明に係るIII族窒化物半導体を用いた電界効果トランジスタをAlGaN/GaN系HFETに適用したものである。
【００５７】
この第３実施形態に係るAlGaN/GaN系HFETは、サファイア基板１０１と、サファイア基板１０１上に形成されたAINから成るバッファ層１０２と、バッファ層１０２上に形成されたGaNから成るチャネル層１０３と、チャネル層１０３上に形成されたAlGaNから成る半導体層としての電子供給層１０４とを備える。さらに、このAlGaN/GaN系HFET （以下、単にHFETという。）は、電子供給層１０４上に形成されたソース電極１０６、ドレイン電極１０７及びゲート電極１０８と、絶縁膜１０５とを備えている。絶縁膜１０５は、二酸化シリコン(SiO2)で形成されており、ソース電極１０６とゲート電極１０８の間、及びゲート電極１０８とドレイン電極１０７との間に形成されている。
【００５８】
このようなHFETは通常、ノーマリーオン型のFETである。このようなノーマリーオン型のHFETも、ソース電極１０６とゲート電極１０８の間、及びゲート電極１０８とドレイン電極１０７との間にそれぞれSiO2から成る絶縁膜を形成するので、SiO2と半導体層である電子供給層１０４の間に大量の界面準位があると、電子などのキャリアのトラップなどに起因して、電流コラプスやスランプ等といった設計値どおりの電流が流れない現象が発生する。
【００５９】
そこで、第３実施形態に係るHFET の特徴は、絶縁膜１０５である二酸化シリコン(SiO2)をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とした点にある。
【００６０】
具体的には、第３実施形態に係るHFET を作製する際に、半導体層である電子供給層１０４上に絶縁膜１０５を堆積後，800℃以上1100℃未満，かつ，20分以上1時間30分以下の条件下で，電気炉を用いて熱処理を施し，バッファードふっ酸（BHF約7%)で絶縁膜１０５をエッチングした場合のエッチングレートを1 nm/sec以上3 nm/secとする。
【００６１】
図９に示す第３実施形態に係るHFETの製造方法について説明する。
[結晶成長]
まず、サファイア基板１０１上に、1100℃でトリメチルアルミニウム（TMA）とアンモニア（NH3）を用いて、MOCVD法(有機金属気相成長法)によってAINから成るバッファ層１０２を100nmエピタキシャル成長させる。次に、トリメチルガリウム（TMG）とNH3を用いて、GaNから成るチャネル層１０３上を1μmエピタキシャル成長させる。次に、AlGaN（Al組成25%）から成る電子供給層１０４をエピタキシャル成長させる。
【００６２】
なお，上記したMOCVD法に代えて，HVPE法(ハライド気相エピタキシ法)，MBE法(分子線エピタキシー法)等を用いてもよい。
【００６３】
[素子分離]
次に，AlGaNから成る電子供給層１０４表面にフォトレジストを塗布し，フォト工程を経て，素子分離用のパターニングを施す。次に，ドライエッチング装置(ICP，RIEなど)を用いて，電子供給層１０４をエッチングする。次に，フォトレジストをアセトンにより除去する。これにより，素子分離が行われたことになる。
【００６４】
[オーミック形成]
次に，AlGaNから成る電子供給層１０４上に絶縁膜(SiO2層)１０５を形成する。次に，電気炉を用いて900℃，３０分間のアニールを行う。
【００６５】
次に、絶縁膜１０５にソース電極１０６用及びドレイン電極１０７用の開口をフォト工程で形成する。次に，絶縁膜１０５の開口から露出するAlGaNから成る電子供給層１０４上にTi/Alからなるオーミック電極を形成する。なお，オーミック電極は，オーミック接触が実現するならば，Ti/Al以外の電極でもよい。
【００６６】
[ゲート形成]
次に，絶縁膜１０５のゲート電極１０８形成部分をフォト工程によって開口する。
【００６７】
次に、Ni/Auを全面にスパッタ蒸着する。次に、Ni/Auがソース電極１０６、ドレイン電極１０７の間に残るようにフォト工程を施す。これにより、ゲート電極１０８が形成される。
【００６８】
なお、ゲート電極１０８は、poly-SiのBドープ，poly-SiGe，Al, Au, Pd, Pt, Ni, Ta, Mo, W,あるいはこれらの金属のシリサイド合金などでも良い。
以上の工程を経ることで、図９に示す第３実施形態に係るHFETを製造できる。
【００６９】
以上のように構成された第３実施形態によれば、以下の作用効果を奏する。
○絶縁膜１０５である二酸化シリコン(SiO2)をバッファードふっ酸(BHF約7%)でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下とすることで、絶縁膜１０５と半導体層である電子供給層１０４との間の界面準位密度Nssが効果的に低減されるので、電流コラプス等の現象が抑制され、かつ、スイッチング特性において、オン抵抗が低減する。これにより、大電流動作かつ高速スイッチング動作が可能なIII族窒化物半導体を用いたHFET を実現できる。
【００７０】
なお、この発明は以下のように変更して具体化することもできる。
・上記第１及び第２実施形態では、横型のMOSFETについて説明したが、縦型のMOSFETにも本発明は適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１実施形態に係るGaN系MOSFETを示す断面図。
【図２】通常のMOSFETのエネルギーバンド構造を示すエネルギーバンド図。
【図３】第１実施形態のエッチングレートと界面準位密度Nssとの関係を示すグラフ。
【図４】アニール温度と界面準位密度Nssの関係を示すグラフ。
【図５】アニール温度を900℃に固定してアニール時間を変化させた場合のグラフ。
【図６】ゲート酸化膜の耐圧試験結果を示すグラフ。
【図７】アニールをしない場合とアニールを施した場合のエッチングレートを示すグラフ。
【図８】本発明の第２実施形態に係るGaN系MOSFETを示す断面図。
【図９】本発明の第３実施形態に係るAlGaN/GaN系HFETを示す断面図。
【符号の説明】
【００７２】
１・・・基板
２・・・バッファ層
３・・・半導体層（p型GaN層）
４ｓ，４ｄ・・・コンタクト領域（n+型GaN層）
４ｒ・・・リサーフ領域
５・・・ゲート酸化膜（絶縁膜）
６・・・ソース電極
７・・・ドレイン電極
８・・・ゲート電極
１０１・・・サファイア基板
１０２・・・バッファ層
１０３・・・チャネル層
１０４・・・半導体層としての電子供給層
１０５・・・絶縁膜
１０６・・・ソース電極
１０７・・・ドレイン電極
１０８・・・ゲート電極
【特許請求の範囲】
【請求項１】
基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層上に形成された絶縁膜とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、
前記絶縁膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下としたことを特徴とするIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項２】
基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層のチャネル領域上にゲート酸化膜を介して形成されたゲート電極と、ソース電極およびドレイン電極と、前記半導体層のチャネル領域の両側に形成され、前記ソース電極及びドレイン電極にそれぞれオーミック接触する第二導電型のコンタクト領域とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、
前記ゲート酸化膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートが1 nm/sec以上3 nm/sec以下としたことを特徴とするIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項３】
前記ゲート電極には，poly-Si，poly-SiGe，Al，Au，Pd，Pt，Ni，Ta，Mo, W，あるいはこれらの金属のシリサイド合金などを用いたことを特徴とする請求項２に記載のIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項４】
前記ドレイン電極にオーミック接触する前記第二導電型のコンタクト領域に隣接して形成されたリサーフ領域を備えることを特徴とする請求項２又は３に記載のIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項５】
前記リサーフ領域は、前記p型GaN層にn型不純物をイオン注入法により注入して形成したn型GaN層であることを特徴とする請求項４に記載のIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項１】
基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層上に形成された絶縁膜とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、
前記絶縁膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートを、1 nm/sec以上3 nm/sec以下としたことを特徴とするIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項２】
基板上にIII族窒化物半導体を用いて形成された第一導電型の半導体層と、前記半導体層のチャネル領域上にゲート酸化膜を介して形成されたゲート電極と、ソース電極およびドレイン電極と、前記半導体層のチャネル領域の両側に形成され、前記ソース電極及びドレイン電極にそれぞれオーミック接触する第二導電型のコンタクト領域とを有するIII族窒化物半導体を用いた電界効果トランジスタにおいて、
前記ゲート酸化膜である二酸化シリコン(SiO2)を、溶液の濃度が7%でかつ溶液の温度が19℃以上21℃以下のバッファードふっ酸(BHF)溶液でエッチングした場合のエッチングレートが1 nm/sec以上3 nm/sec以下としたことを特徴とするIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項３】
前記ゲート電極には，poly-Si，poly-SiGe，Al，Au，Pd，Pt，Ni，Ta，Mo, W，あるいはこれらの金属のシリサイド合金などを用いたことを特徴とする請求項２に記載のIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項４】
前記ドレイン電極にオーミック接触する前記第二導電型のコンタクト領域に隣接して形成されたリサーフ領域を備えることを特徴とする請求項２又は３に記載のIII族窒化物半導体を用いた電界効果トランジスタ。
【請求項５】
前記リサーフ領域は、前記p型GaN層にn型不純物をイオン注入法により注入して形成したn型GaN層であることを特徴とする請求項４に記載のIII族窒化物半導体を用いた電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−７６６７３（Ｐ２００９−７６６７３Ａ）
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願番号】特願２００７−２４４２５０（Ｐ２００７−２４４２５０）
【出願日】平成１９年９月２０日（２００７．９．２０）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２１年４月９日（２００９．４．９）
【国際特許分類】
【出願日】平成１９年９月２０日（２００７．９．２０）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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