半導体装置
【課題】小さい回路面積でメモリへのデータ書き込みに必要な高電位を得ることができる半導体装置を提供することを目的とする。
【解決手段】外部からの電波を受信するアンテナ部と、アンテナ部の出力を整流して直流電圧ＶＤＤ０を出力する整流回路部と、整流回路部の出力を受信して一定の電圧であるＶＤＤを出力するレギュレータ回路と、直流電圧ＶＤＤ０を昇圧する昇圧回路とを有する。昇圧回路の入力電圧として、従来使われていたレギュレータ回路１０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部１０３の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位を得ることができるものである。
【解決手段】外部からの電波を受信するアンテナ部と、アンテナ部の出力を整流して直流電圧ＶＤＤ０を出力する整流回路部と、整流回路部の出力を受信して一定の電圧であるＶＤＤを出力するレギュレータ回路と、直流電圧ＶＤＤ０を昇圧する昇圧回路とを有する。昇圧回路の入力電圧として、従来使われていたレギュレータ回路１０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部１０３の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位を得ることができるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。特に、非接触でデータの送受信が可能で、データの記憶が可能な半導体装置に関する。
【背景技術】
【０００２】
近年、個々の対象物にＩＤ（個体識別番号）を与えることで、その対象物の履歴等の情報を明確にし、生産・管理等に役立てるといった個体認識技術が注目されている。その中でも、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置として、特に、プロセッサチップ（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ、無線チップともよばれる）等が企業内、市場等で導入され始めている。
【０００３】
これらの半導体装置の多くは、シリコン（Ｓｉ）等の半導体基板を用いた回路（以下、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも記す）とアンテナとを有し、当該ＩＣチップは記憶回路（以下、メモリとも記す）や制御回路等から構成されている。
【０００４】
以下、ＲＦＩＤの従来例を、図１６を用いて説明する。図１６においてＲＦＩＤ７００は、電波を受信するアンテナ部７０２と、アンテナ部７０２の出力を整流する整流回路部７０３と、整流回路部７０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路７０４と、クロックを発生させるクロック生成回路７０５と、他の回路を制御するロジック回路７０６と、ロジック回路７０６からの出力を受信してデータの書き込み／読み出しをするメモリ７０８と、レギュレータ回路７０４の出力とクロック生成回路７０５の出力を受信してメモリ７０８にデータを書き込むための電圧を供給する昇圧回路７０７とを有する。
【０００５】
また特に図示しないが、ＲＦＩＤはこれらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを含む。
【０００６】
リーダ／ライタ７０１は、外部から非接触でＲＦＩＤ７００にデータの書き込み／読み出しをする装置である。
【０００７】
アンテナ部７０２はアンテナおよび共振容量を有し、リーダ／ライタ７０１から発信する電波を取り込み、このとき得られた信号ＲＦ＿ＩＮを整流回路部７０３に印加する。整流回路部７０３は整流用ダイオード、平滑化容量を有し、ＲＦ＿ＩＮを平滑化して電圧ＶＤＤ０を生成する。
【０００８】
アンテナ部７０２が受け取る受信電力はリーダ／ライタ７０１からの距離に大きく依存する。そのため、ＲＦＩＤ７００内部にはチップがリーダ／ライタのごく近傍に置かれた際に発生する過電圧によってロジック回路などが破壊されることを防ぐことを目的として、入力された電圧に対して一定の出力を出すレギュレータ回路７０４を組み込む。レギュレータ回路７０４の出力ＶＤＤをロジック回路７０６の動作電源やメモリ７０８の読み出し動作時の電源として用いる。このような構成をとることにより、無電池でＲＦＩＤを動作させることが可能となる。
【０００９】
メモリにデータを書き込む動作を行うには、読み出し時に用いる電圧よりも電位が高い電圧を加える必要がある。このような電圧を生成する方法として、レギュレータ回路の出力ＶＤＤを元に、昇圧回路を用いて昇圧する方法がよく用いられる。図１６においては、昇圧回路７０７にレギュレータ回路７０４の出力ＶＤＤとクロック生成回路７０５が出力するクロックＣＬＫを入力することで、出力として高電位電源ＶＤＤ＿ＨＩを得る。このＶＤＤ＿ＨＩを用いてメモリへの書き込みを行う。このようにＲＦＩＤにおいて、昇圧回路を用いてメモリへのデータ書き込み電圧を生成している例として、例えば（特許文献１）がある。
【特許文献１】特開２００６−１８００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般的にＲＦＩＤ内での消費電力を抑え、通信距離を伸ばすためにレギュレータ回路の出力となるＶＤＤはできる限り低い方が望ましいとされる。しかし、ＶＤＤの電位が低い（特に２Ｖ以下の）場合、昇圧回路を用いて昇圧してもメモリの書き込みに必要な電位が確保できないか、または確保するために必要な昇圧回路の面積が大きくなるなどの課題があった。
【００１１】
本発明はその点を鑑みてなされたものであり、消費電力を抑えるとともに、回路面積を増大させることなく、メモリの書き込み動作に必要な電圧を生成することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は以下の手段を講ずる。
【００１３】
本発明の半導体装置は、外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源を昇圧する第１の昇圧回路を有する。
【００１４】
本発明の半導体装置は、上記に加え、前記第２の電位電源を入力して前記昇圧回路のクロックを生成するクロック生成回路をさらに有しても良い。
【００１５】
本発明の半導体装置は、上記に加え、前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して昇圧回路のクロックとして出力するレベルシフタをさらに有しても良い。
【００１６】
本発明の半導体装置は、上記に加え、前記昇圧回路の出力をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリをさらに有しても良い。
【００１７】
本発明の半導体装置は、外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリを有する。
【００１８】
本発明の半導体装置は、前記第１の昇圧回路の出力を昇圧する第２の昇圧回路と、前記第２の電位電源を入力して前記第１の昇圧回路と前記第２の昇圧回路のクロックを生成するクロック生成回路と、前記第１の昇圧回路の出力をデータ書き込み電位として入力し、前記第２の昇圧回路の出力をデータ消去電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリと、を有する。
【００１９】
前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して前記第１の昇圧回路および前記第２の昇圧回路のクロックとして出力するレベルシフタをさらに有しても良い。
【００２０】
本発明の半導体装置は、電荷を蓄える充電素子をさらに有しても良い。充電素子は、コンデンサでも、二次電池でも良い。
【００２１】
本発明の半導体装置は、前記充電素子にスイッチング素子をつけても良い。
【発明の効果】
【００２２】
本発明では、昇圧回路の入力電圧として、従来使われていたレギュレータ回路の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位を得ることができる。その他の回路の動作電圧としては、レギュレータ回路の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分は、繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本発明の第１の実施の形態について図面を用いて説明する。
【００２５】
図１は本発明を適用したＲＦＩＤを説明するためのブロック図である。図１においてＲＦＩＤ１００は、電波を受信するアンテナ部１０２と、アンテナ部１０２の出力を整流する整流回路部１０３と、整流回路部１０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路１０４と、クロックを発生させるクロック生成回路１０５と、他の回路を制御するロジック回路１０６と、ロジック回路１０６からの出力を受信してデータの書き込み／読み出しをするメモリ１０８と、整流回路部１０３の出力とクロック生成回路１０５の出力を受信してメモリ１０８にデータを書き込むための電圧を供給する昇圧回路１０７とを有する。
【００２６】
なお特に図示はしないが、ＲＦＩＤ１００は、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００２７】
リーダ／ライタ１０１は、外部から非接触でＲＦＩＤ１００にデータの書き込み／読み出しをする装置である。
【００２８】
アンテナ部１０２は、アンテナおよび共振容量を有し、リーダ／ライタ１０１から発信される電波を取り込み、得られた信号ＲＦ＿ＩＮを整流回路部１０３に出力する。
【００２９】
整流回路部１０３は、整流用ダイオード、平滑化容量を有し、アンテナ部１０２の出力であるＲＦ＿ＩＮを平滑化して電圧ＶＤＤ０（第１の電位電源）を生成する。
【００３０】
レギュレータ回路１０４は、例えばＲＦＩＤ１００がリーダ／ライタ１０１のごく近傍に置かれた際に発生する過電圧によってロジック回路１０６などが破壊されることを防ぐことを主な目的として、入力された電圧に対して一定の出力を出すレギュレータ回路で、整流回路部１０３の出力ＶＤＤ０はさらに、レギュレータ回路１０４によりＶＤＤ０よりも低いある一定の値をもつ電圧ＶＤＤ（第２の電位電源）となる。この電圧ＶＤＤがクロック生成回路１０５及びロジック回路１０６の動作電圧となり、メモリ１０８では読み出し時の電源電圧に用いる。
【００３１】
レギュレータ回路１０４からの出力ＶＤＤは各回路の動作電圧となるため、消費電力を抑えるためには、低電圧であることが望ましい。具体的には、本実施の形態のＲＦＩＤの場合には、１Ｖから３Ｖが適しており、好ましくは１．５Ｖ〜２Ｖが良い。
【００３２】
クロック生成回路１０５は、レギュレータ回路１０４からの出力ＶＤＤを受けてクロック信号ＣＬＫを発生させるもので、公知のものを用いることができる。例えば、アンテナ部１０２から取り込んだ電波を分周して生成してもよいし、リングオシレータ、ＶＣＯなどの発振回路を用いて生成してもよい。
【００３３】
ロジック回路１０６は、レギュレータ回路１０４からの出力ＶＤＤを受けて、他の回路を制御する。本実施の形態では、制御信号により、メモリ１０８への読み出し／書き込み等の動作と、その動作を行うべきアドレス情報等をメモリ１０８に伝える。
【００３４】
昇圧回路１０７は、整流回路部１０３の出力ＶＤＤ０とクロック生成回路１０５の出力ＣＬＫを取り込み、ＶＤＤ０を、ＣＬＫを用いて昇圧して高電位ＶＤＤ＿ＨＩを出力する。ＶＤＤ０は高電圧であることが望ましく、本実施の形態のＲＦＩＤでは、３Ｖ以上が望ましい。
【００３５】
メモリ１０８は、ロジック回路１０６からの制御信号を受けて、制御信号により指定されたアドレスに、指定された動作（データ書き込み、または読み出し等）を行う。データ書き込みの場合には、昇圧回路１０７からの出力ＶＤＤ＿ＨＩにより、データ書き込みをする。データ読み出しの場合にはレギュレータ回路１０４の出力ＶＤＤを用いて行なう。
【００３６】
この構成により、ＲＦＩＤ１００は、リーダ／ライタ１０１からの信号を受けて、ロジック回路１０６の制御により、メモリ１０８へのデータの書き込み、メモリ１０８からのデータの読み出し等の動作を行うことができる。
【００３７】
なお、昇圧回路１０７の構成は公知のものでよく、例えば図２で示したようなダイオード、インバータ、容量手段（コンデンサ）を組み合わせた回路を用いることができる。
【００３８】
図２は昇圧回路の簡単な構成例を示すブロック図であり、１個のダイオードと１個の容量手段を基本単位として９段並べた構成である。図２に示す昇圧回路は、直列に接続された１０個のダイオード２０１〜２１０と、それぞれのダイオードの出力部に一端が接続された１０個の容量手段２１１〜２２０と、クロックＣＬＫを入力するインバータ２２１と、インバータ２２１の出力を入力するインバータ２２２とを有する。奇数段（１，３，５，７，９段目）の容量手段（２１１，２１３，２１５，２１７，２１９）の他端は、インバータ２２１の出力に接続され、偶数段（２，４，６，８段目）の容量手段（２１２，２１４，２１６，２１８）の他端は、インバータ２２２の出力に接続される。ダイオード２１０の出力部に一端が接続されている容量手段２２０の他端は接地されている。
【００３９】
このような構成の昇圧回路では、ダイオード２０１に印加された電圧Ｖｉｎは、各段で、クロックＣＬＫの電圧が加算されることにより昇圧されて、ダイオード２１０の出力部から高電圧Ｖｏｕｔとして出力される。図２においては、クロックＣＬＫの電位はＶＤＤである。
【００４０】
よって、このような構成の昇圧回路では段数が多いほど昇圧されるが、その分、回路の面積が広がる。また、入力される電圧Ｖｉｎと、クロックＣＬＫの電圧が高ければ、少ない段数（つまり、小さい回路面積）でも高電圧が得られる。
【００４１】
本実施の形態では図１に示すとおり、昇圧回路の入力電圧Ｖｉｎとして、従来使われていたレギュレータ回路１０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部１０３の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位ＶＤＤ＿ＨＩを得ることができる。その他の回路の動作電圧としては、レギュレータ回路１０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００４２】
なお、図２における昇圧回路の最終段に配置された容量手段２２０は出力の波形を平滑化するため、容量手段２１１〜２１９よりも容量が大きくなっている。ダイオード２０１〜２１０は、溜まった電荷が前段に逆流することを防ぐ働きを持つ。
【００４３】
これらのダイオード及び容量手段はその機能を果たす構成であればどのような構成でもよい。例えば、ダイオードは薄膜トランジスタのソースもしくはドレインの一端をゲート線に接続することにより構成することが可能であり、容量手段は薄膜トランジスタのソース及びドレインの両端を接続することで一端としてゲート線をもう一端とすることにより構成することが可能である。
【００４４】
また、昇圧回路で用いられるダイオードは図１の整流回路部１０３の出力ＶＤＤ０が直接入力されることから、通常ロジック回路で用いられる薄膜トランジスタ等の素子よりも耐圧が高いことが望ましい。具体的には、薄膜トランジスタであれば、ゲート長が６μｍ以上あると良い。
【００４５】
ゲート長を増やすことにより、面積が多少増加するが、昇圧回路内のダイオードの占める割合は小さいため大きな問題にならない。具体的には、昇圧回路の面積に対するダイオードの面積の割合は０．５％以下である。また、本発明により昇圧に必要な段数を減らすことができればその分大きく面積を減らすことが可能となる。
【００４６】
本実施の形態においては、メモリ１０８はライトワンスタイプのものを用いると好ましい。例えば、メモリ１０８を構成する記憶素子は定常状態でショートしていて高電圧を印加するとオープンするヒューズ型メモリ、逆に定常状態でオープンしていて高電圧を印加するとショートするアンチヒューズ型メモリが適用できる。メモリ１０８の構成は公知のものを用いることができる。一般的に、メモリにデータを書き込む際には、およそ１０Ｖまたはそれ以上の電圧を印加する必要がある。
【００４７】
（実施の形態２）
本発明の第２の実施の形態について図面を用いて説明する。
【００４８】
図３は本発明を適用したＲＦＩＤを説明するためのブロック図である。図３においてＲＦＩＤ３００は、電波を受信するアンテナ部３０２と、アンテナ部３０２の出力を整流する整流回路部３０３と、整流回路部３０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路３０４と、クロックを発生させるクロック生成回路３０５と、クロック生成回路３０５からの出力と整流回路部３０３からの出力を受信してクロック生成回路３０５の出力を増幅して出力するレベルシフタ３０６と、他の回路を制御するロジック回路３０７と、ロジック回路３０７からの出力を受信してデータの書き込み／読み出しをするメモリ３０９と、整流回路部３０３の出力とレベルシフタ３０６の出力を受信してメモリ３０９にデータを書き込むための電圧を供給する昇圧回路３０８とを有する。
【００４９】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００５０】
リーダ／ライタ３０１は、外部から非接触でＲＦＩＤ３００にデータの書き込み／読み出しをする装置である。
【００５１】
本実施の形態は、実施の形態１にレベルシフタ３０６を加えたものであるので、レベルシフタ３０６以外の構成については説明を省略する。
【００５２】
レベルシフタ３０６は、クロック生成回路３０５から出力されたクロックＣＬＫを増幅する。具体的には、整流回路部３０３の出力ＶＤＤ０を、レギュレータ回路３０４を通さずにレベルシフタ３０６に入れることにより、クロックＣＬＫの電位レベルをＶＤＤの値からＶＤＤ０の値に引き上げる。
【００５３】
昇圧回路３０８では、実施の形態１において図２を用いて説明したように、入力電圧ＶＤＤ０に、クロックＣＬＫの電圧が加算されることにより昇圧されるので、クロックＣＬＫの電圧が、レベルシフタ３０６によりＶＤＤの値からＶＤＤ０の値に引き上げられることで、より少ない段数（つまり、小さい回路面積）でも高電圧が得られる。
【００５４】
したがって、本実施の形態では図３に示すとおり、昇圧回路の入力電圧として、従来使われていたレギュレータ回路３０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部３０３の出力ＶＤＤ０を用いること、及び昇圧回路のＣＬＫをレベルシフタ３０６によりＶＤＤからＶＤＤ０に引き上げることにより、より小さい回路面積で、メモリへのデータ書き込みに必要な高電位ＶＤＤ＿ＨＩを得ることができる。その他の回路の動作電圧としては、レギュレータ回路３０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００５５】
なお、レベルシフタ３０６は公知のものを用いればよい。例えば図４で示されたような２種類の極性を持つ薄膜トランジスタを組み合わせた回路を用いることができる。図４はレベルシフタの簡単な例であり、Ｎ型トランジスタ８０１、８０２、Ｐ型トランジスタ８０３〜８０６からなる。
【００５６】
図４に示すとおり、Ｎ型トランジスタ８０１のドレインは接地され、ソースがＰ型トランジスタ８０３のドレインに接続されている。Ｐ型トランジスタ８０３のソースがＰ型トランジスタ８０５のドレインに接続され、Ｐ型トランジスタ８０５のソースがＶ＿ＨＩ端子に接続されている。
【００５７】
同様に、Ｎ型トランジスタ８０２のドレインが接地され、ソースがＰ型トランジスタ８０４のドレインに接続されている。Ｐ型トランジスタ８０４のソースがＰ型トランジスタ８０６のドレインに接続され、Ｐ型トランジスタ８０６のソースがＶ＿ＨＩ端子に接続されている。
【００５８】
Ｎ型トランジスタ８０１とＰ型トランジスタ８０３のゲートが入力端子ＩＮ１に接続され、Ｎ型トランジスタ８０２とＰ型トランジスタ８０４のゲートが入力端子ＩＮ２に接続されている。Ｐ型トランジスタ８０４のドレインとＰ型トランジスタ８０５のゲートが出力端子ＯＵＴ１に接続され、Ｐ型トランジスタ８０３のドレインとＰ型トランジスタ８０６のゲートが出力端子ＯＵＴ２に接続されている。
【００５９】
このような構成のレベルシフタの入力端子ＩＮ１とＩＮ２の間に、ＶＤＤの電圧値を有するクロックＣＬＫを印加し、Ｖ＿ＨＩ端子に整流回路部３０３の出力ＶＤＤ０を接続すると、入力端子ＩＮ１の電位がＶＤＤで入力端子ＩＮ２の電位が０Ｖのときには、ＯＵＴ１の電位がＶＤＤ０で、ＯＵＴ２の電位が０Ｖとなる。逆に、入力端子ＩＮ２の電位がＶＤＤで入力端子ＩＮ１の電位が０Ｖのときには、ＯＵＴ２の電位がＶＤＤ０で、ＯＵＴ１の電位が０Ｖとなる。
【００６０】
結果として、クロックＣＬＫは波形を保ちつつ電圧値がＶＤＤからＶＤＤ０に増幅される。
【００６１】
このレベルシフタを図３の回路に適用した場合、Ｎ型トランジスタ８０１、８０２、Ｐ型トランジスタ８０３〜８０６には図３の整流回路部３０３の出力ＶＤＤ０が掛かることから、通常ロジック回路で用いられる薄膜トランジスタよりも耐圧が高いことが望ましい。具体的には、ゲート長が６μｍ以上あると良い。
【００６２】
レベルシフタを追加することにより、面積が多少増加するが、昇圧回路に対するレベルシフタの面積は小さいため大きな問題にならない。具体的には、昇圧回路の面積に対するレベルシフタの面積の割合は５％以下である。また、本発明により昇圧に必要な段数を減らすことができればその分大きく面積を減らすことが可能となる。
【００６３】
（実施の形態３）
本発明第３の実施の形態について図面を用いて説明する。
【００６４】
図５は本発明を適用したＲＦＩＤを説明するためのブロック図である。図５においてＲＦＩＤ４００は、電波を受信するアンテナ部４０２と、アンテナ部４０２の出力を整流する整流回路部４０３と、整流回路部４０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路４０４と、他の回路を制御するロジック回路４０５と、ロジック回路４０５からの出力を受信してデータの書き込み／読み出しをするメモリ４０６とを有する。
【００６５】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００６６】
リーダ／ライタ４０１は、外部から非接触でＲＦＩＤ４００にデータの書き込み／読み出しをする装置である。
【００６７】
本実施の形態においては昇圧回路を用いずに、レギュレータ回路４０４に入れる前の整流回路部４０３の出力ＶＤＤ０をメモリ４０６への書き込み電圧として直接用いる。それ以外の各構成は実施の形態１と同様なので説明を省略する。
【００６８】
メモリ４０６は公知のものを用いることができるが、メモリ４０６の記憶素子として用いる材料は、整流回路部４０３の出力ＶＤＤ０よりは低く、レギュレータ回路４０４の出力ＶＤＤよりは高い電圧の範囲で特性変化（ヒューズ型ならオープン、アンチヒューズ型ならショート）が起こる材料を用いると好ましい。
【００６９】
本実施の形態では図５に示すとおり、メモリへのデータ書き込みに昇圧回路を用いず、レギュレータ回路４０４の出力ＶＤＤよりも高電位である整流回路部４０３の出力ＶＤＤ０を用いることにより、より小さい回路面積で、メモリへのデータ書き込みができる。その他の回路の動作電圧としては、レギュレータ回路４０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００７０】
この構成は、特にリーダ／ライタから離れた環境でメモリへの書き込みを行わない、もしくは離れた環境でメモリへの書き込みが行われると都合が悪いような場合に特に好ましい。
【００７１】
（実施の形態４）
本発明の第４の実施の形態について図面を用いて説明する。
【００７２】
図６は本発明を適用したＲＦＩＤを説明するためのブロック図である。図６においてＲＦＩＤ５００は、電波を受信するアンテナ部５０２と、アンテナ部５０２の出力を整流する整流回路部５０３と、整流回路部５０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路５０４と、クロックを発生させるクロック生成回路５０５と、他の回路を制御するロジック回路５０６と、ロジック回路５０６からの出力を受信してデータの書き込み、読み出しまたは消去をするメモリ５０９と、整流回路部５０３の出力とクロック生成回路５０５の出力を受信して昇圧された電圧を出力する第１の昇圧回路５０７と、第１の昇圧回路５０７の出力とクロック生成回路５０５の出力を受信してさらに昇圧された電圧をメモリ５０９に出力する第２の昇圧回路５０８とを有する。
【００７３】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００７４】
リーダ／ライタ５０１は、外部から非接触でＲＦＩＤ５００にデータの書き込み／読み出しをする装置である。
【００７５】
本実施の形態は、実施の形態１の構成において、昇圧回路を２つ設けたものである。それ以外の構成は実施の形態１と同様なので、説明は省略する。
【００７６】
図６の構成において、第１の昇圧回路５０７は、整流回路部５０３の出力ＶＤＤ０とクロック生成回路５０５の出力ＣＬＫを入力し、ＶＤＤ０を、ＣＬＫを用いて実施の形態１の昇圧回路と同様の動作により昇圧して、ＶＤＤ＿ＨＩ１を出力する。ＶＤＤ＿ＨＩ１はメモリ５０９に入力されるとともに第２の昇圧回路５０８に入力される。
【００７７】
第２の昇圧回路５０８では第１の昇圧回路５０７の出力ＶＤＤ＿ＨＩ１とクロック生成回路５０５の出力ＣＬＫを入力し、ＶＤＤ＿ＨＩ１を、ＣＬＫを用いて実施の形態１の昇圧回路と同様の動作によりさらに昇圧して、ＶＤＤ＿ＨＩ２を出力する。ＶＤＤ＿ＨＩ２はメモリ５０９に入力される。
【００７８】
メモリ５０９では、例えば、第１の昇圧回路５０７の出力ＶＤＤ＿ＨＩ１をデータ書き込み用の電圧として用い、より高電位である第２の昇圧回路５０８の出力ＶＤＤ＿ＨＩ２を、データ書き込みよりも高電位が必要なデータ消去に用いることができる。
【００７９】
このような構成をとることにより、メモリ５０９にフラッシュメモリなどの書き換え可能なメモリを搭載することができる。その結果、メモリを搭載したＲＦＩＤの高機能化に寄与する。なお、メモリ５０９としては公知の書き換え可能なメモリを用いることができる。例えば、フラッシュメモリ、強誘電体メモリなどである。
【００８０】
本実施の形態では図６に示すとおり、２つの昇圧回路を用い、第１の昇圧回路の入力電圧として、従来使われていたレギュレータ回路５０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部５０３の出力ＶＤＤ０を用い、第２の昇圧回路の入力電圧として第１の昇圧回路の出力電圧ＶＤＤ＿ＨＩ１を用いることにより、小さい回路面積で、メモリへのデータ書き込みおよび消去に必要な高電位を得ることができる。その他の回路の動作電圧としては、レギュレータ回路５０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００８１】
なお、本実施の形態では、昇圧回路を２つ用いた例を示したが、３つ以上でも実施可能である。
【００８２】
（実施の形態５）
本発明の第５の実施の形態について図面を用いて説明する。
【００８３】
図７は本発明を適用したＲＦＩＤを説明するためのブロック図である。図７においてＲＦＩＤ６００は、電波を受信するアンテナ部６０２と、アンテナ部６０２の出力を整流する整流回路部６０３と、整流回路部６０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路６０４と、クロックを発生させるクロック生成回路６０５と、クロック生成回路６０５の出力と整流回路部６０３の出力を受信してクロック生成回路６０５の出力を増幅して出力するレベルシフタ６０６と、他の回路を制御するロジック回路６０７と、ロジック回路６０７からの出力を受信してデータの書き込み、読み出しまたは消去をするメモリ６１０と、整流回路部６０３の出力とレベルシフタ６０６の出力を受信して昇圧された電圧を出力する第１の昇圧回路６０８と、第１の昇圧回路６０８の出力とレベルシフタ６０６の出力を受信してさらに昇圧された電圧をメモリ６１０に出力する第２の昇圧回路６０９とを有する。
【００８４】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００８５】
リーダ／ライタ６０１は、外部から非接触でＲＦＩＤ６００にデータの書き込み／読み出しをする装置である。
【００８６】
本実施の形態は、実施の形態４にレベルシフタ６０６を加えたものであるので、レベルシフタ６０６以外の構成については説明を省略する。
【００８７】
レベルシフタ６０６は、クロック生成回路６０５から出力されたクロックＣＬＫを増幅する。具体的には、整流回路部６０３の出力ＶＤＤ０を、レギュレータ回路６０４を通さずにレベルシフタ６０６に入れることにより、クロックＣＬＫの電位レベルをＶＤＤの値からＶＤＤ０の値に引き上げる。
【００８８】
昇圧回路では、実施の形態１において図２を用いて説明したように、入力電圧に、クロックＣＬＫの電圧が加算されることにより昇圧されるので、クロックＣＬＫの電圧が、レベルシフタ６０６によりＶＤＤの値からＶＤＤ０の値に引き上げられることで、より少ない段数（つまり、小さい回路面積）でも高電圧が得られる。
【００８９】
したがって、本実施の形態では図７に示すとおり、実施の形態４の効果に加えて、昇圧回路のＣＬＫをレベルシフタ６０６によりＶＤＤからＶＤＤ０に引き上げることにより、より小さい回路面積で、メモリへのデータ書き込み／消去に必要な高電位を得ることができる。その他の回路の動作電圧としては、レギュレータ回路６０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００９０】
なお、実施の形態４と同様、本実施の形態ではメモリ６１０として公知の書き換え可能なメモリを用いることができる。
【００９１】
また、レベルシフタ６０６の動作の詳細は、実施の形態２における図４と同様なので説明を省略する。
【実施例１】
【００９２】
本実施例では、実施の形態および従来例との昇圧回路の出力の比較をシミュレーションによって行った結果を、図面を用いて説明する。
【００９３】
シミュレーションは図２で示した昇圧回路を用い、入力およびクロックの電圧を変えて行った。従来例としては、入力Ｖｉｎの電圧およびクロックＣＬＫがハイであるときの電圧をＶＤＤ、ＣＬＫがローであるときの電圧を０Ｖとした。方式１として実施の形態１と同じように、入力Ｖｉｎの電圧をＶＤＤ０、ＣＬＫがハイであるときの電圧をＶＤＤ、ＣＬＫがローであるときの電圧を０Ｖとした。方式２として実施の形態２と同じように、入力Ｖｉｎの電圧およびクロックＣＬＫがハイであるときの電圧をＶＤＤ０、ＣＬＫがローであるときの電圧を０Ｖとした。
【００９４】
なお、ＶＤＤは１．７Ｖ、ＶＤＤ０は３Ｖ、クロック周波数は５ＭＨｚとした。中段容量である容量手段２１１〜２１９は７ｐＦ、最終段容量である容量手段２２０は４０ｐＦである。
【００９５】
出力Ｖｏｕｔには負荷抵抗として、５１ｋΩ、１００ｋΩ、２００ｋΩ、３００ｋΩ、５１０ｋΩ、１ＭΩの抵抗を接続してシミュレーションを行い、それぞれの方式での出力電圧および抵抗に流れる電流の見積りを行った。
【００９６】
その結果を図８に示す。図８において横軸は出力電圧（Ｖ）であり、縦軸は出力電流（μＡ）である。図中、従来例を◇で示し、方式１を□、方式２を△で示した。
【００９７】
図８に示すとおり、従来例に比べて実施の形態１の構成である方式１は２０％程度の電源能力の改善がみられ、実施の形態２の構成である方式２は４倍程度の改善がみられた。
【００９８】
続いて、実施の形態２の構成である方式２のＲＦＩＤ、すなわち昇圧回路の入力にＶＤＤ０を用い、昇圧回路に入力するクロック信号をレベルシフタによってＶＤＤからＶＤＤ０に増幅することにより電源能力を高めた昇圧回路を有するＲＦＩＤを実際に作成し、その書き込み時の電源能力の実測値を調べた結果を、図面を用いて説明する。
【００９９】
昇圧回路の構成は上記シミュレーション条件と同様、中段容量（図２において容量手段２１１〜２１９）は７ｐＦ、最終段容量（図２において容量手段２２０）は４０ｐＦである。また、測定条件も上記シミュレーションと同じようにＶＤＤは１．７Ｖ、ＶＤＤ０は３Ｖとした。クロック周波数は上記シミュレーションと同じ５ＭＨｚのほかに３．８４ＭＨｚ、２．５ＭＨｚ、１ＭＨｚの条件でも行なった。ＲＦＩＤは３つ作製し、それぞれについて測定を行った。
【０１００】
測定方法は該当するＲＦＩＤの高電位電源ＶＤＤ＿ＨＩの出力部を切り離し、５１ｋΩ、１００ｋΩ、２００ｋΩ、３００ｋΩ、５１０ｋΩ、１ＭΩの負荷抵抗を接続して書き込み動作を行い、ＶＤＤ＿ＨＩおよび抵抗に流れる出力電流ＩＤＤ＿ＨＩを測定した。
【０１０１】
その結果を図９に示す。図９において横軸は出力電圧（Ｖ）であり、縦軸は出力電流（μＡ）である。図中、クロック周波数が５ＭＨｚの場合を◇で示し、３．８４ＭＨｚを□、２．５ＭＨｚを△、１ＭＨｚを×で示した。クロック周波数が５ＭＨｚの結果はシミュレーションとほぼ同じ結果が得られ、書き込みに充分な電源能力が得られることがわかる。なお、クロック周波数を下げると電源能力が低下する。これは、昇圧回路内のある容量手段に着目した場合、該当する容量手段の電圧が単位時間内にＧＮＤからＶＤＤ０（もしくはＶＤＤ０からＧＮＤ）に変化する回数は、クロック周波数が低下すると減るため、結果として次の段に押し出す電荷量が減るためである。
【０１０２】
ただし、昇圧のクロックを減らすと昇圧回路での消費電流およびクロックを生成する回路の消費電流を減らすことが可能である。そのため、メモリ素子の書き込みに必要な電力に応じて適宜最適な値を決めればよい。
【０１０３】
以上図９に示すとおり、実施の形態２の構成である方式２のＲＦＩＤにおいて、シミュレーションと同様の効果があることを確認した。つまり、従来例に比べて４倍程度の電源能力の改善がみられた。
【実施例２】
【０１０４】
本実施例では、実施の形態１から５で用いた回路の薄膜トランジスタ、記憶素子およびアンテナを含む本発明の半導体装置の作製方法について、図１０〜図１２を参照して説明する。なお、本実施例では記憶素子としては有機物を用いたライトワンスタイプのメモリを用いて説明するが、本発明はこれに限定されることはなく、他の構造を用いた記憶素子を用いても良い。
【０１０５】
まず、基板２０００上に、下地となる絶縁層２００１、２００２を形成する（図１０（Ａ））。基板２０００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板２０００であれば、その面積や形状に大きな制限はないため、基板２０００として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。また、基板２０００と絶縁層２００１との間に、剥離層を用いれば、薄膜トランジスタを有する層を、導電膜等が形成された基板へ転置することができ、その結果、薄膜トランジスタに接続された導電膜と、転置先の基板上の導電膜との接続を簡便なものとすることができる。
【０１０６】
次に、絶縁層２００１を１層目として窒化酸化珪素層で形成し、絶縁層２００２を２層目として酸化窒化珪素層で形成する。絶縁層２００１、２００２は、公知の手段（スパッタ法やプラズマＣＶＤ法等）により、珪素の酸化物または珪素の窒化物を含む層を形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層は単層または積層であってもよく、例えば、下地となる絶縁層が３層構造の場合、１層目の絶縁層として酸化珪素層を形成し、２層目の絶縁層として窒化酸化珪素層を形成し、３層目の絶縁層として酸化窒化珪素層を形成するとよい。または、１層目の絶縁層として酸化窒化珪素層を形成し、２層目の絶縁層として窒化酸化珪素層を形成し、３層目の絶縁層として酸化窒化珪素層を形成するとよい。下地となる絶縁層は、基板２０００からの不純物の侵入を防止するブロッキング膜として機能する。
【０１０７】
次に、絶縁層２００２上に非晶質半導体層２００３（例えば非晶質珪素を含む層）を形成する（図１０（Ｂ））。非晶質半導体層２００３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。続いて、非晶質半導体層２００３を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層２００４〜２００８を形成する（図１０（Ｃ））。
【０１０８】
結晶質半導体層２００４〜２００８の作成工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚６６ｎｍの非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターニング処理によって結晶質半導体層２００４〜２００８を形成する。レーザ結晶化法で結晶質半導体層を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶を使ったレーザを用いる。
【０１０９】
また、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタ法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【０１１０】
次に、結晶質半導体層２００４〜２００８を覆うゲート絶縁層２００９を形成する（図１０（Ｄ））。ゲート絶縁層２００９は、公知の手段（プラズマＣＶＤ法やスパッタ法）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
【０１１１】
次に、ゲート絶縁層２００９上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタル層とタングステン（Ｗ）層、窒化タングステン層とタングステン層、窒化モリブデン層とモリブデン（Ｍｏ）層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【０１１２】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）２０１０〜２０１４を形成する（図１１（Ａ））。
【０１１３】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体層２００４〜２００８に、イオンドープ法又はイオン注入法により、Ｎ型またはＰ型の所望の不純物領域２０１５ｂ〜２０１９ｂと、チャネル形成領域２０１５ａ〜２０１９ａを形成する（図１１（Ｂ））。例えば、Ｎ型を付与する場合、Ｎ型を付与する不純物元素として、１５族に属する元素を用いれば良い。例えばリン（Ｐ）、砒素（Ａｓ）を用いて不純物元素を添加し、Ｎ型の不純物領域を形成する。次に、Ｐ型を付与する場合、フォトリソグラフィ法によりレジストからなるマスクを形成して、所望の結晶質半導体層に、Ｐ型を付与する不純物元素、例えばボロン（Ｂ）を添加して、Ｐ型不純物領域を形成する。
【０１１４】
次に、ゲート絶縁層２００９と導電層２０１０〜２０１４を覆うように、絶縁層２０２０、２０２１を形成する（図１１（Ｃ））。絶縁層２０２０、２０２１は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等で形成する。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。また、ゲート絶縁層と導電層を覆う絶縁層は単層または積層であってもよく、３層構造の場合、１層目の絶縁層に酸化珪素を含む層を形成し、２層目の絶縁層に樹脂を含む層を形成し、３層目の絶縁層に窒化珪素を含む層を形成するとよい。
【０１１５】
なお、絶縁層２０２０、２０２１を形成する前、又は絶縁層２０２０、２０２１のうちの１つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【０１１６】
次に、絶縁層２０２０、２０２１をエッチングして、不純物領域２０１５ｂ〜２０１９ｂを露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、ソースドレイン配線として機能する導電層２０２２〜２０３２を形成する（図１１（Ｄ））。
【０１１７】
導電層２０２２〜２０３２は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジム（Ｎｄ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層２０２２〜２０３２は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層２０２２〜２０３２を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０１１８】
次に、導電層２０２２〜２０３２を覆うように、絶縁層２０３３、２０３４を形成する（図１２（Ａ））。絶縁層２０３３、２０３４は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。
【０１１９】
続いて、絶縁層２０３３、２０３４をエッチングして、導電層２０２３、２０２５、２０２６、２０３２を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層２０３５〜２０３８を形成する（図１２（Ａ））。なお、導電層２０３５、２０３６は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層２０３５〜２０３８は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層２０３５〜２０３８を形成するためのエッチング工程においては、下層の薄膜トランジスタにダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素（ＨＦ）又はアンモニア過水を用いるとよい。
【０１２０】
次に、導電層２０３５〜２０３８を覆うように、絶縁層を形成し、絶縁層をエッチングして、導電層２０３５〜２０３８を露出させるコンタクトホールを形成し、隔壁層（絶縁層）２０３９〜２０４３を形成する。隔壁層２０３９〜２０４３は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、隔壁層２０３９〜２０４３は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【０１２１】
次に、導電層２０３５、２０３６に接するように有機化合物層２０４４を形成する（図１２（Ｂ））。有機化合物層２０４４は液適吐出法、印刷法またはスピンコート法等を用いることができるが、特にスピンコート法を用いることによって作業効率を向上させることができる。スピンコート法を用いた場合、あらかじめマスクを設けておくか、または全面に形成した後にフォトリソグラフ工程等を用いることにより選択的に有機化合物層を設けることができる。また、液滴吐出法や印刷法を用いて行うことによって、材料の利用効率を向上させることができる。
【０１２２】
続いて、有機化合物層２０４４および導電層２０３７に接するように、導電層２０４５を形成する。導電層２０４５は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）により形成することができる。導電層２０４５はメモリ素子の陰極として機能し、導電層２０３７、導電層２０２６を経て回路内の接地電位と接続される。
【０１２３】
次に、導電層２０３８に接し、アンテナとして機能する導電層２０４６を形成する（図１２（Ｂ））。導電層２０４６は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）を用いて、導電性材料により形成する。好ましくは、導電層２０４６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電層２０４６は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００度の加熱処理を行うとよい。
【０１２４】
次に、導電層２０４５、２０４６を覆うように保護膜として機能する絶縁層２０４７を設ける（図１２（Ｂ））。絶縁層２０４７は、液滴吐出法、印刷法またはスピンコート法等を用いて単層または積層構造で形成することができる。
【０１２５】
以上の工程を経て、導電層２０３５、有機化合物層２０４４及び導電層２０４５の積層体からなる記憶素子部と、導電層２０３６、有機化合物層２０４４及び導電層２０４５の積層体からなる記憶素子部と、導電層２０３８、導電層２０４６の積層体からなるアンテナとが完成することができ、アクティブマトリクス型の記憶素子と、アンテナと、ロジック回路とを有する半導体装置を形成することができる。
【実施例３】
【０１２６】
本実施例では実施の形態１から５と、充電素子であるＲＦバッテリ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｂａｔｔｅｒｙ、無線周波数による非接触電池）との組み合わせにより、ＲＦＩＤの高機能化を果たした例を、図１３を用いて説明する。
【０１２７】
図１３は、ＲＦバッテリを含むＲＦＩＤに対し実施の形態１を適用した例である。図１３においてＲＦＩＤ１１００は、電波を受信するアンテナ部１１０２と、アンテナ部１１０２の出力を整流する整流回路部１１０３と、整流回路部１１０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路１１０４と、クロックを発生させるクロック生成回路１１０５と、他の回路を制御するロジック回路１１０６と、ロジック回路１１０６からの出力を受信してデータの書き込み／読み出しをするメモリ１１０８と、整流回路部１１０３の出力とクロック生成回路１１０５の出力を受信してメモリ１１０８にデータを書き込むための電圧を供給する昇圧回路１１０７と、昇圧回路の出力を入力して逆流を防止するダイオード１１０９と、ダイオード１１０９の出力を入力として電荷を蓄えるコンデンサからなるバッテリ用容量１１１０とを有する。
【０１２８】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【０１２９】
リーダ／ライタ１１０１は、外部から非接触でＲＦＩＤ１１００にデータの書き込み／読み出しをする装置である。
【０１３０】
ＲＦバッテリは、対象物を非接触で充電でき、かつ持ち運びに優れるなどの特徴を有する。ＲＦＩＤに搭載した場合、ＳＲＡＭ等の電源が必要なメモリを搭載することができ、ＲＦＩＤの高機能化に寄与することができる。
【０１３１】
本発明においては、従来におけるような、レギュレータ回路の出力ＶＤＤを用いてＲＦバッテリを充電する場合にＶＤＤの電圧が低く、充電するために充分な電圧が確保できないという課題を解決するため、ＲＦバッテリの充電に昇圧回路の出力を用いている。
【０１３２】
なお、ＲＦバッテリとして、コンデンサからなるバッテリ用容量１１１０を用いる例を示したが、コンデンサの変わりに、二次電池を用いることも可能である。
【０１３３】
本実施例では、ＲＦＩＤで用いるアンテナ部、整流回路部及び昇圧回路と、ＲＦバッテリで用いるアンテナ部、整流回路部及び昇圧回路とは共通であるため、リーダ／ライタ１１０１はＲＦＩＤを動作させるのと同時にバッテリ用容量１１１０の充電を行うための信号発信源としても用いることができる。
【０１３４】
但し、本発明はこの構成に限定するものではなく、アンテナ部、整流回路部、昇圧回路のうちの一部もしくはすべてをＲＦＩＤ動作用とＲＦバッテリ充電用に分離しても良い。例えば、アンテナ部１１０２をＲＦＩＤ動作用のアンテナ部とＲＦバッテリ充電用のアンテナ部に分離することでＲＦＩＤ動作用とＲＦバッテリ充電用とで用いる信号の周波数を変えることも可能である。この場合、リーダ／ライタ１１０１が発する信号と、ＲＦバッテリへの信号発信源が発する信号が互いに干渉しない周波数領域であることが望ましい。
【０１３５】
また、アンテナ部、整流回路部、昇圧回路をＲＦＩＤ動作用とＲＦバッテリ充電用とで共通して用いる場合、昇圧回路１１０７と逆流防止用のダイオード１１０９との間にスイッチング素子を配置しておき、書き込み動作中はスイッチをオフして昇圧回路とＲＦバッテリ間の接続を切り、それ以外ではスイッチをオンして昇圧回路とＲＦバッテリ間の接続を行うような構成にしても良い。この場合は書き込み動作中充電を行わないことから書き込み動作中の電圧低下を防ぐことができる。スイッチング素子には公知の構成を用いることができる。
【０１３６】
なお、本実施例では実施の形態１を適用した例を示したが、これはもちろん実施の形態１に限られたことではなく、実施の形態２乃至実施の形態５のいずれであっても適用して実施することが可能である。
【０１３７】
また、実施の形態１、実施の形態２、実施の形態４、実施の形態５のうちいずれかを適用する場合、ＲＦバッテリに接続するのは昇圧回路ではなく整流回路部の出力を接続しても良い。
【実施例４】
【０１３８】
本実施例では実施の形態を用いた半導体装置の応用例を、図面を用いて説明する。
【０１３９】
本発明によりプロセッサチップ（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ、無線チップともよばれる）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１４０】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサチップ１２００を設けることができる（図１４（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサチップ１２０１を設けることができる（図１４（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサチップ１２０２を設けることができる（図１４（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサチップ１２０３を設けることができる（図１４（Ｄ）参照）。書籍類とは、書物、雑誌等を指し、プロセッサチップ１２０４を設けることができる（図１４（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサチップ１２０５を設けることができる（図１４（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサチップ１２０６を設けることができる（図１４（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１４１】
また、本発明によってより小型化、またはより高機能化、あるいはその双方の特徴を持つプロセッサチップは、プリント基板に実装するか、表面に貼るか、あるいは埋め込んで、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂に埋め込んで、各物品に固定される。本発明のプロセッサチップは、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明のプロセッサチップを設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１４２】
次に、本発明による容量素子を有する半導体装置を実装した電子機器の一態様について図面を参照して説明する。図１５で例示する電子機器は携帯電話機であり、筐体１３００、１３０６、パネル１３０１、ハウジング１３０２、プリント配線基板１３０３、操作ボタン１３０４、バッテリ１３０５を有する。パネル１３０１はハウジング１３０２に脱着自在に組み込まれ、ハウジング１３０２はプリント配線基板１３０３に嵌着される。ハウジング１３０２はパネル１３０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板１３０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明による容量素子を適用することができる。プリント配線基板１３０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１４３】
パネル１３０１は、接続フィルム１３０８を介して、プリント配線基板１３０３と接続される。上記のパネル１３０１、ハウジング１３０２、プリント配線基板１３０３は、操作ボタン１３０４やバッテリ１３０５と共に、筐体１３００、１３０６の内部に収納される。パネル１３０１が含む画素領域１３０９は、筐体１３００に設けられた開口窓から視認できるように配置されている。
【０１４４】
上記の通り、本発明の容量素子を適用した半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体１３００、１３０６内部の限られた空間を有効に利用することができる。
【０１４５】
なお、筐体１３００、１３０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１の実施の形態を示すブロック図。
【図２】同第１の実施の形態に用いる昇圧回路の回路図。
【図３】同第２の実施の形態を示すブロック図。
【図４】同第２の実施の形態に用いるレベルシフタの回路図。
【図５】同第３の実施の形態を示すブロック図。
【図６】同第４の実施の形態を示すブロック図。
【図７】同第５の実施の形態を示すブロック図。
【図８】本発明の第１の実施例におけるシミュレーション結果を示す図。
【図９】同第１の実施例における実験結果を示す図。
【図１０】同第２の実施例における回路の製造工程を示す断面図。
【図１１】同第２の実施例における回路の製造工程を示す断面図。
【図１２】同第２の実施例における回路の製造工程を示す断面図。
【図１３】同第３の実施例における半導体装置を示すブロック図。
【図１４】同第４の実施例における本発明の半導体装置の応用例を示す図。
【図１５】同第４の実施例における本発明の半導体装置の応用例を示す図。
【図１６】従来の半導体装置を示すブロック図。
【符号の説明】
【０１４７】
１００ ＲＦＩＤ
１０１ リーダ／ライタ
１０２ アンテナ部
１０３ 整流回路部
１０４ レギュレータ回路
１０５ クロック生成回路
１０６ ロジック回路
１０７ 昇圧回路
１０８ メモリ
【技術分野】
【０００１】
本発明は半導体装置に関する。特に、非接触でデータの送受信が可能で、データの記憶が可能な半導体装置に関する。
【背景技術】
【０００２】
近年、個々の対象物にＩＤ（個体識別番号）を与えることで、その対象物の履歴等の情報を明確にし、生産・管理等に役立てるといった個体認識技術が注目されている。その中でも、非接触でデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置として、特に、プロセッサチップ（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ、無線チップともよばれる）等が企業内、市場等で導入され始めている。
【０００３】
これらの半導体装置の多くは、シリコン（Ｓｉ）等の半導体基板を用いた回路（以下、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも記す）とアンテナとを有し、当該ＩＣチップは記憶回路（以下、メモリとも記す）や制御回路等から構成されている。
【０００４】
以下、ＲＦＩＤの従来例を、図１６を用いて説明する。図１６においてＲＦＩＤ７００は、電波を受信するアンテナ部７０２と、アンテナ部７０２の出力を整流する整流回路部７０３と、整流回路部７０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路７０４と、クロックを発生させるクロック生成回路７０５と、他の回路を制御するロジック回路７０６と、ロジック回路７０６からの出力を受信してデータの書き込み／読み出しをするメモリ７０８と、レギュレータ回路７０４の出力とクロック生成回路７０５の出力を受信してメモリ７０８にデータを書き込むための電圧を供給する昇圧回路７０７とを有する。
【０００５】
また特に図示しないが、ＲＦＩＤはこれらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを含む。
【０００６】
リーダ／ライタ７０１は、外部から非接触でＲＦＩＤ７００にデータの書き込み／読み出しをする装置である。
【０００７】
アンテナ部７０２はアンテナおよび共振容量を有し、リーダ／ライタ７０１から発信する電波を取り込み、このとき得られた信号ＲＦ＿ＩＮを整流回路部７０３に印加する。整流回路部７０３は整流用ダイオード、平滑化容量を有し、ＲＦ＿ＩＮを平滑化して電圧ＶＤＤ０を生成する。
【０００８】
アンテナ部７０２が受け取る受信電力はリーダ／ライタ７０１からの距離に大きく依存する。そのため、ＲＦＩＤ７００内部にはチップがリーダ／ライタのごく近傍に置かれた際に発生する過電圧によってロジック回路などが破壊されることを防ぐことを目的として、入力された電圧に対して一定の出力を出すレギュレータ回路７０４を組み込む。レギュレータ回路７０４の出力ＶＤＤをロジック回路７０６の動作電源やメモリ７０８の読み出し動作時の電源として用いる。このような構成をとることにより、無電池でＲＦＩＤを動作させることが可能となる。
【０００９】
メモリにデータを書き込む動作を行うには、読み出し時に用いる電圧よりも電位が高い電圧を加える必要がある。このような電圧を生成する方法として、レギュレータ回路の出力ＶＤＤを元に、昇圧回路を用いて昇圧する方法がよく用いられる。図１６においては、昇圧回路７０７にレギュレータ回路７０４の出力ＶＤＤとクロック生成回路７０５が出力するクロックＣＬＫを入力することで、出力として高電位電源ＶＤＤ＿ＨＩを得る。このＶＤＤ＿ＨＩを用いてメモリへの書き込みを行う。このようにＲＦＩＤにおいて、昇圧回路を用いてメモリへのデータ書き込み電圧を生成している例として、例えば（特許文献１）がある。
【特許文献１】特開２００６−１８００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
一般的にＲＦＩＤ内での消費電力を抑え、通信距離を伸ばすためにレギュレータ回路の出力となるＶＤＤはできる限り低い方が望ましいとされる。しかし、ＶＤＤの電位が低い（特に２Ｖ以下の）場合、昇圧回路を用いて昇圧してもメモリの書き込みに必要な電位が確保できないか、または確保するために必要な昇圧回路の面積が大きくなるなどの課題があった。
【００１１】
本発明はその点を鑑みてなされたものであり、消費電力を抑えるとともに、回路面積を増大させることなく、メモリの書き込み動作に必要な電圧を生成することを課題とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は以下の手段を講ずる。
【００１３】
本発明の半導体装置は、外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源を昇圧する第１の昇圧回路を有する。
【００１４】
本発明の半導体装置は、上記に加え、前記第２の電位電源を入力して前記昇圧回路のクロックを生成するクロック生成回路をさらに有しても良い。
【００１５】
本発明の半導体装置は、上記に加え、前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して昇圧回路のクロックとして出力するレベルシフタをさらに有しても良い。
【００１６】
本発明の半導体装置は、上記に加え、前記昇圧回路の出力をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリをさらに有しても良い。
【００１７】
本発明の半導体装置は、外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリを有する。
【００１８】
本発明の半導体装置は、前記第１の昇圧回路の出力を昇圧する第２の昇圧回路と、前記第２の電位電源を入力して前記第１の昇圧回路と前記第２の昇圧回路のクロックを生成するクロック生成回路と、前記第１の昇圧回路の出力をデータ書き込み電位として入力し、前記第２の昇圧回路の出力をデータ消去電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリと、を有する。
【００１９】
前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して前記第１の昇圧回路および前記第２の昇圧回路のクロックとして出力するレベルシフタをさらに有しても良い。
【００２０】
本発明の半導体装置は、電荷を蓄える充電素子をさらに有しても良い。充電素子は、コンデンサでも、二次電池でも良い。
【００２１】
本発明の半導体装置は、前記充電素子にスイッチング素子をつけても良い。
【発明の効果】
【００２２】
本発明では、昇圧回路の入力電圧として、従来使われていたレギュレータ回路の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位を得ることができる。その他の回路の動作電圧としては、レギュレータ回路の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分は、繰り返しの説明は省略する。
【００２４】
（実施の形態１）
本発明の第１の実施の形態について図面を用いて説明する。
【００２５】
図１は本発明を適用したＲＦＩＤを説明するためのブロック図である。図１においてＲＦＩＤ１００は、電波を受信するアンテナ部１０２と、アンテナ部１０２の出力を整流する整流回路部１０３と、整流回路部１０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路１０４と、クロックを発生させるクロック生成回路１０５と、他の回路を制御するロジック回路１０６と、ロジック回路１０６からの出力を受信してデータの書き込み／読み出しをするメモリ１０８と、整流回路部１０３の出力とクロック生成回路１０５の出力を受信してメモリ１０８にデータを書き込むための電圧を供給する昇圧回路１０７とを有する。
【００２６】
なお特に図示はしないが、ＲＦＩＤ１００は、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００２７】
リーダ／ライタ１０１は、外部から非接触でＲＦＩＤ１００にデータの書き込み／読み出しをする装置である。
【００２８】
アンテナ部１０２は、アンテナおよび共振容量を有し、リーダ／ライタ１０１から発信される電波を取り込み、得られた信号ＲＦ＿ＩＮを整流回路部１０３に出力する。
【００２９】
整流回路部１０３は、整流用ダイオード、平滑化容量を有し、アンテナ部１０２の出力であるＲＦ＿ＩＮを平滑化して電圧ＶＤＤ０（第１の電位電源）を生成する。
【００３０】
レギュレータ回路１０４は、例えばＲＦＩＤ１００がリーダ／ライタ１０１のごく近傍に置かれた際に発生する過電圧によってロジック回路１０６などが破壊されることを防ぐことを主な目的として、入力された電圧に対して一定の出力を出すレギュレータ回路で、整流回路部１０３の出力ＶＤＤ０はさらに、レギュレータ回路１０４によりＶＤＤ０よりも低いある一定の値をもつ電圧ＶＤＤ（第２の電位電源）となる。この電圧ＶＤＤがクロック生成回路１０５及びロジック回路１０６の動作電圧となり、メモリ１０８では読み出し時の電源電圧に用いる。
【００３１】
レギュレータ回路１０４からの出力ＶＤＤは各回路の動作電圧となるため、消費電力を抑えるためには、低電圧であることが望ましい。具体的には、本実施の形態のＲＦＩＤの場合には、１Ｖから３Ｖが適しており、好ましくは１．５Ｖ〜２Ｖが良い。
【００３２】
クロック生成回路１０５は、レギュレータ回路１０４からの出力ＶＤＤを受けてクロック信号ＣＬＫを発生させるもので、公知のものを用いることができる。例えば、アンテナ部１０２から取り込んだ電波を分周して生成してもよいし、リングオシレータ、ＶＣＯなどの発振回路を用いて生成してもよい。
【００３３】
ロジック回路１０６は、レギュレータ回路１０４からの出力ＶＤＤを受けて、他の回路を制御する。本実施の形態では、制御信号により、メモリ１０８への読み出し／書き込み等の動作と、その動作を行うべきアドレス情報等をメモリ１０８に伝える。
【００３４】
昇圧回路１０７は、整流回路部１０３の出力ＶＤＤ０とクロック生成回路１０５の出力ＣＬＫを取り込み、ＶＤＤ０を、ＣＬＫを用いて昇圧して高電位ＶＤＤ＿ＨＩを出力する。ＶＤＤ０は高電圧であることが望ましく、本実施の形態のＲＦＩＤでは、３Ｖ以上が望ましい。
【００３５】
メモリ１０８は、ロジック回路１０６からの制御信号を受けて、制御信号により指定されたアドレスに、指定された動作（データ書き込み、または読み出し等）を行う。データ書き込みの場合には、昇圧回路１０７からの出力ＶＤＤ＿ＨＩにより、データ書き込みをする。データ読み出しの場合にはレギュレータ回路１０４の出力ＶＤＤを用いて行なう。
【００３６】
この構成により、ＲＦＩＤ１００は、リーダ／ライタ１０１からの信号を受けて、ロジック回路１０６の制御により、メモリ１０８へのデータの書き込み、メモリ１０８からのデータの読み出し等の動作を行うことができる。
【００３７】
なお、昇圧回路１０７の構成は公知のものでよく、例えば図２で示したようなダイオード、インバータ、容量手段（コンデンサ）を組み合わせた回路を用いることができる。
【００３８】
図２は昇圧回路の簡単な構成例を示すブロック図であり、１個のダイオードと１個の容量手段を基本単位として９段並べた構成である。図２に示す昇圧回路は、直列に接続された１０個のダイオード２０１〜２１０と、それぞれのダイオードの出力部に一端が接続された１０個の容量手段２１１〜２２０と、クロックＣＬＫを入力するインバータ２２１と、インバータ２２１の出力を入力するインバータ２２２とを有する。奇数段（１，３，５，７，９段目）の容量手段（２１１，２１３，２１５，２１７，２１９）の他端は、インバータ２２１の出力に接続され、偶数段（２，４，６，８段目）の容量手段（２１２，２１４，２１６，２１８）の他端は、インバータ２２２の出力に接続される。ダイオード２１０の出力部に一端が接続されている容量手段２２０の他端は接地されている。
【００３９】
このような構成の昇圧回路では、ダイオード２０１に印加された電圧Ｖｉｎは、各段で、クロックＣＬＫの電圧が加算されることにより昇圧されて、ダイオード２１０の出力部から高電圧Ｖｏｕｔとして出力される。図２においては、クロックＣＬＫの電位はＶＤＤである。
【００４０】
よって、このような構成の昇圧回路では段数が多いほど昇圧されるが、その分、回路の面積が広がる。また、入力される電圧Ｖｉｎと、クロックＣＬＫの電圧が高ければ、少ない段数（つまり、小さい回路面積）でも高電圧が得られる。
【００４１】
本実施の形態では図１に示すとおり、昇圧回路の入力電圧Ｖｉｎとして、従来使われていたレギュレータ回路１０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部１０３の出力ＶＤＤ０を用いることにより、小さい回路面積で、メモリへのデータ書き込みに必要な高電位ＶＤＤ＿ＨＩを得ることができる。その他の回路の動作電圧としては、レギュレータ回路１０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００４２】
なお、図２における昇圧回路の最終段に配置された容量手段２２０は出力の波形を平滑化するため、容量手段２１１〜２１９よりも容量が大きくなっている。ダイオード２０１〜２１０は、溜まった電荷が前段に逆流することを防ぐ働きを持つ。
【００４３】
これらのダイオード及び容量手段はその機能を果たす構成であればどのような構成でもよい。例えば、ダイオードは薄膜トランジスタのソースもしくはドレインの一端をゲート線に接続することにより構成することが可能であり、容量手段は薄膜トランジスタのソース及びドレインの両端を接続することで一端としてゲート線をもう一端とすることにより構成することが可能である。
【００４４】
また、昇圧回路で用いられるダイオードは図１の整流回路部１０３の出力ＶＤＤ０が直接入力されることから、通常ロジック回路で用いられる薄膜トランジスタ等の素子よりも耐圧が高いことが望ましい。具体的には、薄膜トランジスタであれば、ゲート長が６μｍ以上あると良い。
【００４５】
ゲート長を増やすことにより、面積が多少増加するが、昇圧回路内のダイオードの占める割合は小さいため大きな問題にならない。具体的には、昇圧回路の面積に対するダイオードの面積の割合は０．５％以下である。また、本発明により昇圧に必要な段数を減らすことができればその分大きく面積を減らすことが可能となる。
【００４６】
本実施の形態においては、メモリ１０８はライトワンスタイプのものを用いると好ましい。例えば、メモリ１０８を構成する記憶素子は定常状態でショートしていて高電圧を印加するとオープンするヒューズ型メモリ、逆に定常状態でオープンしていて高電圧を印加するとショートするアンチヒューズ型メモリが適用できる。メモリ１０８の構成は公知のものを用いることができる。一般的に、メモリにデータを書き込む際には、およそ１０Ｖまたはそれ以上の電圧を印加する必要がある。
【００４７】
（実施の形態２）
本発明の第２の実施の形態について図面を用いて説明する。
【００４８】
図３は本発明を適用したＲＦＩＤを説明するためのブロック図である。図３においてＲＦＩＤ３００は、電波を受信するアンテナ部３０２と、アンテナ部３０２の出力を整流する整流回路部３０３と、整流回路部３０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路３０４と、クロックを発生させるクロック生成回路３０５と、クロック生成回路３０５からの出力と整流回路部３０３からの出力を受信してクロック生成回路３０５の出力を増幅して出力するレベルシフタ３０６と、他の回路を制御するロジック回路３０７と、ロジック回路３０７からの出力を受信してデータの書き込み／読み出しをするメモリ３０９と、整流回路部３０３の出力とレベルシフタ３０６の出力を受信してメモリ３０９にデータを書き込むための電圧を供給する昇圧回路３０８とを有する。
【００４９】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００５０】
リーダ／ライタ３０１は、外部から非接触でＲＦＩＤ３００にデータの書き込み／読み出しをする装置である。
【００５１】
本実施の形態は、実施の形態１にレベルシフタ３０６を加えたものであるので、レベルシフタ３０６以外の構成については説明を省略する。
【００５２】
レベルシフタ３０６は、クロック生成回路３０５から出力されたクロックＣＬＫを増幅する。具体的には、整流回路部３０３の出力ＶＤＤ０を、レギュレータ回路３０４を通さずにレベルシフタ３０６に入れることにより、クロックＣＬＫの電位レベルをＶＤＤの値からＶＤＤ０の値に引き上げる。
【００５３】
昇圧回路３０８では、実施の形態１において図２を用いて説明したように、入力電圧ＶＤＤ０に、クロックＣＬＫの電圧が加算されることにより昇圧されるので、クロックＣＬＫの電圧が、レベルシフタ３０６によりＶＤＤの値からＶＤＤ０の値に引き上げられることで、より少ない段数（つまり、小さい回路面積）でも高電圧が得られる。
【００５４】
したがって、本実施の形態では図３に示すとおり、昇圧回路の入力電圧として、従来使われていたレギュレータ回路３０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部３０３の出力ＶＤＤ０を用いること、及び昇圧回路のＣＬＫをレベルシフタ３０６によりＶＤＤからＶＤＤ０に引き上げることにより、より小さい回路面積で、メモリへのデータ書き込みに必要な高電位ＶＤＤ＿ＨＩを得ることができる。その他の回路の動作電圧としては、レギュレータ回路３０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００５５】
なお、レベルシフタ３０６は公知のものを用いればよい。例えば図４で示されたような２種類の極性を持つ薄膜トランジスタを組み合わせた回路を用いることができる。図４はレベルシフタの簡単な例であり、Ｎ型トランジスタ８０１、８０２、Ｐ型トランジスタ８０３〜８０６からなる。
【００５６】
図４に示すとおり、Ｎ型トランジスタ８０１のドレインは接地され、ソースがＰ型トランジスタ８０３のドレインに接続されている。Ｐ型トランジスタ８０３のソースがＰ型トランジスタ８０５のドレインに接続され、Ｐ型トランジスタ８０５のソースがＶ＿ＨＩ端子に接続されている。
【００５７】
同様に、Ｎ型トランジスタ８０２のドレインが接地され、ソースがＰ型トランジスタ８０４のドレインに接続されている。Ｐ型トランジスタ８０４のソースがＰ型トランジスタ８０６のドレインに接続され、Ｐ型トランジスタ８０６のソースがＶ＿ＨＩ端子に接続されている。
【００５８】
Ｎ型トランジスタ８０１とＰ型トランジスタ８０３のゲートが入力端子ＩＮ１に接続され、Ｎ型トランジスタ８０２とＰ型トランジスタ８０４のゲートが入力端子ＩＮ２に接続されている。Ｐ型トランジスタ８０４のドレインとＰ型トランジスタ８０５のゲートが出力端子ＯＵＴ１に接続され、Ｐ型トランジスタ８０３のドレインとＰ型トランジスタ８０６のゲートが出力端子ＯＵＴ２に接続されている。
【００５９】
このような構成のレベルシフタの入力端子ＩＮ１とＩＮ２の間に、ＶＤＤの電圧値を有するクロックＣＬＫを印加し、Ｖ＿ＨＩ端子に整流回路部３０３の出力ＶＤＤ０を接続すると、入力端子ＩＮ１の電位がＶＤＤで入力端子ＩＮ２の電位が０Ｖのときには、ＯＵＴ１の電位がＶＤＤ０で、ＯＵＴ２の電位が０Ｖとなる。逆に、入力端子ＩＮ２の電位がＶＤＤで入力端子ＩＮ１の電位が０Ｖのときには、ＯＵＴ２の電位がＶＤＤ０で、ＯＵＴ１の電位が０Ｖとなる。
【００６０】
結果として、クロックＣＬＫは波形を保ちつつ電圧値がＶＤＤからＶＤＤ０に増幅される。
【００６１】
このレベルシフタを図３の回路に適用した場合、Ｎ型トランジスタ８０１、８０２、Ｐ型トランジスタ８０３〜８０６には図３の整流回路部３０３の出力ＶＤＤ０が掛かることから、通常ロジック回路で用いられる薄膜トランジスタよりも耐圧が高いことが望ましい。具体的には、ゲート長が６μｍ以上あると良い。
【００６２】
レベルシフタを追加することにより、面積が多少増加するが、昇圧回路に対するレベルシフタの面積は小さいため大きな問題にならない。具体的には、昇圧回路の面積に対するレベルシフタの面積の割合は５％以下である。また、本発明により昇圧に必要な段数を減らすことができればその分大きく面積を減らすことが可能となる。
【００６３】
（実施の形態３）
本発明第３の実施の形態について図面を用いて説明する。
【００６４】
図５は本発明を適用したＲＦＩＤを説明するためのブロック図である。図５においてＲＦＩＤ４００は、電波を受信するアンテナ部４０２と、アンテナ部４０２の出力を整流する整流回路部４０３と、整流回路部４０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路４０４と、他の回路を制御するロジック回路４０５と、ロジック回路４０５からの出力を受信してデータの書き込み／読み出しをするメモリ４０６とを有する。
【００６５】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００６６】
リーダ／ライタ４０１は、外部から非接触でＲＦＩＤ４００にデータの書き込み／読み出しをする装置である。
【００６７】
本実施の形態においては昇圧回路を用いずに、レギュレータ回路４０４に入れる前の整流回路部４０３の出力ＶＤＤ０をメモリ４０６への書き込み電圧として直接用いる。それ以外の各構成は実施の形態１と同様なので説明を省略する。
【００６８】
メモリ４０６は公知のものを用いることができるが、メモリ４０６の記憶素子として用いる材料は、整流回路部４０３の出力ＶＤＤ０よりは低く、レギュレータ回路４０４の出力ＶＤＤよりは高い電圧の範囲で特性変化（ヒューズ型ならオープン、アンチヒューズ型ならショート）が起こる材料を用いると好ましい。
【００６９】
本実施の形態では図５に示すとおり、メモリへのデータ書き込みに昇圧回路を用いず、レギュレータ回路４０４の出力ＶＤＤよりも高電位である整流回路部４０３の出力ＶＤＤ０を用いることにより、より小さい回路面積で、メモリへのデータ書き込みができる。その他の回路の動作電圧としては、レギュレータ回路４０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００７０】
この構成は、特にリーダ／ライタから離れた環境でメモリへの書き込みを行わない、もしくは離れた環境でメモリへの書き込みが行われると都合が悪いような場合に特に好ましい。
【００７１】
（実施の形態４）
本発明の第４の実施の形態について図面を用いて説明する。
【００７２】
図６は本発明を適用したＲＦＩＤを説明するためのブロック図である。図６においてＲＦＩＤ５００は、電波を受信するアンテナ部５０２と、アンテナ部５０２の出力を整流する整流回路部５０３と、整流回路部５０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路５０４と、クロックを発生させるクロック生成回路５０５と、他の回路を制御するロジック回路５０６と、ロジック回路５０６からの出力を受信してデータの書き込み、読み出しまたは消去をするメモリ５０９と、整流回路部５０３の出力とクロック生成回路５０５の出力を受信して昇圧された電圧を出力する第１の昇圧回路５０７と、第１の昇圧回路５０７の出力とクロック生成回路５０５の出力を受信してさらに昇圧された電圧をメモリ５０９に出力する第２の昇圧回路５０８とを有する。
【００７３】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００７４】
リーダ／ライタ５０１は、外部から非接触でＲＦＩＤ５００にデータの書き込み／読み出しをする装置である。
【００７５】
本実施の形態は、実施の形態１の構成において、昇圧回路を２つ設けたものである。それ以外の構成は実施の形態１と同様なので、説明は省略する。
【００７６】
図６の構成において、第１の昇圧回路５０７は、整流回路部５０３の出力ＶＤＤ０とクロック生成回路５０５の出力ＣＬＫを入力し、ＶＤＤ０を、ＣＬＫを用いて実施の形態１の昇圧回路と同様の動作により昇圧して、ＶＤＤ＿ＨＩ１を出力する。ＶＤＤ＿ＨＩ１はメモリ５０９に入力されるとともに第２の昇圧回路５０８に入力される。
【００７７】
第２の昇圧回路５０８では第１の昇圧回路５０７の出力ＶＤＤ＿ＨＩ１とクロック生成回路５０５の出力ＣＬＫを入力し、ＶＤＤ＿ＨＩ１を、ＣＬＫを用いて実施の形態１の昇圧回路と同様の動作によりさらに昇圧して、ＶＤＤ＿ＨＩ２を出力する。ＶＤＤ＿ＨＩ２はメモリ５０９に入力される。
【００７８】
メモリ５０９では、例えば、第１の昇圧回路５０７の出力ＶＤＤ＿ＨＩ１をデータ書き込み用の電圧として用い、より高電位である第２の昇圧回路５０８の出力ＶＤＤ＿ＨＩ２を、データ書き込みよりも高電位が必要なデータ消去に用いることができる。
【００７９】
このような構成をとることにより、メモリ５０９にフラッシュメモリなどの書き換え可能なメモリを搭載することができる。その結果、メモリを搭載したＲＦＩＤの高機能化に寄与する。なお、メモリ５０９としては公知の書き換え可能なメモリを用いることができる。例えば、フラッシュメモリ、強誘電体メモリなどである。
【００８０】
本実施の形態では図６に示すとおり、２つの昇圧回路を用い、第１の昇圧回路の入力電圧として、従来使われていたレギュレータ回路５０４の出力ＶＤＤではなく、ＶＤＤよりも高電位である整流回路部５０３の出力ＶＤＤ０を用い、第２の昇圧回路の入力電圧として第１の昇圧回路の出力電圧ＶＤＤ＿ＨＩ１を用いることにより、小さい回路面積で、メモリへのデータ書き込みおよび消去に必要な高電位を得ることができる。その他の回路の動作電圧としては、レギュレータ回路５０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００８１】
なお、本実施の形態では、昇圧回路を２つ用いた例を示したが、３つ以上でも実施可能である。
【００８２】
（実施の形態５）
本発明の第５の実施の形態について図面を用いて説明する。
【００８３】
図７は本発明を適用したＲＦＩＤを説明するためのブロック図である。図７においてＲＦＩＤ６００は、電波を受信するアンテナ部６０２と、アンテナ部６０２の出力を整流する整流回路部６０３と、整流回路部６０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路６０４と、クロックを発生させるクロック生成回路６０５と、クロック生成回路６０５の出力と整流回路部６０３の出力を受信してクロック生成回路６０５の出力を増幅して出力するレベルシフタ６０６と、他の回路を制御するロジック回路６０７と、ロジック回路６０７からの出力を受信してデータの書き込み、読み出しまたは消去をするメモリ６１０と、整流回路部６０３の出力とレベルシフタ６０６の出力を受信して昇圧された電圧を出力する第１の昇圧回路６０８と、第１の昇圧回路６０８の出力とレベルシフタ６０６の出力を受信してさらに昇圧された電圧をメモリ６１０に出力する第２の昇圧回路６０９とを有する。
【００８４】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【００８５】
リーダ／ライタ６０１は、外部から非接触でＲＦＩＤ６００にデータの書き込み／読み出しをする装置である。
【００８６】
本実施の形態は、実施の形態４にレベルシフタ６０６を加えたものであるので、レベルシフタ６０６以外の構成については説明を省略する。
【００８７】
レベルシフタ６０６は、クロック生成回路６０５から出力されたクロックＣＬＫを増幅する。具体的には、整流回路部６０３の出力ＶＤＤ０を、レギュレータ回路６０４を通さずにレベルシフタ６０６に入れることにより、クロックＣＬＫの電位レベルをＶＤＤの値からＶＤＤ０の値に引き上げる。
【００８８】
昇圧回路では、実施の形態１において図２を用いて説明したように、入力電圧に、クロックＣＬＫの電圧が加算されることにより昇圧されるので、クロックＣＬＫの電圧が、レベルシフタ６０６によりＶＤＤの値からＶＤＤ０の値に引き上げられることで、より少ない段数（つまり、小さい回路面積）でも高電圧が得られる。
【００８９】
したがって、本実施の形態では図７に示すとおり、実施の形態４の効果に加えて、昇圧回路のＣＬＫをレベルシフタ６０６によりＶＤＤからＶＤＤ０に引き上げることにより、より小さい回路面積で、メモリへのデータ書き込み／消去に必要な高電位を得ることができる。その他の回路の動作電圧としては、レギュレータ回路６０４の出力ＶＤＤを用いているので、消費電力を抑えることもできる。
【００９０】
なお、実施の形態４と同様、本実施の形態ではメモリ６１０として公知の書き換え可能なメモリを用いることができる。
【００９１】
また、レベルシフタ６０６の動作の詳細は、実施の形態２における図４と同様なので説明を省略する。
【実施例１】
【００９２】
本実施例では、実施の形態および従来例との昇圧回路の出力の比較をシミュレーションによって行った結果を、図面を用いて説明する。
【００９３】
シミュレーションは図２で示した昇圧回路を用い、入力およびクロックの電圧を変えて行った。従来例としては、入力Ｖｉｎの電圧およびクロックＣＬＫがハイであるときの電圧をＶＤＤ、ＣＬＫがローであるときの電圧を０Ｖとした。方式１として実施の形態１と同じように、入力Ｖｉｎの電圧をＶＤＤ０、ＣＬＫがハイであるときの電圧をＶＤＤ、ＣＬＫがローであるときの電圧を０Ｖとした。方式２として実施の形態２と同じように、入力Ｖｉｎの電圧およびクロックＣＬＫがハイであるときの電圧をＶＤＤ０、ＣＬＫがローであるときの電圧を０Ｖとした。
【００９４】
なお、ＶＤＤは１．７Ｖ、ＶＤＤ０は３Ｖ、クロック周波数は５ＭＨｚとした。中段容量である容量手段２１１〜２１９は７ｐＦ、最終段容量である容量手段２２０は４０ｐＦである。
【００９５】
出力Ｖｏｕｔには負荷抵抗として、５１ｋΩ、１００ｋΩ、２００ｋΩ、３００ｋΩ、５１０ｋΩ、１ＭΩの抵抗を接続してシミュレーションを行い、それぞれの方式での出力電圧および抵抗に流れる電流の見積りを行った。
【００９６】
その結果を図８に示す。図８において横軸は出力電圧（Ｖ）であり、縦軸は出力電流（μＡ）である。図中、従来例を◇で示し、方式１を□、方式２を△で示した。
【００９７】
図８に示すとおり、従来例に比べて実施の形態１の構成である方式１は２０％程度の電源能力の改善がみられ、実施の形態２の構成である方式２は４倍程度の改善がみられた。
【００９８】
続いて、実施の形態２の構成である方式２のＲＦＩＤ、すなわち昇圧回路の入力にＶＤＤ０を用い、昇圧回路に入力するクロック信号をレベルシフタによってＶＤＤからＶＤＤ０に増幅することにより電源能力を高めた昇圧回路を有するＲＦＩＤを実際に作成し、その書き込み時の電源能力の実測値を調べた結果を、図面を用いて説明する。
【００９９】
昇圧回路の構成は上記シミュレーション条件と同様、中段容量（図２において容量手段２１１〜２１９）は７ｐＦ、最終段容量（図２において容量手段２２０）は４０ｐＦである。また、測定条件も上記シミュレーションと同じようにＶＤＤは１．７Ｖ、ＶＤＤ０は３Ｖとした。クロック周波数は上記シミュレーションと同じ５ＭＨｚのほかに３．８４ＭＨｚ、２．５ＭＨｚ、１ＭＨｚの条件でも行なった。ＲＦＩＤは３つ作製し、それぞれについて測定を行った。
【０１００】
測定方法は該当するＲＦＩＤの高電位電源ＶＤＤ＿ＨＩの出力部を切り離し、５１ｋΩ、１００ｋΩ、２００ｋΩ、３００ｋΩ、５１０ｋΩ、１ＭΩの負荷抵抗を接続して書き込み動作を行い、ＶＤＤ＿ＨＩおよび抵抗に流れる出力電流ＩＤＤ＿ＨＩを測定した。
【０１０１】
その結果を図９に示す。図９において横軸は出力電圧（Ｖ）であり、縦軸は出力電流（μＡ）である。図中、クロック周波数が５ＭＨｚの場合を◇で示し、３．８４ＭＨｚを□、２．５ＭＨｚを△、１ＭＨｚを×で示した。クロック周波数が５ＭＨｚの結果はシミュレーションとほぼ同じ結果が得られ、書き込みに充分な電源能力が得られることがわかる。なお、クロック周波数を下げると電源能力が低下する。これは、昇圧回路内のある容量手段に着目した場合、該当する容量手段の電圧が単位時間内にＧＮＤからＶＤＤ０（もしくはＶＤＤ０からＧＮＤ）に変化する回数は、クロック周波数が低下すると減るため、結果として次の段に押し出す電荷量が減るためである。
【０１０２】
ただし、昇圧のクロックを減らすと昇圧回路での消費電流およびクロックを生成する回路の消費電流を減らすことが可能である。そのため、メモリ素子の書き込みに必要な電力に応じて適宜最適な値を決めればよい。
【０１０３】
以上図９に示すとおり、実施の形態２の構成である方式２のＲＦＩＤにおいて、シミュレーションと同様の効果があることを確認した。つまり、従来例に比べて４倍程度の電源能力の改善がみられた。
【実施例２】
【０１０４】
本実施例では、実施の形態１から５で用いた回路の薄膜トランジスタ、記憶素子およびアンテナを含む本発明の半導体装置の作製方法について、図１０〜図１２を参照して説明する。なお、本実施例では記憶素子としては有機物を用いたライトワンスタイプのメモリを用いて説明するが、本発明はこれに限定されることはなく、他の構造を用いた記憶素子を用いても良い。
【０１０５】
まず、基板２０００上に、下地となる絶縁層２００１、２００２を形成する（図１０（Ａ））。基板２０００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁層を形成したもの、本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いるとよい。このような基板２０００であれば、その面積や形状に大きな制限はないため、基板２０００として、例えば、１辺が１メートル以上であって、矩形状のものを用いれば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を用いる場合と比較すると、大きな優位点である。また、基板２０００と絶縁層２００１との間に、剥離層を用いれば、薄膜トランジスタを有する層を、導電膜等が形成された基板へ転置することができ、その結果、薄膜トランジスタに接続された導電膜と、転置先の基板上の導電膜との接続を簡便なものとすることができる。
【０１０６】
次に、絶縁層２００１を１層目として窒化酸化珪素層で形成し、絶縁層２００２を２層目として酸化窒化珪素層で形成する。絶縁層２００１、２００２は、公知の手段（スパッタ法やプラズマＣＶＤ法等）により、珪素の酸化物または珪素の窒化物を含む層を形成する。珪素の酸化物材料とは、珪素（Ｓｉ）と酸素（Ｏ）を含む物質であり、酸化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。珪素の窒化物材料とは、珪素と窒素（Ｎ）を含む物質であり、窒化珪素、酸化窒化珪素、窒化酸化珪素等が該当する。下地となる絶縁層は単層または積層であってもよく、例えば、下地となる絶縁層が３層構造の場合、１層目の絶縁層として酸化珪素層を形成し、２層目の絶縁層として窒化酸化珪素層を形成し、３層目の絶縁層として酸化窒化珪素層を形成するとよい。または、１層目の絶縁層として酸化窒化珪素層を形成し、２層目の絶縁層として窒化酸化珪素層を形成し、３層目の絶縁層として酸化窒化珪素層を形成するとよい。下地となる絶縁層は、基板２０００からの不純物の侵入を防止するブロッキング膜として機能する。
【０１０７】
次に、絶縁層２００２上に非晶質半導体層２００３（例えば非晶質珪素を含む層）を形成する（図１０（Ｂ））。非晶質半導体層２００３は、公知の手段（スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで形成する。続いて、非晶質半導体層２００３を公知の結晶化法（レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化法を組み合わせた方法等）により結晶化して、結晶質半導体層を形成する。その後、得られた結晶質半導体層を所望の形状にパターニングして、結晶質半導体層２００４〜２００８を形成する（図１０（Ｃ））。
【０１０８】
結晶質半導体層２００４〜２００８の作成工程の一例を以下に簡単に説明すると、まず、プラズマＣＶＤ法を用いて、膜厚６６ｎｍの非晶質半導体層を形成する。次に、結晶化を助長する金属元素であるニッケルを含む溶液を非晶質半導体層上に保持させた後、非晶質半導体層に脱水素化の処理（５００℃、１時間）と、熱結晶化の処理（５５０℃、４時間）を行って結晶質半導体層を形成する。その後、必要に応じてレーザ光を照射し、フォトリソグラフィ法を用いたパターニング処理によって結晶質半導体層２００４〜２００８を形成する。レーザ結晶化法で結晶質半導体層を形成する場合、連続発振またはパルス発振の気体レーザ又は固体レーザを用いる。気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いる。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ４、ＹＬＦ、ＹＡｌＯ３などの結晶を使ったレーザを用いる。
【０１０９】
また、結晶化を助長する金属元素を用いて非晶質半導体層の結晶化を行うと、低温で短時間の結晶化が可能となるうえ、結晶の方向が揃うという利点がある一方、金属元素が結晶質半導体層に残存するためにオフ電流が上昇し、特性が安定しないという欠点がある。そこで、結晶質半導体層上に、ゲッタリングサイトとして機能する非晶質半導体層を形成するとよい。ゲッタリングサイトとなる非晶質半導体層には、リンやアルゴンの不純物元素を含有させる必要があるため、好適には、アルゴンを高濃度に含有させることが可能なスパッタ法で形成するとよい。その後、加熱処理（ＲＴＡ法やファーネスアニール炉を用いた熱アニール等）を行って、非晶質半導体層中に金属元素を拡散させ、続いて、当該金属元素を含む非晶質半導体層を除去する。そうすると、結晶質半導体層中の金属元素の含有量を低減又は除去することができる。
【０１１０】
次に、結晶質半導体層２００４〜２００８を覆うゲート絶縁層２００９を形成する（図１０（Ｄ））。ゲート絶縁層２００９は、公知の手段（プラズマＣＶＤ法やスパッタ法）により、珪素の酸化物又は珪素の窒化物を含む層を、単層又は積層して形成する。具体的には、酸化珪素を含む層、酸化窒化珪素を含む層、窒化酸化珪素を含む層を、単層又は積層して形成する。
【０１１１】
次に、ゲート絶縁層２００９上に、第１の導電層と第２の導電層を積層して形成する。第１の導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、２０〜１００ｎｍの厚さで形成する。第２の導電層は、公知の手段により、１００〜４００ｎｍの厚さで形成する。第１の導電層と第２の導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素又はこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。または、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。第１の導電層と第２の導電層の組み合わせの例を挙げると、窒化タンタル層とタングステン（Ｗ）層、窒化タングステン層とタングステン層、窒化モリブデン層とモリブデン（Ｍｏ）層等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、第１の導電層と第２の導電層を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層構造ではなく、３層構造の場合は、モリブデン層とアルミニウム層とモリブデン層の積層構造を採用するとよい。
【０１１２】
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、ゲート電極とゲート線を形成するためのエッチング処理を行って、ゲート電極として機能する導電層（ゲート電極層とよぶことがある）２０１０〜２０１４を形成する（図１１（Ａ））。
【０１１３】
次に、フォトリソグラフィ法により、レジストからなるマスクを形成して、結晶質半導体層２００４〜２００８に、イオンドープ法又はイオン注入法により、Ｎ型またはＰ型の所望の不純物領域２０１５ｂ〜２０１９ｂと、チャネル形成領域２０１５ａ〜２０１９ａを形成する（図１１（Ｂ））。例えば、Ｎ型を付与する場合、Ｎ型を付与する不純物元素として、１５族に属する元素を用いれば良い。例えばリン（Ｐ）、砒素（Ａｓ）を用いて不純物元素を添加し、Ｎ型の不純物領域を形成する。次に、Ｐ型を付与する場合、フォトリソグラフィ法によりレジストからなるマスクを形成して、所望の結晶質半導体層に、Ｐ型を付与する不純物元素、例えばボロン（Ｂ）を添加して、Ｐ型不純物領域を形成する。
【０１１４】
次に、ゲート絶縁層２００９と導電層２０１０〜２０１４を覆うように、絶縁層２０２０、２０２１を形成する（図１１（Ｃ））。絶縁層２０２０、２０２１は、公知の手段（ＳＯＧ法、液滴吐出法等）により、珪素の酸化物や珪素の窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、エポキシ、シロキサン等の有機材料等で形成する。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。また、ゲート絶縁層と導電層を覆う絶縁層は単層または積層であってもよく、３層構造の場合、１層目の絶縁層に酸化珪素を含む層を形成し、２層目の絶縁層に樹脂を含む層を形成し、３層目の絶縁層に窒化珪素を含む層を形成するとよい。
【０１１５】
なお、絶縁層２０２０、２０２１を形成する前、又は絶縁層２０２０、２０２１のうちの１つ又は複数の薄膜を形成した後に、半導体層の結晶性の回復や半導体層に添加された不純物元素の活性化、半導体層の水素化を目的とした加熱処理を行うとよい。加熱処理には、熱アニール、レーザアニール法又はＲＴＡ法などを適用するとよい。
【０１１６】
次に、絶縁層２０２０、２０２１をエッチングして、不純物領域２０１５ｂ〜２０１９ｂを露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成し、当該導電層をパターン加工して、ソースドレイン配線として機能する導電層２０２２〜２０３２を形成する（図１１（Ｄ））。
【０１１７】
導電層２０２２〜２０３２は、公知の手段（プラズマＣＶＤ法やスパッタリング法）により、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ネオジム（Ｎｄ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層２０２２〜２０３２は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層２０２２〜２０３２を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０１１８】
次に、導電層２０２２〜２０３２を覆うように、絶縁層２０３３、２０３４を形成する（図１２（Ａ））。絶縁層２０３３、２０３４は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。
【０１１９】
続いて、絶縁層２０３３、２０３４をエッチングして、導電層２０２３、２０２５、２０２６、２０３２を露出させるコンタクトホールを形成する。続いて、コンタクトホールを充填するように、導電層を形成する。導電層は、公知の手段（プラズマＣＶＤ法やスパッタリング法）を用いて、導電性材料により形成する。次に、導電層をパターン加工して、導電層２０３５〜２０３８を形成する（図１２（Ａ））。なお、導電層２０３５、２０３６は、記憶素子が含む一対の導電層のうちの一方の導電層となる。従って、好適には、導電層２０３５〜２０３８は、チタン、又はチタンを主成分とする合金材料若しくは化合物材料により、単層又は積層で形成するとよい。チタンは、抵抗値が低いため、記憶素子のサイズの縮小につながり、高集積化を実現することができる。また、導電層２０３５〜２０３８を形成するためのエッチング工程においては、下層の薄膜トランジスタにダメージを与えないために、ウエットエッチング加工を行うとよく、エッチング剤にはフッ化水素（ＨＦ）又はアンモニア過水を用いるとよい。
【０１２０】
次に、導電層２０３５〜２０３８を覆うように、絶縁層を形成し、絶縁層をエッチングして、導電層２０３５〜２０３８を露出させるコンタクトホールを形成し、隔壁層（絶縁層）２０３９〜２０４３を形成する。隔壁層２０３９〜２０４３は、公知の手段（ＳＯＧ法、液滴吐出法等）を用いて、無機材料又は有機材料により、単層又は積層で形成する。また、隔壁層２０３９〜２０４３は、好適には、０．７５μｍ〜３μｍの厚さで形成する。
【０１２１】
次に、導電層２０３５、２０３６に接するように有機化合物層２０４４を形成する（図１２（Ｂ））。有機化合物層２０４４は液適吐出法、印刷法またはスピンコート法等を用いることができるが、特にスピンコート法を用いることによって作業効率を向上させることができる。スピンコート法を用いた場合、あらかじめマスクを設けておくか、または全面に形成した後にフォトリソグラフ工程等を用いることにより選択的に有機化合物層を設けることができる。また、液滴吐出法や印刷法を用いて行うことによって、材料の利用効率を向上させることができる。
【０１２２】
続いて、有機化合物層２０４４および導電層２０３７に接するように、導電層２０４５を形成する。導電層２０４５は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）により形成することができる。導電層２０４５はメモリ素子の陰極として機能し、導電層２０３７、導電層２０２６を経て回路内の接地電位と接続される。
【０１２３】
次に、導電層２０３８に接し、アンテナとして機能する導電層２０４６を形成する（図１２（Ｂ））。導電層２０４６は、公知の手段（プラズマＣＶＤ法、スパッタリング法、印刷法、液滴吐出法）を用いて、導電性材料により形成する。好ましくは、導電層２０４６は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。具体的には、導電層２０４６は、スクリーン印刷法により、銀を含むペーストを用いて形成し、その後、５０〜３５０度の加熱処理を行って形成する。又は、スパッタリング法によりアルミニウム層を形成し、当該アルミニウム層をパターン加工することにより形成する。アルミニウム層のパターン加工は、ウエットエッチング加工を用いるとよく、ウエットエッチング加工後は２００〜３００度の加熱処理を行うとよい。
【０１２４】
次に、導電層２０４５、２０４６を覆うように保護膜として機能する絶縁層２０４７を設ける（図１２（Ｂ））。絶縁層２０４７は、液滴吐出法、印刷法またはスピンコート法等を用いて単層または積層構造で形成することができる。
【０１２５】
以上の工程を経て、導電層２０３５、有機化合物層２０４４及び導電層２０４５の積層体からなる記憶素子部と、導電層２０３６、有機化合物層２０４４及び導電層２０４５の積層体からなる記憶素子部と、導電層２０３８、導電層２０４６の積層体からなるアンテナとが完成することができ、アクティブマトリクス型の記憶素子と、アンテナと、ロジック回路とを有する半導体装置を形成することができる。
【実施例３】
【０１２６】
本実施例では実施の形態１から５と、充電素子であるＲＦバッテリ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｂａｔｔｅｒｙ、無線周波数による非接触電池）との組み合わせにより、ＲＦＩＤの高機能化を果たした例を、図１３を用いて説明する。
【０１２７】
図１３は、ＲＦバッテリを含むＲＦＩＤに対し実施の形態１を適用した例である。図１３においてＲＦＩＤ１１００は、電波を受信するアンテナ部１１０２と、アンテナ部１１０２の出力を整流する整流回路部１１０３と、整流回路部１１０３の出力を受信して動作電圧ＶＤＤを各回路に出力するレギュレータ回路１１０４と、クロックを発生させるクロック生成回路１１０５と、他の回路を制御するロジック回路１１０６と、ロジック回路１１０６からの出力を受信してデータの書き込み／読み出しをするメモリ１１０８と、整流回路部１１０３の出力とクロック生成回路１１０５の出力を受信してメモリ１１０８にデータを書き込むための電圧を供給する昇圧回路１１０７と、昇圧回路の出力を入力して逆流を防止するダイオード１１０９と、ダイオード１１０９の出力を入力として電荷を蓄えるコンデンサからなるバッテリ用容量１１１０とを有する。
【０１２８】
なお、特に図示はしないが、これらの回路以外にデータ変調／復調回路、センサ、インターフェース回路などを有していてもよい。
【０１２９】
リーダ／ライタ１１０１は、外部から非接触でＲＦＩＤ１１００にデータの書き込み／読み出しをする装置である。
【０１３０】
ＲＦバッテリは、対象物を非接触で充電でき、かつ持ち運びに優れるなどの特徴を有する。ＲＦＩＤに搭載した場合、ＳＲＡＭ等の電源が必要なメモリを搭載することができ、ＲＦＩＤの高機能化に寄与することができる。
【０１３１】
本発明においては、従来におけるような、レギュレータ回路の出力ＶＤＤを用いてＲＦバッテリを充電する場合にＶＤＤの電圧が低く、充電するために充分な電圧が確保できないという課題を解決するため、ＲＦバッテリの充電に昇圧回路の出力を用いている。
【０１３２】
なお、ＲＦバッテリとして、コンデンサからなるバッテリ用容量１１１０を用いる例を示したが、コンデンサの変わりに、二次電池を用いることも可能である。
【０１３３】
本実施例では、ＲＦＩＤで用いるアンテナ部、整流回路部及び昇圧回路と、ＲＦバッテリで用いるアンテナ部、整流回路部及び昇圧回路とは共通であるため、リーダ／ライタ１１０１はＲＦＩＤを動作させるのと同時にバッテリ用容量１１１０の充電を行うための信号発信源としても用いることができる。
【０１３４】
但し、本発明はこの構成に限定するものではなく、アンテナ部、整流回路部、昇圧回路のうちの一部もしくはすべてをＲＦＩＤ動作用とＲＦバッテリ充電用に分離しても良い。例えば、アンテナ部１１０２をＲＦＩＤ動作用のアンテナ部とＲＦバッテリ充電用のアンテナ部に分離することでＲＦＩＤ動作用とＲＦバッテリ充電用とで用いる信号の周波数を変えることも可能である。この場合、リーダ／ライタ１１０１が発する信号と、ＲＦバッテリへの信号発信源が発する信号が互いに干渉しない周波数領域であることが望ましい。
【０１３５】
また、アンテナ部、整流回路部、昇圧回路をＲＦＩＤ動作用とＲＦバッテリ充電用とで共通して用いる場合、昇圧回路１１０７と逆流防止用のダイオード１１０９との間にスイッチング素子を配置しておき、書き込み動作中はスイッチをオフして昇圧回路とＲＦバッテリ間の接続を切り、それ以外ではスイッチをオンして昇圧回路とＲＦバッテリ間の接続を行うような構成にしても良い。この場合は書き込み動作中充電を行わないことから書き込み動作中の電圧低下を防ぐことができる。スイッチング素子には公知の構成を用いることができる。
【０１３６】
なお、本実施例では実施の形態１を適用した例を示したが、これはもちろん実施の形態１に限られたことではなく、実施の形態２乃至実施の形態５のいずれであっても適用して実施することが可能である。
【０１３７】
また、実施の形態１、実施の形態２、実施の形態４、実施の形態５のうちいずれかを適用する場合、ＲＦバッテリに接続するのは昇圧回路ではなく整流回路部の出力を接続しても良い。
【実施例４】
【０１３８】
本実施例では実施の形態を用いた半導体装置の応用例を、図面を用いて説明する。
【０１３９】
本発明によりプロセッサチップ（ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグ、無線チップともよばれる）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０１４０】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサチップ１２００を設けることができる（図１４（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサチップ１２０１を設けることができる（図１４（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサチップ１２０２を設けることができる（図１４（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサチップ１２０３を設けることができる（図１４（Ｄ）参照）。書籍類とは、書物、雑誌等を指し、プロセッサチップ１２０４を設けることができる（図１４（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサチップ１２０５を設けることができる（図１４（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサチップ１２０６を設けることができる（図１４（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１４１】
また、本発明によってより小型化、またはより高機能化、あるいはその双方の特徴を持つプロセッサチップは、プリント基板に実装するか、表面に貼るか、あるいは埋め込んで、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂に埋め込んで、各物品に固定される。本発明のプロセッサチップは、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明のプロセッサチップを設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【０１４２】
次に、本発明による容量素子を有する半導体装置を実装した電子機器の一態様について図面を参照して説明する。図１５で例示する電子機器は携帯電話機であり、筐体１３００、１３０６、パネル１３０１、ハウジング１３０２、プリント配線基板１３０３、操作ボタン１３０４、バッテリ１３０５を有する。パネル１３０１はハウジング１３０２に脱着自在に組み込まれ、ハウジング１３０２はプリント配線基板１３０３に嵌着される。ハウジング１３０２はパネル１３０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板１３０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明による容量素子を適用することができる。プリント配線基板１３０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。
【０１４３】
パネル１３０１は、接続フィルム１３０８を介して、プリント配線基板１３０３と接続される。上記のパネル１３０１、ハウジング１３０２、プリント配線基板１３０３は、操作ボタン１３０４やバッテリ１３０５と共に、筐体１３００、１３０６の内部に収納される。パネル１３０１が含む画素領域１３０９は、筐体１３００に設けられた開口窓から視認できるように配置されている。
【０１４４】
上記の通り、本発明の容量素子を適用した半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体１３００、１３０６内部の限られた空間を有効に利用することができる。
【０１４５】
なお、筐体１３００、１３０６は、携帯電話機の外観形状を一例として示したものであり、本実施例に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１の実施の形態を示すブロック図。
【図２】同第１の実施の形態に用いる昇圧回路の回路図。
【図３】同第２の実施の形態を示すブロック図。
【図４】同第２の実施の形態に用いるレベルシフタの回路図。
【図５】同第３の実施の形態を示すブロック図。
【図６】同第４の実施の形態を示すブロック図。
【図７】同第５の実施の形態を示すブロック図。
【図８】本発明の第１の実施例におけるシミュレーション結果を示す図。
【図９】同第１の実施例における実験結果を示す図。
【図１０】同第２の実施例における回路の製造工程を示す断面図。
【図１１】同第２の実施例における回路の製造工程を示す断面図。
【図１２】同第２の実施例における回路の製造工程を示す断面図。
【図１３】同第３の実施例における半導体装置を示すブロック図。
【図１４】同第４の実施例における本発明の半導体装置の応用例を示す図。
【図１５】同第４の実施例における本発明の半導体装置の応用例を示す図。
【図１６】従来の半導体装置を示すブロック図。
【符号の説明】
【０１４７】
１００ ＲＦＩＤ
１０１ リーダ／ライタ
１０２ アンテナ部
１０３ 整流回路部
１０４ レギュレータ回路
１０５ クロック生成回路
１０６ ロジック回路
１０７ 昇圧回路
１０８ メモリ
【特許請求の範囲】
【請求項１】
外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源を昇圧する第１の昇圧回路を有する半導体装置。
【請求項２】
前記第２の電位電源を入力して前記昇圧回路のクロックを生成するクロック生成回路をさらに有する請求項１記載の半導体装置。
【請求項３】
前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して前記昇圧回路のクロックとして出力するレベルシフタをさらに有する請求項２記載の半導体装置。
【請求項４】
前記昇圧回路の出力をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリをさらに有する請求項２または３記載の半導体装置。
【請求項５】
外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリを有する半導体装置。
【請求項６】
前記第１の昇圧回路の出力を昇圧する第２の昇圧回路と、
前記第２の電位電源を入力して前記第１の昇圧回路と前記第２の昇圧回路のクロックを生成するクロック生成回路と、
前記第１の昇圧回路の出力をデータ書き込み電位として入力し、前記第２の昇圧回路の出力をデータ消去電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリと、
をさらに有する請求項１記載の半導体装置。
【請求項７】
前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して前記第１の昇圧回路および前記第２の昇圧回路のクロックとして出力するレベルシフタをさらに有する請求項６記載の半導体装置。
【請求項８】
前記第１の電位電源を入力とし、電荷を蓄える充電素子をさらに有する請求項１乃至７のいずれか記載の半導体装置。
【請求項９】
前記昇圧回路の出力を入力とし、電荷を蓄える充電素子をさらに有する請求項１乃至請求項４記載の半導体装置。
【請求項１０】
前記第１の昇圧回路または前記第２の昇圧回路の出力を入力とし、電荷を蓄える充電素子をさらに有する請求項６または請求項７記載の半導体装置。
【請求項１１】
前記充電素子と前記整流回路部との間にスイッチング素子を有する請求項８記載の半導体装置。
【請求項１２】
前記充電素子と前記昇圧回路との間にスイッチング素子を有する請求項９記載の半導体装置。
【請求項１３】
前記充電素子と前記第１の昇圧回路または前記第２の昇圧回路との間にスイッチング素子を有する請求項１０記載の半導体装置。
【請求項１４】
前記充電素子がコンデンサである請求項８乃至請求項１３のいずれか記載の半導体装置。
【請求項１５】
前記充電素子が二次電池である請求項８乃至請求項１３のいずれか記載の半導体装置。
【請求項１６】
請求項１乃至請求項１５のいずれか記載の半導体装置を具備する電子機器。
【請求項１】
外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源を昇圧する第１の昇圧回路を有する半導体装置。
【請求項２】
前記第２の電位電源を入力して前記昇圧回路のクロックを生成するクロック生成回路をさらに有する請求項１記載の半導体装置。
【請求項３】
前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して前記昇圧回路のクロックとして出力するレベルシフタをさらに有する請求項２記載の半導体装置。
【請求項４】
前記昇圧回路の出力をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリをさらに有する請求項２または３記載の半導体装置。
【請求項５】
外部からの電波を受信するアンテナ部と、前記アンテナ部の出力を整流して直流電圧である第１の電位電源を出力する整流回路部と、前記整流回路部の出力を受信して一定の電圧である第２の電位電源を出力するレギュレータ回路と、前記第１の電位電源をデータ書き込み電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリを有する半導体装置。
【請求項６】
前記第１の昇圧回路の出力を昇圧する第２の昇圧回路と、
前記第２の電位電源を入力して前記第１の昇圧回路と前記第２の昇圧回路のクロックを生成するクロック生成回路と、
前記第１の昇圧回路の出力をデータ書き込み電位として入力し、前記第２の昇圧回路の出力をデータ消去電位として入力し、前記第２の電位電源をデータ読み出し電位として入力するメモリと、
をさらに有する請求項１記載の半導体装置。
【請求項７】
前記第１の電位電源と前記クロック生成回路の出力を入力とし、前記クロック生成回路の出力を増幅して前記第１の昇圧回路および前記第２の昇圧回路のクロックとして出力するレベルシフタをさらに有する請求項６記載の半導体装置。
【請求項８】
前記第１の電位電源を入力とし、電荷を蓄える充電素子をさらに有する請求項１乃至７のいずれか記載の半導体装置。
【請求項９】
前記昇圧回路の出力を入力とし、電荷を蓄える充電素子をさらに有する請求項１乃至請求項４記載の半導体装置。
【請求項１０】
前記第１の昇圧回路または前記第２の昇圧回路の出力を入力とし、電荷を蓄える充電素子をさらに有する請求項６または請求項７記載の半導体装置。
【請求項１１】
前記充電素子と前記整流回路部との間にスイッチング素子を有する請求項８記載の半導体装置。
【請求項１２】
前記充電素子と前記昇圧回路との間にスイッチング素子を有する請求項９記載の半導体装置。
【請求項１３】
前記充電素子と前記第１の昇圧回路または前記第２の昇圧回路との間にスイッチング素子を有する請求項１０記載の半導体装置。
【請求項１４】
前記充電素子がコンデンサである請求項８乃至請求項１３のいずれか記載の半導体装置。
【請求項１５】
前記充電素子が二次電池である請求項８乃至請求項１３のいずれか記載の半導体装置。
【請求項１６】
請求項１乃至請求項１５のいずれか記載の半導体装置を具備する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２００８−１１２４４０（Ｐ２００８−１１２４４０Ａ）
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願番号】特願２００７−２５７７９８（Ｐ２００７−２５７７９８）
【出願日】平成１９年１０月１日（２００７．１０．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２０年５月１５日（２００８．５．１５）
【国際特許分類】
【出願日】平成１９年１０月１日（２００７．１０．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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