半導体装置の製造方法
【課題】塗布法や堆積法を用いて高品質な絶縁部材を半導体素子周辺に形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上に、Ｓｉ系絶縁材料からなる絶縁膜１０を付加的に形成する工程と、絶縁膜１０上に触媒金属膜１１を形成する工程と、触媒金属膜１１を触媒として用いて絶縁膜１０に酸化処理を施す工程と、酸化処理を施した絶縁膜１０を加工してゲート絶縁膜４を形成する工程と、ゲート絶縁膜４を含むＭＯＳＦＥＴ１を形成する工程と、を含む。
【解決手段】本発明の一態様に係る半導体装置１００の製造方法は、半導体基板２上に、Ｓｉ系絶縁材料からなる絶縁膜１０を付加的に形成する工程と、絶縁膜１０上に触媒金属膜１１を形成する工程と、触媒金属膜１１を触媒として用いて絶縁膜１０に酸化処理を施す工程と、酸化処理を施した絶縁膜１０を加工してゲート絶縁膜４を形成する工程と、ゲート絶縁膜４を含むＭＯＳＦＥＴ１を形成する工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリコン酸化膜を形成する方法として、塗布法や堆積法が知られている。塗布法や堆積法は、シリコン部材の表面を酸化することによりシリコン酸化膜を形成する熱酸化法と比較して、下地の材料がシリコンでなくてもよい、シリコン酸化膜の膜厚を自由に設定できる、等の利点を有する。
【０００３】
一方、塗布法や堆積法により形成したシリコン酸化膜には、熱酸化法により形成したものと比較して、原料に含まれる不純物（窒素、炭素等）により固定電荷が発生しやすい、シリコン酸化膜と下地部材との界面における界面準位が高い、プラズマ窒化処理を施す場合にダメージが生じやすい、シリコン酸化膜上にプラズマスパッタ法により金属膜を形成する場合にダメージが生じやすい、等の問題点がある。このような問題点を解決し、高品質なシリコン酸化膜を得るために、従来、塗布法や堆積法によりシリコン酸化膜を形成した後に高温条件下で酸化処理を施す方法が用いられてきた。しかし、酸化処理が高温条件下で行われる場合、シリコン酸化膜中の不純物が外部へ拡散して素子の特性を低下させてしまうおそれがある。
【０００４】
なお、従来技術として、半導体膜上に絶縁膜および金属膜を積層した後、熱処理により半導体膜の一部を酸化することにより、低温の熱処理で絶縁酸化膜を形成する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７８６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、塗布法や堆積法を用いて高品質な絶縁部材を形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、下地部材上に、Ｓｉ系絶縁材料からなる絶縁膜を付加的に形成する工程と、前記絶縁膜上に触媒金属膜を形成する工程と、前記触媒金属膜を触媒として用いて前記絶縁膜に酸化処理を施す工程と、前記酸化処理を施した前記絶縁膜を加工して絶縁部材を形成する工程と、前記絶縁部材を含む、または前記絶縁部材に隣接する半導体素子を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、塗布法や堆積法を用いて高品質な絶縁部材を形成することのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の垂直断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】ゲート印加電圧とＮＢＴＩ寿命との関係を表す図。
【図４】本発明の第２の実施の形態に係る半導体装置の垂直断面図。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の垂直断面図である。半導体装置１００は、半導体基板２上に素子分離絶縁膜３により他の素子と分離されたＭＯＳＦＥＴ１を有する。
【００１１】
ＭＯＳＦＥＴ１は、半導体基板２上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたオフセットスペーサ６と、オフセットスペーサ６の側面上に形成されたサイドウォールスペーサー７と、半導体基板２内のゲート電極５の両側に形成されたソース・ドレイン領域８とを有する。なお、図示しないが、半導体基板２中のＭＯＳＦＥＴ１下の領域に、ウェルが形成されていてもよい。
【００１２】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１３】
素子分離絶縁膜３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１４】
ゲート絶縁膜４は、例えば、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯ（酸素）を含む絶縁材料からなる。
【００１５】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶や、金属材料からなる。また、ゲート電極５の上部または全部に金属シリサイド層が形成されてもよい。
【００１６】
オフセットスペーサ６、およびサイドウォールスペーサー７は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、サイドウォールスペーサー７は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１７】
ソース・ドレイン領域８は、導電型不純物を半導体基板２に注入することにより形成される。ｎ型のソース・ドレイン領域８を形成する場合は、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ｐ型のソース・ドレイン領域８を形成する場合は、Ｂ、ＢＦ２等のｎ型不純物が用いられる。また、ソース・ドレイン領域８の上部に金属シリサイド層が形成されてもよい。
【００１８】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００１９】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００２０】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離絶縁膜３を形成して、ＭＯＳＦＥＴ１を形成するための素子領域を区画する。また、図示しないが、素子分離絶縁膜３を形成した後、半導体基板２内にチャネル領域を形成する。
【００２１】
次に、図２Ａ（ｂ）に示すように、半導体基板２上にＳｉＯ２、ＳｉＮ、ＳｉＯＮ等のＳｉ系絶縁材料からなる絶縁膜１０を形成する。絶縁膜１０は、ＣＶＤ（Chemical Vapor Deposition）法等の堆積法や、塗布法により半導体基板２上に付加的に形成される。なお、絶縁膜１０は半導体基板２上に付加的に形成される膜であるため、熱酸化法を用いてＳｉ基板の表面を酸化させる方法により形成される膜ではない。
【００２２】
また、ＳｉＯ２膜を堆積法や塗布法により形成した後、これに窒化処理を施して、ＳｉＯＮからなる絶縁膜１０を形成してもよい。
【００２３】
次に、図２Ａ（ｃ）に示すように、ＰＶＤ（Physical Vapor Deposition）法等により、絶縁膜１０上に触媒金属膜１１を形成する。触媒金属膜１１は、接触する材料の酸化反応を促進する触媒機能を有するＨｆ、Ｐｄ、Ｐｔ、Ｍｎ等の金属からなる。
【００２４】
触媒金属膜１１の厚さは、０．０３ｎｍ以上、３ｎｍ以下であることが好ましく、０．５ｎｍ以下であることがより好ましい。また、触媒金属膜１１の面密度は３×１０１４ａｔｏｍｓ／ｃｍ２以下であることが好ましい。また、触媒金属膜１１の代わりに、絶縁膜１０上にアイランド状に形成された上記の触媒金属を用いてもよい。
【００２５】
触媒金属膜１１の厚さまたは面密度が大きすぎる場合、後の工程において絶縁膜１０に酸化処理を施す際に、十分に酸素を透過することができず、絶縁膜１０が十分に酸化されないおそれがある。また、媒金属膜１１の厚さまたは面密度が小さすぎる場合、触媒としての効果が不十分になるおそれがある。
【００２６】
より具体的には、例えば、触媒金属膜１１の厚さが０．０５ｎｍ以上、０．５ｎｍ以下程度である場合、その面密度は３×１０１３ａｔｏｍｓ／ｃｍ２以上、３×１０１５ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
【００２７】
次に、図２Ａ（ｄ）に示すように、ＲＴＯ（Rapid Thermal Oxidation）法等により、絶縁膜１０に酸化処理（後酸化）を施す。このとき、触媒金属膜１１により絶縁膜１０の酸化反応が促進されるため、触媒金属膜１１を用いない場合よりも低い温度（例えば５００℃以下）で絶縁膜１０を酸化することができる。
【００２８】
次に、図２Ｂ（ｅ）に示すように、ウェットエッチング等により触媒金属膜１１を除去した後、ＣＶＤ法等により絶縁膜１０上に多結晶Ｓｉ等からなるゲート材料膜１２を形成する。
【００２９】
次に、図２Ｂ（ｆ）に示すように、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせ等により、ゲート材料膜１２および絶縁膜１０をパターニングして、ゲート電極５およびゲート絶縁膜４を形成する。
【００３０】
次に、図２Ｂ（ｇ）に示すように、オフセットスペーサ６、サイドウォールスペーサー７、およびソース・ドレイン領域８を形成する。これらの部材の具体的な形成方法の一例を次に示す。
【００３１】
まず、ＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜またはＳｉＯＮ膜を形成し、これをＲＩＥ法により加工してゲート電極５の側面にオフセットスペーサ６を形成する。次に、ＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜またはＳｉＯＮ膜を形成し、これをＲＩＥ法により加工してオフセットスペーサ６の側面にサイドウォールスペーサー（図示しない）を形成する。
【００３２】
次に、ゲート電極５、オフセットスペーサ６、およびサイドウォールスペーサーをマスクとして用いて半導体基板２に導電型不純物を注入し、注入した導電型不純物を熱処理により活性化させることにより、ソース・ドレイン領域８の深い領域を形成する。
【００３３】
次に、サイドウォールスペーサーを除去した後、ゲート電極５およびオフセットスペーサ６をマスクとして用いて半導体基板２に導電型不純物を注入し、注入した導電型不純物を熱処理により活性化させることにより、ソース・ドレイン領域８のエクステンション領域を形成する。
【００３４】
次に、ＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜またはＳｉＯＮ膜を形成し、これをＲＩＥ法により加工してオフセットスペーサ６の側面にサイドウォールスペーサー７を形成する。
【００３５】
その後、ゲート電極５およびソース・ドレイン領域８の上部にシリサイド層を自己整合的に形成してもよい。
【００３６】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、堆積法や塗布法等により形成されたＳｉおよびＯを含む絶縁膜１０に酸化処理を施すことにより、絶縁膜１０に含まれる不純物によりゲート絶縁膜４中に固定電荷が発生して閾値電圧が変動する問題、ゲート絶縁膜４と半導体基板２との界面における界面準位が高くなる問題、等の問題を解決することができる。
【００３７】
図３は、ゲート印加電圧とＮＢＴＩ（Negative Bias Temperature Instability：逆バイアス特性変動）寿命との関係を表す図である。図３は、絶縁膜１０に後酸化処理を施すことにより、界面準位が低下してゲート絶縁膜４の品質が向上し、ゲート印加電圧に対するＮＢＴＩ寿命が大きくなることを示している。また、触媒金属膜１１が絶縁膜１０の上にあるとき、触媒金属によって酸化が促進され、ゲート絶縁膜４の品質をより向上させ、ＮＢＴＩ寿命が大きくなることをも示している。
【００３８】
また、絶縁膜１０に酸化処理を施す際に、触媒金属膜１１を酸化反応の触媒として用いることにより、絶縁膜１０を低温条件下で十分に酸化することができる。絶縁膜１０を低温で酸化することにより、絶縁膜１０中の不純物が基盤界面へ拡散して半導体装置１００の特性を低下させる問題を解決することができる。
【００３９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、酸化処理を施した絶縁膜により素子分離絶縁膜を形成する点で第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００４０】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置２００の垂直断面図である。半導体装置２００に含まれるＭＯＳＦＥＴ１は、第１の実施の形態に含まれるものと同じである。
【００４１】
素子分離絶縁膜２０は、例えば、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯ（酸素）を含む絶縁材料からなり、ＳＴＩ構造を有する。
【００４２】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００４３】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００４４】
まず、図５（ａ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせ等により、半導体基板２に溝２１を形成する。
【００４５】
次に、図５（ｂ）に示すように、ＣＶＤ法等の堆積法や塗布法により、絶縁膜２２を溝２１内に付加的に形成し、その上にＰＶＤ法等により触媒金属膜２３を形成する。
【００４６】
ここで、絶縁膜２２は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等のＳｉ系絶縁材料からなる。また、触媒金属膜２３は、第１の実施の形態における触媒金属膜１１と同様の材料からなる。
【００４７】
次に、図５（ｃ）に示すように、ＲＴＯ法等により、絶縁膜２２に酸化処理を施す。このとき、触媒金属膜２３により絶縁膜２２の酸化反応が促進されるため、触媒金属膜２３を用いない場合よりも低い温度（例えば５００℃以下）で絶縁膜２２を酸化し、膜質を改善することができる。
【００４８】
次に、図２Ｂ（ｅ）に示すように、ウェットエッチング等により触媒金属膜２３および溝２１の外側の絶縁膜２２を除去し、素子分離絶縁膜２０を形成する。
【００４９】
その後、ウェル、ゲート絶縁膜４、ゲート電極５、オフセットスペーサ６、サイドウォールスペーサー７、およびソース・ドレイン領域８を第１の実施の形態と同様の工程により形成し、半導体装置２００を得る。
【００５０】
（第２の実施の形態の効果）
本発明の第１の実施の形態によれば、絶縁膜２２に酸化処理を施す際に、触媒金属膜２３を酸化反応の触媒として用いることにより、絶縁膜２２を低温条件下で十分に酸化することができる。
【００５１】
また、絶縁膜２２を低温で酸化することにより、絶縁膜２２中の不純物が基盤界面へ拡散して半導体装置２００の特性を低下させる問題を解決することができる。
【００５２】
〔他の実施の形態〕
本発明は、上記第１および第２の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、トランジスタ等の半導体素子の周辺の（半導体素子に含まれる、または隣接する）他の絶縁部材をゲート絶縁膜４または素子分離絶縁膜２０と同様の方法を用いて形成することができる。
【００５３】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【００５４】
１００、２００ 半導体装置、 １ ＭＯＳＦＥＴ、 ２ 半導体基板、 ４ ゲート絶縁膜、 ２０ 素子分離絶縁膜、 １０、２２ 絶縁膜、 １１、２３ 触媒金属膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、シリコン酸化膜を形成する方法として、塗布法や堆積法が知られている。塗布法や堆積法は、シリコン部材の表面を酸化することによりシリコン酸化膜を形成する熱酸化法と比較して、下地の材料がシリコンでなくてもよい、シリコン酸化膜の膜厚を自由に設定できる、等の利点を有する。
【０００３】
一方、塗布法や堆積法により形成したシリコン酸化膜には、熱酸化法により形成したものと比較して、原料に含まれる不純物（窒素、炭素等）により固定電荷が発生しやすい、シリコン酸化膜と下地部材との界面における界面準位が高い、プラズマ窒化処理を施す場合にダメージが生じやすい、シリコン酸化膜上にプラズマスパッタ法により金属膜を形成する場合にダメージが生じやすい、等の問題点がある。このような問題点を解決し、高品質なシリコン酸化膜を得るために、従来、塗布法や堆積法によりシリコン酸化膜を形成した後に高温条件下で酸化処理を施す方法が用いられてきた。しかし、酸化処理が高温条件下で行われる場合、シリコン酸化膜中の不純物が外部へ拡散して素子の特性を低下させてしまうおそれがある。
【０００４】
なお、従来技術として、半導体膜上に絶縁膜および金属膜を積層した後、熱処理により半導体膜の一部を酸化することにより、低温の熱処理で絶縁酸化膜を形成する技術が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７８６５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、塗布法や堆積法を用いて高品質な絶縁部材を形成することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、下地部材上に、Ｓｉ系絶縁材料からなる絶縁膜を付加的に形成する工程と、前記絶縁膜上に触媒金属膜を形成する工程と、前記触媒金属膜を触媒として用いて前記絶縁膜に酸化処理を施す工程と、前記酸化処理を施した前記絶縁膜を加工して絶縁部材を形成する工程と、前記絶縁部材を含む、または前記絶縁部材に隣接する半導体素子を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、塗布法や堆積法を用いて高品質な絶縁部材を形成することのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の垂直断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】ゲート印加電圧とＮＢＴＩ寿命との関係を表す図。
【図４】本発明の第２の実施の形態に係る半導体装置の垂直断面図。
【図５】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の垂直断面図である。半導体装置１００は、半導体基板２上に素子分離絶縁膜３により他の素子と分離されたＭＯＳＦＥＴ１を有する。
【００１１】
ＭＯＳＦＥＴ１は、半導体基板２上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたオフセットスペーサ６と、オフセットスペーサ６の側面上に形成されたサイドウォールスペーサー７と、半導体基板２内のゲート電極５の両側に形成されたソース・ドレイン領域８とを有する。なお、図示しないが、半導体基板２中のＭＯＳＦＥＴ１下の領域に、ウェルが形成されていてもよい。
【００１２】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１３】
素子分離絶縁膜３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１４】
ゲート絶縁膜４は、例えば、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯ（酸素）を含む絶縁材料からなる。
【００１５】
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶や、金属材料からなる。また、ゲート電極５の上部または全部に金属シリサイド層が形成されてもよい。
【００１６】
オフセットスペーサ６、およびサイドウォールスペーサー７は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、サイドウォールスペーサー７は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１７】
ソース・ドレイン領域８は、導電型不純物を半導体基板２に注入することにより形成される。ｎ型のソース・ドレイン領域８を形成する場合は、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ｐ型のソース・ドレイン領域８を形成する場合は、Ｂ、ＢＦ２等のｎ型不純物が用いられる。また、ソース・ドレイン領域８の上部に金属シリサイド層が形成されてもよい。
【００１８】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００１９】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００２０】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離絶縁膜３を形成して、ＭＯＳＦＥＴ１を形成するための素子領域を区画する。また、図示しないが、素子分離絶縁膜３を形成した後、半導体基板２内にチャネル領域を形成する。
【００２１】
次に、図２Ａ（ｂ）に示すように、半導体基板２上にＳｉＯ２、ＳｉＮ、ＳｉＯＮ等のＳｉ系絶縁材料からなる絶縁膜１０を形成する。絶縁膜１０は、ＣＶＤ（Chemical Vapor Deposition）法等の堆積法や、塗布法により半導体基板２上に付加的に形成される。なお、絶縁膜１０は半導体基板２上に付加的に形成される膜であるため、熱酸化法を用いてＳｉ基板の表面を酸化させる方法により形成される膜ではない。
【００２２】
また、ＳｉＯ２膜を堆積法や塗布法により形成した後、これに窒化処理を施して、ＳｉＯＮからなる絶縁膜１０を形成してもよい。
【００２３】
次に、図２Ａ（ｃ）に示すように、ＰＶＤ（Physical Vapor Deposition）法等により、絶縁膜１０上に触媒金属膜１１を形成する。触媒金属膜１１は、接触する材料の酸化反応を促進する触媒機能を有するＨｆ、Ｐｄ、Ｐｔ、Ｍｎ等の金属からなる。
【００２４】
触媒金属膜１１の厚さは、０．０３ｎｍ以上、３ｎｍ以下であることが好ましく、０．５ｎｍ以下であることがより好ましい。また、触媒金属膜１１の面密度は３×１０１４ａｔｏｍｓ／ｃｍ２以下であることが好ましい。また、触媒金属膜１１の代わりに、絶縁膜１０上にアイランド状に形成された上記の触媒金属を用いてもよい。
【００２５】
触媒金属膜１１の厚さまたは面密度が大きすぎる場合、後の工程において絶縁膜１０に酸化処理を施す際に、十分に酸素を透過することができず、絶縁膜１０が十分に酸化されないおそれがある。また、媒金属膜１１の厚さまたは面密度が小さすぎる場合、触媒としての効果が不十分になるおそれがある。
【００２６】
より具体的には、例えば、触媒金属膜１１の厚さが０．０５ｎｍ以上、０．５ｎｍ以下程度である場合、その面密度は３×１０１３ａｔｏｍｓ／ｃｍ２以上、３×１０１５ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
【００２７】
次に、図２Ａ（ｄ）に示すように、ＲＴＯ（Rapid Thermal Oxidation）法等により、絶縁膜１０に酸化処理（後酸化）を施す。このとき、触媒金属膜１１により絶縁膜１０の酸化反応が促進されるため、触媒金属膜１１を用いない場合よりも低い温度（例えば５００℃以下）で絶縁膜１０を酸化することができる。
【００２８】
次に、図２Ｂ（ｅ）に示すように、ウェットエッチング等により触媒金属膜１１を除去した後、ＣＶＤ法等により絶縁膜１０上に多結晶Ｓｉ等からなるゲート材料膜１２を形成する。
【００２９】
次に、図２Ｂ（ｆ）に示すように、フォトリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせ等により、ゲート材料膜１２および絶縁膜１０をパターニングして、ゲート電極５およびゲート絶縁膜４を形成する。
【００３０】
次に、図２Ｂ（ｇ）に示すように、オフセットスペーサ６、サイドウォールスペーサー７、およびソース・ドレイン領域８を形成する。これらの部材の具体的な形成方法の一例を次に示す。
【００３１】
まず、ＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜またはＳｉＯＮ膜を形成し、これをＲＩＥ法により加工してゲート電極５の側面にオフセットスペーサ６を形成する。次に、ＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜またはＳｉＯＮ膜を形成し、これをＲＩＥ法により加工してオフセットスペーサ６の側面にサイドウォールスペーサー（図示しない）を形成する。
【００３２】
次に、ゲート電極５、オフセットスペーサ６、およびサイドウォールスペーサーをマスクとして用いて半導体基板２に導電型不純物を注入し、注入した導電型不純物を熱処理により活性化させることにより、ソース・ドレイン領域８の深い領域を形成する。
【００３３】
次に、サイドウォールスペーサーを除去した後、ゲート電極５およびオフセットスペーサ６をマスクとして用いて半導体基板２に導電型不純物を注入し、注入した導電型不純物を熱処理により活性化させることにより、ソース・ドレイン領域８のエクステンション領域を形成する。
【００３４】
次に、ＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜またはＳｉＯＮ膜を形成し、これをＲＩＥ法により加工してオフセットスペーサ６の側面にサイドウォールスペーサー７を形成する。
【００３５】
その後、ゲート電極５およびソース・ドレイン領域８の上部にシリサイド層を自己整合的に形成してもよい。
【００３６】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、堆積法や塗布法等により形成されたＳｉおよびＯを含む絶縁膜１０に酸化処理を施すことにより、絶縁膜１０に含まれる不純物によりゲート絶縁膜４中に固定電荷が発生して閾値電圧が変動する問題、ゲート絶縁膜４と半導体基板２との界面における界面準位が高くなる問題、等の問題を解決することができる。
【００３７】
図３は、ゲート印加電圧とＮＢＴＩ（Negative Bias Temperature Instability：逆バイアス特性変動）寿命との関係を表す図である。図３は、絶縁膜１０に後酸化処理を施すことにより、界面準位が低下してゲート絶縁膜４の品質が向上し、ゲート印加電圧に対するＮＢＴＩ寿命が大きくなることを示している。また、触媒金属膜１１が絶縁膜１０の上にあるとき、触媒金属によって酸化が促進され、ゲート絶縁膜４の品質をより向上させ、ＮＢＴＩ寿命が大きくなることをも示している。
【００３８】
また、絶縁膜１０に酸化処理を施す際に、触媒金属膜１１を酸化反応の触媒として用いることにより、絶縁膜１０を低温条件下で十分に酸化することができる。絶縁膜１０を低温で酸化することにより、絶縁膜１０中の不純物が基盤界面へ拡散して半導体装置１００の特性を低下させる問題を解決することができる。
【００３９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、酸化処理を施した絶縁膜により素子分離絶縁膜を形成する点で第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
【００４０】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置２００の垂直断面図である。半導体装置２００に含まれるＭＯＳＦＥＴ１は、第１の実施の形態に含まれるものと同じである。
【００４１】
素子分離絶縁膜２０は、例えば、ＳｉＯ２、ＳｉＯＮ等のＳｉおよびＯ（酸素）を含む絶縁材料からなり、ＳＴＩ構造を有する。
【００４２】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００４３】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００４４】
まず、図５（ａ）に示すように、フォトリソグラフィ法とＲＩＥ法の組み合わせ等により、半導体基板２に溝２１を形成する。
【００４５】
次に、図５（ｂ）に示すように、ＣＶＤ法等の堆積法や塗布法により、絶縁膜２２を溝２１内に付加的に形成し、その上にＰＶＤ法等により触媒金属膜２３を形成する。
【００４６】
ここで、絶縁膜２２は、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等のＳｉ系絶縁材料からなる。また、触媒金属膜２３は、第１の実施の形態における触媒金属膜１１と同様の材料からなる。
【００４７】
次に、図５（ｃ）に示すように、ＲＴＯ法等により、絶縁膜２２に酸化処理を施す。このとき、触媒金属膜２３により絶縁膜２２の酸化反応が促進されるため、触媒金属膜２３を用いない場合よりも低い温度（例えば５００℃以下）で絶縁膜２２を酸化し、膜質を改善することができる。
【００４８】
次に、図２Ｂ（ｅ）に示すように、ウェットエッチング等により触媒金属膜２３および溝２１の外側の絶縁膜２２を除去し、素子分離絶縁膜２０を形成する。
【００４９】
その後、ウェル、ゲート絶縁膜４、ゲート電極５、オフセットスペーサ６、サイドウォールスペーサー７、およびソース・ドレイン領域８を第１の実施の形態と同様の工程により形成し、半導体装置２００を得る。
【００５０】
（第２の実施の形態の効果）
本発明の第１の実施の形態によれば、絶縁膜２２に酸化処理を施す際に、触媒金属膜２３を酸化反応の触媒として用いることにより、絶縁膜２２を低温条件下で十分に酸化することができる。
【００５１】
また、絶縁膜２２を低温で酸化することにより、絶縁膜２２中の不純物が基盤界面へ拡散して半導体装置２００の特性を低下させる問題を解決することができる。
【００５２】
〔他の実施の形態〕
本発明は、上記第１および第２の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、トランジスタ等の半導体素子の周辺の（半導体素子に含まれる、または隣接する）他の絶縁部材をゲート絶縁膜４または素子分離絶縁膜２０と同様の方法を用いて形成することができる。
【００５３】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【００５４】
１００、２００ 半導体装置、 １ ＭＯＳＦＥＴ、 ２ 半導体基板、 ４ ゲート絶縁膜、 ２０ 素子分離絶縁膜、 １０、２２ 絶縁膜、 １１、２３ 触媒金属膜
【特許請求の範囲】
【請求項１】
下地部材上に、Ｓｉ系絶縁材料からなる絶縁膜を付加的に形成する工程と、
前記絶縁膜上に触媒金属膜を形成する工程と、
前記触媒金属膜を触媒として用いて前記絶縁膜に酸化処理を施す工程と、
前記酸化処理を施した前記絶縁膜を加工して絶縁部材を形成する工程と、
前記絶縁部材を含む、または前記絶縁部材に隣接する半導体素子を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記絶縁膜は、塗布法または堆積法により形成される、
請求項１に記載された半導体装置の製造方法。
【請求項３】
前記酸化処理は、５００℃以下の温度条件下で行われる、
請求項１または２に記載された半導体装置の製造方法。
【請求項４】
前記触媒金属膜の面密度が３×１０１３ａｔｏｍｓ／ｃｍ２以上、３×１０１５ａｔｏｍｓ／ｃｍ２以下である、
請求項１〜３のいずれか１つに記載された半導体装置の製造方法。
【請求項５】
前記半導体素子はトランジスタであり、
前記絶縁部材は、前記トランジスタのゲート絶縁膜、または前記トランジスタを他の素子から分離する素子分離絶縁膜である、
請求項１〜４のいずれか１つに記載された半導体装置の製造方法。
【請求項１】
下地部材上に、Ｓｉ系絶縁材料からなる絶縁膜を付加的に形成する工程と、
前記絶縁膜上に触媒金属膜を形成する工程と、
前記触媒金属膜を触媒として用いて前記絶縁膜に酸化処理を施す工程と、
前記酸化処理を施した前記絶縁膜を加工して絶縁部材を形成する工程と、
前記絶縁部材を含む、または前記絶縁部材に隣接する半導体素子を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記絶縁膜は、塗布法または堆積法により形成される、
請求項１に記載された半導体装置の製造方法。
【請求項３】
前記酸化処理は、５００℃以下の温度条件下で行われる、
請求項１または２に記載された半導体装置の製造方法。
【請求項４】
前記触媒金属膜の面密度が３×１０１３ａｔｏｍｓ／ｃｍ２以上、３×１０１５ａｔｏｍｓ／ｃｍ２以下である、
請求項１〜３のいずれか１つに記載された半導体装置の製造方法。
【請求項５】
前記半導体素子はトランジスタであり、
前記絶縁部材は、前記トランジスタのゲート絶縁膜、または前記トランジスタを他の素子から分離する素子分離絶縁膜である、
請求項１〜４のいずれか１つに記載された半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１１９５２５（Ｐ２０１１−１１９５２５Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７６６０３（Ｐ２００９−２７６６０３）
【出願日】平成２１年１２月４日（２００９．１２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月４日（２００９．１２．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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