半導体装置
【課題】半導体基板としてのシリコンに形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利なストレスをかけることができる半導体装置を提供する。
【解決手段】半導体基板１に形成された少なくとも１つのＭＯＳＦＥＴと、半導体基板１上にこのＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜７とを備えている。コンタクトストップライナ膜７は窒素濃度が互いに異なる複数層のシリコン窒化膜から構成されている。シリコン半導体基板に形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利な高いストレスをかけることができる。
【解決手段】半導体基板１に形成された少なくとも１つのＭＯＳＦＥＴと、半導体基板１上にこのＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜７とを備えている。コンタクトストップライナ膜７は窒素濃度が互いに異なる複数層のシリコン窒化膜から構成されている。シリコン半導体基板に形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利な高いストレスをかけることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板にＭＯＳＦＥＴが形成され、絶縁膜としてシリコン窒化膜から構成されたコンタクトストップライナ膜が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴを備えた半導体装置は、半導体基板上にＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜を備えている。通常、コンタクトストップライナ膜は、シリコン窒化膜から構成されている。半導体基板上には、コンタクトストップライナ膜を被覆するようにシリコン酸化膜などの層間絶縁膜が形成され、この層間絶縁膜上には、配線が形成される。配線は、層間絶縁膜及びコンタクトストップライナ膜に形成されたコンタクト孔を介して、接続配線によりＭＯＳＦＥＴのソース領域もしくはドレイン領域と電気的に接続されている。このコンタクトストップライナ膜は、層間絶縁膜をエッチングしてコンタクト孔を形成する際のエッチングストッパーとして用いられ、半導体装置の形成後は層間絶縁膜として用いられる。
【０００３】
エッチング時にエッチングストッパとして用いられるコンタクトストップライナ膜には、通常シリコン窒化膜が用いられている。また、シリコンなどの半導体基板（ウエハ）のチャネル（channel ）方向が（１１０）の場合、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）とｐ型ＭＯＳＦＥＴのストレスをかけたときの改善方向が一致しないために、双方の性能の両立を図ることができない。また、シリコンなどの半導体基板のチャネル方向が（１００）の場合、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）とｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）のストレスをかけたとき、ｎＭＯＳの場合は引張り応力を与えた時に特性（オン電流）が改善され、圧縮応力を与えた時には改善されない。ｐＭＯＳの場合は引張り応力を与えた時にも圧縮応力を与えた時にも特性改善はなされない。
【０００４】
特許文献１に開示された半導体装置は、ＳＡＣ技術を適用した積層スペーサ構造のＣＭＯＳデバイスであって、ソース、ドレイン間のショート等を防ぎ、さらにｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとの電流駆動能力のバランスを確保することが記載されている。層間絶縁膜に形成されるコンタクトホールのエッチングストッパ層を熱ＣＶＤ法で堆積されるシリコン窒化膜とプラズマＣＶＤ法で堆積されるシリコン窒化膜とからなる積層膜で構成されている。
【特許文献１】特開平２００３−６０２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような問題を解決するためになされたものであり、半導体基板としてのシリコンに形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利なストレスをかけることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された少なくとも１つのＭＯＳＦＥＴと、前記半導体基板上に、前記ＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜とを具備し、前記コンタクトストップライナ膜は、窒素濃度が互いに異なる複数層のシリコン窒化膜から構成されていることを特徴としている。
【発明の効果】
【０００７】
半導体基板としてのシリコンに形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利な高いストレスをかけることができる。
【発明を実施するための最良の形態】
【０００８】
以下、実施例を参照して発明の実施の形態を説明する。
本発明は、半導体基板に形成されるコンタクトストップライナ膜として窒素濃度の異なる複数層のシリコン窒化膜を用いることにより、窒素濃度が同じである複数層のシリコン窒化膜を用いるよりも高いストレス蓄積をすることができ、ＭＯＳＦＥＴ、とくにｎ型ＭＯＳＦＥＴの、例えば、オン電流を改善するなどの半導体性能改善を図ることができるものである。
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００９】
まず、図１乃至図５を参照して実施例１を説明する。
図１は、この実施例に係る半導体装置の概略断面図、図２は、図１の半導体装置の一部を拡大した部分断面図、図３は、半導体基板に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）の特性（オン電流（Ｉon））の圧縮及び引張り応力に対する依存性を示す特性図、図４は、図１及び図２の半導体装置のトランジスタのチャネル領域を拡大した部分断面図、図５は、図４のトランジスタのチャネル領域に掛かるストレス（応力）を示す特性図である。
【００１０】
半導体基板１は、例えば、ｐ型シリコンからなり、表面領域に形成された素子分離領域（ＳＴＩ：Shallow Trench Isolation）２に区画された素子領域にトランジスタ（ｐ型もしくはｎ型ＭＯＳＦＥＴ）が形成されている。素子領域にはＭＯＳＦＥＴを構成する１対のｎ型不純物拡散領域が形成されているこの領域は、それぞれソース領域３及びドレイン領域３′として用いられる。ソース／ドレイン領域３、３′間上にはゲート絶縁膜１６を介してポリシリコンなどからなるゲート５が形成されている。ゲート５の側面にはシリコン酸化膜などの絶縁物からなるゲート側壁６が形成されている。ゲート側壁６は、例えば、ＣＶＤ(Chemical Vapor Deposition) などにより形成される。このＭＯＳＦＥＴは、ソース／ドレイン領域３、３′は、トランジスタの縮小化に対応すべく抵抗が低減されている。そのためにソース／ドレイン領域３、３′表面が、例えばニッケルシリサイド層４、４′などのように、シリサイド化されている。
【００１１】
半導体基板１は、素子領域及び素子分離領域２共にコンタクトストップライナ膜７により覆われている。このコンタクトストップライナ膜は、層間絶縁膜としても用いられるが、半導体装置を構成する配線を支持する層間絶縁膜をエッチング加工する際のエッチングストッパーとして用いられる。通常はシリコン窒化膜（ＳｉＮ）を用いる。シリコン窒化膜は、化学量論的にはＳｉ2 Ｎ4 で表されるが、実際の膜の窒素濃度は一定ではないのでＳｉＮと表現される。しかし、Ｓｉx Ｎy と表現するのが適切である。コンタクトストップライナ膜７は、例えば、ＣＶＤ法により形成される。層間絶縁膜８〜１０としては、例えば、シリコン酸化膜、ＰＳＧ(Phospho-Silicate Glass)膜等が用いられる。
【００１２】
コンタクトストップライナ膜７の表面上には、シリコン酸化膜などの層間絶縁膜８がＣＶＤ法などにより形成される。層間絶縁膜８の表面は、ＣＭＰ(Chemical Mechanical Polishing) 法などにより平坦化される。平坦化された層間絶縁膜８の表面は、エッチング処理によりＭＯＳＦＥＴのソース／ドレイン領域に接するコンタクト孔を開け、配線溝を形成する。このコンタクト孔を形成する際にコンタクトストップライナ膜７は、エッチングの終了を制御するエッチングストッパーとして用いられる。配線溝やコンタクト孔にはアルミニウム、銅、銅合金、タングステンなどの配線材料を埋め込んで第１の配線１１を形成し、第１の配線１１とソース領域３もしくはドレイン領域３′とを電気的に接続する接続配線１５を形成する。
【００１３】
層間絶縁膜８表面上には、シリコン酸化膜などの層間絶縁膜９がＣＶＤ法などにより形成される。層間絶縁膜９の表面は、ＣＭＰ法などにより平坦化される。平坦化された層間絶縁膜９の表面は、エッチング処理により第２の配線１２がパターニング形成される。図示はしないが、必要に応じて層間絶縁膜９にコンタクト孔を形成し、第２の配線１２と第１の配線１１とを電気的に接続する接続配線をこのコンタクト孔に埋め込むことができる。
層間絶縁膜９表面上には、シリコン酸化膜などの層間絶縁膜１０がＣＶＤ法などにより形成される。層間絶縁膜１０の表面は、ＣＭＰ法などにより平坦化される。平坦化された層間絶縁膜１０の表面は、エッチング処理により配線溝を形成し、第２の配線１２に接するコンタクト孔を開ける。配線溝やコンタクト孔にはアルミニウム、銅、銅合金、タングステンなどの配線材料を埋め込んで第３の配線１３を形成し、第２の配線１２と第３の配線１３とを電気的に接続する接続配線１４を形成する。
【００１４】
ここで説明したコンタクトストップライナ膜７の構造がこの実施例の特徴である。図２は、コンタクトストップライナ膜の構造を詳細に説明した半導体装置の断面を示す図である。図２の半導体基板１にはＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）が示されている。ｎＭＯＳは、ゲート５、ゲート側壁絶縁膜６及びゲート絶縁膜１６を備え、図１に示されたＭＯＳＦＥＴである。ｐＭＯＳは、ゲート５′、ゲート側壁絶縁膜６′及びゲート絶縁膜１６′を備えたＭＯＳＦＥＴである。図２の半導体基板１は、矢印の方向が結晶方位［１１０］であり、この結晶方位［１１０］が半導体基板１に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のチャネルと同じ結晶方向である。
【００１５】
このＭＯＳＦＥＴの上にコンタクトエッチングのストップであるコンタクトストップライナ膜７を成膜する。この実施例では、コンタクトストップライナ膜７は５層に積層されたシリコン窒化膜７ａ、７ｂ、７ｃ、７ｄ、７ｅから構成される。この積層されたシリコン窒化膜７ａ〜７ｅは、それぞれ隣接するシリコン窒化膜の窒素濃度が異なるように構成されている。即ち、複数層のシリコン窒化膜の窒素濃度は、上層ほど高いようにしても良く、上層ほど低いようにしても良く、あるいは、窒素濃度がランダムに異なるようにしても良い。
【００１６】
コンタクトストップライナ膜７は、ＭＯＳＦＥＴを被覆するものであり、このＭＯＳＦＥＴのチャネルにストレス（圧縮応力もしくは引張り応力）を与えてトランジスタ特性に影響を与える。図３（ａ）は、チャネル方向［１１０］のＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のオン電流（Ｉon）特性の圧縮及び引張り応力に対する依存性を示す特性図である。縦軸は、オン電流（Ｉon）の改善率を示し、横軸は、右方が圧縮応力の強さを示し、左方が引張り応力の強さを示している。図示のように、チャネル方向［１１０］のＭＯＳＦＥＴは、チャネルに掛かるストレスに対してトランジスタ（Ｔｒ）特性に影響を及ぼす。ｎＭＯＳは、引張り応力が高くなるに従ってオン電流が改善し、圧縮応力が高くなるに従って、オン電流が劣化する。ｐＭＯＳは、引張り応力が高くなるに従ってオン電流が劣化し、圧縮応力が高くなるに従ってオン電流が改善する。通常は、ｎＭＯＳの引張り応力が最も高い状態でＭＯＳＦＥＴのトランジスタ特性を設定する。
【００１７】
本発明を説明するこの実施例では新規な構造のコンタクトストップライナ膜を用いることにより、ストレスを高くして、特にｎＭＯＳのオン電流を大きく改善することを目的とするものである。
この実施例に係るコンタクトストップライナ膜は、窒素濃度の異なるシリコン窒化膜を順次積層形成してストレスの蓄積がチャネルに起きるようにしてトランジスタ特性を改善する。シリコン窒化膜の積層膜窒素濃度を非連続にして膜質を異なるように構成することにより、従来の窒素濃度が連続的な（コンタクトストップライナ膜として濃度が一様な）積層膜のときよりもストレス蓄積を多くすることができ、ｎＭＯＳの性能改善を図ることができる。コンタクトストップライナ膜を構成する複数層の前記シリコン窒化膜の窒素濃度は、上層ほど高くしても良いし、前記コンタクトストップライナ膜を構成する複数層の前記シリコン窒化膜の窒素濃度は、上層ほど低くしても良い。窒素濃度が異なるコンタクトストップライナ膜がランダムに積層されていても良い。ここで用いるシリコン窒化膜の窒素濃度の範囲は、５７．１４±１５ａｔｏｍｉｃ％である。プラズマＣＶＤ−ＳｉＮは、水素濃度が含まれている。
【００１８】
図４及び図５は、コンタクトストップライナ膜のｎＭＯＳに与える影響を説明する半導体基板の模式断面図及び特性図である。図４は、縦軸が半導体基板の高さ（ｎｍ／１０００）を表し、横軸が半導体基板の横方向の長さ（ｎｍ／１０００）を表している。図４の半導体基板１は、チャネル領域Ｃが形成された半導体基板１に形成されたゲート５と、ゲート側壁絶縁膜６とコンタクトストップライナ膜７が表示されている。図４の横軸は、チャネル領域Ｃの横方向の位置を示している。起点ａをゲート５直下のチャネル領域Ｃの所定の点に定め、この起点ａを０として半導体基板１の任意の位置を表示している。図５の縦軸は、半導体基板１に掛る引張り応力（ＭＰａ／１０００）を表し、横軸は、半導体基板１の起点ａからの位置をミクロン（ｍｉｃｒｏｎｓ）／１００で表している。特性図に示された特性曲線Ｐ０、Ｐ１、Ｐ２、Ｐ３は、半導体基板の任意の位置におけるストレス（引張り応力）を表している。
【００１９】
特性曲線Ｐ３は、この実施例で説明する図２のコンタクトストップライナ膜７の特性を示している。コンタクトストップライナ膜７は、膜厚５０ｎｍであり、５層のシリコン窒化膜７ａ〜７ｅから構成されている。シリコン窒化膜７ａ〜７ｅの膜厚は、１０ｎｍであり、窒素濃度は互いに相違している。シリコン窒化膜は、例えば、チャンバー内においてＣＶＤ法により条件を適宜変えながら連続的に成膜する。シリコン窒化膜は、ハロゲン化合物もしくは水素化物を材料として形成される。ハロゲン化物を用いたシリコン窒化膜の形成方法は、ＳｉＨ2 Ｃｌ2 、ＳｉＣｌ4 、ＮＨ3 及びＨ2 の反応で形成される。水素化物を用いたシリコン窒化膜の形成方法は、ＳｉＨ4 、ＮＨ3 及びＮ2 Ｈ4 の反応で形成される。
ＣＶＤ法は、形成条件により幾つかに分類される。成長音戸による区分では、低温成長法（常温から５００Ｃ゜）、中温成長（８００Ｃ゜以下）及び高温成長（１２００Ｃ゜）に分けられる。また、圧力による区分では、常圧ＣＶＤ（７６０Ｔｏｒｒ）及び低圧ＣＶＤ（０．１〜１０Ｔｏｒｒ）に分けられる。この他励起方法による区分では、紫外線励起ＣＶＤ及びプラズマ励起ＣＶＤに分けられる。これらの材料比率を適宜変えることによりシリコン窒化膜の窒素濃度を適宜変えることができる。
このコンタクトストップライナ膜７が与えるゲート５の直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ３の値に対応する。その時の値は、８１０ＭＰａである。特性曲線Ｐ２もこの実施例の他の例である。この他の例のコンタクトストップライナ膜は、膜厚５０ｎｍであり、２層のシリコン窒化膜から構成されている。シリコン窒化膜の膜厚は、２５ｎｍであり、窒素濃度は互いに相違している。このコンタクトストップライナ膜が与えるゲート直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ２の値に対応し、その時の値は、６８４ＭＰａである。
【００２０】
この実施例の引張り応力を比較例と比べる。比較例は、特性曲線Ｐ０及びＰ１である。特性曲線Ｐ０が示すコンタクトストップライナ膜は、１層のシリコン窒化膜から構成され、このシリコン窒化膜の膜厚は、３０ｎｍである。このコンタクトストップライナ膜が与えるゲート直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ０の値に対応し、その時の値は、５１０ＭＰａである。特性曲線Ｐ１が示すコンタクトストップライナ膜は、１層のシリコン窒化膜から構成され、このシリコン窒化膜の膜厚は、５０ｎｍである。このコンタクトストップライナ膜が与えるゲート直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ１の値に対応し、その時の値は、５６０ＭＰａである。
図５に示すように、従来の１層からなるコンタクトストップライナ膜に比較してこの実施例のコンタクトストップライナ膜では引張り応力が著しく向上する。
【実施例２】
【００２１】
次に、図３を参照して実施例２を説明する。
この実施例ではシリコン半導体基板として、４５度ノッチウエハを用いる。この半導体基板は、結晶方位［１００］であり、この結晶方位［１００］が半導体基板に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のチャネルと同じ結晶方向である。図３（ａ）は、チャネル方向［１１０］のＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のオン電流（Ｉon）特性の圧縮及び引張り応力に対する依存性を示す特性図、図３（ｂ）は、チャネル方向［１００］のＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のオン電流（Ｉon）特性の圧縮及び引張り応力に対する依存性を示す特性図である。縦軸は、オン電流（Ｉon）の改善率を示し、横軸は、右方が圧縮応力の強さを示し、左方が引張り応力の強さを示している。
図示のように、チャネル方向［１００］のＭＯＳＦＥＴは、チャネルに掛かるストレスに対してトランジスタ（Ｔｒ）特性に影響を及ぼす。ｎＭＯＳは、引張り応力が高くなるに従ってオン電流が改善し、圧縮応力が高くなるに従って、オン電流が劣化する。ｐＭＯＳは、引張り応力、圧縮応力に対してオン電流は変化しない。通常は、ｎＭＯＳの引張り応力が最も高い状態でＭＯＳＦＥＴのトランジスタ特性を設定する。
【００２２】
本発明を説明するこの実施例では新規な構造のコンタクトストップライナ膜を用いることにより、ストレスを高くして、特にｎＭＯＳのオン電流を大きく改善することを目的とするものである。
この実施例に係るコンタクトストップライナ膜は、窒素濃度の異なるシリコン窒化膜を順次積層形成してストレスの蓄積がチャネルに起きるようにしてトランジスタ特性を改善する。シリコン窒化膜の積層膜窒素濃度を非連続にすることにより、従来の窒素濃度が連続的な（コンタクトストップライナ膜として濃度が一様な）積層膜のときよりもストレス蓄積を多くすることができ、ｎＭＯＳの性能改善を図ることができる。
ウエハ上にＭＯＳＦＥＴ（チャネル方向は、［１００］）を形成し、その上方にコンタクトエッチングのストップ膜を成膜する。その際、窒素濃度の異なる窒化膜を積層に順番に形成してストレスの蓄積がチャネルに起きるようにすることができる。また、チャネル方向が［１００］方向のＭＯＳＦＥＴを用いることができる。
【図面の簡単な説明】
【００２３】
【図１】実施例１に係る半導体装置の概略断面図。
【図２】図１の半導体装置の一部を拡大した部分断面図。
【図３】半導体基板に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）の特性（オン電流（Ｉon））の圧縮及び引張り応力に対する依存性を示す特性図。
【図４】図１及び図２の半導体装置のトランジスタのチャネル領域を拡大した部分断面を示すシュミレーション図。
【図５】図４のトランジスタのチャネル領域に掛かるストレス（応力）を示す特性図。
【符号の説明】
【００２４】
１・・・半導体基板
２・・・素子分離領域（ＳＴＩ）
３・・・ソース領域
３′・・・ドレイン領域
４、４′・・・ニッケルシリサイド層
５、５′・・・ゲート
６、６′・・・ゲート側壁絶縁膜
７・・・コンタクトストップライナ膜
７ａ〜７ｅ・・・シリコン窒化膜
８、９、１０・・・層間絶縁膜
１１、１２、１３・・・配線
１４、１５・・・接続配線
１６、１６′・・・ゲート絶縁膜
【技術分野】
【０００１】
本発明は、半導体基板にＭＯＳＦＥＴが形成され、絶縁膜としてシリコン窒化膜から構成されたコンタクトストップライナ膜が形成された半導体装置に関するものである。
【背景技術】
【０００２】
従来のＭＯＳＦＥＴを備えた半導体装置は、半導体基板上にＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜を備えている。通常、コンタクトストップライナ膜は、シリコン窒化膜から構成されている。半導体基板上には、コンタクトストップライナ膜を被覆するようにシリコン酸化膜などの層間絶縁膜が形成され、この層間絶縁膜上には、配線が形成される。配線は、層間絶縁膜及びコンタクトストップライナ膜に形成されたコンタクト孔を介して、接続配線によりＭＯＳＦＥＴのソース領域もしくはドレイン領域と電気的に接続されている。このコンタクトストップライナ膜は、層間絶縁膜をエッチングしてコンタクト孔を形成する際のエッチングストッパーとして用いられ、半導体装置の形成後は層間絶縁膜として用いられる。
【０００３】
エッチング時にエッチングストッパとして用いられるコンタクトストップライナ膜には、通常シリコン窒化膜が用いられている。また、シリコンなどの半導体基板（ウエハ）のチャネル（channel ）方向が（１１０）の場合、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）とｐ型ＭＯＳＦＥＴのストレスをかけたときの改善方向が一致しないために、双方の性能の両立を図ることができない。また、シリコンなどの半導体基板のチャネル方向が（１００）の場合、ｎ型ＭＯＳＦＥＴ（ｎＭＯＳ）とｐ型ＭＯＳＦＥＴ（ｐＭＯＳ）のストレスをかけたとき、ｎＭＯＳの場合は引張り応力を与えた時に特性（オン電流）が改善され、圧縮応力を与えた時には改善されない。ｐＭＯＳの場合は引張り応力を与えた時にも圧縮応力を与えた時にも特性改善はなされない。
【０００４】
特許文献１に開示された半導体装置は、ＳＡＣ技術を適用した積層スペーサ構造のＣＭＯＳデバイスであって、ソース、ドレイン間のショート等を防ぎ、さらにｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとの電流駆動能力のバランスを確保することが記載されている。層間絶縁膜に形成されるコンタクトホールのエッチングストッパ層を熱ＣＶＤ法で堆積されるシリコン窒化膜とプラズマＣＶＤ法で堆積されるシリコン窒化膜とからなる積層膜で構成されている。
【特許文献１】特開平２００３−６０２０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような問題を解決するためになされたものであり、半導体基板としてのシリコンに形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利なストレスをかけることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の一態様は、半導体基板と、前記半導体基板に形成された少なくとも１つのＭＯＳＦＥＴと、前記半導体基板上に、前記ＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜とを具備し、前記コンタクトストップライナ膜は、窒素濃度が互いに異なる複数層のシリコン窒化膜から構成されていることを特徴としている。
【発明の効果】
【０００７】
半導体基板としてのシリコンに形成されるｐ型ＭＯＳＦＥＴにストレスの影響を与え難い結晶方向が［１００］方向のチャネルを形成することができる４５度ノッチウエハを使用してもｎ型ＭＯＳＦＥＴに有利な高いストレスをかけることができる。
【発明を実施するための最良の形態】
【０００８】
以下、実施例を参照して発明の実施の形態を説明する。
本発明は、半導体基板に形成されるコンタクトストップライナ膜として窒素濃度の異なる複数層のシリコン窒化膜を用いることにより、窒素濃度が同じである複数層のシリコン窒化膜を用いるよりも高いストレス蓄積をすることができ、ＭＯＳＦＥＴ、とくにｎ型ＭＯＳＦＥＴの、例えば、オン電流を改善するなどの半導体性能改善を図ることができるものである。
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【０００９】
まず、図１乃至図５を参照して実施例１を説明する。
図１は、この実施例に係る半導体装置の概略断面図、図２は、図１の半導体装置の一部を拡大した部分断面図、図３は、半導体基板に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）の特性（オン電流（Ｉon））の圧縮及び引張り応力に対する依存性を示す特性図、図４は、図１及び図２の半導体装置のトランジスタのチャネル領域を拡大した部分断面図、図５は、図４のトランジスタのチャネル領域に掛かるストレス（応力）を示す特性図である。
【００１０】
半導体基板１は、例えば、ｐ型シリコンからなり、表面領域に形成された素子分離領域（ＳＴＩ：Shallow Trench Isolation）２に区画された素子領域にトランジスタ（ｐ型もしくはｎ型ＭＯＳＦＥＴ）が形成されている。素子領域にはＭＯＳＦＥＴを構成する１対のｎ型不純物拡散領域が形成されているこの領域は、それぞれソース領域３及びドレイン領域３′として用いられる。ソース／ドレイン領域３、３′間上にはゲート絶縁膜１６を介してポリシリコンなどからなるゲート５が形成されている。ゲート５の側面にはシリコン酸化膜などの絶縁物からなるゲート側壁６が形成されている。ゲート側壁６は、例えば、ＣＶＤ(Chemical Vapor Deposition) などにより形成される。このＭＯＳＦＥＴは、ソース／ドレイン領域３、３′は、トランジスタの縮小化に対応すべく抵抗が低減されている。そのためにソース／ドレイン領域３、３′表面が、例えばニッケルシリサイド層４、４′などのように、シリサイド化されている。
【００１１】
半導体基板１は、素子領域及び素子分離領域２共にコンタクトストップライナ膜７により覆われている。このコンタクトストップライナ膜は、層間絶縁膜としても用いられるが、半導体装置を構成する配線を支持する層間絶縁膜をエッチング加工する際のエッチングストッパーとして用いられる。通常はシリコン窒化膜（ＳｉＮ）を用いる。シリコン窒化膜は、化学量論的にはＳｉ2 Ｎ4 で表されるが、実際の膜の窒素濃度は一定ではないのでＳｉＮと表現される。しかし、Ｓｉx Ｎy と表現するのが適切である。コンタクトストップライナ膜７は、例えば、ＣＶＤ法により形成される。層間絶縁膜８〜１０としては、例えば、シリコン酸化膜、ＰＳＧ(Phospho-Silicate Glass)膜等が用いられる。
【００１２】
コンタクトストップライナ膜７の表面上には、シリコン酸化膜などの層間絶縁膜８がＣＶＤ法などにより形成される。層間絶縁膜８の表面は、ＣＭＰ(Chemical Mechanical Polishing) 法などにより平坦化される。平坦化された層間絶縁膜８の表面は、エッチング処理によりＭＯＳＦＥＴのソース／ドレイン領域に接するコンタクト孔を開け、配線溝を形成する。このコンタクト孔を形成する際にコンタクトストップライナ膜７は、エッチングの終了を制御するエッチングストッパーとして用いられる。配線溝やコンタクト孔にはアルミニウム、銅、銅合金、タングステンなどの配線材料を埋め込んで第１の配線１１を形成し、第１の配線１１とソース領域３もしくはドレイン領域３′とを電気的に接続する接続配線１５を形成する。
【００１３】
層間絶縁膜８表面上には、シリコン酸化膜などの層間絶縁膜９がＣＶＤ法などにより形成される。層間絶縁膜９の表面は、ＣＭＰ法などにより平坦化される。平坦化された層間絶縁膜９の表面は、エッチング処理により第２の配線１２がパターニング形成される。図示はしないが、必要に応じて層間絶縁膜９にコンタクト孔を形成し、第２の配線１２と第１の配線１１とを電気的に接続する接続配線をこのコンタクト孔に埋め込むことができる。
層間絶縁膜９表面上には、シリコン酸化膜などの層間絶縁膜１０がＣＶＤ法などにより形成される。層間絶縁膜１０の表面は、ＣＭＰ法などにより平坦化される。平坦化された層間絶縁膜１０の表面は、エッチング処理により配線溝を形成し、第２の配線１２に接するコンタクト孔を開ける。配線溝やコンタクト孔にはアルミニウム、銅、銅合金、タングステンなどの配線材料を埋め込んで第３の配線１３を形成し、第２の配線１２と第３の配線１３とを電気的に接続する接続配線１４を形成する。
【００１４】
ここで説明したコンタクトストップライナ膜７の構造がこの実施例の特徴である。図２は、コンタクトストップライナ膜の構造を詳細に説明した半導体装置の断面を示す図である。図２の半導体基板１にはＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）が示されている。ｎＭＯＳは、ゲート５、ゲート側壁絶縁膜６及びゲート絶縁膜１６を備え、図１に示されたＭＯＳＦＥＴである。ｐＭＯＳは、ゲート５′、ゲート側壁絶縁膜６′及びゲート絶縁膜１６′を備えたＭＯＳＦＥＴである。図２の半導体基板１は、矢印の方向が結晶方位［１１０］であり、この結晶方位［１１０］が半導体基板１に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のチャネルと同じ結晶方向である。
【００１５】
このＭＯＳＦＥＴの上にコンタクトエッチングのストップであるコンタクトストップライナ膜７を成膜する。この実施例では、コンタクトストップライナ膜７は５層に積層されたシリコン窒化膜７ａ、７ｂ、７ｃ、７ｄ、７ｅから構成される。この積層されたシリコン窒化膜７ａ〜７ｅは、それぞれ隣接するシリコン窒化膜の窒素濃度が異なるように構成されている。即ち、複数層のシリコン窒化膜の窒素濃度は、上層ほど高いようにしても良く、上層ほど低いようにしても良く、あるいは、窒素濃度がランダムに異なるようにしても良い。
【００１６】
コンタクトストップライナ膜７は、ＭＯＳＦＥＴを被覆するものであり、このＭＯＳＦＥＴのチャネルにストレス（圧縮応力もしくは引張り応力）を与えてトランジスタ特性に影響を与える。図３（ａ）は、チャネル方向［１１０］のＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のオン電流（Ｉon）特性の圧縮及び引張り応力に対する依存性を示す特性図である。縦軸は、オン電流（Ｉon）の改善率を示し、横軸は、右方が圧縮応力の強さを示し、左方が引張り応力の強さを示している。図示のように、チャネル方向［１１０］のＭＯＳＦＥＴは、チャネルに掛かるストレスに対してトランジスタ（Ｔｒ）特性に影響を及ぼす。ｎＭＯＳは、引張り応力が高くなるに従ってオン電流が改善し、圧縮応力が高くなるに従って、オン電流が劣化する。ｐＭＯＳは、引張り応力が高くなるに従ってオン電流が劣化し、圧縮応力が高くなるに従ってオン電流が改善する。通常は、ｎＭＯＳの引張り応力が最も高い状態でＭＯＳＦＥＴのトランジスタ特性を設定する。
【００１７】
本発明を説明するこの実施例では新規な構造のコンタクトストップライナ膜を用いることにより、ストレスを高くして、特にｎＭＯＳのオン電流を大きく改善することを目的とするものである。
この実施例に係るコンタクトストップライナ膜は、窒素濃度の異なるシリコン窒化膜を順次積層形成してストレスの蓄積がチャネルに起きるようにしてトランジスタ特性を改善する。シリコン窒化膜の積層膜窒素濃度を非連続にして膜質を異なるように構成することにより、従来の窒素濃度が連続的な（コンタクトストップライナ膜として濃度が一様な）積層膜のときよりもストレス蓄積を多くすることができ、ｎＭＯＳの性能改善を図ることができる。コンタクトストップライナ膜を構成する複数層の前記シリコン窒化膜の窒素濃度は、上層ほど高くしても良いし、前記コンタクトストップライナ膜を構成する複数層の前記シリコン窒化膜の窒素濃度は、上層ほど低くしても良い。窒素濃度が異なるコンタクトストップライナ膜がランダムに積層されていても良い。ここで用いるシリコン窒化膜の窒素濃度の範囲は、５７．１４±１５ａｔｏｍｉｃ％である。プラズマＣＶＤ−ＳｉＮは、水素濃度が含まれている。
【００１８】
図４及び図５は、コンタクトストップライナ膜のｎＭＯＳに与える影響を説明する半導体基板の模式断面図及び特性図である。図４は、縦軸が半導体基板の高さ（ｎｍ／１０００）を表し、横軸が半導体基板の横方向の長さ（ｎｍ／１０００）を表している。図４の半導体基板１は、チャネル領域Ｃが形成された半導体基板１に形成されたゲート５と、ゲート側壁絶縁膜６とコンタクトストップライナ膜７が表示されている。図４の横軸は、チャネル領域Ｃの横方向の位置を示している。起点ａをゲート５直下のチャネル領域Ｃの所定の点に定め、この起点ａを０として半導体基板１の任意の位置を表示している。図５の縦軸は、半導体基板１に掛る引張り応力（ＭＰａ／１０００）を表し、横軸は、半導体基板１の起点ａからの位置をミクロン（ｍｉｃｒｏｎｓ）／１００で表している。特性図に示された特性曲線Ｐ０、Ｐ１、Ｐ２、Ｐ３は、半導体基板の任意の位置におけるストレス（引張り応力）を表している。
【００１９】
特性曲線Ｐ３は、この実施例で説明する図２のコンタクトストップライナ膜７の特性を示している。コンタクトストップライナ膜７は、膜厚５０ｎｍであり、５層のシリコン窒化膜７ａ〜７ｅから構成されている。シリコン窒化膜７ａ〜７ｅの膜厚は、１０ｎｍであり、窒素濃度は互いに相違している。シリコン窒化膜は、例えば、チャンバー内においてＣＶＤ法により条件を適宜変えながら連続的に成膜する。シリコン窒化膜は、ハロゲン化合物もしくは水素化物を材料として形成される。ハロゲン化物を用いたシリコン窒化膜の形成方法は、ＳｉＨ2 Ｃｌ2 、ＳｉＣｌ4 、ＮＨ3 及びＨ2 の反応で形成される。水素化物を用いたシリコン窒化膜の形成方法は、ＳｉＨ4 、ＮＨ3 及びＮ2 Ｈ4 の反応で形成される。
ＣＶＤ法は、形成条件により幾つかに分類される。成長音戸による区分では、低温成長法（常温から５００Ｃ゜）、中温成長（８００Ｃ゜以下）及び高温成長（１２００Ｃ゜）に分けられる。また、圧力による区分では、常圧ＣＶＤ（７６０Ｔｏｒｒ）及び低圧ＣＶＤ（０．１〜１０Ｔｏｒｒ）に分けられる。この他励起方法による区分では、紫外線励起ＣＶＤ及びプラズマ励起ＣＶＤに分けられる。これらの材料比率を適宜変えることによりシリコン窒化膜の窒素濃度を適宜変えることができる。
このコンタクトストップライナ膜７が与えるゲート５の直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ３の値に対応する。その時の値は、８１０ＭＰａである。特性曲線Ｐ２もこの実施例の他の例である。この他の例のコンタクトストップライナ膜は、膜厚５０ｎｍであり、２層のシリコン窒化膜から構成されている。シリコン窒化膜の膜厚は、２５ｎｍであり、窒素濃度は互いに相違している。このコンタクトストップライナ膜が与えるゲート直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ２の値に対応し、その時の値は、６８４ＭＰａである。
【００２０】
この実施例の引張り応力を比較例と比べる。比較例は、特性曲線Ｐ０及びＰ１である。特性曲線Ｐ０が示すコンタクトストップライナ膜は、１層のシリコン窒化膜から構成され、このシリコン窒化膜の膜厚は、３０ｎｍである。このコンタクトストップライナ膜が与えるゲート直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ０の値に対応し、その時の値は、５１０ＭＰａである。特性曲線Ｐ１が示すコンタクトストップライナ膜は、１層のシリコン窒化膜から構成され、このシリコン窒化膜の膜厚は、５０ｎｍである。このコンタクトストップライナ膜が与えるゲート直下の引張り応力は、図５の起点ａの位置における特性曲線Ｐ１の値に対応し、その時の値は、５６０ＭＰａである。
図５に示すように、従来の１層からなるコンタクトストップライナ膜に比較してこの実施例のコンタクトストップライナ膜では引張り応力が著しく向上する。
【実施例２】
【００２１】
次に、図３を参照して実施例２を説明する。
この実施例ではシリコン半導体基板として、４５度ノッチウエハを用いる。この半導体基板は、結晶方位［１００］であり、この結晶方位［１００］が半導体基板に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のチャネルと同じ結晶方向である。図３（ａ）は、チャネル方向［１１０］のＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のオン電流（Ｉon）特性の圧縮及び引張り応力に対する依存性を示す特性図、図３（ｂ）は、チャネル方向［１００］のＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）のオン電流（Ｉon）特性の圧縮及び引張り応力に対する依存性を示す特性図である。縦軸は、オン電流（Ｉon）の改善率を示し、横軸は、右方が圧縮応力の強さを示し、左方が引張り応力の強さを示している。
図示のように、チャネル方向［１００］のＭＯＳＦＥＴは、チャネルに掛かるストレスに対してトランジスタ（Ｔｒ）特性に影響を及ぼす。ｎＭＯＳは、引張り応力が高くなるに従ってオン電流が改善し、圧縮応力が高くなるに従って、オン電流が劣化する。ｐＭＯＳは、引張り応力、圧縮応力に対してオン電流は変化しない。通常は、ｎＭＯＳの引張り応力が最も高い状態でＭＯＳＦＥＴのトランジスタ特性を設定する。
【００２２】
本発明を説明するこの実施例では新規な構造のコンタクトストップライナ膜を用いることにより、ストレスを高くして、特にｎＭＯＳのオン電流を大きく改善することを目的とするものである。
この実施例に係るコンタクトストップライナ膜は、窒素濃度の異なるシリコン窒化膜を順次積層形成してストレスの蓄積がチャネルに起きるようにしてトランジスタ特性を改善する。シリコン窒化膜の積層膜窒素濃度を非連続にすることにより、従来の窒素濃度が連続的な（コンタクトストップライナ膜として濃度が一様な）積層膜のときよりもストレス蓄積を多くすることができ、ｎＭＯＳの性能改善を図ることができる。
ウエハ上にＭＯＳＦＥＴ（チャネル方向は、［１００］）を形成し、その上方にコンタクトエッチングのストップ膜を成膜する。その際、窒素濃度の異なる窒化膜を積層に順番に形成してストレスの蓄積がチャネルに起きるようにすることができる。また、チャネル方向が［１００］方向のＭＯＳＦＥＴを用いることができる。
【図面の簡単な説明】
【００２３】
【図１】実施例１に係る半導体装置の概略断面図。
【図２】図１の半導体装置の一部を拡大した部分断面図。
【図３】半導体基板に形成されたＭＯＳＦＥＴ（ｐＭＯＳ及びｎＭＯＳ）の特性（オン電流（Ｉon））の圧縮及び引張り応力に対する依存性を示す特性図。
【図４】図１及び図２の半導体装置のトランジスタのチャネル領域を拡大した部分断面を示すシュミレーション図。
【図５】図４のトランジスタのチャネル領域に掛かるストレス（応力）を示す特性図。
【符号の説明】
【００２４】
１・・・半導体基板
２・・・素子分離領域（ＳＴＩ）
３・・・ソース領域
３′・・・ドレイン領域
４、４′・・・ニッケルシリサイド層
５、５′・・・ゲート
６、６′・・・ゲート側壁絶縁膜
７・・・コンタクトストップライナ膜
７ａ〜７ｅ・・・シリコン窒化膜
８、９、１０・・・層間絶縁膜
１１、１２、１３・・・配線
１４、１５・・・接続配線
１６、１６′・・・ゲート絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された少なくとも１つのＭＯＳＦＥＴと、
前記半導体基板上に、前記ＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜とを具備し、
前記コンタクトストップライナ膜は、窒素濃度が互いに異なる複数層のシリコン窒化膜から構成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板上に、前記コンタクトストップライナ膜を被覆するように層間絶縁膜が形成され、前記層間絶縁膜上には、配線が形成され、前記配線は、前記層間絶縁膜及び前記コンタクトストップライナ膜に形成されたコンタクト孔を介して、前記ＭＯＳＦＥＴのソース領域もしくはドレイン領域に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴ又はｐ型ＭＯＳＦＥＴあるいはｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを含むことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ＭＯＳＦＥＴのチャネル方向は、前記半導体基板のシリコンの結晶方向［１１０］と同じであることを特徴とする請求項１乃至請求項３のいずれかであることを特徴とする半導体装置。
【請求項５】
前記ＭＯＳＦＥＴのチャネル方向は、前記半導体基板のシリコンの結晶方向［１００］と同じであることを特徴とする請求項１乃至請求項３のいずれかであることを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板に形成された少なくとも１つのＭＯＳＦＥＴと、
前記半導体基板上に、前記ＭＯＳＦＥＴを被覆するように形成されたコンタクトストップライナ膜とを具備し、
前記コンタクトストップライナ膜は、窒素濃度が互いに異なる複数層のシリコン窒化膜から構成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板上に、前記コンタクトストップライナ膜を被覆するように層間絶縁膜が形成され、前記層間絶縁膜上には、配線が形成され、前記配線は、前記層間絶縁膜及び前記コンタクトストップライナ膜に形成されたコンタクト孔を介して、前記ＭＯＳＦＥＴのソース領域もしくはドレイン領域に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴ又はｐ型ＭＯＳＦＥＴあるいはｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを含むことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記ＭＯＳＦＥＴのチャネル方向は、前記半導体基板のシリコンの結晶方向［１１０］と同じであることを特徴とする請求項１乃至請求項３のいずれかであることを特徴とする半導体装置。
【請求項５】
前記ＭＯＳＦＥＴのチャネル方向は、前記半導体基板のシリコンの結晶方向［１００］と同じであることを特徴とする請求項１乃至請求項３のいずれかであることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−１７２０９５（Ｐ２００８−１７２０９５Ａ）
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願番号】特願２００７−４８９５（Ｐ２００７−４８９５）
【出願日】平成１９年１月１２日（２００７．１．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年７月２４日（２００８．７．２４）
【国際特許分類】
【出願日】平成１９年１月１２日（２００７．１．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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