半導体装置
【課題】カラーフィルタに含まれる不純物による汚染の問題を解決する。
【解決手段】薄膜トランジスタと、薄膜トランジスタに電気的に接続されるソース電極及
びドレイン電極と、薄膜トランジスタ、ソース電極及びドレイン電極上の第１の絶縁膜と
、第１の絶縁膜上のカラーフィルタと、カラーフィルタ上の第２の絶縁膜と、第２の絶縁
膜上の画素電極とを有し、第１の絶縁膜は窒化シリコンを有し、カラーフィルタは第１の
開口部を有し、第２の絶縁膜は第２の開口部を有し、第２の開口部は第１の開口部の内側
に設けられ、画素電極は、第１の開口部及び第２の開口部を介してソース電極及びドレイ
ン電極の一方に電気的に接続され、カラーフィルタは、画素電極、ソース電極及びドレイ
ン電極に接触しない。
【解決手段】薄膜トランジスタと、薄膜トランジスタに電気的に接続されるソース電極及
びドレイン電極と、薄膜トランジスタ、ソース電極及びドレイン電極上の第１の絶縁膜と
、第１の絶縁膜上のカラーフィルタと、カラーフィルタ上の第２の絶縁膜と、第２の絶縁
膜上の画素電極とを有し、第１の絶縁膜は窒化シリコンを有し、カラーフィルタは第１の
開口部を有し、第２の絶縁膜は第２の開口部を有し、第２の開口部は第１の開口部の内側
に設けられ、画素電極は、第１の開口部及び第２の開口部を介してソース電極及びドレイ
ン電極の一方に電気的に接続され、カラーフィルタは、画素電極、ソース電極及びドレイ
ン電極に接触しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
【０００４】
例えば、液晶表示装置においてはマトリクス状に配列された画素マトリクス回路を個々
に制御する画素マトリクス回路、画素マトリクス回路を制御するドライバー回路、さらに
外部からのデータ信号を処理するロジック回路（プロセッサ回路やメモリ回路など）等の
あらゆる電気回路にＴＦＴを応用する試みがなされている。
【０００５】
従来、上記ＴＦＴの配線材料としては、Ａｌ、Ｔａ、Ｔｉ等の導電材料が用いられてい
る。そして、陽極酸化工程によって上記導電材料からなる電極表面に高抵抗を有する陽極
酸化膜を形成して、電極の表面を保護し、半導体装置の電極間を絶縁する方法が知られて
いる。
【０００６】
従来の陽極酸化の方法は、まず、絶縁表面上に形成された陽極酸化可能な材料からなる
電極に対して、直流電源の陽極を接続し、白金からなる陰極電極を直流電極の陰極に接続
し、電極及び陰極電極を陽極酸化液中に浸し、両者間に直流電圧を印加して陽極酸化が行
われていた。
【０００７】
一般的には陽極と陰極間に流れる電流及び電圧は以下に示すように変化させる。
【０００８】
図２６に示すように、従来は、まず任意の期間において電流値が一定になるように制御
した（この状態を定電流状態と呼ぶ）。すると、金属配線上に陽極酸化膜が形成されはじ
め、膜厚が厚くなるに従って、電極の抵抗が高くなり、電圧値が次第に増加する。なお、
定電流状態において、陽極酸化膜の膜厚は、電圧値と比例する。
【０００９】
次に、任意の電圧値（到達電圧）に到達したところで、今度は電圧が一定になるように
制御した（この状態を定電圧状態と呼ぶ）。すると、電流量は下がり始め、数十分間その
電圧値を維持し、その後、陽極酸化工程を終了させていた。図示しないが終了時、電圧は
ゼロとなる。
【００１０】
このように、従来では膜質および均一性の優れた陽極酸化膜を形成するために、定電流
状態から定電圧状態に移行させる工程を用いていた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、陽極酸化可能な材料と密着性の悪い材料膜上に陽極酸化可能な材料からなる配
線を形成した後、従来の陽極酸化を行った場合、配線の剥がれ、破壊等の問題が生じてい
た。特に、半導体装置の微細化、多層化に伴い、平坦性の優れた層間絶縁膜として近年用
いられるようになってきた樹脂膜は、陽極酸化可能な材料と密着性が不良であり膜剥がれ
が生じる場合が多かった。図２７には、その一例としてポリイミド樹脂膜４１０１上にア
ルミニウムからなる電極４１０２を形成した後、従来の方法を用いて陽極酸化を行った場
合、膜剥がれが生じた例を示す。
【００１２】
図２７に示した膜剥がれは、特に電極４１０２の端部において、均一な陽極酸化が行われ
ず陽極酸化工程において、溶液が電極４１０２の端部下部に廻り込み（しみ込み）、陽極
酸化膜４１０３が電極４１０２の端部下部に形成されることが原因の一つと考えられる。
この廻り込み量（しみ込み量）Ｘが大きければ大きいほど膜剥がれが顕著に見られた。本
明細書において、電極４１０２が樹脂膜と接している箇所から、陽極酸化膜４１０３の側
面までの距離をＸａとし、電極側面に形成された陽極酸化膜４１０３の膜厚をＸｂとした
場合、ＸａからＸｂを差し引いた距離を「廻り込み量Ｘ」と定義している。図２７におい
ては、廻り込み量Ｘ＝Ｘａ−Ｘｂ＝約０．６μｍ〜０．７μｍ程度となっている。
【００１３】
そこで、密着性の悪い材料膜上に設けられた電極に陽極酸化を行っても膜剥がれ等が生
じない新規な陽極酸化工程が要求されていた。
【００１４】
本願発明は、その様な要求に答えるものであり、ＡＭ−ＬＣＤに代表される電気光学装置
の各回路の配線として、本願発明の新規な陽極酸化工程により膜厚が均一な陽極酸化膜を
表面に有する電極を用い、高い信頼性を有する電気光学装置を提供することを課題とする
。
【００１５】
特に、樹脂上に設けられた電極の陽極酸化膜を誘電体とする容量を有する電気光学装置を
提供することを課題とする。
【課題を解決するための手段】
【００１６】
本明細書で開示する発明の構成は、有機樹脂膜上に第１の電極と、該第１の電極の表面の
少なくとも一部に酸化膜と、該酸化膜の少なくとも一部を覆って第２の電極とからなる容
量を備えていることを特徴とする半導体装置である。
【００１７】
また、他の発明の構成は、有機樹脂膜上に無機膜と、該無機膜上に第１の電極と、該第
１の電極の表面の少なくとも一部に酸化膜と、該酸化膜の少なくとも一部を覆って第２の
電極とからなる容量を備えていることを特徴とする半導体装置である。
【００１８】
上記構成において、前記無機膜はスパッタ法により形成されたことを特徴としている。
【００１９】
また、上記各構成において、前記第１の電極は陽極酸化可能な材料からなることを特徴と
している。
【００２０】
また、上記各構成において、前記第１の電極の端部における酸化膜の廻り込み量Ｘが０
．５μｍ以下であることを特徴としている。
【００２１】
好ましくは、前記第１の電極の端部における酸化膜の廻り込み量Ｘが０．１μｍ以下で
あるとよい。
【００２２】
また、他の発明の構成は、 基板上に画素マトリクス回路を少なくとも含む半導体装置
において、前記画素マトリクス回路の保持容量は、有機樹脂膜の上に設けられた遮蔽膜と
、該遮蔽膜の酸化膜と、該酸化膜の上に設けられた画素電極とで形成されていることを特
徴とする半導体装置である。
【００２３】
また、他の発明の構成は、 同一基板上に画素マトリクス回路とドライバー回路とを少
なくとも含む半導体装置において、 前記ドライバー回路を形成するｎチャネル型ＴＦＴ
のＬＤＤ領域は、少なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート配線と重
なるように配置され、 前記画素マトリクス回路を形成する画素ＴＦＴのＬＤＤ領域は、
該画素ＴＦＴのゲート配線と重ならないように配置され、 前記画素マトリクス回路の保
持容量は有機樹脂膜の上に設けられた遮蔽膜と、該遮蔽膜の酸化膜と、画素電極とで形成
されており、前記ドライバー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記
画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれることを特
徴とする半導体装置である。
【００２４】
また、上記構成において、前記遮蔽膜は陽極酸化可能な材料からなることを特徴としてい
る。
【００２５】
また、好ましくは前記遮蔽膜の端部において、酸化膜の廻り込み量Ｘが０．５μｍ以下で
あるとよい。
【００２６】
また、上記各構成において、前記画素マトリクス回路は、カラーフィルターで平坦化さ
れていることを特徴としている。
【００２７】
また、上記各構成において、前記画素電極は透明導電膜からなることを特徴としている。
【００２８】
また、上記各構成において、前記画素電極は反射性を有する材料からなることを特徴とし
ている。
【００２９】
また、上記構造を実現するための発明の構成は、 ＴＦＴの上方に樹脂膜を形成する工
程と、 前記樹脂膜上に第１の電極を形成する工程と、前記第１の電極の酸化膜を形成す
る工程と、前記酸化膜を少なくとも一部を覆って第２の電極を形成する工程とを有し、容
量が前記第１の電極と、前記第１の電極の酸化膜と、前記第２の電極とで形成されること
を特徴とする半導体装置の作製方法である。
【００３０】
また、他の発明の構成は、 ＴＦＴの上方に樹脂膜を形成する工程と、前記樹脂膜上に
無機膜を形成する工程と、 前記無機膜上に第１の電極を形成する工程と、前記第１の電
極の酸化膜を形成する工程と、前記酸化膜を少なくとも一部を覆って第２の電極を形成す
る工程とを有し、 容量が前記第１の電極と、前記第１の電極の酸化膜と、前記第２の電
極とで形成されることを特徴とする半導体装置の作製方法である。
【００３１】
また、上記構成において、前記樹脂膜上に無機膜を形成する工程はスパッタ法により形
成することを特徴としている。
【００３２】
また、上記各構成において、前記第１の電極の酸化膜を形成する工程は、印加電圧／給
電時間が１１Ｖ／ｍｉｎ以上とする陽極酸化工程であることを特徴としている。
【００３３】
また、他の発明の構成は、 同一基板上に画素マトリクス回路とドライバー回路とを少
なくとも含む半導体装置の作製方法において、 前記ドライバー回路を形成するｎチャネ
ル型ＴＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ソース領
域またはドレイン領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成する工程と、
前記ドライバー回路を形成するｐチャネル型ＴＦＴの活性層に、チャネル形成領域、ソー
ス領域およびドレイン領域を形成する工程と、前記画素マトリクス回路を形成する画素Ｔ
ＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ソース領域また
はドレイン領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成する工程と、 前記ド
ライバー回路を形成するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ並びに前記画素マト
リクス回路を形成する画素ＴＦＴの上方に有機樹脂膜でなる層間絶縁膜を形成する工程と
、 前記層間絶縁膜上に遮蔽膜を形成する工程と、 前記遮蔽膜の表面に該遮蔽膜の酸化
膜を形成する工程と、 前記遮蔽膜の酸化膜に接し、且つ前記遮蔽膜に重なるようにして
画素電極を形成する工程と、を有し、 前記ドライバー回路を形成するｎチャネル型ＴＦ
ＴのＬＤＤ領域は、少なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート配線に
重なって配置され、 前記画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線に重な
らないように配置され、前記ドライバー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域
には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が添加さ
れることを特徴とする半導体装置の作製方法である。
【００３４】
また、上記構成において、前記遮蔽膜の酸化膜を形成する工程は、印加電圧／給電時間
が１１Ｖ／ｍｉｎ以上とする陽極酸化工程であることを特徴としている。
【００３５】
また、他の発明の構成は、 基板上に画素マトリクス回路を少なくとも含む半導体装置に
おいて、前記画素マトリクス回路は、カラーフィルターで平坦化されていることを特徴と
する半導体装置である。
【発明の効果】
【００３６】
本願発明を用いることにより、ＡＭ−ＬＣＤに代表される電気光学装置の各回路に用いら
れる絶縁膜、特に樹脂膜上に形成された電極の表面を陽極酸化膜で覆うことによって、廻
り込み量Ｘが０．５μｍ以下、好ましくは０．１μｍ以下とすることができ、密着性の優
れた電極を有する信頼性の高い半導体装置を作製することができた。
【００３７】
また、ＡＭ−ＬＣＤに代表される電気光学装置の画素マトリクス回路において、小さい面
積で大きなキャパシティを有する保持容量を形成することができる。従って、対角１イン
チ以下のＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保す
ることが可能となった。加えて、陽極酸化膜の廻り込み量Ｘが０．５μｍ以下、好ましく
は０．１μｍ以下であるため、その上に形成する画素電極のカバレッジも良好とすること
ができ、歩留まりも向上できた。
【図面の簡単な説明】
【００３８】
【図１】陽極酸化（本発明）によるＳＥＭ写真図およびその模式図。
【図２】陽極酸化工程における印加電圧と電流の関係を示す図（本発明）。
【図３】ＡＭ−ＬＣＤの作製工程を示す図。
【図４】ＡＭ−ＬＣＤの作製工程を示す図。
【図５】ＡＭ−ＬＣＤの作製工程を示す図。
【図６】アクティブマトリクス型液晶表示装置の断面構造図
【図７】保持容量の構成を示す断面図。
【図８】画素マトリクス回路の作製工程を示す図。
【図９】画素マトリクス回路の上面図を示す図。
【図１０】保持容量の構成を示す断面図。
【図１１】保持容量の構成を示す断面図。
【図１２】アルミニウム膜の吸光度を示す図。
【図１３】ＡＭ−ＬＣＤの回路ブロック図。
【図１４】ＡＭ−ＬＣＤの外観を示す図。
【図１５】結晶質半導体膜の作製工程を示す断面図。
【図１６】結晶質半導体膜の作製工程を示す断面図。
【図１７】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図１８】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図１９】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２０】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２１】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２２】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２３】画素マトリクス回路とドライバー回路の構成を示す図。
【図２４】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図２５】電子機器の一例を示す図。
【図２６】陽極酸化工程における印加電圧と電流の関係を示す図（比較例）。
【図２７】陽極酸化（比較例）によるＳＥＭ写真図およびその模式図。
【図２８】カラーフィルターを備えた画素マトリクス回路の構成を示す図。
【図２９】カラーフィルターを備えた画素マトリクス回路の構成を示す図。
【図３０】図１１（Ｂ）中の保持容量のＳＥＭ写真図および模式図。
【図３１】電子機器の一例を示す図。
【図３２】電子機器の一例を示す図。
【図３３】ＥＬ表示装置の上面図及び断面図を示す図。
【発明を実施するための形態】
【００３９】
本願発明の実施形態について、以下に説明する。本発明においては、同一基板上に形成
されたＡＭ−ＬＣＤに代表される電気光学装置の各回路の電極として陽極酸化可能な材料
を用い、その表面に陽極酸化膜を有する構成を特徴とする。
【００４０】
なお、本願発明は、陽極酸化可能な材料と密着性の悪い材料膜、例えば有機樹脂膜を下
地として、その上に陽極酸化可能な材料からなる第１の電極を設け、該電極の表面に陽極
酸化膜を設け、さらに陽極酸化膜上に第２の電極を設けて容量を形成する構成とした時に
最も効果的な技術である。
【００４１】
本願発明で用いる陽極酸化可能な材料としては、バルブ金属膜（例えば、アルミニウム
、タンタル膜、ニオブ膜、ハフニウム膜、ジルコニウム膜、クロム膜、チタン膜等）や導
電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）でも良
いし、前記バルブ金属膜をシリサイド化したシリサイド膜、窒化したバルブ金属膜（窒化
タンタル膜、窒化タングステン膜、窒化チタン膜等）を主成分とする材料を用いることが
できる。また、他の金属元素（タングステン膜、モリブデン膜等）との共融体である合金
（例えばモリブデンタンタル合金等）を用いることも可能である。また、これらを自由に
組み合わせて積層しても良い。
【００４２】
バルブ金属とは、アノード的に生成したバリアー型陽極酸化膜がカソード電流は流すが
アノード電流は通さない、即ち弁作用を示すような金属を指す。（電気化学便覧 第４版
；電気化学協会編、ｐ３７０、丸善、１９８５）
【００４３】
また、上記陽極酸化可能な材料からなる第１の電極の構造は、単層膜からなる電極とし
ても良いし、多層膜からなる電極としてもよい。なお、本明細書中において「電極」とは
、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差す
る箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」
という文言に「配線」は常に含められているものとする。
【００４４】
図１（Ａ）は、有機樹脂膜（ポリイミド膜）上に設けられた、表面に陽極酸化膜１０３
を備えた電極を示したＳＥＭ（走査型電子顕微鏡）写真である。図１（Ｂ）はＳＥＭ写真
の模式図である。図２７と比較して、陽極酸化膜の廻り込み量Ｘが非常に小さい（Ｘ＝０
〜０．０２μｍ）電極端部が図１に示されている。理想的には、廻り込み量Ｘ＝０の状態
が好ましく、さらに上面および側面の陽極酸化膜厚が均一に形成されることが望ましい。
【００４５】
上記構成を実現するためには、制御性の高い陽極酸化膜を形成する必要があり、本願発
明は、その形成方法にも特徴がある。
【００４６】
本発明者らは、樹脂膜上に電極を形成し、様々な陽極酸化条件を振って陽極酸化する実験
を行ったが、従来の方法、即ち、定電流状態から定電圧状態に移行させる工程では、どう
しても電極端部において不均一な陽極酸化が行われ陽極酸化膜の廻り込みが生じていた。
【００４７】
実験手順を以下に簡略に述べる。
【００４８】
基板上に塗布法にて、厚さ０．８μｍのポリイミド樹脂膜を成膜した。次いで後に成膜
する金属膜との密着性を高めるためにＣＦ4ガスを用いたプラズマ処理を施した。次いで
、スパッタ法にて、厚さ１２５ｎｍのＡｌ―Ｔｉ膜を成膜後、パターニングを施し電極を
形成した。その後、樹脂膜を焼成するため、２５０℃、１時間の熱処理を施した。そして
、電極に陽極酸化装置のプローブを接続して電極の表面にバリア型の陽極酸化膜を形成し
た。なお、バリア型の陽極酸化膜はアルミナである。このようにして形成した陽極酸化膜
をＳＥＭ観察した。
【００４９】
陽極酸化条件として、電解溶液に３％の酒石酸を含むエチレングリコール溶液を用い、溶
液温度３０℃と設定して、定電圧時間（定電圧状態での保持時間）、上昇レート（単位時
間当たりの印加電圧値）、基板１枚当たりの供給電流をそれぞれ条件１〜４で設定して廻
り込み量Ｘを測定した。なお、条件１〜４は、電極の表面に膜厚５０ｎｍの陽極酸化膜を
形成するため、到達電圧３５Ｖと設定した。
条件１と条件２と条件３で電流値及び上昇レートによる廻り込み量Ｘの比較を行い、条件
２と条件４で定電圧時間の有無による廻り込み量Ｘの比較を行った。
【００５０】
ここでの実験結果を表１に示す。
【００５１】
【表１】
【００５２】
なお、条件３のＳＥＭ観察写真は図１であり、条件４のＳＥＭ観察写真は図２７である
。
【００５３】
実験結果により、廻り込み量Ｘは、上昇レート及び陽極酸化工程にかかる給電時間に比
例することを本発明者らは見出した。
【００５４】
従来と比較して、本発明の陽極酸化工程の陽極酸化しようとする電極の単位面積当たり
の電流値、及び単位時間当たりの印加電圧値を大きい値とし、目標電圧に到達した段階で
終了させると廻り込み量Ｘを小さくすることができた。加えて、陽極酸化工程にかかる時
間を短縮するために、定電圧状態の時間を数秒〜数分、あるいは定電圧状態の時間をゼロ
として陽極酸化膜を形成する。
【００５５】
本願発明の形成方法の一例を以下に図２を用いて説明する。なお、当然ながら、陽極酸
化工程が終了した段階で電圧はゼロとなるが、図２では図示していない。
【００５６】
具体的には、陽極酸化しようとする電極の電流密度（単位面積当たりの電流量）は、１
〜２０ｍＡ／ｃｍ2であることが好ましい。なお、従来の電流密度（約０．３ｍＡ／ｃｍ2
程度）と比べて大きい電流密度である。
【００５７】
また、電圧上昇レート（単位時間当たりに上昇させる電圧値）は、１１Ｖ／min以上、
好ましくは１００Ｖ／min以上とした。同様に従来の電圧上昇レート（約１０Ｖ／min程度
）と比較して大きい。
【００５８】
その結果、制御性よく樹脂膜上に設けられた電極端部における陽極酸化膜の回り込み量
Ｘを抑えることができ、所望の陽極酸化膜を形成することができた。
【００５９】
このように、本発明者らは、従来の陽極酸化工程とは全く異なる新規な陽極酸化工程を
見出した。
【００６０】
上記本願発明の技術を利用して画素マトリクス回路に配置されるＴＦＴの保持容量の誘
電体として陽極酸化膜を形成したＡＭ−ＬＣＤの断面図を図５に示す。
なお、ここではドライバー回路を構成する基本回路としてＣＭＯＳ回路を示し、画素マト
リクス回路のＴＦＴとしてはダブルゲート構造のＴＦＴを示している。
勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などとしても
良い。
【００６１】
図５において、ｎチャネル型ＴＦＴ５０４を覆う平坦性を有する有機樹脂膜３７６（ポ
リイミド）上に、陽極酸化可能な材料（アルミニウム）からなる電極（遮蔽膜３７７）が
設けられている。この遮蔽膜３７７は遮光及び電界遮蔽の効果を有する。また、その表面
には陽極酸化膜３７８が設けられている。
【００６２】
この陽極酸化膜３７８は、画素の保持容量の誘電体としての膜質を有しており、下部電極
を電極（遮蔽膜３７７）、上部電極を画素電極３７９とした保持容量３８２が設けられて
いる。
【００６３】
また、画素電極３７９としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に
代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム、銀、
またはこれらの合金（Ａｌ−Ａｇ合金）等に代表される反射率の高い金属膜を用いれば良
い。
【００６４】
また、アルミニウム膜からなる電極を遮蔽膜として用いる場合は、陽極酸化膜が設けられ
た電極の遮光性が重要である。出発膜厚を３条件（６５ｎｍ、９５ｎｍ、１２５ｎｍ）振
り、陽極酸化条件は全て同一条件とし膜厚５０ｎｍの陽極酸化膜を形成した。すると、陽
極酸化されなかった電極膜厚は３０ｎｍ、６０ｎｍ、９０ｎｍとなった。
【００６５】
図１２に日立分光光度計Ｕ−４０００にて測定した結果を示した。５５０ｎｍにおける電
極膜厚：３０ｎｍの吸光度は２．６、電極膜厚：６０ｎｍの吸光度は４、電極膜厚：９０
ｎｍの吸光度は４．６であることが図１２から読みとれる。電極を遮蔽膜として用いる場
合に必要な吸光度（５５０ｎｍにおける）は３以上あればよい。従って、６０ｎｍ以上で
あれば問題なく遮蔽膜として機能する。また、段差による光漏れを考慮するなら、遮蔽膜
は薄い方が好ましい。
【００６６】
なお、図５では画素電極３７９がドレイン電極３７２を介して画素マトリクス回路のＴ
ＦＴのドレイン領域４１６と電気的に接続されているが、画素電極とドレイン領域とが直
接的に接続するような構造としても良い。
【００６７】
以上のような構造でなるＡＭ−ＬＣＤは、膜剥がれの生じない陽極酸化工程により形成
され均一な膜厚を有する陽極酸化膜を誘電体とした保持容量３８２を備えた画素マトリク
ス回路が形成されるため、信頼性及び生産性が高い点に特徴がある。
【００６８】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
【実施例１】
【００６９】
本実施例では本発明の構成について図３〜図５を用い、画素マトリクス回路とその周辺
に設けられるドライバー回路の基本形態であるＣＭＯＳ回路を同時に形成したアクティブ
マトリクス基板の作製方法について説明する。
【００７０】
最初に、基板３０１上に下地膜として窒化酸化シリコン膜３０２ａを５０〜５００ｎｍ
、代表的には１００ｎｍの厚さに形成した。窒化酸化シリコン膜３０２ａは、ＳｉＨ4と
Ｎ2ＯとＮＨ3を原料ガスとして作製されるものであり、含有する窒素濃度を２５atomic％
以上５０atomic％未満となるようにした。その後、窒素雰囲気中で４５０〜６５０℃の熱
処理を施し、窒化酸化シリコン膜３０２ａを緻密化した。
【００７１】
さらに窒化酸化シリコン膜３０２ｂを１００〜５００ｎｍ、代表的には２００ｎｍの厚
さに形成し、連続して非晶質半導体膜（図示せず）を２０〜８０ｎｍの厚さに形成した。
本実施例では非晶質半導体膜としては非晶質シリコン膜を用いたが、微結晶シリコン膜や
非晶質シリコンゲルマニウム膜を用いても良い。
【００７２】
そして特開平７−１３０６５２号公報（米国特許番号５，６４３，８２６号に対応）に
記載された結晶化手段により非晶質シリコン膜を結晶化し、結晶質シリコン膜（図示せず
）を形成した。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長
する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選
ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。具体
的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シ
リコン膜を結晶質シリコン膜に変化させるものである。
【００７３】
こうして結晶質シリコン膜を形成したら、エキシマレーザー光を照射することにより残
存した非晶質成分の結晶化を行い、全体の結晶性を向上させる。なお、エキシマレーザー
光はパルス発振型でも連続発振型でも良いが、ビーム形を線状に加工して照射することで
大型基板にも対応できる。
【００７４】
次に、結晶質シリコン膜をパターニングして、活性層３０３〜３０６を形成し、さらに
それらを覆ってゲート絶縁膜３０７を形成した。ゲート絶縁膜３０７は、ＳｉＨ4とＮ2Ｏ
とから作製される窒化酸化シリコン膜であり、ここでは１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さで形成した。（図３（Ａ））
【００７５】
次に、活性層３０３、３０６の全面と、活性層３０４、３０５の一部（チャネル形成領
域を含む）を覆うレジストマスク３０８〜３１１を形成した。そして、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法でｎ型を付与する不純物元素（本実施例ではリン）を添加
して後にＬov領域またはLoff領域となるｎ-領域３１２〜３１４を形成した。この工程で
は、ゲート絶縁膜３０７を通してその下の活性層にリンを添加するために、加速電圧は６
５ｋｅＶに設定した。活性層に添加されるリンの濃度は、２×１０16〜５×１０19atoms/
cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。(図３（Ｂ）)
【００７６】
次に、第１の導電膜３１５を、スパッタ法により窒化タンタル（ＴａＮ）で形成した。
続いて、アルミニウム（Ａｌ）を主成分とする第２の導電膜３１６を、１００〜３００ｎ
ｍの厚さに形成した。（図３（Ｃ））
【００７７】
そして、第２の導電膜をエッチングして配線３１７を形成した。本実施例の場合、第２
の導電膜がＡｌであるので、リン酸溶液により下地であるＴａＮ膜との選択比が良好であ
った。さらに、第１の導電層３１５と配線３１７の上に第３の導電膜３１８をタンタル（
Ｔａ）で１００〜４００ｎｍ（本実施例では２００ｎｍ）の厚さに形成した。なお、この
タンタル膜の上にさらに窒化タンタル膜を形成しても構わない。（図３（Ｄ））
【００７８】
次に、レジストマスク３１９〜３２４を形成し、第１の導電膜と第３の導電膜の一部を
エッチング除去して、低抵抗な接続配線３２５、ｐチャネル型ＴＦＴのゲート配線３２６
、画素マトリクス回路のゲート配線３２７を形成した。なお、導電膜３２８〜３３０はｎ
チャネル型ＴＦＴとなる領域上に残しておく。また、この接続配線３２５は、配線抵抗を
極力小さくした部分（例えば、外部信号の入出力端子からドライバー回路の入出力端子ま
での配線部分）に形成する。但し、構造上、配線幅がある程度太くなってしまうので、微
細な配線を必要とする部分には不向きである。
【００７９】
上記第１の導電膜（ＴａＮ膜）と第２の導電膜（Ｔａ膜）のエッチングはＣＦ4とＯ2の
混合ガスにより行うことができた。そして、レジストマスク３１９〜３２４をそのまま残
して、ｐチャネル型ＴＦＴが形成される活性層３０３の一部に、ｐ型を付与する不純物元
素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6
）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した
。ボロンの添加濃度は５×１０20〜３×１０21atoms/cm3（本実施例では２×１０21atoms
/cm3）とした。そして、ボロンが高濃度に添加されたｐ++領域３３１、３３２を形成した
。（図４（Ａ））
【００８０】
なお、この工程において、レジストマスク３１９〜３２４をマスクとしてゲート絶縁膜
３０７をエッチングし、活性層３０３の一部を露出させた後、ボロンを添加する工程を行
っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少ないし
、スループットも向上する。
【００８１】
次に、レジストマスク３１９〜３２４を除去した後、新たにレジストマスク３３３〜３
３８を形成した。これはｎチャネル型ＴＦＴのゲート配線を形成するためのものであり、
ドライエッチング法によりｎチャネル型ＴＦＴのゲート配線３３９〜３４１が形成された
。このときゲート配線３３９、３４０はｎ-領域３１２〜３１４の一部と重なるように形
成した。（図４（Ｂ））
【００８２】
次に、レジストマスク３３３〜３３８を除去した後、新たにレジストマスク３４２〜３
４７を形成した。レジストマスク３４４、３４６はｎチャネル型ＴＦＴのゲート配線３４
０、３４１とｎ-領域の一部を覆う形で形成した。
【００８３】
そして、ｎ型を付与する不純物元素（本実施例ではリン）を１×１０20〜１×１０21at
oms/cm3（本実施例では５×１０20atoms/cm3）の濃度で添加して活性層３０４〜３０６に
ｎ+領域３４７〜３５３を形成した。（図４（Ｃ））
【００８４】
なお、この工程において、レジストマスク３４２〜３４７を用いてゲート絶縁膜３０７
をエッチング除去し、活性層３０４〜３０６の一部を露出させた後、リンを添加する工程
を行っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少な
いし、スループットも向上する。
【００８５】
次に、レジストマスク３４２〜３４６を除去し、画素マトリクス回路のｎチャネル型Ｔ
ＦＴとなる活性層３０６にｎ型を付与する不純物元素（本実施例ではリン）を添加する工
程を行った。こうして前記ｎ-領域の１／２〜１／１０の濃度（具体的には１×１０16〜
５×１０18atoms/cm3）でリンが添加されたｎ--領域３５４〜３５７を形成した。
【００８６】
また、この工程ではゲート配線で隠された不純物領域３５８〜３６０を除いて全ての不
純物領域にｎ--の濃度でリンが添加された。実際、その濃度は非常に低濃度であるため無
視して差し支えない。但し、厳密には３５９、３６０で示される領域がｎ-領域であるの
に対し、３６１、３６２で示される領域は（ｎ-＋ｎ--）領域となり、前記ｎ-領域３５９
、３６０よりも若干高い濃度でリンを含む。(図５（Ａ）)
【００８７】
次に、１００〜４００ｎｍ厚の保護絶縁膜３６３をプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ
、ＮＨ3を原料とした窒化酸化シリコン膜で形成した。この窒化酸化シリコン膜中の含有
水素濃度は１〜３０atomic％となるように形成することが望ましかった。保護絶縁膜３４
４としては、他にも酸化シリコン膜、窒化シリコン膜またはそれらを組み合わせた積層膜
を用いることができる。
【００８８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０
℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【００８９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、活性層を水素化する工程を行った。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）
を行っても良い。（図５（Ｂ））
【００９０】
活性化工程を終えたら、保護絶縁膜３６３の上に０．５〜１．５μm厚の層間絶縁膜３
６４を形成した。前記保護絶縁膜３６３と層間絶縁膜３６４とでなる積層膜を第１の層間
絶縁膜とした。
【００９１】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース配線３６５〜３６８と、ドレイン配線３６９〜３７２を形成した。な
お、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線３６９と３７０は同
一配線として接続されている。また、入出力端子間、回路間を結ぶ接続配線３７３、３７
４も同時に形成した。なお、図示していないが本実施例ではこの電極を、Ｔｉ膜を１００
ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して
形成した３層構造の積層膜とした。
【００９２】
次に、パッシベーション膜３７５として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成し
た。パッシベーション膜３７５はプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から形成さ
れる窒化酸化シリコン膜、またはＳｉＨ4、Ｎ2、ＮＨ3から作製される窒化シリコン膜で
形成すれば良い。
【００９３】
まず、膜の形成に先立ってＮ2Ｏ、Ｎ2、ＮＨ3等を導入してプラズマ水素化処理により
水素化の工程を行なった。プラズマ処理により励起された水素は第１の層間絶縁膜中に供
給され、基板を２００〜４００℃に加熱しておけば、その水素を下層側にも拡散させて活
性層を水素化することができた。このパッシベーション膜の作製条件は特に限定されるも
のではないが、緻密な膜とすることが望ましい。
【００９４】
また、パッシベーション膜を形成した後に、さらに水素化工程を行っても良い。例えば
、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行
うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後
に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、
パッシベーション膜３７５に開口部を形成しておいても良い。
【００９５】
その後、有機樹脂からなる第２の層間絶縁膜３７６を約１μmの厚さに形成した。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾ
シクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点な
どが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることも
できる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼
成して形成した。
【００９６】
次に、画素マトリクス回路となる領域において、第２の層間絶縁膜３７６上に遮蔽膜３
７７を形成した。遮蔽膜３７７はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形
成した。なお、第２の層間絶縁膜３７６上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形
成しておくと、この上に形成する遮蔽膜の密着性を高めることができた。また、有機樹脂
で形成した第２の層間絶縁膜３７６の表面にＣＦ4ガスを用いたプラズマ処理を施すと、
表面改質により膜上に形成する遮蔽膜の密着性を向上させることができた。
【００９７】
また、遮蔽膜だけでなく、他の接続配線を形成することも可能である。例えば、ドライ
バー回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続
配線を形成する材料を成膜する前に、予め第２の層間絶縁膜にコンタクトホールを形成し
ておく必要がある。
【００９８】
次に、遮蔽膜３７７の表面に陽極酸化法により１０〜１００ｎｍ（好ましくは１５〜７
５ｎｍ）の厚さの陽極酸化膜３７８を形成した。本実施例では遮蔽膜３７７としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用いたため、陽極酸化膜３７８として酸
化アルミニウム膜（アルミナ膜）が形成された。
【００９９】
陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコー
ル溶液を作製した。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを
２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるよう
に調節した。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜３７７が形成され
ている基板を溶液に浸し、遮蔽膜３７７を陽極として、一定（数ｍＡ〜数百ｍＡ）の直流
電流を流した。電流密度は、１．０ｍＡ／ｃｍ2〜２０．０ｍＡ／ｃｍ2の範囲に制御しな
がら、陽極酸化を行うことが好ましい。
【０１００】
本実施例では、１枚の基板に１００ｍＡの電流を流し、単位時間あたりの電圧値を８７〜
４３０Ｖ／ｍｉｎとした。溶液中の陰極と陽極との間の電圧は酸化膜の成長に従い時間と
共に変化するが、電流が一定となるように電圧を調整し、３５Ｖとなったところで終了し
た。本実施例の陽極酸化工程時間は７秒であった。
【０１０１】
このようにして図１に示したように遮蔽膜３７７の端部側面には厚さ２０〜３０ｎｍの
陽極酸化膜３７８を形成することができた。なお、ここで示した陽極酸化法に係わる数値
は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【０１０２】
また、ここでは遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶ
Ｄ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
【０１０３】
次に、第２の層間絶縁膜３７６、パッシベーション膜３７５にドレイン配線３７２に達
するコンタクトホールを形成し、画素電極３７９を形成した。なお、画素電極３８０、３
８１はそれぞれ隣接する別の画素の画素電極である。画素電極３７９〜３８１は、透過型
液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には反
射性を有する金属膜（例えば、アルミニウム、銀、Ａｌ−Ａｇ合金等）を用いれば良い。
ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１０
０ｎｍの厚さにスパッタ法で形成した。
【０１０４】
また、この時、画素電極３７９と遮蔽膜３７７とが陽極酸化膜３７８を介して重なった
領域３８２が保持容量を形成した。
【０１０５】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路と画素マトリクス回路とを
有したアクティブマトリクス基板が完成した。なお、ドライバー回路にはｐチャネル型Ｔ
ＦＴ５０１、ｎチャネル型ＴＦＴ５０２、５０３が形成され、画素マトリクス回路にはｎ
チャネル型ＴＦＴでなる画素ＴＦＴ５０４が形成された。（図５（Ｃ））
【０１０６】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ５０１には、チャネル形成領域４０１、ソース領域
４０２、ドレイン領域４０３がそれぞれｐ+領域で形成された。
【０１０７】
また、ｎチャネル型ＴＦＴ５０２には、チャネル形成領域４０４、ソース領域４０５、
ドレイン領域４０６、そしてチャネル形成領域の片側にＬov領域４０７が形成された。こ
の時、ソース領域４０５は、（ｎ--＋ｎ+）領域、ドレイン領域４０６は（ｎ--＋ｎ-＋ｎ
+）領域でそれぞれ形成され、Ｌov領域４０７はｎ-領域で形成された。また、Ｌov領域４
０７はゲート配線と全部重なって形成された。
【０１０８】
また、ｎチャネル型ＴＦＴ５０３には、チャネル形成領域４０８、ソース領域４０９、
ドレイン領域４１０、そしてチャネル形成領域の両側にＬov領域４１１a、４１２aおよび
Ｌoff領域４１１b、４１２bが形成された。この時、ソース領域４０９、ドレイン領域４
１０は（ｎ--＋ｎ-＋ｎ+）領域、Ｌov領域４１１a、４１２aはｎ-領域、Ｌoff領域４１１
b、４１２bは（ｎ--＋ｎ-）領域でそれぞれ形成された。なお、この構造ではＬＤＤ領域
の一部がゲート配線と重なるように配置されたために、Ｌov領域とＬoff領域が実現され
ている。
【０１０９】
また、画素ＴＦＴ５０４には、チャネル形成領域４１３、４１４、ソース領域４１５、
ドレイン領域４１６、Ｌoff領域４１７〜４２０、Ｌoff領域４１８、４１９に接したｎ+
領域４２１が形成された。この時、ソース領域４１５、ドレイン領域４１６はそれぞれ（
ｎ--＋ｎ+）領域で形成され、Ｌoff領域４１７〜４２０はｎ--領域で形成された。
【０１１０】
本実施例では、画素マトリクス回路およびドライバー回路が要求する回路仕様に応じて
各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上さ
せることができた。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配
置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速
動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ
構造とを実現した。
【０１１１】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ５０２は高
速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、
バッファ回路などのロジック回路に適している。即ち、チャネル形成領域の片側（ドレイ
ン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホット
キャリア対策を重視した構造となっている。
これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子
）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側にＬ
ov領域を配置することもできる。
【０１１２】
また、ｎチャネル型ＴＦＴ５０３はホットキャリア対策と低オフ電流動作の双方を重視
するサンプリング回路（サンプルホールド回路）に適している。即ち、Ｌov領域を配置す
ることでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を
実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリ
アの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としな
ければならない。なお、場合によってはＬov領域のみとすることもありうる。
【０１１３】
また、ｎチャネル型ＴＦＴ５０４は低オフ電流動作を重視した画素マトリクス回路、サ
ンプリング回路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる
要因となりうるＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を
実現している。また、ドライバー回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff
領域として用いることで、多少オン電流値が低下しても徹底的にオフ電流値を低減する対
策を打っている。さらに、ｎ+領域３２１はオフ電流値を低減する上で非常に有効である
ことが確認されている。
【０１１４】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ５０２のＬov領域４０７の長
さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、ｎ
チャネル型ＴＦＴ５０３のＬov領域４１１a、４１２aの長さ（幅）は０．５〜３．０μｍ
、代表的には１．０〜１．５μｍ、Ｌoff領域４１１b、４１２bの長さ（幅）は１．０〜
３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ５０４に設
けられるＬoff領域４１７〜４２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．
０〜２．５μｍとすれば良い。
【０１１５】
さらに、ｐチャネル型ＴＦＴ５０１は自己整合（セルフアライン）的に形成され、ｎチ
ャネル型ＴＦＴ５０２〜５０４は非自己整合（ノンセルフアライン）的に形成されている
点も特徴の一つである。
【実施例２】
【０１１６】
本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置
を作製する工程を説明する。図６に示すように、図５（Ｃ）の状態の基板に対し、配向膜
６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている
。対向側の基板６０２には、透明導電膜からなる対向電極６０３と、配向膜６０４とを形
成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角
を持って配向するようにした。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成され
たアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やス
ペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０
５を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料
を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成
した。
【実施例３】
【０１１７】
本実施例では、アクティブマトリクス基板の画素マトリクス回路のｎチャネル型ＴＦＴ
に接続される保持容量の他の構成について図７を用いて説明する。なお、図７の断面構造
は実施例１で説明した作製工程に従って、陽極酸化膜３７８を形成するところまで全く同
一であるので、そこまでの構造は図３〜５で既に説明されている。従って、本実施例では
実施例１と異なる点のみに注目して説明を行うこととする。
【０１１８】
実施例１の工程に従って遮蔽膜３７７、遮蔽膜３７７を陽極酸化して得られた陽極酸化
膜３７８を形成したら、有機樹脂膜でなるスペーサー７０２〜７０４を形成する。有機樹
脂膜としては、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾ
シクロブテン）から選ばれた膜を用いることができる。その後、スペーサー７０２、第２
の層間絶縁膜３７６、パッシベーション膜３７５をエッチングしてコンタクトホールを形
成し、実施例１と同一の材料で画素電極７０５を形成する。なお、画素電極７０６、７０
７は隣接する別の画素の画素電極である。
【０１１９】
こうして、遮蔽膜３７７と画素電極７０５が陽極酸化膜３７８を介して重なった領域に
おいて保持容量７０８が形成される。このようにスペーサー７０２〜７０４を設けること
により、遮蔽膜３７７と画素電極７０５〜７０７との間で発生するショート（短絡）を防
止することができる。
【０１２０】
なお、本実施例の構成は実施例２の構成と組み合わせることが可能である。
【実施例４】
【０１２１】
本実施例では、アクティブマトリクス基板の画素マトリクス回路のｎチャネル型ＴＦＴ
に接続される保持容量の他の構成について図８を用いて説明する。なお、図８の断面構造
は実施例１で説明した作製工程に従って、遮蔽膜３７７を形成するところまで全く同一で
あるので、そこまでの構造は図３〜５で既に説明されている。従って、本実施例では実施
例１と異なる点のみに注目して説明を行うこととする。
【０１２２】
まず実施例１の工程に従って遮蔽膜３７７を形成したら、遮蔽膜３７７の端部を覆うよ
うにして有機樹脂膜でなるスペーサー８０１〜８０３を形成する。有機樹脂膜としては、
ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
から選ばれた膜を用いることができる。（図８（Ａ））
【０１２３】
次に、陽極酸化法またはプラズマ酸化法により遮蔽膜３７７の露出した表面に酸化膜８
０４を形成する。なお、スペーサー８０１〜８０３と接した部分には酸化膜８０４は形成
されない。（図８（Ｂ））
【０１２４】
次に、スペーサー８０１、第２の層間絶縁膜３７６、パッシベーション膜３７５をエッ
チングしてコンタクトホールを形成し、実施例１と同一の材料で画素電極８０５を形成す
る。なお、画素電極８０６、８０７は隣接する別の画素の画素電極である。
【０１２５】
こうして、遮蔽膜３７７と画素電極８０５が酸化膜８０４を介して重なった領域におい
て保持容量８０８が形成される。このようにスペーサー８０１〜８０３を設けることによ
り、遮蔽膜３７７と画素電極８０５〜８０７との間で発生するショート（短絡）を防止す
ることができる。
【０１２６】
なお、本実施例の構成は実施例２の構成と組み合わせることが可能である。
【実施例５】
【０１２７】
アクティブマトリクス型液晶表示装置の構成を、図９の上面図を用いて説明する。尚、
図９は、図３〜図５の断面構造図と対応付けるため、共通の符号を用いている。また、図
９（Ｂ）で示すＡ―Ａ’に沿った断面構造は、図５（Ｃ）に示す画素マトリクス回路の断
面図に対応している。
【０１２８】
図９は画素マトリクス回路の一部分（一画素）を示す上面図である。ここで図９（Ａ）
は島状半導体膜、ゲート配線、ソース配線の重ねあわせを示す上面図であり、同図（Ｂ）
はその上に遮蔽膜、画素電極を重ねあわせた状態を示す上面図である。図９（Ａ）におい
て、ゲート配線３４１は、図示されていないゲート絶縁膜を介してその下の島状半導体膜
３０６と交差している。また、図示はしていないが、活性層３０６には、ソース領域、ド
レイン領域、ｎ--領域でなるＬoff領域が形成されている。また、９０１はソース配線３
６８と島状半導体膜３０６とのコンタクト部、９０２はドレイン配線３７２と活性層３０
６とのコンタクト部である。
【０１２９】
また、図９（Ｂ）において、画素ＴＦＴの上には表面に陽極酸化膜（ここでは図示しな
いが、図５（Ｃ）の陽極酸化膜３７８を指す）が形成された遮蔽膜３７７と、各画素ごと
に設けられる画素電極３７９〜３８１が形成されている。そして、遮蔽膜３７７と画素電
極３７９とが陽極酸化膜を介して重なる領域で保持容量３８２が形成される。なお、９０
３はドレイン配線３７２と画素電極３７９とのコンタクト部である。
【０１３０】
本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたこと
で、必要な容量を形成するための面積を少なくすることが可能である。
さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とす
ることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させること
ができた。
【０１３１】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例４で説明した構造と
照らし合わせて説明したが、実施例１〜４のいずれの構成とも自由に組み合わせてアクテ
ィブマトリクス型液晶表示装置を作製することができる。
【実施例６】
【０１３２】
画素マトリクス回路の各画素に設けられる保持容量は画素電極に接続されていない方の電
極（本発明の場合は遮蔽膜）を固定電位としておくことで保持容量を形成することができ
る。その場合、遮蔽膜をフローティング状態（電気的に孤立した状態）かコモン電位（デ
ータとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１３３】
そこで本実施例では遮蔽膜をコモン電位に固定する場合の接続方法について図１０を用
いて説明する。図１０（Ａ）において、１００１は実施例１と同様にして作製された画素
ＴＦＴであり、１００２が保持容量の一方の電極として機能する遮蔽膜である。遮蔽膜１
００２は画素マトリクス回路の外側にまで延在し、第２の層間絶縁膜１００４、パッシベ
ーション膜１００５に設けられたコンタクトホール１００６を介してコモン電位を与える
電源線１００３と接続している。
【０１３４】
このように画素マトリクス回路の外側において、コモン電位を与える電源線と電気的に
接続することでコモン電位とすることができる。従って、この場合には遮蔽膜１００２を
形成する前に第２の層間絶縁膜１００４、パッシベーション膜１００５をエッチングする
工程が必要となる。
【０１３５】
次に、図１０（Ｂ）において、１００７は実施例１と同様にして作製された画素ＴＦＴ
であり、１００８が保持容量の一方の電極として機能する遮蔽膜である。遮蔽膜１００８
は画素マトリクス回路の外側にまで延在し、１００９で示される領域において導電膜１０
１０と酸化膜１０１１を介して重なる。この導電膜１０１０は画素電極１０１２と同時に
形成される導電膜である。
【０１３６】
そして、この導電膜１０１０は第２の層間絶縁膜１０１３、パッシベーション膜１０１
４に設けられたコンタクトホール１０１５を介してコモン電位を与える電源線１０１６と
接続している。この時、領域１００９では遮蔽膜１００８、酸化膜１０１１、導電膜１０
１０でなるコンデンサが形成される。このコンデンサは交流駆動を行うことによって実質
的に短絡する。即ち、領域１００９では静電結合によって、遮蔽膜１００８と導電膜１０
１０とが電気的に接続されるため、遮蔽膜１００８と電源線１０１６とは実質的に接続さ
れる。
【０１３７】
このように図１０（Ｂ）の構造を採用することで、工程数を増やすことなく遮蔽膜をコ
モン電位に設定することが可能となる。
【０１３８】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可
能である。
【実施例７】
【０１３９】
本実施例では、実施例１に示した画素マトリクス回路において、遮蔽膜と有機樹脂膜との
間の密着性を高めるための技術を提供する。説明には図１１を用いる。
【０１４０】
本実施例では、実施例１に従い有機樹脂膜３７６を形成した後、スパッタ法により１０〜
２００ｎｍ厚の無機膜、ここでは酸化珪素膜を形成し、さらに連続的に高純度アルミニウ
ム膜を形成する。この高純度アルミニウム膜をエッチングして遮蔽膜１１０２を形成する
。図１１（Ａ）では１１０１が酸化珪素膜、１１０２は遮蔽膜、１１０３は陽極酸化膜で
ある。
【０１４１】
この酸化珪素膜１１０１は有機樹脂膜３７６と、高純度アルミニウム膜でなる遮蔽膜１１
０２との密着性を高めるバッファ層として機能する。この酸化珪素膜を設けることで実施
の形態に示した陽極酸化法により酸化膜１１０３を形成した場合において、さらに良好な
密着性を確保することができる。また、無機膜１１０４としては、酸化珪素膜の他に、珪
素（シリコン）を含む絶縁膜（本明細書中では窒化シリコン膜、または窒化酸化シリコン
膜の総称を指す）を用いることができる。なお、本明細書中において窒化酸化シリコン膜
とはＳｉＯxＮy（但し、０＜ｘ、ｙ＜１）で表される絶縁膜であり、珪素、酸素、窒素を
所定の割合で含む絶縁膜を指す。
【０１４２】
加えて、有機樹脂で形成した第２の層間絶縁膜３７６の表面、または酸化珪素膜表面にＣ
Ｆ4ガスを用いたプラズマ処理を施して、表面改質により膜上に形成する遮蔽膜の密着性
を向上させてもよい。
【０１４３】
なお、コンタクトホールの形成を容易とするために、遮蔽膜１１０２の陽極酸化後、遮蔽
膜１１０２及び陽極酸化膜をマスクとして酸化珪素膜のパターニングを施して図１１（Ｂ
）に示す構造としてもよい。この図１１（Ｂ）の断面構造のＳＥＭ写真図および模式図を
図３０（Ａ）及び図３０（Ｂ）に示す。なお、図３０（Ｂ）において図１１と同じ符号を
用いた。
【０１４４】
また、遮蔽膜のパターニングの際、同時に酸化珪素膜のパターニングを施す工程としても
よい。
【０１４５】
なお、本実施例の構成は実施例１〜６のいずれの構成とも自由に組み合わせることが可
能である。
【実施例８】
【０１４６】
図１３は、実施例１で示したアクティブマトリクス基板の回路構成の一例を示す。本実
施例のアクティブマトリクス基板は、ソース信号線側駆動回路１３０１、ゲート信号線側
駆動回路（Ａ）１３０７、ゲート信号線側駆動回路（Ｂ）１３１１、プリチャージ回路１
３１２、画素マトリクス回路１３０６を有している。
ソース信号線側駆動回路１３０１は、シフトレジスタ回路１３０２、レベルシフタ回路１
３０３、バッファ回路１３０４、サンプリング回路１３０５を備えている。また、ゲート
信号線側駆動回路（Ａ）１３０７は、シフトレジスタ回路１３０８、レベルシフタ回路１
３０９、バッファ回路１３１０を備えている。ゲート信号線側駆動回路（Ｂ）１３１１も
同様な構成である。
【０１４７】
ここでシフトレジスタ回路１３０２、１３０８は駆動電圧が５〜１６Ｖ（代表的には１
０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図５（Ｃ）
の５０２で示される構造が適している。
【０１４８】
また、レベルシフタ回路１３０３、１３０９、バッファ回路１３０４、１３１０は、駆
動電圧は１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図５（Ｃ）のｎチャ
ネル型ＴＦＴ５０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート
構造とすることは、回路の信頼性を向上させる上で有効である。
【０１４９】
また、サンプリング回路１３０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とド
レイン領域が反転する上、オフ電流値を低減する必要があるので、図５（Ｃ）のｎチャネ
ル型ＴＦＴ５０３を含むＣＭＯＳ回路が適している。なお、図５（Ｃ）ではｎチャネル型
ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することになる。
【０１５０】
また、画素マトリクス回路１３０６は駆動電圧が１４〜１６Ｖであり、サンプリング回
路１３０５よりもさらにオフ電流値が低いことを要求するので、完全なＬＤＤ構造（Ｌov
領域を配置しない構造）とすることが望ましく、図５（Ｃ）のｎチャネル型ＴＦＴ５０４
を画素ＴＦＴとして用いることが望ましい。
【０１５１】
また、図１４にアクティブマトリクス型液晶表示装置の斜視図を示す。尚、図１４は、
図３〜図５の断面構造図と対応付けるため、共通の符号を用いている。
【０１５２】
アクティブマトリクス基板は、ガラス基板３０１上に形成された、画素マトリクス回路
１４０１と、走査（ゲート）線駆動回路１４０２と、信号(ソース)線駆動回路１４０３で
構成される。画素マトリクス回路の画素ＴＦＴ５０４はｎチャネル型ＴＦＴであり、周辺
に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート
）線駆動回路１４０２と、信号（ソース）線駆動回路１４０３はそれぞれゲート配線３４
１とソース配線３６８で画素マトリクス回路１４０１に接続されている。また、ＦＰＣ１
４０４が接続された外部入出力端子１４０５からドライバー回路の入出力端子までの接続
配線１４０７、１４０８が設けられている。
【０１５３】
なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可
能である。
【実施例９】
【０１５４】
本実施例ではＴＦＴの活性層（能動層）となる活性層を形成する工程について図１５を
用いて説明する。まず、基板（本実施例ではガラス基板）１５０１上に２００ｎｍ厚の窒
化酸化シリコン膜でなる下地膜１５０２と５０ｎｍ厚の非晶質半導体膜（本実施例では非
晶質シリコン膜）１５０３を大気解放しないで連続的に形成する。
【０１５５】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸
ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１５０４を非晶質半導体
膜１５０３の全面に形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外にも
、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）
、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。（
図１５（Ａ））
【０１５６】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１５７】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水
素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１
２時間（好ましくは４〜６時間）の熱処理を行う。本実施例では、５５０℃で４時間の熱
処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１５０５を形成する。(
図１５（Ｂ）)
【０１５８】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。まず、結晶質半導体膜１５０５の表面にマスク絶縁膜１５０６を１５０ｎｍの
厚さに形成し、パターニングにより開口部１５０７を形成する。そして、露出した結晶質
半導体膜に対して１５族に属する元素（本実施例ではリン）を添加する工程を行う。この
工程により１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリング領域１５
０８が形成される。（図１５（Ｃ））
【０１５９】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域１５０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜１５０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１
×１０16atms/cm3にまで低減することができる。（図１５（Ｄ））
【０１６０】
そして、マスク絶縁膜１５０６を除去した後、ゲッタリング領域１５０８を完全に取り
除くようにしてパターニングを行い、活性層１５１０を得る。なお、図１５（Ｅ）では活
性層１５１０を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
【０１６１】
以上のようにして形成された活性層１５１０は、結晶化を助長する触媒元素（ここでは
ニッケル）を用いることによって、非常に結晶性の良い結晶質半導体膜で形成されている
。また、結晶化のあとは触媒元素をリンのゲッタリング作用により除去しており、活性層
１５１０中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０
16atms/cm3である。
【０１６２】
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが
可能である。
【実施例１０】
【０１６３】
本実施例ではＴＦＴの活性層（能動層）となる活性層を形成する工程について図１６を
用いて説明する。具体的には特開平１０−２４７７３５号公報（米国出願番号０９／０３
４，０４１号に対応）に記載された技術を用いる。
【０１６４】
まず、基板（本実施例ではガラス基板）１６０１上に２００ｎｍ厚の窒化酸化シリコン
膜でなる下地膜１６０２と５０ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜
）１６０３を大気解放しないで連続的に形成する。次に、酸化シリコン膜でなるマスク絶
縁膜１６０４を２００ｎｍの厚さに形成し、開口部１６０５を形成する。
【０１６５】
次に、重量換算で１００ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢
酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１６０６を形成する。
この時、触媒元素含有層１６０６は、開口部１６０５が形成された領域において、選択的
に非晶質半導体膜１６０３に接触する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）
以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛
（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素が
ある。（図１６（Ａ））
【０１６６】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１６７】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水
素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１
６時間（好ましくは８〜１４時間）の熱処理を行う。本実施例では、５７０℃で１４時間
の熱処理を行う。その結果、開口部１６０５を起点として概略基板と平行な方向（矢印で
示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（本実施
例では結晶質シリコン膜）１６０７が形成される。(図１６（Ｂ）)
【０１６８】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク絶縁膜１６０４をそのままマスクとして
１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部１６０５で露出
した結晶質半導体膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリン
グ領域１６０８を形成する。（図１６（Ｃ））
【０１６９】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域１６０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜１６０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１
×１０16atms/cm3にまで低減することができる。（図１６（Ｄ））
【０１７０】
そして、マスク絶縁膜１６０４を除去した後、ゲッタリング領域１６０８を完全に取り
除くようにしてパターニングを行い、活性層１６１０を得る。なお、図１６（Ｅ）では活
性層１６１０を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
【０１７１】
以上のようにして形成された活性層１６１０は、結晶化を助長する触媒元素（ここでは
ニッケル）を選択的に添加して結晶化することによって、非常に結晶性の良い結晶質半導
体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並
んだ結晶構造を有している。また、結晶化のあとは触媒元素をリンのゲッタリング作用に
より除去しており、活性層１６１０中に残存する触媒元素の濃度は、１×１０17atms/cm3
以下、好ましくは１×１０16atms/cm3である。
【０１７２】
なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが
可能である。
【実施例１１】
【０１７３】
実施例９、１０では半導体膜を結晶化するために用いた触媒元素をゲッタリングするた
めにリンを用いたが、本実施例では他の元素を用いて上記触媒元素をゲッタリングする場
合について説明する。
【０１７４】
まず、実施例９または実施例１０の工程に従って、結晶質半導体膜を得る。但し、本実
施例で用いることのできる基板は、７００℃以上に耐えうる耐熱性基板、代表的には石英
基板、金属基板、シリコン基板である。また、本実施例では結晶化に用いる触媒元素（ニ
ッケルを例にとる）の濃度を極力低いものとする。具体的には、非晶質半導体膜上に重量
換算で０．５〜３ppmのニッケル含有層を形成し、結晶化のための熱処理を行う。これに
より形成された結晶質半導体膜中に含まれるニッケル濃度は、１×１０17〜１×１０19at
oms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１７５】
そして、結晶質半導体膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を
行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１
０分〜４時間（好ましくは３０分〜１時間）とする。
【０１７６】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中に
おいて、９５０℃３０分の熱処理を行う。この工程により結晶質半導体膜中のニッケルは
揮発性の塩化化合物（塩化ニッケル）となって処理雰囲気中に離脱する。即ち、ハロゲン
元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質半
導体膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行す
るという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする
必要がある。
【０１７７】
こうして形成された結晶質半導体膜中にに残存するニッケルの濃度は、１×１０17atms
/cm3以下、好ましくは１×１０16atms/cm3となる。この後は、結晶質半導体膜をパターニ
ングして、活性層を形成することで、ＴＦＴの活性層として用いることが可能である。
【０１７８】
なお、本実施例の構成は実施例１〜１０のいずれの構成とも自由に組み合わせることが
可能である。即ち、実施例９、１０に示したリンによるゲッタリング工程と併用すること
も可能である。
【実施例１２】
【０１７９】
本実施例では本発明に用いる結晶質半導体膜（結晶質シリコン膜を例にとる）
の結晶性を改善するための工程について説明する。まず、実施例８〜１０のいずれかの工
程に従って活性層を形成する。但し、本実施例ではＴＦＴを形成する基板として８００〜
１１５０℃の温度に耐えうる基板を用いる材料を用いる必要がある。そのような基板とし
ては、石英基板、金属基板、シリコン基板、セラミックス基板（セラミックスガラス基板
も含む）が挙げられる。
【０１８０】
そして、その上に窒化酸化シリコン膜、酸化シリコン膜、または窒化シリコン膜と酸化
シリコン膜とを積層した積層膜でなるゲート絶縁膜を形成する。ゲート絶縁膜の膜厚は２
０〜１２０nm（代表的には６０〜８０nm）とする。
【０１８１】
ゲート絶縁膜を形成したら、酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０
℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０
分〜１時間）とする。なお、この場合、ドライ酸化法が最も好ましいが、ウェット酸化法
であっても良い。また、酸化性雰囲気は１００％酸素雰囲気でも良いし、実施例１１のよ
うにハロゲン元素を含ませても良い。
【０１８２】
この熱処理により活性層とゲート絶縁膜との界面付近で活性層が酸化され、熱酸化膜が
形成される。その結果、上記界面の準位が低減され、非常に良好な界面特性を示すように
なる。さらに、活性層は酸化されることで膜厚が減り、その酸化の際に発生する余剰シリ
コンによって膜中の欠陥が大幅に低減され、非常に欠陥密度の小さい良好な結晶性を有す
る半導体膜となる。
【０１８３】
本実施例を実施する場合、最終的な活性層の膜厚が２０〜６０ｎｍ、ゲート絶縁膜の膜
厚が５０〜１５０ｎｍ（代表的には８０〜１２０ｎｍ）となるように調節する。また、欠
陥密度の低減効果を十分に引き出すためには、活性層が少なくとも５０ｎｍは酸化される
ようにすることが好ましい。
【０１８４】
以上のような工程を経た活性層の結晶構造は結晶格子に連続性を持つ特異な結晶構造と
なる。その特徴について以下に説明する。
【０１８５】
上記作製工程に従って形成した結晶質シリコン膜は、微視的に見れば複数の棒状又は柱
状の結晶が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）
による観察で容易に確認できた。
【０１８６】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを
形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１
０｝面を有することを確認できた。本出願人がスポット径約１．５μmの電子線回折写真
を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑
点は同心円上に分布を持っていることが確認された。
【０１８７】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能
透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確
認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易
に確認できた。
【０１８８】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０１８９】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０１９０】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ
３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータ
であり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１９１】
本出願人が本実施例を実施して得た結晶質シリコン膜を詳細にＴＥＭを用いて観察した
結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛
２１１｝双晶粒界であることが判明した。
【０１９２】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝で
ある場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３
の対応粒界となることが知られている。
【０１９３】
本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに
約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であると
いう結論に辿り着いた。
【０１９４】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在し
た。
【０１９５】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実
施して得た結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に
渡ってこの様な対応粒界を形成しうる。
【０１９６】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する結晶質シリコン膜は実質的に結晶粒界が存在し
ない見なすことができる。
【０１９７】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱
酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅
していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。
【０１９８】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製され
た結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1
017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置
の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１９９】
以上の事から、本実施例を実施することで得られた結晶質シリコン膜は結晶粒内及び結
晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考
えて良い。
【０２００】
（ＴＦＴの電気特性に関する知見）
本実施例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出
願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）
からは次に示す様なデータが得られている。
【０２０１】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade
（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm
2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０２０２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。なお、本実施例の構成は、実施例１〜１１のいずれの構成とも自由に
組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例９〜１１で示
したような結晶化を助長する触媒元素を用いていることが重要である。
【実施例１３】
【０２０３】
本実施例では、実施例９、１０に示したいずれかの手段により結晶化した結晶質半導体膜
（結晶質シリコン膜を例にとる）から、結晶化に用いた触媒元素（本実施例ではニッケル
を例にとる）をゲッタリングする手段について説明する。なお、説明には図１７を用いる
。
【０２０４】
まず、実施例１と同様の工程に従って、図４（Ｂ）の状態を得る。次に、図４（Ｃ）の
工程と同様にリンを添加する。その際、本実施例では図４（Ｃ）のレジストマスク３４３
の代わりに図１７（Ａ）に示すようなレジストマスク１７０１を用いる。即ち、図４（Ｃ
）ではｐチャネル型ＴＦＴとなる領域を全て隠すようにレジストマスクを設けていたが、
図１７（Ａ）ではｐ++領域の端部を隠さないようにレジストマスクを形成する。
【０２０５】
この状態で図４（Ｃ）の工程と同様の条件でリンを添加する。その結果、ｐチャネル型
ＴＦＴのｐ++領域３３１、３３２の端部にもリンが添加され、（ｐ++＋ｎ+）領域１７０
２、１７０３が形成される。但し、ｐ++領域に含まれるｐ型を付与する不純物元素の濃度
は、ｎ+領域に含まれるリンよりも十分高濃度に添加されているので、ｐ++領域のまま維
持できる。
【０２０６】
次に、レジストマスク１７０１，３４２、３４４〜３４６を除去した後、実施例１の図
５（Ａ）と同様の濃度でリンの添加工程を行う。この工程によりｎ--領域３６１、３６２
、３５４〜３５７が形成される。（図１７（Ｂ））
【０２０７】
次に、実施例１の図５（Ｂ）と同様に、添加された不純物元素（リンまたはボロン）の
活性化工程を行う。本実施例ではこの活性化工程をファーネスアニールまたはランプアニ
ールによって行うことが好ましい。ファーネスアニールを用いる場合、４５０〜６５０℃
、好ましくは５００〜５５０℃、ここでは５００℃、４時間の熱処理を行うことにする。
（図１７（Ｃ））
【０２０８】
本実施例の場合、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの双方のソース領域ま
たはドレイン領域に、必ずｎ+領域に相当する濃度のリンが含まれた領域を有する。その
ため、熱活性化のための熱処理工程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で示す方向へニッケルが移動し、ソ
ース領域またはドレイン領域に含まれるリンの作用によってゲッタリングされる。
【０２０９】
このように本実施例を実施すると、活性層に添加された不純物元素の活性化工程と、結
晶化に用いた触媒元素のゲッタリング工程とを兼ねることができ、工程の簡略化に有効で
ある。
【０２１０】
なお、本実施例の構成は、実施例１〜１２のいずれの構成とも自由に組み合わせること
が可能である。但し、非晶質半導体膜の結晶化に際して、結晶化を助長する触媒元素を用
いている場合に有効な技術である。
【実施例１４】
【０２１１】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１８を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２１２】
まず、実施例１の工程に従って図４（Ｂ）の状態を得る。本実施例ではその状態を図１
８（Ａ）に示す。次に、レジストマスク３３３〜３３８を除去して、ｎ--領域を形成する
ためのリンの添加工程を行う。条件は実施例１の図５（Ａ）の工程と同様で良い。図１８
（Ａ）において、１８０１〜１８０３で示される領域は、ｎ-領域にｎ--領域に相当する
リンが添加された領域であり、１８０４〜１８０５は画素ＴＦＴのＬoff領域となるｎ--
領域である。（図１８（Ｂ））
【０２１３】
次に、レジストマスク１８０７〜１８１１を形成し、図４（Ｃ）と同様の条件でリンを
添加する。この工程により高濃度にリンが添加された領域１８１２〜１８１８が形成され
る。（図１８（Ｃ））
【０２１４】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域にｎ+領域に相当する
濃度のリンが添加されない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。一方、図１８（Ｃ）の工程でｎチャネル型ＴＦＴの
ｐ++領域の端部にもリンが添加されるようにレジストを形成すれば、実施例１３のゲッタ
リング工程を行うことが可能である。
【０２１５】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２１６】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２１７】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１５】
【０２１８】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１９を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２１９】
まず、実施例１の工程に従って図３（Ｄ）の状態を得る。そして、次にｎチャネル型Ｔ
ＦＴのゲート配線およびその他の接続配線を形成する。図１９（Ａ）において、１９０１
、１９０２は接続配線、１９０３〜１９０５はｎチャネル型ＴＦＴのゲート配線、１９０
６は後にｐチャネル型ＴＦＴのゲート配線を形成するための導電膜である。
【０２２０】
次に、レジストマスク１９０７〜１９１１を形成し、実施例１の図４（Ｃ）の工程と同
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域１９１２〜１９１
８が形成される。（図１９（Ａ））
【０２２１】
次に、レジストマスク１９０７〜１９１１を除去した後、レジストマスク１９１９〜１
９２４を形成し、ｐチャネル型ＴＦＴのゲート配線１９２５を形成する。そして、図４（
Ａ）と同様の条件でボロンを添加し、ｐ++領域１９２６、１９２７を形成する。（図１９
（Ｂ））
【０２２２】
次に、レジストマスク１９１９〜１９２４を除去した後、図５（Ａ）と同様の条件でリ
ンを添加する。この添加工程により（ｎ-＋ｎ--）領域１９３０、１９３１およびｎ--領
域１９３２〜１９３５が形成される。（図１９（Ｃ））
【０２２３】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域にｎ+領域に相当する
濃度のリンが添加されない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。
【０２２４】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２２５】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２２６】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１６】
【０２２７】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２０を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２２８】
まず、実施例１の工程に従って図３（Ｄ）の状態を得て、実施例１６の工程に従って図
１９（Ａ）に示す状態を得る。本実施例ではこの状態を図２０（Ａ）に示す。なお、図２
０（Ａ）に用いた符号は図１９（Ａ）と同一の符号である。
【０２２９】
次に、レジストマスク１９０７〜１９１１を除去した後、図５（Ａ）と同様の条件でリ
ンを添加する。この添加工程により（ｎ-＋ｎ--）領域２００１、２００２およびｎ--領
域２００３〜２００６が形成される。（図２０（Ｂ））
【０２３０】
次に、レジストマスク２００７〜２０１２を形成し、ｐチャネル型ＴＦＴのゲート配線
２０１３を形成する。そして、図４（Ａ）と同様の条件でボロンを添加し、ｐ++領域２０
１４、２０１５を形成する。（図２０（Ｃ））
【０２３１】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。
【０２３２】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２３３】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２３４】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１７】
【０２３５】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２１を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２３６】
まず、実施例１の工程に従って図３（Ｄ）の状態を得る。そして、図４（Ａ）
の工程（ｐチャネル型ＴＦＴのゲート配線とｐ++領域の形成工程）を行わずに、図４（Ｂ
）と同様にｎチャネル型ＴＦＴのゲート配線およびその他の接続配線を形成する。なお、
図２１（Ａ）では図４（Ｂ）と同一の符号を用いている。但し、ｐチャネル型ＴＦＴとな
る領域に関しては、レジストマスク２１０１を形成して、後にｐチャネル型ＴＦＴのゲー
ト配線となる導電膜２１０２を残す。
【０２３７】
次に、レジストマスクを残したまま、図５（Ａ）と同様の条件でリンを添加する。この
添加工程により（ｎ-＋ｎ--）領域２１０３〜２１０５およびｎ--領域２１０６〜２１０
８が形成される。（図２１（Ｂ））
【０２３８】
次に、レジストマスク２１０９〜２１１３を形成し、実施例１の図４（Ｃ）の工程と同
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域２１１４〜２１２
０が形成される。（図２１（Ｃ））
【０２３９】
次に、レジストマスク２１０９〜２１１３を除去した後、新たにレジストマスク２１２
１〜２１２６を形成し、ｐチャネル型ＴＦＴのゲート配線２１２７を形成する。そして、
図４（Ａ）と同様の条件でボロンを添加し、ｐ++領域２１２８、２１２９を形成する。（
図２１（Ｄ））
【０２４０】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。
【０２４１】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２４２】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２４３】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１８】
【０２４４】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２２を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２４５】
まず、実施例１の工程に従って図３（Ｄ）の状態を得て、実施例１８の工程に従って図
２１（Ｂ）に示す状態を得る。本実施例ではこの状態を図２２（Ａ）に示す。なお、図２
２（Ａ）に用いた符号は図２１（Ｂ）と同一の符号である。
【０２４６】
次に、レジストマスクを除去した後、新たにレジストマスク２２０１〜２２０６を形成
し、ｐチャネル型ＴＦＴのゲート配線２２０７を形成する。そして、図４（Ａ）と同様の
条件でボロンを添加し、ｐ++領域２２０８、２２０９を形成する。（図２２（Ｂ））
【０２４７】
次に、レジストマスク２２１０〜２２１４を形成し、図４（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物領域２２１５〜２２２１が形成さ
れる。（図２２（Ｃ））
【０２４８】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。また、図２２（Ｃ）の工程でｐ++領域２２０８、２２０９の端部にもリン
が添加されるようにすれば、実施例１２のゲッタリング工程を行うことが可能である。
【０２４９】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２５０】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２５１】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１９】
【０２５２】
実施例１、及び実施例１４〜１８に示した作製工程例では、ｎチャネル型ＴＦＴのゲー
ト配線を形成する前に、前もって後にＬov領域として機能するｎ-領域を形成することが
前提となっている。そして、ｐ++領域、ｎ--領域はともに自己整合的に形成されることが
特徴となっている。
【０２５３】
しかしながら、本実施例のＴＦＴ構造による効果を得るためには最終的な構造が図５（
Ｃ）のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。
従って、場合によってはｐ++領域やｎ--領域を、レジストマスクを用いて形成することも
可能である。その場合、本発明の作製工程例は実施例１、１５〜１９に限らず、あらゆる
組み合わせが可能である。
【０２５４】
本発明においてＴＦＴの活性層となる活性層に一導電性を付与する不純物元素を添加す
る際、ｎ-領域の形成、ｎ+領域の形成、ｎ--領域の形成、ｐ++領域の形成という４つの工
程が必要である。従って、この順序を変えた作製工程だけでも２４通りがあり、実施例１
、及び実施例１４〜１８に示したのはその中の６通りである。
【０２５５】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【実施例２０】
【０２５６】
本実施例では、本発明をボトムゲート型ＴＦＴに用いた場合について説明する。
具体的には、逆スタガ型ＴＦＴに用いた場合を図２３に示す。本発明の逆スタガ型ＴＦＴ
の場合、実施例１のトップゲート型ＴＦＴとはゲート配線と活性層の位置関係が異なる以
外、特に大きく異なることはない。従って、本実施例では、図５（Ｃ）に示した構造と大
きく異なる点に注目して説明を行い、その他の部分は図５（Ｃ）と同一であるため説明を
省略する。実施例１と同様にして、遮蔽膜とその陽極酸化膜と、画素電極からなる保持容
量が形成されている。この陽極酸化膜は発明の実施の形態に示した方法で形成する。
【０２５７】
図２３において、１１、１２はそれぞれシフトレジスタ回路等を形成するＣＭＯＳ回路
のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング回路等を形成するｎチ
ャネル型ＴＦＴ、１４は画素マトリクス回路を形成するｎチャネル型ＴＦＴである。これ
らは下地膜を設けた基板上に形成されている。
【０２５８】
また、１５はｐチャネル型ＴＦＴ１１のゲート配線、１６はｎチャネル型ＴＦＴ１２の
ゲート配線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８はｎチャネル型ＴＦＴ１
４のゲート配線であり、実施例４で説明したゲート配線と同じ材料を用いて形成すること
ができる。また、１９はゲート絶縁膜であり、これも実施例４と同じ材料を用いることが
できる。
【０２５９】
その上には各ＴＦＴ１１〜１４の活性層（活性層）が形成される。ｐチャネル型ＴＦＴ
１１の活性層には、ソース領域２０、ドレイン領域２１、チャネル形成領域２２が形成さ
れる。
【０２６０】
また、ｎチャネル型ＴＦＴ１２の活性層には、ソース領域２３、ドレイン領域２４、Ｌ
ＤＤ領域（この場合、Ｌov領域２５）、チャネル形成領域２６が形成される。
【０２６１】
また、ｎチャネル型ＴＦＴ１３の活性層には、ソース領域２７、ドレイン領域２８、Ｌ
ＤＤ領域（この場合、Ｌov領域２９a、３０a及びＬoff領域２９b、３０b）、チャネル形
成領域３１が形成される。
【０２６２】
また、ｎチャネル型ＴＦＴ１４の活性層には、ソース領域３２、ドレイン領域３３、Ｌ
ＤＤ領域（この場合、Ｌoff領域３４〜３７）、チャネル形成領域３８、３９、ｎ+領域４
０が形成される。
【０２６３】
なお、４１〜４５で示される絶縁膜は、チャネル形成領域を保護する目的とＬＤＤ領域を
形成する目的のために形成されている。
【０２６４】
以上のように本発明を逆スタガ型ＴＦＴに代表されるボトムゲート型ＴＦＴに適用する
ことは容易である。なお、本実施例の逆スタガ型ＴＦＴを作製するにあたっては、本明細
書中に記載された他の実施例に示される作製工程を、公知の逆スタガ型ＴＦＴの作製工程
に適用すれば良い。また、実施例５、７に示したようなアクティブマトリクス型液晶表示
装置に本実施例の構成を適用することも可能である。
【０２６５】
また、プラスチック基板上にゲートを設け、陽極酸化を行う場合においても適用するこ
とができる。プラスチック基板は、有機樹脂膜と同様に金属膜との密着性が不良であり、
発明の実施の形態に記載した陽極酸化方法を用いるのに適している。
【実施例２１】
【０２６６】
本実施例では、本発明をシリコン基板上に作製した反射型液晶表示装置に適用した場合
について説明する。本実施例は、実施例１において、結晶質シリコン膜でなる活性層の代
わりに、シリコン基板（シリコンウェハ）に直接的にｎ型またはｐ型を付与する不純物元
素を添加し、ＴＦＴ構造を実現すれば良い。また、反射型であるので、画素電極として反
射率の高い金属膜（例えばアルミニウム、銀、またはこれらの合金（Ａｌ−Ａｇ合金）等
を用いれば良い。
【０２６７】
即ち、同一基板上に画素マトリクス回路とドライバー回路とを少なくとも含み、ドライ
バー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部がゲ
ート配線と重なるように配置され、画素マトリクス回路を形成する画素ＴＦＴのＬＤＤ領
域はゲート配線と重ならないように配置され、ドライバー回路を形成するｎチャネル型Ｔ
ＦＴのＬＤＤ領域には、画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物
元素が含まれる、という構成を有する構造であれば良い。
【０２６８】
なお、本実施例の構成は、実施例１〜２０のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２２】
【０２６９】
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡ
Ｎ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０２７０】
なお、本実施例の構成は、実施例１〜２１のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２３】
【０２７１】
本発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その
例を図２４及び図３３に示す。
【０２７２】
図２４（Ａ）はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示
領域を表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられて
いる。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、保持容量８５、電流制御
用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（
または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制
御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２７３】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向
駆動回路８３に用いられるＴＦＴを図５（Ｃ）のｐチャネル型ＴＦＴ５０１、ｎチャネル
型ＴＦＴ５０２または５０３を組み合わせて形成する。また、スイッチ用ＴＦＴ８４や電
流制御用ＴＦＴ８６のＴＦＴを図５（Ｃ）のｎチャネル型ＴＦＴ５０４で形成する。
【０２７４】
また、アクティブマトリクス型ＥＬディスプレイの画素上面図を図２４（Ｂ）
に示した。本実施例においては、発明の実施の形態に示した陽極酸化方法により電源線９
０a、９０bの表面に陽極酸化膜を形成し、８５で示した領域で保持容量を形成している。
【０２７５】
図３３（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３３（Ａ）
において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３
はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ
４０１７に至り、外部機器へと接続される。
【０２７６】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー
材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリン
グ材）７００１が設けられている。
【０２７７】
また、図３３（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地
膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成さ
れている。
【０２７８】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いること
ができる。
【０２７９】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、
樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレイ
ンと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと
酸化亜鉛との化合物を用いることができる。
そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。
【０２８０】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
【０２８１】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマス
クを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色
発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）
とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた
方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２８２】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ
層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述の
ような成膜を可能とする。
【０２８３】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミ
ニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉ
Ｆ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。
勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３
１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所
定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ
４０１７に接続される。
【０２８４】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するた
めに、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある
。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良
い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチ
ングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
【０２８５】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充
填材６００４、カバー材６０００が形成される。
【０２８６】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシー
リング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング
材）７００１が形成される。
【０２８７】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても
機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレ
ンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
【０２８８】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２８９】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２９０】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２９１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光
性を有する必要がある。
【０２９２】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との
隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密
封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２９３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜２２
のいずれの構成を組み合わせても良い。
【実施例２４】
【０２９４】
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。
そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性
液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。
【０２９５】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabiliz
ed Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless An
tiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SI
D97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができ
る。
【０２９６】
特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelect
ric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低
減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。
即ち、ドライバー回路と画素マトリクス回路を同じ電源電圧で動作させることが可能とな
り、液晶表示装置全体の低消費電力化を図ることができる。
【０２９７】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点を
もつ。上記実施例で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しう
るため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。
【０２９８】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプ
レイとして用いることが有効であることは言うまでもない。
【０２９９】
また、本実施例の構成は、実施例１〜２２のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２５】
【０３００】
本実施例では、アクティブマトリクス基板の他の構成について図２８、図２９を用いて
説明する。
【０３０１】
なお、図２８（Ａ）の断面構造は、実施例１で説明した作製工程に従って、パッシベー
ション膜３７５を形成する所まで全く同一であるので、本実施例では、実施例１と異なる
点のみに注目して説明を行うこととする。また、カラーフィルターとの密着性を向上させ
る密着性改善膜を形成してもよい。加えて、カラーフィルターとの密着性を向上させる効
果と平坦化させる効果とを併せ持った膜を形成する構成としてもよい。また、パッシベー
ション膜３７５を形成しない構成としてもよい。
【０３０２】
本実施例は画素ＴＦＴと画素電極との間にＲＧＢ三原色で着色されたカラーフィルター
２３０１を設けた構成である。Ｒ、Ｇ、Ｂの色配列はストライプ状またはモザイク状とす
ればよい。
【０３０３】
まず、実施例１に従って、パッシベーション膜３７５を形成したら、その上にカラーフ
ィルター２３０１を形成する。このカラーフィルター２３０１は平坦化膜の機能も有して
いる。その後、第２の層間絶縁膜２３０２を形成し、その上に遮光層２３０３を形成する
。その後の工程は実施例１と同様の作製方法を用いて、酸化膜２３０４、有機樹脂膜でな
る第３の層間絶縁膜２３０５を形成する。その後、第３の層間絶縁膜２３０５、第２の層
間絶縁膜２３０２、カラーフィルター２３０１、パッシベーション膜３７５をエッチング
してコンタクトホールを形成し、実施例１と同一の材料で画素電極２３０７を形成する。
保持容量２３０８は、遮蔽層２３０３と酸化膜２３０４と画素電極で構成される。
【０３０４】
このようにして図２８（Ａ）の状態が得られる。
【０３０５】
また、カラーフィルター２３０１をパターニングする同時もしくはＣＦ形成後、事前に
ＩＴＯコンタクト開口をする例を図２８（Ｂ）に示した。このような構成する利点は、カ
ラーフィルターがコンタクト部に存在しなため、開口膜厚が１μｍ程度に抑えられる点と
、コンタクトホールを開口する際（エッチング時）、カラーフィルターに含まれる不純物
による汚染の問題がない点と、従来のプロセスの延長で済み、新たな作製装置を増設する
必要がない点である。
【０３０６】
なお、カラーフィルターを用いることによって画素電極とカラーフィルタのアライメン
ト誤差がほとんどなくなるので、高開口率が実現される。また、このため１インチ以下の
小型パネルへの適用も可能となる。
【０３０７】
また、上記例とは別の他の例を、図２９に示す。
【０３０８】
なお、図２９（Ａ）の断面構造は、実施例１で説明した作製工程に従って、第２の層間
絶縁膜３７６を形成する所まで全く同一であるので、本実施例では、実施例１と異なる点
のみに注目して説明を行うこととする。
【０３０９】
まず、実施例１に従って層間絶縁膜３７６を形成したら、その上にカラーフィルター２
５０１を形成する。この各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１
〜３μmの厚さで形成する。ここではマスクを用いて所定のパターンに形成した。
【０３１０】
その後、第３の層間絶縁膜２５０２を形成し、その上に遮蔽層２５０３を形成する。そ
の後の工程は実施例１と同様の作製方法を用いて、酸化膜２５０４、有機樹脂膜でなる第
４の層間絶縁膜２５０５を形成する。その後、第４の層間絶縁膜２５０５、第３の層間絶
縁膜２５０２、カラーフィルター２５０１、第２の層間絶縁膜３７６、パッシベーション
膜３７５をエッチングしてコンタクトホールを形成し、実施例１と同一の材料で画素電極
２５０７を形成する。保持容量２５０８は、遮蔽層２５０３と酸化膜２５０４と画素電極
で構成される。
【０３１１】
このようにして図２９（Ａ）の状態が得られる。
【０３１２】
また、カラーフィルター２５０１にパターニングを施してカラーフィルター２６０２を
形成した後、第３の層間絶縁膜２６０２を形成した例を図２９（Ｂ）に示した。このよう
な構成する利点は、カラーフィルターがコンタクト部に存在しないため、開口膜厚が図２
９（Ａ）の構造に対して薄くできコンタクト開口時に有利な点と、コンタクトホールを開
口する際（エッチング時）、カラーフィルターに含まれる不純物による汚染の問題がない
点と、従来のプロセスの延長で済み、新たな製造装置を増設する必要がない点である。
【０３１３】
また、本実施例の構成は、実施例１〜２２のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２６】
【０３１４】
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブ
マトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブ
マトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表
示部に組み込んだ電子機器全てに本願発明を実施できる。
【０３１５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナ
ビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピ
ュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２５、図３１
及び図３２に示す。
【０３１６】
図２５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２
００３やその他の信号制御回路に適用することができる。
【０３１７】
図２５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を
表示部２１０２やその他の信号制御回路に適用することができる。
【０３１８】
図２５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む
。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０３１９】
図２５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アー
ム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用すること
ができる。
【０３２０】
図２５（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０３２１】
図２５（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２
やその他の信号制御回路に適用することができる。
【０３２２】
図３１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその
他の信号制御回路に適用することができる。
【０３２３】
図３１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０３２４】
なお、図３１（Ｃ）は、図３１（Ａ）及び図３１（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図３１（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３２５】
また、図３１（Ｄ）は、図３１（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図３１（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３２６】
ただし、図３１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０３２７】
図３２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を
音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。
【０３２８】
図３２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の信号回路に適用することができる。
【０３２９】
図３２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０３３０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜２５のどのような組み合わせか
らなる構成を用いても実現することができる。
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
【０００４】
例えば、液晶表示装置においてはマトリクス状に配列された画素マトリクス回路を個々
に制御する画素マトリクス回路、画素マトリクス回路を制御するドライバー回路、さらに
外部からのデータ信号を処理するロジック回路（プロセッサ回路やメモリ回路など）等の
あらゆる電気回路にＴＦＴを応用する試みがなされている。
【０００５】
従来、上記ＴＦＴの配線材料としては、Ａｌ、Ｔａ、Ｔｉ等の導電材料が用いられてい
る。そして、陽極酸化工程によって上記導電材料からなる電極表面に高抵抗を有する陽極
酸化膜を形成して、電極の表面を保護し、半導体装置の電極間を絶縁する方法が知られて
いる。
【０００６】
従来の陽極酸化の方法は、まず、絶縁表面上に形成された陽極酸化可能な材料からなる
電極に対して、直流電源の陽極を接続し、白金からなる陰極電極を直流電極の陰極に接続
し、電極及び陰極電極を陽極酸化液中に浸し、両者間に直流電圧を印加して陽極酸化が行
われていた。
【０００７】
一般的には陽極と陰極間に流れる電流及び電圧は以下に示すように変化させる。
【０００８】
図２６に示すように、従来は、まず任意の期間において電流値が一定になるように制御
した（この状態を定電流状態と呼ぶ）。すると、金属配線上に陽極酸化膜が形成されはじ
め、膜厚が厚くなるに従って、電極の抵抗が高くなり、電圧値が次第に増加する。なお、
定電流状態において、陽極酸化膜の膜厚は、電圧値と比例する。
【０００９】
次に、任意の電圧値（到達電圧）に到達したところで、今度は電圧が一定になるように
制御した（この状態を定電圧状態と呼ぶ）。すると、電流量は下がり始め、数十分間その
電圧値を維持し、その後、陽極酸化工程を終了させていた。図示しないが終了時、電圧は
ゼロとなる。
【００１０】
このように、従来では膜質および均一性の優れた陽極酸化膜を形成するために、定電流
状態から定電圧状態に移行させる工程を用いていた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、陽極酸化可能な材料と密着性の悪い材料膜上に陽極酸化可能な材料からなる配
線を形成した後、従来の陽極酸化を行った場合、配線の剥がれ、破壊等の問題が生じてい
た。特に、半導体装置の微細化、多層化に伴い、平坦性の優れた層間絶縁膜として近年用
いられるようになってきた樹脂膜は、陽極酸化可能な材料と密着性が不良であり膜剥がれ
が生じる場合が多かった。図２７には、その一例としてポリイミド樹脂膜４１０１上にア
ルミニウムからなる電極４１０２を形成した後、従来の方法を用いて陽極酸化を行った場
合、膜剥がれが生じた例を示す。
【００１２】
図２７に示した膜剥がれは、特に電極４１０２の端部において、均一な陽極酸化が行われ
ず陽極酸化工程において、溶液が電極４１０２の端部下部に廻り込み（しみ込み）、陽極
酸化膜４１０３が電極４１０２の端部下部に形成されることが原因の一つと考えられる。
この廻り込み量（しみ込み量）Ｘが大きければ大きいほど膜剥がれが顕著に見られた。本
明細書において、電極４１０２が樹脂膜と接している箇所から、陽極酸化膜４１０３の側
面までの距離をＸａとし、電極側面に形成された陽極酸化膜４１０３の膜厚をＸｂとした
場合、ＸａからＸｂを差し引いた距離を「廻り込み量Ｘ」と定義している。図２７におい
ては、廻り込み量Ｘ＝Ｘａ−Ｘｂ＝約０．６μｍ〜０．７μｍ程度となっている。
【００１３】
そこで、密着性の悪い材料膜上に設けられた電極に陽極酸化を行っても膜剥がれ等が生
じない新規な陽極酸化工程が要求されていた。
【００１４】
本願発明は、その様な要求に答えるものであり、ＡＭ−ＬＣＤに代表される電気光学装置
の各回路の配線として、本願発明の新規な陽極酸化工程により膜厚が均一な陽極酸化膜を
表面に有する電極を用い、高い信頼性を有する電気光学装置を提供することを課題とする
。
【００１５】
特に、樹脂上に設けられた電極の陽極酸化膜を誘電体とする容量を有する電気光学装置を
提供することを課題とする。
【課題を解決するための手段】
【００１６】
本明細書で開示する発明の構成は、有機樹脂膜上に第１の電極と、該第１の電極の表面の
少なくとも一部に酸化膜と、該酸化膜の少なくとも一部を覆って第２の電極とからなる容
量を備えていることを特徴とする半導体装置である。
【００１７】
また、他の発明の構成は、有機樹脂膜上に無機膜と、該無機膜上に第１の電極と、該第
１の電極の表面の少なくとも一部に酸化膜と、該酸化膜の少なくとも一部を覆って第２の
電極とからなる容量を備えていることを特徴とする半導体装置である。
【００１８】
上記構成において、前記無機膜はスパッタ法により形成されたことを特徴としている。
【００１９】
また、上記各構成において、前記第１の電極は陽極酸化可能な材料からなることを特徴と
している。
【００２０】
また、上記各構成において、前記第１の電極の端部における酸化膜の廻り込み量Ｘが０
．５μｍ以下であることを特徴としている。
【００２１】
好ましくは、前記第１の電極の端部における酸化膜の廻り込み量Ｘが０．１μｍ以下で
あるとよい。
【００２２】
また、他の発明の構成は、 基板上に画素マトリクス回路を少なくとも含む半導体装置
において、前記画素マトリクス回路の保持容量は、有機樹脂膜の上に設けられた遮蔽膜と
、該遮蔽膜の酸化膜と、該酸化膜の上に設けられた画素電極とで形成されていることを特
徴とする半導体装置である。
【００２３】
また、他の発明の構成は、 同一基板上に画素マトリクス回路とドライバー回路とを少
なくとも含む半導体装置において、 前記ドライバー回路を形成するｎチャネル型ＴＦＴ
のＬＤＤ領域は、少なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート配線と重
なるように配置され、 前記画素マトリクス回路を形成する画素ＴＦＴのＬＤＤ領域は、
該画素ＴＦＴのゲート配線と重ならないように配置され、 前記画素マトリクス回路の保
持容量は有機樹脂膜の上に設けられた遮蔽膜と、該遮蔽膜の酸化膜と、画素電極とで形成
されており、前記ドライバー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には、前記
画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が含まれることを特
徴とする半導体装置である。
【００２４】
また、上記構成において、前記遮蔽膜は陽極酸化可能な材料からなることを特徴としてい
る。
【００２５】
また、好ましくは前記遮蔽膜の端部において、酸化膜の廻り込み量Ｘが０．５μｍ以下で
あるとよい。
【００２６】
また、上記各構成において、前記画素マトリクス回路は、カラーフィルターで平坦化さ
れていることを特徴としている。
【００２７】
また、上記各構成において、前記画素電極は透明導電膜からなることを特徴としている。
【００２８】
また、上記各構成において、前記画素電極は反射性を有する材料からなることを特徴とし
ている。
【００２９】
また、上記構造を実現するための発明の構成は、 ＴＦＴの上方に樹脂膜を形成する工
程と、 前記樹脂膜上に第１の電極を形成する工程と、前記第１の電極の酸化膜を形成す
る工程と、前記酸化膜を少なくとも一部を覆って第２の電極を形成する工程とを有し、容
量が前記第１の電極と、前記第１の電極の酸化膜と、前記第２の電極とで形成されること
を特徴とする半導体装置の作製方法である。
【００３０】
また、他の発明の構成は、 ＴＦＴの上方に樹脂膜を形成する工程と、前記樹脂膜上に
無機膜を形成する工程と、 前記無機膜上に第１の電極を形成する工程と、前記第１の電
極の酸化膜を形成する工程と、前記酸化膜を少なくとも一部を覆って第２の電極を形成す
る工程とを有し、 容量が前記第１の電極と、前記第１の電極の酸化膜と、前記第２の電
極とで形成されることを特徴とする半導体装置の作製方法である。
【００３１】
また、上記構成において、前記樹脂膜上に無機膜を形成する工程はスパッタ法により形
成することを特徴としている。
【００３２】
また、上記各構成において、前記第１の電極の酸化膜を形成する工程は、印加電圧／給
電時間が１１Ｖ／ｍｉｎ以上とする陽極酸化工程であることを特徴としている。
【００３３】
また、他の発明の構成は、 同一基板上に画素マトリクス回路とドライバー回路とを少
なくとも含む半導体装置の作製方法において、 前記ドライバー回路を形成するｎチャネ
ル型ＴＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ソース領
域またはドレイン領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成する工程と、
前記ドライバー回路を形成するｐチャネル型ＴＦＴの活性層に、チャネル形成領域、ソー
ス領域およびドレイン領域を形成する工程と、前記画素マトリクス回路を形成する画素Ｔ
ＦＴの活性層に、チャネル形成領域、ソース領域、ドレイン領域および該ソース領域また
はドレイン領域とチャネル形成領域とに挟まれたＬＤＤ領域を形成する工程と、 前記ド
ライバー回路を形成するｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ並びに前記画素マト
リクス回路を形成する画素ＴＦＴの上方に有機樹脂膜でなる層間絶縁膜を形成する工程と
、 前記層間絶縁膜上に遮蔽膜を形成する工程と、 前記遮蔽膜の表面に該遮蔽膜の酸化
膜を形成する工程と、 前記遮蔽膜の酸化膜に接し、且つ前記遮蔽膜に重なるようにして
画素電極を形成する工程と、を有し、 前記ドライバー回路を形成するｎチャネル型ＴＦ
ＴのＬＤＤ領域は、少なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート配線に
重なって配置され、 前記画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート配線に重な
らないように配置され、前記ドライバー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域
には、前記画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物元素が添加さ
れることを特徴とする半導体装置の作製方法である。
【００３４】
また、上記構成において、前記遮蔽膜の酸化膜を形成する工程は、印加電圧／給電時間
が１１Ｖ／ｍｉｎ以上とする陽極酸化工程であることを特徴としている。
【００３５】
また、他の発明の構成は、 基板上に画素マトリクス回路を少なくとも含む半導体装置に
おいて、前記画素マトリクス回路は、カラーフィルターで平坦化されていることを特徴と
する半導体装置である。
【発明の効果】
【００３６】
本願発明を用いることにより、ＡＭ−ＬＣＤに代表される電気光学装置の各回路に用いら
れる絶縁膜、特に樹脂膜上に形成された電極の表面を陽極酸化膜で覆うことによって、廻
り込み量Ｘが０．５μｍ以下、好ましくは０．１μｍ以下とすることができ、密着性の優
れた電極を有する信頼性の高い半導体装置を作製することができた。
【００３７】
また、ＡＭ−ＬＣＤに代表される電気光学装置の画素マトリクス回路において、小さい面
積で大きなキャパシティを有する保持容量を形成することができる。従って、対角１イン
チ以下のＡＭ−ＬＣＤにおいても開口率を低下させることなく、十分な保持容量を確保す
ることが可能となった。加えて、陽極酸化膜の廻り込み量Ｘが０．５μｍ以下、好ましく
は０．１μｍ以下であるため、その上に形成する画素電極のカバレッジも良好とすること
ができ、歩留まりも向上できた。
【図面の簡単な説明】
【００３８】
【図１】陽極酸化（本発明）によるＳＥＭ写真図およびその模式図。
【図２】陽極酸化工程における印加電圧と電流の関係を示す図（本発明）。
【図３】ＡＭ−ＬＣＤの作製工程を示す図。
【図４】ＡＭ−ＬＣＤの作製工程を示す図。
【図５】ＡＭ−ＬＣＤの作製工程を示す図。
【図６】アクティブマトリクス型液晶表示装置の断面構造図
【図７】保持容量の構成を示す断面図。
【図８】画素マトリクス回路の作製工程を示す図。
【図９】画素マトリクス回路の上面図を示す図。
【図１０】保持容量の構成を示す断面図。
【図１１】保持容量の構成を示す断面図。
【図１２】アルミニウム膜の吸光度を示す図。
【図１３】ＡＭ−ＬＣＤの回路ブロック図。
【図１４】ＡＭ−ＬＣＤの外観を示す図。
【図１５】結晶質半導体膜の作製工程を示す断面図。
【図１６】結晶質半導体膜の作製工程を示す断面図。
【図１７】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図１８】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図１９】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２０】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２１】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２２】画素マトリクス回路とドライバー回路の作製工程を示す図。
【図２３】画素マトリクス回路とドライバー回路の構成を示す図。
【図２４】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図２５】電子機器の一例を示す図。
【図２６】陽極酸化工程における印加電圧と電流の関係を示す図（比較例）。
【図２７】陽極酸化（比較例）によるＳＥＭ写真図およびその模式図。
【図２８】カラーフィルターを備えた画素マトリクス回路の構成を示す図。
【図２９】カラーフィルターを備えた画素マトリクス回路の構成を示す図。
【図３０】図１１（Ｂ）中の保持容量のＳＥＭ写真図および模式図。
【図３１】電子機器の一例を示す図。
【図３２】電子機器の一例を示す図。
【図３３】ＥＬ表示装置の上面図及び断面図を示す図。
【発明を実施するための形態】
【００３９】
本願発明の実施形態について、以下に説明する。本発明においては、同一基板上に形成
されたＡＭ−ＬＣＤに代表される電気光学装置の各回路の電極として陽極酸化可能な材料
を用い、その表面に陽極酸化膜を有する構成を特徴とする。
【００４０】
なお、本願発明は、陽極酸化可能な材料と密着性の悪い材料膜、例えば有機樹脂膜を下
地として、その上に陽極酸化可能な材料からなる第１の電極を設け、該電極の表面に陽極
酸化膜を設け、さらに陽極酸化膜上に第２の電極を設けて容量を形成する構成とした時に
最も効果的な技術である。
【００４１】
本願発明で用いる陽極酸化可能な材料としては、バルブ金属膜（例えば、アルミニウム
、タンタル膜、ニオブ膜、ハフニウム膜、ジルコニウム膜、クロム膜、チタン膜等）や導
電性を有する珪素膜（例えばリンドープシリコン膜、ボロンドープシリコン膜等）でも良
いし、前記バルブ金属膜をシリサイド化したシリサイド膜、窒化したバルブ金属膜（窒化
タンタル膜、窒化タングステン膜、窒化チタン膜等）を主成分とする材料を用いることが
できる。また、他の金属元素（タングステン膜、モリブデン膜等）との共融体である合金
（例えばモリブデンタンタル合金等）を用いることも可能である。また、これらを自由に
組み合わせて積層しても良い。
【００４２】
バルブ金属とは、アノード的に生成したバリアー型陽極酸化膜がカソード電流は流すが
アノード電流は通さない、即ち弁作用を示すような金属を指す。（電気化学便覧 第４版
；電気化学協会編、ｐ３７０、丸善、１９８５）
【００４３】
また、上記陽極酸化可能な材料からなる第１の電極の構造は、単層膜からなる電極とし
ても良いし、多層膜からなる電極としてもよい。なお、本明細書中において「電極」とは
、「配線」の一部であり、他の配線との電気的接続を行う箇所、または半導体層と交差す
る箇所を指す。従って、説明の便宜上、「配線」と「電極」とを使い分けるが、「電極」
という文言に「配線」は常に含められているものとする。
【００４４】
図１（Ａ）は、有機樹脂膜（ポリイミド膜）上に設けられた、表面に陽極酸化膜１０３
を備えた電極を示したＳＥＭ（走査型電子顕微鏡）写真である。図１（Ｂ）はＳＥＭ写真
の模式図である。図２７と比較して、陽極酸化膜の廻り込み量Ｘが非常に小さい（Ｘ＝０
〜０．０２μｍ）電極端部が図１に示されている。理想的には、廻り込み量Ｘ＝０の状態
が好ましく、さらに上面および側面の陽極酸化膜厚が均一に形成されることが望ましい。
【００４５】
上記構成を実現するためには、制御性の高い陽極酸化膜を形成する必要があり、本願発
明は、その形成方法にも特徴がある。
【００４６】
本発明者らは、樹脂膜上に電極を形成し、様々な陽極酸化条件を振って陽極酸化する実験
を行ったが、従来の方法、即ち、定電流状態から定電圧状態に移行させる工程では、どう
しても電極端部において不均一な陽極酸化が行われ陽極酸化膜の廻り込みが生じていた。
【００４７】
実験手順を以下に簡略に述べる。
【００４８】
基板上に塗布法にて、厚さ０．８μｍのポリイミド樹脂膜を成膜した。次いで後に成膜
する金属膜との密着性を高めるためにＣＦ4ガスを用いたプラズマ処理を施した。次いで
、スパッタ法にて、厚さ１２５ｎｍのＡｌ―Ｔｉ膜を成膜後、パターニングを施し電極を
形成した。その後、樹脂膜を焼成するため、２５０℃、１時間の熱処理を施した。そして
、電極に陽極酸化装置のプローブを接続して電極の表面にバリア型の陽極酸化膜を形成し
た。なお、バリア型の陽極酸化膜はアルミナである。このようにして形成した陽極酸化膜
をＳＥＭ観察した。
【００４９】
陽極酸化条件として、電解溶液に３％の酒石酸を含むエチレングリコール溶液を用い、溶
液温度３０℃と設定して、定電圧時間（定電圧状態での保持時間）、上昇レート（単位時
間当たりの印加電圧値）、基板１枚当たりの供給電流をそれぞれ条件１〜４で設定して廻
り込み量Ｘを測定した。なお、条件１〜４は、電極の表面に膜厚５０ｎｍの陽極酸化膜を
形成するため、到達電圧３５Ｖと設定した。
条件１と条件２と条件３で電流値及び上昇レートによる廻り込み量Ｘの比較を行い、条件
２と条件４で定電圧時間の有無による廻り込み量Ｘの比較を行った。
【００５０】
ここでの実験結果を表１に示す。
【００５１】
【表１】
【００５２】
なお、条件３のＳＥＭ観察写真は図１であり、条件４のＳＥＭ観察写真は図２７である
。
【００５３】
実験結果により、廻り込み量Ｘは、上昇レート及び陽極酸化工程にかかる給電時間に比
例することを本発明者らは見出した。
【００５４】
従来と比較して、本発明の陽極酸化工程の陽極酸化しようとする電極の単位面積当たり
の電流値、及び単位時間当たりの印加電圧値を大きい値とし、目標電圧に到達した段階で
終了させると廻り込み量Ｘを小さくすることができた。加えて、陽極酸化工程にかかる時
間を短縮するために、定電圧状態の時間を数秒〜数分、あるいは定電圧状態の時間をゼロ
として陽極酸化膜を形成する。
【００５５】
本願発明の形成方法の一例を以下に図２を用いて説明する。なお、当然ながら、陽極酸
化工程が終了した段階で電圧はゼロとなるが、図２では図示していない。
【００５６】
具体的には、陽極酸化しようとする電極の電流密度（単位面積当たりの電流量）は、１
〜２０ｍＡ／ｃｍ2であることが好ましい。なお、従来の電流密度（約０．３ｍＡ／ｃｍ2
程度）と比べて大きい電流密度である。
【００５７】
また、電圧上昇レート（単位時間当たりに上昇させる電圧値）は、１１Ｖ／min以上、
好ましくは１００Ｖ／min以上とした。同様に従来の電圧上昇レート（約１０Ｖ／min程度
）と比較して大きい。
【００５８】
その結果、制御性よく樹脂膜上に設けられた電極端部における陽極酸化膜の回り込み量
Ｘを抑えることができ、所望の陽極酸化膜を形成することができた。
【００５９】
このように、本発明者らは、従来の陽極酸化工程とは全く異なる新規な陽極酸化工程を
見出した。
【００６０】
上記本願発明の技術を利用して画素マトリクス回路に配置されるＴＦＴの保持容量の誘
電体として陽極酸化膜を形成したＡＭ−ＬＣＤの断面図を図５に示す。
なお、ここではドライバー回路を構成する基本回路としてＣＭＯＳ回路を示し、画素マト
リクス回路のＴＦＴとしてはダブルゲート構造のＴＦＴを示している。
勿論、ダブルゲート構造に限らずトリプルゲート構造やシングルゲート構造などとしても
良い。
【００６１】
図５において、ｎチャネル型ＴＦＴ５０４を覆う平坦性を有する有機樹脂膜３７６（ポ
リイミド）上に、陽極酸化可能な材料（アルミニウム）からなる電極（遮蔽膜３７７）が
設けられている。この遮蔽膜３７７は遮光及び電界遮蔽の効果を有する。また、その表面
には陽極酸化膜３７８が設けられている。
【００６２】
この陽極酸化膜３７８は、画素の保持容量の誘電体としての膜質を有しており、下部電極
を電極（遮蔽膜３７７）、上部電極を画素電極３７９とした保持容量３８２が設けられて
いる。
【００６３】
また、画素電極３７９としては、透過型ＡＭ−ＬＣＤを作製するのであればＩＴＯ膜に
代表される透明導電膜を、反射型ＡＭ−ＬＣＤを作製するのであればアルミニウム、銀、
またはこれらの合金（Ａｌ−Ａｇ合金）等に代表される反射率の高い金属膜を用いれば良
い。
【００６４】
また、アルミニウム膜からなる電極を遮蔽膜として用いる場合は、陽極酸化膜が設けられ
た電極の遮光性が重要である。出発膜厚を３条件（６５ｎｍ、９５ｎｍ、１２５ｎｍ）振
り、陽極酸化条件は全て同一条件とし膜厚５０ｎｍの陽極酸化膜を形成した。すると、陽
極酸化されなかった電極膜厚は３０ｎｍ、６０ｎｍ、９０ｎｍとなった。
【００６５】
図１２に日立分光光度計Ｕ−４０００にて測定した結果を示した。５５０ｎｍにおける電
極膜厚：３０ｎｍの吸光度は２．６、電極膜厚：６０ｎｍの吸光度は４、電極膜厚：９０
ｎｍの吸光度は４．６であることが図１２から読みとれる。電極を遮蔽膜として用いる場
合に必要な吸光度（５５０ｎｍにおける）は３以上あればよい。従って、６０ｎｍ以上で
あれば問題なく遮蔽膜として機能する。また、段差による光漏れを考慮するなら、遮蔽膜
は薄い方が好ましい。
【００６６】
なお、図５では画素電極３７９がドレイン電極３７２を介して画素マトリクス回路のＴ
ＦＴのドレイン領域４１６と電気的に接続されているが、画素電極とドレイン領域とが直
接的に接続するような構造としても良い。
【００６７】
以上のような構造でなるＡＭ−ＬＣＤは、膜剥がれの生じない陽極酸化工程により形成
され均一な膜厚を有する陽極酸化膜を誘電体とした保持容量３８２を備えた画素マトリク
ス回路が形成されるため、信頼性及び生産性が高い点に特徴がある。
【００６８】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
【実施例１】
【００６９】
本実施例では本発明の構成について図３〜図５を用い、画素マトリクス回路とその周辺
に設けられるドライバー回路の基本形態であるＣＭＯＳ回路を同時に形成したアクティブ
マトリクス基板の作製方法について説明する。
【００７０】
最初に、基板３０１上に下地膜として窒化酸化シリコン膜３０２ａを５０〜５００ｎｍ
、代表的には１００ｎｍの厚さに形成した。窒化酸化シリコン膜３０２ａは、ＳｉＨ4と
Ｎ2ＯとＮＨ3を原料ガスとして作製されるものであり、含有する窒素濃度を２５atomic％
以上５０atomic％未満となるようにした。その後、窒素雰囲気中で４５０〜６５０℃の熱
処理を施し、窒化酸化シリコン膜３０２ａを緻密化した。
【００７１】
さらに窒化酸化シリコン膜３０２ｂを１００〜５００ｎｍ、代表的には２００ｎｍの厚
さに形成し、連続して非晶質半導体膜（図示せず）を２０〜８０ｎｍの厚さに形成した。
本実施例では非晶質半導体膜としては非晶質シリコン膜を用いたが、微結晶シリコン膜や
非晶質シリコンゲルマニウム膜を用いても良い。
【００７２】
そして特開平７−１３０６５２号公報（米国特許番号５，６４３，８２６号に対応）に
記載された結晶化手段により非晶質シリコン膜を結晶化し、結晶質シリコン膜（図示せず
）を形成した。同公報記載の技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長
する触媒元素（ニッケル、コバルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選
ばれた一種または複数種の元素、代表的にはニッケル）を用いる結晶化手段である。具体
的には、非晶質シリコン膜表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シ
リコン膜を結晶質シリコン膜に変化させるものである。
【００７３】
こうして結晶質シリコン膜を形成したら、エキシマレーザー光を照射することにより残
存した非晶質成分の結晶化を行い、全体の結晶性を向上させる。なお、エキシマレーザー
光はパルス発振型でも連続発振型でも良いが、ビーム形を線状に加工して照射することで
大型基板にも対応できる。
【００７４】
次に、結晶質シリコン膜をパターニングして、活性層３０３〜３０６を形成し、さらに
それらを覆ってゲート絶縁膜３０７を形成した。ゲート絶縁膜３０７は、ＳｉＨ4とＮ2Ｏ
とから作製される窒化酸化シリコン膜であり、ここでは１０〜２００ｎｍ、好ましくは５
０〜１５０ｎｍの厚さで形成した。（図３（Ａ））
【００７５】
次に、活性層３０３、３０６の全面と、活性層３０４、３０５の一部（チャネル形成領
域を含む）を覆うレジストマスク３０８〜３１１を形成した。そして、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法でｎ型を付与する不純物元素（本実施例ではリン）を添加
して後にＬov領域またはLoff領域となるｎ-領域３１２〜３１４を形成した。この工程で
は、ゲート絶縁膜３０７を通してその下の活性層にリンを添加するために、加速電圧は６
５ｋｅＶに設定した。活性層に添加されるリンの濃度は、２×１０16〜５×１０19atoms/
cm3の範囲にするのが好ましく、ここでは１×１０18atoms/cm3とした。(図３（Ｂ）)
【００７６】
次に、第１の導電膜３１５を、スパッタ法により窒化タンタル（ＴａＮ）で形成した。
続いて、アルミニウム（Ａｌ）を主成分とする第２の導電膜３１６を、１００〜３００ｎ
ｍの厚さに形成した。（図３（Ｃ））
【００７７】
そして、第２の導電膜をエッチングして配線３１７を形成した。本実施例の場合、第２
の導電膜がＡｌであるので、リン酸溶液により下地であるＴａＮ膜との選択比が良好であ
った。さらに、第１の導電層３１５と配線３１７の上に第３の導電膜３１８をタンタル（
Ｔａ）で１００〜４００ｎｍ（本実施例では２００ｎｍ）の厚さに形成した。なお、この
タンタル膜の上にさらに窒化タンタル膜を形成しても構わない。（図３（Ｄ））
【００７８】
次に、レジストマスク３１９〜３２４を形成し、第１の導電膜と第３の導電膜の一部を
エッチング除去して、低抵抗な接続配線３２５、ｐチャネル型ＴＦＴのゲート配線３２６
、画素マトリクス回路のゲート配線３２７を形成した。なお、導電膜３２８〜３３０はｎ
チャネル型ＴＦＴとなる領域上に残しておく。また、この接続配線３２５は、配線抵抗を
極力小さくした部分（例えば、外部信号の入出力端子からドライバー回路の入出力端子ま
での配線部分）に形成する。但し、構造上、配線幅がある程度太くなってしまうので、微
細な配線を必要とする部分には不向きである。
【００７９】
上記第１の導電膜（ＴａＮ膜）と第２の導電膜（Ｔａ膜）のエッチングはＣＦ4とＯ2の
混合ガスにより行うことができた。そして、レジストマスク３１９〜３２４をそのまま残
して、ｐチャネル型ＴＦＴが形成される活性層３０３の一部に、ｐ型を付与する不純物元
素を添加する工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6
）を用いてイオンドープ法（勿論、イオンインプランテーション法でも良い）で添加した
。ボロンの添加濃度は５×１０20〜３×１０21atoms/cm3（本実施例では２×１０21atoms
/cm3）とした。そして、ボロンが高濃度に添加されたｐ++領域３３１、３３２を形成した
。（図４（Ａ））
【００８０】
なお、この工程において、レジストマスク３１９〜３２４をマスクとしてゲート絶縁膜
３０７をエッチングし、活性層３０３の一部を露出させた後、ボロンを添加する工程を行
っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少ないし
、スループットも向上する。
【００８１】
次に、レジストマスク３１９〜３２４を除去した後、新たにレジストマスク３３３〜３
３８を形成した。これはｎチャネル型ＴＦＴのゲート配線を形成するためのものであり、
ドライエッチング法によりｎチャネル型ＴＦＴのゲート配線３３９〜３４１が形成された
。このときゲート配線３３９、３４０はｎ-領域３１２〜３１４の一部と重なるように形
成した。（図４（Ｂ））
【００８２】
次に、レジストマスク３３３〜３３８を除去した後、新たにレジストマスク３４２〜３
４７を形成した。レジストマスク３４４、３４６はｎチャネル型ＴＦＴのゲート配線３４
０、３４１とｎ-領域の一部を覆う形で形成した。
【００８３】
そして、ｎ型を付与する不純物元素（本実施例ではリン）を１×１０20〜１×１０21at
oms/cm3（本実施例では５×１０20atoms/cm3）の濃度で添加して活性層３０４〜３０６に
ｎ+領域３４７〜３５３を形成した。（図４（Ｃ））
【００８４】
なお、この工程において、レジストマスク３４２〜３４７を用いてゲート絶縁膜３０７
をエッチング除去し、活性層３０４〜３０６の一部を露出させた後、リンを添加する工程
を行っても良い。その場合、加速電圧が低くて済むため、活性層に与えるダメージも少な
いし、スループットも向上する。
【００８５】
次に、レジストマスク３４２〜３４６を除去し、画素マトリクス回路のｎチャネル型Ｔ
ＦＴとなる活性層３０６にｎ型を付与する不純物元素（本実施例ではリン）を添加する工
程を行った。こうして前記ｎ-領域の１／２〜１／１０の濃度（具体的には１×１０16〜
５×１０18atoms/cm3）でリンが添加されたｎ--領域３５４〜３５７を形成した。
【００８６】
また、この工程ではゲート配線で隠された不純物領域３５８〜３６０を除いて全ての不
純物領域にｎ--の濃度でリンが添加された。実際、その濃度は非常に低濃度であるため無
視して差し支えない。但し、厳密には３５９、３６０で示される領域がｎ-領域であるの
に対し、３６１、３６２で示される領域は（ｎ-＋ｎ--）領域となり、前記ｎ-領域３５９
、３６０よりも若干高い濃度でリンを含む。(図５（Ａ）)
【００８７】
次に、１００〜４００ｎｍ厚の保護絶縁膜３６３をプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ
、ＮＨ3を原料とした窒化酸化シリコン膜で形成した。この窒化酸化シリコン膜中の含有
水素濃度は１〜３０atomic％となるように形成することが望ましかった。保護絶縁膜３４
４としては、他にも酸化シリコン膜、窒化シリコン膜またはそれらを組み合わせた積層膜
を用いることができる。
【００８８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０
℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【００８９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、活性層を水素化する工程を行った。この工程は熱的に励起された水素により
半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズ
マ水素化（プラズマにより励起された水素を用いる）
を行っても良い。（図５（Ｂ））
【００９０】
活性化工程を終えたら、保護絶縁膜３６３の上に０．５〜１．５μm厚の層間絶縁膜３
６４を形成した。前記保護絶縁膜３６３と層間絶縁膜３６４とでなる積層膜を第１の層間
絶縁膜とした。
【００９１】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース配線３６５〜３６８と、ドレイン配線３６９〜３７２を形成した。な
お、図示されていないがＣＭＯＳ回路を形成するためにドレイン配線３６９と３７０は同
一配線として接続されている。また、入出力端子間、回路間を結ぶ接続配線３７３、３７
４も同時に形成した。なお、図示していないが本実施例ではこの電極を、Ｔｉ膜を１００
ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して
形成した３層構造の積層膜とした。
【００９２】
次に、パッシベーション膜３７５として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成し
た。パッシベーション膜３７５はプラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から形成さ
れる窒化酸化シリコン膜、またはＳｉＨ4、Ｎ2、ＮＨ3から作製される窒化シリコン膜で
形成すれば良い。
【００９３】
まず、膜の形成に先立ってＮ2Ｏ、Ｎ2、ＮＨ3等を導入してプラズマ水素化処理により
水素化の工程を行なった。プラズマ処理により励起された水素は第１の層間絶縁膜中に供
給され、基板を２００〜４００℃に加熱しておけば、その水素を下層側にも拡散させて活
性層を水素化することができた。このパッシベーション膜の作製条件は特に限定されるも
のではないが、緻密な膜とすることが望ましい。
【００９４】
また、パッシベーション膜を形成した後に、さらに水素化工程を行っても良い。例えば
、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行
うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後
に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、
パッシベーション膜３７５に開口部を形成しておいても良い。
【００９５】
その後、有機樹脂からなる第２の層間絶縁膜３７６を約１μmの厚さに形成した。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾ
シクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点な
どが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることも
できる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼
成して形成した。
【００９６】
次に、画素マトリクス回路となる領域において、第２の層間絶縁膜３７６上に遮蔽膜３
７７を形成した。遮蔽膜３７７はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔ
ａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚さに形
成した。なお、第２の層間絶縁膜３７６上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形
成しておくと、この上に形成する遮蔽膜の密着性を高めることができた。また、有機樹脂
で形成した第２の層間絶縁膜３７６の表面にＣＦ4ガスを用いたプラズマ処理を施すと、
表面改質により膜上に形成する遮蔽膜の密着性を向上させることができた。
【００９７】
また、遮蔽膜だけでなく、他の接続配線を形成することも可能である。例えば、ドライ
バー回路内で回路間をつなぐ接続配線を形成できる。但し、その場合は遮蔽膜または接続
配線を形成する材料を成膜する前に、予め第２の層間絶縁膜にコンタクトホールを形成し
ておく必要がある。
【００９８】
次に、遮蔽膜３７７の表面に陽極酸化法により１０〜１００ｎｍ（好ましくは１５〜７
５ｎｍ）の厚さの陽極酸化膜３７８を形成した。本実施例では遮蔽膜３７７としてアルミ
ニウム膜またはアルミニウムを主成分とする膜を用いたため、陽極酸化膜３７８として酸
化アルミニウム膜（アルミナ膜）が形成された。
【００９９】
陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレングリコー
ル溶液を作製した。これは１５％の酒石酸アンモニウム水溶液とエチレングリコールとを
２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５となるよう
に調節した。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜３７７が形成され
ている基板を溶液に浸し、遮蔽膜３７７を陽極として、一定（数ｍＡ〜数百ｍＡ）の直流
電流を流した。電流密度は、１．０ｍＡ／ｃｍ2〜２０．０ｍＡ／ｃｍ2の範囲に制御しな
がら、陽極酸化を行うことが好ましい。
【０１００】
本実施例では、１枚の基板に１００ｍＡの電流を流し、単位時間あたりの電圧値を８７〜
４３０Ｖ／ｍｉｎとした。溶液中の陰極と陽極との間の電圧は酸化膜の成長に従い時間と
共に変化するが、電流が一定となるように電圧を調整し、３５Ｖとなったところで終了し
た。本実施例の陽極酸化工程時間は７秒であった。
【０１０１】
このようにして図１に示したように遮蔽膜３７７の端部側面には厚さ２０〜３０ｎｍの
陽極酸化膜３７８を形成することができた。なお、ここで示した陽極酸化法に係わる数値
は一例にすぎず、作製する素子の大きさ等によって当然最適値は変化しうるものである。
【０１０２】
また、ここでは遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶ
Ｄ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond like carbon）
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
【０１０３】
次に、第２の層間絶縁膜３７６、パッシベーション膜３７５にドレイン配線３７２に達
するコンタクトホールを形成し、画素電極３７９を形成した。なお、画素電極３８０、３
８１はそれぞれ隣接する別の画素の画素電極である。画素電極３７９〜３８１は、透過型
液晶表示装置とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には反
射性を有する金属膜（例えば、アルミニウム、銀、Ａｌ−Ａｇ合金等）を用いれば良い。
ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１０
０ｎｍの厚さにスパッタ法で形成した。
【０１０４】
また、この時、画素電極３７９と遮蔽膜３７７とが陽極酸化膜３７８を介して重なった
領域３８２が保持容量を形成した。
【０１０５】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路と画素マトリクス回路とを
有したアクティブマトリクス基板が完成した。なお、ドライバー回路にはｐチャネル型Ｔ
ＦＴ５０１、ｎチャネル型ＴＦＴ５０２、５０３が形成され、画素マトリクス回路にはｎ
チャネル型ＴＦＴでなる画素ＴＦＴ５０４が形成された。（図５（Ｃ））
【０１０６】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ５０１には、チャネル形成領域４０１、ソース領域
４０２、ドレイン領域４０３がそれぞれｐ+領域で形成された。
【０１０７】
また、ｎチャネル型ＴＦＴ５０２には、チャネル形成領域４０４、ソース領域４０５、
ドレイン領域４０６、そしてチャネル形成領域の片側にＬov領域４０７が形成された。こ
の時、ソース領域４０５は、（ｎ--＋ｎ+）領域、ドレイン領域４０６は（ｎ--＋ｎ-＋ｎ
+）領域でそれぞれ形成され、Ｌov領域４０７はｎ-領域で形成された。また、Ｌov領域４
０７はゲート配線と全部重なって形成された。
【０１０８】
また、ｎチャネル型ＴＦＴ５０３には、チャネル形成領域４０８、ソース領域４０９、
ドレイン領域４１０、そしてチャネル形成領域の両側にＬov領域４１１a、４１２aおよび
Ｌoff領域４１１b、４１２bが形成された。この時、ソース領域４０９、ドレイン領域４
１０は（ｎ--＋ｎ-＋ｎ+）領域、Ｌov領域４１１a、４１２aはｎ-領域、Ｌoff領域４１１
b、４１２bは（ｎ--＋ｎ-）領域でそれぞれ形成された。なお、この構造ではＬＤＤ領域
の一部がゲート配線と重なるように配置されたために、Ｌov領域とＬoff領域が実現され
ている。
【０１０９】
また、画素ＴＦＴ５０４には、チャネル形成領域４１３、４１４、ソース領域４１５、
ドレイン領域４１６、Ｌoff領域４１７〜４２０、Ｌoff領域４１８、４１９に接したｎ+
領域４２１が形成された。この時、ソース領域４１５、ドレイン領域４１６はそれぞれ（
ｎ--＋ｎ+）領域で形成され、Ｌoff領域４１７〜４２０はｎ--領域で形成された。
【０１１０】
本実施例では、画素マトリクス回路およびドライバー回路が要求する回路仕様に応じて
各回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上さ
せることができた。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配
置を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速
動作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ
構造とを実現した。
【０１１１】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ５０２は高
速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路、
バッファ回路などのロジック回路に適している。即ち、チャネル形成領域の片側（ドレイ
ン領域側）のみにＬov領域を配置することで、できるだけ抵抗成分を低減させつつホット
キャリア対策を重視した構造となっている。
これは上記回路群の場合、ソース領域とドレイン領域の機能が変わらず、キャリア（電子
）の移動する方向が一定だからである。但し、必要に応じてチャネル形成領域の両側にＬ
ov領域を配置することもできる。
【０１１２】
また、ｎチャネル型ＴＦＴ５０３はホットキャリア対策と低オフ電流動作の双方を重視
するサンプリング回路（サンプルホールド回路）に適している。即ち、Ｌov領域を配置す
ることでホットキャリア対策とし、さらにＬoff領域を配置することで低オフ電流動作を
実現した。また、サンプリング回路はソース領域とドレイン領域の機能が反転してキャリ
アの移動方向が１８０°変わるため、ゲート配線を中心に線対称となるような構造としな
ければならない。なお、場合によってはＬov領域のみとすることもありうる。
【０１１３】
また、ｎチャネル型ＴＦＴ５０４は低オフ電流動作を重視した画素マトリクス回路、サ
ンプリング回路（サンプルホールド回路）に適している。即ち、オフ電流値を増加させる
要因となりうるＬov領域を配置せず、Ｌoff領域のみを配置することで低オフ電流動作を
実現している。また、ドライバー回路のＬＤＤ領域よりも低い濃度のＬＤＤ領域をＬoff
領域として用いることで、多少オン電流値が低下しても徹底的にオフ電流値を低減する対
策を打っている。さらに、ｎ+領域３２１はオフ電流値を低減する上で非常に有効である
ことが確認されている。
【０１１４】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ５０２のＬov領域４０７の長
さ（幅）は０．５〜３．０μｍ、代表的には１．０〜１．５μｍとすれば良い。また、ｎ
チャネル型ＴＦＴ５０３のＬov領域４１１a、４１２aの長さ（幅）は０．５〜３．０μｍ
、代表的には１．０〜１．５μｍ、Ｌoff領域４１１b、４１２bの長さ（幅）は１．０〜
３．５μｍ、代表的には１．５〜２．０μｍとすれば良い。また、画素ＴＦＴ５０４に設
けられるＬoff領域４１７〜４２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．
０〜２．５μｍとすれば良い。
【０１１５】
さらに、ｐチャネル型ＴＦＴ５０１は自己整合（セルフアライン）的に形成され、ｎチ
ャネル型ＴＦＴ５０２〜５０４は非自己整合（ノンセルフアライン）的に形成されている
点も特徴の一つである。
【実施例２】
【０１１６】
本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置
を作製する工程を説明する。図６に示すように、図５（Ｃ）の状態の基板に対し、配向膜
６０１を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂が多く用いられている
。対向側の基板６０２には、透明導電膜からなる対向電極６０３と、配向膜６０４とを形
成した。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角
を持って配向するようにした。そして、画素マトリクス回路と、ＣＭＯＳ回路が形成され
たアクティブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材やス
ペーサ（共に図示せず）などを介して貼りあわせる。その後、両基板の間に液晶材料６０
５を注入し、封止剤（図示せず）によって完全に封止した。液晶材料には公知の液晶材料
を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成
した。
【実施例３】
【０１１７】
本実施例では、アクティブマトリクス基板の画素マトリクス回路のｎチャネル型ＴＦＴ
に接続される保持容量の他の構成について図７を用いて説明する。なお、図７の断面構造
は実施例１で説明した作製工程に従って、陽極酸化膜３７８を形成するところまで全く同
一であるので、そこまでの構造は図３〜５で既に説明されている。従って、本実施例では
実施例１と異なる点のみに注目して説明を行うこととする。
【０１１８】
実施例１の工程に従って遮蔽膜３７７、遮蔽膜３７７を陽極酸化して得られた陽極酸化
膜３７８を形成したら、有機樹脂膜でなるスペーサー７０２〜７０４を形成する。有機樹
脂膜としては、ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾ
シクロブテン）から選ばれた膜を用いることができる。その後、スペーサー７０２、第２
の層間絶縁膜３７６、パッシベーション膜３７５をエッチングしてコンタクトホールを形
成し、実施例１と同一の材料で画素電極７０５を形成する。なお、画素電極７０６、７０
７は隣接する別の画素の画素電極である。
【０１１９】
こうして、遮蔽膜３７７と画素電極７０５が陽極酸化膜３７８を介して重なった領域に
おいて保持容量７０８が形成される。このようにスペーサー７０２〜７０４を設けること
により、遮蔽膜３７７と画素電極７０５〜７０７との間で発生するショート（短絡）を防
止することができる。
【０１２０】
なお、本実施例の構成は実施例２の構成と組み合わせることが可能である。
【実施例４】
【０１２１】
本実施例では、アクティブマトリクス基板の画素マトリクス回路のｎチャネル型ＴＦＴ
に接続される保持容量の他の構成について図８を用いて説明する。なお、図８の断面構造
は実施例１で説明した作製工程に従って、遮蔽膜３７７を形成するところまで全く同一で
あるので、そこまでの構造は図３〜５で既に説明されている。従って、本実施例では実施
例１と異なる点のみに注目して説明を行うこととする。
【０１２２】
まず実施例１の工程に従って遮蔽膜３７７を形成したら、遮蔽膜３７７の端部を覆うよ
うにして有機樹脂膜でなるスペーサー８０１〜８０３を形成する。有機樹脂膜としては、
ポリイミド、ポリアミド、ポリイミドアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
から選ばれた膜を用いることができる。（図８（Ａ））
【０１２３】
次に、陽極酸化法またはプラズマ酸化法により遮蔽膜３７７の露出した表面に酸化膜８
０４を形成する。なお、スペーサー８０１〜８０３と接した部分には酸化膜８０４は形成
されない。（図８（Ｂ））
【０１２４】
次に、スペーサー８０１、第２の層間絶縁膜３７６、パッシベーション膜３７５をエッ
チングしてコンタクトホールを形成し、実施例１と同一の材料で画素電極８０５を形成す
る。なお、画素電極８０６、８０７は隣接する別の画素の画素電極である。
【０１２５】
こうして、遮蔽膜３７７と画素電極８０５が酸化膜８０４を介して重なった領域におい
て保持容量８０８が形成される。このようにスペーサー８０１〜８０３を設けることによ
り、遮蔽膜３７７と画素電極８０５〜８０７との間で発生するショート（短絡）を防止す
ることができる。
【０１２６】
なお、本実施例の構成は実施例２の構成と組み合わせることが可能である。
【実施例５】
【０１２７】
アクティブマトリクス型液晶表示装置の構成を、図９の上面図を用いて説明する。尚、
図９は、図３〜図５の断面構造図と対応付けるため、共通の符号を用いている。また、図
９（Ｂ）で示すＡ―Ａ’に沿った断面構造は、図５（Ｃ）に示す画素マトリクス回路の断
面図に対応している。
【０１２８】
図９は画素マトリクス回路の一部分（一画素）を示す上面図である。ここで図９（Ａ）
は島状半導体膜、ゲート配線、ソース配線の重ねあわせを示す上面図であり、同図（Ｂ）
はその上に遮蔽膜、画素電極を重ねあわせた状態を示す上面図である。図９（Ａ）におい
て、ゲート配線３４１は、図示されていないゲート絶縁膜を介してその下の島状半導体膜
３０６と交差している。また、図示はしていないが、活性層３０６には、ソース領域、ド
レイン領域、ｎ--領域でなるＬoff領域が形成されている。また、９０１はソース配線３
６８と島状半導体膜３０６とのコンタクト部、９０２はドレイン配線３７２と活性層３０
６とのコンタクト部である。
【０１２９】
また、図９（Ｂ）において、画素ＴＦＴの上には表面に陽極酸化膜（ここでは図示しな
いが、図５（Ｃ）の陽極酸化膜３７８を指す）が形成された遮蔽膜３７７と、各画素ごと
に設けられる画素電極３７９〜３８１が形成されている。そして、遮蔽膜３７７と画素電
極３７９とが陽極酸化膜を介して重なる領域で保持容量３８２が形成される。なお、９０
３はドレイン配線３７２と画素電極３７９とのコンタクト部である。
【０１３０】
本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用いたこと
で、必要な容量を形成するための面積を少なくすることが可能である。
さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電極とす
ることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させること
ができた。
【０１３１】
なお、本実施例のアクティブマトリクス型液晶表示装置は、実施例４で説明した構造と
照らし合わせて説明したが、実施例１〜４のいずれの構成とも自由に組み合わせてアクテ
ィブマトリクス型液晶表示装置を作製することができる。
【実施例６】
【０１３２】
画素マトリクス回路の各画素に設けられる保持容量は画素電極に接続されていない方の電
極（本発明の場合は遮蔽膜）を固定電位としておくことで保持容量を形成することができ
る。その場合、遮蔽膜をフローティング状態（電気的に孤立した状態）かコモン電位（デ
ータとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１３３】
そこで本実施例では遮蔽膜をコモン電位に固定する場合の接続方法について図１０を用
いて説明する。図１０（Ａ）において、１００１は実施例１と同様にして作製された画素
ＴＦＴであり、１００２が保持容量の一方の電極として機能する遮蔽膜である。遮蔽膜１
００２は画素マトリクス回路の外側にまで延在し、第２の層間絶縁膜１００４、パッシベ
ーション膜１００５に設けられたコンタクトホール１００６を介してコモン電位を与える
電源線１００３と接続している。
【０１３４】
このように画素マトリクス回路の外側において、コモン電位を与える電源線と電気的に
接続することでコモン電位とすることができる。従って、この場合には遮蔽膜１００２を
形成する前に第２の層間絶縁膜１００４、パッシベーション膜１００５をエッチングする
工程が必要となる。
【０１３５】
次に、図１０（Ｂ）において、１００７は実施例１と同様にして作製された画素ＴＦＴ
であり、１００８が保持容量の一方の電極として機能する遮蔽膜である。遮蔽膜１００８
は画素マトリクス回路の外側にまで延在し、１００９で示される領域において導電膜１０
１０と酸化膜１０１１を介して重なる。この導電膜１０１０は画素電極１０１２と同時に
形成される導電膜である。
【０１３６】
そして、この導電膜１０１０は第２の層間絶縁膜１０１３、パッシベーション膜１０１
４に設けられたコンタクトホール１０１５を介してコモン電位を与える電源線１０１６と
接続している。この時、領域１００９では遮蔽膜１００８、酸化膜１０１１、導電膜１０
１０でなるコンデンサが形成される。このコンデンサは交流駆動を行うことによって実質
的に短絡する。即ち、領域１００９では静電結合によって、遮蔽膜１００８と導電膜１０
１０とが電気的に接続されるため、遮蔽膜１００８と電源線１０１６とは実質的に接続さ
れる。
【０１３７】
このように図１０（Ｂ）の構造を採用することで、工程数を増やすことなく遮蔽膜をコ
モン電位に設定することが可能となる。
【０１３８】
なお、本実施例の構成は実施例１〜５のいずれの構成とも自由に組み合わせることが可
能である。
【実施例７】
【０１３９】
本実施例では、実施例１に示した画素マトリクス回路において、遮蔽膜と有機樹脂膜との
間の密着性を高めるための技術を提供する。説明には図１１を用いる。
【０１４０】
本実施例では、実施例１に従い有機樹脂膜３７６を形成した後、スパッタ法により１０〜
２００ｎｍ厚の無機膜、ここでは酸化珪素膜を形成し、さらに連続的に高純度アルミニウ
ム膜を形成する。この高純度アルミニウム膜をエッチングして遮蔽膜１１０２を形成する
。図１１（Ａ）では１１０１が酸化珪素膜、１１０２は遮蔽膜、１１０３は陽極酸化膜で
ある。
【０１４１】
この酸化珪素膜１１０１は有機樹脂膜３７６と、高純度アルミニウム膜でなる遮蔽膜１１
０２との密着性を高めるバッファ層として機能する。この酸化珪素膜を設けることで実施
の形態に示した陽極酸化法により酸化膜１１０３を形成した場合において、さらに良好な
密着性を確保することができる。また、無機膜１１０４としては、酸化珪素膜の他に、珪
素（シリコン）を含む絶縁膜（本明細書中では窒化シリコン膜、または窒化酸化シリコン
膜の総称を指す）を用いることができる。なお、本明細書中において窒化酸化シリコン膜
とはＳｉＯxＮy（但し、０＜ｘ、ｙ＜１）で表される絶縁膜であり、珪素、酸素、窒素を
所定の割合で含む絶縁膜を指す。
【０１４２】
加えて、有機樹脂で形成した第２の層間絶縁膜３７６の表面、または酸化珪素膜表面にＣ
Ｆ4ガスを用いたプラズマ処理を施して、表面改質により膜上に形成する遮蔽膜の密着性
を向上させてもよい。
【０１４３】
なお、コンタクトホールの形成を容易とするために、遮蔽膜１１０２の陽極酸化後、遮蔽
膜１１０２及び陽極酸化膜をマスクとして酸化珪素膜のパターニングを施して図１１（Ｂ
）に示す構造としてもよい。この図１１（Ｂ）の断面構造のＳＥＭ写真図および模式図を
図３０（Ａ）及び図３０（Ｂ）に示す。なお、図３０（Ｂ）において図１１と同じ符号を
用いた。
【０１４４】
また、遮蔽膜のパターニングの際、同時に酸化珪素膜のパターニングを施す工程としても
よい。
【０１４５】
なお、本実施例の構成は実施例１〜６のいずれの構成とも自由に組み合わせることが可
能である。
【実施例８】
【０１４６】
図１３は、実施例１で示したアクティブマトリクス基板の回路構成の一例を示す。本実
施例のアクティブマトリクス基板は、ソース信号線側駆動回路１３０１、ゲート信号線側
駆動回路（Ａ）１３０７、ゲート信号線側駆動回路（Ｂ）１３１１、プリチャージ回路１
３１２、画素マトリクス回路１３０６を有している。
ソース信号線側駆動回路１３０１は、シフトレジスタ回路１３０２、レベルシフタ回路１
３０３、バッファ回路１３０４、サンプリング回路１３０５を備えている。また、ゲート
信号線側駆動回路（Ａ）１３０７は、シフトレジスタ回路１３０８、レベルシフタ回路１
３０９、バッファ回路１３１０を備えている。ゲート信号線側駆動回路（Ｂ）１３１１も
同様な構成である。
【０１４７】
ここでシフトレジスタ回路１３０２、１３０８は駆動電圧が５〜１６Ｖ（代表的には１
０Ｖ）であり、回路を形成するＣＭＯＳ回路に使われるｎチャネル型ＴＦＴは図５（Ｃ）
の５０２で示される構造が適している。
【０１４８】
また、レベルシフタ回路１３０３、１３０９、バッファ回路１３０４、１３１０は、駆
動電圧は１４〜１６Ｖと高くなるが、シフトレジスタ回路と同様に、図５（Ｃ）のｎチャ
ネル型ＴＦＴ５０２を含むＣＭＯＳ回路が適している。なお、ゲート配線をダブルゲート
構造とすることは、回路の信頼性を向上させる上で有効である。
【０１４９】
また、サンプリング回路１３０５は駆動電圧が１４〜１６Ｖであるが、ソース領域とド
レイン領域が反転する上、オフ電流値を低減する必要があるので、図５（Ｃ）のｎチャネ
ル型ＴＦＴ５０３を含むＣＭＯＳ回路が適している。なお、図５（Ｃ）ではｎチャネル型
ＴＦＴしか図示されていないが、実際にサンプリング回路を形成する時はｎチャネル型Ｔ
ＦＴとｐチャネル型ＴＦＴとを組み合わせて形成することになる。
【０１５０】
また、画素マトリクス回路１３０６は駆動電圧が１４〜１６Ｖであり、サンプリング回
路１３０５よりもさらにオフ電流値が低いことを要求するので、完全なＬＤＤ構造（Ｌov
領域を配置しない構造）とすることが望ましく、図５（Ｃ）のｎチャネル型ＴＦＴ５０４
を画素ＴＦＴとして用いることが望ましい。
【０１５１】
また、図１４にアクティブマトリクス型液晶表示装置の斜視図を示す。尚、図１４は、
図３〜図５の断面構造図と対応付けるため、共通の符号を用いている。
【０１５２】
アクティブマトリクス基板は、ガラス基板３０１上に形成された、画素マトリクス回路
１４０１と、走査（ゲート）線駆動回路１４０２と、信号(ソース)線駆動回路１４０３で
構成される。画素マトリクス回路の画素ＴＦＴ５０４はｎチャネル型ＴＦＴであり、周辺
に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。走査（ゲート
）線駆動回路１４０２と、信号（ソース）線駆動回路１４０３はそれぞれゲート配線３４
１とソース配線３６８で画素マトリクス回路１４０１に接続されている。また、ＦＰＣ１
４０４が接続された外部入出力端子１４０５からドライバー回路の入出力端子までの接続
配線１４０７、１４０８が設けられている。
【０１５３】
なお、本実施例の構成は実施例１〜７のいずれの構成とも自由に組み合わせることが可
能である。
【実施例９】
【０１５４】
本実施例ではＴＦＴの活性層（能動層）となる活性層を形成する工程について図１５を
用いて説明する。まず、基板（本実施例ではガラス基板）１５０１上に２００ｎｍ厚の窒
化酸化シリコン膜でなる下地膜１５０２と５０ｎｍ厚の非晶質半導体膜（本実施例では非
晶質シリコン膜）１５０３を大気解放しないで連続的に形成する。
【０１５５】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸
ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１５０４を非晶質半導体
膜１５０３の全面に形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外にも
、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）
、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素がある。（
図１５（Ａ））
【０１５６】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１５７】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水
素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１
２時間（好ましくは４〜６時間）の熱処理を行う。本実施例では、５５０℃で４時間の熱
処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１５０５を形成する。(
図１５（Ｂ）)
【０１５８】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。まず、結晶質半導体膜１５０５の表面にマスク絶縁膜１５０６を１５０ｎｍの
厚さに形成し、パターニングにより開口部１５０７を形成する。そして、露出した結晶質
半導体膜に対して１５族に属する元素（本実施例ではリン）を添加する工程を行う。この
工程により１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリング領域１５
０８が形成される。（図１５（Ｃ））
【０１５９】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域１５０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜１５０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１
×１０16atms/cm3にまで低減することができる。（図１５（Ｄ））
【０１６０】
そして、マスク絶縁膜１５０６を除去した後、ゲッタリング領域１５０８を完全に取り
除くようにしてパターニングを行い、活性層１５１０を得る。なお、図１５（Ｅ）では活
性層１５１０を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
【０１６１】
以上のようにして形成された活性層１５１０は、結晶化を助長する触媒元素（ここでは
ニッケル）を用いることによって、非常に結晶性の良い結晶質半導体膜で形成されている
。また、結晶化のあとは触媒元素をリンのゲッタリング作用により除去しており、活性層
１５１０中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは１×１０
16atms/cm3である。
【０１６２】
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが
可能である。
【実施例１０】
【０１６３】
本実施例ではＴＦＴの活性層（能動層）となる活性層を形成する工程について図１６を
用いて説明する。具体的には特開平１０−２４７７３５号公報（米国出願番号０９／０３
４，０４１号に対応）に記載された技術を用いる。
【０１６４】
まず、基板（本実施例ではガラス基板）１６０１上に２００ｎｍ厚の窒化酸化シリコン
膜でなる下地膜１６０２と５０ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜
）１６０３を大気解放しないで連続的に形成する。次に、酸化シリコン膜でなるマスク絶
縁膜１６０４を２００ｎｍの厚さに形成し、開口部１６０５を形成する。
【０１６５】
次に、重量換算で１００ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢
酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１６０６を形成する。
この時、触媒元素含有層１６０６は、開口部１６０５が形成された領域において、選択的
に非晶質半導体膜１６０３に接触する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）
以外にも、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛
（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、といった元素が
ある。（図１６（Ａ））
【０１６６】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やス
パッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体
膜上に形成する手段をとっても良い。
【０１６７】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の熱処理工程を行い、水
素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１
６時間（好ましくは８〜１４時間）の熱処理を行う。本実施例では、５７０℃で１４時間
の熱処理を行う。その結果、開口部１６０５を起点として概略基板と平行な方向（矢印で
示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（本実施
例では結晶質シリコン膜）１６０７が形成される。(図１６（Ｂ）)
【０１６８】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク絶縁膜１６０４をそのままマスクとして
１５族に属する元素（本実施例ではリン）を添加する工程を行い、開口部１６０５で露出
した結晶質半導体膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むゲッタリン
グ領域１６０８を形成する。（図１６（Ｃ））
【０１６９】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質半導体
膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング領
域１６０８に捕獲される。即ち、結晶質半導体膜中からニッケルが除去されるため、結晶
質半導体膜１６０９に含まれるニッケル濃度は、１×１０17atms/cm3以下、好ましくは１
×１０16atms/cm3にまで低減することができる。（図１６（Ｄ））
【０１７０】
そして、マスク絶縁膜１６０４を除去した後、ゲッタリング領域１６０８を完全に取り
除くようにしてパターニングを行い、活性層１６１０を得る。なお、図１６（Ｅ）では活
性層１６１０を一つしか図示していないが、基板上に複数の活性層を同時に形成すること
は言うまでもない。
【０１７１】
以上のようにして形成された活性層１６１０は、結晶化を助長する触媒元素（ここでは
ニッケル）を選択的に添加して結晶化することによって、非常に結晶性の良い結晶質半導
体膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持って並
んだ結晶構造を有している。また、結晶化のあとは触媒元素をリンのゲッタリング作用に
より除去しており、活性層１６１０中に残存する触媒元素の濃度は、１×１０17atms/cm3
以下、好ましくは１×１０16atms/cm3である。
【０１７２】
なお、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが
可能である。
【実施例１１】
【０１７３】
実施例９、１０では半導体膜を結晶化するために用いた触媒元素をゲッタリングするた
めにリンを用いたが、本実施例では他の元素を用いて上記触媒元素をゲッタリングする場
合について説明する。
【０１７４】
まず、実施例９または実施例１０の工程に従って、結晶質半導体膜を得る。但し、本実
施例で用いることのできる基板は、７００℃以上に耐えうる耐熱性基板、代表的には石英
基板、金属基板、シリコン基板である。また、本実施例では結晶化に用いる触媒元素（ニ
ッケルを例にとる）の濃度を極力低いものとする。具体的には、非晶質半導体膜上に重量
換算で０．５〜３ppmのニッケル含有層を形成し、結晶化のための熱処理を行う。これに
より形成された結晶質半導体膜中に含まれるニッケル濃度は、１×１０17〜１×１０19at
oms/cm3（代表的には５×１０17〜１×１０18atoms/cm3）となる。
【０１７５】
そして、結晶質半導体膜を形成したら、ハロゲン元素を含む酸化性雰囲気中で熱処理を
行う。温度は８００〜１１５０℃（好ましくは９００〜１０００℃）とし、処理時間は１
０分〜４時間（好ましくは３０分〜１時間）とする。
【０１７６】
本実施例では、酸素雰囲気中に対して３〜１０体積％の塩化水素を含ませた雰囲気中に
おいて、９５０℃３０分の熱処理を行う。この工程により結晶質半導体膜中のニッケルは
揮発性の塩化化合物（塩化ニッケル）となって処理雰囲気中に離脱する。即ち、ハロゲン
元素のゲッタリング作用によってニッケルを除去することが可能となる。但し、結晶質半
導体膜中に存在するニッケル濃度が高すぎると、ニッケルの偏析部で酸化が異常に進行す
るという問題を生じる。そのため、結晶化の段階で用いるニッケルの濃度を極力低くする
必要がある。
【０１７７】
こうして形成された結晶質半導体膜中にに残存するニッケルの濃度は、１×１０17atms
/cm3以下、好ましくは１×１０16atms/cm3となる。この後は、結晶質半導体膜をパターニ
ングして、活性層を形成することで、ＴＦＴの活性層として用いることが可能である。
【０１７８】
なお、本実施例の構成は実施例１〜１０のいずれの構成とも自由に組み合わせることが
可能である。即ち、実施例９、１０に示したリンによるゲッタリング工程と併用すること
も可能である。
【実施例１２】
【０１７９】
本実施例では本発明に用いる結晶質半導体膜（結晶質シリコン膜を例にとる）
の結晶性を改善するための工程について説明する。まず、実施例８〜１０のいずれかの工
程に従って活性層を形成する。但し、本実施例ではＴＦＴを形成する基板として８００〜
１１５０℃の温度に耐えうる基板を用いる材料を用いる必要がある。そのような基板とし
ては、石英基板、金属基板、シリコン基板、セラミックス基板（セラミックスガラス基板
も含む）が挙げられる。
【０１８０】
そして、その上に窒化酸化シリコン膜、酸化シリコン膜、または窒化シリコン膜と酸化
シリコン膜とを積層した積層膜でなるゲート絶縁膜を形成する。ゲート絶縁膜の膜厚は２
０〜１２０nm（代表的には６０〜８０nm）とする。
【０１８１】
ゲート絶縁膜を形成したら、酸化性雰囲気中で熱処理を行う。温度は８００〜１１５０
℃（好ましくは９００〜１０００℃）とし、処理時間は１０分〜４時間（好ましくは３０
分〜１時間）とする。なお、この場合、ドライ酸化法が最も好ましいが、ウェット酸化法
であっても良い。また、酸化性雰囲気は１００％酸素雰囲気でも良いし、実施例１１のよ
うにハロゲン元素を含ませても良い。
【０１８２】
この熱処理により活性層とゲート絶縁膜との界面付近で活性層が酸化され、熱酸化膜が
形成される。その結果、上記界面の準位が低減され、非常に良好な界面特性を示すように
なる。さらに、活性層は酸化されることで膜厚が減り、その酸化の際に発生する余剰シリ
コンによって膜中の欠陥が大幅に低減され、非常に欠陥密度の小さい良好な結晶性を有す
る半導体膜となる。
【０１８３】
本実施例を実施する場合、最終的な活性層の膜厚が２０〜６０ｎｍ、ゲート絶縁膜の膜
厚が５０〜１５０ｎｍ（代表的には８０〜１２０ｎｍ）となるように調節する。また、欠
陥密度の低減効果を十分に引き出すためには、活性層が少なくとも５０ｎｍは酸化される
ようにすることが好ましい。
【０１８４】
以上のような工程を経た活性層の結晶構造は結晶格子に連続性を持つ特異な結晶構造と
なる。その特徴について以下に説明する。
【０１８５】
上記作製工程に従って形成した結晶質シリコン膜は、微視的に見れば複数の棒状又は柱
状の結晶が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）
による観察で容易に確認できた。
【０１８６】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを
形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１
０｝面を有することを確認できた。本出願人がスポット径約１．５μmの電子線回折写真
を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑
点は同心円上に分布を持っていることが確認された。
【０１８７】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能
透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確
認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易
に確認できた。
【０１８８】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０１８９】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０１９０】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ
３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータ
であり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１９１】
本出願人が本実施例を実施して得た結晶質シリコン膜を詳細にＴＥＭを用いて観察した
結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛
２１１｝双晶粒界であることが判明した。
【０１９２】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝で
ある場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３
の対応粒界となることが知られている。
【０１９３】
本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに
約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であると
いう結論に辿り着いた。
【０１９４】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在し
た。
【０１９５】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実
施して得た結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に
渡ってこの様な対応粒界を形成しうる。
【０１９６】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する結晶質シリコン膜は実質的に結晶粒界が存在し
ない見なすことができる。
【０１９７】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱
酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅
していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。
【０１９８】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製され
た結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1
017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置
の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１９９】
以上の事から、本実施例を実施することで得られた結晶質シリコン膜は結晶粒内及び結
晶粒界が実質的に存在しないため、単結晶シリコン膜又は実質的な単結晶シリコン膜と考
えて良い。
【０２００】
（ＴＦＴの電気特性に関する知見）
本実施例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出
願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）
からは次に示す様なデータが得られている。
【０２０１】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade
（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm
2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０２０２】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。なお、本実施例の構成は、実施例１〜１１のいずれの構成とも自由に
組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例９〜１１で示
したような結晶化を助長する触媒元素を用いていることが重要である。
【実施例１３】
【０２０３】
本実施例では、実施例９、１０に示したいずれかの手段により結晶化した結晶質半導体膜
（結晶質シリコン膜を例にとる）から、結晶化に用いた触媒元素（本実施例ではニッケル
を例にとる）をゲッタリングする手段について説明する。なお、説明には図１７を用いる
。
【０２０４】
まず、実施例１と同様の工程に従って、図４（Ｂ）の状態を得る。次に、図４（Ｃ）の
工程と同様にリンを添加する。その際、本実施例では図４（Ｃ）のレジストマスク３４３
の代わりに図１７（Ａ）に示すようなレジストマスク１７０１を用いる。即ち、図４（Ｃ
）ではｐチャネル型ＴＦＴとなる領域を全て隠すようにレジストマスクを設けていたが、
図１７（Ａ）ではｐ++領域の端部を隠さないようにレジストマスクを形成する。
【０２０５】
この状態で図４（Ｃ）の工程と同様の条件でリンを添加する。その結果、ｐチャネル型
ＴＦＴのｐ++領域３３１、３３２の端部にもリンが添加され、（ｐ++＋ｎ+）領域１７０
２、１７０３が形成される。但し、ｐ++領域に含まれるｐ型を付与する不純物元素の濃度
は、ｎ+領域に含まれるリンよりも十分高濃度に添加されているので、ｐ++領域のまま維
持できる。
【０２０６】
次に、レジストマスク１７０１，３４２、３４４〜３４６を除去した後、実施例１の図
５（Ａ）と同様の濃度でリンの添加工程を行う。この工程によりｎ--領域３６１、３６２
、３５４〜３５７が形成される。（図１７（Ｂ））
【０２０７】
次に、実施例１の図５（Ｂ）と同様に、添加された不純物元素（リンまたはボロン）の
活性化工程を行う。本実施例ではこの活性化工程をファーネスアニールまたはランプアニ
ールによって行うことが好ましい。ファーネスアニールを用いる場合、４５０〜６５０℃
、好ましくは５００〜５５０℃、ここでは５００℃、４時間の熱処理を行うことにする。
（図１７（Ｃ））
【０２０８】
本実施例の場合、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの双方のソース領域ま
たはドレイン領域に、必ずｎ+領域に相当する濃度のリンが含まれた領域を有する。その
ため、熱活性化のための熱処理工程において、リンによるニッケルのゲッタリング効果を
得ることができる。即ち、チャネル形成領域から矢印で示す方向へニッケルが移動し、ソ
ース領域またはドレイン領域に含まれるリンの作用によってゲッタリングされる。
【０２０９】
このように本実施例を実施すると、活性層に添加された不純物元素の活性化工程と、結
晶化に用いた触媒元素のゲッタリング工程とを兼ねることができ、工程の簡略化に有効で
ある。
【０２１０】
なお、本実施例の構成は、実施例１〜１２のいずれの構成とも自由に組み合わせること
が可能である。但し、非晶質半導体膜の結晶化に際して、結晶化を助長する触媒元素を用
いている場合に有効な技術である。
【実施例１４】
【０２１１】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１８を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２１２】
まず、実施例１の工程に従って図４（Ｂ）の状態を得る。本実施例ではその状態を図１
８（Ａ）に示す。次に、レジストマスク３３３〜３３８を除去して、ｎ--領域を形成する
ためのリンの添加工程を行う。条件は実施例１の図５（Ａ）の工程と同様で良い。図１８
（Ａ）において、１８０１〜１８０３で示される領域は、ｎ-領域にｎ--領域に相当する
リンが添加された領域であり、１８０４〜１８０５は画素ＴＦＴのＬoff領域となるｎ--
領域である。（図１８（Ｂ））
【０２１３】
次に、レジストマスク１８０７〜１８１１を形成し、図４（Ｃ）と同様の条件でリンを
添加する。この工程により高濃度にリンが添加された領域１８１２〜１８１８が形成され
る。（図１８（Ｃ））
【０２１４】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域にｎ+領域に相当する
濃度のリンが添加されない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。一方、図１８（Ｃ）の工程でｎチャネル型ＴＦＴの
ｐ++領域の端部にもリンが添加されるようにレジストを形成すれば、実施例１３のゲッタ
リング工程を行うことが可能である。
【０２１５】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２１６】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２１７】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１５】
【０２１８】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図１９を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２１９】
まず、実施例１の工程に従って図３（Ｄ）の状態を得る。そして、次にｎチャネル型Ｔ
ＦＴのゲート配線およびその他の接続配線を形成する。図１９（Ａ）において、１９０１
、１９０２は接続配線、１９０３〜１９０５はｎチャネル型ＴＦＴのゲート配線、１９０
６は後にｐチャネル型ＴＦＴのゲート配線を形成するための導電膜である。
【０２２０】
次に、レジストマスク１９０７〜１９１１を形成し、実施例１の図４（Ｃ）の工程と同
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域１９１２〜１９１
８が形成される。（図１９（Ａ））
【０２２１】
次に、レジストマスク１９０７〜１９１１を除去した後、レジストマスク１９１９〜１
９２４を形成し、ｐチャネル型ＴＦＴのゲート配線１９２５を形成する。そして、図４（
Ａ）と同様の条件でボロンを添加し、ｐ++領域１９２６、１９２７を形成する。（図１９
（Ｂ））
【０２２２】
次に、レジストマスク１９１９〜１９２４を除去した後、図５（Ａ）と同様の条件でリ
ンを添加する。この添加工程により（ｎ-＋ｎ--）領域１９３０、１９３１およびｎ--領
域１９３２〜１９３５が形成される。（図１９（Ｃ））
【０２２３】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域にｎ+領域に相当する
濃度のリンが添加されない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低
くて済み、スループットが向上する。
【０２２４】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２２５】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２２６】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１６】
【０２２７】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２０を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２２８】
まず、実施例１の工程に従って図３（Ｄ）の状態を得て、実施例１６の工程に従って図
１９（Ａ）に示す状態を得る。本実施例ではこの状態を図２０（Ａ）に示す。なお、図２
０（Ａ）に用いた符号は図１９（Ａ）と同一の符号である。
【０２２９】
次に、レジストマスク１９０７〜１９１１を除去した後、図５（Ａ）と同様の条件でリ
ンを添加する。この添加工程により（ｎ-＋ｎ--）領域２００１、２００２およびｎ--領
域２００３〜２００６が形成される。（図２０（Ｂ））
【０２３０】
次に、レジストマスク２００７〜２０１２を形成し、ｐチャネル型ＴＦＴのゲート配線
２０１３を形成する。そして、図４（Ａ）と同様の条件でボロンを添加し、ｐ++領域２０
１４、２０１５を形成する。（図２０（Ｃ））
【０２３１】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。
【０２３２】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２３３】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２３４】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１７】
【０２３５】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２１を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２３６】
まず、実施例１の工程に従って図３（Ｄ）の状態を得る。そして、図４（Ａ）
の工程（ｐチャネル型ＴＦＴのゲート配線とｐ++領域の形成工程）を行わずに、図４（Ｂ
）と同様にｎチャネル型ＴＦＴのゲート配線およびその他の接続配線を形成する。なお、
図２１（Ａ）では図４（Ｂ）と同一の符号を用いている。但し、ｐチャネル型ＴＦＴとな
る領域に関しては、レジストマスク２１０１を形成して、後にｐチャネル型ＴＦＴのゲー
ト配線となる導電膜２１０２を残す。
【０２３７】
次に、レジストマスクを残したまま、図５（Ａ）と同様の条件でリンを添加する。この
添加工程により（ｎ-＋ｎ--）領域２１０３〜２１０５およびｎ--領域２１０６〜２１０
８が形成される。（図２１（Ｂ））
【０２３８】
次に、レジストマスク２１０９〜２１１３を形成し、実施例１の図４（Ｃ）の工程と同
様の条件でリンを添加する。こうして、高濃度にリンを含む不純物領域２１１４〜２１２
０が形成される。（図２１（Ｃ））
【０２３９】
次に、レジストマスク２１０９〜２１１３を除去した後、新たにレジストマスク２１２
１〜２１２６を形成し、ｐチャネル型ＴＦＴのゲート配線２１２７を形成する。そして、
図４（Ａ）と同様の条件でボロンを添加し、ｐ++領域２１２８、２１２９を形成する。（
図２１（Ｄ））
【０２４０】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。
【０２４１】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２４２】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２４３】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１８】
【０２４４】
本実施例では、実施例１とは異なる工程順序でＴＦＴを作製する場合について図２２を
用いて説明する。なお、途中の工程までは実施例１と同様であるので、同じ工程について
は同一の符号を用いることとする。また、添加する不純物元素も実施例１と同様の不純物
元素を例にとる。
【０２４５】
まず、実施例１の工程に従って図３（Ｄ）の状態を得て、実施例１８の工程に従って図
２１（Ｂ）に示す状態を得る。本実施例ではこの状態を図２２（Ａ）に示す。なお、図２
２（Ａ）に用いた符号は図２１（Ｂ）と同一の符号である。
【０２４６】
次に、レジストマスクを除去した後、新たにレジストマスク２２０１〜２２０６を形成
し、ｐチャネル型ＴＦＴのゲート配線２２０７を形成する。そして、図４（Ａ）と同様の
条件でボロンを添加し、ｐ++領域２２０８、２２０９を形成する。（図２２（Ｂ））
【０２４７】
次に、レジストマスク２２１０〜２２１４を形成し、図４（Ｃ）の工程と同様の条件で
リンを添加する。こうして、高濃度にリンを含む不純物領域２２１５〜２２２１が形成さ
れる。（図２２（Ｃ））
【０２４８】
この後は、実施例１の工程に従って図５（Ｂ）以降の工程を行えば、図５（Ｃ）で説明
した構造の画素マトリクス回路を得ることができる。本実施例を用いた場合、ＣＭＯＳ回
路を形成するｐチャネル型ＴＦＴのソース領域およびドレイン領域に全くリンが添加され
ない構成となる。そのため、ｐ++添加工程に必要なボロン濃度が低くて済み、スループッ
トが向上する。また、図２２（Ｃ）の工程でｐ++領域２２０８、２２０９の端部にもリン
が添加されるようにすれば、実施例１２のゲッタリング工程を行うことが可能である。
【０２４９】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【０２５０】
なお、本実施例を実施した場合、工程順序の変化により、最終的に活性層に形成された
不純物領域に含まれる不純物元素の濃度が実施例１とは異なる場合もありうる。しかしな
がら、各不純物領域の実質的な機能は変わらないので、本実施例を実施した場合の最終的
な構造の説明は、図５（Ｃ）の構造の説明をそのまま参照することができる。
【０２５１】
なお、本実施例の構成は、実施例１〜１３のいずれの構成とも自由に組み合わせること
が可能である。
【実施例１９】
【０２５２】
実施例１、及び実施例１４〜１８に示した作製工程例では、ｎチャネル型ＴＦＴのゲー
ト配線を形成する前に、前もって後にＬov領域として機能するｎ-領域を形成することが
前提となっている。そして、ｐ++領域、ｎ--領域はともに自己整合的に形成されることが
特徴となっている。
【０２５３】
しかしながら、本実施例のＴＦＴ構造による効果を得るためには最終的な構造が図５（
Ｃ）のような構造となっていれば良く、そこに至るプロセスに限定されるものではない。
従って、場合によってはｐ++領域やｎ--領域を、レジストマスクを用いて形成することも
可能である。その場合、本発明の作製工程例は実施例１、１５〜１９に限らず、あらゆる
組み合わせが可能である。
【０２５４】
本発明においてＴＦＴの活性層となる活性層に一導電性を付与する不純物元素を添加す
る際、ｎ-領域の形成、ｎ+領域の形成、ｎ--領域の形成、ｐ++領域の形成という４つの工
程が必要である。従って、この順序を変えた作製工程だけでも２４通りがあり、実施例１
、及び実施例１４〜１８に示したのはその中の６通りである。
【０２５５】
また、ソース領域またはドレイン領域を形成するｎ+領域またはｐ++領域を形成する際
、不純物元素を添加する前に、ゲート絶縁膜をエッチングして活性層の一部を露出させ、
露出させた部分に不純物元素を添加しても良い。その場合、加速電圧が低くて済むため、
活性層に与えるダメージも少ないし、スループットも向上する。
【実施例２０】
【０２５６】
本実施例では、本発明をボトムゲート型ＴＦＴに用いた場合について説明する。
具体的には、逆スタガ型ＴＦＴに用いた場合を図２３に示す。本発明の逆スタガ型ＴＦＴ
の場合、実施例１のトップゲート型ＴＦＴとはゲート配線と活性層の位置関係が異なる以
外、特に大きく異なることはない。従って、本実施例では、図５（Ｃ）に示した構造と大
きく異なる点に注目して説明を行い、その他の部分は図５（Ｃ）と同一であるため説明を
省略する。実施例１と同様にして、遮蔽膜とその陽極酸化膜と、画素電極からなる保持容
量が形成されている。この陽極酸化膜は発明の実施の形態に示した方法で形成する。
【０２５７】
図２３において、１１、１２はそれぞれシフトレジスタ回路等を形成するＣＭＯＳ回路
のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング回路等を形成するｎチ
ャネル型ＴＦＴ、１４は画素マトリクス回路を形成するｎチャネル型ＴＦＴである。これ
らは下地膜を設けた基板上に形成されている。
【０２５８】
また、１５はｐチャネル型ＴＦＴ１１のゲート配線、１６はｎチャネル型ＴＦＴ１２の
ゲート配線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８はｎチャネル型ＴＦＴ１
４のゲート配線であり、実施例４で説明したゲート配線と同じ材料を用いて形成すること
ができる。また、１９はゲート絶縁膜であり、これも実施例４と同じ材料を用いることが
できる。
【０２５９】
その上には各ＴＦＴ１１〜１４の活性層（活性層）が形成される。ｐチャネル型ＴＦＴ
１１の活性層には、ソース領域２０、ドレイン領域２１、チャネル形成領域２２が形成さ
れる。
【０２６０】
また、ｎチャネル型ＴＦＴ１２の活性層には、ソース領域２３、ドレイン領域２４、Ｌ
ＤＤ領域（この場合、Ｌov領域２５）、チャネル形成領域２６が形成される。
【０２６１】
また、ｎチャネル型ＴＦＴ１３の活性層には、ソース領域２７、ドレイン領域２８、Ｌ
ＤＤ領域（この場合、Ｌov領域２９a、３０a及びＬoff領域２９b、３０b）、チャネル形
成領域３１が形成される。
【０２６２】
また、ｎチャネル型ＴＦＴ１４の活性層には、ソース領域３２、ドレイン領域３３、Ｌ
ＤＤ領域（この場合、Ｌoff領域３４〜３７）、チャネル形成領域３８、３９、ｎ+領域４
０が形成される。
【０２６３】
なお、４１〜４５で示される絶縁膜は、チャネル形成領域を保護する目的とＬＤＤ領域を
形成する目的のために形成されている。
【０２６４】
以上のように本発明を逆スタガ型ＴＦＴに代表されるボトムゲート型ＴＦＴに適用する
ことは容易である。なお、本実施例の逆スタガ型ＴＦＴを作製するにあたっては、本明細
書中に記載された他の実施例に示される作製工程を、公知の逆スタガ型ＴＦＴの作製工程
に適用すれば良い。また、実施例５、７に示したようなアクティブマトリクス型液晶表示
装置に本実施例の構成を適用することも可能である。
【０２６５】
また、プラスチック基板上にゲートを設け、陽極酸化を行う場合においても適用するこ
とができる。プラスチック基板は、有機樹脂膜と同様に金属膜との密着性が不良であり、
発明の実施の形態に記載した陽極酸化方法を用いるのに適している。
【実施例２１】
【０２６６】
本実施例では、本発明をシリコン基板上に作製した反射型液晶表示装置に適用した場合
について説明する。本実施例は、実施例１において、結晶質シリコン膜でなる活性層の代
わりに、シリコン基板（シリコンウェハ）に直接的にｎ型またはｐ型を付与する不純物元
素を添加し、ＴＦＴ構造を実現すれば良い。また、反射型であるので、画素電極として反
射率の高い金属膜（例えばアルミニウム、銀、またはこれらの合金（Ａｌ−Ａｇ合金）等
を用いれば良い。
【０２６７】
即ち、同一基板上に画素マトリクス回路とドライバー回路とを少なくとも含み、ドライ
バー回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少なくとも一部または全部がゲ
ート配線と重なるように配置され、画素マトリクス回路を形成する画素ＴＦＴのＬＤＤ領
域はゲート配線と重ならないように配置され、ドライバー回路を形成するｎチャネル型Ｔ
ＦＴのＬＤＤ領域には、画素ＴＦＴのＬＤＤ領域よりも高い濃度でｎ型を付与する不純物
元素が含まれる、という構成を有する構造であれば良い。
【０２６８】
なお、本実施例の構成は、実施例１〜２０のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２２】
【０２６９】
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡ
Ｎ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０２７０】
なお、本実施例の構成は、実施例１〜２１のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２３】
【０２７１】
本発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その
例を図２４及び図３３に示す。
【０２７２】
図２４（Ａ）はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示
領域を表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられて
いる。また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、保持容量８５、電流制御
用ＴＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（
または８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制
御用ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２７３】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向
駆動回路８３に用いられるＴＦＴを図５（Ｃ）のｐチャネル型ＴＦＴ５０１、ｎチャネル
型ＴＦＴ５０２または５０３を組み合わせて形成する。また、スイッチ用ＴＦＴ８４や電
流制御用ＴＦＴ８６のＴＦＴを図５（Ｃ）のｎチャネル型ＴＦＴ５０４で形成する。
【０２７４】
また、アクティブマトリクス型ＥＬディスプレイの画素上面図を図２４（Ｂ）
に示した。本実施例においては、発明の実施の形態に示した陽極酸化方法により電源線９
０a、９０bの表面に陽極酸化膜を形成し、８５で示した領域で保持容量を形成している。
【０２７５】
図３３（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図３３（Ａ）
において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３
はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ
４０１７に至り、外部機器へと接続される。
【０２７６】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー
材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリン
グ材）７００１が設けられている。
【０２７７】
また、図３３（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地
膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成さ
れている。
【０２７８】
本願発明は、駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３に際して用いること
ができる。
【０２７９】
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、
樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレイ
ンと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと
酸化亜鉛との化合物を用いることができる。
そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。
【０２８０】
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
【０２８１】
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマス
クを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色
発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ）
とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせた
方式があるがいずれの方法を用いても良い。
勿論、単色発光のＥＬ表示装置とすることもできる。
【０２８２】
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ
層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述の
ような成膜を可能とする。
【０２８３】
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミ
ニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉ
Ｆ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。
勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３
１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所
定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ
４０１７に接続される。
【０２８４】
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するた
めに、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある
。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良
い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチ
ングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
【０２８５】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充
填材６００４、カバー材６０００が形成される。
【０２８６】
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシー
リング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング
材）７００１が形成される。
【０２８７】
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても
機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレ
ンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
【０２８８】
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２８９】
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０２９０】
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）
板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢ
やＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
【０２９１】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光
性を有する必要がある。
【０２９２】
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との
隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密
封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
【０２９３】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜２２
のいずれの構成を組み合わせても良い。
【実施例２４】
【０２９４】
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。
そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性
液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。
【０２９５】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabiliz
ed Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless An
tiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SI
D97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができ
る。
【０２９６】
特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelect
ric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低
減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。
即ち、ドライバー回路と画素マトリクス回路を同じ電源電圧で動作させることが可能とな
り、液晶表示装置全体の低消費電力化を図ることができる。
【０２９７】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点を
もつ。上記実施例で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しう
るため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。
【０２９８】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプ
レイとして用いることが有効であることは言うまでもない。
【０２９９】
また、本実施例の構成は、実施例１〜２２のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２５】
【０３００】
本実施例では、アクティブマトリクス基板の他の構成について図２８、図２９を用いて
説明する。
【０３０１】
なお、図２８（Ａ）の断面構造は、実施例１で説明した作製工程に従って、パッシベー
ション膜３７５を形成する所まで全く同一であるので、本実施例では、実施例１と異なる
点のみに注目して説明を行うこととする。また、カラーフィルターとの密着性を向上させ
る密着性改善膜を形成してもよい。加えて、カラーフィルターとの密着性を向上させる効
果と平坦化させる効果とを併せ持った膜を形成する構成としてもよい。また、パッシベー
ション膜３７５を形成しない構成としてもよい。
【０３０２】
本実施例は画素ＴＦＴと画素電極との間にＲＧＢ三原色で着色されたカラーフィルター
２３０１を設けた構成である。Ｒ、Ｇ、Ｂの色配列はストライプ状またはモザイク状とす
ればよい。
【０３０３】
まず、実施例１に従って、パッシベーション膜３７５を形成したら、その上にカラーフ
ィルター２３０１を形成する。このカラーフィルター２３０１は平坦化膜の機能も有して
いる。その後、第２の層間絶縁膜２３０２を形成し、その上に遮光層２３０３を形成する
。その後の工程は実施例１と同様の作製方法を用いて、酸化膜２３０４、有機樹脂膜でな
る第３の層間絶縁膜２３０５を形成する。その後、第３の層間絶縁膜２３０５、第２の層
間絶縁膜２３０２、カラーフィルター２３０１、パッシベーション膜３７５をエッチング
してコンタクトホールを形成し、実施例１と同一の材料で画素電極２３０７を形成する。
保持容量２３０８は、遮蔽層２３０３と酸化膜２３０４と画素電極で構成される。
【０３０４】
このようにして図２８（Ａ）の状態が得られる。
【０３０５】
また、カラーフィルター２３０１をパターニングする同時もしくはＣＦ形成後、事前に
ＩＴＯコンタクト開口をする例を図２８（Ｂ）に示した。このような構成する利点は、カ
ラーフィルターがコンタクト部に存在しなため、開口膜厚が１μｍ程度に抑えられる点と
、コンタクトホールを開口する際（エッチング時）、カラーフィルターに含まれる不純物
による汚染の問題がない点と、従来のプロセスの延長で済み、新たな作製装置を増設する
必要がない点である。
【０３０６】
なお、カラーフィルターを用いることによって画素電極とカラーフィルタのアライメン
ト誤差がほとんどなくなるので、高開口率が実現される。また、このため１インチ以下の
小型パネルへの適用も可能となる。
【０３０７】
また、上記例とは別の他の例を、図２９に示す。
【０３０８】
なお、図２９（Ａ）の断面構造は、実施例１で説明した作製工程に従って、第２の層間
絶縁膜３７６を形成する所まで全く同一であるので、本実施例では、実施例１と異なる点
のみに注目して説明を行うこととする。
【０３０９】
まず、実施例１に従って層間絶縁膜３７６を形成したら、その上にカラーフィルター２
５０１を形成する。この各色のカラーフィルタはアクリル樹脂に顔料を混合したもので１
〜３μmの厚さで形成する。ここではマスクを用いて所定のパターンに形成した。
【０３１０】
その後、第３の層間絶縁膜２５０２を形成し、その上に遮蔽層２５０３を形成する。そ
の後の工程は実施例１と同様の作製方法を用いて、酸化膜２５０４、有機樹脂膜でなる第
４の層間絶縁膜２５０５を形成する。その後、第４の層間絶縁膜２５０５、第３の層間絶
縁膜２５０２、カラーフィルター２５０１、第２の層間絶縁膜３７６、パッシベーション
膜３７５をエッチングしてコンタクトホールを形成し、実施例１と同一の材料で画素電極
２５０７を形成する。保持容量２５０８は、遮蔽層２５０３と酸化膜２５０４と画素電極
で構成される。
【０３１１】
このようにして図２９（Ａ）の状態が得られる。
【０３１２】
また、カラーフィルター２５０１にパターニングを施してカラーフィルター２６０２を
形成した後、第３の層間絶縁膜２６０２を形成した例を図２９（Ｂ）に示した。このよう
な構成する利点は、カラーフィルターがコンタクト部に存在しないため、開口膜厚が図２
９（Ａ）の構造に対して薄くできコンタクト開口時に有利な点と、コンタクトホールを開
口する際（エッチング時）、カラーフィルターに含まれる不純物による汚染の問題がない
点と、従来のプロセスの延長で済み、新たな製造装置を増設する必要がない点である。
【０３１３】
また、本実施例の構成は、実施例１〜２２のいずれの構成とも自由に組み合わせること
が可能である。
【実施例２６】
【０３１４】
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブ
マトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブ
マトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表
示部に組み込んだ電子機器全てに本願発明を実施できる。
【０３１５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナ
ビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピ
ュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２５、図３１
及び図３２に示す。
【０３１６】
図２５（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２
００３やその他の信号制御回路に適用することができる。
【０３１７】
図２５（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を
表示部２１０２やその他の信号制御回路に適用することができる。
【０３１８】
図２５（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む
。本発明は表示部２２０５やその他の信号制御回路に適用できる。
【０３１９】
図２５（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アー
ム部２３０３等を含む。本発明は表示部２３０２やその他の信号制御回路に適用すること
ができる。
【０３２０】
図２５（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉ
ｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。
本発明は表示部２４０２やその他の信号制御回路に適用することができる。
【０３２１】
図２５（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２
やその他の信号制御回路に適用することができる。
【０３２２】
図３１（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその
他の信号制御回路に適用することができる。
【０３２３】
図３１（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０３２４】
なお、図３１（Ｃ）は、図３１（Ａ）及び図３１（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図３１（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３２５】
また、図３１（Ｄ）は、図３１（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図３１（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０３２６】
ただし、図３１に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０３２７】
図３２（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を
音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。
【０３２８】
図３２（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の信号回路に適用することができる。
【０３２９】
図３２（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０３３０】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜２５のどのような組み合わせか
らなる構成を用いても実現することができる。
【特許請求の範囲】
【請求項１】
基板と、
カバー材と、
第１シーリング材と、
第２シーリング材と、を有し、
前記基板は、
駆動回路部と、
画素部と、を有し、
前記画素部は、
トランジスタと、
前記トランジスタ上に、有機樹脂を有する層間絶縁層と、
前記層間絶縁層上に、第１の電極と、
前記第１の電極上に、第２の電極と、
前記第１の電極と前記第２の電極との間に発光層と、を有し、
前記第１シーリング材は、前記有機樹脂には接せず、前記画素部と前記駆動回路部を囲むように、前記基板と前記カバー材との間に設けられ、
前記第２シーリング材は、前記第１シーリング材の外側に、前記第１シーリング材に接し、前記第１シーリング材を囲むように設けられ、且つ前記カバー材の端面に接するように設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記カバー材は透光性を有することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記発光層から放射された光はカラーフィルタを介して前記カバー材側に取り出されることを特徴とする半導体装置。
【請求項４】
請求項１または２において、
前記発光層から放射された光はカラーフィルタを介して前記基板側に取り出されることを特徴とする半導体装置。
【請求項５】
請求項３又は請求項４において、
前記発光層から放射された光は白色光であることを特徴とする半導体装置。
【請求項６】
請求項３又は請求項４において、
色変換層を有することを特徴とする半導体装置。
【請求項１】
基板と、
カバー材と、
第１シーリング材と、
第２シーリング材と、を有し、
前記基板は、
駆動回路部と、
画素部と、を有し、
前記画素部は、
トランジスタと、
前記トランジスタ上に、有機樹脂を有する層間絶縁層と、
前記層間絶縁層上に、第１の電極と、
前記第１の電極上に、第２の電極と、
前記第１の電極と前記第２の電極との間に発光層と、を有し、
前記第１シーリング材は、前記有機樹脂には接せず、前記画素部と前記駆動回路部を囲むように、前記基板と前記カバー材との間に設けられ、
前記第２シーリング材は、前記第１シーリング材の外側に、前記第１シーリング材に接し、前記第１シーリング材を囲むように設けられ、且つ前記カバー材の端面に接するように設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記カバー材は透光性を有することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記発光層から放射された光はカラーフィルタを介して前記カバー材側に取り出されることを特徴とする半導体装置。
【請求項４】
請求項１または２において、
前記発光層から放射された光はカラーフィルタを介して前記基板側に取り出されることを特徴とする半導体装置。
【請求項５】
請求項３又は請求項４において、
前記発光層から放射された光は白色光であることを特徴とする半導体装置。
【請求項６】
請求項３又は請求項４において、
色変換層を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【公開番号】特開２０１２−２２７５４０（Ｐ２０１２−２２７５４０Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１２−１３９８３３（Ｐ２０１２−１３９８３３）
【出願日】平成２４年６月２１日（２０１２．６．２１）
【分割の表示】特願２０１０−２０４００８（Ｐ２０１０−２０４００８）の分割
【原出願日】平成１２年３月２日（２０００．３．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２４年６月２１日（２０１２．６．２１）
【分割の表示】特願２０１０−２０４００８（Ｐ２０１０−２０４００８）の分割
【原出願日】平成１２年３月２日（２０００．３．２）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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