化合物半導体装置及びその製造方法
【課題】耐圧をより向上することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１の上方に形成された化合物半導体積層構造８と、基板１と化合物半導体積層構造８との間に形成された非晶質性絶縁膜２と、が設けられている。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１の上方に形成された化合物半導体積層構造８と、基板１と化合物半導体積層構造８との間に形成された非晶質性絶縁膜２と、が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとのヘテロ接合界面に発生する高濃度の２次元電子ガス（２ＤＥＧ）が利用されている。
【０００３】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。つまり、ＧａＮは高い破壊電界強度を有する。また、ＧａＮは大きい飽和電子速度も有している。このため、ＧａＮは、高電圧動作、且つ高出力が可能な化合物半導体装置の材料として極めて有望である。また、ＧａＮは、省電力化が可能な電源用デバイス材料としても極めて有望である。
【０００４】
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。例えば、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間に存在する大きな格子定数の差を緩和すべく、ＡｌＮ層等を緩衝層（バッファ層）として設ける技術等についての研究が行われている。
【０００５】
しかしながら、従来の技術では、耐圧の更なる向上が困難になってきている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５８２３０号公報
【特許文献２】特開２０１０−２４５５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、耐圧をより向上することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様には、基板と、前記基板の上方に形成された化合物半導体積層構造と、前記基板と前記化合物半導体積層構造との間に形成された非晶質性絶縁膜と、が設けられている。
【０００９】
化合物半導体装置の製造方法では、基板の上方に非晶質性絶縁膜を形成し、前記非晶質性絶縁膜の上方に化合物半導体積層構造を形成する。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、基板と化合物半導体積層構造との間に非晶質性絶縁膜が設けられているため、耐圧をさらに向上することができる。
【図面の簡単な説明】
【００１１】
【図１】ＳＩＭＳ分析の結果を示す図である。
【図２】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図３Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図５】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図６】第４の実施形態に係るディスクリートパッケージを示す図である。
【図７】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図８】第６の実施形態に係る電源装置を示す結線図である。
【図９】第７の実施形態に係る高周波増幅器を示す結線図である。
【図１０】試料の構成を示す断面図である。
【図１１】実験の結果を示す図である。
【発明を実施するための形態】
【００１２】
本願発明者は、従来の技術において耐圧の向上が困難になっている原因を究明すべく鋭意検討を行った。例えば、ＡｌＮバッファ層とＳｉ基板との界面付近におけるＳＩＭＳ（secondary ion mass spectrometry）分析を行った。この結果を図１に示す。図１に示すように、Ｓｉ基板に含まれるＳｉとバッファ層に含まれるＡｌとが相互に拡散していることが明らかになった。拡散した原子はドーパントとして機能して絶縁性を阻害する。このため、従来の技術では、耐圧の更なる向上が困難となっているのである。また、絶縁性の低下に伴ってリーク電流も流れやすくなっている。従って、従来の技術では、十分な信頼性を得にくいと考えられる。
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１５】
第１の実施形態では、図２に示すように、Ｓｉ基板等の基板１上に非晶質性絶縁膜２が形成されている。非晶質性絶縁膜２としては、例えば、非晶質性のＣ、ＳｉＮ又はＳｉＣの膜が用いられ、特に密度が２．５ｇ／ｃｍ3以上の非晶質性炭素膜が用いられることが好ましい。このような密度が高い非晶質性炭素膜は絶縁性に優れており、更に、後述のバッファ層３へ拡散しても成長時に発生しやすい窒素空孔を補償する作用を有するため、絶縁性が修復されるという効果も期待できるからである。
【００１６】
非晶質性絶縁膜２上に化合物半導体積層構造８が形成されている。化合物半導体積層構造８には、バッファ層３、電子走行層４、スペーサ層５、電子供給層６及びキャップ層７が含まれている。バッファ層３としては、例えば厚さが１００ｎｍ程度のＡｌＮ層が用いられる。電子走行層４としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層５としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層６としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。キャップ層７としては、例えば厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層が用いられる。電子供給層６及びキャップ層７には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１７】
化合物半導体積層構造８に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、キャップ層７に開口部１０ｓ及び１０ｄが形成されている。そして、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。キャップ層７上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。
【００１８】
このように構成されたＧａＮ系ＨＥＭＴでは、基板１とバッファ層３との間に非晶質性絶縁膜２が介在しているため、基板１に含まれる原子（例えばＳｉ）とバッファ層３に含まれる原子（例えばＡｌ）との相互拡散が抑制される。このため、基板１及びバッファ層３における外因性の電荷担体の発生を抑制して絶縁性の低下を抑制することができる。そして、絶縁性の低下の抑制に伴って、耐圧の向上及びリーク電流の低減が可能となる。更に、非晶質性絶縁膜２には耐圧劣化の要因の一つと考えられる結晶粒界がほとんど存在しない。この観点からも、耐圧が向上するといえる。
【００１９】
なお、非晶質性絶縁膜２の厚さは特に限定されない。但し、非晶質性絶縁膜２の厚さが１ｎｍ未満であると、十分な効果が得られない場合もあり得る。従って、非晶質性絶縁膜２の厚さは１ｎｍ以上であることが好ましい。また、非晶質性絶縁膜２が厚いほど、優れた絶縁性を得ることが可能となるが、非晶質性絶縁膜２の厚さが２ｎｍを超えていると、化合物半導体積層構造８に含まれる化合物半導体層の結晶性が低下する場合がある。従って、非晶質性絶縁膜２の厚さは２ｎｍ以下であることが好ましい。
【００２０】
また、非晶質性絶縁膜２の全体が非晶質である必要はなく、非晶質性絶縁膜２に微結晶等が含まれていてもよい。但し、結晶の割合が高くなるほど、リークパスとなる結晶粒界が多くなるため、非晶質部分の割合は８０体積％以上であることが好ましい。
【００２１】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図３Ａ〜図３Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２２】
先ず、図３Ａ（ａ）に示すように、基板１上に非晶質性絶縁膜２を形成する。非晶質性絶縁膜２の形成方法は特に限定されないが、ＦＣＡ（filtered cathodic arc）法が好ましい。これは、ＦＣＡ法によれば、密度が２．５ｇ／ｃｍ3以上と高い非晶質性炭素膜を容易に形成することができるためである。例えば、密度に影響を及ぼす炭素間結合比（ｓｐ３／ｓｐ２比）が６５％以上と高い非晶質性炭素膜を容易に形成することができる。このように、ＦＣＡ法によれば、スパッタ法及び化学気相成長（ＣＶＤ：chemical vapor deposition）法と比べて、ダイヤモンドに準じる高密度化が可能である。また、成膜中に加熱を行う必要がないため、成膜中の加熱に伴う基板１へのダメージを回避することができる。
【００２３】
次いで、図３Ａ（ｂ）に示すように、非晶質性絶縁膜２上に化合物半導体積層構造８を形成する。化合物半導体積層構造８の形成では、バッファ層３、電子走行層４、スペーサ層５、電子供給層６及びキャップ層７を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）により形成する。これら化合物半導体層の形成に際して、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２４】
次いで、図３Ａ（ｃ）に示すように、化合物半導体積層構造８に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造８上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２５】
その後、図３Ｂ（ｄ）に示すように、素子領域内において、キャップ層７に開口部１０ｓ及び１０ｄを形成する。開口部１０ｓ及び１０ｄの形成では、例えば、開口部１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２６】
続いて、図３Ｂ（ｅ）に示すように、開口部１０ｓ内にソース電極１１ｓを形成し、開口部１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００２７】
その後、図３Ｂ（ｆ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００２８】
続いて、図３Ｃ（ｇ）に示すように、絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇを形成する。
【００２９】
次いで、図３Ｃ（ｈ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。
【００３０】
その後、図３Ｃ（ｉ）に示すように、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００３１】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３２】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３３】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造８にショットキー接合しているのに対し、第２の実施形態では、ゲート電極１１ｇと化合物半導体積層構造８との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００３４】
このような第２の実施形態によっても、第１の実施形態と同様に、非晶質性絶縁膜２の存在に伴う、耐圧の向上及びリーク電流の低減という効果を得ることができる。
【００３５】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００３６】
（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３７】
第１の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが開口部１０ｓ及び１０ｄ内に形成されているのに対し、第３の実施形態では、開口部１０ｓ及び１０ｄが形成されずにソース電極１１ｓ及びドレイン電極１１ｄがキャップ層７上に形成されている。
【００３８】
このような第３の実施形態によっても、第１の実施形態と同様に、非晶質性絶縁膜２の存在に伴う、耐圧の向上及びリーク電流の低減という効果を得ることができる。
【００３９】
（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図６は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００４０】
第４の実施形態では、図６に示すように、第１〜第３の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００４１】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００４２】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図７は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００４３】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。
【００４４】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００４５】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図８は、第６の実施形態に係る電源装置を示す結線図である。
【００４６】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００４７】
一次側回路２６１には、第５の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００４８】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００４９】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００５０】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図９は、第７の実施形態に係る高周波増幅器を示す結線図である。
【００５１】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００５２】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００５３】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。例えば、バッファ層として、ＡｌＧａＮ層を用いてもよく、ＡｌＮ層及びＡｌＧａＮ層の積層体を用いてもよい。
【００５４】
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００５５】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００５６】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００５７】
次に、本願発明者が行った非晶質性絶縁膜がもたらす効果についての実験の結果について説明する。
【００５８】
この実験では、図１０に示す２種類の試料３１及び３２を作製した。試料３１では、図１０（ａ）に示すように、Ｓｉ基板２１上に厚さが２００ｎｍのＡｌＮ層２３を形成した。試料３２では、Ｓｉ基板２１上に非晶質性絶縁膜２２として厚さが２ｎｍの非晶質炭素膜を形成し、その後に、非晶質性絶縁膜２２上に厚さが２００ｎｍのＡｌＮ層２３を形成した。なお、ＡｌＮ層２３は、ＴＭＡ及びＮＨ3を原料ガスとしてＭＯＶＰＥ法により形成した。このとき、成長温度を１０００℃、成長圧力を２０ｋＰａとした。非晶質性絶縁膜２２（非晶質炭素膜）は、グラファイトターゲットを原料としてＦＣＡ法により形成した。このとき、アーク電流を７０Ａ、アーク電圧を２６Ｖとした。また、非晶質性絶縁膜２２（非晶質炭素膜）の形成には、フィルタの一部に絶縁性の高いフッ素系樹脂を配置して電気的に遮断された２つのフィルタ部位を有し、そのフィルタへ可変型の直流電圧源を接続した構成の成膜装置を用いた。
【００５９】
このようにして試料３１及び３２を作製した後、試料３１及び３２の各ＡｌＮ層２３の表面に蒸着法により厚さが２００ｎｍの金電極を形成した。次いで、Ｓｉ基板２１の裏面と金電極との間にＩＶメータを接続し、電圧を連続的に掃引して試料３１及び３２のリーク電流を測定した。この結果を図１１に示す。従来例に相当する試料３１では、電圧印加直後からリーク電流が急激に増加し、約２０Ｖで絶縁破壊に至った。一方、実施例に相当する試料３２では、リーク電流の増加は極めてなだらかであり、電圧を４０Ｖまで印加してもリーク電流は少なく絶縁破壊も発生しなかった。
【００６０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）
基板と、
前記基板の上方に形成された化合物半導体積層構造と、
前記基板と前記化合物半導体積層構造との間に形成された非晶質性絶縁膜と、
を有することを特徴とする化合物半導体装置。
【００６２】
（付記２）
前記非晶質性絶縁膜は非晶質炭素膜であることを特徴とする付記１に記載の化合物半導体装置。
【００６３】
（付記３）
前記非晶質性絶縁膜における炭素間結合の割合がｓｐ３／ｓｐ２比で６５％以上であることを特徴とする付記２に記載の化合物半導体装置。
【００６４】
（付記４）
前記非晶質性絶縁膜の厚さが１ｎｍ以上であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６５】
（付記５）
前記非晶質性絶縁膜の厚さが２ｎｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００６６】
（付記６）
前記化合物半導体積層構造は、前記非晶質性絶縁膜上に形成されたバッファ層を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００６７】
（付記７）
前記基板がＳｉを含有し、
前記バッファ層がＡｌを含有することを特徴とする付記６に記載の化合物半導体装置。
【００６８】
（付記８）
前記バッファ層がＡｌＮ層であることを特徴とする付記７に記載の化合物半導体装置。
【００６９】
（付記９）
前記化合物半導体積層構造は、
前記バッファ層の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
を有することを特徴とする付記６乃至８のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記１０）
前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする付記９に記載の化合物半導体装置。
【００７１】
（付記１１）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７２】
（付記１２）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７３】
（付記１３）
基板の上方に非晶質性絶縁膜を形成する工程と、
前記非晶質性絶縁膜の上方に化合物半導体積層構造を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００７４】
（付記１４）
前記非晶質性絶縁膜として非晶質炭素膜を形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００７５】
（付記１５）
前記非晶質性絶縁膜をＦＣＡ法により形成することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
【００７６】
（付記１６）
前記化合物半導体積層構造を形成する工程は、前記非晶質性絶縁膜上にバッファ層を形成する工程を有することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００７７】
（付記１７）
前記基板がＳｉを含有し、
前記バッファ層がＡｌを含有することを特徴とする付記１６に記載の化合物半導体装置の製造方法。
【００７８】
（付記１８）
前記バッファ層がＡｌＮ層であることを特徴とする付記１７に記載の化合物半導体装置の製造方法。
【００７９】
（付記１９）
前記化合物半導体積層構造を形成する工程は、
前記バッファ層の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
を有することを特徴とする付記１６乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
【００８０】
（付記２０）
前記電子供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１９に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８１】
１：基板
２：非晶質性絶縁膜
３：バッファ層
４：電子走行層
５：スペーサ層
６：電子供給層
７：キャップ層
８：化合物半導体積層構造
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとのヘテロ接合界面に発生する高濃度の２次元電子ガス（２ＤＥＧ）が利用されている。
【０００３】
ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。つまり、ＧａＮは高い破壊電界強度を有する。また、ＧａＮは大きい飽和電子速度も有している。このため、ＧａＮは、高電圧動作、且つ高出力が可能な化合物半導体装置の材料として極めて有望である。また、ＧａＮは、省電力化が可能な電源用デバイス材料としても極めて有望である。
【０００４】
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。例えば、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間に存在する大きな格子定数の差を緩和すべく、ＡｌＮ層等を緩衝層（バッファ層）として設ける技術等についての研究が行われている。
【０００５】
しかしながら、従来の技術では、耐圧の更なる向上が困難になってきている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２５８２３０号公報
【特許文献２】特開２０１０−２４５５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、耐圧をより向上することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様には、基板と、前記基板の上方に形成された化合物半導体積層構造と、前記基板と前記化合物半導体積層構造との間に形成された非晶質性絶縁膜と、が設けられている。
【０００９】
化合物半導体装置の製造方法では、基板の上方に非晶質性絶縁膜を形成し、前記非晶質性絶縁膜の上方に化合物半導体積層構造を形成する。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、基板と化合物半導体積層構造との間に非晶質性絶縁膜が設けられているため、耐圧をさらに向上することができる。
【図面の簡単な説明】
【００１１】
【図１】ＳＩＭＳ分析の結果を示す図である。
【図２】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図３Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図５】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す断面図である。
【図６】第４の実施形態に係るディスクリートパッケージを示す図である。
【図７】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図８】第６の実施形態に係る電源装置を示す結線図である。
【図９】第７の実施形態に係る高周波増幅器を示す結線図である。
【図１０】試料の構成を示す断面図である。
【図１１】実験の結果を示す図である。
【発明を実施するための形態】
【００１２】
本願発明者は、従来の技術において耐圧の向上が困難になっている原因を究明すべく鋭意検討を行った。例えば、ＡｌＮバッファ層とＳｉ基板との界面付近におけるＳＩＭＳ（secondary ion mass spectrometry）分析を行った。この結果を図１に示す。図１に示すように、Ｓｉ基板に含まれるＳｉとバッファ層に含まれるＡｌとが相互に拡散していることが明らかになった。拡散した原子はドーパントとして機能して絶縁性を阻害する。このため、従来の技術では、耐圧の更なる向上が困難となっているのである。また、絶縁性の低下に伴ってリーク電流も流れやすくなっている。従って、従来の技術では、十分な信頼性を得にくいと考えられる。
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１５】
第１の実施形態では、図２に示すように、Ｓｉ基板等の基板１上に非晶質性絶縁膜２が形成されている。非晶質性絶縁膜２としては、例えば、非晶質性のＣ、ＳｉＮ又はＳｉＣの膜が用いられ、特に密度が２．５ｇ／ｃｍ3以上の非晶質性炭素膜が用いられることが好ましい。このような密度が高い非晶質性炭素膜は絶縁性に優れており、更に、後述のバッファ層３へ拡散しても成長時に発生しやすい窒素空孔を補償する作用を有するため、絶縁性が修復されるという効果も期待できるからである。
【００１６】
非晶質性絶縁膜２上に化合物半導体積層構造８が形成されている。化合物半導体積層構造８には、バッファ層３、電子走行層４、スペーサ層５、電子供給層６及びキャップ層７が含まれている。バッファ層３としては、例えば厚さが１００ｎｍ程度のＡｌＮ層が用いられる。電子走行層４としては、例えば厚さが３μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。スペーサ層５としては、例えば厚さが５ｎｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＡｌＧａＮ層が用いられる。電子供給層６としては、例えば厚さが３０ｎｍ程度のｎ型のｎ−ＡｌＧａＮ層が用いられる。キャップ層７としては、例えば厚さが１０ｎｍ程度のｎ型のｎ−ＧａＮ層が用いられる。電子供給層６及びキャップ層７には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１７】
化合物半導体積層構造８に、素子領域を画定する素子分離領域２０が形成されており、素子領域内において、キャップ層７に開口部１０ｓ及び１０ｄが形成されている。そして、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。キャップ層７上に、ソース電極１１ｓ及びドレイン電極１１ｄを覆う絶縁膜１２が形成されている。絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇが形成されており、開口部１３ｇ内にゲート電極１１ｇが形成されている。そして、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４が形成されている。絶縁膜１２及び１４の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。
【００１８】
このように構成されたＧａＮ系ＨＥＭＴでは、基板１とバッファ層３との間に非晶質性絶縁膜２が介在しているため、基板１に含まれる原子（例えばＳｉ）とバッファ層３に含まれる原子（例えばＡｌ）との相互拡散が抑制される。このため、基板１及びバッファ層３における外因性の電荷担体の発生を抑制して絶縁性の低下を抑制することができる。そして、絶縁性の低下の抑制に伴って、耐圧の向上及びリーク電流の低減が可能となる。更に、非晶質性絶縁膜２には耐圧劣化の要因の一つと考えられる結晶粒界がほとんど存在しない。この観点からも、耐圧が向上するといえる。
【００１９】
なお、非晶質性絶縁膜２の厚さは特に限定されない。但し、非晶質性絶縁膜２の厚さが１ｎｍ未満であると、十分な効果が得られない場合もあり得る。従って、非晶質性絶縁膜２の厚さは１ｎｍ以上であることが好ましい。また、非晶質性絶縁膜２が厚いほど、優れた絶縁性を得ることが可能となるが、非晶質性絶縁膜２の厚さが２ｎｍを超えていると、化合物半導体積層構造８に含まれる化合物半導体層の結晶性が低下する場合がある。従って、非晶質性絶縁膜２の厚さは２ｎｍ以下であることが好ましい。
【００２０】
また、非晶質性絶縁膜２の全体が非晶質である必要はなく、非晶質性絶縁膜２に微結晶等が含まれていてもよい。但し、結晶の割合が高くなるほど、リークパスとなる結晶粒界が多くなるため、非晶質部分の割合は８０体積％以上であることが好ましい。
【００２１】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図３Ａ〜図３Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２２】
先ず、図３Ａ（ａ）に示すように、基板１上に非晶質性絶縁膜２を形成する。非晶質性絶縁膜２の形成方法は特に限定されないが、ＦＣＡ（filtered cathodic arc）法が好ましい。これは、ＦＣＡ法によれば、密度が２．５ｇ／ｃｍ3以上と高い非晶質性炭素膜を容易に形成することができるためである。例えば、密度に影響を及ぼす炭素間結合比（ｓｐ３／ｓｐ２比）が６５％以上と高い非晶質性炭素膜を容易に形成することができる。このように、ＦＣＡ法によれば、スパッタ法及び化学気相成長（ＣＶＤ：chemical vapor deposition）法と比べて、ダイヤモンドに準じる高密度化が可能である。また、成膜中に加熱を行う必要がないため、成膜中の加熱に伴う基板１へのダメージを回避することができる。
【００２３】
次いで、図３Ａ（ｂ）に示すように、非晶質性絶縁膜２上に化合物半導体積層構造８を形成する。化合物半導体積層構造８の形成では、バッファ層３、電子走行層４、スペーサ層５、電子供給層６及びキャップ層７を、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）により形成する。これら化合物半導体層の形成に際して、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は１０００℃〜１２００℃程度とする。また、ｎ型の化合物半導体層を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２４】
次いで、図３Ａ（ｃ）に示すように、化合物半導体積層構造８に、素子領域を画定する素子分離領域２０を形成する。素子分離領域２０の形成では、例えば、素子分離領域２０を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造８上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。
【００２５】
その後、図３Ｂ（ｄ）に示すように、素子領域内において、キャップ層７に開口部１０ｓ及び１０ｄを形成する。開口部１０ｓ及び１０ｄの形成では、例えば、開口部１０ｓ及び１０ｄを形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造８上に形成し、このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行う。
【００２６】
続いて、図３Ｂ（ｅ）に示すように、開口部１０ｓ内にソース電極１１ｓを形成し、開口部１０ｄ内にドレイン電極１１ｄを形成する。ソース電極１１ｓ及びドレイン電極１１ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが２０ｎｍ程度のＴａ膜を形成した後に、厚さが２００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、窒素雰囲気中にて４００℃〜１０００℃（例えば５５０℃）で熱処理を行い、オーミック特性を確立する。
【００２７】
その後、図３Ｂ（ｆ）に示すように、全面に絶縁膜１２を形成する。絶縁膜１２は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００２８】
続いて、図３Ｃ（ｇ）に示すように、絶縁膜１２の平面視でソース電極１１ｓ及びドレイン電極１１ｄの間に位置する部分に開口部１３ｇを形成する。
【００２９】
次いで、図３Ｃ（ｈ）に示すように、開口部１３ｇ内にゲート電極１１ｇを形成する。ゲート電極１１ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極１１ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが３０ｎｍ程度のＮｉ膜を形成した後に、厚さが４００ｎｍ程度のＡｕ膜を形成する。
【００３０】
その後、図３Ｃ（ｉ）に示すように、絶縁膜１２上に、ゲート電極１１ｇを覆う絶縁膜１４を形成する。
【００３１】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３２】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３３】
第１の実施形態では、ゲート電極１１ｇが化合物半導体積層構造８にショットキー接合しているのに対し、第２の実施形態では、ゲート電極１１ｇと化合物半導体積層構造８との間に絶縁膜１２が介在しており、絶縁膜１２がゲート絶縁膜として機能する。つまり、絶縁膜１２に開口部１３ｇが形成されておらず、ＭＩＳ型構造が採用されている。
【００３４】
このような第２の実施形態によっても、第１の実施形態と同様に、非晶質性絶縁膜２の存在に伴う、耐圧の向上及びリーク電流の低減という効果を得ることができる。
【００３５】
なお、絶縁膜１２の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１２の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００３６】
（第３の実施形態）
次に、第３の実施形態について説明する。図５は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３７】
第１の実施形態では、ソース電極１１ｓ及びドレイン電極１１ｄが開口部１０ｓ及び１０ｄ内に形成されているのに対し、第３の実施形態では、開口部１０ｓ及び１０ｄが形成されずにソース電極１１ｓ及びドレイン電極１１ｄがキャップ層７上に形成されている。
【００３８】
このような第３の実施形態によっても、第１の実施形態と同様に、非晶質性絶縁膜２の存在に伴う、耐圧の向上及びリーク電流の低減という効果を得ることができる。
【００３９】
（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図６は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００４０】
第４の実施形態では、図６に示すように、第１〜第３の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１１ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１１ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１１ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００４１】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００４２】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図７は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００４３】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。
【００４４】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００４５】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図８は、第６の実施形態に係る電源装置を示す結線図である。
【００４６】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００４７】
一次側回路２６１には、第５の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００４８】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００４９】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００５０】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図９は、第７の実施形態に係る高周波増幅器を示す結線図である。
【００５１】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００５２】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００５３】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。例えば、バッファ層として、ＡｌＧａＮ層を用いてもよく、ＡｌＮ層及びＡｌＧａＮ層の積層体を用いてもよい。
【００５４】
また、いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００５５】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００５６】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００５７】
次に、本願発明者が行った非晶質性絶縁膜がもたらす効果についての実験の結果について説明する。
【００５８】
この実験では、図１０に示す２種類の試料３１及び３２を作製した。試料３１では、図１０（ａ）に示すように、Ｓｉ基板２１上に厚さが２００ｎｍのＡｌＮ層２３を形成した。試料３２では、Ｓｉ基板２１上に非晶質性絶縁膜２２として厚さが２ｎｍの非晶質炭素膜を形成し、その後に、非晶質性絶縁膜２２上に厚さが２００ｎｍのＡｌＮ層２３を形成した。なお、ＡｌＮ層２３は、ＴＭＡ及びＮＨ3を原料ガスとしてＭＯＶＰＥ法により形成した。このとき、成長温度を１０００℃、成長圧力を２０ｋＰａとした。非晶質性絶縁膜２２（非晶質炭素膜）は、グラファイトターゲットを原料としてＦＣＡ法により形成した。このとき、アーク電流を７０Ａ、アーク電圧を２６Ｖとした。また、非晶質性絶縁膜２２（非晶質炭素膜）の形成には、フィルタの一部に絶縁性の高いフッ素系樹脂を配置して電気的に遮断された２つのフィルタ部位を有し、そのフィルタへ可変型の直流電圧源を接続した構成の成膜装置を用いた。
【００５９】
このようにして試料３１及び３２を作製した後、試料３１及び３２の各ＡｌＮ層２３の表面に蒸着法により厚さが２００ｎｍの金電極を形成した。次いで、Ｓｉ基板２１の裏面と金電極との間にＩＶメータを接続し、電圧を連続的に掃引して試料３１及び３２のリーク電流を測定した。この結果を図１１に示す。従来例に相当する試料３１では、電圧印加直後からリーク電流が急激に増加し、約２０Ｖで絶縁破壊に至った。一方、実施例に相当する試料３２では、リーク電流の増加は極めてなだらかであり、電圧を４０Ｖまで印加してもリーク電流は少なく絶縁破壊も発生しなかった。
【００６０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）
基板と、
前記基板の上方に形成された化合物半導体積層構造と、
前記基板と前記化合物半導体積層構造との間に形成された非晶質性絶縁膜と、
を有することを特徴とする化合物半導体装置。
【００６２】
（付記２）
前記非晶質性絶縁膜は非晶質炭素膜であることを特徴とする付記１に記載の化合物半導体装置。
【００６３】
（付記３）
前記非晶質性絶縁膜における炭素間結合の割合がｓｐ３／ｓｐ２比で６５％以上であることを特徴とする付記２に記載の化合物半導体装置。
【００６４】
（付記４）
前記非晶質性絶縁膜の厚さが１ｎｍ以上であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６５】
（付記５）
前記非晶質性絶縁膜の厚さが２ｎｍ以下であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００６６】
（付記６）
前記化合物半導体積層構造は、前記非晶質性絶縁膜上に形成されたバッファ層を有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００６７】
（付記７）
前記基板がＳｉを含有し、
前記バッファ層がＡｌを含有することを特徴とする付記６に記載の化合物半導体装置。
【００６８】
（付記８）
前記バッファ層がＡｌＮ層であることを特徴とする付記７に記載の化合物半導体装置。
【００６９】
（付記９）
前記化合物半導体積層構造は、
前記バッファ層の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
を有することを特徴とする付記６乃至８のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記１０）
前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする付記９に記載の化合物半導体装置。
【００７１】
（付記１１）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７２】
（付記１２）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７３】
（付記１３）
基板の上方に非晶質性絶縁膜を形成する工程と、
前記非晶質性絶縁膜の上方に化合物半導体積層構造を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００７４】
（付記１４）
前記非晶質性絶縁膜として非晶質炭素膜を形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００７５】
（付記１５）
前記非晶質性絶縁膜をＦＣＡ法により形成することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
【００７６】
（付記１６）
前記化合物半導体積層構造を形成する工程は、前記非晶質性絶縁膜上にバッファ層を形成する工程を有することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００７７】
（付記１７）
前記基板がＳｉを含有し、
前記バッファ層がＡｌを含有することを特徴とする付記１６に記載の化合物半導体装置の製造方法。
【００７８】
（付記１８）
前記バッファ層がＡｌＮ層であることを特徴とする付記１７に記載の化合物半導体装置の製造方法。
【００７９】
（付記１９）
前記化合物半導体積層構造を形成する工程は、
前記バッファ層の上方に電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
を有することを特徴とする付記１６乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
【００８０】
（付記２０）
前記電子供給層の上方にゲート電極、ソース電極及びドレイン電極を形成する工程を有することを特徴とする付記１９に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８１】
１：基板
２：非晶質性絶縁膜
３：バッファ層
４：電子走行層
５：スペーサ層
６：電子供給層
７：キャップ層
８：化合物半導体積層構造
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された化合物半導体積層構造と、
前記基板と前記化合物半導体積層構造との間に形成された非晶質性絶縁膜と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記非晶質性絶縁膜は非晶質炭素膜であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記非晶質性絶縁膜における炭素間結合の割合がｓｐ３／ｓｐ２比で６５％以上であることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記化合物半導体積層構造は、前記非晶質性絶縁膜上に形成されたバッファ層を有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記基板がＳｉを含有し、
前記バッファ層がＡｌを含有することを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】
前記化合物半導体積層構造は、
前記バッファ層の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
を有することを特徴とする請求項４又は５に記載の化合物半導体装置。
【請求項７】
前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする請求項６に記載の化合物半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項９】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項１０】
基板の上方に非晶質性絶縁膜を形成する工程と、
前記非晶質性絶縁膜の上方に化合物半導体積層構造を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【請求項１】
基板と、
前記基板の上方に形成された化合物半導体積層構造と、
前記基板と前記化合物半導体積層構造との間に形成された非晶質性絶縁膜と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記非晶質性絶縁膜は非晶質炭素膜であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記非晶質性絶縁膜における炭素間結合の割合がｓｐ３／ｓｐ２比で６５％以上であることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記化合物半導体積層構造は、前記非晶質性絶縁膜上に形成されたバッファ層を有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記基板がＳｉを含有し、
前記バッファ層がＡｌを含有することを特徴とする請求項４に記載の化合物半導体装置。
【請求項６】
前記化合物半導体積層構造は、
前記バッファ層の上方に形成された電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
を有することを特徴とする請求項４又は５に記載の化合物半導体装置。
【請求項７】
前記電子供給層の上方に形成されたゲート電極、ソース電極及びドレイン電極を有することを特徴とする請求項６に記載の化合物半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項９】
請求項１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項１０】
基板の上方に非晶質性絶縁膜を形成する工程と、
前記非晶質性絶縁膜の上方に化合物半導体積層構造を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−７３９６２（Ｐ２０１３−７３９６２Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９７９６（Ｐ２０１１−２０９７９６）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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