【課題】絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、連続した一つの半導体層中に半導体素子として機能する素子領域と、ＰＮ接合の繰り返しにより素子領域間を電気的に分離する機能を有する素子分離領域を形成する。素子分離領域は、連続した一つの半導体層において、素子間を電気的に分離するために、選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素及び接する素子領域と逆導電型を付与する不純物元素を添加して形成する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を有する半導体装置、及びその作製方法に関する。
【背景技術】
【０００２】
絶縁表面上に複数の半導体素子を設ける場合、絶縁表面上に形成した半導体膜をエッチング処理によって、複数の島状の半導体層に加工する方法が用いられている。半導体素子は複数の薄膜の積層構造を有しており、プレーナ型の薄膜トランジスタの場合、島状に分離された半導体層を覆うようにゲート絶縁層が積層される。
【０００３】
島状に加工された半導体層は端部に段差を有するため、半導体層端部においてゲート絶縁層の薄膜化や、膜の破壊などの不良が生じる。
【０００４】
ゲート絶縁層が薄膜化すると、ゲート電極と半導体層間にリーク電流が流れてしまう、またゲート絶縁層が破壊されるとゲート電極と半導体層とが接触し短絡（ショート）してしまうといった半導体装置への特性不良が生じる。
【０００５】
上記のような問題を解決するために、形状の異なるゲート絶縁層を２層積層させて、半導体層端部による段差を緩和し、被覆性を向上させる方法が行われている。（例えば、特許文献１参照。）。
【特許文献１】特開平１０−２４２４７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記のような段差を緩和する方法では、半導体層及びゲート絶縁層の膜厚などによっては、半導体膜とゲート電極との接触によるショート、及びリーク電流などの不良を十分に防ぐことができなかった。特に、半導体素子を微細化していった場合、（例えばゲート長が１μｍ以下）上記リーク電流が顕著に表れてしまうといった問題があった。
【０００７】
本発明は、ゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、絶縁表面上に複数の半導体素子を形成するために、半導体層を複数の島状の半導体層に分離せず、連続した一つの半導体層中に半導体素子として機能する素子領域と、抵抗が高くかつ素子領域とＰＮ接合し、素子領域間を電気的に絶縁分離する機能を有する素子分離領域を形成する。
【０００９】
素子分離領域は、連続した一つの半導体層において、素子間を電気的に分離するために、選択的に導電性向上に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。なお、本発明において導電性に寄与しないとは、導電性向上に寄与しないという意味で用いる。
【００１０】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【００１１】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【００１２】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、連続した一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【００１３】
なお、本明細書において、素子領域とは素子が形成される前の素子形成領域も含むものとする。よって、素子作製工程途中において、素子として完成されてない場合（他の電極層や絶縁層が形成する前の段階）であっても半導体層中の高抵抗領域である素子分離領域に絶縁分離された素子形成領域を素子領域と呼ぶ。
【００１４】
素子分離領域を形成する際の導電性に寄与しない不純物元素の添加（導入）は、イオン注入法、（イオン）ドーピング法などを用いることができる。
【００１５】
また、素子分離領域において、第１の不純物元素及び第２の不純物元素の濃度勾配を有していてもよい。例えば、基板上に設けられた半導体層に素子分離領域を形成する場合、素子分離領域において基板側により高い濃度で第２の不純物元素を選択的に添加し、第１の不純物元素を半導体層表面側により高い濃度で選択的に添加してもよい。もちろん素子分離領域中にほぼ均一な濃度で第１の不純物元素及び第２の不純物元素を添加してもよい。つまり、素子分離領域において第１の不純物元素及び第２の不純物元素の濃度のピークは適宜設定することができる。
【００１６】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【００１７】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【００１８】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【００１９】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上にゲート絶縁層が形成されるため、ゲート絶縁層の被覆性が向上する。従って、ゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することができる。
【００２０】
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。
【００２１】
本発明の半導体装置の一形態は、絶縁表面上に素子分離領域及び素子領域を含む半導体層を有し、素子領域はソース領域、ドレイン領域及びチャネル形成領域を含み、素子分離領域及び素子領域は接しており、素子分離領域は第１の不純物元素及び第２の不純物元素を含み、第１の不純物元素は酸素、窒素、及び炭素のうち少なくとも一種以上であり、第２の不純物元素はソース領域及びドレイン領域と逆の導電型を素子分離領域に付与する不純物元素であり、素子分離領域はチャネル形成領域より結晶性が低い。
【００２２】
本発明の半導体装置の一形態は、絶縁表面上に素子分離領域、素子分離領域を介して隣接する第１の素子領域及び第２の素子領域を含む半導体層を有し、第１の素子領域は第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を含み、第２の素子領域は第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を含み、第１のソース領域、第１のドレイン領域、第２のソース領域、及び第２のドレイン領域は同じ導電型であり、素子分離領域は第１の不純物元素及び第２の不純物元素を含み、第１の不純物元素は酸素、窒素、及び炭素のうち少なくとも一種以上であり、第２の不純物元素は第１のソース領域、第１のドレイン領域、第２のソース領域、及び第２のドレイン領域と逆の導電型を素子分離領域に付与する不純物元素であり、素子分離領域は第１のチャネル形成領域及び第２のチャネル形成領域より結晶性が低い。
【００２３】
本発明の半導体装置の一形態は、絶縁表面上に第１の素子領域、第１の素子分離領域、第２の素子分離領域、及び第２の素子領域を含む半導体層を有し、第１の素子領域は第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を含み、第２の素子領域は第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を含み、第１のソース領域及び第１のドレイン領域はｎ型の不純物領域、第２のソース領域及び第２のドレイン領域はｐ型の不純物領域であり、第１の素子分離領域は酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素及びｐ型を第１の素子分離領域に付与する不純物元素を含み、第２の素子分離領域は酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素及びｎ型を第２の素子分離領域に付与する不純物元素を含み、第１の素子分離領域及び第２の素子分離領域は第１のチャネル形成領域及び第２のチャネル形成領域より結晶性が低い。
【００２４】
本発明の半導体装置の作製方法の一形態は、絶縁表面上に半導体層を形成し、半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、及び一導電型を付与する第２の不純物元素を添加し、半導体層に素子領域及び第１の不純物元素及び第２の不純物元素を含む素子分離領域を形成し、素子領域及び素子分離領域上に絶縁層を形成し、素子領域及び絶縁層上に導電層を形成し、素子領域にチャネル形成領域、第２の不純物元素と逆の導電型のソース領域及びドレイン領域を形成する。
【００２５】
本発明の半導体装置の作製方法の一形態は、絶縁表面上に半導体層を形成し、半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、及び一導電型を付与する第２の不純物元素を添加し、半導体層に素子領域及び第１の不純物元素及び第２の不純物元素を含む素子分離領域を形成し、素子領域及び素子分離領域上に絶縁層を形成し、素子領域及び絶縁層上に導電層を形成し、素子領域に第２の不純物元素と逆の導電型を付与する不純物元素を添加し、チャネル形成領域、素子分離領域と逆の導電型のソース領域及びドレイン領域を形成する。
【００２６】
本発明の半導体装置の作製方法の一形態は、絶縁表面上に半導体層を形成し、半導体層上に絶縁層を形成し、半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、及び一導電型を付与する第２の不純物元素を、絶縁層を介して添加し、半導体層に素子領域及び第１の不純物元素及び第２の不純物元素を含む素子分離領域を形成し、素子領域及び絶縁層上に導電層を形成し、素子領域にチャネル形成領域、第２の不純物元素と逆の導電型のソース領域及びドレイン領域を形成する。
【００２７】
本発明の半導体装置の作製方法の一形態は、絶縁表面上に半導体層を形成し、半導体層上に絶縁層を形成し、半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、及び一導電型を付与する第２の不純物元素を、絶縁層を介して添加し、半導体層に素子領域及び第１の不純物元素及び第２の不純物元素を含む素子分離領域を形成し、素子領域及び絶縁層上に導電層を形成し、素子領域に第２の不純物元素と逆の導電型を付与する不純物元素を添加し、チャネル形成領域、素子分離領域と逆の導電型のソース領域及びドレイン領域を形成する。
【発明の効果】
【００２８】
本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離でき、複数の半導体素子を作製することができる。従って半導体層端部による段差が生じず、平坦な半導体層上にゲート絶縁層が形成されるため、ゲート絶縁層の被覆性が向上する。
【００２９】
従って、ゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
本実施の形態では、ゲート絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とする半導体装置の一例としてＮＭＯＳ、ＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に関して図面を用いて説明する。
【００３２】
図１は本実施の形態のＮＭＯＳ構造の半導体装置の一例であり、図１（Ａ）は上面図、図１（Ｂ）は図１（Ａ）における線Ｑ−Ｒの断面図、図１（Ｃ）は線Ｓ−Ｔの断面図である。
【００３３】
半導体層の下地膜として機能する絶縁層６０１が形成された基板６００上に、ｎチャネル型薄膜トランジスタであるトランジスタ６１０ａ、ｎチャネル型トランジスタであるトランジスタ６１０ｂからなるＮＭＯＳ構造、絶縁層６０６が形成されている。トランジスタ６１０ａは、ｎ型不純物領域６０７ａ、６０７ｂ、及びチャネル形成領域６０９ａよりなる素子領域、ゲート電極層６０５ａを含んでおり、トランジスタ６１０ｂはｎ型不純物領域６０８ａ、６０８ｂ、及びチャネル形成領域６０９ｂよりなる素子領域、ゲート電極層６０５ｂを含んでおり、ゲート絶縁層６０４、絶縁層６０６はトランジスタ６１０ａ及び６１０ｂに連続して形成されている。また、ｎ型不純物領域６０７ａに接続するソース電極層又はドレイン電極層である配線層６１１ａ、ｎ型不純物領域６０７ｂ及びｎ型不純物領域６０８ａに接続するソース電極層又はドレイン電極層である配線層６１１ｂ、ｎ型不純物領域６０８ｂに接続するソース電極層又はドレイン電極層である配線層６１１ｃが設けられており、配線層６１１ｂによってトランジスタ６１０ａ及びトランジスタ６１０ｂは電気的に接続している（図１（Ａ）乃至（Ｃ）参照。）。
【００３４】
半導体層において、トランジスタ６１０ａを構成するｎ型不純物領域６０７ａ、６０７ｂ、及びチャネル形成領域６０９ａよりなる素子領域と、トランジスタ６１０ｂを構成するｎ型不純物領域６０８ａ、６０８ｂ、及びチャネル形成領域６０９ｂよりなる素子領域とは素子分離領域６０２（６０２ａ、６０２ｂ、６０２ｃ、６０２ｄ、６０２ｅ）によって電気的に分離されている。
【００３５】
図４は本実施の形態のＣＭＯＳ構造の半導体装置の一例であり、図４（Ａ）は上面図、図４（Ｂ）は図４（Ａ）における線Ａ−Ｂの断面図、図４（Ｃ）は線Ｃ−Ｄの断面図である。
【００３６】
半導体層の下地膜として機能する絶縁層２０１が形成された基板２００上に、ｎチャネル型薄膜トランジスタであるトランジスタ２１０ａ、ｐチャネル型薄膜トランジスタであるトランジスタ２１０ｂからなるＣＭＯＳ構造、絶縁層２０６が形成されている。トランジスタ２１０ａは、ｎ型不純物領域２０７ａ、２０７ｂ、及びチャネル形成領域２０９ａよりなる素子領域、ゲート電極層２０５ａを含んでおり、トランジスタ２１０ｂはｐ型不純物領域２０８ａ、２０８ｂ、及びチャネル形成領域２０９ｂよりなる素子領域、ゲート電極層２０５ｂを含んでおり、ゲート絶縁層２０４、絶縁層２０６はトランジスタ２１０ａ及び２１０ｂに連続して形成されている。また、ｎ型不純物領域２０７ａに接続するソース電極層又はドレイン電極層である配線層２１１ａ、ｎ型不純物領域２０７ｂ及びｐ型不純物領域２０８ａに接続するソース電極層又はドレイン電極層である配線層２１１ｂ、ｐ型不純物領域２０８ｂに接続するソース電極層又はドレイン電極層である配線層２１１ｃが設けられており、配線層２１１ｂによってトランジスタ２１０ａ及びトランジスタ２１０ｂは電気的に接続している（図４（Ａ）乃至（Ｃ）参照。）。
【００３７】
半導体層において、トランジスタ２１０ａを構成するｎ型不純物領域２０７ａ、２０７ｂ、及びチャネル形成領域２０９ａよりなる素子領域と、トランジスタ２１０ｂを構成するｐ型不純物領域２０８ａ、２０８ｂ、及びチャネル形成領域２０９ｂよりなる素子領域とは素子分離領域２０２（２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ）、素子分離領域２１２（２１２ａ、２１２ｂ）によって電気的に分離されている。
【００３８】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【００３９】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【００４０】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【００４１】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【００４２】
図１は複数のｎチャネル型薄膜トランジスタを形成する場合であり、素子分離領域６０２（６０２ａ、６０２ｂ、６０２ｃ、６０２ｄ、６０２ｅ）はｎ型不純物領域６０７ａ、６０７ｂ、６０８ａ、６０８ｂに接して設けるため、逆導電型を付与する第２の不純物元素としてｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を添加し、ｐ型の不純物領域とすればよい。
【００４３】
本実施の形態ではＮＭＯＳ構造を例に示したが、ＰＭＯＳ構造であっても同様であり、素子領域のソース領域及びドレイン領域はｐ型不純物領域であるため接する素子分離領域はｎ型不純物領域となるようにｎ型を付与する第２の不純物元素を添加すればよい。よって本発明は、ＮＭＯＳ構造、ＰＭＯＳ構造、ＣＭＯＳ構造のどれであっても用いることができる。
【００４４】
図４はＣＭＯＳ構造を形成する場合であり、素子分離領域２０２（２０２ａ、２０２ｂ、２０２ｃ、２０２ｄ）はｎ型不純物領域２０７ａ、２０７ｂに接して設けるため、逆導電型を付与する第２の不純物元素としてｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を添加し、ｐ型の不純物領域とすればよい。
【００４５】
一方、素子分離領域２１２（２１２ａ、２１２ｂ）はｐ型不純物領域２０８ａ、２０８ｂに接して設けるため、逆導電型を付与する第２の不純物元素としてｎ型を付与する不純物元素（例えばリン（Ｐ）、ヒ素（Ａｓ）など）を添加し、ｎ型の不純物領域とすればよい。結果、ｎ型不純物領域とｐ型不純物領域とが交互に隣接して設けられることになり、同一導電型の不純物領域間を絶縁分離することができる。
【００４６】
素子分離領域を形成する際の第１の不純物元素及び第２の不純物元素の添加（導入）は、イオン注入法、（イオン）ドーピング法などを用いることができる。
【００４７】
また、素子分離領域において、第１の不純物元素及び第２の不純物元素の濃度勾配を有していてもよい。例えば、基板上に設けられた半導体層に素子分離領域を形成する場合、素子分離領域において基板側により高い濃度で第２の不純物元素を選択的に添加し、第１の不純物元素を半導体層表面側により高い濃度で選択的に添加してもよい。もちろん素子分離領域中にほぼ均一な濃度で第１の不純物元素及び第２の不純物元素を添加してもよい。つまり、素子分離領域において第１の不純物元素及び第２の不純物元素の濃度のピークは適宜設定することができる。
【００４８】
素子分離領域において第１の不純物元素及び第２の不純物元素の添加例を図３及び図２８を用いて説明する。図３はＮＭＯＳ構造、又はＰＭＯＳ構造などの素子分離領域によって素子分離される素子が同導電型のソース領域及びドレイン領域を有する場合であり、図２８はＣＭＯＳ構造のように素子分離領域によって素子分離される素子が逆導電型のソース領域及びドレイン領域を有する場合である。
【００４９】
図３において、絶縁層７０１が設けられた基板７００上に、素子分離領域７０３ａ、７０３ｂ、７０３ｃ、ｎ型不純物領域７０４ａ、７０４ｂ、ｎ型不純物領域７０５ａ、７０５ｂを含む半導体層７０２が形成され、半導体層７０２上に絶縁層７０９を介して導電層７０８ａ、７０８ｂが形成されている。
【００５０】
素子分離領域は上述のように第１の不純物元素及び第２の不純物元素が添加されて形成される。図３（Ａ）における素子分離領域７０３ａ、７０３ｂ、７０３ｃは酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素である第１の不純物元素と、素子領域のソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素をほぼ均一に含む例である。素子領域のソース領域及びドレイン領域がｎ型不純物領域であるので、第２の不純物元素としてｐ型を付与する不純物元素を用いる。従って、素子分離領域７０３ａ、７０３ｂ、７０３ｃはｐ型不純物領域となり、ｎ型不純物領域７０４ａ及び７０４ｂと、７０５ａ及び７０５ｂとの間に設けられるのでＰＮ接合となり、ｎ型不純物領域７０４ａ、７０４ｂ及びチャネル形成領域７０６ａの素子領域と、ｎ型不純物領域７０５ａ、７０５ｂ及びチャネル形成領域７０６ｂの素子領域とに絶縁分離できる。
【００５１】
図３（Ｂ）における素子分離領域は第１の素子分離領域７１３ａ、７１３ｂ、７１３ｃと、第２の素子分離領域７１４ａ、７１４ｂ、７１４ｃとの積層構造になっている。しかし、第１の素子分離領域及び第２の素子分離領域は薄膜の積層ではなく、第１の不純物元素及び第２の不純物元素の添加領域であるのでその境界は明確でない。第１の素子分離領域７１３ａ、７１３ｂ、７１３ｃは逆導電型を付与する第２の不純物元素の添加領域であり、第２の素子分離領域７１４ａ、７１４ｂ、７１４ｃは導電性に寄与しない第１の不純物元素の添加領域となっている。このように、素子分離領域において、第１の不純物元素及び第２の不純物元素が選択的に添加されていてもよく、素子分離領域内でそれぞれ濃度勾配を有していてもよい。
【００５２】
図３（Ｃ）における素子分離領域は第１の素子分離領域７１９ａ、７１９ｂ、７１９ｃと、第２の素子分離領域７１８ａ、７１８ｂ、７１８ｃとの積層構造になっている。第２の素子分離領域７１８ａ、７１８ｂ、７１８ｃは逆導電型を付与する第２の不純物元素の添加領域であり、第１の素子分離領域７１９ａ、７１９ｂ、７１９ｃは導電性に寄与しない第１の不純物元素の添加領域となっている。
【００５３】
図３（Ｄ）における素子分離領域は第１の素子分離領域７２４ａ、７２４ｂ、７２４ｃと、第２の素子分離領域７２３ａ、７２３ｂ、７２３ｃとの積層構造になっている。第２の素子分離領域７２３ａ、７２３ｂ、７２３ｃは逆導電型を付与する第２の不純物元素の添加領域であり、第１の素子分離領域７２４ａ、７２４ｂ、７２４ｃは導電性に寄与しない第１の不純物元素の添加領域となっている。このように、第２の不純物元素の添加領域を半導体層中の膜厚方向において中央部分に設ける構造としてもよい。
【００５４】
図２８において、絶縁層７０１が設けられた基板７００上に、素子分離領域７３３ａ、７３３ｂ、素子分離領域７３９ａ、７３９ｂ、ｎ型不純物領域７３４ａ、７３４ｂ、ｐ型不純物領域７３５ａ、７３５ｂを含む半導体層７３２が形成され、半導体層７３２上に絶縁層７０９を介して導電層７３８ａ、７３８ｂが形成されている。
【００５５】
素子分離領域は上述のように第１の不純物元素及び第２の不純物元素が添加されて形成される。図２８（Ａ）における素子分離領域７３３ａ、７３３ｂ、素子分離領域７３９ａ、７３９ｂは酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素である第１の不純物元素と、素子領域のソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素をほぼ均一に含む例である。接する素子領域のソース領域及びドレイン領域がｎ型不純物領域７３４ａ、７３４ｂであるので、素子分離領域７３３ａ、７３３ｂは第２の不純物元素としてｐ型を付与する不純物元素を用いる。従って、素子分離領域７３３ａ、７３３ｂはｐ型不純物領域となり、ｎ型不純物領域７３４ａ及び７３４ｂを間に設けそれぞれＰＮ接合となる。一方、接する素子領域のソース領域及びドレイン領域がｐ型不純物領域７３５ａ、７３５ｂであるので、素子分離領域７３９ａ、７３９ｂは第２の不純物元素としてｎ型を付与する不純物元素を用いる。従って、素子分離領域７３９ａ、７３９ｂはｎ型不純物領域となり、ｐ型不純物領域７３５ａ及び７３５ｂを間に設けそれぞれＰＮ接合となる。従って、ｎ型不純物領域７３４ａ、７３４ｂ及びチャネル形成領域７３６ａの素子領域と、ｐ型不純物領域７３５ａ、７３５ｂ及びチャネル形成領域７３６ｂの素子領域とに絶縁分離できる。
【００５６】
図２８（Ｂ）における素子分離領域はｎ型不純物領域７３４ａ及び７３４ｂを挟んで第１の素子分離領域７４１ａ、７４１ｂが設けられ、ｐ型不純物領域７３５ａ及び７３５ｂを挟んで第２の素子分離領域７４２ａ及び７４２ｂが設けられている。第１の素子分離領域７４１ａ、７４１ｂは第２の不純物元素としてｐ型を付与する不純物元素を添加して形成されており、第２の素子分離領域７４２ａ及び７４２ｂはｎ型を付与する不純物元素を添加して形成されている。そして、第１の素子分離領域７４１ａ、７４１ｂ、第２の素子分離領域７４２ａ、７４２ｂ上に第１の不純物元素を含む第３の素子分離領域７４０ａ、７４０ｂ、７４０ｃが形成されている。このように、素子分離領域において、第１の不純物元素及び第２の不純物元素が選択的に添加されていてもよく、素子分離領域内でそれぞれ濃度勾配を有していてもよい。
【００５７】
図２８（Ｃ）における素子分離領域は第１の不純物元素が添加された第３の素子分離領域７４５ａ、７４５ｂ、７４５ｃの上に、第２の不純物元素としてｐ型を付与する不純物元素が添加された第１の素子分離領域７４６ａ、７４６ｂ、第２の不純物元素としてｎ型を付与する不純物元素が添加された第２の素子分離領域７４７ａ、７４７ｂとの積層構造になっている。
【００５８】
図２８（Ｄ）における素子分離領域は第１の不純物元素が添加された第３の素子分離領域７５０ａ、７５０ｂ、７５０ｃ中に、第２の不純物元素としてｐ型を付与する不純物元素が添加された第１の素子分離領域７５１ａ、７５１ｂ、第２の不純物元素としてｎ型を付与する不純物元素が添加された第２の素子分離領域７５２ａ、７５２ｂとの積層構造になっている。このように、添加領域を半導体層中の膜厚方向において中央部分に設ける構造としてもよい。
【００５９】
このように、本発明では素子分離領域に第１の不純物元素及び第２の不純物元素を含むが、第１の不純物元素及び第２の不純物元素は選択的に添加されていてもよく、第１の不純物元素及び第２の不純物元素の少なくともいずれか一方が添加されていればよい。もちろん第１の不純物元素又は第２の不純物元素のいずれか一方を素子分離領域全体に添加し、もう片方を選択的に添加することもできる。
【００６０】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【００６１】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【００６２】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【００６３】
図１（Ｃ）は半導体層においてチャネル形成領域６０９ａ及び素子分離領域６０２ｄ、６０２ｅに亘ってゲート絶縁層６０４を介し、ゲート電極層６０５が形成されている。本発明では連続的な半導体層中に素子分離領域及び素子領域を設けているので、素子分離領域６０２ｄ、６０２ｅ、及びチャネル形成領域６０９ａである素子領域は連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【００６４】
同様に、図４（Ｃ）は半導体層においてチャネル形成領域２０９ａ及び素子分離領域２０２ｄ、２０２ｅに亘ってゲート絶縁層２０４を介し、ゲート電極層２０５が形成されている。本発明では連続的な半導体層中に素子分離領域及び素子領域を設けているので、素子分離領域２０２ｃ、２０２ｄ、及びチャネル形成領域２０９ａである素子領域は連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【００６５】
ゲート絶縁層６０４、２０４は平坦性の高い半導体層上に形成されるため、被覆性がよく、形状不良も生じにくい。よって、ゲート絶縁層６０４、２０４上に形成されるゲート電極層６０５、２０５と素子領域においてリーク電流やショートなどの不良を防止することができる。よって本実施の形態のＮＭＯＳ構造、ＣＭＯＳ構造を有する半導体装置はゲート絶縁層の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【００６６】
また、図１（Ｂ）では、不純物領域においてハッチングと白地で示されているが、これは、白地部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がマスクやドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
【００６７】
絶縁表面を有する基板である基板２００としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
【００６８】
絶縁層２０１、ゲート絶縁層２０４、絶縁層２０６としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。なお本明細書中において酸化窒化珪素とは酸素の含有量が窒素の含有量より大きい物質であり、窒素を含む酸化珪素とも言える。同様に、窒化酸化珪素とは、窒素の含有量が酸素の含有量より大きい物質であり、酸素を含む窒化珪素とも言える。
【００６９】
また、絶縁層２０１、ゲート絶縁層２０４、絶縁層２０６の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。なお、シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【００７０】
絶縁層２０１、ゲート絶縁層２０４、絶縁層２０６は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【００７１】
所望の形状に加工するエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３などのフッ素系のガス、又はＣｌ_２、ＢＣｌ_３などの塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【００７２】
また、半導体層にプラズマ処理を行うことによってゲート絶縁層を形成してもよい。プラズマ処理を窒素雰囲気下、又は酸素雰囲気下で行うことにより、例えば珪素を用いた半導体層表面及びその近傍を窒化処理、又は酸化処理し窒素プラズマ処理層又は酸素プラズマ処理層を形成することができる。また、プラズマ処理を用いゲート絶縁層を酸化処理又は窒化処理（もしくは酸化処理及び窒化処理両方行ってもよい）すると、ゲート絶縁層の表面が改質され、より緻密なゲート絶縁層とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。
【００７３】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
【００７４】
このプラズマ処理により半導体層の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。
【００７５】
半導体層の代表例として珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００７６】
ただし、本発明においてプラズマ処理を行う際、トランジスタの電気特性に悪影響を与えない程度の条件で行う。
【００７７】
また、基板、絶縁層、層間絶縁層、その他半導体装置を構成する絶縁層、導電層などを形成した後も、プラズマ処理を用いて酸化処理または窒化処理を行うことにより前記基板、絶縁層、層間絶縁層表面を酸化処理または窒化処理してもよい。プラズマ処理を用いて絶縁層を酸化処理または窒化処理すると、絶縁層の表面が改質され、ＣＶＤ法やスパッタ法により形成した絶縁層と比較してより緻密な絶縁層とすることができる。よって、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能となる。また上記の様なプラズマ処理は、ゲート電極層、ソース配線層、ドレイン配線層などの導電層などにも行うことができ、表面及び表面近傍を窒化処理又は酸化処理することができる。
【００７８】
半導体層は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板の全面に形成された半導体層を結晶化させ、形成することができる。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
【００７９】
半導体層にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０^１５ａｔｏｍｓ／ｃｍ^３〜１×１０^１６ａｔｏｍｓ／ｃｍ^３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域２０９ａ、２０９ｂに添加されることで有効に作用する。
【００８０】
なおトランジスタが有する配線層、ゲート電極層は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ_２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
【００８１】
本実施の形態に限定されず、薄膜トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。また、周辺駆動回路領域の薄膜トランジスタも、シングルゲート構造、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【００８２】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上にゲート絶縁層が形成されるため、ゲート絶縁層の被覆性が向上する。従って、ゲート絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【００８３】
（実施の形態２）
本実施の形態では、絶縁層の被覆不良による電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とする半導体装置として不揮発性半導体記憶装置の一例に関して図面を用いて説明する。
【００８４】
不揮発性記憶素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲート電極層とも呼ぶ。また浮遊ゲート電極層は電荷を蓄積する機能を有するので電荷蓄積層ともよぶ。本明細書では主に浮遊ゲート電極層を含むこの電荷蓄積領域を電荷蓄積層とよぶ。浮遊ゲート電極層上には、さらに絶縁層を介して制御ゲート電極層を備えている。
【００８５】
このような構造を有する所謂浮遊ゲート型の不揮発性半導体記憶装置は、制御ゲート電極層に印加する電圧により、電荷蓄積層に電荷を蓄積させ、また放出させる動作が行われる。すなわち電荷蓄積層に保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、電荷蓄積層への電荷の注入や引き抜きは、チャネル形成領域が形成される半導体層と、制御ゲート電極層の間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。
【００８６】
図２は本実施の形態の不揮発性半導体記憶装置である半導体装置の一例であり、図２（Ａ）は上面図、図２（Ｂ）は図２（Ａ）における線Ｅ−Ｆの断面図、図２（Ｃ）は線Ｇ−Ｈの断面図である。
【００８７】
半導体層の下地膜として機能する絶縁層２５１が形成された基板２５０上に、不揮発性メモリ素子であるメモリ素子２７０、層間絶縁層２５８が形成されている。メモリ素子２７０は、高濃度不純物領域２６１ａ、２６１ｂ、低濃度不純物領域２６２ａ、２６２ｂ及びチャネル形成領域２５３よりなる素子領域、第１の絶縁層２５４、電荷蓄積層２７１、第２の絶縁層２５６、制御ゲート電極層２７２、配線層２５９ａ、２５９ｂを含んでおり、素子領域に接して素子分離領域２５２ａ、２５２ｂが形成されている。（図２（Ａ）乃至（Ｃ）参照。）。
【００８８】
高濃度不純物領域２６１ａ、２６１ｂ、低濃度不純物領域２６２ａ、２６２ｂには一導電型を付与する不純物元素としてｎ型を付与する不純物元素（リン（Ｐ）、ヒ素（Ａｓ）など）を含んでおり、高濃度不純物領域２６１ａ、２６１ｂはメモリ素子においてソース及びドレインとして機能する領域である。
【００８９】
半導体層において、高濃度不純物領域２６１ａ、２６１ｂ、低濃度不純物領域２６２ａ、２６２ｂ、及びチャネル形成領域２５３よりなる素子領域はその周囲を囲む素子分離領域２５２（２５２ａ、２５２ｂ、２５２ｃ、２５２ｄ）によって他のメモリ素子より電気的に分離されている。
【００９０】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【００９１】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【００９２】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【００９３】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【００９４】
図４は複数のメモリ素子を形成する場合であり、素子分離領域２５２（２５２ａ、２５２ｂ、２５２ｃ、２５２ｄ）はｎ型の高濃度不純物領域２６１ａ、２６１ｂに接して設けるため、逆導電型を付与する第２の不純物元素としてｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を添加し、ｐ型の不純物領域とすればよい。
【００９５】
素子分離領域を形成する際の第１の不純物元素及び第２の不純物元素の添加（導入）は、イオン注入法、（イオン）ドーピング法などを用いることができる。
【００９６】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【００９７】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【００９８】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【００９９】
図２（Ｃ）は半導体層においてチャネル形成領域２５３及び素子分離領域２５２ｃ、２５２ｄに亘って第１の絶縁層２５４、電荷蓄積層２７１、及び第２の絶縁層２５６を介し、制御ゲート電極層２７２が形成されている。本発明では連続的な半導体層中に素子分離領域及び素子領域を設けているので、素子分離領域２５２ｃ、２５２ｄ、及びチャネル形成領域２５３である素子領域は連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【０１００】
第１の絶縁層２５４は平坦性の高い半導体層上に形成されるため、被覆性がよく、形状不良も生じにくい。よって、第１の絶縁層２５４上に形成される電荷蓄積層２７１とチャネル形成領域２５３においてリーク電流やショートなどの不良を防止することができる。よって本実施の形態の不揮発性半導体記憶装置である半導体装置は第１の絶縁層２５４の被覆不良による電荷蓄積層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【０１０１】
また、図２においては半導体層における素子領域が電荷蓄積層２７１より線Ｇ−Ｈ方向において小さく、制御ゲート電極層２７２より線Ｅ−Ｆ方向において大きい例を示したが、本発明はこれに限定されない。素子領域、電荷蓄積層、制御ゲート電極層の大きさの他の組み合わせを図２６及び図２７に示す。なお図２６及び図２７において電荷蓄積層、制御ゲート電極層の他は図２と同様なので図２の符号と同じとし、説明は省略する。
【０１０２】
図２６のメモリ素子２９０においては半導体層における素子領域が電荷蓄積層２９１と線Ｇ−Ｈ方向においてほぼ同じであり、電荷蓄積層２９１が制御ゲート電極層２９２と線Ｅ−Ｆ方向においてほぼ同じである。よって、図２６（Ｂ）において、第２の絶縁層２５６を介して電荷蓄積層２９１の端部と制御ゲート電極層２９２の端部とがほぼ一致しており、図２６（Ｃ）において、第１の絶縁層２５４を介して素子領域におけるチャネル形成領域２５３の端部と電荷蓄積層２９１の端部とほぼ一致している。また、図２６における素子分離領域は第２の不純物元素が選択的に添加されており、第１の素子分離領域２９３ａ、２９３ｂ及び第２の素子分離領域２９４ａ、２９４ｂより形成されている。逆導電型を付与する第２の不純物元素は第１の素子分離領域２９３ａ、２９３ｂに選択的に添加され、第２の素子分離領域２９４ａ、２９４ｂには第１の不純物元素のみが添加されている例である。このように、本発明では素子分離領域に第１の不純物元素及び第２の不純物元素を含むが、第１の不純物元素及び第２の不純物元素は選択的に添加されていてもよく、第１の不純物元素及び第２の不純物元素の少なくともいずれか一方が添加されていればよい。もちろん第１の不純物元素又は第２の不純物元素のいずれか一方を素子分離領域全体に添加し、もう片方を選択的に添加することもできる。
【０１０３】
図２７のメモリ素子２８０においては半導体層における素子領域が電荷蓄積層２８１より線Ｇ−Ｈ方向において大きく、電荷蓄積層２８１が制御ゲート電極層２８２より線Ｅ−Ｆ方向において小さい。よって、図２７（Ｂ）において、第２の絶縁層２５６を介して電荷蓄積層２８１の端部は、制御ゲート電極層２８２の端部より内側におり、図２７（Ｃ）において、第１の絶縁層２５４を介して素子領域におけるチャネル形成領域２５３の端部は電荷蓄積層２８１の端部より外側にある。また、図２７における素子分離領域も図２６と同様に、第２の不純物元素が選択的に添加されており、第１の素子分離領域２８４ａ、２８４ｂ及び第２の素子分離領域２８３ａ、２８３ｂより形成されている。図２７においては、第２の素子分離領域２８３ａ、２８３ｂに第２の不純物元素が選択的に添加されており、第１の不純物元素は第１の素子分離領域２８４ａ、２８４ｂ、第２の素子分離領域２８３ａ、２８３ｂに添加されている。このように逆導電型を付与する第２の不純物元素の添加領域は半導体層表面近傍であっても基板近傍であってもよい。
【０１０４】
このように、素子領域、電荷蓄積層、制御ゲート電極層の大きさの組み合わせによって、電荷蓄積層及び制御ゲート電極層の間の第２の絶縁層に形成される容量と、電荷蓄積層及び半導体層の間の第１の絶縁層２５４に形成される容量を制御することができるため、印加する電圧値も制御することができる。
【０１０５】
層間絶縁層２５８としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。なお本明細書中において酸化窒化珪素とは酸素の含有量が窒素の含有量より大きい物質であり、窒素を含む酸化珪素とも言える。同様に、窒化酸化珪素とは、窒素の含有量が酸素の含有量より大きい物質であり、酸素を含む窒化珪素とも言える。
【０１０６】
また、層間絶縁層２５８の他の材料として、窒化アルミニウム、酸素含有量が窒素含有量よりも多い酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウムまたは酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。シロキサンを含む材料を用いてもよい。なお、シロキサンとは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【０１０７】
層間絶縁層２５８は、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、また、選択的にパターンを形成できる液滴吐出法や、パターンが転写または描写できる印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、その他スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。
【０１０８】
所望の形状に加工するエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ_４、ＮＦ_３などのフッ素系のガス、又はＣｌ_２、ＢＣｌ_３などの塩素系のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
【０１０９】
半導体層は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。例えば、基板上にスパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板の全面に形成された半導体層を結晶化させ、形成することができる。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。半導体層の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。
【０１１０】
半導体層にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０^１５ａｔｏｍｓ／ｃｍ^３〜１×１０^１６ａｔｏｍｓ／ｃｍ^３程度の濃度で添加されていても良い。これは、半導体素子のしきい値電圧を制御するためのものであり、チャネル形成領域２５３に添加されることで有効に作用する。
【０１１１】
第１の絶縁層２５４は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。第１の絶縁層２５４は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層２５４は、電荷蓄積層２７１、２８１、２９１に電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この第１の絶縁層２５４は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁層２５４は３ｎｍ〜６ｎｍの厚さに形成することができる。
【０１１２】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
【０１１３】
このプラズマ処理により半導体層の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。なお、プラズマ処理とは、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０^１１ｃｍ^−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体層の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。
【０１１４】
図２において、プラズマ処理により形成される好適な第１の絶縁層２５４の一例は、酸素雰囲気下のプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
【０１１５】
半導体層の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【０１１６】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。
【０１１７】
電荷蓄積層２７１、２８１、２９１は第１の絶縁層２５４上に形成される。この電荷蓄積層２７１、２８１、２９１は、単層でもよいし、複数の層を積層して設けてもよい。
【０１１８】
電荷蓄積層２７１、２８１、２９１を形成する半導体材料として、代表的にはシリコン、シリコン化合物、ゲルマニウム、又はゲルマニウム化合物で電荷蓄積層２７１、２８１、２９１を形成することができる。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％以上の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化物などを適用することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。
【０１１９】
浮遊ゲートとして機能する電荷蓄積層は電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物の層で置き換えることもできる。
【０１２０】
また、電荷蓄積層２７１、２８１、２９１を形成するものとして、金属窒化物又は金属酸化物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化スズなどを用いることができる。
【０１２１】
また上記あげた材料の積層構造によって電荷蓄積層２７１、２８１、２９１を形成しても良い。上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物の層は、ゲルマニウム若しくはゲルマニウム化合物で形成される層の上層側に設けると、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、電荷蓄積層の加工を容易なものとすることができる。
【０１２２】
第２の絶縁層２５６は、酸化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化シリコン（ＳｉＮｘ）又は窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）などの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。また第２の絶縁層２５６は、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）を用いて形成してもよい。第２の絶縁層２５６の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化シリコン層を３ｎｍの厚さに堆積し、酸化シリコン層の厚さを５ｎｍの厚さに堆積したものを用いることができる。また、電荷蓄積層２７１、２８１、２９１の表面にプラズマ処理を行い、その表面を窒化処理した窒化膜（例えば、電荷蓄積層２７１、２８１、２９１としてシリコンを用いた場合には窒化シリコン）を形成してもよい。いずれにしても、第１の絶縁層２５４と第２の絶縁層２５６が、電荷蓄積層２７１、２８１、２９１と接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、電荷蓄積層２７１、２８１、２９１の酸化を防ぐことができる。
【０１２３】
制御ゲート電極層２７２、２８２、２９２はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層と上記の金属層の積層構造で制御ゲート電極層２７２、２８２、２９２を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。また、窒化タンタルなどの金属窒化物は仕事関数が高いので、第２の絶縁層２５６との相乗効果により、第１の絶縁層２５４の厚さを厚くすることができる。
【０１２４】
配線層２５９ａ、２５９ｂは、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ_２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
【０１２５】
電荷蓄積層に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極層に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極層に印加して半導体層からＦ−Ｎ型トンネル電流により電子を電荷蓄積層に注入する。
【０１２６】
本発明を用いた半導体装置の一例として、不揮発性メモリ素子を有する様々な態様の不揮発性半導体記憶装置を得ることができる。図１２に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータの書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ビット線ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。
【０１２７】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に連続的に形成された半導体層中において不純物元素が添加された素子分離領域により分離して形成された素子領域３０、３２で形成することにより、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの素子領域で形成することにより、この二つの素子を接続する配線を省略することができる。
【０１２８】
図１３は、ビット線に不揮発性メモリ素子を接続したＮＯＲ型メモリセルアレイの等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型メモリセルアレイは、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。
【０１２９】
この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に連続的に形成された半導体層中において不純物元素が添加された素子分離領域により分離して形成された素子領域３２で形成することにより、半導体層を複数の島状の半導体層に分離しなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子（例えば、図１３に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を絶縁表面に連続的に形成された半導体層中において不純物元素が添加された素子分離領域により分離して形成された素子領域で形成することにより、ブロック単位で消去動作を行うことができる。
【０１３０】
ＮＯＲ型メモリセルアレイの動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが電荷蓄積層に注入される。”１”データの場合この様な電子注入は生じない。
【０１３１】
”０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【０１３２】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線ＷＬに負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
【０１３３】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
【０１３４】
図１４は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤ型セルＮＳ１が接続されている。複数のＮＡＮＤ型セルが集まってブロックＢＬＫを構成している。図１４で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【０１３５】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤ型セルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層３６とＮＡＮＤ型セルの半導体層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤ型セルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層４０で形成しても良い。
【０１３６】
書込み動作では、ＮＡＮＤ型セルＮＳ１が消去状態、つまりＮＡＮＤ型セルＮＳ１の各不揮発性メモリ素子のしきい値を負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
【０１３７】
図２４（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択された不揮発性メモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、不揮発性メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【０１３８】
一方”１”書込みをする場合は、図２４（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のゲート電圧がＶｔｈ＞Ｖｃｃになると、選択トランジスタＳ２がカットオフする。従って、不揮発性メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、不揮発性メモリ素子Ｍ０のチャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧は昇圧されるが、”０”の書込みの場合と異なり、ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子Ｍ０の電荷蓄積層には、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子Ｍ０のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
【０１３９】
消去動作をする場合は、図２５（Ａ）に示すように、選択されたワード線（ＷＬ０）に負の高電圧（Ｖｅｒｓ）を印加し、非選択の不揮発性メモリ素子のワード線ＷＬ、選択ゲート線ＳＧ１、及び選択ゲート線ＳＧ２に電圧Ｖｏｎ（例えば３Ｖ）印加し、ビット線ＢＬ及びソース線ＳＬに導通電圧Ｖｏｐｅｎ（０Ｖ）の電圧を印加する。そして上記実施の形態で説明したように、選択した不揮発性メモリ素子の電荷蓄積層中の電子を放出することができる。この結果、選択した不揮発性メモリ素子のしきい値電圧が負方向にシフトする。
【０１４０】
図２５（Ｂ）に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子Ｍ０に記憶されたデータが”０”の場合、不揮発性メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、不揮発性メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。
【０１４１】
図１９は、不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ５２と周辺回路５４が同一の基板上に形成されている。メモリセルアレイ５２は、図１２、図１３、図１４で示すような構成を有している。周辺回路５４の構成は以下の通りである。
【０１４２】
ワード線選択のためにロウデコーダ６２と、ビット線選択のためにカラムデコーダ６４が、メモリセルアレイ５２の周囲に設けられている。アドレスは、アドレスバッファ５６を介してコントロール回路５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ６２及びカラムデコーダ６４に転送される。
【０１４３】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路５８により動作モードに応じて制御される昇圧回路６０が設けられている。昇圧回路６０の出力はロウデコーダ６２やカラムデコーダ６４を介して、ワード線Ｗやビット線ＢＬに供給される。センスアンプ６６はカラムデコーダ６４から出力されたデータが入力される。センスアンプ６６により読み出されたデータは、データバッファ６８に保持され、コントロール回路５８からの制御により、データがランダムアクセスされ、データ入出力バッファ７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ７０を介してデータバッファ６８に一旦保持され、コントロール回路５８の制御によりカラムデコーダ６４に転送される。
【０１４４】
このように、不揮発性半導体記憶装置では、メモリセルアレイ５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ５２と周辺回路５４の間は、電気的に絶縁分離されているこことが望ましい。
【０１４５】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０１４６】
（実施の形態３）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とするメモリ素子（記憶素子ともいう）を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１５に、図１５における線Ｉ−Ｌの断面図を図１６（Ａ）に、Ｋ−Ｌの断面図を図１６（Ｂ）に示す。
【０１４７】
図１５は、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）に不揮発性メモリ素子Ｍ（Ｍ０１、Ｍ０２、Ｍ０３）を接続したＮＯＲ型メモリセルアレイの等価回路を示している。このメモリセルアレイは、ワード線ＷＬ（ＷＬ１、ＷＬ２、ＷＬ３）とビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）が互いに交差して配設し、各交差部に不揮発性メモリ素子（Ｍ０１、Ｍ０２、Ｍ０３）を配置している。ＮＯＲ型メモリセルアレイは、個々の不揮発性メモリ素子（Ｍ０１、Ｍ０２、Ｍ０３）のドレインをビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）に接続する。ソース線ＳＬ（ＳＬ０、ＳＬ１、ＳＬ２）には不揮発性メモリ素子のソースが共通接続される。
【０１４８】
図１５および図１６において、メモリ素子Ｍ０１、Ｍ０２、Ｍ０３はドレインがビット線ＢＬ３０５（３０５ａ、３０５ｂ）に接続しており、ソースがソース線ＳＬ３０６にそれぞれ接続している。メモリ素子Ｍ０１は素子領域３０２ａ、電荷蓄積層３０３ａ、制御ゲート電極層３０４ａを含み、メモリ素子Ｍ０２は、素子領域３０２ｂ、電荷蓄積層３０３ｂ、制御ゲート電極層３０４ｂを含み、第１の絶縁層３１２、第２の絶縁層３１３、層間絶縁層３１４がメモリ素子Ｍ０１及びＭ０２に連続して形成されている。なお素子領域３０２ａ及び素子領域３０２ｂはチャネル形成領域、ソース及びドレインとして機能する高濃度ｎ型不純物領域、低濃度不純物領域それぞれ有している。
【０１４９】
半導体層において、メモリ素子Ｍ０１を構成する素子領域３０２ａと、メモリ素子Ｍ０２を構成する素子領域３０２ｂとは素子分離領域３０１（３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ、３０１ｅ）によって電気的に分離されている。
【０１５０】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０１５１】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０１５２】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０１５３】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０１５４】
図１５及び図１６は複数のメモリ素子を形成する場合であり、素子分離領域３０１（３０１ａ、３０１ｂ、３０１ｃ、３０１ｄ、３０１ｅ）はｎ型不純物領域を有する素子領域３０２ａ、３０２ｂに接して設けるため、逆導電型を付与する第２の不純物元素としてｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を添加し、ｐ型の不純物領域とすればよい。結果、ｎ型不純物領域とｐ型不純物領域とが交互に隣接して設けられることになり、同一導電型不純物領域間を絶縁分離することができる。
【０１５５】
素子分離領域を形成する際の第１の不純物元素及び第２の不純物元素の添加（導入）は、イオン注入法、（イオン）ドーピング法などを用いることができる。
【０１５６】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０１５７】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０１５８】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０１５９】
図１６（Ｂ）は半導体層において素子領域３０２ｂ及び素子分離領域３０１ｄ、３０１ｅに亘って第１の絶縁層３１２を介し、電荷蓄積層３０３ｂが形成されている。本発明では連続的な半導体層中に素子分離領域及び素子領域を設けているので、素子分離領域３０１ｄ、３０１ｅ、及び素子領域３０２ｂは連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【０１６０】
第１の絶縁層３１２は平坦性の高い半導体層上に形成されるため、被覆性がよく、形状不良も生じにくい。よって、第１の絶縁層３１２上に形成される電荷蓄積層３０３ａ、３０３ｂと素子領域３０２ａ、３０２ｂにおいてリーク電流やショートなどの不良を防止することができる。よって本実施の形態の不揮発性半導体記憶装置である半導体装置は第１の絶縁層の被覆不良による電荷蓄積層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【０１６１】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０１６２】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０１６３】
（実施の形態４）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とする、メモリ素子（記憶素子ともいう）を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１７に、図１７における線Ｍ−Ｎの断面図を図１８（Ａ）に、Ｏ−Ｐの断面図を図１８（Ｂ）に示す。
【０１６４】
本実施の形態では、上記実施の形態２で示した構造において、一つの素子領域に複数の不揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施の形態と同じものを指す場合には説明を省略する。
【０１６５】
本実施の形態で示す半導体装置は、ビット線ＢＬ０、ＢＬ１にそれぞれ電気的に接続された半導体層中の素子領域３２２ａ、３２２ｂが設けられており、素子領域３２２ａ、３２２ｂの各々に複数の不揮発性メモリ素子が設けられている（図１７、１８参照）。具体的には、素子領域３２２ａにおいて、選択トランジスタＳ１、Ｓ２の間に複数の不揮発性メモリ素子Ｍ０〜Ｍ３０、Ｍ３１を有するＮＡＮＤ型セル３５０ａが設けられている。また、素子領域３２２ｂにおいても、選択トランジスタの間に複数の不揮発性メモリ素子を有するＮＡＮＤ型セル３５０ｂが設けられている。また、素子領域３２２ａ、３２２ｂ間に素子分離領域３２１を設けることによって、隣接するＮＡＮＤ型セル３５０ａとＮＡＮＤ型セル３５０ｂを絶縁分離することが可能となる。
【０１６６】
また、一つの素子領域に複数の不揮発性メモリ素子を設けることによって、より不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成することができる。
【０１６７】
図１７及び図１８において、絶縁層３３１が設けられた基板３３０上に、選択トランジスタＳ１、Ｓ２、メモリ素子Ｍ０、Ｍ３０、Ｍ３１が設けられており、ゲート電極層（ＳＧ２、ＳＧ１）３２７ａ、３２７ｂ、電荷蓄積層３２３ａ、３２３ｂ、３２３ｃ、制御ゲート電極層（ＷＬ３１、ＷＬ３０、ＷＬ０）３２４ａ、３２４ｂ、３２４ｃ、第１の絶縁層３３２、第２の絶縁層３３３、層間絶縁層３３４が設けられている。選択トランジスタＳ１はビット線ＢＬ０に接続し、選択トランジスタＳ２はソース線（ＳＬ０）３２６に接続している。
【０１６８】
半導体層において、ＮＡＮＤ型セル３５０ａを構成する素子領域３２２ａと、ＮＡＮＤ型セル３５０ｂを構成する素子領域３２２ｂとは素子分離領域３２１（３２１ａ、３２１ｂ、３２１ｃ、３２１ｄ）によって電気的に分離されている。
【０１６９】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０１７０】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０１７１】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０１７２】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０１７３】
図１７及び図１８は複数のメモリ素子を形成する場合であり、素子分離領域３２１（３２１ａ、３２１ｂ、３２１ｃ、３２１ｄ）はｎ型不純物領域を有する素子領域３２２ａ、３２２ｂに接して設けるため、逆導電型を付与する第２の不純物元素としてｐ型を付与する不純物元素（例えばボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等）を添加し、ｐ型の不純物領域とすればよい。結果、ｎ型不純物領域とｐ型不純物領域とが交互に隣接して設けられることになり、同一導電型不純物領域間を絶縁分離することができる。
【０１７４】
素子分離領域を形成する際の第１の不純物元素及び第２の不純物元素の添加（導入）は、イオン注入法、（イオン）ドーピング法などを用いることができる。
【０１７５】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０１７６】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０１７７】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０１７８】
図１８（Ｂ）は半導体層において素子領域３２２ａ及び素子分離領域３２１ｃ、３２１ｄに亘って第１の絶縁層３３２を介し、電荷蓄積層３２３ｃが形成されている。本発明では連続的な半導体層中に素子分離領域及び素子領域を設けているので、素子分離領域３２１ｃ、３２１ｄ、及び素子領域３２２ａは連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【０１７９】
第１の絶縁層３３２は平坦性の高い半導体層上に形成されるため、被覆性がよく、形状不良も生じにくい。よって、第１の絶縁層３３２上に形成される電荷蓄積層３２３ａ、３２３ｂ、３２３ｃと素子領域３２２ａにおいてリーク電流やショートなどの不良を防止することができる。よって本実施の形態の不揮発性半導体記憶装置である半導体装置は第１の絶縁層の被覆不良による電荷蓄積層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【０１８０】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０１８１】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０１８２】
（実施の形態５）
本実施の形態は、本発明を適用した半導体装置として、不揮発性半導体記憶装置の一例を説明する。本発明では、半導体層を島状に分割せずに一つの半導体層中に複数の半導体素子を作製する。この本発明は、半導体装置に設けられる半導体素子全てに適用してもよいし、部分的に適用してもよい。半導体素子に要求される機能に応じて適宜本発明を適用すればよい。このような本発明を適用した半導体装置の例を、図２０を用いて説明する。
【０１８３】
図２０（Ａ）乃至（Ｄ）は本発明の半導体装置の上面図であり、基板と、基板上に設けられた周辺回路部及びメモリ素子部で簡略に表現している。図２０に示す本実施の形態の半導体装置は同一基板上にメモリ素子部と周辺回路部が同一の基板上に形成されている。図２０（Ａ）において、基板４７０上に周辺回路部４７２及びメモリ素子部４７１が設けられており、基板４７０上全面にわたって半導体層が形成されている例である。基板４７０上において、周辺回路部４７２及びメモリ素子部４７１の半導体層は、本発明を適用した導電性に寄与しない第１の不純物元素及び素子領域と逆導電型を付与する第２の不純物元素の添加によって形成された素子分離領域及び素子領域に分離されており、複数の半導体素子を形成している。基板４７０上に設けられた周辺回路部４７２及びメモリ素子部４７１以外の領域の半導体層は、周辺回路部４７２及びメモリ素子部４７１における素子分離領域と同様に、第１の不純物元素及び素子領域と逆導電型を付与する第２の不純物元素の添加によって高抵抗領域とすればよい。
【０１８４】
図２０（Ｂ）は、基板４７５上全面には半導体層を有さず、基板４７５上に設けられた周辺回路部４７７及びメモリ素子部４７６以外の領域の半導体層をエッチング等で除去した例である。図２０（Ｂ）における周辺回路部４７７及びメモリ素子部４７６も図２０（Ａ）の周辺回路部４７２及びメモリ素子部４７１と同様に第１の不純物元素及び素子領域と逆導電型を付与する第２の不純物元素を添加された高抵抗領域である素子分離領域により、一つの半導体層中に複数の半導体素子を形成した構成となっている。図２０（Ｂ）のように半導体素子を形成しない基板上の領域における半導体層は、高抵抗領域としてもよいし、除去してもよい。複数の半導体素子が隣接し、微細な半導体層の分離処理が必要な領域は本発明の素子分離方法を適用し、比較的素子間が広い、又は素子を形成しない領域は半導体層を除去する構造してもよい。
【０１８５】
図２０（Ｃ）は、基板４８０上に設けられた半導体素子において、要求される機能及びサイズに応じて異なる素子分離方法を適用する例である。図２０（Ｃ）において、基板４８０上に設けられた周辺回路部４８２は島状に形状加工された半導体素子によって構成されており、各半導体素子間はエッチングにより半導体層の除去により分離されている。一方メモリ素子部４８１は一つの半導体層に第１の不純物元素及び素子領域と逆導電型を付与する第２の不純物元素を添加した素子分離領域を形成し、各半導体素子間は高抵抗化された素子分離領域によって分離されている。周辺回路部とメモリ素子部は要求される半導体素子の特性が異なる場合、例えば、メモリ素子部における半導体素子に印加される電圧（例えば、（書き込み）電圧が１０〜２０Ｖ程度）の方が周辺回路部における半導体素子に印加する電圧（例えば電圧が３〜５Ｖ程度）より高い場合、よりゲート絶縁層の被覆不良の悪影響が大きく生じやすい。そのため図２０（Ｃ）のメモリ素子部４８１には一つの半導体層中の素子領域を、周辺回路部４８２は島状の半導体層に分離された素子領域をそれぞれ用いた半導体素子を用いるとよい。１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子部と、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路部を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【０１８６】
図２０（Ｄ）も図２０（Ｃ）と同様に、基板４８５上に設けられた半導体素子において、要求される機能及びサイズに応じて異なる素子分離方法を適用する例である。図２０（Ｄ）において、基板４８５上に設けられた周辺回路部４８７ｂは島状に形状加工された半導体素子によって構成されており、各半導体素子間はエッチングにより半導体層の除去により分離されている。一方周辺回路部４８７ａ及びメモリ素子部４８６は一つの半導体層に第１の不純物元素及び素子領域と逆導電型を付与する第２の不純物元素を添加した素子分離領域を形成し、各半導体素子間は素子分離領域によって分離されている。このように周辺回路部４８７ｂにおいての選択的に島状の半導体層による素子分離する構成と、周辺回路部４８７ａ及びメモリ素子部４８６において一つの半導体層中に素子分離領域を設けて素子分離する構成とを、基板上に設ける回路構成に応じて適宜組み合わせて用いてもよい。
【０１８７】
基板上に設けられる半導体素子はそれぞれ機能によって要求される特性が異なり、その要求される特性に伴って形状も変化する（例えば、ゲート絶縁層の膜厚など）。半導体素子間が近接した微細な構成の領域においては一つの半導体層中に素子分離領域を設けて複数の半導体素子を形成する構造とし、一方素子間隔が比較的広い、又は構造上ゲート絶縁層に対する薄膜化をそれほど要求されない領域においては半導体層の除去を行い、島状の半導体層として複数の半導体素子を作製することができる。このように基板上で要求される特性に合わせて適宜素子分離方法を選択することによって、高速な応答の可能な高性能であり、かつ高信頼性を有する半導体装置を作製することができる。
【０１８８】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０１８９】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０１９０】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０１９１】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合の連続（繰り返し）によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０１９２】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０１９３】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０１９４】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０１９５】
従って、本実施の形態によれば、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高いメモリ素子を有する半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、メモリ素子を有する半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０１９６】
（実施の形態６）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とするメモリ素子（記憶素子ともいう）を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１１（Ａ）に、図１１（Ａ）における線Ｘ−Ｙの断面図を図１１（Ｂ）に示す。
【０１９７】
図１１（Ａ）に示すように、基板４００上にメモリ素子を有する半導体装置であるメモリ素子部４０４、回路部４２１、アンテナ４３１が形成されている。図１１（Ａ）及び（Ｂ）は、作製工程途中であり、作製条件に耐えうる基板４００上にメモリ素子部、回路部、及びアンテナを形成した状態である。材料及び作製工程は実施の形態３と同様に選択し、作製すればよい。
【０１９８】
基板４００上に剥離層４５２、絶縁層４５３を介してメモリ素子部４０４にはメモリ素子４４１、回路部４２１にはトランジスタ４４２が設けられている。メモリ素子４４１及びトランジスタ４４２上に絶縁層４５５が形成されている。
【０１９９】
図１１（Ｂ）における半導体装置では絶縁層４５５上にアンテナ４３１ａ、アンテナ４３１ｂ、アンテナ４３１ｃ、及びアンテナ４３１ｄがそれぞれ形成されている。アンテナ４３１ｃは絶縁層４５５に形成された配線層４５６ｂに達する開口において、配線層４５６ｂと接して形成されており、アンテナとメモリ素子部４０４及び回路部４２１とを電気的に接続している。
【０２００】
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。また本実施の形態で作製した半導体装置は、基板より剥離工程により剥離し、フレキシブルな基板上に接着することで、フレキシブルな基体上に設けることができ、可撓性を有する半導体装置とすることができる。
【０２０１】
フレキシブルな基板に半導体装置を貼り合わせ可撓性を有する半導体装置とした場合を、ＩＣフィルムともいう。ＩＣフィルムとは厚さ１００μｍ以下、好ましくは５０μｍ以下、より好ましくは２０μｍ以下の可撓性を有する半導体装置であり、含まれる半導体層の膜厚は１００μｍ以下、好ましくは７０μｍ以下のものをいう。
【０２０２】
フレキシブルな基体とは、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ポリプロピレン、ポリプロピレンサルファイド、ポリカーボネート、ポリエーテルイミド、ポリフェニレンサルファイド、ポリフェニレンオキサイド、ポリサルフォン、ポリフタールアミド等からなる基板、ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなるフィルム、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と、接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。フィルムは、被処理体と加熱処理と加圧処理が行われるものであり、加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、基体に接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。
【０２０３】
本発明の半導体装置において、工程条件（温度など）に耐えられる第１の基板上にメモリ素子を形成した後、第２の基板に転置し、メモリ素子を有する半導体装置を作製してもよい。また本明細書において、転置とは第１の基板に形成されたメモリ素子を、第１の基板より剥離し、第２の基板に移しかえることをいう。つまりメモリ素子を設ける場所を他の基板へ移動するとも言える。
【０２０４】
なお、他の基板への転置工程は、基板と素子形成層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子形成層を剥離する方法、耐熱性の高い基板と素子形成層の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該素子形成層を剥離する方法、基板と素子形成層の間に剥離層及び絶縁層を形成し、剥離層及び絶縁層の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化し、剥離層の一部を溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによりエッチングで除去した後、脆弱化された金属酸化膜において剥離する方法、素子形成層が形成された基板を機械的に削除又は溶液やＮＦ_３、ＢｒＦ_３、ＣｌＦ_３等のフッ化ハロゲンガスによるエッチングで除去する方法等を適宜用いることができる。また、剥離層として窒素、酸素や水素等を含む膜（例えば、水素を含む非晶質珪素膜、水素含有合金膜、酸素含有合金膜など）を用い、剥離層にレーザ光を照射して剥離層内に含有する窒素、酸素や水素をガスとして放出させ素子形成層と基板との剥離を促進する方法を用いてもよい。
【０２０５】
上記剥離方法を組み合わすことでより容易に転置工程を行うことができる。つまり、レーザ光の照射、ガスや溶液などによる剥離層へのエッチング、鋭いナイフやメスなどによる機械的な削除を行い、剥離層と素子形成層とを剥離しやすい状態にしてから、物理的な力（機械等による）によって剥離を行うこともできる。
【０２０６】
また、アンテナは、メモリ素子部に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部とメモリ素子部が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。
【０２０７】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０２０８】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０２０９】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形状等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２１０】
アンテナとして機能する導電層は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２１１】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成にあたり、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０〜３００℃の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。また、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。
【０２１２】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
【０２１３】
また、アンテナを設ける場合には、１枚の基板上にトランジスタ等の半導体素子とアンテナとして機能する導電層を直接作り込んで設けてもよいし、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０２１４】
メモリ素子４４１及びトランジスタ４４２は本発明を用いており、そのチャネル形成領域は、一つの半導体層中に設けられた素子領域に形成されている。またメモリ素子、トランジスタ間は第１の不純物元素及び第２の不純物元素の添加によって形成された素子分離領域によって分離されている。このように本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離でき、複数の半導体素子を作製することができる。従って半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。
【０２１５】
従って、本実施の形態によれば、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高いメモリ素子を有する半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、メモリ素子を有する半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０２１６】
（実施の形態７）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とするＣＭＯＳ回路及びメモリ素子を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態における半導体装置の作製方法を、図５、図６を用いて詳細に説明する。
【０２１７】
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁層等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁層が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁層の耐圧性が求められる場合にはゲート絶縁層が厚い薄膜トランジスタを設けることが好ましい。
【０２１８】
従って、本実施の形態では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては膜厚が小さい絶縁層を形成し、駆動電圧が大きくゲート絶縁層の耐圧性が求められるメモリ部のトランジスタに対しては膜厚が大きい絶縁層を形成する。
【０２１９】
絶縁表面を有する基板１００の上に下地膜として、スパッタリング法、ＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより窒化酸化珪素膜を用いて下地膜として機能する絶縁層１１２ａを１０〜２００ｎｍ（好ましくは５０〜１５０ｎｍ）形成し、酸化窒化珪素膜を用いて絶縁層１１２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）積層する。又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド（ｐｏｌｙｉｍｉｄｅ）、芳香族ポリアミド、ポリベンゾイミダゾール（ｐｏｌｙｂｅｎｚｉｍｉｄａｚｏｌｅ）などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、アリール基）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、ポリビニルアルコール、ポリビニルブチラールなどのビニル樹脂、エポキシ樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いてもよい。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、ポリイミドなどの有機材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いてもよい。また、オキサゾール樹脂を用いることもでき、例えば光硬化型ポリベンゾオキサゾールなどを用いることができる。
【０２２０】
また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）、スピンコート法などの塗布法、ディッピング法、ディスペンサ法などを用いることもできる。本実施の形態では、プラズマＣＶＤ法を用いて絶縁層１１２ａ、絶縁層１１２ｂを形成する。基板１００としてはガラス基板、石英基板や金属基板、またはステンレス基板の表面に絶縁層を形成したものを用いて良い。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。プラスチック基板としてはＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルサルフォン）からなる基板、可撓性基板としてはアクリル等の合成樹脂を用いることができる。
【０２２１】
下地膜として機能する絶縁層としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などを用いることができ、単層でも２層、３層といった積層構造でもよい。
【０２２２】
次いで、下地膜上に半導体層を形成する。半導体層は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで各種手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体層を、レーザ結晶化し、結晶性半導体層とするものを用いるのが好ましい。
【０２２３】
結晶性半導体層の作製方法は、種種の方法（レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等）を用いれば良い。また微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体層にレーザ光を照射する前に、窒素雰囲気下５００℃で１時間加熱することによって非晶質半導体層の含有水素濃度を１×１０^２０ａｔｏｍｓ／ｃｍ^３以下にまで放出させる。これは水素を多く含んだ非晶質半導体層にレーザ光を照射すると非晶質半導体層が破壊されてしまうからである。結晶化のための加熱処理は、加熱炉、レーザ照射、若しくはランプから発する光の照射（ランプアニールともいう）などを用いることができる。加熱方法としてＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）法等のＲＴＡ法がある。ＧＲＴＡとは高温のガスを用いて加熱処理を行う方法であり、ＬＲＴＡとはランプ光により加熱処理を行う方法である。
【０２２４】
また、非晶質半導体層を結晶化し、結晶性半導体層を形成する結晶化工程で、非晶質半導体層に結晶化を促進する元素（触媒元素、金属元素とも示す）を添加し、熱処理（５５０℃〜７５０℃で３分〜２４時間）により結晶化を行ってもよい。結晶化を助長する元素としては、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いることができる。
【０２２５】
非晶質半導体層への金属元素の導入の仕方としては、当該金属元素を非晶質半導体層の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体層の表面のぬれ性を改善し、非晶質半導体層の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
【０２２６】
結晶化を促進する元素を結晶性半導体層から除去、又は軽減するため、結晶性半導体層に接して、不純物元素を含む半導体層を形成し、ゲッタリングシンクとして機能させる。不純物元素としては、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（Ｂ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。結晶化を促進する元素を含む結晶性半導体層に、希ガス元素を含む半導体層を形成し、熱処理（５５０℃〜７５０℃で３分〜２４時間）を行う。結晶性半導体層中に含まれる結晶化を促進する元素は、希ガス元素を含む半導体層中に移動し、結晶性半導体層中の結晶化を促進する元素は除去、又は軽減される。その後、ゲッタリングシンクとなった希ガス元素を含む半導体層を除去する。
【０２２７】
レーザと、半導体層とを相対的に走査することにより、レーザ照射を行うことができる。またレーザ照射において、ビームを精度よく重ね合わせたり、レーザ照射開始位置やレーザ照射終了位置を制御するため、マーカーを形成することもできる。マーカーは非晶質半導体層と同時に、基板上へ形成すればよい。
【０２２８】
レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷ（ＣＷ：ｃｏｎｔｉｎｕｏｕｓ−ｗａｖｅ）レーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このレーザは、ＣＷで射出することも、パルス発振で射出することも可能である。ＣＷで射出する場合は、レーザのパワー密度を０．０１〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１〜１０ＭＷ／ｃｍ^２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【０２２９】
なお、単結晶のＹＡＧ、ＹＶＯ_４、フォルステライト（Ｍｇ_２ＳｉＯ_４）、ＹＡｌＯ_３、ＧｄＶＯ_４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ_２Ｏ_３、ＹＶＯ_４、ＹＡｌＯ_３、ＧｄＶＯ_４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、またはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作やモード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせることも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体層がレーザによって溶融してから固化するまでの間に、次のパルスが半導体層に照射される。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体層中において固液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結晶粒を得ることができる。
【０２３０】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作ることが可能である。
【０２３１】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上にはある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさを著しく大きくすることができるため大幅な出力向上ができる。
【０２３２】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成することが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で発振させることが可能になる。また、このような形状の媒質から射出されるレーザビームは射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形することによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長辺方向にエネルギー分布の均一なものとなる。またさらにレーザは、半導体層に対して入射角θ（０＜θ＜９０度）を持たせて照射させるとよい。レーザの干渉を防止することができるからである。
【０２３３】
この線状ビームを半導体層に照射することによって、半導体層の全面をより均一にアニールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、スリットを用いてエネルギーの減衰部を遮光するなどの工夫が必要となる。
【０２３４】
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を半導体層に照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるトランジスタのしきい値電圧のばらつきを抑えることができる。
【０２３５】
非晶質半導体層の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。
【０２３６】
このようにして得られた半導体層に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体層に行ってもよい。非晶質半導体層の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
【０２３７】
結晶性半導体層である半導体層に不純物元素を選択的に添加し、素子分離領域を形成する。素子分離領域によって半導体層は複数の素子領域に分離される。半導体層上に、マスク層１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを形成し、導電性に寄与しない不純物元素１０４を添加する。導電性に寄与しない不純物元素１０４の添加によって、半導体層中に、素子分離領域６５１ａ、６５１ｂ、６５１ｃ、６５１ｄ、６５１ｅ、６５１ｆ、６５１ｇ、６５１ｈ、当該素子分離領域によって絶縁分離された素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄが形成される（図５（Ａ）参照。）。
【０２３８】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０２３９】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０２４０】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０２４１】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０２４２】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０２４３】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０２４４】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０２４５】
次に、半導体層上に、素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、及び素子分離領域６５１ｃ、６５１ｄを覆うマスク層６５２ａ、６５２ｂ、６５２ｃ、６５２ｄを形成し、ｐ型を付与する不純物元素６５３を添加する。ｐ型を付与する不純物元素６５３の添加によって、半導体層中に、ｐ型不純物領域である素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆが形成される（図５（Ｂ）参照。）。
【０２４６】
次に、半導体層上に、素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、及び素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆを覆うマスク層６５４ａ、６５４ｂ、６５４ｃ、６５４ｄを形成し、ｎ型を付与する不純物元素６５５を添加する。ｎ型を付与する不純物元素６５５の添加によって、半導体層中に、ｎ型不純物領域である素子分離領域６５６ａ、６５６ｂが形成される（図５（Ｃ）参照。）。
【０２４７】
本実施の形態では連続的な半導体層中に素子分離領域及び素子領域を設けているので、半導体層中に、素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、６５６ａ、６５６ｂ、当該素子分離領域によって絶縁分離された素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【０２４８】
マスクを除去し、半導体層上に第１の絶縁層１０５、第１の絶縁層１０５上に電荷蓄積層１０６を形成する。
【０２４９】
第１の絶縁層１０５は平坦性の高い半導体層上に形成されるため、被覆性がよく、形状不良も生じにくい。よって、第１の絶縁層１０５上に形成される電荷蓄積層１０６と素子領域１０２ｃにおいてリーク電流やショートなどの不良を防止することができる。よって本実施の形態の不揮発性半導体記憶装置である半導体装置は第１の絶縁層の被覆不良による電荷蓄積層である電荷蓄積層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【０２５０】
第１の絶縁層１０５は、半導体層に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁層１０５を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０２５１】
例えば、半導体層としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁層１０５として酸化珪素層又は窒化珪素層が形成される。また、高密度プラズマ処理により半導体層に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素プラズマ処理層が形成される。
【０２５２】
ここでは、第１の絶縁層１０５を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体層に酸化処理を行い当該半導体層の表面に概略３ｎｍの酸化珪素層を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素層の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有した珪素（酸窒化珪素）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【０２５３】
なお、高密度プラズマ処理により半導体層を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ_２）又は一酸化二窒素（Ｎ_２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ_２）と希ガス雰囲気下）で行う。一方、高密度プラズマ処理により半導体層を窒化する場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ_２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ_３と希ガス雰囲気下）でプラズマ処理を行う。
【０２５４】
希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。高密度プラズマ処理を希ガス雰囲気中で行った場合、第１の絶縁層１０５は、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含んでいる場合があり、Ａｒを用いた場合には第１の絶縁層１０５にＡｒが含まれている場合がある。
【０２５５】
また、高密度プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０^１１ｃｍ^−３以上であり、プラズマの電子温度が１．５ｅＶ以下で行う。より詳しくは、電子密度が１×１０^１１ｃｍ^−３以上１×１０^１３ｃｍ^−３以下で、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ以下で行う。プラズマの電子密度が高密度であり、基板１００上に形成された被処理物（ここでは、半導体層）付近での電子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×１０^１１ｃｍ^−３以上と高密度であるため、プラズマ処理を用いて、被処理物を酸化または窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。また、プラズマの電子温度が１．５ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる。例えば、ガラス基板の歪点よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行うことができる。プラズマを形成するための周波数としては、マイクロ波（例えば、２．４５ＧＨｚ）等の高周波を用いることができる。
【０２５６】
本実施の形態では、高密度プラズマ処理により被処理物の酸化処理を行う場合、酸素（Ｏ_２）、水素（Ｈ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、酸素を０．１〜１００ｓｃｃｍ、水素を０．１〜１００ｓｃｃｍ、アルゴンを１００〜５０００ｓｃｃｍとして導入すればよい。なお、酸素：水素：アルゴン＝１：１：１００の比率で混合ガスを導入することが好ましい。例えば、酸素を５ｓｃｃｍ、水素を５ｓｃｃｍ、アルゴンを５００ｓｃｃｍとして導入すればよい。
【０２５７】
また、高密度プラズマ処理により窒化処理を行う場合、窒素（Ｎ_２）とアルゴン（Ａｒ）との混合ガスを導入する。ここで用いる混合ガスは、窒素を２０〜２０００ｓｃｃｍ、アルゴンを１００〜１００００ｓｃｃｍとして導入すればよい。例えば、窒素を２００ｓｃｃｍ、アルゴンを１０００ｓｃｃｍとして導入すればよい。
【０２５８】
本実施の形態において、メモリ部に設けられた半導体層上に形成される第１の絶縁層１０５は、後に完成する不揮発性メモリ素子において、トンネル絶縁層として機能する。従って、第１の絶縁層１０５の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁層１０５の膜厚が薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、第１の絶縁層１０５は、膜厚を薄く形成することが好ましい。
【０２５９】
一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第１の絶縁層１０５を形成することは非常に困難である。また、ＣＶＤ法やスパッタ法により形成した絶縁層は、膜の内部に欠陥を含んでいるため膜質が十分でなく、膜厚を薄く形成した場合にはピンホール等の欠陥が生じる問題がある。また、ＣＶＤ法やスパッタ法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第１の絶縁層１０５上に形成される導電膜等と半導体層とがショートする場合がある。従って、本実施の形態で示すように、高密度プラズマ処理により第１の絶縁層１０５を形成することによって、ＣＶＤ法やスパッタ法等により形成した絶縁層より緻密な絶縁層を形成することができ、その結果、メモリとして高速動作や電荷保持特性を向上させることができる。なお、ＣＶＤ法やスパッタ法により第１の絶縁層１０５を形成した場合には、絶縁層を形成した後に高密度プラズマ処理を行い当該絶縁層の表面に酸化処理、窒化処理又は酸窒化処理を行うことが好ましい。
【０２６０】
浮遊ゲートとして機能する電荷蓄積層１０６にはシリコン、シリコン化合物、ゲルマニウム、又はゲルマニウム化合物を用いて形成することができる。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％以上の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化物などを適用することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％以下であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【０２６１】
電荷蓄積層１０６は電荷を蓄積する目的で、本発明に係る半導体装置に適用されるが、同様の機能を備えるものであれば他の材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物の層で置き換えることもできる。
【０２６２】
また、電荷蓄積層１０６を形成するものとして、金属窒化物又は金属酸化物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化スズなどを用いることができる。
【０２６３】
また上記あげた材料の積層構造によって電荷蓄積層１０６を形成しても良い。上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物の層は、ゲルマニウム若しくはゲルマニウム化合物で形成される層の上層側に設けると、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、電荷蓄積層の加工を容易なものとすることができる。
【０２６４】
第１の絶縁層１０５及び電荷蓄積層１０６を所望の形状に加工して、メモリ素子として用いる素子領域１０２ｃ上に第１の絶縁層１０７及び電荷蓄積層１０８を形成する（図５（Ｅ）参照。）。さらに電荷蓄積層１０８上にマスク層１２０を形成し、マスク層１２０を用いて電荷蓄積層１０８を選択的にエッチング処理することにより電荷蓄積層１０９を形成する（図５（Ｆ）参照。）。
【０２６５】
次に、素子領域１０２ｄの特定の領域に不純物領域を形成する。ここでは、マスク層１２０を除去後、素子領域１０２ａ、１０２ｂ、１０２ｃと、素子領域１０２ｄの一部を選択的に覆うようにマスク層１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆを形成し、当該マスク層１２１ａ〜１２１ｆに覆われていない素子領域１０２ｄに不純物元素１１９を導入することによって、不純物領域１２２ａ、１２２ｂを形成する（図６（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を素子領域１０２ｄに導入する。
【０２６６】
次に、素子領域１０２ｄと、素子領域１０２ｃの上方に形成された第１の絶縁層１０７と電荷蓄積層１０９を覆うように第２の絶縁層１２３を形成する。
【０２６７】
第２の絶縁層１２３は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて単層又は積層して形成する。また第２の絶縁層１２３は、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化タンタル（ＴａＯｘ）を用いて形成してもよい。例えば、第２の絶縁層１２３を単層で設ける場合には、ＣＶＤ法により酸化窒化シリコン膜又は窒化酸化シリコン膜を５〜５０ｎｍの膜厚で形成する。また、第２の絶縁層１２３を３層構造で設ける場合には、第１層目の絶縁層として酸化窒化シリコン膜を形成し、第２の絶縁層として窒化珪素膜を形成し、第３の絶縁層として酸化窒化シリコン膜を形成する。また、他にも第２の絶縁層１２３として、ゲルマニウムの酸化物又は窒化物を用いてもよい。
【０２６８】
なお、素子領域１０２ｃの上方に形成された第２の絶縁層１２３は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、素子領域１０２ｄの上方に形成された第２の絶縁層１２３は、後に完成するトランジスタにおいてゲート絶縁層として機能する。
【０２６９】
次に、素子領域１０２ａ、１０２ｂを覆うように第３の絶縁層１３５を形成する。
【０２７０】
第３の絶縁層１３５は、上記第１の絶縁層１０５の形成方法で示したいずれかの方法を用いて形成する。例えば、高密度プラズマ処理により素子領域１０２ａ、１０２ｂ、素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄを含む半導体層に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層上にそれぞれ珪素の酸化膜、窒化膜又は酸窒化膜となる第３の絶縁層１３５を形成する。
【０２７１】
ここでは、第３の絶縁層１３５を１〜２０ｎｍ、好ましくは１〜１０ｎｍで形成する。例えば、高密度プラズマ処理により半導体層に酸化処理を行い当該素子領域１０２ａ、１０２ｂ、素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄを含む半導体層の表面に酸化珪素膜を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素膜の表面に酸窒化珪素膜を形成する。また、この場合、素子領域１０２ｃ、１０２ｄの上方に形成された第２の絶縁層１２３の表面にも酸化処理又は窒化処理が行われ、酸化膜又は酸窒化膜が形成される。素子領域１０２ａ、１０２ｂの上方に形成された第３の絶縁層１３５は、後に完成するトランジスタにおいてゲート絶縁層として機能する。
【０２７２】
次に、半導体層において素子領域１０２ａ、１０２ｂの上方に形成された第３の絶縁層１３５、素子領域１０２ｃ、１０２ｄの上方に形成された第２の絶縁層１２３を覆うように導電膜を形成する。ここでは、導電膜として、第１の導電膜と第２の導電膜を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０２７３】
第１の導電膜及び第２の導電膜としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。
【０２７４】
ここでは、第１の導電膜として窒化タンタルを用いて形成し、その上に第２の導電膜としてタングステンを用いて積層構造で設ける。また、他にも、第１の導電膜として、窒化タングステン、窒化モリブデン又は窒化チタンから選ばれた単層又は積層膜を用い、第２の導電膜として、タンタル、モリブデン、チタンから選ばれた単層又は積層膜を用いることができる。
【０２７５】
次に、積層して設けられた第１の導電膜及び第２の導電膜を選択的にエッチングして除去することによって、半導体層中の素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの上方の一部に第１の導電膜及び第２の導電膜を残存させ、それぞれゲート電極層として機能する第１の導電層１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ、第２の導電層１２５ａ、１２５ｂ、１２５ｃ、１２５ｄを形成する（図６（Ｂ）参照）。なお、メモリ部に設けられた素子領域１０２ｃの上方に形成される第１の導電層１２４ｃ及び第２の導電層１２５ｃは、後に完成する不揮発性メモリ素子において制御ゲート電極層として機能する。また、第１の導電層１２４ａ、１２４ｂ、１２４ｄ、第２の導電層１２５ａ、１２５ｂ、１２５ｄは、後に完成するトランジスタにおいてゲート電極層として機能する。
【０２７６】
次に、素子領域１０２ａ、１０２ｃ、１０２ｄを覆うようにマスク層１２６ａ、１２６ｂ、１２６ｃ、１２６ｄ、１２６ｅを選択的に形成し、当該マスク層１２６ａ〜１２６ｅ、第１の導電層１２４ｂ及び第２の導電層１２５ｂをマスクとして素子領域１０２ｂに不純物元素１２７を導入することによって不純物領域を形成する（図６（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、図６（Ａ）で素子領域１０２ｄに導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、素子領域１０２ｂにソース領域又はドレイン領域を形成する高濃度不純物領域１３２ａ、１３２ｂとチャネル形成領域１３４が形成される。
【０２７７】
次に、素子領域１０２ｂを覆うようにマスク層１２８ａ、１２８ｂ、１２８ｃ、１２８ｄ、１２８ｅ、１２８ｆ、１２８ｇを選択的に形成し、当該マスク層１２８ａ〜１２８ｇ、第１の導電層１２４ａ、１２４ｃ、１２４ｄ、及び第２の導電層１２５ａ、１２５ｃ、１２５ｄをマスクとして素子領域１０２ａ、１０２ｃ、１０２ｄに不純物元素１２９を導入することによって不純物領域を形成する（図６（Ｄ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０２７８】
図６（Ｄ）においては、不純物元素１２９を導入することによって、素子領域１０２ａにソース領域又はドレイン領域を形成する高濃度不純物領域１３０ａ、１３０ｂとチャネル形成領域１３５ａが形成される。また、素子領域１０２ｃには、ソース領域又はドレイン領域を形成する高濃度不純物領域１３０ｃ、１３０ｄとＬＤＤ領域を形成する低濃度不純物領域１３１ａ、１３１ｂとチャネル形成領域１３５ｂが形成される。また、素子領域１０２ｄには、ソース領域又はドレイン領域を形成する高濃度不純物領域１３０ｅ、１３０ｆとＬＤＤ領域を形成する低濃度不純物領域１３１ｃ、１３１ｄとチャネル形成領域１３５ｃが形成される。
【０２７９】
また、素子領域１０２ｃに形成される低濃度不純物領域１３１ａ、１３１ｂは、図６（Ｄ）において導入された不純物元素が浮遊ゲートとして機能する電荷蓄積層１０９を突き抜けることによって形成される。従って、素子領域１０２ｃにおいて、第２の導電層１２５ｃ及び電荷蓄積層１０９の双方と重なる領域にチャネル形成領域１３５ｂが形成され、電荷蓄積層１０９と重なり第２の導電層１２５ｃと重ならない領域に低濃度不純物領域１３１ａ、１３１ｂが形成され、電荷蓄積層１０９及び第２の導電層１２５ｃの双方と重ならない領域に高濃度不純物領域１３０ｃ、１３０ｄが形成される。
【０２８０】
次に、第２の絶縁層１２３、第３の絶縁層１３５、第１の導電層１２４ａ〜１２４ｄ及び第２の導電層１２５ａ〜１２５ｄを覆うように絶縁層１３３を形成し、当該絶縁層１３３上に素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄにそれぞれ形成された高濃度不純物領域１３０ａ〜１３０ｆ、１３２ａ、１３２ｂと電気的に接続する配線層１３６ａ、１３６ｂ、１３６ｃ、１３６ｄ、１３６ｅ、１３６ｆ、１３６ｇ、１３６ｈを形成する（図６（Ｅ）参照）。
【０２８１】
絶縁層１３３は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０））、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０））等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。
【０２８２】
配線層１３６ａ〜１３６ｈは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。配線層１３６ａ〜１３６ｈは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン（ＴｉＮ）膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、配線層１３６ａ〜１３６ｈを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０２８３】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、ゲート電極層と半導体層のショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０２８４】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０２８５】
（実施の形態８）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とするＣＭＯＳ回路及びメモリ素子を有する他の半導体装置の一例に関して図面を用いて説明する。本実施の形態における半導体装置の作製方法を、図７、図８を用いて詳細に説明する。本実施の形態は、実施の形態７の半導体装置において、ゲート電極層及び制御ゲート電極層の形状が異なるものであり、なお、上記実施の形態と同じものを指す場合には同じ符号とし、説明を省略する。
【０２８６】
絶縁表面を有する基板１００の上に下地膜として、下地膜として機能する絶縁層１１２ａ及び絶縁層１１２ｂを積層して形成する。
【０２８７】
次いで、下地膜上に半導体層１５０を形成する。半導体層１５０は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで各種手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体層を、レーザ結晶化し、結晶性半導体層とするものを用いるのが好ましい。
【０２８８】
このようにして得られた半導体層に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体層に行ってもよい。非晶質半導体層の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
【０２８９】
マスクを除去し、半導体層１５０上に第１の絶縁層１０５を形成する。
【０２９０】
第１の絶縁層１０５は、半導体層に熱処理又はプラズマ処理等を行うことによって形成することができる。例えば、高密度プラズマ処理により当該半導体層に酸化処理、窒化処理又は酸窒化処理を行うことによって、当該半導体層上にそれぞれ酸化膜、窒化膜又は酸窒化膜となる第１の絶縁層１０５を形成する。なお、プラズマＣＶＤ法やスパッタ法により形成してもよい。
【０２９１】
例えば、半導体層としてＳｉを主成分とする半導体層を用いて高密度プラズマ処理により酸化処理又は窒化処理を行った場合、第１の絶縁層１０５として酸化珪素層又は窒化珪素層が形成される。また、高密度プラズマ処理により半導体層に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素プラズマ処理層が形成される。
【０２９２】
ここでは、第１の絶縁層１０５を１〜１０ｎｍ、好ましくは１〜５ｎｍで形成する。例えば、高密度プラズマ処理により半導体層に酸化処理を行い当該半導体層の表面に概略３ｎｍの酸化珪素層を形成した後、高密度プラズマ処理により窒化処理を行い酸化珪素層の表面又は表面の近傍に窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下のプラズマ処理により半導体層上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。ここでは、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有した珪素（酸窒化珪素）が形成されている。また、このとき、高密度プラズマ処理による酸化処理と窒化処理は大気に一度も曝されることなく連続して行うことが好ましい。高密度プラズマ処理を連続して行うことによって、汚染物の混入の防止や生産効率の向上を実現することができる。
【０２９３】
本実施の形態において、メモリ部に設けられた半導体層上に形成される第１の絶縁層１０５は、後に完成する不揮発性メモリ素子において、トンネル絶縁層として機能する。従って、第１の絶縁層１０５の膜厚が薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第１の絶縁層１０５の膜厚が薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、半導体装置の消費電力を低減することができる。そのため、第１の絶縁層１０５は、膜厚を薄く形成することが好ましい。
【０２９４】
結晶性半導体層である半導体層に第１の絶縁層１０５を介して不純物元素を選択的に添加し、素子分離領域を形成する。素子分離領域によって半導体層は複数の素子領域に分離される。半導体層上に、マスク層１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを形成し、導電性に寄与しない不純物元素１０４を添加する。導電性に寄与しない不純物元素１０４の添加によって、半導体層中に、素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｈ、当該素子分離領域によって絶縁分離された素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄが形成される（図７（Ｂ）参照。）。
【０２９５】
次に、半導体層上に、素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、及び素子分離領域６５１ｃ、６５１ｄを覆うマスク層６５２ａ、６５２ｂ、６５２ｃ、６５２ｄを形成し、第１の絶縁層１０５を介してｐ型を付与する不純物元素６５３を添加する。ｐ型を付与する不純物元素６５３の添加によって、半導体層中に、ｐ型不純物領域である素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆが形成される（図７（Ｃ）参照。）。
【０２９６】
次に、半導体層上に、素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、及び素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｅ、１０１ｆを覆うマスク層６５４ａ、６５４ｂ、６５４ｃ、６５４ｄを形成し、第１の絶縁層１０５を介してｎ型を付与する不純物元素６５５を添加する。ｎ型を付与する不純物元素６５５の添加によって、半導体層中に、ｎ型不純物領域である素子分離領域６５６ａ、６５６ｂが形成される（図７（Ｄ）参照。）。
【０２９７】
本実施の形態では連続的な半導体層中に素子分離領域及び素子領域を設けているので、半導体層中に、素子分離領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、６５６ａ、６５６ｂ、当該素子分離領域によって絶縁分離された素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄは連続している。よって、その表面は平坦性が高く、急激な段差を有さない。
【０２９８】
半導体層１５０に、第１の絶縁層１０５を介して不純物元素をドーピング法などにより添加するので、不純物元素の添加の際の物理的なエネルギーを調節することができる。よって、半導体層が破壊などの損傷を受けない程度に添加エネルギーを緩和し、選択的に半導体層の結晶性を低下し素子分離領域を形成することができる。第１の絶縁層１０５は、不純物元素を導入し、素子分離領域及び素子領域を形成後、一度除去し、再び形成しなおしてもよい。また再形成した絶縁層にプラズマ処理を行い、表面の緻密化を行ってもよい。
【０２９９】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０３００】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０３０１】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０３０２】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０３０３】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０３０４】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０３０５】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０３０６】
第１の絶縁層１０５は平坦性の高い半導体層上に形成されるため、被覆性がよく、形状不良も生じにくい。よって、第１の絶縁層１０５上に形成される電荷蓄積層１０６と素子領域１０２ｃにおいてリーク電流やショートなどの不良を防止することができる。よって本実施の形態の不揮発性半導体記憶装置である半導体装置は第１の絶縁層の被覆不良による電荷蓄積層、後で形成する制御ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置とすることができる。
【０３０７】
第１の絶縁層１０５上に電荷蓄積層１０６を形成する（図７（Ｅ）参照。）。
【０３０８】
電荷蓄積層１０６にはシリコン、シリコン化合物、ゲルマニウム、又はゲルマニウム化合物を用いて形成することができる。シリコン化合物としては、窒化シリコン、窒化酸化シリコン、炭化シリコン、ゲルマニウムを１０原子％以上の濃度で含むシリコンゲルマニウム、金属窒化物、金属酸化物などを適用することができる。ゲルマニウム化合物の代表例としては、シリコンゲルマニウムであり、この場合シリコンに対してゲルマニウムが１０原子％以上含まれていることが好ましい。ゲルマニウムの濃度が１０原子％以下であると、構成元素としての効果が薄れ、バンドギャップが有効に小さくならないためである。
【０３０９】
電荷蓄積層１０６は電荷を蓄積する目的で、本発明に係る半導体装置に適用されるが、同様の機能を備えるものであれば他の材料を適用することもできる。例えば、ゲルマニウムを含む三元系の半導体であっても良い。また、当該半導体材料が水素化されていても良い。また、不揮発性メモリ素子の電荷蓄積層としての機能を持つものとして、当該ゲルマニウム若しくはゲルマニウム化合物の酸化物若しくは窒化物の層で置き換えることもできる。
【０３１０】
また、電荷蓄積層１０６を形成するものとして、金属窒化物又は金属酸化物を用いることができる。金属窒化物としては、窒化タンタル、窒化タングステン、窒化モリブデン、窒化チタンなどを用いることができる。金属酸化物としては、酸化タンタル、酸化チタン、酸化スズなどを用いることができる。
【０３１１】
また上記あげた材料の積層構造によって電荷蓄積層１０６を形成しても良い。上記したシリコン若しくはシリコン化合物、金属窒化物又は金属酸化物の層は、ゲルマニウム若しくはゲルマニウム化合物で形成される層の上層側に設けると、製造工程においては、耐水性や耐薬品性を目的としたバリア層として用いることができる。それにより、フォトリソ工程、エッチング工程、洗浄工程における基板の扱いが容易となり、生産性を向上させることができる。すなわち、電荷蓄積層の加工を容易なものとすることができる。
【０３１２】
第１の絶縁層１０５及び電荷蓄積層１０６を所望の形状に加工して、メモリ素子として用いる素子領域１０２ｃ上に第１の絶縁層１０７及び電荷蓄積層１０８を形成する（図７（Ｆ）参照。）。さらに電荷蓄積層１０８上にマスク層１２０を形成し、マスク層１２０を用いて電荷蓄積層１０８を選択的にエッチング処理することにより電荷蓄積層１０９を形成する（図８（Ａ）参照）。
【０３１３】
次に、素子領域１０２ｄと、素子領域１０２ｃの上方に形成された第１の絶縁層１０７と電荷蓄積層１０９を覆うように第２の絶縁層１２３を形成する。
【０３１４】
なお、素子領域１０２ｃの上方に形成された第２の絶縁層１２３は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、素子領域１０２ｄの上方に形成された第２の絶縁層１２３は、後に完成するトランジスタにおいてゲート絶縁層として機能する。
【０３１５】
次に、素子領域１０２ａ、１０２ｂを覆うように第３の絶縁層１３５を形成する。
【０３１６】
次に、半導体層において素子領域１０２ａ、１０２ｂの上方に形成された第３の絶縁層１３５、素子領域１０２ｃ、１０２ｄの上方に形成された第２の絶縁層１２３を覆うように導電膜を形成する。ここでは、導電膜として、第１の導電膜と第２の導電膜を順に積層して形成した例を示している。もちろん、導電膜は、単層又は３層以上の積層構造で形成してもよい。
【０３１７】
次に、積層して設けられた第１の導電膜及び第２の導電膜を選択的にエッチングして除去することによって、半導体層中の素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄの上方の一部に第１の導電膜及び第２の導電膜を残存させ、それぞれゲート電極層として機能する第１の導電層１５４ａ、１５４ｂ、１５４ｃ、１５４ｄ、第２の導電層１５５ａ、１５５ｂ、１５５ｃ、１５５ｄを形成する（図８（Ｂ）参照）。なお、メモリ部に設けられた素子領域１０２ｃの上方に形成される第１の導電層１５４ｃ及び第２の導電層１５５ｃは、後に完成する不揮発性メモリ素子において制御ゲート電極層として機能する。また、第１の導電層１５４ａ、１５４ｂ、１５４ｄ、第２の導電層１５５ａ、１５５ｂ、１５５ｄは、後に完成するトランジスタにおいてゲート電極層として機能する。
【０３１８】
次に、素子領域１０２ａ、１０２ｃ、１０２ｄを覆うようにマスク層１５６ａ、１５６ｂ、１５６ｃ、１５６ｄ、１５６ｅを選択的に形成し、当該マスク層１５６ａ〜１５６ｅ、第１の導電層１５４ｂ及び第２の導電層１５５ｂをマスクとして素子領域１０２ｂに不純物元素１５７を導入することによって不純物領域を形成する（図８（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、素子領域１０２ｂにソース領域又はドレイン領域を形成する高濃度不純物領域１６２ａ、１６２ｂ、ＬＤＤ領域を形成する低濃度不純物領域１６４ａ、１６４ｂとチャネル形成領域１６５が形成される。
【０３１９】
次に、素子領域１０２ｂを覆うようにマスク層１５８ａ、１５８ｂ、１５８ｃ、１５８ｄ、１５８ｅ、１５８ｆ、１５８ｇを選択的に形成し、当該マスク層１５８ａ〜１５８ｇ、第１の導電層１５４ａ、１５４ｃ、１５４ｄ、及び第２の導電層１５５ａ、１５５ｃ、１５５ｄをマスクとして素子領域１０２ａ、１０２ｃ、１０２ｄに不純物元素１５９を導入することによって不純物領域を形成する（図８（Ｄ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０３２０】
図８（Ｄ）においては、不純物元素を導入することによって、素子領域１０２ａにソース領域又はドレイン領域を形成する高濃度不純物領域１６０ａ、１６０ｂ、ＬＤＤ領域を形成する低濃度不純物領域１６１ｅ、１６１ｆとチャネル形成領域１６７ａが形成される。また、素子領域１０２ｃには、ソース領域又はドレイン領域を形成する高濃度不純物領域１６０ｃ、１６０ｄとＬＤＤ領域を形成する低濃度不純物領域１６１ａ、１６１ｂとチャネル形成領域１６７ｂが形成される。また、素子領域１０２ｄには、ソース領域又はドレイン領域を形成する高濃度不純物領域１６０ｅ、１６０ｆとＬＤＤ領域を形成する低濃度不純物領域１６１ｃ、１６１ｄとチャネル形成領域１６７ｃが形成される。
【０３２１】
次に、第２の絶縁層１２３、第３の絶縁層１３５、第１の導電層１５４ａ〜１５４ｄ及び第２の導電層１５５ａ〜１５５ｄを覆うように絶縁層１６３を形成し、当該絶縁層１６３上に素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄにそれぞれ形成された高濃度不純物領域１６０ａ〜１６０ｆ、１６２ａ、１６２ｂと電気的に接続する配線層１６６ａ、１６６ｂ、１６６ｃ、１６６ｄ、１６６ｅ、１６６ｆ、１６６ｇ、１６６ｈを形成する（図８（Ｅ）参照）。
【０３２２】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、又はゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０３２３】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０３２４】
（実施の形態９）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とするＣＭＯＳ回路及びメモリ素子を有する他の半導体装置の一例に関して図面を用いて説明する。本実施の形態における半導体装置の作製方法を、図９、図１０を用いて詳細に説明する。本実施の形態は、実施の形態７の半導体装置において、第１の絶縁層及び第２の絶縁層の形状が異なるものであり、なお、上記実施の形態と同じものを指す場合には同じ符号とし、説明を省略する。
【０３２５】
実施の形態９において図６（Ｂ）の状態まで本実施の形態におけるＣＭＯＳ回路及びメモリ素子を有する半導体装置を作製する。
【０３２６】
図９（Ａ）に示すように、素子領域１０２ａ、１０２ｃ、１０２ｄを覆うようにマスク層１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７０ｅを選択的に形成し、当該マスク層１７０ａ〜１７０ｅ、第１の導電層１５４ｂ及び第２の導電層１５５ｂをマスクとして素子領域１０２ｂに不純物元素１７１を導入することによって不純物領域を形成する（図９（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、素子領域１０２ｂに不純物領域１７２ａ、１７２ｂが形成される。
【０３２７】
次に、素子領域１０２ｂを覆うようにマスク層１７３ａ、１７３ｂ、１７３ｃ、１７３ｄ、１７３ｅ、１７３ｆ、１７３ｇを選択的に形成し、当該マスク層１７３ａ〜１７３ｇ、第１の導電層１５４ａ、１５４ｃ、１５４ｄ、及び第２の導電層１５５ａ、１５５ｃ、１５５ｄをマスクとして素子領域１０２ａ、１０２ｃ、１０２ｄに不純物元素１７４を導入することによって不純物領域を形成する（図９（Ｂ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０３２８】
図９（Ｂ）においては、不純物元素１７４を導入することによって、素子領域１０２ａに不純物領域１７５ａ、１７５ｂが形成される。また、素子領域１０２ｃには、不純物領域１７５ｃ、１７５ｄが形成される。また、素子領域１０２ｄには、不純物領域１７５ｅ、１７５ｆが形成される。
【０３２９】
次に、第１の導電層１５４ａ〜１５４ｄ、第２の導電層１５５ａ〜１５５ｄをマスクとして第１の絶縁層１０７、第２の絶縁層１２３、第３の絶縁層１３５を選択的にエッチングし、絶縁層１８８ａ、１８８ｂ、絶縁層１８９ａ、１８９ｂ、１８９ｃを形成する。第１の導電層１５４ａ〜１５４ｄ、第２の導電層１５５ａ〜１５５ｄ、電荷蓄積層１０９、絶縁層１８８ａ、１８８ｂ、及び絶縁層１８９ａ〜１８９ｃの側面に接する絶縁層（サイドウォールとも呼ばれる）１７６ａ、１７６ｂ、１７６ｃ、１７６ｄ、１７６ｅ、１７６ｆ、１７６ｇ、１７６ｈを形成する。
【０３３０】
図１０（Ａ）に示すように、素子領域１０２ａ、１０２ｃ、１０２ｄを覆うようにマスク層１７８ａ、１７８ｂ、１７８ｃ、１７８ｄ、１７８ｅを選択的に形成し、当該マスク層１７８ａ〜１７８ｅ、第１の導電層１５４ｂ、第２の導電層１５５ｂ、及び絶縁層１７６ｃ、１７６ｄ、１８９ａをマスクとして素子領域１０２ｂに不純物元素１７９を導入することによって不純物領域を形成する（図１０（Ａ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素（例えば、ボロン（Ｂ））を導入する。その結果、素子領域１０２ｂにソース領域又はドレイン領域を形成する高濃度不純物領域１８０ａ、１８０ｂ、ＬＤＤ領域を形成する低濃度不純物領域１８７ａ、１８７ｂとチャネル形成領域１６９が形成される。
【０３３１】
次に、素子領域１０２ｂを覆うようにマスク層１８１ａ、１８１ｂ、１８１ｃ、１８１ｄ、１８１ｅ、１８１ｆ、１８１ｇを選択的に形成し、当該マスク層１８１ａ〜１８１ｇ、第１の導電層１５４ａ、１５４ｃ、１５４ｄ、第２の導電層１５５ａ、１５５ｃ、１５５ｄ、絶縁層１７６ａ、１７６ｂ、１７６ｅ、１７６ｆ、１７６ｇ、１７６ｈをマスクとして素子領域１０２ａ、１０２ｃ、１０２ｄに不純物元素１８２を導入することによって不純物領域を形成する（図１０（Ｂ）参照。）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素として、リン（Ｐ）を用いる。
【０３３２】
図１０（Ｂ）においては、不純物元素を導入することによって、素子領域１０２ａにソース領域又はドレイン領域を形成する高濃度不純物領域１８３ａ、１８３ｂ、ＬＤＤ領域を形成する低濃度不純物領域１８４ａ、１８４ｂとチャネル形成領域１９８ａが形成される。また、素子領域１０２ｃには、ソース領域又はドレイン領域を形成する高濃度不純物領域１８３ｃ、１８３ｄとＬＤＤ領域を形成する低濃度不純物領域１８４ｃ、１８４ｄとチャネル形成領域１９８ｂが形成される。また、素子領域１０２ｄには、ソース領域又はドレイン領域を形成する高濃度不純物領域１８３ｅ、１８３ｆとＬＤＤ領域を形成する低濃度不純物領域１８４ｅ、１８４ｆとチャネル形成領域１９８ｃが形成される。
【０３３３】
次に、第１の導電層１５４ａ〜１５４ｄ及び第２の導電層１５５ａ〜１５５ｄ、絶縁層１７６ａ〜１７６ｈを覆うように絶縁層１９９、１８６を形成し、当該絶縁層１９９、１８６上に素子領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄにそれぞれ形成された高濃度不純物領域１８３ａ〜１８３ｆ、１８０ａ、１８０ｂと電気的に接続する配線層１８５ａ、１８５ｂ、１８５ｃ、１８５ｄ、１８５ｅ、１８５ｆ、１８５ｇ、１８５ｈを形成する（図１０（Ｃ）参照）。
【０３３４】
本実施の形態の半導体素子においても、半導体層中に第１及び第２の不純物元素を含む素子分離領域を形成し、素子分離された素子領域を用いている。
【０３３５】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０３３６】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０３３７】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０３３８】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０３３９】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０３４０】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０３４１】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０３４２】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、又はゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０３４３】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０３４４】
（実施の形態１０）
本実施の形態では、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とする半導体装置として他の不揮発性半導体記憶装置の一例に関して図面を用いて説明する。
【０３４５】
実施の形態２乃至９で示したメモリ素子は電荷蓄積層として金属、又は半導体材料を用いる例を示した。本実施の形態では、電荷蓄積層として絶縁層、又は導電性粒子又はシリコン、ゲルマニウム等の半導体粒子を含む絶縁層を用いる。
【０３４６】
電荷蓄積層は電荷を蓄積する目的で、本発明に係る不揮発性半導体記憶装置に適用されるが、同様の機能を備えるものであれば他の材料を適用することもできる。膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン（珪素ともいう）、ゲルマニウム等の半導体粒子を含む絶縁層で形成することができる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては酸素が添加された窒化シリコン、窒素が添加された酸化シリコン、酸素及び水素が添加された窒化シリコン、窒素及び水素が添加された酸化シリコン、ゲルマニウム化合物としては、窒化ゲルマニウム、酸化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等がある。また、電荷蓄積層にゲルマニウム粒子やシリコンゲルマニウム粒子が含まれていてもよい。
【０３４７】
本実施の形態のメモリ素子においても、半導体層中に第１及び第２の不純物元素を含む素子分離領域を形成し、絶縁分離された素子領域を用いている。
【０３４８】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０３４９】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０３５０】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０３５１】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合の連続（繰り返し）によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０３５２】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０３５３】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０３５４】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０３５５】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０３５６】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０３５７】
（実施の形態１１）
本実施の形態では、半導体素子において絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良を防止し、より高信頼性を付与することを目的とする半導体装置の一例に関して図面を用いて説明する。
【０３５８】
実施の形態１乃至１０では絶縁表面を有する基板上に半導体層を設ける例を示したが、本実施の形態では、これらの薄膜プロセスの代わりとしてＳｉ等の半導体基板、又はＳＯＩ基板を用いる例を示す。
【０３５９】
絶縁表面に単結晶半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸと呼ばれる方法を用いて形成することができる。
【０３６０】
本実施の形態のメモリ素子においても、半導体層中に第１及び第２の不純物元素を含む素子分離領域を形成し、素子分離された素子領域を用いている。
【０３６１】
素子分離領域は、一つの半導体層において、素子間を電気的に分離するために、選択的に導電性に寄与しない第１の不純物元素及び素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素を添加して形成する。
【０３６２】
導電性に寄与しない第１の不純物元素としては、酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を用いることができる。第１の不純物元素を添加した素子分離領域は、導電性に寄与しない第１の不純物元素の混入により導電性が低下し、また添加時の半導体層へ物理的衝撃により（いわゆるスパッタ効果とも言える）結晶性が低下するため高抵抗化する。高抵抗化した素子分離領域においては、電界効果移動度も低下するため素子間を電気的に分離することができ、一方、不純物元素を添加しない領域は素子として機能しうる電界効果移動度を保っているため、素子領域として用いることができる。
【０３６３】
また、素子領域はソース領域、ドレイン領域、及びチャネル形成領域を有する。ソース領域及びドレイン領域は一導電型を有する不純物領域（例えばｎ型不純物領域又はｐ型不純物領域）である。素子領域におけるソース領域及びドレイン領域の導電型と逆導電型を付与する不純物元素を素子分離領域に添加し、素子分離領域を隣接する素子領域におけるソース領域及びドレイン領域と逆導電型の不純物領域とする。つまり、素子領域におけるソース領域及びドレイン領域がｎ型不純物領域である場合、隣接する素子分離領域をｐ型不純物領域とし、同様に素子領域におけるソース領域及びドレイン領域がｐ型不純物領域である場合、隣接する素子分離領域をｎ型不純物領域とすればよい。隣り合う素子領域及び素子分離領域はＰＮ接合を形成する。従って、素子領域間に設けられた素子分離領域によって、素子領域間はさらに絶縁分離することができる。
【０３６４】
本発明は、素子領域間を絶縁分離する素子分離領域を導電性に寄与しない第１の不純物元素添加による高抵抗化、さらに素子領域におけるソース領域及びドレイン領域と逆導電型を付与する第２の不純物元素添加による素子領域及び素子分離領域接点におけるＰＮ接合の連続（繰り返し）によって、一つの半導体層を複数の素子領域に分離することを特徴とする。本発明は第１の不純物元素及び第２の不純物元素のそれぞれがもたらす効果によって、素子領域間を素子分離することができるため、より高い素子の絶縁分離効果を得ることができる。
【０３６５】
素子分離領域の抵抗率は、１×１０^１０Ω・ｃｍ以上が好ましく、酸素、窒素、炭素などの不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満が好ましい。
【０３６６】
素子分離領域は、不純物元素の添加により結晶性が低下しているため、非晶質化しているともいえる。一方、素子領域は結晶性半導体層なので、素子領域に半導体素子を形成する場合、そのチャネル形成領域の結晶性は、素子分離領域より高く半導体素子として高い電界効果移動度を得ることができる。
【０３６７】
素子分離領域に添加する不純物元素としては、アルゴン（Ａｒ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス元素も用いてもよい。酸素、窒素、及び炭素の他に、比較的質量の大きな元素であるこれらの希ガス元素を更に添加すると、半導体層への物理的衝撃を大きくすることができるため、より効果的に素子分離領域の結晶性を低下させることができる。
【０３６８】
よって、本発明を用いると、半導体層を島状に分割することなく、複数の素子領域に分離することができる。また、高温の加熱処理を行わないため素子分離領域の体積膨張も生じず、半導体層（又は半導体基板）表面の平坦性が良好に保たれる。半導体層端部による段差が生じず、平坦な半導体層上に絶縁層が形成されるため、絶縁層の被覆性が向上する。従って、絶縁層の被覆不良による電荷蓄積層、制御ゲート電極層、ゲート電極層と半導体層のショート及びリーク電流などの不良が防止された信頼性の高い不揮発性半導体記憶装置である半導体装置、及びそのような半導体装置の作製方法を、複雑な工程を行わずに提供することができる。よって、半導体装置において、さらなる微細化、高集積化を行うことが可能となり、半導体装置の高性能化を達成することができる。また、そのような膜の形状不良による不良が軽減されるので、作製工程においても歩留まりよく生産することができる。
【０３６９】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０３７０】
（実施の形態１２）
本実施の形態では、上述した本発明を用いて形成された不揮発性半導体記憶装置などを備えた非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０３７１】
半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している（図２２（Ａ））。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０３７２】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号）。さらに、高周波回路８１０を介してリセット回路８３０およびクロック発生回路８４０を通った信号及び復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、本発明を用いて形成された不揮発性半導体記憶装置などを記憶回路８８０に適用することができる。
【０３７３】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０３７４】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０３７５】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、リーダ／ライタ３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図２２（Ｂ））。品物３２２０に設けられた半導体装置３２３０にリーダ／ライタ３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、リーダ／ライタ３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図２２（Ｃ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０３７６】
また、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ ｖｅｒｓａｔｉｌｅ ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図２３に示す。
【０３７７】
図２３（Ａ）、（Ｂ）は、デジタルカメラを示している。図２３（Ｂ）は、図２３（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッター２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは当該メモリ１２２５に適用することができる。
【０３７８】
また、図２３（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは当該メモリ２１２５に適用することができる。
【０３７９】
また、図２３（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２３（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０３８０】
また、図２３（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０３８１】
以上の様に、本発明の半導体装置（特に本発明を用いて形成された半導体装置である不揮発性半導体記憶装置など）の適用範囲は極めて広く、メモリを有するものなど広い分野の電子機器に用いることが可能である。
【０３８２】
（実施の形態１３）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。
【０３８３】
本発明を用いたメモリ素子を有する半導体装置は、自由に様々な基板に転置することができるため、安価な材料を基板として選択することもでき、用途に合わせて広い機能を持たせることができるだけでなく、低コストで半導体装置を作製することができる。よって、本発明によりプロセッサ回路を有するチップも安価、小型、薄型、軽量という特徴を有しているので、多く流通する貨幣、硬貨などや、持ち運ぶことの多い書籍、身の回り品、衣類などに好適である。
【０３８４】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図２１（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図２１（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図２１（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図２１（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図２１（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指し、プロセッサ回路を有するチップ１９５を設けることができる（図２１（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図２１（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０３８５】
本発明の半導体装置は、プリント基板に実装する、表面に貼る、埋め込むなどによって、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして、各物品に固定される。本発明の半導体装置は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。
【図面の簡単な説明】
【０３８６】
【図１】本発明の半導体装置の上面図及び断面図を説明する図。
【図２】本発明の半導体装置の上面図及び断面図を説明する図。
【図３】本発明の半導体装置の断面図を説明する図。
【図４】本発明の半導体装置の上面図及び断面図を説明する図。
【図５】本発明の半導体装置の作製方法を説明する図。
【図６】本発明の半導体装置の作製方法を説明する図。
【図７】本発明の半導体装置の作製方法を説明する図。
【図８】本発明の半導体装置の作製方法を説明する図。
【図９】本発明の半導体装置の作製方法を説明する図。
【図１０】本発明の半導体装置の作製方法を説明する図。
【図１１】本発明の半導体装置の上面図及び断面図を説明する図。
【図１２】半導体装置の等価回路の一例を示す図。
【図１３】半導体装置の等価回路の一例を示す図。
【図１４】半導体装置の等価回路の一例を示す図。
【図１５】本発明の半導体装置の上面図を説明する図。
【図１６】本発明の半導体装置の断面図を説明する図。
【図１７】本発明の半導体装置の上面図を説明する図。
【図１８】本発明の半導体装置の断面図を説明する図。
【図１９】半導体装置の回路ブロック図の一例を示す図。
【図２０】本発明の半導体装置の上面図を説明する図。
【図２１】本発明の半導体装置の適用例を説明する図。
【図２２】本発明の半導体装置の適用例を説明する図。
【図２３】本発明の半導体装置の適用例を説明する図。
【図２４】半導体装置の書き込み動作を説明する図。
【図２５】半導体装置の消去及び読み出し動作を説明する図。
【図２６】本発明の半導体装置の上面図及び断面図を説明する図。
【図２７】本発明の半導体装置の上面図及び断面図を説明する図。
【図２８】本発明の半導体装置の断面図を説明する図。

【特許請求の範囲】
【請求項１】
絶縁表面上に素子分離領域及び素子領域を含む半導体層を有し、
前記素子領域はソース領域、ドレイン領域及びチャネル形成領域を含み、
前記素子分離領域及び前記素子領域は接しており、
前記素子分離領域は第１の不純物元素及び第２の不純物元素を含み、
前記第１の不純物元素は酸素、窒素、及び炭素のうち少なくとも一種以上であり、
前記第２の不純物元素は前記ソース領域及び前記ドレイン領域と逆の導電型を前記素子分離領域に付与する不純物元素であり、
前記素子分離領域は前記チャネル形成領域より結晶性が低いことを特徴とする半導体装置。
【請求項２】
請求項１において、前記素子分離領域及び前記素子領域上に絶縁層を有し、前記絶縁層上に導電層を有し、前記導電層は前記絶縁層を介して前記素子分離領域及び前記素子領域上に亘って設けられることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、前記ソース領域又は前記ドレイン領域と前記素子分離領域とはｐｎ接合となることを特徴とする半導体装置。
【請求項４】
絶縁表面上に素子分離領域、前記素子分離領域を介して隣接する第１の素子領域及び第２の素子領域を含む半導体層を有し、
前記第１の素子領域は第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を含み、
前記第２の素子領域は第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を含み、
前記第１のソース領域、前記第１のドレイン領域、第２のソース領域、及び第２のドレイン領域は同じ導電型であり、
前記素子分離領域は第１の不純物元素及び第２の不純物元素を含み、
前記第１の不純物元素は酸素、窒素、及び炭素のうち少なくとも一種以上であり、
前記第２の不純物元素は前記第１のソース領域、前記第１のドレイン領域、第２のソース領域、及び第２のドレイン領域と逆の導電型を前記素子分離領域に付与する不純物元素であり、
前記素子分離領域は前記第１のチャネル形成領域及び前記第２のチャネル形成領域より結晶性が低いことを特徴とする半導体装置。
【請求項５】
請求項４において、前記素子分離領域、前記第１の素子領域及び前記第２の素子領域上に絶縁層を有し、前記絶縁層上に導電層を有し、前記導電層は前記絶縁層を介して前記素子分離領域及び前記第１の素子領域、又は前記素子分離領域及び前記第２の素子領域上に亘って設けられることを特徴とする半導体装置。
【請求項６】
請求項４又は請求項５において、前記第１のソース領域又は前記第１のドレイン領域と前記素子分離領域と、前記第２のソース領域又は前記第２のドレイン領域と前記素子分離領域とはそれぞれｐｎ接合となることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれか一項において、前記素子分離領域に含まれる第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満であることを特徴とする半導体装置。
【請求項８】
絶縁表面上に第１の素子領域、第１の素子分離領域、第２の素子分離領域、及び第２の素子領域を含む半導体層を有し、
前記第１の素子領域は第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を含み、
前記第２の素子領域は第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を含み、
前記第１のソース領域及び前記第１のドレイン領域はｎ型の不純物領域、第２のソース領域及び第２のドレイン領域はｐ型の不純物領域であり、
前記第１の素子分離領域は酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素及びｐ型を前記第１の素子分離領域に付与する不純物元素を含み、
前記第２の素子分離領域は酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素及びｎ型を前記第２の素子分離領域に付与する不純物元素を含み、
前記第１の素子分離領域及び前記第２の素子分離領域は前記第１のチャネル形成領域及び前記第２のチャネル形成領域より結晶性が低いことを特徴とする半導体装置。
【請求項９】
請求項８において、前記第１の素子領域、前記第１の素子分離領域、前記第２の素子分離領域、及び前記第２の素子領域上に絶縁層を有し、前記絶縁層上に導電層を有し、前記導電層は前記絶縁層を介して前記第１の素子領域、前記第１の素子分離領域、前記第２の素子分離領域、及び前記第２の素子領域上に亘って設けられることを特徴とする半導体装置。
【請求項１０】
請求項８又は請求項９において、前記第１のソース領域又は前記第１のドレイン領域と前記第１の素子分離領域と、前記第２のソース領域又は前記第２のドレイン領域と前記第２の素子分離領域とはそれぞれｐｎ接合となることを特徴とする半導体装置。
【請求項１１】
請求項８乃至１０のいずれか一項において、前記第１の素子分離領域及び前記第２の素子分離領域に含まれる第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満であることを特徴とする半導体装置。
【請求項１２】
絶縁表面上に半導体層を形成し、
前記半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、
及び一導電型を付与する第２の不純物元素を添加し、前記半導体層に素子領域及び前記第１の不純物元素及び前記第２の不純物元素を含む素子分離領域を形成し、
前記素子領域及び前記素子分離領域上に絶縁層を形成し、
前記素子領域及び前記絶縁層上に導電層を形成し、
前記素子領域にチャネル形成領域、前記第２の不純物元素と逆の導電型のソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項１３】
絶縁表面上に半導体層を形成し、
前記半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、
及び一導電型を付与する第２の不純物元素を添加し、前記半導体層に素子領域及び前記第１の不純物元素及び前記第２の不純物元素を含む素子分離領域を形成し、
前記素子領域及び前記素子分離領域上に絶縁層を形成し、
前記素子領域及び前記絶縁層上に導電層を形成し、
前記素子領域に前記第２の不純物元素と逆の導電型を付与する不純物元素を添加し、チャネル形成領域、前記素子分離領域と逆の導電型のソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項１４】
絶縁表面上に半導体層を形成し、
前記半導体層上に絶縁層を形成し、
前記半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、
及び一導電型を付与する第２の不純物元素を、前記絶縁層を介して添加し、前記半導体層に素子領域及び前記第１の不純物元素及び前記第２の不純物元素を含む素子分離領域を形成し、
前記素子領域及び前記絶縁層上に導電層を形成し、
前記素子領域にチャネル形成領域、前記第２の不純物元素と逆の導電型のソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項１５】
絶縁表面上に半導体層を形成し、
前記半導体層上に絶縁層を形成し、
前記半導体層に選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の第１の不純物元素、
及び一導電型を付与する第２の不純物元素を、前記絶縁層を介して添加し、前記半導体層に素子領域及び前記第１の不純物元素及び前記第２の不純物元素を含む素子分離領域を形成し、
前記素子領域及び前記絶縁層上に導電層を形成し、
前記素子領域に前記第２の不純物元素と逆の導電型を付与する不純物元素を添加し、チャネル形成領域、前記素子分離領域と逆の導電型のソース領域及びドレイン領域を形成することを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１２乃至１５のいずれか一項において、前記絶縁層は窒素雰囲気下又は酸素雰囲気下のプラズマ処理によって形成することを特徴とする半導体装置の作製方法。
【請求項１７】
請求項１２乃至１６のいずれか一項において、前記素子分離領域に含まれる第１の不純物元素の濃度は、１×１０^２０ｃｍ^−３以上４×１０^２２ｃｍ^−３未満とすることを特徴とする半導体装置の作製方法。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【公開番号】特開２００７−３１８１０８（Ｐ２００７−３１８１０８Ａ）
【公開日】平成１９年１２月６日（２００７．１２．６）
【国際特許分類】
【出願番号】特願２００７−１１５５２２（Ｐ２００７−１１５５２２）
【出願日】平成１９年４月２５日（２００７．４．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】