半導体装置及びその製造方法
【課題】金属半導体化合物からなるゲート電極を採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧の十分に広範囲な制御を可能とし、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】半導体領域に例えばシリコン基板を用い、ゲート電極材料に多結晶シリコンを用いる場合、多結晶シリコン膜を炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含有するように形成して半導体層とした後、この半導体層上にＮｉ，Ｃｏ，Ｐｄ，Ｐｔ等の高融点金属膜を積層して熱処理してシリサイド化し、ゲート電極を形成する。
【解決手段】半導体領域に例えばシリコン基板を用い、ゲート電極材料に多結晶シリコンを用いる場合、多結晶シリコン膜を炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含有するように形成して半導体層とした後、この半導体層上にＮｉ，Ｃｏ，Ｐｄ，Ｐｔ等の高融点金属膜を積層して熱処理してシリサイド化し、ゲート電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体領域上にゲート絶縁膜を介してゲート電極が形成されてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ型の半導体デバイスにおいては、微細化が進むにつれて多結晶シリコンゲートの高抵抗化、空乏層の発生による駆動電流の低下が懸念されている。これらの課題を解決する手段として、ゲート電極を金属で形成する試みがなされている。しかしながら、この金属ゲートでは、通常の半導体プロセスに導入すると、金属材料自体が所望の場所以外の半導体内に入った場合に様々な欠陥レベルを発生させる。このため現存の半導体プロセスに導入することは簡単ではない。
【０００３】
そこで、多結晶シリコン層上をＮｉ，Ｃｏ等の金属で覆い、熱処理することで多結晶シリコンと金属とを反応させてなるシリサイドゲートが開発されている。このシリサイドゲートは多結晶シリコンゲートに比して低抵抗であり、従来の多結晶シリコンゲートで使用する多結晶シリコン層を用いて形成することができ、多少のプロセス変更で現有の半導体プロセスに導入し易いという利点がある。
【０００４】
更に、集積回路の微細化が進むと、ゲート電極長が短くなる。ゲート電極長が例えば０．５μｍ以下になると、通常のシリサイドゲートでは十分低い抵抗値を得ることが困難になる。このため、多結晶シリコン層をシリサイド化する際に、多結晶シリコン層の全体をシリサイド化するフルシリサイデーションが提案されている（例えば、非特許文献１を参照）。ゲート電極全体をシリサイドで形成することにより、ゲート抵抗を低下させると共に、多結晶シリコン層内に生成する可能性のある空乏層の発生を防止することができ、トランジスタ特性が向上するという利点も生じる。
【０００５】
更に特許文献１では、上記のフルシリサイデーション化を適用したゲート電極について、仕事関数の制御範囲を拡大すべく、シリサイド金属であるＮｉの含有量を所定値範囲に増大化させる技術が開示されている。
【０００６】
【特許文献１】特開２００５−１２９５５１号公報
【非特許文献１】J Kedzierski et.al IEDM2002 p.247
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、例えば特許文献１のようにＮｉの含有量を増大化させても、未だ十分に広い仕事関数の制御範囲が得られず、従ってゲート電極の閾値電圧（Ｖth）の広範囲の制御は実現しているとは言い難い。具体的に、シリサイドゲートにおいて、当該シリサイドゲートのゲート絶縁膜との界面に１×１０21／ｃｍ3を超える大量のＮｉを導入しても、Ｖthの制御範囲は未だ十分ではないことが判っている。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、金属半導体化合物からなるゲート電極を採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧（Ｖth）の十分に広範囲な制御を可能とし、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを含み、前記ゲート電極は、半導体と高融点金属とが化学反応してなる金属半導体化合物からなり、前記半導体領域のチャネル部よりも大きなバンドギャップを有する半導体層が金属半導体化合物化されてなる。
【００１０】
本発明の半導体装置の製造方法は、半導体領域上にゲート絶縁膜を介して、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含む電極形状の半導体層を形成する工程と、前記半導体層上に高融点金属膜を形成し、熱処理することにより前記半導体層を金属半導体化合物化して、ゲート電極を形成する工程とを含む。
【発明の効果】
【００１１】
本発明によれば、金属半導体化合物からなるゲート電極を採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧（Ｖth）の十分に広範囲な制御を可能とする、信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１２】
−本発明の基本骨子−
本発明では、所謂ＭＩＳ（Metal Insulator Semiconductor）型半導体装置において、ゲート電極を、半導体と高融点金属とが化学反応してなる金属半導体化合物から形成し、半導体領域のチャネル部よりも大きなバンドギャップを有する半導体層が金属半導体化合物化されてなるものとして構成する。ここで、当該バンドギャップを得るための具体的構成としては、金属半導体化合物化の前に、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素が導入されてなる半導体層を形成する。
【００１３】
金属半導体化合物化前におけるゲート電極材料である半導体層に上記の添加物を導入することにより、半導体層自体のバンドギャップが拡大される。これにより、バンド端が半導体領域に比べて広がる。そして、当該半導体層の金属半導体化合物化を行うことにより、金属半導体化合物の仕事関数の可変幅が広がり、閾値電圧（Ｖth）を大きく変化させることができる。
【００１４】
詳細には、半導体領域に例えばシリコン（例えばシリコン基板）を用い、ゲート電極材料に多結晶シリコンを用いる場合、多結晶シリコン膜を炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含有するように形成して半導体層とした後、この半導体層上にＮｉ，Ｃｏ，Ｐｄ，Ｐｔ等の高融点金属膜を積層して熱処理してシリサイド化し、ゲート電極を形成する。ここで、半導体領域の他の例としては、ゲルマニウム（例えばゲルマニウム基板）が用いられる。この場合、ゲルマニウム膜（シリコン等を含有する（ＧｅxＳｉ1-x，０＜ｘ≦１等）ようにしても良い。）を上記の添加元素を含有するように形成して半導体層とした後、この半導体層上にＮｉ，Ｃｏ等の高融点金属膜を積層し、熱処理することにより半導体層をgermanide化して、ゲート電極を形成する。
【００１５】
以下、半導体領域にシリコンを用い、半導体層をシリサイド化してゲート電極を形成する場合について詳説する。
図１に、シリコンに炭素（Ｃ）を含有してなる半導体層における、Ｃの割合（Ｃ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係について調べた結果を示す。
ここでは、プラズマＣＶＤ法（Ｐ−ＣＶＤ法）により非晶質の半導体膜を成膜する。半導体膜を非晶質の状態に形成することにより、後のシリサイド化が容易となる。成膜条件としては、成膜温度を３００℃、圧力を０．３torr（４０Ｐａ）、投入パワーを２０Ｗとし、原料ガスとしてＣＨ4及びＳｉＨ4の混合ガスを用いて、ＣＨ4／ＳｉＨ4＝０〜０．７と変化させた。その結果、シリコンにＣを２０ｗｔ％程度添加することにより、Ｅｇが２ｅＶ以上に、伝導帯（Ｅｃ）及び荷電子帯（Ｅｖ）と共に変化することが認められた。
【００１６】
同様に、図２に、シリコンに窒素（Ｎ）を含有してなる半導体層における、Ｎの割合（Ｎ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係について調べた結果を示す。
ここでは、プラズマＣＶＤ法（Ｐ−ＣＶＤ法）により非晶質の半導体膜を成膜する。半導体膜を非晶質の状態に形成することにより、後のシリサイド化が容易となる。成膜条件としては、成膜温度を３００℃、圧力を０．３torr（４０Ｐａ）、投入パワーを２０Ｗとし、原料ガスとしてＮＨ3及びＳｉＨ4の混合ガスを用いて、ＮＨ3／ＳｉＨ4＝０〜１。０と変化させた。その結果、シリコンにＮを２０ｗｔ％程度添加することにより、Ｅｇが１．９ｅＶ以上に、Ｅｃ及びＥｖと共に変化することが認められた。
【００１７】
その後、半導体層上に例えばＮｉ膜を形成し、熱処理することによってシリサイド化してゲート電極を形成する。当該シリサイド化を確実に行なってフルシリサイド化するには、添加物の添加量はＣ，Ｎ共に２０％以下とする必要がある。本発明の手法により形成されたゲート電極において、そのシリサイド化前におけるＥｇは、１．６＜Ｅｇ≦２．０程度に拡大される。ここで、添加量が下限値の１．６では０であり、上限値の２．０では２０％程度である。ゲート電極は、例えばソース／ドレインの不純物活性化時のアニール処理により多結晶化され、１．６＜Ｅｇ≦２．０程度のＥｇを有する状態から、１．１＜Ｅｇ≦１．５程度となる。従って、本発明において、多結晶化後でフルシリサイド化前のゲート電極におけるＥｇの取り得る適正範囲は１．１＜Ｅｇ≦１．５程度である。
【００１８】
そして、シリコンにＮを添加してなる当該ゲート電極にｎ型不純物、例えばリン（Ｐ）を導入した場合のＣ（ゲート電極の容量：×１０-11ｆ）−Ｖ（ゲート電圧：Ｖ）特性について、Ｎを添加しない従来のゲート電極との比較に基づいて調べた。その結果を図３に示す。
【００１９】
ここでは、本発明のゲート電極として、シリコンにＮを１０ｗｔ％添加し（Ｓｉ0.9Ｎ0.1）、Ｐをイオン注入してなる半導体層をシリサイド化した。シリサイド化の条件としては、Ｎｉ膜を用いて４００℃で急速アニール処理（ＲＴＡ）し、厚み１３０ｎｍ程度のフルシリサイド化されてなるゲート電極を形成した。一方、比較例のゲート電極として、シリコンにＰをイオン注入してなる半導体層を、上記と同様の条件でシリサイド化した。
図示のように、本発明のゲート電極の方が、比較例のゲート電極よりもＣ−Ｖ曲線が左方へシフトしていることが認められる。これは、比較例に比べて本発明のゲート電極を備えたＭＯＳ型半導体装置の仕事関数の制御範囲が大きいことを意味している。
【００２０】
−本発明を適用した具体的な実施形態−
以下、本発明をＣＭＯＳトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に述べる。
図４は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２１】
初めに、図４（ａ）に示すように、シリコン基板１にＳＴＩ素子分離構造２を形成した後、ウェル１２，２２、及びＬＤＤ領域１８，２８を順次形成する。
詳細には、先ず、シリコン基板１の素子分離領域に素子分離構造、ここではＳＴＩ（Shallow Trench Isolation）法によりＳＴＩ素子分離構造２（素子分離構造に形成した溝内をシリコン酸化物等の絶縁物で埋め込む構造）を形成する。これにより、シリコン基板１上でｎ型素子を形成する活性領域１１（以下、ｎ型活性領域１１と記す。）と、ｐ型素子を形成する活性領域２１（以下、ｐ型活性領域２１と記す。）とが画定される。
【００２２】
次に、ｐ型活性領域２１をレジストで覆い、当該レジストをマスクとしてｎ型活性領域１１にｐ型不純物、例えばホウ素（Ｂ）をイオン注入により導入する。このイオン注入は、ウェル形成用及びチャネル領域形成用（閾値制御用）に行なわれるものであり、先ず深く導入した後、これよりも浅く且つ高濃度となるように、例えば加速エネルギーが１０ｋｅＶ程度、ドーズ量が１×１０13／ｃｍ2程度の条件でイオン注入する。
【００２３】
次に、レジストを灰化処理等により除去した後、ｎ型活性領域１１をレジストで覆い、当該レジストをマスクとしてｐ型活性領域２１にｎ型不純物、例えばリン（Ｐ）をイオン注入により導入する。このイオン注入も同様に、ウェル形成用及びチャネル領域形成用（閾値制御用）に行なわれるものであり、先ず深く導入した後、これよりも浅く且つ高濃度となるように、例えば加速エネルギーが５０ｋｅＶ程度、ドーズ量が１×１０13／ｃｍ2程度の条件でイオン注入する。レジストは灰化処理等により除去する。
そして、更に熱処理による不純物の活性化を行なう。これにより、ｐウェル１２及びｎウェル２２（チャネル領域は不図示）をそれぞれ形成する。
【００２４】
続いて、図４（ｂ）に示すように、ゲート絶縁膜１３，２３及び半導体層１４ａ，２４ａ、保護膜２０を順次形成し、ＬＤＤ領域１８，２８のイオン注入を行なう。
詳細には、先ず、ｎ型活性領域１１及びｐ型活性領域２１に、絶縁膜、ここではシリコン酸化膜をＣＶＤ法により例えば膜厚２ｎｍ程度に成膜する。
【００２５】
次に、Ｐ−ＣＶＤ法により、原料ガスとしてＣＨ4及びＳｉＨ4の混合ガスを用いて、アモルファスシリコン内にＣを例えば２０ｗｔ％程度（Ｃ／Ｓｉ≒０．２）含有するように、Ｃを含有したアモルファスシリコン膜（以下、Ｃ含有ａ−Ｓｉ膜とする。）を例えば膜厚１００ｎｍ程度に堆積する。このＣ含有ａ−Ｓｉ膜は比較的低温、ここでは３００℃程度で成膜される。
【００２６】
なお、Ｐ−ＣＶＤ法の代わりにＰＶＤ法（スパッタ法）を用いても良い。また、Ｃ含有ａ−Ｓｉ膜の代わりに、Ｎを含有したアモルファスシリコン膜、Ｏを含有したアモルファスシリコン膜を形成しても良い。前者を形成するには、原料ガスとして例えばＮＨ3及びＳｉＨ4の混合ガスを用い、後者を形成するには、原料ガスとして例えばＮ2Ｏ及びＳｉＨ4の混合ガスを用いる。
その後、Ｃ含有ａ−Ｓｉ膜を覆うように、絶縁膜、例えばシリコン窒化膜をＣＶＤ法により堆積する。
【００２７】
次に、シリコン窒化膜、Ｃ含有ａ−Ｓｉ膜、及びシリコン酸化膜を電極形状に加工し、ゲート絶縁膜１３，２３、ゲート絶縁膜１３，２３上の半導体層１４ａ，２４ａ、及び半導体層１４ａ，２４ａ上の保護膜２０を形成する。
【００２８】
次に、ｐ型活性領域２１に相当する部分をレジストで覆い、当該レジスト及び半導体層１４ａをマスクとして、ｎ型活性領域１１にｎ型不純物、例えばリン（Ｐ）を、後述するｎ型ソース／ドレイン領域１６よりも浅く、低濃度となるようにイオン注入する。
次に、レジストを灰化処理等により除去した後、ｎ型活性領域１１に相当する部分をレジストで覆い、当該レジスト及び半導体層２４ａをマスクとして、ｐ型活性領域２１にｐ型不純物、例えばホウ素（Ｂ）を、後述するｐ型ソース／ドレイン領域２６よりも浅く、低濃度となるようにイオン注入する。レジストは灰化処理等により除去する。
なお、図４（ｂ）にはＬＤＤ領域１８，２８を示しておく。
【００２９】
続いて、図４（ｃ）に示すように、サイドウォール１５，２５及びソース／ドレイン領域１６，２６を順次形成する。
詳細には、先ず、全面をシリコン酸化物、シリコン窒化物等の絶縁材料で被覆し、当該絶縁材料を全面異方性エッチング（エッチバック）して、半導体層１４ａ，２４ａの両側面にサイドウォール１５，２５を形成する。
【００３０】
ｐ型活性領域２１に相当する部分をレジストで覆い、当該レジスト及び半導体層１４ａ、サイドウォール１５をマスクとして、ｎ型活性領域１１にｎ型不純物、例えばリン（Ｐ）を、加速エネルギーが２０ｋｅＶ程度、ドーズ量が７×１０15／ｃｍ2程度の条件でイオン注入する。このとき、保護膜２０を透過して半導体層１４ａ内にもリンがイオン注入される。
次に、レジストを灰化処理等により除去した後、ｎ型活性領域１１に相当する部分をレジストで覆い、当該レジスト及び半導体層２４ａ、サイドウォール２５をマスクとして、ｐ型活性領域２１にｐ型不純物、例えばホウ素（Ｂ）を、加速エネルギーが５ｋｅＶ程度、ドーズ量が５×１０15／ｃｍ2程度の条件でイオン注入する。このとき、保護膜２０を透過して半導体層１４ｂ内にもホウ素がイオン注入される。レジストは灰化処理等により除去する。
【００３１】
そして、例えば１０００℃でアニール（ＲＴＡ）処理してイオン注入した不純物を活性化し、ｎ型活性領域１１にはｎ型ＬＤＤ領域１８及びｎ型ソース／ドレイン領域１６を、ｐ型活性領域２１にはｐ型ＬＤＤ領域２８及びｐ型ソース／ドレイン領域２６をそれぞれ形成する。
【００３２】
続いて、図５（ａ）に示すように、全面に厚い絶縁膜３１を堆積する。
詳細には、全面に絶縁膜３１、ここでは保護膜２０との間でエッチングの選択比の異なる絶縁材料、例えばシリコン酸化膜をＣＶＤ法により堆積する。
【００３３】
続いて、図５（ｂ）に示すように、絶縁膜３１を平坦化する。
詳細には、保護膜２０を研磨ストッパーとして、保護膜２０の表面が露出するまで絶縁膜３１を化学機械研磨法（ＣＭＰ法）により研磨し、絶縁膜３１を平坦化する。
【００３４】
続いて、図５（ｂ）に示すように、保護膜２０を除去する。
詳細には、ウェットエッチングにより保護膜２０を除去する。ここでは、シリコン窒化膜である保護膜２０を選択的にエッチングすることが可能なエッチング液を用いて、当該ウェットエッチングを行なう。
【００３５】
続いて、図６（ａ）に示すように、Ｎｉ膜３を形成する。
詳細には、ｎ型活性領域１１及びｐ型活性領域２１を含む全面に、シリサイド金属、ここではＮｉ膜３を例えば厚み６０ｎｍ程度に、例えばスパッタ法により堆積する。
【００３６】
続いて、図６（ｂ）に示すように、フルシリサイド化されてなるゲート電極１４，２４を形成する。
詳細には、例えば４００℃程度でＲＴＡ処理して半導体層１４ａ，２４ａ、ここではその全体をＮｉシリサイド化する。その後、未反応のＮｉを除去する。半導体層１４ａ，２４ａのフルシリサイド化により、Ｃと、Ｐ又はＢとを含有し、ＮｉＳｉからなるゲート電極１４，２５が形成される。
【００３７】
ここで、ゲート電極１４，２５においては、当該ゲート電極１４，２５とゲート絶縁膜１３，２３との界面部位に、添加元素であるＣが当該界面部位以外の部位よりも多く偏析している。仕事関数の増減には当該界面部位における添加元素濃度が特に重要であり、界面部位の添加元素の偏析量が他の部位よりも多ければ、シリサイド化を妨げることなく十分な仕事関数の変化が得られる。
【００３８】
しかる後、ＭＯＳトランジスタ１７，２７を覆う層間絶縁膜やソース／ドレイン１６，２６等と電気的に接続される配線等の形成工程等を経て、ｎ型活性領域１１にはｐ型ＭＯＳトランジスタ１７、ｐ型活性領域２１にはｎ型ＭＯＳトランジスタ１８が設けられてなるＣＭＯＳトランジスタを完成させる。
【００３９】
以上説明したように、本実施形態によれば、フルシリサイドゲートを採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧（Ｖth）の十分に広範囲な制御を可能とする、信頼性の高いＣＭＯＳトランジスタが実現する。
【００４０】
従来のＣＭＯＳトランジスタでは、ｐ型ＭＯＳトランジスタ１７とｎ型ＭＯＳトランジスタ１８との仕事関数差が小さく、必要以上に動作電圧を上げないとトランジスタとして十分な駆動能力が得られないという欠点があった。これに対して本実施形態のＣＭＯＳトランジスタでは、ｐ型ＭＯＳトランジスタ１７とｎ型ＭＯＳトランジスタ１８との仕事関数差が大きく確保され、多結晶シリコンのゲート電極と同等の動作電圧を得ることが可能となる。
【００４１】
なお、本実施形態では、添加元素であるＣ，Ｎ，又はＯを添加する対象としてゲート電極を例示したが、他の構造体、例えば半導体装置の配線に適用しても良い。例えば、多結晶シリコンからなる配線をＣ，Ｎ，又はＯを添加して形成する。この場合、配線の仕事関数を大きく変化させることができるため、当該配線と接続される他の配線との間で、配線間接続の際の仕事関数差を可及的に小さく抑えることが可能となる。
【００４２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４３】
（付記１）半導体領域と、
前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート電極は、半導体と高融点金属とが化学反応してなる金属半導体化合物からなり、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含むことを特徴とする半導体装置。
【００４４】
（付記２）前記ゲート電極は、前記化学反応前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする付記１に記載の半導体装置。
【００４５】
（付記３）前記ゲート電極は、前記ゲート絶縁膜との界面部位に、前記添加元素が当該界面部位以外の部位よりも多く偏析していることを特徴とする付記１又は２に記載の半導体装置。
【００４６】
（付記４）前記ゲート電極は、その全体が前記金属半導体化合物化されてなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００４７】
（付記５）前記ゲート電極は、前記半導体領域で確定された第１の活性領域に形成されたｐ型ゲート電極と、前記半導体領域で確定された第２の活性領域に形成されたｎ型ゲート電極と有しており、
前記ｐ型ゲート電極はｐ型不純物を含有しており、前記ｎ型ゲート電極はｎ型不純物を含有していることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００４８】
（付記６）半導体領域上にゲート絶縁膜を介して、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含む電極形状の半導体層を形成する工程と、
前記半導体層上に高融点金属膜を形成し、熱処理することにより前記半導体層を金属半導体化合物化して、ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００４９】
（付記７）前記ゲート電極は、前記熱処理前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする付記６に記載の半導体装置の製造方法。
【００５０】
（付記８）前記半導体層を、非晶質の状態に形成することを特徴とする付記６又は７に記載の半導体装置の製造方法。
【００５１】
（付記９）前記半導体層を、前記添加元素を含有するようにＣＶＤ法又はＰＶＤ法により形成することを特徴とする付記６〜８のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記１０）前記ゲート電極を、前記半導体層の全体を前記金属半導体化合物化して形成することを特徴とする付記６〜９のいずれか１項に記載の半導体装置の製造方法。
【００５３】
（付記１１）前記ゲート電極を、前記半導体領域で確定された第１の活性領域に形成されたｐ型ゲート電極と、前記半導体領域で確定された第２の活性領域に形成されたｎ型ゲート電極とから構成するに際して、
前記第１の活性領域に形成された前記半導体層にｐ型不純物を、前記第２の活性領域に形成された前記半導体層にｎ型不純物をそれぞれ導入した後、
双方の前記半導体層を前記金属半導体化合物化して、前記第１の活性領域には前記ｐ型ゲート電極を、前記第２の活性領域には前記ｎ型ゲート電極をそれぞれ形成することを特徴とする付記６〜１０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５４】
【図１】シリコンに炭素（Ｃ）を含有してなる半導体層における、Ｃの割合（Ｃ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係を示す特性図である。
【図２】シリコンに窒素（Ｎ）を含有してなる半導体層における、Ｎの割合（Ｎ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係を示す特性図である。
【図３】シリコンにＮを添加してなる当該ゲート電極にｎ型不純物を導入した場合のＣ−Ｖ特性について、Ｎを添加しない従来のゲート電極との比較に基づいて示す特性図である。
【図４】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【符号の説明】
【００５５】
１ シリコン基板
２ ＳＴＩ素子分離構造
１１，２１ 活性領域
１２，２２ ウェル
１３，２３ ゲート絶縁膜
１４ａ，２４ａ 半導体層
１４，２４ ゲート電極
１５，２５ サイドウォール
１６，２６ ソース／ドレイン領域
１７，２７ ＭＯＳトランジスタ
１８，２８ ＬＤＤ領域
２０ 保護膜
３１ 絶縁膜
【技術分野】
【０００１】
本発明は、半導体領域上にゲート絶縁膜を介してゲート電極が形成されてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳ型の半導体デバイスにおいては、微細化が進むにつれて多結晶シリコンゲートの高抵抗化、空乏層の発生による駆動電流の低下が懸念されている。これらの課題を解決する手段として、ゲート電極を金属で形成する試みがなされている。しかしながら、この金属ゲートでは、通常の半導体プロセスに導入すると、金属材料自体が所望の場所以外の半導体内に入った場合に様々な欠陥レベルを発生させる。このため現存の半導体プロセスに導入することは簡単ではない。
【０００３】
そこで、多結晶シリコン層上をＮｉ，Ｃｏ等の金属で覆い、熱処理することで多結晶シリコンと金属とを反応させてなるシリサイドゲートが開発されている。このシリサイドゲートは多結晶シリコンゲートに比して低抵抗であり、従来の多結晶シリコンゲートで使用する多結晶シリコン層を用いて形成することができ、多少のプロセス変更で現有の半導体プロセスに導入し易いという利点がある。
【０００４】
更に、集積回路の微細化が進むと、ゲート電極長が短くなる。ゲート電極長が例えば０．５μｍ以下になると、通常のシリサイドゲートでは十分低い抵抗値を得ることが困難になる。このため、多結晶シリコン層をシリサイド化する際に、多結晶シリコン層の全体をシリサイド化するフルシリサイデーションが提案されている（例えば、非特許文献１を参照）。ゲート電極全体をシリサイドで形成することにより、ゲート抵抗を低下させると共に、多結晶シリコン層内に生成する可能性のある空乏層の発生を防止することができ、トランジスタ特性が向上するという利点も生じる。
【０００５】
更に特許文献１では、上記のフルシリサイデーション化を適用したゲート電極について、仕事関数の制御範囲を拡大すべく、シリサイド金属であるＮｉの含有量を所定値範囲に増大化させる技術が開示されている。
【０００６】
【特許文献１】特開２００５−１２９５５１号公報
【非特許文献１】J Kedzierski et.al IEDM2002 p.247
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、例えば特許文献１のようにＮｉの含有量を増大化させても、未だ十分に広い仕事関数の制御範囲が得られず、従ってゲート電極の閾値電圧（Ｖth）の広範囲の制御は実現しているとは言い難い。具体的に、シリサイドゲートにおいて、当該シリサイドゲートのゲート絶縁膜との界面に１×１０21／ｃｍ3を超える大量のＮｉを導入しても、Ｖthの制御範囲は未だ十分ではないことが判っている。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、金属半導体化合物からなるゲート電極を採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧（Ｖth）の十分に広範囲な制御を可能とし、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体領域と、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極とを含み、前記ゲート電極は、半導体と高融点金属とが化学反応してなる金属半導体化合物からなり、前記半導体領域のチャネル部よりも大きなバンドギャップを有する半導体層が金属半導体化合物化されてなる。
【００１０】
本発明の半導体装置の製造方法は、半導体領域上にゲート絶縁膜を介して、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含む電極形状の半導体層を形成する工程と、前記半導体層上に高融点金属膜を形成し、熱処理することにより前記半導体層を金属半導体化合物化して、ゲート電極を形成する工程とを含む。
【発明の効果】
【００１１】
本発明によれば、金属半導体化合物からなるゲート電極を採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧（Ｖth）の十分に広範囲な制御を可能とする、信頼性の高い半導体装置が実現する。
【発明を実施するための最良の形態】
【００１２】
−本発明の基本骨子−
本発明では、所謂ＭＩＳ（Metal Insulator Semiconductor）型半導体装置において、ゲート電極を、半導体と高融点金属とが化学反応してなる金属半導体化合物から形成し、半導体領域のチャネル部よりも大きなバンドギャップを有する半導体層が金属半導体化合物化されてなるものとして構成する。ここで、当該バンドギャップを得るための具体的構成としては、金属半導体化合物化の前に、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素が導入されてなる半導体層を形成する。
【００１３】
金属半導体化合物化前におけるゲート電極材料である半導体層に上記の添加物を導入することにより、半導体層自体のバンドギャップが拡大される。これにより、バンド端が半導体領域に比べて広がる。そして、当該半導体層の金属半導体化合物化を行うことにより、金属半導体化合物の仕事関数の可変幅が広がり、閾値電圧（Ｖth）を大きく変化させることができる。
【００１４】
詳細には、半導体領域に例えばシリコン（例えばシリコン基板）を用い、ゲート電極材料に多結晶シリコンを用いる場合、多結晶シリコン膜を炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含有するように形成して半導体層とした後、この半導体層上にＮｉ，Ｃｏ，Ｐｄ，Ｐｔ等の高融点金属膜を積層して熱処理してシリサイド化し、ゲート電極を形成する。ここで、半導体領域の他の例としては、ゲルマニウム（例えばゲルマニウム基板）が用いられる。この場合、ゲルマニウム膜（シリコン等を含有する（ＧｅxＳｉ1-x，０＜ｘ≦１等）ようにしても良い。）を上記の添加元素を含有するように形成して半導体層とした後、この半導体層上にＮｉ，Ｃｏ等の高融点金属膜を積層し、熱処理することにより半導体層をgermanide化して、ゲート電極を形成する。
【００１５】
以下、半導体領域にシリコンを用い、半導体層をシリサイド化してゲート電極を形成する場合について詳説する。
図１に、シリコンに炭素（Ｃ）を含有してなる半導体層における、Ｃの割合（Ｃ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係について調べた結果を示す。
ここでは、プラズマＣＶＤ法（Ｐ−ＣＶＤ法）により非晶質の半導体膜を成膜する。半導体膜を非晶質の状態に形成することにより、後のシリサイド化が容易となる。成膜条件としては、成膜温度を３００℃、圧力を０．３torr（４０Ｐａ）、投入パワーを２０Ｗとし、原料ガスとしてＣＨ4及びＳｉＨ4の混合ガスを用いて、ＣＨ4／ＳｉＨ4＝０〜０．７と変化させた。その結果、シリコンにＣを２０ｗｔ％程度添加することにより、Ｅｇが２ｅＶ以上に、伝導帯（Ｅｃ）及び荷電子帯（Ｅｖ）と共に変化することが認められた。
【００１６】
同様に、図２に、シリコンに窒素（Ｎ）を含有してなる半導体層における、Ｎの割合（Ｎ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係について調べた結果を示す。
ここでは、プラズマＣＶＤ法（Ｐ−ＣＶＤ法）により非晶質の半導体膜を成膜する。半導体膜を非晶質の状態に形成することにより、後のシリサイド化が容易となる。成膜条件としては、成膜温度を３００℃、圧力を０．３torr（４０Ｐａ）、投入パワーを２０Ｗとし、原料ガスとしてＮＨ3及びＳｉＨ4の混合ガスを用いて、ＮＨ3／ＳｉＨ4＝０〜１。０と変化させた。その結果、シリコンにＮを２０ｗｔ％程度添加することにより、Ｅｇが１．９ｅＶ以上に、Ｅｃ及びＥｖと共に変化することが認められた。
【００１７】
その後、半導体層上に例えばＮｉ膜を形成し、熱処理することによってシリサイド化してゲート電極を形成する。当該シリサイド化を確実に行なってフルシリサイド化するには、添加物の添加量はＣ，Ｎ共に２０％以下とする必要がある。本発明の手法により形成されたゲート電極において、そのシリサイド化前におけるＥｇは、１．６＜Ｅｇ≦２．０程度に拡大される。ここで、添加量が下限値の１．６では０であり、上限値の２．０では２０％程度である。ゲート電極は、例えばソース／ドレインの不純物活性化時のアニール処理により多結晶化され、１．６＜Ｅｇ≦２．０程度のＥｇを有する状態から、１．１＜Ｅｇ≦１．５程度となる。従って、本発明において、多結晶化後でフルシリサイド化前のゲート電極におけるＥｇの取り得る適正範囲は１．１＜Ｅｇ≦１．５程度である。
【００１８】
そして、シリコンにＮを添加してなる当該ゲート電極にｎ型不純物、例えばリン（Ｐ）を導入した場合のＣ（ゲート電極の容量：×１０-11ｆ）−Ｖ（ゲート電圧：Ｖ）特性について、Ｎを添加しない従来のゲート電極との比較に基づいて調べた。その結果を図３に示す。
【００１９】
ここでは、本発明のゲート電極として、シリコンにＮを１０ｗｔ％添加し（Ｓｉ0.9Ｎ0.1）、Ｐをイオン注入してなる半導体層をシリサイド化した。シリサイド化の条件としては、Ｎｉ膜を用いて４００℃で急速アニール処理（ＲＴＡ）し、厚み１３０ｎｍ程度のフルシリサイド化されてなるゲート電極を形成した。一方、比較例のゲート電極として、シリコンにＰをイオン注入してなる半導体層を、上記と同様の条件でシリサイド化した。
図示のように、本発明のゲート電極の方が、比較例のゲート電極よりもＣ−Ｖ曲線が左方へシフトしていることが認められる。これは、比較例に比べて本発明のゲート電極を備えたＭＯＳ型半導体装置の仕事関数の制御範囲が大きいことを意味している。
【００２０】
−本発明を適用した具体的な実施形態−
以下、本発明をＣＭＯＳトランジスタに適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、説明の便宜上、ＣＭＯＳトランジスタの構成をその製造方法と共に述べる。
図４は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００２１】
初めに、図４（ａ）に示すように、シリコン基板１にＳＴＩ素子分離構造２を形成した後、ウェル１２，２２、及びＬＤＤ領域１８，２８を順次形成する。
詳細には、先ず、シリコン基板１の素子分離領域に素子分離構造、ここではＳＴＩ（Shallow Trench Isolation）法によりＳＴＩ素子分離構造２（素子分離構造に形成した溝内をシリコン酸化物等の絶縁物で埋め込む構造）を形成する。これにより、シリコン基板１上でｎ型素子を形成する活性領域１１（以下、ｎ型活性領域１１と記す。）と、ｐ型素子を形成する活性領域２１（以下、ｐ型活性領域２１と記す。）とが画定される。
【００２２】
次に、ｐ型活性領域２１をレジストで覆い、当該レジストをマスクとしてｎ型活性領域１１にｐ型不純物、例えばホウ素（Ｂ）をイオン注入により導入する。このイオン注入は、ウェル形成用及びチャネル領域形成用（閾値制御用）に行なわれるものであり、先ず深く導入した後、これよりも浅く且つ高濃度となるように、例えば加速エネルギーが１０ｋｅＶ程度、ドーズ量が１×１０13／ｃｍ2程度の条件でイオン注入する。
【００２３】
次に、レジストを灰化処理等により除去した後、ｎ型活性領域１１をレジストで覆い、当該レジストをマスクとしてｐ型活性領域２１にｎ型不純物、例えばリン（Ｐ）をイオン注入により導入する。このイオン注入も同様に、ウェル形成用及びチャネル領域形成用（閾値制御用）に行なわれるものであり、先ず深く導入した後、これよりも浅く且つ高濃度となるように、例えば加速エネルギーが５０ｋｅＶ程度、ドーズ量が１×１０13／ｃｍ2程度の条件でイオン注入する。レジストは灰化処理等により除去する。
そして、更に熱処理による不純物の活性化を行なう。これにより、ｐウェル１２及びｎウェル２２（チャネル領域は不図示）をそれぞれ形成する。
【００２４】
続いて、図４（ｂ）に示すように、ゲート絶縁膜１３，２３及び半導体層１４ａ，２４ａ、保護膜２０を順次形成し、ＬＤＤ領域１８，２８のイオン注入を行なう。
詳細には、先ず、ｎ型活性領域１１及びｐ型活性領域２１に、絶縁膜、ここではシリコン酸化膜をＣＶＤ法により例えば膜厚２ｎｍ程度に成膜する。
【００２５】
次に、Ｐ−ＣＶＤ法により、原料ガスとしてＣＨ4及びＳｉＨ4の混合ガスを用いて、アモルファスシリコン内にＣを例えば２０ｗｔ％程度（Ｃ／Ｓｉ≒０．２）含有するように、Ｃを含有したアモルファスシリコン膜（以下、Ｃ含有ａ−Ｓｉ膜とする。）を例えば膜厚１００ｎｍ程度に堆積する。このＣ含有ａ−Ｓｉ膜は比較的低温、ここでは３００℃程度で成膜される。
【００２６】
なお、Ｐ−ＣＶＤ法の代わりにＰＶＤ法（スパッタ法）を用いても良い。また、Ｃ含有ａ−Ｓｉ膜の代わりに、Ｎを含有したアモルファスシリコン膜、Ｏを含有したアモルファスシリコン膜を形成しても良い。前者を形成するには、原料ガスとして例えばＮＨ3及びＳｉＨ4の混合ガスを用い、後者を形成するには、原料ガスとして例えばＮ2Ｏ及びＳｉＨ4の混合ガスを用いる。
その後、Ｃ含有ａ−Ｓｉ膜を覆うように、絶縁膜、例えばシリコン窒化膜をＣＶＤ法により堆積する。
【００２７】
次に、シリコン窒化膜、Ｃ含有ａ−Ｓｉ膜、及びシリコン酸化膜を電極形状に加工し、ゲート絶縁膜１３，２３、ゲート絶縁膜１３，２３上の半導体層１４ａ，２４ａ、及び半導体層１４ａ，２４ａ上の保護膜２０を形成する。
【００２８】
次に、ｐ型活性領域２１に相当する部分をレジストで覆い、当該レジスト及び半導体層１４ａをマスクとして、ｎ型活性領域１１にｎ型不純物、例えばリン（Ｐ）を、後述するｎ型ソース／ドレイン領域１６よりも浅く、低濃度となるようにイオン注入する。
次に、レジストを灰化処理等により除去した後、ｎ型活性領域１１に相当する部分をレジストで覆い、当該レジスト及び半導体層２４ａをマスクとして、ｐ型活性領域２１にｐ型不純物、例えばホウ素（Ｂ）を、後述するｐ型ソース／ドレイン領域２６よりも浅く、低濃度となるようにイオン注入する。レジストは灰化処理等により除去する。
なお、図４（ｂ）にはＬＤＤ領域１８，２８を示しておく。
【００２９】
続いて、図４（ｃ）に示すように、サイドウォール１５，２５及びソース／ドレイン領域１６，２６を順次形成する。
詳細には、先ず、全面をシリコン酸化物、シリコン窒化物等の絶縁材料で被覆し、当該絶縁材料を全面異方性エッチング（エッチバック）して、半導体層１４ａ，２４ａの両側面にサイドウォール１５，２５を形成する。
【００３０】
ｐ型活性領域２１に相当する部分をレジストで覆い、当該レジスト及び半導体層１４ａ、サイドウォール１５をマスクとして、ｎ型活性領域１１にｎ型不純物、例えばリン（Ｐ）を、加速エネルギーが２０ｋｅＶ程度、ドーズ量が７×１０15／ｃｍ2程度の条件でイオン注入する。このとき、保護膜２０を透過して半導体層１４ａ内にもリンがイオン注入される。
次に、レジストを灰化処理等により除去した後、ｎ型活性領域１１に相当する部分をレジストで覆い、当該レジスト及び半導体層２４ａ、サイドウォール２５をマスクとして、ｐ型活性領域２１にｐ型不純物、例えばホウ素（Ｂ）を、加速エネルギーが５ｋｅＶ程度、ドーズ量が５×１０15／ｃｍ2程度の条件でイオン注入する。このとき、保護膜２０を透過して半導体層１４ｂ内にもホウ素がイオン注入される。レジストは灰化処理等により除去する。
【００３１】
そして、例えば１０００℃でアニール（ＲＴＡ）処理してイオン注入した不純物を活性化し、ｎ型活性領域１１にはｎ型ＬＤＤ領域１８及びｎ型ソース／ドレイン領域１６を、ｐ型活性領域２１にはｐ型ＬＤＤ領域２８及びｐ型ソース／ドレイン領域２６をそれぞれ形成する。
【００３２】
続いて、図５（ａ）に示すように、全面に厚い絶縁膜３１を堆積する。
詳細には、全面に絶縁膜３１、ここでは保護膜２０との間でエッチングの選択比の異なる絶縁材料、例えばシリコン酸化膜をＣＶＤ法により堆積する。
【００３３】
続いて、図５（ｂ）に示すように、絶縁膜３１を平坦化する。
詳細には、保護膜２０を研磨ストッパーとして、保護膜２０の表面が露出するまで絶縁膜３１を化学機械研磨法（ＣＭＰ法）により研磨し、絶縁膜３１を平坦化する。
【００３４】
続いて、図５（ｂ）に示すように、保護膜２０を除去する。
詳細には、ウェットエッチングにより保護膜２０を除去する。ここでは、シリコン窒化膜である保護膜２０を選択的にエッチングすることが可能なエッチング液を用いて、当該ウェットエッチングを行なう。
【００３５】
続いて、図６（ａ）に示すように、Ｎｉ膜３を形成する。
詳細には、ｎ型活性領域１１及びｐ型活性領域２１を含む全面に、シリサイド金属、ここではＮｉ膜３を例えば厚み６０ｎｍ程度に、例えばスパッタ法により堆積する。
【００３６】
続いて、図６（ｂ）に示すように、フルシリサイド化されてなるゲート電極１４，２４を形成する。
詳細には、例えば４００℃程度でＲＴＡ処理して半導体層１４ａ，２４ａ、ここではその全体をＮｉシリサイド化する。その後、未反応のＮｉを除去する。半導体層１４ａ，２４ａのフルシリサイド化により、Ｃと、Ｐ又はＢとを含有し、ＮｉＳｉからなるゲート電極１４，２５が形成される。
【００３７】
ここで、ゲート電極１４，２５においては、当該ゲート電極１４，２５とゲート絶縁膜１３，２３との界面部位に、添加元素であるＣが当該界面部位以外の部位よりも多く偏析している。仕事関数の増減には当該界面部位における添加元素濃度が特に重要であり、界面部位の添加元素の偏析量が他の部位よりも多ければ、シリサイド化を妨げることなく十分な仕事関数の変化が得られる。
【００３８】
しかる後、ＭＯＳトランジスタ１７，２７を覆う層間絶縁膜やソース／ドレイン１６，２６等と電気的に接続される配線等の形成工程等を経て、ｎ型活性領域１１にはｐ型ＭＯＳトランジスタ１７、ｐ型活性領域２１にはｎ型ＭＯＳトランジスタ１８が設けられてなるＣＭＯＳトランジスタを完成させる。
【００３９】
以上説明したように、本実施形態によれば、フルシリサイドゲートを採用して十分な低抵抗化を図るも、煩瑣な構成・製造工程を付加することなく、容易且つ確実にゲート電極の閾値電圧（Ｖth）の十分に広範囲な制御を可能とする、信頼性の高いＣＭＯＳトランジスタが実現する。
【００４０】
従来のＣＭＯＳトランジスタでは、ｐ型ＭＯＳトランジスタ１７とｎ型ＭＯＳトランジスタ１８との仕事関数差が小さく、必要以上に動作電圧を上げないとトランジスタとして十分な駆動能力が得られないという欠点があった。これに対して本実施形態のＣＭＯＳトランジスタでは、ｐ型ＭＯＳトランジスタ１７とｎ型ＭＯＳトランジスタ１８との仕事関数差が大きく確保され、多結晶シリコンのゲート電極と同等の動作電圧を得ることが可能となる。
【００４１】
なお、本実施形態では、添加元素であるＣ，Ｎ，又はＯを添加する対象としてゲート電極を例示したが、他の構造体、例えば半導体装置の配線に適用しても良い。例えば、多結晶シリコンからなる配線をＣ，Ｎ，又はＯを添加して形成する。この場合、配線の仕事関数を大きく変化させることができるため、当該配線と接続される他の配線との間で、配線間接続の際の仕事関数差を可及的に小さく抑えることが可能となる。
【００４２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４３】
（付記１）半導体領域と、
前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート電極は、半導体と高融点金属とが化学反応してなる金属半導体化合物からなり、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含むことを特徴とする半導体装置。
【００４４】
（付記２）前記ゲート電極は、前記化学反応前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする付記１に記載の半導体装置。
【００４５】
（付記３）前記ゲート電極は、前記ゲート絶縁膜との界面部位に、前記添加元素が当該界面部位以外の部位よりも多く偏析していることを特徴とする付記１又は２に記載の半導体装置。
【００４６】
（付記４）前記ゲート電極は、その全体が前記金属半導体化合物化されてなることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００４７】
（付記５）前記ゲート電極は、前記半導体領域で確定された第１の活性領域に形成されたｐ型ゲート電極と、前記半導体領域で確定された第２の活性領域に形成されたｎ型ゲート電極と有しており、
前記ｐ型ゲート電極はｐ型不純物を含有しており、前記ｎ型ゲート電極はｎ型不純物を含有していることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００４８】
（付記６）半導体領域上にゲート絶縁膜を介して、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含む電極形状の半導体層を形成する工程と、
前記半導体層上に高融点金属膜を形成し、熱処理することにより前記半導体層を金属半導体化合物化して、ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００４９】
（付記７）前記ゲート電極は、前記熱処理前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする付記６に記載の半導体装置の製造方法。
【００５０】
（付記８）前記半導体層を、非晶質の状態に形成することを特徴とする付記６又は７に記載の半導体装置の製造方法。
【００５１】
（付記９）前記半導体層を、前記添加元素を含有するようにＣＶＤ法又はＰＶＤ法により形成することを特徴とする付記６〜８のいずれか１項に記載の半導体装置の製造方法。
【００５２】
（付記１０）前記ゲート電極を、前記半導体層の全体を前記金属半導体化合物化して形成することを特徴とする付記６〜９のいずれか１項に記載の半導体装置の製造方法。
【００５３】
（付記１１）前記ゲート電極を、前記半導体領域で確定された第１の活性領域に形成されたｐ型ゲート電極と、前記半導体領域で確定された第２の活性領域に形成されたｎ型ゲート電極とから構成するに際して、
前記第１の活性領域に形成された前記半導体層にｐ型不純物を、前記第２の活性領域に形成された前記半導体層にｎ型不純物をそれぞれ導入した後、
双方の前記半導体層を前記金属半導体化合物化して、前記第１の活性領域には前記ｐ型ゲート電極を、前記第２の活性領域には前記ｎ型ゲート電極をそれぞれ形成することを特徴とする付記６〜１０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５４】
【図１】シリコンに炭素（Ｃ）を含有してなる半導体層における、Ｃの割合（Ｃ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係を示す特性図である。
【図２】シリコンに窒素（Ｎ）を含有してなる半導体層における、Ｎの割合（Ｎ／Ｓｉ：ｗｔ％）とバンドギャップ（Ｅｇ：ｅＶ）との関係を示す特性図である。
【図３】シリコンにＮを添加してなる当該ゲート電極にｎ型不純物を導入した場合のＣ−Ｖ特性について、Ｎを添加しない従来のゲート電極との比較に基づいて示す特性図である。
【図４】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【符号の説明】
【００５５】
１ シリコン基板
２ ＳＴＩ素子分離構造
１１，２１ 活性領域
１２，２２ ウェル
１３，２３ ゲート絶縁膜
１４ａ，２４ａ 半導体層
１４，２４ ゲート電極
１５，２５ サイドウォール
１６，２６ ソース／ドレイン領域
１７，２７ ＭＯＳトランジスタ
１８，２８ ＬＤＤ領域
２０ 保護膜
３１ 絶縁膜
【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート電極は、半導体と高融点金属とが化学反応してなる金属半導体化合物からなり、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含むことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記化学反応前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ゲート絶縁膜との界面部位に、前記添加元素が当該界面部位以外の部位よりも多く偏析していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は、その全体が前記金属半導体化合物化されてなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体領域上にゲート絶縁膜を介して、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含む電極形状の半導体層を形成する工程と、
前記半導体層上に高融点金属膜を形成し、熱処理することにより前記半導体層を金属半導体化合物化して、ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート電極は、前記熱処理前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体領域と、
前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と
を含み、
前記ゲート電極は、半導体と高融点金属とが化学反応してなる金属半導体化合物からなり、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含むことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記化学反応前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記ゲート絶縁膜との界面部位に、前記添加元素が当該界面部位以外の部位よりも多く偏析していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極は、その全体が前記金属半導体化合物化されてなることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体領域上にゲート絶縁膜を介して、炭素、窒素及び酸素のうちから選ばれた少なくとも１種である添加元素を含む電極形状の半導体層を形成する工程と、
前記半導体層上に高融点金属膜を形成し、熱処理することにより前記半導体層を金属半導体化合物化して、ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート電極は、前記熱処理前のバンドギャップが１．１（ｅＶ）より大きく１．５（ｅＶ）以下の範囲内の値とされていることを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−２５２０１４（Ｐ２００８−２５２０１４Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−９４５６０（Ｐ２００７−９４５６０）
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月３０日（２００７．３．３０）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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